JP6482032B2 - Histogram counter and radiation detection circuit - Google Patents

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Description

本発明の実施形態は、ヒストグラムカウンタ及び放射線検出回路に関する。   Embodiments described herein relate generally to a histogram counter and a radiation detection circuit.

放射線検出装置やガスクロマトグラフなどにおいて、ヒストグラムを生成するために、ヒストグラムカウンタが利用されている。ヒストグラムカウンタに、カウント動作を実行できないカウント動作不可期間がある場合、この期間に発生したイベントをカウントできないため、ヒストグラムの精度が劣化する。   A histogram counter is used to generate a histogram in a radiation detection apparatus, a gas chromatograph, or the like. If the histogram counter has a count operation impossibility period in which the count operation cannot be performed, events occurring during this period cannot be counted, and the accuracy of the histogram deteriorates.

従来、カウント動作不可期間のないヒストグラムカウンタとして、２つの独立したカウンタを備えるものが提案されている。このヒストグラムカウンタでは、１サイクルごとに、カウント動作を実行するカウンタと、カウント値の読み出しを実行するカウンタと、を入れ替えることにより、カウント動作不可期間をなくしている。しかしながら、このヒストグラムカウンタは、大容量の記憶回路により構成されるカウンタを２つ備えるため、回路面積が大きいという問題がある。   Conventionally, a histogram counter having two independent counters has been proposed as a histogram counter having no count operation disabled period. In this histogram counter, the count operation disabled period is eliminated by switching the counter that executes the count operation and the counter that executes the reading of the count value every cycle. However, since this histogram counter includes two counters each composed of a large-capacity storage circuit, there is a problem that the circuit area is large.

特開平４−２１７１１８号公報JP-A-4-217118

Phase Digitizing ： A New Method for Capturing and analyzing Spread Spectrum Signals, Hewlett Packard Journal, P33, February 28, 1989.Phase Digitizing: A New Method for Capturing and analyzing Spread Spectrum Signals, Hewlett Packard Journal, P33, February 28, 1989.

カウント動作不可期間がなく回路面積が小さいヒストグラムカウンタ及び放射線検出回路を提供する。   Provided are a histogram counter and a radiation detection circuit having a count operation disabled period and a small circuit area.

一実施形態に係るヒストグラムカウンタは、第１の下位ビットカウンタと、第２の下位ビットカウンタと、上位ビットカウンタと、制御回路と、を備える。第１の下位ビットカウンタは、入力されたＢｉｎ値の回数の下位ビットをカウントする。第２の下位ビットカウンタは、入力されたＢｉｎ値の回数の下位ビットをカウントする。上位ビットカウンタは、入力されたＢｉｎ値の回数の上位ビットをカウントする。制御回路は、第１の下位ビットカウンタ、第２の下位ビットカウンタ、及び上位ビットカウンタの、カウント動作の制御及びカウント値の読み出しを実行する。   A histogram counter according to an embodiment includes a first lower bit counter, a second lower bit counter, an upper bit counter, and a control circuit. The first lower bit counter counts the lower bits of the input Bin value. The second lower bit counter counts the lower bits of the number of times of the input Bin value. The upper bit counter counts the upper bits of the number of times of the input Bin value. The control circuit controls the count operation and reads the count value of the first lower bit counter, the second lower bit counter, and the upper bit counter.

第１実施形態に係るヒストグラムカウンタの一例を示す図。The figure which shows an example of the histogram counter which concerns on 1st Embodiment. 図１のヒストグラムカウンタの動作状態の遷移を示す状態遷移図。FIG. 2 is a state transition diagram showing a transition of operation states of the histogram counter of FIG. 1. 図１のヒストグラムカウンタの動作の具体例を示すタイミングチャート。2 is a timing chart showing a specific example of the operation of the histogram counter of FIG. 1. ヒストグラムカウンタの従来例１を示す図。The figure which shows the prior art example 1 of a histogram counter. ヒストグラムカウンタの従来例２を示す図。The figure which shows the prior art example 2 of a histogram counter. ヒストグラムカウンタの従来例３を示す図。The figure which shows the prior art example 3 of a histogram counter. 第１実施形態に係るヒストグラムカウンタと、従来例１〜３に係るヒストグラムカウンタと、の比較結果を示す図。The figure which shows the comparison result of the histogram counter which concerns on 1st Embodiment, and the histogram counter which concerns on the prior art examples 1-3. 第２実施形態に係るヒストグラムカウンタの一例を示す図。The figure which shows an example of the histogram counter which concerns on 2nd Embodiment. 第３実施形態に係る放射線検出装置の一例を示す図。The figure which shows an example of the radiation detection apparatus which concerns on 3rd Embodiment.

以下、本発明の実施形態について図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

（第１実施形態）
第１実施形態に係るヒストグラムカウンタについて、図１〜図７を参照して説明する。本実施形態では、後述する下位ビットカウンタ及び上位ビットカウンタが、それぞれ独立した記憶回路により構成される場合を例に説明する。 (First embodiment)
The histogram counter according to the first embodiment will be described with reference to FIGS. In this embodiment, a case where a lower bit counter and an upper bit counter, which will be described later, are configured by independent storage circuits will be described as an example.

図１は、本実施形態に係るヒストグラムカウンタの一例を示す図である。図１のヒストグラムカウンタは、制御回路１と、下位ビットカウンタ２Ａ，２Ｂと、マルチプレクサ３と、上位ビットカウンタ４と、マルチプレクサ５と、を備える。   FIG. 1 is a diagram illustrating an example of a histogram counter according to the present embodiment. The histogram counter of FIG. 1 includes a control circuit 1, lower bit counters 2 </ b> A and 2 </ b> B, a multiplexer 3, an upper bit counter 4, and a multiplexer 5.

制御回路１は、外部装置から、読み出しトリガと、カウントトリガと、Ｂｉｎ値と、を入力され、読み出し値を出力する。   The control circuit 1 receives a read trigger, a count trigger, and a Bin value from an external device, and outputs a read value.

読み出しトリガは、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４によりカウントされたカウント値の読み出しを指示するトリガであり、所定の時間間隔で入力される。以下、読み出しトリガが入力される時間間隔をサイクル期間という。   The read trigger is a trigger for instructing reading of the count values counted by the lower bit counters 2A and 2B and the upper bit counter 4, and is input at predetermined time intervals. Hereinafter, the time interval at which the read trigger is input is referred to as a cycle period.

Ｂｉｎ値は、ヒストグラムカウンタによるカウントの対象となる値である。制御回路１には、予め設定された範囲（例えば、０〜２５５）に含まれる任意のＢｉｎ値が、任意のタイミングで入力される。ヒストグラムカウンタは、サイクル期間の間に各Ｂｉｎ値が入力された回数をカウントする。   The Bin value is a value to be counted by the histogram counter. An arbitrary Bin value included in a preset range (for example, 0 to 255) is input to the control circuit 1 at an arbitrary timing. The histogram counter counts the number of times each Bin value is input during the cycle period.

カウントトリガは、入力されたＢｉｎ値のカウントを指示するトリガである。カウントトリガは，任意のＢｉｎ値が入力された際に併せて入力される。   The count trigger is a trigger for instructing the count of the input Bin value. The count trigger is input together with an arbitrary Bin value.

読み出し値は、サイクル期間の間にカウントされた各Ｂｉｎ値のカウント値のことである。本実施形態では、各Ｂｉｎ値のカウント値は、下位ビットと、上位ビットと、に分けてカウントされる。各Ｂｉｎ値の読み出し値は、各Ｂｉｎ値の下位ビットのカウント値と、各Ｂｉｎ値の上位ビットのカウント値と、に基づいて計算される。   The read value is a count value of each Bin value counted during the cycle period. In the present embodiment, the count value of each Bin value is counted separately for the lower bits and the upper bits. The read value of each Bin value is calculated based on the count value of the lower bits of each Bin value and the count value of the upper bits of each Bin value.

制御回路１は、入力された読み出しトリガ、Ｂｉｎ値、及びカウントトリガに応じて、下位ビットカウンタ２Ａ，２Ｂ、マルチプレクサ３、上位ビットカウンタ４、及びマルチプレクサ５を制御する。具体的には、制御回路１は、制御信号により、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４の動作を制御する。また、制御回路１は、切替信号により、マルチプレクサ３，５の出力信号の切替を制御する。制御回路１による制御は、制御回路１が、制御シーケンスを実行することにより実現される。制御回路１による制御について、詳しくは後述する。   The control circuit 1 controls the lower bit counters 2A and 2B, the multiplexer 3, the upper bit counter 4, and the multiplexer 5 in accordance with the input read trigger, Bin value, and count trigger. Specifically, the control circuit 1 controls the operations of the lower bit counters 2A and 2B and the upper bit counter 4 by a control signal. Further, the control circuit 1 controls switching of the output signals of the multiplexers 3 and 5 by the switching signal. Control by the control circuit 1 is realized by the control circuit 1 executing a control sequence. Details of the control by the control circuit 1 will be described later.

制御回路１は、汎用目的プロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラム可能論理回路（ＰＬＤ）、専用集積回路、及びこれらの組合せを用いて構成することができる。プロセッサとして、例えば、中央処理装置（CPU）、マイクロプロセッサ、デジタル信号プロセッサ（DSP）、コントローラ、マイクロコントローラ、状態マシン、特定用途向け集積回路等も含まれてよい。   The control circuit 1 can be configured using a general purpose processor, a field programmable gate array (FPGA), a programmable logic circuit (PLD), a dedicated integrated circuit, and combinations thereof. Processors may include, for example, a central processing unit (CPU), a microprocessor, a digital signal processor (DSP), a controller, a microcontroller, a state machine, an application specific integrated circuit, and the like.

下位ビットカウンタ２Ａ（第１の下位ビットカウンタ）は、制御回路１に入力されたＢｉｎ値の回数の下位ビットをカウントし、カウント値を記憶する。下位ビットカウンタ２Ａは、例えば、フリップフロップ回路や不揮発性記憶回路などの、独立した記憶回路（第１の記憶回路）により構成される。   The lower bit counter 2A (first lower bit counter) counts the lower bits of the number of bin values input to the control circuit 1 and stores the count value. The lower bit counter 2A is configured by an independent storage circuit (first storage circuit) such as a flip-flop circuit or a nonvolatile storage circuit.

下位ビットカウンタ２Ａは、Ｂｉｎ値のカウント値の下位ビットをカウントするＢｉｎ値用カウンタを備える。Ｂｉｎ値用カウンタは、各Ｂｉｎ値に対して１つ設けられてもよい。この場合、Ｂｉｎ値の数と、Ｂｉｎ値用カウンタの数と、は一致する。したがって、Ｂｉｎ値が０〜２５５の場合、２５６個のＢｉｎ値用カウンタが設けられる。   The lower bit counter 2A includes a Bin value counter that counts the lower bits of the count value of the Bin value. One Bin value counter may be provided for each Bin value. In this case, the number of Bin values matches the number of Bin value counters. Therefore, when the Bin value is 0 to 255, 256 Bin value counters are provided.

また、Ｂｉｎ値用カウンタは、複数のＢｉｎ値に対して１つ設けられてもよい。この場合、Ｂｉｎ値の数と、Ｂｉｎ値用カウンタの数と、は一致しない。例えば、Ｂｉｎ値用カウンタが、４つのＢｉｎ値に対して１つ設けられ、Ｂｉｎ値が０〜２５５の場合、６４個のＢｉｎ値用カウンタが設けられる。   One Bin value counter may be provided for a plurality of Bin values. In this case, the number of Bin values does not match the number of Bin value counters. For example, one Bin value counter is provided for four Bin values, and when the Bin value is 0 to 255, 64 Bin value counters are provided.

以下では、Ｂｉｎ値用カウンタが各Ｂｉｎ値に対して１つ設けられる場合を例に説明する。Ｂｉｎ値Ｘに対応するＢｉｎ値用カウンタを、ＢｉｎＸ用カウンタという。ＢｉｎＸ用カウンタは、Ｂｉｎ値Ｘが入力された回数をカウントする。ＢｉｎＸ用カウンタのカウント値が、Ｂｉｎ値Ｘのカウント値の下位ビットに相当する。   Hereinafter, a case where one Bin value counter is provided for each Bin value will be described as an example. A Bin value counter corresponding to the Bin value X is referred to as a BinX counter. The BinX counter counts the number of times the Bin value X is input. The count value of the BinX counter corresponds to the lower bits of the count value of the Bin value X.

各Ｂｉｎ値用カウンタは、複数ビットの記憶素子を備える。各Ｂｉｎ値用カウンタのビット数をｎとすると、各Ｂｉｎ値用カウンタのカウント値（各Ｂｉｎ値の下位ビットのカウント値）は０〜２ｎ−１となる。ＢｉｎＸ値カウンタは、カウント値が２ｎ−１を超えると、桁上げ信号を出力し、カウント値をリセットする。桁上げ信号は、マルチプレクサ３を介して、上位ビットカウンタ４に入力される。 Each Bin value counter includes a multi-bit storage element. If the number of bits of each Bin value counter is n, the count value of each Bin value counter (the count value of the lower bits of each Bin value) is 0 to 2 n −1. When the count value exceeds 2 n -1, the BinX value counter outputs a carry signal and resets the count value. The carry signal is input to the upper bit counter 4 via the multiplexer 3.

下位ビットカウンタ２Ｂ（第２の下位ビットカウンタ）は、制御回路１に入力されたＢｉｎ値の回数の下位ビットをカウントし、カウント値を記憶する。下位ビットカウンタ２Ｂは、例えば、フリップフロップ回路や不揮発性記憶回路などの、独立した記憶回路（第２の記憶回路）により構成される。   The lower bit counter 2B (second lower bit counter) counts the lower bits of the number of Bin values input to the control circuit 1 and stores the count value. The lower bit counter 2B is configured by an independent storage circuit (second storage circuit) such as a flip-flop circuit or a nonvolatile storage circuit.

下位ビットカウンタ２Ｂは、Ｂｉｎ値のカウント値の下位ビットをカウントするＢｉｎ値用カウンタを備える。Ｂｉｎ値用カウンタは、各Ｂｉｎ値に対して１つ設けられてもよい。この場合、Ｂｉｎ値の数と、Ｂｉｎ値用カウンタの数と、は一致する。したがって、Ｂｉｎ値が０〜２５５の場合、２５６個のＢｉｎ値用カウンタが設けられる。   The lower bit counter 2B includes a Bin value counter that counts the lower bits of the count value of the Bin value. One Bin value counter may be provided for each Bin value. In this case, the number of Bin values matches the number of Bin value counters. Therefore, when the Bin value is 0 to 255, 256 Bin value counters are provided.

また、Ｂｉｎ値用カウンタは、複数のＢｉｎ値に対して１つ設けられてもよい。この場合、Ｂｉｎ値の数と、Ｂｉｎ値用カウンタの数と、は一致しない。例えば、Ｂｉｎ値用カウンタが、４つのＢｉｎ値に対して１つ設けられ、Ｂｉｎ値が０〜２５５の場合、６４個のＢｉｎ値用カウンタが設けられる。   One Bin value counter may be provided for a plurality of Bin values. In this case, the number of Bin values does not match the number of Bin value counters. For example, one Bin value counter is provided for four Bin values, and when the Bin value is 0 to 255, 64 Bin value counters are provided.

以下では、Ｂｉｎ値用カウンタが各Ｂｉｎ値に対して１つ設けられる場合を例に説明する。Ｂｉｎ値Ｘに対応するＢｉｎ値用カウンタを、ＢｉｎＸ用カウンタという。ＢｉｎＸ用カウンタは、Ｂｉｎ値Ｘが入力された回数をカウントする。ＢｉｎＸ用カウンタのカウント値が、Ｂｉｎ値Ｘのカウント値の下位ビットに相当する。   Hereinafter, a case where one Bin value counter is provided for each Bin value will be described as an example. A Bin value counter corresponding to the Bin value X is referred to as a BinX counter. The BinX counter counts the number of times the Bin value X is input. The count value of the BinX counter corresponds to the lower bits of the count value of the Bin value X.

各Ｂｉｎ値用カウンタは、複数ビットの記憶素子を備える。各Ｂｉｎ値用カウンタのビット数をｎとすると、各Ｂｉｎ値用カウンタのカウント値（各Ｂｉｎ値の下位ビットのカウント値）は０〜２ｎ−１となる。ＢｉｎＸ値カウンタは、カウント値が２ｎ−１を超えると、桁上げ信号を出力し、カウント値をリセットする。桁上げ信号は、マルチプレクサ３を介して、上位ビットカウンタ４に入力される。 Each Bin value counter includes a multi-bit storage element. If the number of bits of each Bin value counter is n, the count value of each Bin value counter (the count value of the lower bits of each Bin value) is 0 to 2 n −1. When the count value exceeds 2 n -1, the BinX value counter outputs a carry signal and resets the count value. The carry signal is input to the upper bit counter 4 via the multiplexer 3.

マルチプレクサ３は、下位ビットカウンタ２Ａ，２Ｂから桁上げ信号を入力される。マルチプレクサ３は、入力された２つの桁上げ信号のうち、一方の桁上げ信号を選択的に出力する。マルチプレクサ３が出力した桁上げ信号は、上位ビットカウンタ４に入力される。マルチプレクサ３の出力信号（桁上げ信号）の切替は、制御回路１により制御される。   The multiplexer 3 receives carry signals from the lower bit counters 2A and 2B. The multiplexer 3 selectively outputs one of the two carry signals that have been input. The carry signal output from the multiplexer 3 is input to the upper bit counter 4. Switching of the output signal (carry signal) of the multiplexer 3 is controlled by the control circuit 1.

上位ビットカウンタ４は、Ｂｉｎ値のカウント値の上位ビットをカウントする。上位ビットカウンタ４は、例えば、フリップフロップ回路や不揮発性記憶回路などの、独立した記憶回路（第３の記憶回路）により構成される。   The upper bit counter 4 counts the upper bits of the count value of the Bin value. The upper bit counter 4 is configured by an independent storage circuit (third storage circuit) such as a flip-flop circuit or a nonvolatile storage circuit, for example.

上位ビットカウンタ４は、Ｂｉｎ値のカウント値の上位ビットをカウントするＢｉｎ値用カウンタを備える。Ｂｉｎ値用カウンタは、下位ビットカウンタ２Ａ，２Ｂと同様に、各Ｂｉｎ値に対して１つ設けられてもよいし、複数のＢｉｎ値に対して１つ設けられてもよい。   The upper bit counter 4 includes a Bin value counter that counts the upper bits of the count value of the Bin value. As with the lower bit counters 2A and 2B, one Bin value counter may be provided for each Bin value, or one Bin value counter may be provided for a plurality of Bin values.

以下では、Ｂｉｎ値用カウンタが各Ｂｉｎ値に対して１つ設けられる場合を例に説明する。Ｂｉｎ値Ｘに対応するＢｉｎ値用カウンタを、ＢｉｎＸ用カウンタという。ＢｉｎＸ用カウンタは、Ｂｉｎ値Ｘが入力された回数をカウントする。ＢｉｎＸ用カウンタのカウント値が、Ｂｉｎ値Ｘのカウント値の上位ビットに相当する。   Hereinafter, a case where one Bin value counter is provided for each Bin value will be described as an example. A Bin value counter corresponding to the Bin value X is referred to as a BinX counter. The BinX counter counts the number of times the Bin value X is input. The count value of the BinX counter corresponds to the upper bits of the count value of the Bin value X.

各Ｂｉｎ値用カウンタは、複数ビットの記憶素子を備える。各Ｂｉｎ値用カウンタのビット数をＮとすると、各Ｂｉｎ値用カウンタのカウント値（各Ｂｉｎ値の上位ビットのカウント値）は０〜２Ｎ−１となる。上位ビットカウンタ４のＢｉｎ値用カウンタは、マルチプレクサ３から桁上げ信号を入力される度に、カウント値が１大きくなる。 Each Bin value counter includes a multi-bit storage element. If the number of bits of each Bin value counter is N, the count value of each Bin value counter (the count value of the upper bits of each Bin value) is 0 to 2 N −1. The Bin value counter of the upper bit counter 4 is incremented by 1 each time a carry signal is input from the multiplexer 3.

制御回路１は、各Ｂｉｎ値の下位ビットのカウント値と、各Ｂｉｎ値の上位ビットのカウント値の２ｎ倍と、の合計値を、各Ｂｉｎ値の読み出し値として出力する。 The control circuit 1 outputs the total value of the count value of the lower bits of each Bin value and 2n times the count value of the upper bits of each Bin value as a read value of each Bin value.

マルチプレクサ５は、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４からカウント値を入力される。マルチプレクサ５は、入力された３つのカウント値のうち、１つのカウント値を選択的に出力する。マルチプレクサ３が出力したカウント値は、制御回路１に入力される。マルチプレクサ５の出力信号（カウント値）の切替は、制御回路１により制御される。   The multiplexer 5 receives count values from the lower bit counters 2A and 2B and the upper bit counter 4. The multiplexer 5 selectively outputs one count value among the three input count values. The count value output from the multiplexer 3 is input to the control circuit 1. Switching of the output signal (count value) of the multiplexer 5 is controlled by the control circuit 1.

次に、図１のヒストグラムカウンタの動作について説明する。図２は、図１のヒストグラムカウンタの動作状態の遷移を示す状態遷移図である。   Next, the operation of the histogram counter in FIG. 1 will be described. FIG. 2 is a state transition diagram showing the transition of the operation state of the histogram counter of FIG.

状態Ｓ１は、ヒストグラムカウンタが、上位ビットカウンタ４（上位）及び下位ビットカウンタ２Ａ（下位Ａ）によるカウント動作（第１のカウント動作）を実行している状態である。   State S1 is a state in which the histogram counter is executing a counting operation (first counting operation) by the upper bit counter 4 (upper) and the lower bit counter 2A (lower A).

状態Ｓ１では、制御信号により、上位ビットカウンタ４及び下位ビットカウンタ２Ａは、カウント動作可能な状態に制御され、下位ビットカウンタ２Ｂは、カウント動作不能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ａの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、下位ビットカウンタ２Ｂのカウント値を出力する状態に制御される。状態Ｓ１において、下位ビットカウンタ２Ｂのカウント値は０である。マルチプレクサ５は、出力信号を停止された状態に制御されてもよい。   In the state S1, the upper bit counter 4 and the lower bit counter 2A are controlled to a count operation enabled state and the lower bit counter 2B is controlled to a count operation disabled state by a control signal. Further, the multiplexer 3 is controlled to output a carry signal of the lower bit counter 2A by the switching signal, and the multiplexer 5 is controlled to output a count value of the lower bit counter 2B. In the state S1, the count value of the lower bit counter 2B is 0. The multiplexer 5 may be controlled so that the output signal is stopped.

制御回路１に読み出しトリガが入力されると、ヒストグラムカウンタの動作状態は、状態Ｓ１から状態Ｓ２に遷移する。   When a read trigger is input to the control circuit 1, the operation state of the histogram counter changes from the state S1 to the state S2.

状態Ｓ２は、ヒストグラムカウンタが、下位ビットカウンタ２Ｂ（下位Ｂ）によるカウント動作（第２のカウント動作）を実行し、上位ビットカウンタ４（上位）のカウント値の読み出しを実行している状態である。   State S2 is a state in which the histogram counter is executing a count operation (second count operation) by the lower bit counter 2B (lower B) and reading the count value of the upper bit counter 4 (upper). .

状態Ｓ２では、制御信号により、上位ビットカウンタ４及び下位ビットカウンタ２Ａは、カウント動作不能な状態に制御され、下位ビットカウンタ２Ｂは、カウント動作可能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ｂの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、上位ビットカウンタ４のカウント値を出力する状態に制御される。   In the state S2, the upper bit counter 4 and the lower bit counter 2A are controlled to be incapable of counting operation and the lower bit counter 2B is controlled to be in a countable state by the control signal. Also, the multiplexer 3 is controlled to output a carry signal of the lower bit counter 2B by the switching signal, and the multiplexer 5 is controlled to output a count value of the upper bit counter 4.

上位ビットカウンタ４のカウント値は、マルチプレクサ５を介して制御回路１に入力される。すなわち、上位ビットカウンタ４のカウント値は、制御回路１により読み出される。制御回路１は、入力された上位ビットカウンタ４のカウント値を一時的に記憶する。   The count value of the upper bit counter 4 is input to the control circuit 1 via the multiplexer 5. That is, the count value of the upper bit counter 4 is read by the control circuit 1. The control circuit 1 temporarily stores the input count value of the upper bit counter 4.

上位ビットカウンタ４のカウント値の読み出しが完了すると、ヒストグラムカウンタの動作状態は、状態Ｓ２から状態Ｓ３に遷移する。   When the reading of the count value of the upper bit counter 4 is completed, the operation state of the histogram counter changes from the state S2 to the state S3.

状態Ｓ３は、ヒストグラムカウンタが、上位ビットカウンタ４（上位）及び下位ビットカウンタ２Ｂ（下位Ｂ）によるカウント動作（第３のカウント動作）を実行し、下位ビットカウンタ２Ａ（下位Ａ）のカウント値の読み出しを実行している状態である。上位ビットカウンタ４は、カウント値の読み出しが完了すると、カウント値をリセットし、カウント動作を開始する。   In the state S3, the histogram counter executes the count operation (third count operation) by the upper bit counter 4 (upper) and the lower bit counter 2B (lower B), and the count value of the lower bit counter 2A (lower A) This is a state in which reading is being executed. When the reading of the count value is completed, the upper bit counter 4 resets the count value and starts the count operation.

状態Ｓ３では、制御信号により、下位ビットカウンタ２Ａは、カウント動作不能な状態に制御され、上位ビットカウンタ４及び下位ビットカウンタ２Ｂは、カウント動作可能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ｂの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、下位ビットカウンタ２Ａのカウント値を出力する状態に制御される。   In the state S3, the lower bit counter 2A is controlled to be incapable of counting operation by the control signal, and the upper bit counter 4 and the lower bit counter 2B are controlled to be capable of counting operation. Further, the multiplexer 3 is controlled to output a carry signal of the lower bit counter 2B by the switching signal, and the multiplexer 5 is controlled to output a count value of the lower bit counter 2A.

下位ビットカウンタ２Ａのカウント値は、マルチプレクサ５を介して制御回路１に入力される。すなわち、下位ビットカウンタ２Ａのカウント値は、制御回路１により読み出される。制御回路１は、入力された下位ビットカウンタ２Ａのカウント値を一時的に記憶する。そして、制御回路１は、下位ビットカウンタ２Ａのカウント値と、上位ビットカウンタ４のカウント値の２ｎ倍と、を合計した値を、前回のサイクルの読み出し値として出力する。 The count value of the lower bit counter 2 </ b> A is input to the control circuit 1 through the multiplexer 5. That is, the count value of the lower bit counter 2A is read by the control circuit 1. The control circuit 1 temporarily stores the input count value of the lower bit counter 2A. Then, the control circuit 1 outputs the sum of the count value of the lower bit counter 2A and 2n times the count value of the upper bit counter 4 as the read value of the previous cycle.

下位ビットカウンタ２Ａのカウント値の読み出しが完了すると、ヒストグラムカウンタの動作状態は、状態Ｓ３から状態Ｓ４に遷移する。   When reading of the count value of the lower bit counter 2A is completed, the operation state of the histogram counter changes from the state S3 to the state S4.

状態Ｓ４は、ヒストグラムカウンタが、上位ビットカウンタ４（上位）及び下位ビットカウンタ２Ｂ（下位Ｂ）によるカウント動作（第３のカウント動作）を実行している状態である。状態Ｓ４は、状態Ｓ１に対応する動作状態である。   State S4 is a state in which the histogram counter is executing a counting operation (third counting operation) by the upper bit counter 4 (upper) and the lower bit counter 2B (lower B). State S4 is an operation state corresponding to state S1.

状態Ｓ４では、制御信号により、上位ビットカウンタ４及び下位ビットカウンタ２Ｂは、カウント動作可能な状態に制御され、下位ビットカウンタ２Ａは、カウント動作不能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ｂの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、下位ビットカウンタ２Ａのカウント値を出力する状態に制御される。状態Ｓ４において、下位ビットカウンタ２Ａのカウント値は０である。マルチプレクサ５は、出力信号を停止された状態に制御されてもよい。   In the state S4, the upper bit counter 4 and the lower bit counter 2B are controlled to a count operation enabled state and the lower bit counter 2A is controlled to a count operation disabled state by a control signal. Further, the multiplexer 3 is controlled to output a carry signal of the lower bit counter 2B by the switching signal, and the multiplexer 5 is controlled to output a count value of the lower bit counter 2A. In the state S4, the count value of the lower bit counter 2A is 0. The multiplexer 5 may be controlled so that the output signal is stopped.

制御回路１に読み出しトリガが入力されると、ヒストグラムカウンタの動作状態は、状態Ｓ４から状態Ｓ５に遷移する。   When a read trigger is input to the control circuit 1, the operation state of the histogram counter changes from the state S4 to the state S5.

状態Ｓ５は、ヒストグラムカウンタが、下位ビットカウンタ２Ａ（下位Ａ）によるカウント動作（第４のカウント動作）を実行し、上位ビットカウンタ４（上位）のカウント値の読み出しを実行している状態である。状態Ｓ５は、状態Ｓ２に対応する動作状態である。   State S5 is a state in which the histogram counter executes a count operation (fourth count operation) by the lower bit counter 2A (lower A) and reads the count value of the upper bit counter 4 (upper). . State S5 is an operation state corresponding to state S2.

状態Ｓ５では、制御信号により、上位ビットカウンタ４及び下位ビットカウンタ２Ｂは、カウント動作不能な状態に制御され、下位ビットカウンタ２Ａは、カウント動作可能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ａの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、上位ビットカウンタ４のカウント値を出力する状態に制御される。   In the state S5, the upper bit counter 4 and the lower bit counter 2B are controlled to be in a count disabled state and the lower bit counter 2A is controlled to be in a count enabled state by a control signal. Further, the multiplexer 3 is controlled to output a carry signal of the lower bit counter 2A by the switching signal, and the multiplexer 5 is controlled to output a count value of the upper bit counter 4.

上位ビットカウンタ４のカウント値は、マルチプレクサ５を介して制御回路１に入力される。すなわち、上位ビットカウンタ４のカウント値は、制御回路１により読み出される。制御回路１は、入力された上位ビットカウンタ４のカウント値を一時的に記憶する。   The count value of the upper bit counter 4 is input to the control circuit 1 via the multiplexer 5. That is, the count value of the upper bit counter 4 is read by the control circuit 1. The control circuit 1 temporarily stores the input count value of the upper bit counter 4.

上位ビットカウンタ４のカウント値の読み出しが完了すると、ヒストグラムカウンタの動作状態は、状態Ｓ５から状態Ｓ６に遷移する。   When the reading of the count value of the upper bit counter 4 is completed, the operation state of the histogram counter changes from the state S5 to the state S6.

状態Ｓ６は、ヒストグラムカウンタが、上位ビットカウンタ４（上位）及び下位ビットカウンタ２Ａ（下位Ａ）によるカウント動作（第１のカウント動作）を実行し、下位ビットカウンタ２Ｂ（下位Ｂ）のカウント値の読み出しを実行している状態である。上位ビットカウンタ４は、カウント値の読み出しが完了すると、カウント値をリセットし、カウント動作を開始する。状態Ｓ６は、状態Ｓ３に対応する動作状態である。   In state S6, the histogram counter executes a count operation (first count operation) by the upper bit counter 4 (upper) and the lower bit counter 2A (lower A), and the count value of the lower bit counter 2B (lower B) This is a state in which reading is being executed. When the reading of the count value is completed, the upper bit counter 4 resets the count value and starts the count operation. State S6 is an operation state corresponding to state S3.

状態Ｓ６では、制御信号により、下位ビットカウンタ２Ｂは、カウント動作不能な状態に制御され、上位ビットカウンタ４及び下位ビットカウンタ２Ａは、カウント動作可能な状態に制御される。また、切替信号により、マルチプレクサ３は、下位ビットカウンタ２Ａの桁上げ信号を出力する状態に制御され、マルチプレクサ５は、下位ビットカウンタ２Ｂのカウント値を出力する状態に制御される。   In the state S6, the lower bit counter 2B is controlled to be incapable of counting by the control signal, and the upper bit counter 4 and the lower bit counter 2A are controlled to be in a countable state. Further, the multiplexer 3 is controlled to output a carry signal of the lower bit counter 2A by the switching signal, and the multiplexer 5 is controlled to output a count value of the lower bit counter 2B.

下位ビットカウンタ２Ｂのカウント値は、マルチプレクサ５を介して制御回路１に入力される。すなわち、下位ビットカウンタ２Ｂのカウント値は、制御回路１により読み出される。制御回路１は、入力された下位ビットカウンタ２Ｂのカウント値を一時的に記憶する。そして、制御回路１は、下位ビットカウンタ２Ｂのカウント値と、上位ビットカウンタ４のカウント値の２ｎ倍と、を合計した値を、前回のサイクルの読み出し値として出力する。 The count value of the lower bit counter 2B is input to the control circuit 1 via the multiplexer 5. That is, the count value of the lower bit counter 2B is read by the control circuit 1. The control circuit 1 temporarily stores the input count value of the lower bit counter 2B. Then, the control circuit 1 outputs the sum of the count value of the lower bit counter 2B and 2n times the count value of the upper bit counter 4 as the read value of the previous cycle.

下位ビットカウンタ２Ｂのカウント値の読み出しが完了すると、ヒストグラムカウンタの動作状態は、状態Ｓ６から状態Ｓ１に遷移する。   When reading of the count value of the lower bit counter 2B is completed, the operation state of the histogram counter changes from the state S6 to the state S1.

ヒストグラムカウンタは、以上説明した状態Ｓ１〜Ｓ６の動作状態を繰り返しながら動作する。状態Ｓ２〜Ｓ４及び状態Ｓ５〜Ｓ１が、それぞれヒストグラムカウンタの１サイクル分の動作に相当する。   The histogram counter operates while repeating the operation states of the states S1 to S6 described above. Each of the states S2 to S4 and the states S5 to S1 corresponds to an operation for one cycle of the histogram counter.

図３は、図１のヒストグラムカウンタの動作の具体例を示すタイミングチャートである。図３の例では、３つのサイクル１〜３のタイミングチャートが示されている。また、図３の例では、読み出しトリガ及びカウントトリガの入力は、読み出しトリガ及びカウントトリガの立ち上がりにそれぞれ相当する。また、図３の例では、一例として、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４の４ビットのＢｉｎ１用カウンタのカウント値が示されている。   FIG. 3 is a timing chart showing a specific example of the operation of the histogram counter of FIG. In the example of FIG. 3, timing charts of three cycles 1 to 3 are shown. In the example of FIG. 3, the input of the read trigger and the count trigger corresponds to the rise of the read trigger and the count trigger, respectively. Also, in the example of FIG. 3, the count values of the 4-bit Bin1 counters of the lower bit counters 2A and 2B and the upper bit counter 4 are shown as an example.

まず、サイクル１について説明する。サイクル１は、制御回路１に１つ目の読み出しトリガが入力されてから、２つ目の読み出しトリガが入力されるまでの期間である。   First, cycle 1 will be described. Cycle 1 is a period from when the first read trigger is input to the control circuit 1 until the second read trigger is input.

制御回路１は、１つ目の読み出しトリガが入力されると、サイクル１を開始し、下位ビットカウンタ２Ａにカウント動作を開始させる。すなわち、制御回路１は、下位ビットカウンタ２Ａを、カウント動作可能な状態に制御する。また、制御回路１は、下位ビットカウンタ２Ｂにカウント値を保持させ、上位ビットカウンタ４のカウント値の読み出しを開始する。このときのヒストグラムカウンタの動作状態は、状態Ｓ５に相当する。   When the first read trigger is input, the control circuit 1 starts cycle 1 and causes the lower bit counter 2A to start a count operation. In other words, the control circuit 1 controls the lower bit counter 2A so that it can perform the counting operation. Further, the control circuit 1 causes the lower bit counter 2B to hold the count value and starts reading the count value of the upper bit counter 4. The operation state of the histogram counter at this time corresponds to state S5.

上位ビットカウンタ４のカウント値の読み出しが完了すると、制御回路１は、読み出した上位ビットのカウント値を一時記憶し、上位ビットカウンタ４のカウント値をリセットし、上位ビットカウンタ４にカウント動作を開始させ、下位ビットカウンタ２Ｂのカウント値の読み出しを開始する。このときのヒストグラムカウンタの動作状態は、状態Ｓ６に相当する。   When the reading of the count value of the upper bit counter 4 is completed, the control circuit 1 temporarily stores the read count value of the upper bit, resets the count value of the upper bit counter 4, and starts the count operation in the upper bit counter 4. The reading of the count value of the lower bit counter 2B is started. The operation state of the histogram counter at this time corresponds to state S6.

以上のことからわかるように、下位ビットカウンタ２Ａは、制御回路１が上位ビットカウンタ４のカウント値の読み出し及びリセットを実行している間、単独でＢｉｎ値をカウントする必要がある。下位ビットカウンタ２Ａの各Ｂｉｎ値用カウンタのビット数が小さいと、この期間にカウント値の繰り上げが発生する。しかしながら、上位ビットカウンタ４は、カウント値の読み出し中であるため、繰り上げ信号に応じてカウント値を繰り上げることができない。この結果、カウント値の繰り上げが上位ビットのカウント値に反映されず、ヒストグラムの精度が劣化する。   As can be seen from the above, the lower bit counter 2A needs to count the Bin value alone while the control circuit 1 reads and resets the count value of the upper bit counter 4. If the number of bits of each Bin value counter of the lower bit counter 2A is small, the count value is increased during this period. However, since the upper bit counter 4 is reading the count value, the count value cannot be incremented according to the increment signal. As a result, the increment of the count value is not reflected on the count value of the upper bits, and the accuracy of the histogram deteriorates.

このため、下位ビットカウンタ２Ａの各Ｂｉｎ値用カウンタは、上位ビットカウンタ４のカウント値の読み出し及びリセットに要する時間ｔの間にカウントされるＢｉｎ値の最大カウント値をカウント可能なビット数を有するのが好ましい。例えば、時間ｔの間に、あるＢｉｔ値が最大で１０回入力される、すなわち、最大カウント値が１０である場合、各Ｂｉｎ値用カウンタのビット数を、４ビット以上とすればよい。最大カウント値は、実験やシミュレーションにより求めればよい。   Therefore, each Bin value counter of the lower bit counter 2A has a number of bits that can count the maximum count value of the Bin value counted during the time t required for reading and resetting the count value of the upper bit counter 4. Is preferred. For example, when a certain Bit value is inputted 10 times at the maximum during time t, that is, when the maximum count value is 10, the number of bits of each Bin value counter may be 4 bits or more. The maximum count value may be obtained by experiment or simulation.

下位ビットカウンタ２Ｂのカウント値の読み出しが完了すると、制御回路１は、読み出した下位ビットのカウント値を一時記憶し、一時記憶した上位ビット及び下位ビットのカウント値に基づいて、読み出し値を計算し、計算した読み出し値を、サイクル１の前のサイクル（図示省略）の読み出し値として出力する。読み出し値の計算方法は、上述の通りである。   When the reading of the count value of the lower bit counter 2B is completed, the control circuit 1 temporarily stores the read lower bit count value, and calculates the read value based on the temporarily stored upper bit and lower bit count values. The calculated read value is output as a read value for the cycle before cycle 1 (not shown). The calculation method of the read value is as described above.

また、制御回路１は、下位ビットカウンタ２Ｂのカウント値をリセットし、下位ビットカウンタ２Ｂの動作を停止させる。すなわち、制御回路１は、下位ビットカウンタ２Ｂを、カウント動作不能な状態に制御する。このときのヒストグラムカウンタの動作状態は、状態Ｓ１に相当する。   In addition, the control circuit 1 resets the count value of the lower bit counter 2B and stops the operation of the lower bit counter 2B. That is, the control circuit 1 controls the lower bit counter 2B so that it cannot count. The operation state of the histogram counter at this time corresponds to the state S1.

以降、２つ目の読み出しトリガが入力されるまで、状態Ｓ１が継続される。すなわち、ヒストグラムカウンタは、下位ビットカウンタ２Ａ及び上位ビットカウンタ４によるカウント動作を継続する。   Thereafter, the state S1 is continued until the second read trigger is input. That is, the histogram counter continues the counting operation by the lower bit counter 2A and the upper bit counter 4.

図３の例では、サイクル１において、制御回路１に、Ｂｉｎ値１，２，１，５が順に入力されており、それぞれのＢｉｎ値に対応するカウントトリガが入力されている。制御回路１は、Ｂｉｎ値１に対応するカウントトリガが入力されると、下位ビットカウンタ２ＡのＢｉｎ１用カウンタにカウントトリガを入力する。Ｂｉｎ１用カウンタは、制御回路１からカウントトリガを入力される度に、保持しているカウント値を１大きくする。結果として、サイクル１の終了時において、Ｂｉｎ１用カウンタのカウント値は、２となる。   In the example of FIG. 3, in cycle 1, Bin values 1, 2, 1, 5 are sequentially input to the control circuit 1, and count triggers corresponding to the respective Bin values are input. When the count trigger corresponding to the Bin value 1 is input, the control circuit 1 inputs the count trigger to the Bin1 counter of the lower bit counter 2A. The Bin1 counter increases the count value held by 1 each time a count trigger is input from the control circuit 1. As a result, at the end of cycle 1, the count value of the Bin1 counter is 2.

本実施形態では、下位ビットカウンタ２Ａは、独立した記憶回路により構成されている。このため、上記のように、下位ビットカウンタ２Ａの各Ｂｉｎ値用カウンタのカウント値の更新は、下位ビットカウンタ２Ａが行う。   In the present embodiment, the lower bit counter 2A is configured by an independent storage circuit. Therefore, as described above, the lower bit counter 2A updates the count value of each Bin value counter of the lower bit counter 2A.

次に、サイクル２について説明する。サイクル２は、制御回路１に２つ目の読み出しトリガが入力されてから、３つ目の読み出しトリガが入力されるまでの期間である。   Next, cycle 2 will be described. Cycle 2 is a period from when the second read trigger is input to the control circuit 1 until the third read trigger is input.

制御回路１は、２つ目の読み出しトリガが入力されると、サイクル２を開始し、下位ビットカウンタ２Ｂにカウント動作を開始させる。すなわち、制御回路１は、下位ビットカウンタ２Ｂを、カウント動作可能な状態に制御する。また、制御回路１は、下位ビットカウンタ２Ａにカウント値（２）を保持させ、上位ビットカウンタ４のカウント値（０）の読み出しを開始する。このときのヒストグラムカウンタの動作状態は、状態Ｓ２に相当する。   When the second read trigger is input, the control circuit 1 starts cycle 2 and causes the lower bit counter 2B to start the count operation. That is, the control circuit 1 controls the lower bit counter 2B so that it can perform a counting operation. In addition, the control circuit 1 causes the lower bit counter 2A to hold the count value (2) and starts reading the count value (0) of the upper bit counter 4. The operation state of the histogram counter at this time corresponds to state S2.

上位ビットカウンタ４のカウント値の読み出しが完了すると、制御回路１は、読み出した上位ビットのカウント値を一時記憶し、上位ビットカウンタ４のカウント値をリセットし、上位ビットカウンタ４にカウント動作を開始させ、下位ビットカウンタ２Ａのカウント値（２）の読み出しを開始する。このときのヒストグラムカウンタの動作状態は、状態Ｓ３に相当する。   When the reading of the count value of the upper bit counter 4 is completed, the control circuit 1 temporarily stores the read count value of the upper bit, resets the count value of the upper bit counter 4, and starts the count operation in the upper bit counter 4. The reading of the count value (2) of the lower bit counter 2A is started. The operation state of the histogram counter at this time corresponds to state S3.

以上のことからわかるように、下位ビットカウンタ２Ｂは、制御回路１が上位ビットカウンタ４のカウント値の読み出し及びリセットを実行している間、単独でＢｉｎ値をカウントする必要がある。したがって、下位ビットカウンタ２Ｂの各Ｂｉｎ値用カウンタは、下位ビットカウンタ２Ａと同様に、上位ビットカウンタ４のカウント値の読み出し及びリセットに要する時間ｔの間にカウントされるＢｉｎ値の最大カウント値をカウント可能なビット数を有するのが好ましい。   As can be seen from the above, the lower bit counter 2B needs to count the Bin value alone while the control circuit 1 reads and resets the count value of the upper bit counter 4. Accordingly, each Bin value counter of the lower bit counter 2B, like the lower bit counter 2A, sets the maximum count value of the Bin value counted during the time t required for reading and resetting the count value of the upper bit counter 4. It is preferable to have a countable number of bits.

下位ビットカウンタ２Ａのカウント値（２）の読み出しが完了すると、制御回路１は、読み出した下位ビットのカウント値を一時記憶し、一時記憶した上位ビット及び下位ビットのカウント値に基づいて、読み出し値を計算し、計算した読み出し値を、サイクル１の読み出し値として出力する。読み出し値の計算方法は、上述の通りである。   When the reading of the count value (2) of the lower bit counter 2A is completed, the control circuit 1 temporarily stores the read lower bit count value, and reads the read value based on the temporarily stored upper bit and lower bit count values. And the calculated read value is output as the read value of cycle 1. The calculation method of the read value is as described above.

また、制御回路１は、下位ビットカウンタ２Ａのカウント値をリセットし、下位ビットカウンタ２Ａの動作を停止させる。すなわち、制御回路１は、下位ビットカウンタ２Ａを、カウント動作不能な状態に制御する。このときのヒストグラムカウンタの動作状態は、状態Ｓ４に相当する。   Further, the control circuit 1 resets the count value of the lower bit counter 2A and stops the operation of the lower bit counter 2A. That is, the control circuit 1 controls the lower bit counter 2A so that it cannot count. The operation state of the histogram counter at this time corresponds to state S4.

以降、３つ目の読み出しトリガが入力されるまで、状態Ｓ４が継続される。すなわち、ヒストグラムカウンタは、下位ビットカウンタ２Ｂ及び上位ビットカウンタ４によるカウント動作を継続する。   Thereafter, the state S4 is continued until the third read trigger is input. That is, the histogram counter continues the counting operation by the lower bit counter 2B and the upper bit counter 4.

図３の例では、サイクル２において、制御回路１に、Ｂｉｎ値１８，１，５３が順に入力されており、それぞれのＢｉｎ値に対応するカウントトリガが入力されている。制御回路１は、Ｂｉｎ値１に対応するカウントトリガが入力されると、下位ビットカウンタ２ＢのＢｉｎ１用カウンタにカウントトリガを入力する。Ｂｉｎ１用カウンタは、制御回路１からカウントトリガを入力される度に、保持しているカウント値を１大きくする。結果として、サイクル１の終了時において、Ｂｉｎ１用カウンタのカウント値は、１となる。   In the example of FIG. 3, in cycle 2, Bin values 18, 1, 53 are sequentially input to the control circuit 1, and count triggers corresponding to the respective Bin values are input. When the count trigger corresponding to the Bin value 1 is input, the control circuit 1 inputs the count trigger to the Bin1 counter of the lower bit counter 2B. The Bin1 counter increases the count value held by 1 each time a count trigger is input from the control circuit 1. As a result, at the end of cycle 1, the count value of the Bin1 counter is 1.

本実施形態では、下位ビットカウンタ２Ｂは、独立した記憶回路により構成されている。このため、上記のように、下位ビットカウンタ２Ｂの各Ｂｉｎ値用カウンタのカウント値の更新は、下位ビットカウンタ２Ｂが行う。   In the present embodiment, the lower bit counter 2B is configured by an independent storage circuit. Therefore, as described above, the lower bit counter 2B updates the count value of each Bin value counter of the lower bit counter 2B.

次に、サイクル３について説明する。サイクル３は、制御回路１に３つ目の読み出しトリガが入力されてから、４つ目の読み出しトリガ（図示省略）が入力されるまでの期間である。サイクル３におけるヒストグラムカウンタの動作は、サイクル１と略同様である。サイクル３では、カウント値の繰り上げについて説明する。   Next, cycle 3 will be described. Cycle 3 is a period from when the third read trigger is input to the control circuit 1 until the fourth read trigger (not shown) is input. The operation of the histogram counter in cycle 3 is substantially the same as in cycle 1. In cycle 3, the counting value is incremented.

図３の例では、サイクル３の途中で、下位ビットカウンタ２ＡのＢｉｎ１用カウンタのカウント値が１５になっており、その後、制御回路１にＢｉｎ値１に対応するカウントトリガが入力されている。このカウントトリガを入力された制御回路１は、下位ビットカウンタ２ＡのＢｉｎ１用カウンタにカウントトリガを入力する。   In the example of FIG. 3, the count value of the Bin1 counter of the lower bit counter 2 </ b> A is 15 in the middle of cycle 3, and then a count trigger corresponding to the Bin value 1 is input to the control circuit 1. The control circuit 1 to which this count trigger is input inputs the count trigger to the Bin1 counter of the lower bit counter 2A.

しかしながら、下位ビットカウンタ２ＡのＢｉｎ１用カウンタは、４ビットであるため、カウント値を１５より大きくすることができない。この場合、下位ビットカウンタ２Ａは、Ｂｉｎ１用カウンタが保持しているカウント値（１５）をリセットし、上位ビットカウンタ４のＢｉｎ１用カウンタに対する繰り上げ信号を出力する。   However, since the Bin1 counter of the lower bit counter 2A has 4 bits, the count value cannot be greater than 15. In this case, the lower bit counter 2A resets the count value (15) held by the Bin1 counter and outputs a carry signal to the Bin1 counter of the upper bit counter 4.

上述の通り、状態Ｓ１では、マルチプレクサ３は、下位ビットカウンタ２Ａの出力信号を出力するように制御されているため、下位ビットカウンタ２Ａが出力した繰り上げ信号は、上位ビットカウンタ４に入力される。   As described above, in the state S1, the multiplexer 3 is controlled to output the output signal of the lower bit counter 2A, so that the carry signal output from the lower bit counter 2A is input to the upper bit counter 4.

繰り上げ信号を入力された上位ビットカウンタ４は、Ｂｉｎ１用カウンタが保持しているカウント値（０）を１大きくする。結果として、上位ビットカウンタ４のＢｉｎ１用カウンタのカウント値は、１となる。   The upper bit counter 4 to which the carry signal is inputted increases the count value (0) held by the Bin1 counter by one. As a result, the count value of the Bin1 counter of the upper bit counter 4 is 1.

本実施形態では、上位ビットカウンタ４は、独立した記憶回路により構成されている。このため、上記のように、上位ビットカウンタ４の各Ｂｉｎ値用カウンタのカウント値の更新は、上位ビットカウンタ４が行う。   In the present embodiment, the upper bit counter 4 is configured by an independent storage circuit. Therefore, as described above, the upper bit counter 4 updates the count value of each Bin value counter of the upper bit counter 4.

以上説明した通り、本実施形態に係るヒストグラムカウンタは、状態Ｓ１〜状態Ｓ６を繰り返しながら、Ｂｉｎ値のカウントを行う。いずれの状態であっても、ヒストグラムカウンタは、下位ビットカウンタ２Ａ又は下位ビットカウンタ２Ｂにより、Ｂｉｎ値のカウント動作を実行するため、カウント動作を実行できないカウント動作不可期間が生じない。したがって、本実施形態に係るヒストグラムカウンタは、精度良くヒストグラムを生成することができる。   As described above, the histogram counter according to the present embodiment counts the Bin value while repeating the states S1 to S6. In any state, since the histogram counter performs the Bin value counting operation by the lower bit counter 2A or the lower bit counter 2B, there is no counting operation disabled period during which the counting operation cannot be performed. Therefore, the histogram counter according to the present embodiment can generate a histogram with high accuracy.

また、本実施形態に係るヒストグラムカウンタは、２つの下位ビットカウンタ２Ａ，２Ｂを備えるものの、上位ビットカウンタ４は１つしか備えない。このため、本実施形態における下位ビットカウンタ２Ａ（又は下位ビットカウンタ２Ｂ）及び上位ビットカウンタ４に相当する全ビットのカウンタ、を２つ備える従来のヒストグラムカウンタに比べて、本実施形態に係るヒストグラムカウンタは、回路面積が小さい。   The histogram counter according to the present embodiment includes two lower bit counters 2A and 2B, but includes only one upper bit counter 4. For this reason, the histogram counter according to this embodiment is compared with the conventional histogram counter having two lower bit counters 2A (or lower bit counter 2B) and all bit counters corresponding to the upper bit counter 4 in this embodiment. Has a small circuit area.

したがって、本実施形態によれば、カウント動作不可期間がなく回路面積が小さいヒストグラムカウンタを実現することができる。   Therefore, according to the present embodiment, it is possible to realize a histogram counter having no counting operation disabled period and a small circuit area.

ここで、図４〜図６は、従来のヒストグラムカウンタの例を示す図である。   Here, FIGS. 4 to 6 are diagrams showing examples of conventional histogram counters.

図４は、ヒストグラムカウンタの従来例１を示す図である。図４の従来例１は、制御回路と、全ビットのカウンタと、を備える。このカウンタは、各Ｂｉｎ値に対応するＢｉｎ値用カウンタを備え、本実施形態における下位ビットカウンタ２Ａ（又は下位ビットカウンタ２Ｂ）及び上位ビットカウンタ４に相当する。従来例１では、カウンタが分割されていないため、カウンタは、カウント値を読み出されている間、Ｂｉｎ値をカウントすることができない。したがって、従来例１は、カウンタの読み出し期間が、カウント動作不可期間となる。   FIG. 4 is a diagram showing a conventional example 1 of a histogram counter. Conventional example 1 in FIG. 4 includes a control circuit and an all-bit counter. This counter includes a Bin value counter corresponding to each Bin value, and corresponds to the lower bit counter 2A (or lower bit counter 2B) and the upper bit counter 4 in the present embodiment. In Conventional Example 1, since the counter is not divided, the counter cannot count the Bin value while the count value is being read. Therefore, in the conventional example 1, the counter reading period is the count operation disabled period.

図５は、ヒストグラムカウンタの従来例２を示す図である。図５の従来例２は、制御回路と、下位ビットカウンタと、上位ビットカウンタと、マルチプレクサと、を備える。従来例２では、カウント値の読み出しは、下位ビットカウンタ、上位ビットカウンタの順で行われる。従来例２は、図１のヒストグラムカウンタと異なり、下位ビットカウンタを１つしか備えない。このため、下位ビットカウンタの読み出し期間がカウント動作不可期間となる。カウンタを分割したことにより、従来例２は、従来例１に比べてカウント動作不可期間が短いものの、カウント動作不可期間は依然として存在する。   FIG. 5 is a diagram showing a second conventional example of a histogram counter. Conventional example 2 in FIG. 5 includes a control circuit, a lower bit counter, an upper bit counter, and a multiplexer. In Conventional Example 2, the count value is read in the order of the lower bit counter and the upper bit counter. Unlike the histogram counter of FIG. 1, Conventional Example 2 includes only one lower bit counter. For this reason, the reading period of the lower bit counter becomes a count operation disabled period. By dividing the counter, the conventional example 2 has a shorter count operation disabled period than the conventional example 1, but the count operation disabled period still exists.

図６は、ヒストグラムカウンタの従来例３を示す図である。図６の従来例３は、制御回路と、２つの全ビットのカウンタと、マルチプレクサと、を備える。従来例３では、１サイクルごとに、カウント動作を実行するカウンタと、カウント値の読み出しを実行するカウンタと、が入れ替えられため、カウント動作不可期間が生じない。しかしながら、全ビットのカウンタを２つ備えるため、回路面積が大きい。   FIG. 6 is a diagram showing a third conventional example of a histogram counter. Conventional example 3 in FIG. 6 includes a control circuit, two all-bit counters, and a multiplexer. In Conventional Example 3, the counter that executes the count operation and the counter that executes the reading of the count value are switched every cycle, so that the count operation disabled period does not occur. However, since two counters for all bits are provided, the circuit area is large.

図７は、本実施形態に係るヒストグラムカウンタと、従来例１〜３に係るヒストグラムカウンタと、の比較結果を示す図である。比較条件は、カウントレートが１００Ｍｃｐｓ（サイクル期間が１０ｎｓ）、Ｂｉｎ数（Ｂｉｎ値の数）が２５６、読み出し速度が１２８０Ｍｂｐｓ、各Ｂｉｎ値用カウンタの全ビット数が８ビット、１Ｂｉｎ（１つのＢｉｎ値）への偏重が２０％、計測期間が１２．８μｓ（１２８０サイクル）である。本実施形態及び従来例２に係るヒストグラムカウンタの下位ビットカウンタ及び上位ビットカウンタは、それぞれ４ビットである。また、回路面積は、制御回路を除外して比較している。これは、ヒストグラムカウンタの回路面積において、カウンタの回路面積が支配的なためである。   FIG. 7 is a diagram illustrating a comparison result between the histogram counter according to the present embodiment and the histogram counters according to the first to third conventional examples. The comparison condition is that the count rate is 100 Mcps (cycle period is 10 ns), the Bin number (number of Bin values) is 256, the reading speed is 1280 Mbps, the total number of bits of each Bin value counter is 8 bits, 1 Bin (one Bin value) ) Is 20%, and the measurement period is 12.8 μs (1280 cycles). Each of the lower bit counter and the upper bit counter of the histogram counter according to the present embodiment and Conventional Example 2 is 4 bits. The circuit area is compared excluding the control circuit. This is because the circuit area of the counter is dominant in the circuit area of the histogram counter.

上記の比較条件で実験した結果、図７に示すように、従来例１〜３及び第１実施形態に係るヒストグラムカウンタのカウント動作不可期間は、それぞれ１．６μｓ，０．２μｓ，０μｓ，０μｓとなった。   As a result of the experiment under the above comparison conditions, as shown in FIG. 7, the count operation impossibility periods of the histogram counters according to the conventional examples 1 to 3 and the first embodiment are 1.6 μs, 0.2 μs, 0 μs, and 0 μs, respectively. became.

従来例１のカウント動作不可期間は、計測期間の約１３％に相当する。このことから、従来例１により生成されるヒストグラムの精度は低いことがわかる。また、従来例２のカウント動作不可期間は、計測期間の約１．６％に相当する。このことから、従来例２により生成されるヒストグラムは、従来例１より精度が高いものの、従来例３及び第１実施形態に比べて精度が低いことがわかる。   The count operation impossibility period of Conventional Example 1 corresponds to about 13% of the measurement period. From this, it can be seen that the accuracy of the histogram generated by Conventional Example 1 is low. In addition, the count operation disabled period of Conventional Example 2 corresponds to about 1.6% of the measurement period. From this, it can be seen that the histogram generated by the conventional example 2 has higher accuracy than the conventional example 1, but is less accurate than the conventional example 3 and the first embodiment.

一方、従来例１〜３及び第１実施形態に係るヒストグラムカウンタの回路面積の比率は、１：１：２：１．５である。このことから、第１実施形態の回路面積は、従来例３の回路面積に比べて２５％小さいことがわかる。これは、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４がそれぞれ４ビットのためである。下位ビットカウンタ２Ａ，２Ｂのビット数が小さくなる（上位ビットカウンタ４のビット数が大きくなる）ほど、本実施形態による回路面積の削減効果は大きくなる。   On the other hand, the ratio of the circuit areas of the histogram counters according to the conventional examples 1 to 3 and the first embodiment is 1: 1: 2: 1.5. From this, it can be seen that the circuit area of the first embodiment is 25% smaller than the circuit area of the conventional example 3. This is because the lower bit counters 2A and 2B and the upper bit counter 4 are 4 bits each. As the number of bits of the lower bit counters 2A and 2B decreases (the number of bits of the upper bit counter 4 increases), the effect of reducing the circuit area according to the present embodiment increases.

（第２実施形態）
第２実施形態に係るヒストグラムカウンタについて、図８を参照して説明する。本実施形態では、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４が、１つのＲＡＭ（Random Access Memory）により構成される場合を例に説明する。 (Second Embodiment)
A histogram counter according to the second embodiment will be described with reference to FIG. In the present embodiment, a case where the lower bit counters 2A and 2B and the upper bit counter 4 are configured by one RAM (Random Access Memory) will be described as an example.

図８は、本実施形態に係るヒストグラムカウンタの一例を示す図である。図１のヒストグラムカウンタは、制御回路１と、下位ビットカウンタ２Ａ，２Ｂと、上位ビットカウンタ４と、を備える。制御回路１の構成は、第１実施形態と同様である。以下、第１実施形態との相違点を中心に説明する。   FIG. 8 is a diagram illustrating an example of a histogram counter according to the present embodiment. The histogram counter of FIG. 1 includes a control circuit 1, lower bit counters 2A and 2B, and an upper bit counter 4. The configuration of the control circuit 1 is the same as that of the first embodiment. Hereinafter, the difference from the first embodiment will be mainly described.

本実施形態では、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４は、ＲＡＭ６により構成される。ＲＡＭ６は、例えば、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）、ＭＲＡＭ（Magneto resistive RAM）、又はＰＲＡＭ（Phase change RAM）であり、少なくとも２つのポートを有する。   In the present embodiment, the lower bit counters 2A and 2B and the upper bit counter 4 are constituted by a RAM 6. The RAM 6 is, for example, a DRAM (Dynamic RAM), an SRAM (Static RAM), an MRAM (Magneto resistive RAM), or a PRAM (Phase change RAM), and has at least two ports.

より詳細には、本実施形態では、ＲＡＭ６の一部の記憶領域が、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４として利用される。   More specifically, in this embodiment, a part of the storage area of the RAM 6 is used as the lower bit counters 2A and 2B and the upper bit counter 4.

下位ビットカウンタ２Ａとして、例えば、下位ビットカウンタ２Ａのビット値用カウンタのビット数に応じたビット線と、Ｂｉｎ値の数に応じたワード線と、により規定される記憶領域が利用される。   As the lower bit counter 2A, for example, a storage area defined by a bit line corresponding to the number of bits of the bit value counter of the lower bit counter 2A and a word line corresponding to the number of Bin values is used.

また、下位ビットカウンタ２Ｂとして、例えば、下位ビットカウンタ２Ｂのビット値用カウンタのビット数に応じたビット線と、Ｂｉｎ値の数に応じたワード線と、により規定される記憶領域が利用される。   As the lower bit counter 2B, for example, a storage area defined by a bit line corresponding to the number of bits of the bit value counter of the lower bit counter 2B and a word line corresponding to the number of Bin values is used. .

また、上位ビットカウンタ４として、例えば、上位ビットカウンタ４のビット値用カウンタのビット数に応じたビット線と、Ｂｉｎ値の数に応じたワード線と、により規定される記憶領域が利用される。   Further, as the upper bit counter 4, for example, a storage area defined by a bit line corresponding to the number of bits of the bit value counter of the upper bit counter 4 and a word line corresponding to the number of Bin values is used. .

本実施形態では、第１実施形態におけるマルチプレクサ３，５の機能も、制御回路１により実現される。また、本実施形態では、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４は、いずれもカウント値を更新できない。そこで、カウント値の更新は、制御回路１により実行される。   In the present embodiment, the functions of the multiplexers 3 and 5 in the first embodiment are also realized by the control circuit 1. Further, in this embodiment, none of the lower bit counters 2A and 2B and the upper bit counter 4 can update the count value. Therefore, the count value is updated by the control circuit 1.

具体的には、制御回路１は、Ｂｉｎ値に対応するカウントトリガを入力されると、そのＢｉｎ値のカウント値の下位ビットに対応するＲＡＭ６の記憶領域（下位ビットカウンタ２Ａ，２Ｂ）からカウント値を読み出し、読み出したカウント値を１大きくして更新し、更新したカウント値を元の記憶領域（下位ビットカウンタ２Ａ，２Ｂ）に書き込む。   Specifically, when the count trigger corresponding to the Bin value is input, the control circuit 1 counts from the storage area (lower bit counters 2A and 2B) of the RAM 6 corresponding to the lower bits of the count value of the Bin value. Is updated by incrementing the read count value by 1, and the updated count value is written in the original storage area (lower bit counters 2A and 2B).

制御回路１は、読み出したカウント値が、下位ビットカウンタ２Ａ，２Ｂがカウント可能な最大値であった場合、カウント値をリセットして元の記憶領域（下位ビットカウンタ２Ａ，２Ｂ）に書き込むとともに、そのＢｉｎ値のカウント値の上位ビットに対応するＲＡＭ６の記憶領域（上位ビットカウンタ４）からカウント値を読み出し、読み出したカウント値を１大きくして更新し、更新したカウント値を元の記憶領域（上位ビットカウンタ４）に書き込む。   When the read count value is the maximum value that can be counted by the lower bit counters 2A and 2B, the control circuit 1 resets the count value and writes it in the original storage area (lower bit counters 2A and 2B). The count value is read from the storage area (upper bit counter 4) of the RAM 6 corresponding to the upper bits of the count value of the Bin value, the read count value is increased by 1, and the updated count value is updated to the original storage area ( Write to upper bit counter 4).

以上の処理は、制御回路１が制御シーケンスを実行することにより実現される。これにより、本実施形態の構成であっても、第１実施形態と同様に、カウント動作不可期間がなく回路面積が小さいヒストグラムカウンタを実現することができる。   The above processing is realized by the control circuit 1 executing a control sequence. Thereby, even with the configuration of the present embodiment, a histogram counter with a small circuit area and no counting operation disabled period can be realized, as in the first embodiment.

また、本実施形態では、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４が、ＲＡＭ６により構成される。ＲＡＭ６は、記憶回路が高密度に集積されたものであるため、本実施形態によれば、独立した記憶回路を利用する第１実施形態に比べて、回路面積をさらに小さくすることができる。   In this embodiment, the lower bit counters 2A and 2B and the upper bit counter 4 are configured by the RAM 6. Since the RAM 6 is formed by integrating storage circuits at a high density, according to the present embodiment, the circuit area can be further reduced as compared with the first embodiment using an independent storage circuit.

（第３実施形態）
第３実施形態に係る放射線検出装置について、図９を参照して説明する。本実施形態に係る放射線検出装置は、第１実施形態又は第２実施形態に係るヒストグラムカウンタを備える。 (Third embodiment)
A radiation detection apparatus according to the third embodiment will be described with reference to FIG. The radiation detection apparatus according to the present embodiment includes the histogram counter according to the first embodiment or the second embodiment.

図９は、本実施形態に係る放射線検出装置の一例を示す図である。図９の放射線検出装置１００は、放射線検出器１０１と、放射線検出回路１０２と、を備える。   FIG. 9 is a diagram illustrating an example of a radiation detection apparatus according to the present embodiment. The radiation detection apparatus 100 in FIG. 9 includes a radiation detector 101 and a radiation detection circuit 102.

放射線検出器１０１は、シンチレータと、光電子増倍管と、により構成される。シンチレータは、入射した放射線のエネルギーに応じた電荷信号を出力する。光電子増倍管は、シンチレータが出力した電荷信号を増幅し、電流信号に変換して出力する。光電子増倍管が出力した電流信号が、放射線検出器１０１の出力信号となる。放射線検出器１０１が放射線を検出すると、出力信号はパルスとなる。   The radiation detector 101 includes a scintillator and a photomultiplier tube. The scintillator outputs a charge signal corresponding to the energy of the incident radiation. The photomultiplier tube amplifies the charge signal output from the scintillator, converts it into a current signal, and outputs it. The current signal output from the photomultiplier tube becomes the output signal of the radiation detector 101. When the radiation detector 101 detects radiation, the output signal becomes a pulse.

なお、放射線検出器１０１は、増幅回路、フィルタ、電流信号である出力信号を電圧信号に変換する電流電圧変換回路などを備えてもよい。また、これらの回路が放射線検出回路１０２に設けられてもよい。   The radiation detector 101 may include an amplifier circuit, a filter, a current-voltage conversion circuit that converts an output signal that is a current signal into a voltage signal, and the like. These circuits may be provided in the radiation detection circuit 102.

放射線検出回路１０２は、放射線検出器１０１の出力信号に所定の信号処理を実行し、放射線検出器１０１に入射した放射線のエネルギーヒストグラムを出力する。放射線検出器１０１の出力信号が、放射線検出回路１０２の入力信号となる。放射線検出回路１０２は、例えば、放射線検出装置用のＡＳＩＣ（Application Specific Integrated Circuit）として構成される。   The radiation detection circuit 102 performs predetermined signal processing on the output signal of the radiation detector 101 and outputs an energy histogram of the radiation incident on the radiation detector 101. The output signal of the radiation detector 101 becomes the input signal of the radiation detection circuit 102. The radiation detection circuit 102 is configured as, for example, an ASIC (Application Specific Integrated Circuit) for a radiation detection apparatus.

放射線検出回路１０２は、パルス検出回路１０３と、ＡＤ（Analog-to-Digital）変換器と、制御回路１０５と、ヒストグラムカウンタ１０６と、を備える。   The radiation detection circuit 102 includes a pulse detection circuit 103, an AD (Analog-to-Digital) converter, a control circuit 105, and a histogram counter 106.

パルス検出回路１０３は、入力信号に含まれるパルスを検出する。すなわち、パルス検出回路１０３は、放射線検出器１０１に放射線が入射したことを検出する。パルス検出回路１０３は、パルスを検出すると検出信号を出力する。検出信号は、制御回路１０５に入力される。   The pulse detection circuit 103 detects a pulse included in the input signal. That is, the pulse detection circuit 103 detects that radiation has entered the radiation detector 101. When the pulse detection circuit 103 detects a pulse, it outputs a detection signal. The detection signal is input to the control circuit 105.

ＡＤ変換器１０４は、制御回路１０５から開始信号を入力されると、入力信号をＡＤ変換し、入力信号をＡＤ変換したＡＤ変換値（デジタル値）を出力する。このＡＤ変換値は、放射線検出器１０１に入射した放射線のエネルギーに応じたＢｉｎ値に相当する。   When the start signal is input from the control circuit 105, the AD converter 104 performs AD conversion on the input signal and outputs an AD conversion value (digital value) obtained by AD conversion of the input signal. This AD conversion value corresponds to a Bin value corresponding to the energy of the radiation incident on the radiation detector 101.

また、ＡＤ変換器１０４は、ＡＤ変換が完了すると、カウントトリガを出力する。ＡＤ変換器１０４が出力したＢｉｎ値及びカウントトリガは、ヒストグラムカウンタ１０６に入力される。なお、ＡＤ変換器１０４として、パイプラインＡＤ変換器、ΔΣＡＤ変換器、フラッシュＡＤ変換器、逐次比較ＡＤ変換器など、任意のＡＤ変換器を利用できる。   Further, the AD converter 104 outputs a count trigger when AD conversion is completed. The Bin value and count trigger output from the AD converter 104 are input to the histogram counter 106. As the AD converter 104, any AD converter such as a pipeline AD converter, a ΔΣ AD converter, a flash AD converter, a successive approximation AD converter, or the like can be used.

制御回路１０５は、プロセッサにより構成され、放射線検出回路１０２の動作を制御する。制御回路１０５は、パルス検出回路１０３から検出信号を入力されると、開始信号を出力する。この開始信号は、ＡＤ変換器１０４に入力される。また、制御回路１０５は、ヒストグラムカウンタ１０６に読み出しトリガを入力する。制御回路１０５は、外部から読み出しトリガを入力されてもよいし、外部から入力されたクロックなどに基づいて、読み出しトリガを生成し、ヒストグラムカウンタ１０６に入力してもよい。   The control circuit 105 includes a processor and controls the operation of the radiation detection circuit 102. When the detection signal is input from the pulse detection circuit 103, the control circuit 105 outputs a start signal. This start signal is input to the AD converter 104. Further, the control circuit 105 inputs a read trigger to the histogram counter 106. The control circuit 105 may receive a read trigger from the outside, or may generate a read trigger based on a clock input from the outside and input the read trigger to the histogram counter 106.

ヒストグラムカウンタ１０６は、第１実施形態又は第２実施形態に係るヒストグラムカウンタである。ＡＤ変換器１０４が出力したＢｉｎ値及びカウントトリガと、制御回路１０５が出力した読み出しトリガと、はヒストグラムカウンタ１０６の制御回路１に入力される。   The histogram counter 106 is a histogram counter according to the first embodiment or the second embodiment. The Bin value and count trigger output from the AD converter 104 and the read trigger output from the control circuit 105 are input to the control circuit 1 of the histogram counter 106.

上述の通り、制御回路１は、入力されたＢｉｎ値、カウントトリガ、及び読み出しトリガに応じて、下位ビットカウンタ２Ａ，２Ｂ及び上位ビットカウンタ４などを制御し、Ｂｉｎ値のカウント値をカウントし、読み出し値を出力する。この読み出し値は、放射線検出器１０１が検出した放射線のエネルギーヒストグラムに相当する。   As described above, the control circuit 1 controls the lower bit counters 2A and 2B and the upper bit counter 4 according to the input Bin value, the count trigger, and the read trigger, and counts the Bin value count value. Output the read value. This read value corresponds to an energy histogram of radiation detected by the radiation detector 101.

以上説明した通り、本実施形態に係る放射線検出装置１００は、ヒストグラムカウンタ１０６により放射線のエネルギーヒストグラムを生成する。ヒストグラムカウンタ１０６はカウント動作不可期間がないため、放射線検出装置１００は、放射線のエネルギーヒストグラムを精度よく生成することができる。   As described above, the radiation detection apparatus 100 according to the present embodiment generates a radiation energy histogram by the histogram counter 106. Since the histogram counter 106 does not have a count operation disabled period, the radiation detection apparatus 100 can generate a radiation energy histogram with high accuracy.

また、本実施形態に係る放射線検出回路１０２は、ヒストグラムカウンタ１０６を備えるため、回路面積を小型化することができる。一般に、放射線検出回路１０２の回路面積において、ヒストグラムカウンタの回路面積が支配的であるため、本実施形態のより、回路面積の効果的に削減することができる。   Further, since the radiation detection circuit 102 according to the present embodiment includes the histogram counter 106, the circuit area can be reduced. In general, since the circuit area of the histogram counter is dominant in the circuit area of the radiation detection circuit 102, the circuit area can be effectively reduced by the present embodiment.

なお、本実施形態では、ヒストグラムカウンタ１０６を放射線検出回路１０２に適用する場合について説明したが、ヒストグラムカウンタ１０６は、ガスクロマトグラフを構成するガス検出回路に適用することも可能である。この場合、ガス検出回路は、例えば、ＡＳＩＣとして構成される。これにより、ガス検出回路を小型化し、エネルギーヒストグラムの精度を向上させることができる。   In the present embodiment, the case where the histogram counter 106 is applied to the radiation detection circuit 102 has been described. However, the histogram counter 106 can also be applied to a gas detection circuit constituting a gas chromatograph. In this case, the gas detection circuit is configured as an ASIC, for example. Thereby, a gas detection circuit can be reduced in size and the accuracy of an energy histogram can be improved.

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。   Note that the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the components without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. Further, for example, a configuration in which some components are deleted from all the components shown in each embodiment is also conceivable. Furthermore, you may combine suitably the component described in different embodiment.

１：制御回路、２Ａ，２Ｂ：下位ビットカウンタ、３：マルチプレクサ、４：上位ビットカウンタ、５：マルチプレクサ、６：ＲＡＭ、１００：放射線検出装置、１０１：放射線検出器、１０２：放射線検出回路、１０３：パルス検出回路、１０４：ＡＤ変換器、１０５：制御回路、１０６：ヒストグラムカウンタ 1: control circuit, 2A, 2B: lower bit counter, 3: multiplexer, 4: upper bit counter, 5: multiplexer, 6: RAM, 100: radiation detector, 101: radiation detector, 102: radiation detector circuit, 103 : Pulse detection circuit, 104: AD converter, 105: Control circuit, 106: Histogram counter

Claims (5)

入力されたＢｉｎ値の回数の下位ビットをカウントする第１の下位ビットカウンタ及び第２の下位ビットカウンタと、
前記第１の下位ビットカウンタ及び前記第２の下位ビットカウンタの桁上げ信号が入力されるとともに、入力された前記Ｂｉｎ値の回数の上位ビットをカウントする上位ビットカウンタと、
１サイクル分の動作において、前記第１の下位ビットカウンタと前記第２の下位ビットカウンタとによるカウント動作を切替え、前記第１の下位ビットカウンタと前記上位ビットカウンタによるカウント動作中に、前記上位ビットカウンタのカウント値と前記第２の下位ビットカウンタのカウント値の読み出しを実行し、前記第２の下位ビットカウンタと前記上位ビットカウンタによるカウント動作中に、前記上位ビットカウンタのカウント値と前記第１の下位ビットカウンタのカウント値の読み出しを実行する制御回路と、を備えるヒストグラムカウンタ。 A first lower bit counter and a second lower bit counter that count lower bits of the number of times of the input Bin value;
An upper bit counter that receives the carry signals of the first lower bit counter and the second lower bit counter and counts the upper bits of the number of times of the input Bin value;
In the operation for one cycle, the counting operation by the first lower bit counter and the second lower bit counter is switched, and the upper bit is counted during the counting operation by the first lower bit counter and the upper bit counter. The count value of the counter and the count value of the second lower bit counter are read, and the count value of the upper bit counter and the first value are counted during the counting operation by the second lower bit counter and the upper bit counter. And a control circuit for reading the count value of the lower bit counter of the histogram counter. 前記第１の下位ビットカウンタ及び前記第２の下位ビットカウンタは、前記上位ビットカウンタの前記カウント値の読み出し及びリセットに要する時間の間にカウントされる前記Ｂｉｎ値の最大カウント値をカウント可能なビット数を有する
請求項１に記載のヒストグラムカウンタ。 The first lower bit counter and the second lower bit counter are bits capable of counting the maximum count value of the Bin value counted during the time required for reading and resetting the count value of the upper bit counter. histogram counter of claim 1 which has a number. 前記第１の下位ビットカウンタは、第１の記憶回路により構成され、
前記第２の下位ビットカウンタは、第２の記憶回路により構成され、
前記上位ビットカウンタは、第３の記憶回路により構成される
請求項１又は２に記載のヒストグラムカウンタ。 The first lower bit counter is constituted by a first storage circuit,
The second lower bit counter is constituted by a second storage circuit,
The upper bit counter, third histogram counter according to claim 1 or 2 composed of a memory circuit. 前記第１の下位ビットカウンタ、前記第２の下位ビットカウンタ、及び前記上位ビットカウンタは、ＲＡＭにより構成される
請求項１乃至請求項３のいずれか１項に記載のヒストグラムカウンタ。 The histogram counter according to any one of claims 1 to 3 , wherein the first lower bit counter, the second lower bit counter, and the upper bit counter are configured by a RAM. 請求項１乃至請求項４のいずれか１項に記載のヒストグラムカウンタを備える
放射線検出回路。 A radiation detection circuit comprising the histogram counter according to any one of claims 1 to 4 .
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