JP6468100B2

JP6468100B2 - Memory system, memory control method, and program

Info

Publication number: JP6468100B2
Application number: JP2015134560A
Authority: JP
Inventors: 駿五木田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2015-07-03
Filing date: 2015-07-03
Publication date: 2019-02-13
Anticipated expiration: 2035-07-03
Also published as: JP2017016524A

Description

本発明は、メモリシステム、メモリ制御方法及びプログラムに関する。 The present invention relates to a memory system, a memory control method, and a program.

オペランドデータの先読み成功率を高く保つことができる情報処理装置が知られている（特許文献１参照）。キャッシュ制御装置は、局所的にオペランドデータにアクセスする命令についてはオペランドデータのアドレスをオペランドキャッシュに格納し、オペランドデータを非局所的にアクセスするロード命令については次回アクセスされるオペランドデータのロードアドレスを先読みする。ロードアドレスの先読み方式としては、「固定間隔アドレス予測方式」と「アドレス組予測方式」とが用いられる。先読みされたロードアドレスは先読みオペランドバッファに格納され、キャッシュ制御装置はロード命令が再び実行された際に先読みオペランドバッファを索引する。 There is known an information processing apparatus capable of maintaining a high prefetch success rate of operand data (see Patent Document 1). The cache controller stores the operand data address in the operand cache for an instruction that accesses operand data locally, and the load address of the operand data that is accessed next time for a load instruction that accesses operand data non-locally. Read ahead. As the load address prefetching method, a “fixed interval address prediction method” and an “address set prediction method” are used. The prefetched load address is stored in a prefetch operand buffer, and the cache controller indexes the prefetch operand buffer when the load instruction is executed again.

特開２００２−２１５４５６号公報JP 2002-215456 A

メモリへのアクセスが空間的局所性を持つことを利用して、過去にアクセスしたアドレスに対して連続したアドレスのデータを先読みするシーケンシャル先読み技術が知られている。しかし、シーケンシャル先読み技術は、メモリへのアクセスが空間的局所性を持つことを前提とした技術であり、空間的局所性がない場合には次にアクセスするアドレスの予測が困難になるという課題がある。 A sequential read-ahead technique for prefetching data at consecutive addresses with respect to addresses accessed in the past by using the fact that access to the memory has spatial locality is known. However, sequential read-ahead technology is based on the premise that access to memory has spatial locality, and if there is no spatial locality, there is a problem that it is difficult to predict the next address to be accessed. is there.

本発明の目的は、次に読み出すアドレスの予測の成功率を向上させることができるメモリシステム、メモリ制御方法及びプログラムを提供することである。 An object of the present invention is to provide a memory system, a memory control method, and a program capable of improving the success rate of predicting an address to be read next.

メモリシステムは、アドレス毎に情報を記憶するメモリと、複数の学習モデルのうちの１個の学習モデルを選択する学習モデル選択部と、アドレスを入力し、前記学習モデル選択部により選択された学習モデルを用いて、前記入力したアドレスの履歴を基に次のアドレスを予測し、前記予測したアドレスを前記メモリに出力することにより、前記メモリに記憶されている情報を読み出すメモリコントローラと、入力されるアドレスの履歴を基に、前記学習モデルのパラメータを学習し、前記学習モデル選択部により選択された学習モデルのパラメータを出力する学習部とを有し、前記メモリコントローラは、前記学習部により出力されたパラメータを、前記学習モデル選択部により選択された学習モデルに適用して、前記次のアドレスを予測する。 The memory system receives a memory for storing information for each address, a learning model selection unit that selects one of the learning models of the plurality of learning models, the address, is selected by the learning model selection unit learning A memory controller that predicts a next address based on a history of the input address using a model and outputs the predicted address to the memory, thereby reading information stored in the memory; that on the basis of the history of the address to learn the parameters of the learning model, said output parameters of the selected learning model by learning model selection unit and a learning portion, the memory controller is outputted by the learning unit been parameters, by applying the learning model selected by said learning model selection unit, predicts the next address That.

学習モデルを用いることにより、次に読み出すアドレスの予測の成功率を向上させることができる。 By using the learning model, it is possible to improve the success rate of predicting the address to be read next.

図１は、第１の実施形態によるメモリシステムの構成例を示す図である。FIG. 1 is a diagram illustrating a configuration example of a memory system according to the first embodiment. 図２は、アドレスの履歴を示す図である。FIG. 2 is a diagram showing an address history. 図３は、学習部の学習を示す図である。FIG. 3 is a diagram illustrating learning by the learning unit. 図４は、メモリシステムのメモリ制御方法を示すフローチャートである。FIG. 4 is a flowchart showing a memory control method of the memory system. 図５は、図４のステップＳ４０３の処理の詳細を示すフローチャートである。FIG. 5 is a flowchart showing details of the process in step S403 of FIG. 図６は、シーケンシャル割合に対する実行時間のシミュレーション結果を示す図である。FIG. 6 is a diagram illustrating a simulation result of the execution time with respect to the sequential ratio. 図７は、第２の実施形態によるメモリシステムの構成例を示す図である。FIG. 7 is a diagram illustrating a configuration example of the memory system according to the second embodiment.

（第１の実施形態）
図１は、第１の実施形態によるメモリシステムの構成例を示す図である。メモリシステムは、コンピュータシステム１０１及び学習システム１０２を有する。コンピュータシステム１０１は、中央処理ユニット（ＣＰＵ）１１１、メモリバス１１２、メモリコントローラ１１３及びメモリ１１５を有する。メモリコントローラ１１３は、第１の学習モデル１１４ａ及び第２の学習モデル１１４ｂを有する。第１の学習モデル１１４ａは、例えば、サポートベクター（ＳＶ：Support Vector）回帰モデルである。第２の学習モデル１１４ｂは、例えば、確率的勾配降下法（ＳＧＤ：Stochastic Gradient Descent）回帰モデルである。メモリ１１５は、インターリーブ形式の複数のメモリバンク（メモリ部）１１６ａ〜１１６ｄを有し、アドレス毎に情報を記憶する。 (First embodiment)
FIG. 1 is a diagram illustrating a configuration example of a memory system according to the first embodiment. The memory system includes a computer system 101 and a learning system 102. The computer system 101 includes a central processing unit (CPU) 111, a memory bus 112, a memory controller 113, and a memory 115. The memory controller 113 has a first learning model 114a and a second learning model 114b. The first learning model 114a is, for example, a support vector (SV) regression model. The second learning model 114b is, for example, a stochastic gradient descent (SGD) regression model. The memory 115 includes a plurality of interleaved memory banks (memory units) 116a to 116d, and stores information for each address.

メモリバンク１１６ａ〜１１６ｄは、ＤＲＡＭ（Dynamic Random Access Memory）の他、次世代のメモリデバイスとして期待されているＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＭ（Phase Change Random Access Memory）でもよい。 The memory banks 116a to 116d include DRAM (Dynamic Random Access Memory), MRAM (Magnetoresistive Random Access Memory), ReRAM (Resistive Random Access Memory), and PCM (Phase Change Random Access Memory), which are expected as next-generation memory devices. )

学習システム１０２は、アドレス取得部１２１、学習モデル選択部１２２及び学習部１２３を有する。学習部１２３は、第１の学習部１２４ａ及び第２の学習部１２４ｂを有し、統計的機械学習を行う。第１の学習部１２４ａは、第１の学習モデル１１４ａのための学習部であり、第１の学習モデル１１４ａに用いるパラメータを学習する。第２の学習部１２４ｂは、第２の学習モデル１１４ｂのための学習部であり、第２の学習モデル１１４ｂに用いるパラメータを学習する。 The learning system 102 includes an address acquisition unit 121, a learning model selection unit 122, and a learning unit 123. The learning unit 123 includes a first learning unit 124a and a second learning unit 124b, and performs statistical machine learning. The first learning unit 124a is a learning unit for the first learning model 114a, and learns parameters used for the first learning model 114a. The second learning unit 124b is a learning unit for the second learning model 114b, and learns parameters used for the second learning model 114b.

学習部１２３の学習方法には、事前学習タイプ及びリアルタイム学習タイプの２種類がある。まず、事前学習タイプについて説明する。まず、学習モードにおいて、ＣＰＵ１１１は、メモリ１１５にアクセス（読み出し）を行うためのアドレスをメモリバス１１２に出力する。メモリバス１１２には、時系列順に、アクセスされるアドレスが順に出力される。アドレス取得部１２１は、メモリバス１１２のアドレスＡ１を取得し、アドレスの履歴Ａ２を学習部１２３に出力する。アドレス取得部１２１は、アドレス履歴Ａ２を記憶をする記憶部を有する。アドレスの履歴Ａ２は、図２に示すように、時系列順にアクセスされるアドレスの履歴である。第１の学習部１２４ａは、アドレスの履歴Ａ２を基に、第１の学習モデル１１４ａのためのパラメータを学習する。第２の学習部１２４ｂは、アドレスの履歴Ａ２を基に、第２の学習モデル１１４ｂのためのパラメータを学習する。学習のパラメータが収束すると、学習モードが終了し、パラメータが決定する。 There are two learning methods of the learning unit 123: a pre-learning type and a real-time learning type. First, the pre-learning type will be described. First, in the learning mode, the CPU 111 outputs an address for accessing (reading) the memory 115 to the memory bus 112. Accessed addresses are sequentially output to the memory bus 112 in chronological order. The address acquisition unit 121 acquires the address A 1 of the memory bus 112 and outputs the address history A 2 to the learning unit 123. The address acquisition unit 121 includes a storage unit that stores the address history A2. As shown in FIG. 2, the address history A2 is a history of addresses accessed in chronological order. The first learning unit 124a learns parameters for the first learning model 114a based on the address history A2. The second learning unit 124b learns parameters for the second learning model 114b based on the address history A2. When the learning parameters converge, the learning mode ends and the parameters are determined.

次に、通常モードにおいて、ＣＰＵ１１１は、メモリ１１５にアクセス（読み出し）を行うためのアドレスをメモリバス１１２に出力する。アドレス取得部１２１は、メモリバス１１２のアドレスＡ１を取得し、アドレス履歴情報Ａ３を学習モデル選択部１２２に出力する。学習モデル選択部１２２は、アドレス履歴情報Ａ３を基に、第１の学習モデル１１４ａ及び第２の学習モデル１１４ｂのうちから最適なものを選択する。学習モデル選択部１２２は、第１の学習モデル１１４ａを選択する場合には、選択信号Ａ４によりメモリコントローラ１１３内の第１の学習モデル１１４ａを選択し、選択信号Ａ５により学習部１２３内の第１の学習部１２４ａを選択する。また、学習モデル選択部１２２は、第２の学習モデル１１４ｂを選択する場合には、選択信号Ａ４によりメモリコントローラ１１３内の第２の学習モデル１１４ｂを選択し、選択信号Ａ５により学習部１２３内の第２の学習部１２４ｂを選択する。学習部１２３は、第１の学習部１２４ａが選択された場合には、第１の学習部１２４ａが学習したパラメータＡ６をメモリコントローラ１１３に出力する。また、学習部１２３は、第２の学習部１２４ｂが選択された場合には、第２の学習部１２４ｂが学習したパラメータＡ６をメモリコントローラ１１３に出力する。メモリコントローラ１１３は、学習モデル選択部１２２により選択された第１の学習モデル１１４ａ又は第２の学習モデル１１４ｂを用いて、メモリバス１１２から入力したアドレスの履歴を基に次のアドレスを予測し、予測したアドレスをメモリ１１５に出力することにより、メモリ１１５に記憶されている情報を読み出す。具体的には、学習モデル選択部１２２が第１の学習モデル１１４ａを選択した場合、メモリコントローラ１１３は、第１の学習部１２４ａが学習したパラメータＡ６を第１の学習モデル１１４ａに適用して、メモリバス１１２から入力したアドレスの履歴を基に次のアドレスを予測する。また、学習モデル選択部１２２が第２の学習モデル１１４ｂを選択した場合、メモリコントローラ１１３は、第２の学習部１２４ｂが学習したパラメータＡ６を第２の学習モデル１１４ｂに適用して、メモリバス１１２から入力したアドレスの履歴を基に次のアドレスを予測する。 Next, in the normal mode, the CPU 111 outputs an address for accessing (reading) the memory 115 to the memory bus 112. The address acquisition unit 121 acquires the address A1 of the memory bus 112 and outputs the address history information A3 to the learning model selection unit 122. The learning model selection unit 122 selects an optimal one from the first learning model 114a and the second learning model 114b based on the address history information A3. When the learning model selection unit 122 selects the first learning model 114a, the learning model selection unit 122 selects the first learning model 114a in the memory controller 113 by the selection signal A4, and the first signal in the learning unit 123 by the selection signal A5. Learning unit 124a is selected. Further, when selecting the second learning model 114b, the learning model selection unit 122 selects the second learning model 114b in the memory controller 113 by the selection signal A4, and selects the second learning model 114b in the learning unit 123 by the selection signal A5. The second learning unit 124b is selected. The learning unit 123 outputs the parameter A6 learned by the first learning unit 124a to the memory controller 113 when the first learning unit 124a is selected. In addition, when the second learning unit 124b is selected, the learning unit 123 outputs the parameter A6 learned by the second learning unit 124b to the memory controller 113. The memory controller 113 uses the first learning model 114a or the second learning model 114b selected by the learning model selection unit 122 to predict the next address based on the history of addresses input from the memory bus 112, By outputting the predicted address to the memory 115, information stored in the memory 115 is read. Specifically, when the learning model selection unit 122 selects the first learning model 114a, the memory controller 113 applies the parameter A6 learned by the first learning unit 124a to the first learning model 114a, The next address is predicted based on the history of addresses input from the memory bus 112. Further, when the learning model selection unit 122 selects the second learning model 114b, the memory controller 113 applies the parameter A6 learned by the second learning unit 124b to the second learning model 114b, and the memory bus 112 The next address is predicted based on the address history input from.

メモリコントローラ１１３は、メモリバス１１２から次に入力されたアドレスと上記の予測したアドレスとが同じ場合には、予測成功として、上記の予測したアドレスに基づき読み出された情報をすぐにＣＰＵ１１１に出力する。これに対し、メモリコントローラ１１３は、メモリバス１１２から次に入力されたアドレスと上記の予測したアドレスとが異なる場合には、予測失敗として、上記の予測したアドレスに基づき読み出された情報を捨て、上記の次に入力されたアドレスをメモリ１１５に出力することにより、メモリ１１５に記憶されている情報を読み出す。そして、メモリコントローラ１１３は、その読み出した情報をＣＰＵ１１１に出力する。上記の処理は、投機的な読み出しである。これにより、メモリコントローラ１１３は、ＣＰＵ１１１から読み出し要求（アドレスを含む）を入力すると、即時にメモリ１１５から読み出した情報をＣＰＵ１１１に出力することが可能になり、読み出し速度を向上させることができる。 When the next input address from the memory bus 112 is the same as the predicted address, the memory controller 113 immediately outputs the information read based on the predicted address to the CPU 111 as the prediction success. To do. In contrast, if the next input address from the memory bus 112 is different from the predicted address, the memory controller 113 discards the information read based on the predicted address as a prediction failure. Then, the information stored in the memory 115 is read by outputting the next input address to the memory 115. Then, the memory controller 113 outputs the read information to the CPU 111. The above processing is speculative reading. As a result, when the memory controller 113 receives a read request (including an address) from the CPU 111, it is possible to immediately output the information read from the memory 115 to the CPU 111, thereby improving the reading speed.

以上のように、事前学習タイプでは、メモリコントローラ１１３は、学習部１２３の学習の終了後に、第１の学習部１２４ａ又は第２の学習部１２４ｂが学習したパラメータＡ６を第１の学習モデル１１４ａ又は第２の学習部１１４ｂに適用して、次のアドレスを予測する。 As described above, in the prior learning type, the memory controller 113 uses the first learning model 114a or the parameter A6 learned by the first learning unit 124a or the second learning unit 124b after the learning of the learning unit 123 is completed. Applying to the second learning unit 114b, the next address is predicted.

次に、リアルタイム学習タイプについて説明する。以下、リアルタイム学習タイプが上記の事前学習タイプと異なる点を説明する。ＣＰＵ１１１は、メモリ１１５にアクセス（読み出し）を行うためのアドレスをメモリバス１１２に出力する。アドレス取得部１２１は、メモリバス１１２のアドレスＡ１を取得し、アドレスの履歴Ａ２を学習部１２３に出力し、アドレス履歴情報Ａ３を学習モデル選択部１２２に出力する。第１の学習部１２４ａは、アドレスの履歴Ａ２を基に、第１の学習モデル１１４ａのためのパラメータを学習する。第２の学習部１２４ｂは、アドレスの履歴Ａ２を基に、第２の学習モデル１１４ｂのためのパラメータを学習する。学習モデル選択部１２２は、アドレス履歴情報Ａ３を基に、第１の学習モデル１１４ａ及び第２の学習モデル１１４ｂのいずれかを選択する。学習部１２３は、第１の学習モデル１１４ａが選択された場合には、第１の学習部１２４ａが学習したパラメータＡ６をメモリコントローラ１１３に出力する。また、学習部１２３は、第２の学習モデル１１４ｂが選択された場合には、第２の学習部１２４ｂが学習したパラメータＡ６をメモリコントローラ１１３に出力する。メモリコントローラ１１３は、学習部１２３が出力したパラメータＡ６を、学習モデル選択部１２２により選択された第１の学習モデル１１４ａ又は第２の学習モデル１１４ｂに適用し、メモリバス１１２から入力したアドレスの履歴を基に次のアドレスを予測し、予測したアドレスをメモリ１１５に出力することにより、メモリ１１５に記憶されている情報を読み出す。 Next, the real-time learning type will be described. Hereinafter, the point that the real-time learning type is different from the above prior learning type will be described. The CPU 111 outputs an address for accessing (reading) the memory 115 to the memory bus 112. The address acquisition unit 121 acquires the address A1 of the memory bus 112, outputs the address history A2 to the learning unit 123, and outputs the address history information A3 to the learning model selection unit 122. The first learning unit 124a learns parameters for the first learning model 114a based on the address history A2. The second learning unit 124b learns parameters for the second learning model 114b based on the address history A2. The learning model selection unit 122 selects one of the first learning model 114a and the second learning model 114b based on the address history information A3. When the first learning model 114a is selected, the learning unit 123 outputs the parameter A6 learned by the first learning unit 124a to the memory controller 113. In addition, when the second learning model 114b is selected, the learning unit 123 outputs the parameter A6 learned by the second learning unit 124b to the memory controller 113. The memory controller 113 applies the parameter A6 output from the learning unit 123 to the first learning model 114a or the second learning model 114b selected by the learning model selection unit 122, and the history of addresses input from the memory bus 112 Next, the next address is predicted, and the predicted address is output to the memory 115, thereby reading the information stored in the memory 115.

以上のように、リアルタイム学習タイプでは、学習部１２３の学習は、メモリコントローラ１１３の予測と並列して行われる。これにより、学習部１２３の事前学習が不要になる。 As described above, in the real-time learning type, learning by the learning unit 123 is performed in parallel with prediction by the memory controller 113. Thereby, the prior learning of the learning part 123 becomes unnecessary.

メモリ１１５は、複数のメモリバンク１１６ａ〜１１６ｄが並列処理することにより、アクセス速度を向上させることができる。メモリ１１５へのアクセスは空間的局所性を有するので、メモリ１１５は連続したアドレス順にアクセスされることが多い。メモリバンク１１６ａ〜１１６ｄは、インターリーブ形式でアドレスが割り当てられている。例えば、１００番地のアドレスはメモリバンク１１６ａに割り当てられ、１０１番地のアドレスはメモリバンク１１６ｂに割り当てられ、１０２番地のアドレスはメモリバンク１１６ｃに割り当てられ、１０３番地のアドレスはメモリバンク１１６ｄに割り当てられ、１０４番地のアドレスはメモリバンク１１６ａに割り当てられ、１０５番地のアドレスはメモリバンク１１６ｂに割り当てられる。メモリコントローラ１１３は、過去の複数サイクルのアドレスの履歴を基に、例えば１００番地のアドレス１１７ａを予測する。そして、メモリコントローラ１１３は、過去の複数サイクルのアドレスの履歴及び予測したアドレス１１７ａを基に、例えば１０１番地のアドレス１１７ｂを予測する。そして、メモリコントローラ１１３は、過去の複数サイクルのアドレスの履歴及び予測したアドレス１１７ａ，１１７ｂを基に、例えば１０２番地のアドレス１１７ｃを予測する。そして、メモリコントローラ１１３は、過去の複数サイクルのアドレスの履歴及び予測したアドレス１１７ａ，１１７ｂ，１１７ｃを基に、例えば１０３番地のアドレス１１７ｄを予測する。その後、メモリコントローラ１１３は、予測したアドレス１１７ａをメモリバンク１１６ａに、予測したアドレス１１７ｂをメモリバンク１１６ｂに、予測したアドレス１１７ｃをメモリバンク１１６ｃに、予測したアドレス１１７ｄをメモリバンク１１６ｄに、並列に出力する。すると、メモリバンク１１６ａ〜１１６ｄは、それぞれ、アドレス１１７ａ〜１１７ｄの４個の情報を並列に読み出し、その読み出した４個の情報をメモリコントローラ１１３に並列に出力する。この並列処理により、読み出し速度を高速化することができる。 The memory 115 can improve the access speed by the plurality of memory banks 116a to 116d performing parallel processing. Since access to the memory 115 has spatial locality, the memory 115 is often accessed in the order of consecutive addresses. Addresses are assigned to the memory banks 116a to 116d in an interleaved format. For example, address 100 is assigned to memory bank 116a, address 101 is assigned to memory bank 116b, address 102 is assigned to memory bank 116c, address 103 is assigned to memory bank 116d, The address at address 104 is assigned to the memory bank 116a, and the address at address 105 is assigned to the memory bank 116b. The memory controller 113 predicts, for example, the address 117a at the address 100 based on the past history of addresses in a plurality of cycles. Then, the memory controller 113 predicts, for example, the address 117b at address 101 based on the past history of addresses in a plurality of cycles and the predicted address 117a. Then, the memory controller 113 predicts, for example, the address 117c at address 102 based on the past history of addresses in a plurality of cycles and the predicted addresses 117a and 117b. Then, the memory controller 113 predicts, for example, the address 117d at address 103 based on the history of addresses in the past plural cycles and the predicted addresses 117a, 117b, and 117c. Thereafter, the memory controller 113 outputs the predicted address 117a to the memory bank 116a, the predicted address 117b to the memory bank 116b, the predicted address 117c to the memory bank 116c, and the predicted address 117d to the memory bank 116d in parallel. To do. Then, each of the memory banks 116a to 116d reads the four pieces of information at the addresses 117a to 117d in parallel, and outputs the four pieces of read information to the memory controller 113 in parallel. This parallel processing can increase the reading speed.

なお、メモリコントローラ１１３は、２個の学習モデル１１４ａ及び１１４ｂを有する場合に限定されず、１個又は３個以上の学習モデルを有していてもよい。同様に、学習部１２３も、１個又は３個以上の学習部を有していてもよい。統計的機械学習における学習モデルは様々な種類があり、メモリコントローラ１１３が全ての学習モデルを有することができるが、それが困難である場合には、メモリコントローラ１１３は、代表的な複数の学習モデルを保持することができる。その場合、学習モデル選択部１２２は、それぞれの学習モデルの長所及び短所を基に、アドレス履歴情報Ａ３に応じて最適な学習モデルを選択する。 The memory controller 113 is not limited to having two learning models 114a and 114b, and may have one or three or more learning models. Similarly, the learning unit 123 may include one or more learning units. There are various types of learning models in statistical machine learning, and the memory controller 113 can have all of the learning models, but if that is difficult, the memory controller 113 may have a plurality of representative learning models. Can be held. In this case, the learning model selection unit 122 selects an optimal learning model according to the address history information A3 based on the advantages and disadvantages of each learning model.

第１の学習モデル１１４ａがＳＶ回帰モデルである例を説明する。ＳＶ回帰モデルの関数ｆ（ｘ）は、次式（１）で表される。
ｆ（ｘ）＝ｘ^Tｗ＋ｂ・・・（１） An example in which the first learning model 114a is an SV regression model will be described. The function f (x) of the SV regression model is expressed by the following equation (1).
f (x) = x ^T w + b (1)

ここで、ｘは、過去の複数サイクル（例えば４サイクル）のアドレス履歴の行列である。ｘ^Tは、行列ｘの転置行列である。ｗ及びｂは、パラメータである。ｗは、列ベクトルの行列である。ｂは、スカラーである。ｆ（ｘ）は、学習したい関数であり、アドレス履歴ｘの次のアドレスを表す。メモリコントローラ１１３は、アドレス履歴ｘを入力し、第１の学習モデル１１４ａの関数ｆ（ｘ）を演算し、ｆ（ｘ）の値を次のアドレスとして予測し、予測されたアドレスｆ（ｘ）をメモリ１１５に出力する。 Here, x is a matrix of address history of a plurality of past cycles (for example, 4 cycles). x ^T is a transposed matrix of the matrix x. w and b are parameters. w is a matrix of column vectors. b is a scalar. f (x) is a function to be learned and represents the next address of the address history x. The memory controller 113 inputs the address history x, calculates the function f (x) of the first learning model 114a, predicts the value of f (x) as the next address, and predicts the address f (x) Is output to the memory 115.

第１の学習部１２４ａは、次式（２）の最適化問題を最小二乗法などにより解くことにより、ＳＶ回帰モデルのパラメータｗ及びｂを学習により決定する。 The first learning unit 124a determines parameters w and b of the SV regression model by learning by solving the optimization problem of the following equation (2) by the least square method or the like.

ここで、ｘ_i及びｙ_iは、図１のアドレスＡ２に対応する。ｘ_iは、例えば４サイクル分のアドレス履歴である。ｙ_iは、アドレス履歴ｘ_iの次のアドレスである。Ｎは、学習するアドレス履歴数である。||ｗ||は、列ベクトルｗのノルムを表す。λは、過学習を防ぐための正則化項である。関数ξは、許容誤差εの関数である。ξ（ｒ）は、｜ｒ｜＜εである場合には「ξ（ｒ）＝０」であり、それ以外の場合には「ξ（ｒ）＝｜ｒ｜−ε」である。ｒは、ｙ_i−ｆ（ｘ_i）である。ｆ（ｘ_i）は、ｘ＝ｘ_iの場合のｆ（ｘ）の値である。 Here, x _i and y _i correspond to the address A2 in FIG. x _i is, for example, an address history for four cycles. y _i is the next address of the address history x _i . N is the number of address histories to be learned. || w || represents the norm of the column vector w. λ is a regularization term for preventing overlearning. The function ξ is a function of the tolerance ε. ξ (r) is “ξ (r) = 0” when | r | <ε, and “ξ (r) = | r | −ε” otherwise. r is y _i −f (x _i ). f (x _i ) is a value of f (x) when x = x _i .

第１の学習部１２４ａは、式（２）の値が最小になるようなパラメータｗ及びｂを決定し、パラメータｗ及びｂをパラメータＡ６としてメモリコントローラ１１３に出力する。すなわち、第１の学習部１２４ａは、図３に示すように、第１の学習モデル１１４ａの関数ｆ（ｘ）により予測される次のアドレスｆ（ｘ_i）と、次に入力されたアドレスｙ_iとの誤差が小さくなるようにパラメータｗ及びｂを学習する。学習部１２３は、多量の行列演算を行うので、行列演算に特化したハードウエアが好ましい。メモリコントローラ１１３は、第１の学習部１２４ａが決定したパラメータｗ及びｂを、式（１）の第１の学習モデル１１４ａの関数ｆ（ｘ）に適用し、次のアドレスを予測する。 The first learning unit 124a determines parameters w and b that minimize the value of Expression (2), and outputs the parameters w and b as the parameter A6 to the memory controller 113. That is, as shown in FIG. 3, the first learning unit 124a performs the next address f (x _i ) predicted by the function f (x) of the first learning model 114a and the next input address y. _The parameters w and b are learned so that the error from _i becomes small. Since the learning unit 123 performs a large amount of matrix operations, hardware specialized for matrix operations is preferable. The memory controller 113 applies the parameters w and b determined by the first learning unit 124a to the function f (x) of the first learning model 114a in Expression (1), and predicts the next address.

メモリコントローラ１１３は、読み出し要求があった場合に、次に入力されるであろうアドレスを予測し、そのアドレスに対して投機的に読み出しを行う。また、この先読みは、メモリバンク１１６ａ〜１１６ｄの並列数分だけ行うことが望ましい。もし、予測したアドレスのメモリバンクが、既にアクセス中のメモリバンクである場合は、先読みは行えないため、読み出しを保留し、先行していたアクセスが完了次第、先読みを再開する。 When there is a read request, the memory controller 113 predicts an address that will be input next, and speculatively reads the address. Further, it is desirable to perform this prefetching by the number of parallel memory banks 116a to 116d. If the memory bank at the predicted address is a memory bank that is already being accessed, read-ahead is not possible, so read-out is suspended and read-ahead is resumed as soon as the preceding access is completed.

例えば、第１の学習モデル１１４ａがＳＶ回帰モデルであり、第２の学習モデル１１４ｂがＳＧＤ回帰モデルである例を説明する。ＳＶ回帰モデルは、少ない学習アドレス履歴数でも高い汎化能力がある。これに対し、ＳＧＤ回帰モデルは、大規模なアドレス履歴数に向いていて、数学的に最適解が得られることが証明されている。学習モデル選択部１２２は、学習部１２３が学習したアドレス履歴数が閾値（例えば１００Ｋ）以上である場合にはＳＧＤ回帰モデルを選択し、学習部１２３が学習したアドレス履歴数が閾値（例えば１００Ｋ）未満である場合にはＳＶ回帰モデルを選択する。 For example, an example will be described in which the first learning model 114a is an SV regression model and the second learning model 114b is an SGD regression model. The SV regression model has a high generalization ability even with a small number of learning address histories. In contrast, the SGD regression model is suitable for a large number of address histories, and it has been proved that an optimal solution can be obtained mathematically. The learning model selection unit 122 selects the SGD regression model when the number of address histories learned by the learning unit 123 is greater than or equal to a threshold (for example, 100K), and the number of address histories learned by the learning unit 123 is the threshold (for example, 100K). If not, an SV regression model is selected.

図４は、メモリシステムのメモリ制御方法を示すフローチャートである。ステップＳ４０１では、ＣＰＵ１１１は、ワークロードを実行することにより、メモリ１１５に対するアクセス処理を開始する。ワークロードは、例えば、データベースアクセス処理又はウェブ（Ｗｅｂ）サーバ処理等である。ＣＰＵ１１１は、アドレスを含む読み出し要求をメモリバス１１２に出力する。 FIG. 4 is a flowchart showing a memory control method of the memory system. In step S401, the CPU 111 starts an access process to the memory 115 by executing a workload. The workload is, for example, a database access process or a web (Web) server process. The CPU 111 outputs a read request including an address to the memory bus 112.

次に、ステップＳ４０２では、アドレス取得部１２１は、メモリバス１１２を介して、ＣＰＵ１１１が出力するアドレスＡ１を取得し、アドレス履歴情報Ａ３を学習モデル選択部１２２に出力する。 Next, in step S 402, the address acquisition unit 121 acquires the address A 1 output by the CPU 111 via the memory bus 112 and outputs the address history information A 3 to the learning model selection unit 122.

次に、ステップＳ４０３では、学習モデル選択部１２２は、アドレス履歴情報Ａ３を基に、複数の学習モデルのうちの最適な１個の学習モデルを選択する。 Next, in step S403, the learning model selection unit 122 selects an optimal one learning model from the plurality of learning models based on the address history information A3.

図５は、図４のステップＳ４０３の処理の詳細を示すフローチャートである。ステップＳ５０１では、学習モデル選択部１２２は、アドレス履歴情報Ａ３を基に、学習部１２３が学習したアドレス履歴数が閾値（例えば１００Ｋ）以上であるか否かを判定する。学習部１２３が学習したアドレス履歴数が閾値（例えば１００Ｋ）以上である場合には、ステップＳ５０２に進み、学習部１２３が学習したアドレス履歴数が閾値（例えば１００Ｋ）未満である場合には、ステップＳ５０３に進む。ステップＳ５０２では、学習モデル選択部１２２は、第２の学習モデル（ＳＧＤ回帰モデル）１１４ｂを選択する。ステップＳ５０３では、学習モデル選択部１２２は、第１の学習モデル（ＳＶ回帰モデル）１１４ａを選択する。 FIG. 5 is a flowchart showing details of the process in step S403 of FIG. In step S501, the learning model selection unit 122 determines whether or not the number of address histories learned by the learning unit 123 is greater than or equal to a threshold (for example, 100K) based on the address history information A3. If the number of address histories learned by the learning unit 123 is greater than or equal to a threshold (eg, 100K), the process proceeds to step S502. If the number of address histories learned by the learning unit 123 is less than the threshold (eg, 100K), step The process proceeds to S503. In step S502, the learning model selection unit 122 selects the second learning model (SGD regression model) 114b. In step S503, the learning model selection unit 122 selects the first learning model (SV regression model) 114a.

なお、リアルタイム学習タイプの場合、学習モデル選択部１２２は、アドレス履歴数が閾値未満である場合には、ＳＶ回帰モデルを選択し、アドレス履歴数が閾値以上になった後、ＳＧＤ回帰モデルを選択する。すなわち、学習モデル選択部１２２は、最初はＳＶ回帰モデルを選択し、学習量が閾値を超えた後はＳＧＤ回帰モデルを選択する。 In the case of the real-time learning type, the learning model selection unit 122 selects the SV regression model when the number of address histories is less than the threshold, and selects the SGD regression model after the number of address histories exceeds the threshold. To do. That is, the learning model selection unit 122 first selects the SV regression model, and selects the SGD regression model after the learning amount exceeds the threshold.

その後、図４に戻り、ステップＳ４０４では、学習モデル選択部１２２が第１の学習モデル１１４ａを選択した場合、第１の学習部１２４ａが第１の学習モデル１１４ａのパラメータを決定する。また、学習モデル選択部１２２が第２の学習モデル１１４ｂを選択した場合、第２の学習部１２４ｂが第２の学習モデル１１４ｂのパラメータを決定する。 Thereafter, returning to FIG. 4, in step S404, when the learning model selection unit 122 selects the first learning model 114a, the first learning unit 124a determines the parameters of the first learning model 114a. When the learning model selection unit 122 selects the second learning model 114b, the second learning unit 124b determines the parameters of the second learning model 114b.

次に、ステップＳ４０５では、学習モデル選択部１２２は、ステップＳ４０３で選択した学習モデルの選択信号Ａ４をメモリコントローラ１１３に出力する。学習部１２３は、ステップＳ４０４で決定したパラメータＡ６をメモリコントローラ１１３に出力する。 Next, in step S 405, the learning model selection unit 122 outputs the learning model selection signal A 4 selected in step S 403 to the memory controller 113. The learning unit 123 outputs the parameter A6 determined in step S404 to the memory controller 113.

次に、ステップＳ４０６では、メモリコントローラ１１３は、学習部１２３から入力したパラメータＡ６を、学習モデル選択部１２２により選択された学習モデル１１４ａ又は１１４ｂに適用して、次のアドレスを予測し、その予測したアドレスをメモリ１１５内のメモリバンク１１６ａ〜１１６ｄに出力することにより、メモリ１１５内のメモリバンク１１６ａ〜１１６ｄに記憶されている情報を読み出す。 Next, in step S406, the memory controller 113 applies the parameter A6 input from the learning unit 123 to the learning model 114a or 114b selected by the learning model selection unit 122 to predict the next address, and the prediction The stored addresses are output to the memory banks 116 a to 116 d in the memory 115, thereby reading information stored in the memory banks 116 a to 116 d in the memory 115.

図６は、シーケンシャル割合に対する実行時間のシミュレーション結果を示す図である。シーケンシャル割合は、メモリアクセスアドレスのシーケンシャル割合を示す。実行時間は、メモリアクセスの実行時間を示す。このシミュレーションにおいて、学習数は５１２であり、メモリバンクの並列数は８である。 FIG. 6 is a diagram illustrating a simulation result of the execution time with respect to the sequential ratio. The sequential ratio indicates the sequential ratio of the memory access address. The execution time indicates the execution time of memory access. In this simulation, the learning number is 512, and the parallel number of the memory banks is eight.

特性線６０１は、すべてのアドレス入力を予め知っている場合の理想の特性を示す。特性線６０２は、本実施形態によるアドレス予測の特性を示す。特性線６０３は、シーケンシャル予測による特性を示す。本実施形態の特性線６０２は、特性線６０１及び６０３の間の特性を示し、シーケンシャル予測の特性線６０３より予測の成功率が高いことがわかる。 A characteristic line 601 indicates an ideal characteristic when all address inputs are known in advance. A characteristic line 602 indicates an address prediction characteristic according to the present embodiment. A characteristic line 603 indicates a characteristic based on sequential prediction. The characteristic line 602 of this embodiment shows the characteristic between the characteristic lines 601 and 603, and it can be seen that the success rate of prediction is higher than the characteristic line 603 of sequential prediction.

本実施形態によれば、学習部１２３がアドレス履歴の規則性を抽出するので、人手による予測が不要になる。また、空間的局所性がある場合にはシーケンシャル予測が可能であるが、空間的局所性がない場合にはシーケンシャル予測が困難である。本実施形態では、学習モデルを用いることにより、空間的局所性の有無にかかわらず、次に読み出すアドレスの予測の成功率を向上させることができる。その結果、メモリ１１５へのアクセスを高速化することができる。 According to the present embodiment, the learning unit 123 extracts the regularity of the address history, so that manual prediction is unnecessary. In addition, sequential prediction is possible when there is spatial locality, but sequential prediction is difficult when there is no spatial locality. In this embodiment, by using a learning model, it is possible to improve the success rate of predicting the address to be read next regardless of the presence or absence of spatial locality. As a result, the access to the memory 115 can be speeded up.

（第２の実施形態）
図７は、第２の実施形態によるメモリシステムの構成例を示す図である。本実施形態のメモリシステムは、ソリッドステートドライブ（ＳＳＤ）のメモリシステムである。以下、本実施形態が第１の実施形態と異なる点を説明する。図７のストレージバス７１２は、図１のメモリバス１１２の代わりに設けられる。図７のＳＳＤコントローラ７１３は、図１のメモリコントローラ１１３の代わりに設けられる。図７のメモリ７１５は、図１のメモリ１１５の代わりに設けられる。図７のＮＡＮＤフラッシュメモリ部７１６ａ〜７１６ｄは、メモリ７１５内に設けられ、図１のメモリバンク１１６ａ〜１１６ｄの代わりに設けれる。 (Second Embodiment)
FIG. 7 is a diagram illustrating a configuration example of the memory system according to the second embodiment. The memory system of the present embodiment is a solid state drive (SSD) memory system. Hereinafter, the points of the present embodiment different from the first embodiment will be described. The storage bus 712 in FIG. 7 is provided instead of the memory bus 112 in FIG. The SSD controller 713 in FIG. 7 is provided instead of the memory controller 113 in FIG. A memory 715 in FIG. 7 is provided instead of the memory 115 in FIG. The NAND flash memory units 716a to 716d in FIG. 7 are provided in the memory 715, and are provided instead of the memory banks 116a to 116d in FIG.

ストレージバス７１２は、ＳＡＴＡ（Serial ATA）やＳＡＳ（Serial Attached SCSI）などのストレージ向けのバス、又はＰＣＩ−Ｅｘｐｒｅｓｓなどの汎用的なバス等である。また、学習システム１０２は、メモリアクセスと比べて低速なため、リアルタイム学習タイプの場合、学習に長時間かかる学習モデルのアルゴリズムを採用することができる。また、メモリ７１５は、一般的なＳＳＤで使われているＮＡＮＤフラッシュメモリ部７１６ａ〜７１６ｄの他に、次世代不揮発メモリとして期待されているＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＭ（Phase Change Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）などを有するものでもよい。 The storage bus 712 is a storage bus such as SATA (Serial ATA) or SAS (Serial Attached SCSI), or a general-purpose bus such as PCI-Express. Further, since the learning system 102 is slower than the memory access, in the case of the real-time learning type, it is possible to employ a learning model algorithm that takes a long time for learning. The memory 715 includes, in addition to NAND flash memory units 716a to 716d used in general SSDs, ReRAM (Resistive Random Access Memory) and PCM (Phase Change Random Access Memory) that are expected as next-generation nonvolatile memories. ), MRAM (Magnetoresistive Random Access Memory), or the like.

第１及び第２の実施形態では、メモリコントローラ１１３，７１３、アドレス取得部１２１、学習モデル選択部１２２及び学習部１２３は、コンピュータがプログラムを実行することによって実現することもできる。また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体及び上記のプログラム等のコンピュータプログラムプロダクトも本発明の実施形態として適用することができる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。 In the first and second embodiments, the memory controllers 113 and 713, the address acquisition unit 121, the learning model selection unit 122, and the learning unit 123 can also be realized by a computer executing a program. Further, a computer-readable recording medium in which the above program is recorded and a computer program product such as the above program can also be applied as an embodiment of the present invention. As the recording medium, for example, a flexible disk, a hard disk, an optical disk, a magneto-optical disk, a CD-ROM, a magnetic tape, a nonvolatile memory card, a ROM, or the like can be used.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１０１コンピュータシステム
１０２学習システム
１１１中央処理ユニット（ＣＰＵ）
１１２メモリバス
１１３メモリコントローラ
１１４ａ第１の学習モデル
１１４ｂ第２の学習モデル
１１５メモリ
１１６ａ〜１１６ｄメモリバンク
１２１アドレス取得部
１２２学習モデル選択部
１２３学習部
１２４ａ第１の学習部
１２４ｂ第２の学習部 101 Computer System 102 Learning System 111 Central Processing Unit (CPU)
112 memory bus 113 memory controller 114a first learning model 114b second learning model 115 memory 116a to 116d memory bank 121 address acquisition unit 122 learning model selection unit 123 learning unit 124a first learning unit 124b second learning unit

Claims

A memory for storing information for each address;
A learning model selection unit for selecting one learning model among a plurality of learning models;
By inputting an address, using the learning model selected by the learning model selection unit , predicting the next address based on the history of the input address, and outputting the predicted address to the memory, A memory controller that reads information stored in the memory;
A learning unit that learns parameters of the learning model based on a history of input addresses, and outputs the parameters of the learning model selected by the learning model selection unit ;
The memory controller, a memory system, wherein the parameters output by the learning section, by applying the learning model selected by said learning model selection unit predicts the next address.

The learning model is a function using a parameter learned by the learning unit,
The memory system according to claim 1, wherein the learning unit learns the parameter so that an error between a next address predicted by a function of the learning model and a next input address becomes small. .

The memory system according to claim 1, wherein the learning model is a support vector regression model or a stochastic gradient descent regression model.

When the next input address is different from the predicted address, the memory controller discards the information read based on the predicted address and outputs the next input address to the memory. The memory system according to claim 1, wherein the information stored in the memory is read out.

The memory system according to claim 1, wherein the learning model selection unit selects the learning model according to the number of histories of the address learned by the learning unit.

The learning model selection unit selects a stochastic gradient descent regression model when the number of history of the address learned by the learning unit is greater than or equal to a threshold, and the number of history of the address learned by the learning unit is The memory system according to claim 1, wherein a support vector regression model is selected when the threshold is less than the threshold.

The memory controller, after completion of learning of the learning unit, by applying the parameters the learning section learns the learning model, claim 1-6, characterized in that predicting the next address 2. The memory system according to item 1.

The learning of the learning, memory system according to any one of claims 1 to 6, characterized in that, taken in parallel with the prediction of the memory controller.

The memory has a plurality of memory units,
The memory controller, by outputting a plurality of addresses in parallel to said plurality of memory units, according to any one of claims 1 to 8, wherein reading the information of the plurality of memory portions in parallel Memory system.

The memory is a flash memory;
The memory controller, the memory system according to any one of claims 1 to 9, characterized in that it is a solid state drive controller.

The learning model selection unit selects one learning model from a plurality of learning models,
The learning unit, based on the address of the history of the input, to learn the parameters of the learning model, and outputs the parameters of the selected learning model,
The memory controller inputs an address, applies the output parameter to the selected learning model, predicts the next address based on the history of the input address, and stores the predicted address in the memory. A memory control method comprising: reading out information stored in the memory by outputting.

Select one of the learning models,
Based on the address of the history of the input, to learn the parameters of the learning model, and outputs the parameters of the selected learning model,
By inputting an address, applying the output parameter to the selected learning model, predicting the next address based on the history of the input address, and outputting the predicted address to a memory Reading out the information stored in the memory,
A program that causes a computer to execute processing.