JP6411914B2 - 再構成可能なｋ近傍法連想メモリ - Google Patents

Description

本発明は、連想メモリに関し、特に、ｋ近傍法を効果的に実現する連想メモリに保存される参照データの次元数および個数を拡縮する技術に関する。

近年、文字認識・画像認識などに代表されるパターンマッチングを必要とするアプリケーションが大変注目されている。特に、パターンマッチングをＬＳＩ（Large Scale Integrated Circuit）上で実現することにより、将来、人工知能およびモバイル機器などの高機能アプリケーションに適用可能になり、この技術の実現は、非常に注目を浴びている。

パターンマッチングでは、データベースに保存された複数の参照データの中から、完全に検索データと一致するパターンを検索する「完全一致検索処理」と、検索データと最も類似するパターンを検索する「最類似検索処理」とがある。

前者は、ＣＡＭ（Content Addressable Memory）と呼ばれ、ネットワークルータのＩＰアドレステーブルのルーティングおよびプロセッサのキャッシュなどの実現に用いられる。人間の脳のような柔軟な検索・比較をコンピュータに処理させるには、後者の最類似検索処理を実現することが必要不可欠である。このような柔軟な比較を実現する機能を持つメモリのことを特に連想メモリ（Associative Memory）と呼ぶ。

連想メモリの例として、検索データと参照データとのマンハッタン距離またはユークリッド距離を用いて最類似検索処理を行うものが知られている（非特許文献１参照）。また、連想メモリにｋ近傍探索を取り入れたものが知られている（非特許文献２参照）。

また、本願発明者は、検索に係るクロックカウント数を削減する機構（有効ビット設定部）とユークリッド距離検索のための二乗計算回路（距離演算回路）とを備えたクロックカウント式の連想メモリを発明している（特許文献１参照）。当該発明によれば、データ規模が増大しても高速な検索が可能なユークリッド／マンハッタン距離検索連想メモリをエラーフリー、高電力効率に実現することができる。

一方、パターン認識の分野において機械学習アルゴリズムとしてｋ近傍法がよく用いられる。本願発明者は、連想メモリを用いてｋ近傍法を効果的に実現することができるｋ近傍法連想メモリを発明している（特許文献２参照）。

特開２０１４−１５４１９６号公報 国際公開第２０１５／０１１９０７号

S.Sasaki et al., "Digital Associative Memory for Word-Parallel Manhattan-Distance-Based Vector Quantization," ESSCIRC'2012, 2012, pp.185-188 M.A.Abedin et al., "Realization of K-Nearest-Matches Search Capability in Fully-Parallel Associative Memories," IEICE Trans. on Fundamentals, vol. E90-A, No.6, 2007, pp.1240-1243

連想メモリが利用される分野として、コードブックベース画像圧縮のデータ検索やＢｏＷ（Bag of Words）などが挙げられる。前者では比較的少ない次元数の大量の参照データの検索が行われ、後者では膨大な次元数の少量の参照データの検索が行われる。しかし、従来の連想メモリでは回路構成が固定されているため、アプリケーションに応じて参照データの次元数および個数を拡縮することが困難である。

この問題に関して、本願発明者は、参照データの次元数および個数の拡縮が可能な連想メモリを発明し、特願２０１４−３６６９８（以下、先願という）に当該発明を開示した。

一方、先行文献２に開示されたｋ近傍法連想メモリでは参照データの次元数および個数が固定されているが、ｋ近傍法連想メモリについても先願の連想メモリと同様に参照データの次元数および個数の拡縮を可能にすることが求められる。

上記問題に鑑み、本発明は、参照データの次元数および個数の拡縮が可能なｋ近傍法連想メモリを提供することを目的とする。

本発明の一局面に従った再構成可能なｋ近傍法連想メモリは、それぞれが、参照データを保存する参照データ保存回路と、検索データと前記参照データ保存回路に保存されている前記参照データとの距離を計算する距離計算回路と、トリガー信号を受けてクロック信号のカウント動作を開始し、前記距離に応じたクロック数をカウントしたタイミングを示すマッチ信号を出力する距離／クロック数変換回路とを有する、複数のエレメント回路と、前記複数のエレメント回路のそれぞれに対応して設けられ、それぞれが、与えられた回路構成信号に応じて、前段のエレメント回路から出力される前記マッチ信号を次段のエレメント回路に前記トリガー信号として供給するか否かを制御する、複数のスイッチ回路と、ｋ近傍法に従って前記検索データのクラスを判定するｋ近傍クラスタリング回路とを備え、前記スイッチ回路でカスケード接続された複数の前記エレメント回路によって、個別の参照データを保存し、当該参照データと前記検索データとの距離を計算し、当該距離に応じたクロック数をカウントしたタイミングを示すマッチ信号を出力する複数の参照データ検索回路からなる再構成可能なクロックカウント式連想メモリが構成され、前記ｋ近傍クラスタリング回路は、前記再構成可能なクロックカウント式連想メモリから出力される複数のマッチ信号のうちいずれかｋ個のマッチ信号がアクティブになるまでの間、前記複数のマッチ信号の少なくとも一つがアクティブになるごとに、前記複数の参照データ検索回路のそれぞれが保存する参照データのクラスを表す複数のクラスデータから当該アクティブになった少なくとも一つのマッチ信号のそれぞれに対応するクラスデータを選択し、当該選択した全部でｋ個のクラスデータをクラス別に分類した場合においてデータ数が最大となるクラスを判定するように構成されているものである。

これによると、再構成可能なクロックカウント式連想メモリによって検索データと各参照データとの距離がクロック数に変換されて、距離に応じたタイミングで各参照データに対応するマッチ信号がアクティブとなり、ｋ近傍クラスタリング回路によって、より先にアクティブになったｋ個のマッチ信号に対応するｋ個のクラスデータをクラス別に分類した場合にデータ数が最大となるクラスが判定される。このようにして、ｋ近傍法に基づいた検索データのクラス分けが実現される。また、複数のスイッチ回路のそれぞれを適宜制御することにより、エレメント回路の接続形態を任意に変更して、任意の次元数の参照データを保存する任意の個数の参照データ検索回路を構成することができる。

本発明によると、ｋ近傍法連想メモリにおいて参照データの次元数および個数を拡縮することができる。これにより、アプリケーションに応じてｋ近傍法連想メモリを最適に再構成して、ｋ近傍法連想メモリに割り当てられたリソースを最大限利用することができる。

一例に係るクロックカウント式連想メモリの概略構成図 一例に係る距離／クロック数変換回路の概略構成図 一例に係るカウンタ一致検出回路の概略構成図 一例に係るマッチ信号のタイミングチャート 再構成可能なクロックカウント式連想メモリのある再構成例を示す図 再構成可能なクロックカウント式連想メモリの別の再構成例を示す図 再構成可能なクロックカウント式連想メモリのさらに別の再構成例を示す図 本発明の一実施形態に係る再構成可能なｋ近傍法連想メモリの概略構成図 一例に係る再構成可能なクロックカウント式連想メモリの概略構成図 一例に係るスイッチ回路の回路構成図 別例に係るスイッチ回路の回路構成図 一例に係る制御回路の概略構成図 一例に係るクラスデータメモリ、クラスカウンタ、クラス識別回路、およびｋ−マッチ信号数一致検出回路の概略構成図 一例に係るマッチ信号検出回路の概略構成図 一例に係る最大カウンタ検出回路の概略構成図 別例に係る最大カウンタ検出回路の概略構成図 一例に係る最大値選出回路の概略構成図

以下、図面を参照しながら本発明を実施するための形態について説明する。なお、本発明は、以下の実施形態に限定されるものではない。

≪クロックカウント式連想メモリの基本構成例≫
まず、本発明に係る再構成可能なｋ近傍法連想メモリの前提となるクロックカウント式連想メモリの基本構成について説明する。

図１は、一例に係るクロックカウント式連想メモリの概略構成を示す。一例に係るクロックカウント式連想メモリ１０’は、メモリ部１１、行デコーダ１２、列デコーダ１３、読出／書込回路１４、および検索データ保存回路１５を含む。

メモリ部１１は、参照データ保存回路（Storage Cell：ＳＣ）ＳＣ_１１〜ＳＣ_１Ｗ，ＳＣ_２１〜ＳＣ_２Ｗ，…，ＳＣ_Ｒ１〜ＳＣ_ＲＷと、距離演算回路（絶対値差演算回路）（Distance Processor：ＤＰ）ＤＰ_１１〜ＤＰ_１Ｗ，ＤＰ_２１〜ＤＰ_２Ｗ，…，ＤＰ_Ｒ１〜ＤＰ_ＲＷと、距離／クロック数変換回路ＤＣ_１〜ＤＣ_Ｒとを含む。なお、ＷおよびＲは、それぞれ、２以上の整数である。

距離演算回路ＤＰ_１１〜ＤＰ_１Ｗは、それぞれ、参照データ保存回路ＳＣ_１１〜ＳＣ_１Ｗに対応して設けられる。また、距離演算回路ＤＰ_２１〜ＤＰ_２Ｗは、それぞれ、参照データ保存回路ＳＣ_２１〜ＳＣ_２Ｗに対応して設けられる。以下、同様にして、距離演算回路ＤＰ_Ｒ１〜ＤＰ_ＲＷは、それぞれ、参照データ保存回路ＳＣ_Ｒ１〜ＳＣ_ＲＷに対応して設けられる。

距離／クロック数変換回路ＤＣ_１は、距離演算回路ＤＰ_１１〜ＤＰ_１Ｗに対応して設けられる。距離／クロック数変換回路ＤＣ_２は、距離演算回路ＤＰ_２１〜ＤＰ_２Ｗに対応して設けられる。以下、同様にして、距離／クロック数変換回路ＤＣ_Ｒは、距離演算回路ＤＰ_Ｒ１〜ＤＰ_ＲＷに対応して設けられる。

参照データ保存回路ＳＣ_１１〜ＳＣ_１Ｗ，ＳＣ_２１〜ＳＣ_２Ｗ，…，ＳＣ_Ｒ１〜ＳＣ_ＲＷは、行デコーダ１２、列デコーダ１３、および読出／書込回路１４によって書き込まれた参照データを保存する。この場合、参照データ保存回路ＳＣ_１１〜ＳＣ_１Ｗは、Ｍ×Ｗ（Ｍは１以上の整数）ビットの参照データ１を保存し、参照データ保存回路ＳＣ_２１〜ＳＣ_２Ｗは、Ｍ×Ｗビットの参照データ２を保存し、以下、同様にして、参照データ保存回路ＳＣ_Ｒ１〜ＳＣ_ＲＷは、Ｍ×Ｗビットの参照データＲを保存する。つまり、参照データ保存回路ＳＣ_１１〜ＳＣ_１Ｗ，ＳＣ_２１〜ＳＣ_２Ｗ，…，ＳＣ_Ｒ１〜ＳＣ_ＲＷのそれぞれは、参照データのＭ×Ｗビットを保存する。

距離演算回路ＤＰ_１１〜ＤＰ_１Ｗは、参照データ保存回路ＳＣ_１１〜ＳＣ_１Ｗに保存されたＭ×Ｗビットの参照データ１と、検索データ保存回路１５に保存されたＭ×Ｗビットの検索データとの距離を後述する方法によって演算する。また、距離演算回路ＤＰ_２１〜ＤＰ_２Ｗは、参照データ保存回路ＳＣ_２１〜ＳＣ_２Ｗに保存されたＭ×Ｗビットの参照データ２と、検索データ保存回路１５に保存されたＭ×Ｗビットの検索データとの距離を後述する方法によって演算する。以下、同様にして、距離演算回路ＤＰ_Ｒ１〜ＤＰ_ＲＷは、参照データ保存回路ＳＣ_Ｒ１〜ＳＣ_ＲＷに保存されたＭ×Ｗビットの参照データＲと、検索データ保存回路１５に保存されたＭ×Ｗビットの検索データとの距離を後述する方法によって演算する。そして、距離演算回路ＤＰ_１１〜ＤＰ_１Ｗ、距離演算回路ＤＰ_２１〜ＤＰ_２Ｗ、…、距離演算回路ＤＰ_Ｒ１〜ＤＰ_ＲＷにおける参照データと検索データとの距離の演算は、並列に行われる。

そして、距離演算回路ＤＰ_１１〜ＤＰ_１Ｗは、参照データ１と検索データとの距離をＭ×Ｗビットの距離信号として距離／クロック数変換回路ＤＣ_１へ出力する。距離演算回路ＤＰ_２１〜ＤＰ_２Ｗは、参照データ２と検索データとの距離をＭ×Ｗビットの距離信号として距離／クロック数変換回路ＤＣ_２へ出力する。以下、同様にして、距離演算回路ＤＰ_Ｒ１〜ＤＰ_ＲＷは、参照データＲと検索データとの距離をＭ×Ｗビットの距離信号として距離／クロック数変換回路ＤＣ_Ｒへ出力する。

距離演算回路ＤＰ_１１〜ＤＰ_１Ｗのそれぞれは、参照データ１と検索データとの距離を次式を用いて演算する。

式（１）において、Ｄ_ｒｊ（ｒ＝１〜Ｒ，ｊ＝１〜Ｗ）は、参照データと検索データとの距離（絶対値差）を表す。ｎ_Ｍｒは、参照データと検索データとのマンハッタン距離を示している。また、式(１)において、Ｉ_ｎｊは、検索データであり、Ｒ_ｅｒｊは、参照データである。各データＩ_ｎｊ、Ｒ_ｅｒｊは、それぞれ、Ｍビットからなる。

このように、距離演算回路ＤＰ_１１〜ＤＰ_１Ｗは、Ｍ×Ｗビットの参照データ１と、Ｍ×Ｗビットの検索データとの距離をＭビットずつ演算し、それぞれがＭビットのビット長を有するＷ個の距離信号Ｄ_１ｊを距離／クロック数変換回路ＤＣ_１へ出力する。

距離演算回路ＤＰ_２１〜ＤＰ_２Ｗ、…および距離演算回路ＤＰ_Ｒ１〜ＤＰ_ＲＷも、同様にして、それぞれ、式（１）を用いて参照データ２〜Ｒと検索データとの距離を演算する。そして、距離演算回路ＤＰ_２１〜ＤＰ_２Ｗ、…および距離演算回路ＤＰ_Ｒ１〜ＤＰ_ＲＷも、それぞれがＭビットのビット長を有するＷ個の距離信号Ｄ_２ｊ〜Ｄ_Ｒｊをそれぞれ距離／クロック数変換回路ＤＣ_２〜ＤＣ_Ｒへ出力する。

距離／クロック数変換回路ＤＣ_１は、距離演算回路ＤＰ_１１〜ＤＰ_１ＷからＷ個の距離信号Ｄ_１ｊを受け、各距離信号Ｄ_１ｊの二乗値の和に相当するクロック信号ＣＬＫのクロック数ＣＮ＿ｔｏｔａｌ１を後述する方法によってカウントする。そして、そのクロック数ＣＮ＿ｔｏｔａｌ１をカウントしたタイミングを示すマッチ信号Ｍ_１を出力する。

距離／クロック数変換回路ＤＣ_２は、距離演算回路ＤＰ_２１〜ＤＰ_２ＷからＷ個の距離信号Ｄ_２ｊを受け、各距離信号Ｄ_２ｊの二乗値の和に相当するクロック信号ＣＬＫのクロック数ＣＮ＿ｔｏｔａｌ２を後述する方法によってカウントする。そして、そのクロック数ＣＮ＿ｔｏｔａｌ２をカウントしたタイミングを示すマッチ信号Ｍ_２を出力する。

以下、同様にして、距離／クロック数変換回路ＤＣ_Ｒは、距離演算回路ＤＰ_Ｒ１〜ＤＰ_ＲＷからＷ個の距離信号Ｄ_Ｒｊを受け、各距離信号Ｄ_Ｒｊの二乗値の和に相当するクロック信号ＣＬＫのクロック数ＣＮ＿ｔｏｔａｌＲを後述する方法によってカウントする。そして、そのクロック数ＣＮ＿ｔｏｔａｌＲをカウントしたタイミングを示すマッチ信号Ｍ_Ｒを出力する。

行デコーダ１２は、メモリ部１１の行方向のアドレスを指定する。列デコーダ１３は、メモリ部１１の列方向のアドレスを指定する。読出／書込回路１４は、参照データを行デコーダ１２および列デコーダ１３によって指定された参照データ保存回路ＳＣ_１１〜ＳＣ_１Ｗ，ＳＣ_２１〜ＳＣ_２Ｗ，…，ＳＣ_Ｒ１〜ＳＣ_ＲＷに書き込むとともに、検索データを検索データ保存回路１５に書き込む。

検索データ保存回路１５は、読出／書込回路１４によって書き込まれた検索データ（Ｍ×Ｗビットのデータ）を保存する。

図２は、一例に係る距離／クロック数変換回路ＤＣ_１の概略構成を示す。なお、距離／クロック数変換回路ＤＣ_２〜ＤＣ_Ｒのそれぞれも、図２に示す距離／クロック数変換回路ＤＣ_１と同様の構成を有する。距離／クロック数変換回路ＤＣ_１は、バッファ１２１〜１２Ｗと、カウンタ一致検出回路１３１〜１３Ｗとを含む。

バッファ１２１は、クロックカウント式連想メモリの制御回路（図示せず）から検索開始信号ＳＢを受け、クロックカウント式連想メモリに内蔵されたクロック発生回路（図示せず）からクロック信号ＣＬＫを受ける。そして、バッファ１２１は、検索開始信号ＳＢがＬレベルからＨレベルに遷移すると、その受けたクロック信号ＣＬＫをバッファ１２２およびカウンタ一致検出回路１３１へ出力する。バッファ１２２は、クロック信号ＣＬＫをバッファ１２１から受け、カウンタ一致検出回路１３１から、後述するＨレベルの一致信号（ＤＥＴＥＣＴ１）を受けると、クロック信号ＣＬＫをバッファ１２３（図示せず）およびカウンタ一致検出回路１３２へ出力する。以下、同様にして、バッファ１２Ｗは、クロック信号ＣＬＫをバッファ１２Ｗ−１（図示せず）から受け、カウンタ一致検出回路１３Ｗ−１（図示せず）から、後述するＨレベルの一致信号（ＤＥＴＥＣＴＷ−１）を受けると、クロック信号ＣＬＫをカウンタ一致検出回路１３Ｗへ出力する。

カウンタ一致検出回路１３１〜１３Ｗは、それぞれ、距離演算回路ＤＰ_１１〜ＤＰ_１Ｗに対応して設けられる。そして、カウンタ一致検出回路１３１〜１３Ｗは、直列に接続される。ここで、カウンタ一致検出回路１３１〜１３Ｗの概略構成について説明する。

図３は、一例に係るカウンタ一致検出回路１３１〜１３Ｗの概略構成を示す。本例は、Ｗ＝２の場合を示している。カウンタ一致検出回路１３１は、クロック数変換回路１３１ａと、カウンタ１３１ｂと、一致検出回路１３１ｃとを含む。カウンタ一致検出回路１３２は、クロック数変換回路１３２ａと、カウンタ１３２ｂと、一致検出回路１３２ｃとを含む。以下、各構成の機能について説明する。

クロック数変換回路１３１ａは、距離演算回路ＤＰ_１１からＭビットのビット長を有する距離信号Ｄ_１１と、バッファ１２１からのクロック信号ＣＬＫとを受ける。クロック数変換回路１３１ａは、クロック信号ＣＬＫのクロック数をカウントし、距離信号Ｄ_１１が示す距離と一致するクロック数を検出したタイミングで、カウンタ１３１ｂにＨレベルの一致検出信号を出力する処理を行う。クロック数変換回路１３１ａは、後述の一致検出回路１３１ｃからＨレベルの一致信号（ＤＥＴＥＣＴ１）が出力されるまで、この処理を繰り返し行い、Ｈレベルの一致信号（ＤＥＴＥＣＴ１）が出力されると動作を停止する。

カウンタ１３１ｂは、クロック数変換回路１３１ａからの一致検出信号が立ち上がるごとにカウンタ値をカウントアップさせ、そのカウント値を一致検出回路１３１ｃへ出力する。

一致検出回路１３１ｃは、カウンタ１３１ｂからカウンタ値を受け、距離演算回路ＤＰ_１１からＭビットのビット長を有する距離信号Ｄ_１１を受ける。一致検出回路１３１ｃは、距離信号Ｄ_１１が示す距離とカウンタ値とを比較し、距離信号Ｄ_１１が示す距離とカウンタ値とが一致するときに、Ｈレベルの一致信号（ＤＥＴＥＣＴ１）をクロック数変換回路１３１ａとバッファ１２２へ出力する。一致検出回路１３１ｃは、距離信号Ｄ_１１が示す距離とカウンタ値とが一致しないときは、Ｌレベルの一致信号（ＤＥＴＥＣＴ１）をクロック数変換回路１３１ａとバッファ１２２へ出力する。

クロック数変換回路１３２ａは、バッファ１２２からクロック信号ＣＬＫを受けると駆動する。クロック数変換回路１３２ａは、距離演算回路ＤＰ_１２からＭビットのビット長を有する距離信号Ｄ_１２を受ける。クロック数変換回路１３１ａと同様、クロック数変換回路１３２ａは、クロック信号ＣＬＫのクロック数をカウントし、距離信号Ｄ_１２が示す距離と一致するクロック数を検出したタイミングで、カウンタ１３２ｂにＨレベルの一致検出信号を出力する処理を行う。クロック数変換回路１３２ａは、後述の一致検出回路１３２ｃからＨレベルの一致信号（ＤＥＴＥＣＴ２）が出力されるまで、この処理を繰り返し行う。クロック数変換回路１３２ａは、Ｈレベルの一致信号（ＤＥＴＥＣＴ２）が出力されると動作を停止する。

カウンタ１３２ｂは、クロック数変換回路１３２ａからの一致検出信号が立ち上がるごとにカウンタ値をカウントアップさせ、そのカウント値を一致検出回路１３２ｃへ出力する。

一致検出回路１３２ｃは、カウンタ１３２ｂからカウンタ値を受け、距離演算回路ＤＰ_１２からＭビットのビット長を有する距離信号Ｄ_１２を受ける。一致検出回路１３２ｃは、距離信号Ｄ_１２が示す距離とカウンタ値とを比較し、距離信号Ｄ_１２が示す距離とカウンタ値とが一致するときに、Ｈレベルの一致信号（ＤＥＴＥＣＴ２）をクロック数変換回路１３２ａとバッファ１２２へ出力するとともに、Ｈレベルの一致信号（ＤＥＴＥＣＴ２）をマッチ信号Ｍ_１として出力する。また、一致検出回路１３２ｃは、距離信号Ｄ_１２が示す距離とカウンタ値とが一致しないときは、Ｌレベルの一致信号（ＤＥＴＥＣＴ２）をクロック数変換回路１３２ａに出力する。

ここで、例えば、距離演算回路ＤＰ_１１から距離「２」を示すＭビットの距離信号Ｄ_１１が出力され、距離演算回路ＤＰ_１２から距離「３」を示すＭビットの距離信号Ｄ_１２が出力された場合の動作例について説明する。

クロック数変換回路１３１ａは、距離「２」を示すＭビットの距離信号Ｄ_１１を受け、バッファ１２１からのクロック信号ＣＬＫのクロックに同期して、距離「２」に一致するクロック数をカウントする。クロック数変換回路１３１ａは、カウントしたクロック数と距離とが一致すると、Ｈレベルの一致検出信号を出力する。カウンタ１３１ｂは、一致検出信号が立ち上がると、カウント値をカウントアップし、「１」を示すカウンタ値を一致検出回路１３１ｃに出力する。このとき、距離信号Ｄ_１１が示す距離「２」とカウント値「１」とが一致しないため、一致検出回路１３１ｃからＬレベルの一致信号（ＤＥＴＥＣＴ１）が出力される。

クロック数変換回路１３１ａは、出力した一致検出信号がＬレベルになると、カウントしたクロック数をリセットする。そして、クロック数変換回路１３１ａは、再びクロック信号ＣＬＫのクロック数をカウントし、カウントしたクロック数が距離「２」と一致すると、カウンタ１３１ｂにＨレベルの一致検出信号を出力する。カウンタ１３１ｂは、一致検出信号が立ち上がると、カウンタ値をカウントアップさせ、一致検出回路１３１ｃに「２」を示すカウンタ値を出力する。一致検出回路１３１ｃは、距離信号Ｄ_１１が示す距離「２」とカウンタ値「２」とが一致するため、一致信号（ＤＥＴＥＣＴ１）をバッファ１２２とクロック数変換回路１３１ａに出力する。つまり、検索開始からのクロック数が「４」となるタイミングで、Ｈレベルの一致信号（ＤＥＴＥＣＴ１）が出力される。そして、クロック数変換回路１３１ａは、Ｈレベルの一致信号（ＤＥＴＥＣＴ１）に応じて動作を停止する。

バッファ１２２は、一致検出回路１３１ｃからＨレベルの一致信号（ＤＥＴＥＣＴ１）を受けて、クロック数変換回路１３２ａにクロック信号ＣＬＫを出力する。クロック数変換回路１３２ａは、バッファ１２２からのクロック信号ＣＬＫのクロックに同期して、クロック信号ＣＬＫのクロック数をカウントする。クロック数変換回路１３２ａは、距離「３」を示すＭビットの距離信号Ｄ_１２を受け、カウントしたクロック数が距離「３」と一致するタイミングで、Ｈレベルの一致検出信号をカウンタ１３２ｂに出力する。カウンタ１３２ｂは、クロック数変換回路１３２ａからの一致検出信号が立ち上がると、カウンタ値をカウントアップさせ、一致検出回路１３２ｃに「１」を示すカウンタ値を出力する。このとき、距離「３」とカウンタ値「１」とが一致しないため、一致検出回路１３２ｃからＬレベルの一致信号（ＤＥＴＥＣＴ２）が出力される。

クロック数変換回路１３２ａは、出力した一致検出信号がＬレベルになると、カウントしたクロック数をリセットする。そして、クロック数変換回路１３２ａは、再びクロック信号ＣＬＫのクロック数をカウントし、カウントしたクロック数が距離「３」と一致すると、カウンタ１３２ｂにＨレベルの一致検出信号を出力する。カウンタ１３２ｂは、クロック数変換回路１３２ａからの一致検出信号が立ち上がると、カウンタ値をカウントアップさせ、一致検出回路１３２ｃに「２」を示すカウンタ値を出力する。このとき、距離「３」とカウンタ値「２」とが一致しないため、一致検出回路１３２ｃからＬレベルの一致信号（ＤＥＴＥＣＴ２）が出力される。

クロック数変換回路１３２ａは、一致検出信号がＬレベルになると、再びカウントしたクロック数をリセットしてクロック信号ＣＬＫをカウントし、カウントしたクロック数が距離「３」と一致すると、カウンタ１３２ｂにＨレベルの一致検出信号を出力する。そして、クロック数変換回路１３２ａは、Ｈレベルの一致信号（ＤＥＴＥＣＴ２）に応じて動作を停止する。カウンタ１３２ｂは、クロック数変換回路１３２ａからの一致検出信号が立ち上がると、カウンタ値をカウントアップさせ、一致検出回路１３２ｃに「３」を示すカウンタ値を出力する。一致検出回路１３２ｃは、距離「３」とカウント値「３」とが一致するため、Ｈレベルの一致信号（ＤＥＴＥＣＴ２）をクロック数変換回路１３２ａに出力するとともに、マッチ信号Ｍ_１を出力する。つまり、クロック数変換回路１３２ａにおいてカウントされたクロック数は「９（＝３＋３＋３）」であり、検索開始からクロック数「１３（＝４＋９）」のタイミングでマッチ信号Ｍ_１が出力される。

カウンタ一致検出回路１３１，１３２全体でカウントされるクロック数ＣＮ＿ｔｏｔａｌ１「１３」は、カウンタ一致検出回路１３１においてカウントするクロック数「４（＝２＋２）」と、カウンタ一致検出回路１３２においてカウントするクロック数「９（＝３＋３＋３）」とを加算したものである。つまり、カウンタ一致検出回路１３１，１３２によって、距離「２」の二乗値と距離「３」の二乗値との和に一致するクロック数をカウントすることに相当する。

距離／クロック数変換回路ＤＣ_１は、一般的に、Ｗ個の距離信号Ｄ_１１〜Ｄ_１Ｗを受ける。そして、Ｗ個の距離信号Ｄ_１１〜Ｄ_１Ｗのそれぞれは、Ｍビットのビット長を有する。したがって、距離／クロック数変換回路ＤＣ_１は、Ｍ×Ｗビットのビット長を有する距離信号Ｄ_１１Ｄ_１２…Ｄ_１Ｗを受ける。カウンタ一致検出回路１３１において、距離信号Ｄ_１１が示す距離に一致する回数分だけ、その距離に一致するクロック数を繰り返しカウントする。また、カウンタ一致検出回路１３２〜１３Ｗは、それぞれ、カウンタ一致検出回路１３１〜１３Ｗ−１から一致信号を受けた後に、距離信号Ｄ_１２〜Ｄ_１Ｗにそれぞれ一致するクロック数を、その距離に一致する回数だけ繰り返しカウントする。その結果、距離／クロック数変換回路ＤＣ_１においてカウントされる全体のクロック数ＣＮ＿ｔｏｔａｌ１は、カウンタ一致検出回路１３１〜１３Ｗのそれぞれにおいてカウントされたクロック数の和に等しい。カウンタ一致検出回路１３１〜１３Ｗのそれぞれにおいてカウントされたクロック数は、それぞれ、距離信号Ｄ_１１〜Ｄ_１Ｗが示す各距離の二乗値に相当するため、距離／クロック数変換回路ＤＣ_１においてカウントされる全体のクロック数ＣＮ＿ｔｏｔａｌＲは、各距離信号Ｄ_１１〜Ｄ_１Ｗの二乗値の和を表している。

ここで、ユークリッド距離ｎ_Ｅｒは、次式によって表される。

式（２）の右辺の｜Ｉ_ｎｊ−Ｒ_ｅｒｊ｜^２は、式（１）の右辺の｜Ｉ_ｎｊ−Ｒ_ｅｒｊ｜において、検索データと参照データとの距離の二乗値に一致する。したがって、ユークリッド距離ｎ_Ｅｒの演算は、上述したように、式（１）によって演算したＷ個の各距離について、距離に一致するクロック数をカウントする処理を距離に一致する回数だけ繰り返し行うことで実現される。そうすると、図３の例において、カウンタ一致検出回路１３２が、カウンタ一致検出回路１３１，１３２全体でカウントしたクロック数のタイミングを示すマッチ信号Ｍ_１を出力することは、ユークリッド距離ｎ_Ｅｒによって検索データに類似する参照データを検索し、検索データに類似する参照データを検出したことを示す信号を出力することに相当する。なお、距離／クロック数変換回路ＤＣ_２〜ＤＣ_Ｒのそれぞれも、距離／クロック数変換回路ＤＣ_１の動作と同じ動作によって、それぞれ、マッチ信号Ｍ_２〜Ｍ_Ｒを出力する。

図４は、一例に係るマッチ信号のタイミングチャートである。距離／クロック数変換回路ＤＣ_１〜ＤＣ_Ｒは、図４に示すように、例えばマッチ信号Ｍ_１〜Ｍ_Ｒをそれぞれクロック信号ＣＬＫに同期して出力する。

≪再構成可能なクロックカウント式連想メモリの再構成例≫
次に、本発明に係る再構成可能なｋ近傍法連想メモリの前提となる再構成可能なクロックカウント式連想メモリについて説明する。再構成可能なクロックカウント式連想メモリは、例えば上記構成のクロックカウント式連想メモリ１０’において参照データの次元数および個数を任意に拡縮できるように構成したものである。図５、図６、および図７は、再構成可能なクロックカウント式連想メモリのさまざまな再構成例を示す。

再構成可能なクロックカウント式連想メモリ１０において、複数のエレメント回路７０がＲ行×Ｃ列（ただし、Ｒ，Ｃはいずれも２以上の整数である。）のマトリクス状に配置されている。なお、便宜のため、以下では、再構成可能なクロックカウント式連想メモリ１０において４行×４列の計１６個のエレメント回路７０がマトリクス状に配置されているものとして説明する。また、行デコーダ２、列デコーダ３、読出／書込回路４、検索データ保存回路５などの周辺回路の図示は省略する。

各エレメント回路７０は、１組以上の上記の参照データ保存回路ＳＣおよび距離計算回路ＤＰの対応するペア、ならびにそれら距離計算回路ＤＣから出力される距離信号が入力される上記の距離／クロック数変換回路ＤＣを含む。各エレメント回路７０から出力されるＭＮ（Match Next）信号は、各エレメント回路７０における距離／クロック数変換回路ＤＣから出力されるマッチ信号に相当する。すなわち、各エレメント回路７０は、Ｑ次元（Ｑは２以上の整数）の参照データを保存し、当該Ｑ次元の参照データとＱ次元の検索データとの距離を計算し、その距離に応じたクロック数をカウントしたタイミングを示すマッチ信号（ＭＮ信号）を出力する。

後述する図示しないスイッチ回路によってエレメント回路７０どうしが任意に接続および切断可能となっている。エレメント回路７０どうしが接続された場合、前段のエレメント回路７０から出力されるＭＮ信号は、次段のエレメント回路７０における距離／クロック数変換回路ＤＣのトリガー信号として次段のエレメント回路７０に供給される。

図５の再構成例では、図示しないスイッチ回路によって４個のエレメント回路７０がカスケード接続されて４個の参照データ検索回路４０が構成されている。図５の再構成例において、４個の参照データ検索回路４０は、それぞれ、４Ｑ（＝４×Ｑ）次元の参照データを保存し、当該４Ｑ次元の参照データと４Ｑ次元の検索データとの距離を計算し、その距離に応じたクロック数をカウントしたタイミングを示すマッチ信号（ＭＮ信号）を出力する。

図６の再構成例では、図示しないスイッチ回路によって２個のエレメント回路７０がカスケード接続されて８個の参照データ検索回路４０が構成されている。図６の再構成例において、８個の参照データ検索回路４０は、それぞれ、２Ｑ（＝２×Ｑ）次元の参照データを保存し、当該２Ｑ次元の参照データと２Ｑ次元の検索データとの距離を計算し、その距離に応じたクロック数をカウントしたタイミングを示すマッチ信号（ＭＮ信号）を出力する。すなわち、図６の再構成例は、図５の再構成例に対して、参照データの次元数を半分にする代わりに個数を倍にしたものである。

図７の再構成例では、図示しないスイッチ回路によって８個のエレメント回路７０がカスケード接続されて２個の参照データ検索回路４０が構成されている。図７の再構成例において、２個の参照データ検索回路４０は、それぞれ、８Ｑ（＝８×Ｑ）次元の参照データを保存し、当該８Ｑ次元の参照データと８Ｑ次元の検索データとの距離を計算し、その距離に応じたクロック数をカウントしたタイミングを示すマッチ信号（ＭＮ信号）を出力する。すなわち、図７の再構成例は、図５の再構成例に対して、参照データの個数を半分にする代わりに次元数を倍にしたものである。

≪再構成可能なｋ近傍法連想メモリの実施形態≫
次に、本発明の一実施形態に係る再構成可能なｋ近傍法連想メモリについて説明する。図８は、本発明の一実施形態に係る再構成可能なｋ近傍法連想メモリ１００の概略構成を示す。本実施形態に係る再構成可能なｋ近傍法連想メモリ１００は、上記の再構成可能なクロックカウント式連想メモリ１０と、制御回路２０と、ｋ近傍クラスタリング回路３０とを備えている。

再構成可能なクロックカウント式連想メモリ１０は、複数の参照データ（例えば、参照データ１，参照データ２，…，参照データＲ）を保持しており、これら複数の参照データのそれぞれについて、与えられた検索データとの距離に応じたクロック数の経過後にアクティブとなるマッチ信号を出力する回路である。なお、上述したように、再構成可能なクロックカウント式連想メモリ１０は、再構成することで、保持する参照データの個数と次元数を任意に変更することができる。なお、「距離」とはマンハッタン距離、ユークリッド距離などを含む。また、「アクティブ」とは、正論理では信号がＬレベルからＨレベルへと遷移することをいい、負論理では信号がＨレベルからＬレベルへと遷移することをいう。便宜のため、以下では正論理を前提に説明する。

制御回路２０は、再構成可能なクロックカウント式連想メモリ１０およびｋ近傍クラスタリング回路３０の動作を制御する回路である。

ｋ近傍クラスタリング回路３０は、エレメント回路７０の総数（例えば、ｎ個）に等しい複数の参照データのそれぞれのクラスを表す複数のクラスデータ（例えば、クラスデータ１，クラスデータ２，…，クラスデータｎ）から、クロックカウント式連想メモリ１０から出力されるアクティブのｋ個のマッチ信号のそれぞれに対応するｋ個のクラスデータを選択し、これらｋ個のクラスデータをクラス別に分類した場合においてデータ数が最大となるクラスを判定する回路である。

再構成可能なｋ近傍法連想メモリ１００は、上記３つの回路を備えることで、ｋ近傍法に基づいて、与えられた検索データがいずれのクラスに分類されるかを判定することができる。以下、各回路の構成例について説明する。

≪再構成可能なクロックカウント式連想メモリ１０の構成例≫
図９は、一例に係る再構成可能なクロックカウント式連想メモリ１０の概略構成を示す。各エレメント回路７０に対応してスイッチ回路５０が設けられており、上述したように、スイッチ回路５０によってエレメント回路７０どうしが任意に接続および切断可能となっている。各スイッチ回路５０がエレメント回路７０どうしを接続するか否かは、各スイッチ回路５０に入力される回路構成信号ＳＲによって決まる。

また、各スイッチ回路５０に対応してｋ近傍法（ｋ−ＮＮ）ユニット８０が設けられている。各ｋ−ＮＮユニット８０は、制御回路２０の構成要素であるマッチ信号アクティブ検出回路（不図示）ならびにｋ近傍クラスタリング回路３０の構成要素であるマッチ信号検出回路（不図示）およびクラスデータ保存回路（不図示）を有している。各ｋ−ＮＮユニット８０には対応するスイッチ回路５０が回路構成信号ＳＲに応じて選択的に出力するマッチ信号が入力される。すべてのｋ−ＮＮユニット８０はカスケード接続されており、初段のｋ−ＮＮユニット８０にはマッチ信号アクティブ検出信号ＭＤが入力され、最終段のｋ近傍法ｋ−ＮＮユニット８０から終了信号ｅｎｄが出力される。これら信号については後述する。

各スイッチ回路５０に入力される回路構成信号ＳＲは、メモリ（回路構成情報記憶回路）６０に記憶されている。メモリ６０は、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などの不揮発性メモリやシフトレジスタなどで構成することができる。メモリ６０の記憶内容を書き換えるだけで、再構成可能なｋ近傍法連想メモリ１００を任意に再構成することができる。

図１０は、一例に係るスイッチ回路５０の回路構成を示す。スイッチ回路５０は、例えば、二つのマルチプレクサ（ＭＵＸ）５１および５２を備えている。

マルチプレクサ５１は、検索開始信号ＳＢが入力ｉｎ０として、前段のエレメント回路７０から出力されるＭＮ信号（ＭＮ_ｉｎ）が入力ｉｎ１としてそれぞれ与えられ、回路構成信号ＳＲによってｉｎ０およびｉｎ１のいずれか一方を選択的に出力する。ＭＵＸ５１から出力されるＭＮ信号（ＭＮ_ｏｕｔ）は、次段のエレメント回路７０における距離／クロック数変換回路ＤＣのトリガー信号となる。具体的には、ＭＵＸ５１は、回路構成信号ＳＲがＨレベル（ＳＲ＝１）のとき、ｉｎ１を出力する。この場合、前段のエレメント回路７０における距離／クロック数変換回路ＤＣから出力されるマッチ信号（ＭＮ信号）が次段のエレメント回路７０における距離／クロック数変換回路ＤＣのトリガー信号として供給される。一方、ＭＵＸ５１は、回路構成信号ＳＲがＬレベル（ＳＲ＝０）のとき、ｉｎ０を出力する。この場合、次段のエレメント回路７０における距離／クロック数変換回路ＤＣに検索開始信号ＳＢが供給される。すなわち、この場合の次段のエレメント回路７０は、参照データ検索回路４０における初段のエレメント回路７０に相当する。

ＭＵＸ５２は、前段のエレメント回路７０から出力されるＭＮ信号（ＭＮ_ｉｎ）が入力ｉｎ０として、固定値“０”が入力ｉｎ１としてそれぞれ与えられ、回路構成信号ＳＲによってｉｎ０およびｉｎ１のいずれか一方を選択的に出力する。ＭＵＸ５２から出力されるマッチ信号Ｍは、対応するｋ−ＮＮユニット８０に入力される。

例えば、回路構成信号ＳＲがＨレベルのとき、ＭＵＸ５２はｉｎ１を出力する。この場合、対応するｋ−ＮＮユニット８０にはマッチ信号Ｍとして固定値“０”が入力される。したがって、当該ｋ−ＮＮユニット８０に入力されるマッチ信号Ｍはアクティブになることはなく、当該ｋ−ＮＮユニット８０に含まれるマッチ信号アクティブ検出回路およびマッチ信号検出回路は動作しない。一方、回路構成信号ＳＲがＬレベルのとき、ＭＵＸ５２はｉｎ０を出力する。回路構成信号ＳＲがＬレベルということは、上述したように、次段のエレメント回路７０が参照データ検索回路４０における初段のエレメント回路７０に相当し、当該スイッチ回路５０に対応するエレメント回路７０は参照データ検索回路４０における最終段のエレメント回路７０に相当する。この場合、対応するｋ−ＮＮユニット８０にはマッチ信号ＭとしてＭＵＸ５１から出力されるＭＮ信号、すなわち、参照データ検索回路４０における最終段のエレメント回路７０における距離／クロック数変換回路ＤＣから出力されるマッチ信号（ＭＮ信号）が入力される。したがって、当該ｋ−ＮＮユニット８０に入力されるマッチ信号Ｍは、参照データ検索回路４０において検索データと参照データとの距離が計算され、その距離に応じたクロック数がカウントされたタイミングでアクティブになり、当該ｋ−ＮＮユニット８０に含まれるマッチ信号アクティブ検出回路およびマッチ信号検出回路は当該マッチ信号Ｍがアクティブになることで所期の動作を行う。この動作については後述する。

図１１は、別例に係るスイッチ回路５０の回路構成を示す。当該構成は、図１０の構成と異なり、ＭＵＸ５２の入力ｉｎ０として、前段のエレメント回路７０から出力されるＭＮ信号（ＭＮ_ｉｎ）ではなくＭＵＸ５１の出力信号が与えられる。なお、このような構成の場合、ＭＵＸ５２には次段のスイッチ回路５０に入力される回路構成信号ＳＲを与える必要がある。このような構成のスイッチ回路５０でも、図１０の構成と同様の動作をすることができる。

≪制御回路２０の構成例≫
図１２は、一例に係る制御回路２０の概略構成を示す。制御回路２０は、複数の（具体的にはエレメント回路７０の総数であり、例えば、ｎ個とする）マッチ信号アクティブ検出回路２１と、ｎ個のマッチ信号アクティブ検出回路２１から出力される検出信号ＭＤ_１〜ＭＤ_ｎの論理和を演算してマッチ信号アクティブ検出信号ＭＤを出力するＯＲゲート２２とを含む。なお、上述したように、各マッチ信号アクティブ検出回路２１は各ｋ−ＮＮユニット８０内に配置されている。マッチ信号アクティブ検出回路２１は、対応するマッチ信号Ｍ_ｉ（ｉは１からｎまでの整数）と後述するクラス識別回路３３によるクラス識別動作の終了を表す終了信号ｅｎｄとの論理積を演算するＡＮＤゲート２１１と、Ｈレベル信号がデータ入力（Ｄ）されるとともにＡＮＤゲート２１１の出力信号がクロック入力（ＣＬＫ）されるＤフリップフロップ２１２と、マッチ信号Ｍ_ｉとＤフリップフロップの反転出力との論理積を演算して検出信号ＭＤ_iを出力するＡＮＤゲート２１３とを含む。なお、図示していないが、各Ｄフリップフロップ２１２はリセット信号を受けることで初期状態にリセットされる。

このような回路構成によれば、マッチ信号アクティブ検出回路２１から出力される検出信号ＭＤ_ｉは、マッチ信号Ｍ_ｉがアクティブ（Ｈレベル）になるとアクティブ（Ｈレベル）になり、その後、終了信号ｅｎｄが立ち上がってＤフリップフロップ２１１がデータ入力（Ｄ）を取り込んで反転出力（Ｑバー）がＬレベルに変化することで非アクティブ（Ｌレベル）になる。ここで、Ｄフリップフロップ２１１のデータ入力（Ｄ）はＨレベル信号の固定値であるため、Ｄフリップフロップ２１１が一度データ入力（Ｄ）を取り込んだ後は、Ｄフリップフロップ２１１がリセットされるまで、Ｄフリップフロップ２１１の反転出力（Ｑバー）はＬレベルに維持される。このため、ＡＮＤゲート２１３においてマッチ信号Ｍ_ｉがマスクされ、検出信号ＭＤ_ｉは非アクティブ（Ｌレベル）を維持する。すなわち、マッチ信号アクティブ検出回路２１から出力される検出信号ＭＤ_ｉは、マッチ信号Ｍ_ｉがアクティブになってから終了信号ｅｎｄが出力されるまでの間だけアクティブになり、それ以外の期間は非アクティブになる。したがって、マッチ信号アクティブ検出信号ＭＤの出力に寄与したマッチ信号は、その後のマッチ信号アクティブ検出信号ＭＤの出力に影響を及ぼさずに、別のマッチ信号がアクティブになることでマッチ信号アクティブ検出信号ＭＤが再び出力される。このように、制御回路２０は、任意のマッチ信号がアクティブになるごとにそれを検出してマッチ信号アクティブ検出信号ＭＤを出力する。

マッチ信号アクティブ検出信号ＭＤは、再構成可能なクロックカウント式連想メモリ１０およびクラス識別回路３３の動作制御に使用される。より詳細には、制御回路２０は、マッチ信号アクティブ検出信号ＭＤを用いて再構成可能なクロックカウント式連想メモリ１０およびクラス識別回路３３を排他的に動作させる。例えば、再構成可能なクロックカウント式連想メモリ１０において、マッチ信号アクティブ検出信号ＭＤが非アクティブのときにクロック信号ＣＬＫが供給されるように構成するとよい。クラス識別回路３３の構成例については後述する。

≪ｋ近傍クラスタリング回路３０の構成例≫
図８に戻り、ｋ近傍クラスタリング回路３０は、クラスデータメモリ３１と、Ｘ個のクラスカウンタ３２と、クラス識別回路３３と、最大カウンタ検出回路３４と、ｋ−マッチ信号数一致検出回路３５とを含む。

クラスデータメモリ３１は、エレメント回路７０の総数に等しいｎ個の参照データのそれぞれのクラスを表すｎ個のクラスデータ（クラスデータ１，クラスデータ２，…，クラスデータｎ）を保持する回路である。

各クラスカウンタ３２は、対応するクラスのデータ数をカウントするための回路である。クラス数は、全部でＸ個（Ｘは２以上の整数）である。

クラス識別回路３３は、再構成可能なクロックカウント式連想メモリ１０から出力されるアクティブのマッチ信号を順次選択し、当該選択したマッチ信号に対応するクラスデータをクラスデータメモリ３１から読み出し、当該読み出したクラスデータによって表されるクラスに対応するクラスカウンタ３２をカウントアップする回路である。

ｋ−マッチ信号数一致検出回路３５は、クラス識別回路３３がアクティブになったマッチ信号を一つ選択するごとにカウントアップし、カウント値がｋに一致したことを検出する回路である。

図１３は、一例に係るクラスデータメモリ３１、クラスカウンタ３２、クラス識別回路３３、およびｋ−マッチ信号数一致検出回路３５の概略構成を示す。

クラスデータメモリ３１は、メモリ部３１１、行選択回路３１２、列デコーダ３１３、および読出／書込回路３１４を含む。

メモリ部３１１は、ＳＲＡＭなどで構成されるクラスデータ保存回路Ｓ_１１〜Ｓ_１Ｑ，Ｓ_２１〜Ｓ_２Ｑ，…，Ｓ_ｎ１〜Ｓ_ｎＱを含む。なお、Ｑは、２以上の整数である。

クラスデータ保存回路Ｓ_１１〜Ｓ_１Ｑ，Ｓ_２１〜Ｓ_２Ｑ，…，Ｓ_ｎ１〜Ｓ_ｎＱは、行選択回路３１２、列デコーダ３１３、および読出／書込回路３１４によって書き込まれたクラスデータを保存する。この場合、クラスデータ保存回路Ｓ_１１〜Ｓ_１Ｑは、Ｎ×Ｑ（Ｎは１以上の整数）ビットのクラスデータ１を保存し、クラスデータ保存回路Ｓ_２１〜Ｓ_２Ｑは、Ｎ×Ｑビットのクラスデータ２を保存し、以下、同様にして、クラスデータ保存回路Ｓ_ｎ１〜Ｓ_ｎＱは、Ｎ×ＱビットのクラスデータＲを保存する。つまり、クラスデータ保存回路Ｓ_１１〜Ｓ_１Ｑ，Ｓ_２１〜Ｓ_２Ｑ，…，Ｓ_ｎ１〜Ｓ_ｎＱのそれぞれは、クラスデータのＮビットを保存する。なお、上述したように、各クラスデータ保存回路は各ｋ−ＮＮユニット８０内に配置されている。

行選択回路３１２は、メモリ部３１１の行方向のアドレスを指定する。列デコーダ３１３は、メモリ部３１１の列方向のアドレスを指定する。読出／書込回路３１４は、行選択回路３１２および列デコーダ３１３によって指定されたクラスデータ保存回路Ｓ_１１〜Ｓ_１Ｑ，Ｓ_２１〜Ｓ_２Ｑ，…，Ｓ_ｎ１〜Ｓ_ｎＱに対してクラスデータを読み書きする。

クラス識別回路３３は、ｎ個のマッチ信号検出回路３３１と、デマルチプレクサ３３２と、二つのバッファ３３３，３３４とを含む。クラス識別回路３３には、直列に接続されたバッファ３３１５とバッファ３３１６を介してクロック信号ＣＬＫが接続されている。制御回路２０から出力されるマッチ信号アクティブ検出信号ＭＤがＨレベルに遷移することで、バッファ３３３およびバッファ３３４を介してクラス識別回路３３にクロック信号ＣＬＫが供給される。これにより、クラス識別回路３３は動作を開始する。また、クラス識別回路３３によるクラス識別動作が終了すると終了信号ｅｎｄがＨレベルに遷移する。終了信号ｅｎｄがＨレベルに遷移することで、バッファ３３４がクラス識別回路３３へのクロック信号ＣＬＫの供給を遮断する。これにより、クラス識別回路３３は動作を停止する。

ｎ個のマッチ信号検出回路３３１は、ｎ個のスイッチ回路５０から出力されるｎ個のマッチ信号のそれぞれに対応して設けられている。各マッチ信号検出回路３３１は、対応するマッチ信号がアクティブであることを検出してクラスデータメモリ３１に当該マッチ信号に対応するクラスデータを選択する選択信号ａｃｔを出力する回路である。なお、上述したように、各マッチ信号検出回路３３１は各ｋ−ＮＮユニット８０内に配置されている。

図９に示したように、すべてのｋ−ＮＮユニット８０はカスケード接続されている。すなわち、ｎ個のマッチ信号検出回路３３１は、動作開始信号を伝搬するように直列に接続されている。すなわち、マッチ信号検出回路３３１は動作開始信号を次々に受けて順次動作するようになっている。初段のマッチ信号検出回路３３１は、マッチ信号アクティブ検出信号ＭＤを動作開始信号ｎｅｘｔ_０として受けて動作を開始し、動作が終了すると次段（２段目）のマッチ信号検出回路３３１へ動作開始信号ｎｅｘｔ_１を出力する。２段目のマッチ信号検出回路３３１は、動作開始信号ｎｅｘｔ_１を受けて動作を開始し、動作が終了すると次段（３段目）のマッチ信号検出回路３３１へ動作開始信号ｎｅｘｔ_２を出力する。以下、同様にして、最終段（ｎ段目）のマッチ信号検出回路３３１は、動作開始信号ｎｅｘｔ_ｎ−１を受けて動作を開始し、動作が終了すると動作開始信号ｎｅｘｔ_ｎを出力する。動作開始信号ｎｅｘｔ_ｎは終了信号ｅｎｄに相当する。

マッチ信号Ｍ_１が入力されるマッチ信号検出回路３３１から出力される選択信号ａｃｔ_１によって、クラスデータメモリ３１においてクラスデータ１が選択され、出力される。マッチ信号Ｍ_２が入力されるマッチ信号検出回路３３１から出力される選択信号ａｃｔ_２によって、クラスデータメモリ３１においてクラスデータ２が選択され、出力される。以下、同様にして、マッチ信号Ｍ_ｎが入力されるマッチ信号検出回路３３１から出力される選択信号ａｃｔ_ｎによって、クラスデータメモリ３１においてクラスデータＲが選択され、出力される。

図１４は、一例に係るマッチ信号検出回路３３１の概略構成を示す。マッチ信号検出回路３３１は、一致検出回路３３１１と、レジスタ３３１２とを含む。一致検出回路３３１１は、レジスタ３３１２が保持する１ビット値とマッチ信号Ｍ_ｉとの一致を検出して一致信号ｍａｔｃｈを出力する回路である。両者が一致する場合、一致信号ｍａｔｃｈはＨレベルとなり、両者が一致しない場合、一致信号ｍａｔｃｈはＬレベルとなる。一致信号ｍａｔｃｈおよびマッチ信号検出回路３３１に入力される動作開始信号ｎｅｘｔ_ｉ−１はＡＮＤゲート３３１３に入力されて論理積が演算される。ＡＮＤゲート３３１３の出力が、次段のマッチ信号検出回路３３１に供給される動作開始信号ｎｅｘｔ_ｉとなる。また、一致信号ｍａｔｃｈの論理反転および動作開始信号ｎｅｘｔ_ｉ−１はＡＮＤゲート３３１４に入力されて論理積が演算される。ＡＮＤゲート３３１４の出力が、クラスデータの選択信号ａｃｔ_ｉとなる。

レジスタ３３１２には初期値として“０”が保持されている。したがって、マッチ信号Ｍ_ｉが非アクティブのとき、両者は一致して一致信号ｍａｔｃｈがＨレベルとなる。このとき、ＡＮＤゲート３３１３の出力がＨレベルとなり、次段のマッチ信号検出回路３３１に動作開始信号ｎｅｘｔ_ｉ−１が供給される。また、ＡＮＤゲート３３１４の出力はＬレベルとなる。すなわち、クラスデータの選択信号ａｃｔ_ｉは出力されない。このように、マッチ信号Ｍ_ｉが非アクティブのとき、マッチ信号検出回路３３１は、クラスデータの選択信号を出力せずに、入力された動作開始信号をすぐさま次段のマッチ信号検出回路３３１に伝達する。

一方、マッチ信号Ｍ_ｉがアクティブのとき、両者が一致しないため一致信号ｍａｔｃｈがＬレベルとなる。このとき、ＡＮＤゲート３３１３の出力がＬレベルとなり、Ｈレベルの動作開始信号ｎｅｘｔ_ｉ−１が入力されることで、ＡＮＤゲート３３１４からＨレベルの選択信号ａｃｔ_ｉが出力される。

レジスタ３３１２には、直列に接続されたバッファ３３１５とバッファ３３１６を介してクロック信号ＣＬＫが接続されている。動作開始信号ｎｅｘｔ_ｉ−１がＨレベルになると、バッファ３３１５はクロック信号ＣＬＫをバッファ３３１６へ供給する。さらに、一致信号ｍａｔｃｈの反転がＨレベルになるとバッファ３３１６はクロック信号ＣＬＫをレジスタ３３１２へ供給する。レジスタ３３１２はクロック信号ＣＬＫを受けると保持値を１に変更する。これにより、アクティブのマッチ信号Ｍ_ｉとレジスタ３３１２の保持値とが一致して一致信号ｍａｔｃｈがＬレベルとなる。このとき、ＡＮＤゲート３３１３の出力がＨレベルとなり、次段のマッチ信号検出回路３３１に動作開始信号ｎｅｘｔ_ｉ−１が供給される。また、ＡＮＤゲート３３１４の出力はＬレベルとなる。すなわち、クラスデータの選択信号ａｃｔ_ｉがＬレベルに遷移する。このように、マッチ信号Ｍ_ｉがアクティブのとき、マッチ信号検出回路３３１は、クラスデータの選択信号を出力してから１クロック周期後に、入力された動作開始信号を次段のマッチ信号検出回路３３１に伝達する。このとき出力されるクラスデータの選択信号は１クロック周期だけＨレベルとなる。

図１３に戻り、デマルチプレクサ３３２にはバッファ３３３およびバッファ３３４を介して供給されるクロック信号ＣＬＫが入力され、出力先はクラスデータメモリ３１から出力されたＱビットのクラスデータｃｌｓによって決定される。すなわち、クラスデータｃｌｓはＸ個のクラスカウンタ３２の中のいずれか一つを選択する信号として用いられる。そして、１クロック周期ごとにクラスデータが選択され、当該選択されたクラスデータに対応するクラスカウンタ３２にクロック信号ＣＬＫが入力されることで、当該クラスカウンタ３２のカウント値がカウントアップされる。

ｋ−マッチ信号数一致検出回路３５は、カウンタ３５１および比較器３５２を含む。カウンタ３５１には、クラス識別回路３３へのクロック信号ＣＬＫの供給と同じ条件でクロック信号ＣＬＫが入力されてパルス数をカウントアップする。すなわち、カウンタ３５１は、クラス識別回路３３がアクティブになったマッチ信号を一つ選択するごとにカウントアップする。比較器３５２は、外部から与えられる数値ｋとカウンタ３５１のカウント値とを比較する回路である。両者が一致すると比較器３５２から停止信号ｓｔｏｐが出力される。なお、図示していないが、カウント回路３５１はリセット信号を受けることで初期状態にリセットされる。

停止信号ｓｔｏｐは再構成可能なクロックカウント式連想メモリ１０の動作を停止させる制御信号として利用することができる。例えば、再構成可能なクロックカウント式連想メモリ１０において、停止信号ｓｔｏｐを受けたときにクロック信号ＣＬＫの供給を遮断するように構成するとよい。これにより、再構成可能なクロックカウント式連想メモリ１０から出力される複数のマッチ信号のいずれかｋ個がアクティブになったとき、再構成可能なクロックカウント式連想メモリ１０の動作が停止してそれ以上マッチ信号がアクティブになるのが抑制される。すなわち、アクティブになるマッチ信号の数をｋ個に制限することができる。

Ｘ個のクラスカウンタ３２のカウント値Ｃｎ_１〜Ｃｎ_Ｘは、各クラスの近傍の数を示している。すなわち、カウント値Ｃｎ_１〜Ｃｎ_Ｘを参照することで各クラスの票数（データ数）がわかる。最大カウンタ検出回路３４は、Ｘ個のクラスカウンタ３２の中からカウント値が最大のクラスカウンタを見つける回路である。

図１５は、一例に係る最大カウンタ検出回路３４の概略構成を示す。最大カウンタ検出回路３４は、ダウンカウンタ３４１と、Ｘ個の一致検出回路３４２とを含む。ダウンカウンタ３４１は、クロック信号ＣＬＫを受けて、初期値からカウント値をカウントダウンする回路である。ダウンカウンタ３４１へはバッファ３４３を介してクロック信号ＣＬＫが供給される。バッファ３４３は、ｋ−マッチ信号数一致検出回路３５から出力される停止信号ｓｔｏｐを受けて、ダウンカウンタ３４１へクロック信号ＣＬＫを供給する。

Ｘ個の一致検出回路３４２は、Ｘ個のクラスカウンタ３２のそれぞれに対応して設けられている。各一致検出回路３４２は、対応するクラスカウンタ３２のカウント値とダウンカウンタ３４１のカウント値との一致を検出して、一致信号Ｃ_１〜Ｃ_Ｘを出力する回路である。各一致検出回路３４２は、一致を検出すると、一致信号Ｃ_１〜Ｃ_ＸをＨレベルに遷移させる。

Ｘ個の一致検出回路３４２の出力信号はＯＲゲート３４４に入力され、これらの論理和が演算される。ダウンカウンタ３４１に入力されるクロック信号ＣＬＫは、ＯＲゲート３４４の出力の論理反転によってマスクされるようになっている。すなわち、ダウンカウンタ３４１のカウント値がカウントダウンされている間に、Ｘ個の一致検出回路３４２のうちのいずれか一つによってダウンカウンタ３４１のカウント値と対応するクラスカウンタ３２のカウント値との一致が検出されたとき、ダウンカウンタ３４１のカウント動作を停止させるようになっている。これにより、最大のカウント値を保持するクラスカウンタ３２のみを検出することができる。一致信号Ｃ_１〜Ｃ_ＸのうちＨレベルになっているものが、ｋ近傍法に基づいて決定された検索データのクラスを表している。

図１６は、別例に係る最大カウンタ検出回路３４の概略構成を示す。最大カウンタ検出回路３４は、複数の最大値選出回路３４５をツリー状に接続したトーナメント回路として構成することもできる。

図１７は、一例に係る最大値選出回路３４５の概略構成を示す。最大値選出回路３４５は、比較回路３４６と、マルチプレクサ３４７とを含む。

最大値選出回路３４５には、あるクラスカウンタ３２のカウント値Ａとそのクラスカウンタ３２の識別番号ｉを結合した信号Ａ＆ｉと、別のクラスカウンタ３２のカウンタ値Ｂとそのクラスカウンタ３２の識別番号ｊを結合した信号Ｂ＆ｊが入力される。比較回路３４６は、カウンタ値Ａおよびカウンタ値Ｂの大小を比較する。マルチプレクサ３４７は、信号Ａ＆ｉおよび信号Ｂ＆ｊを受け、比較回路３４６の出力信号に応じて信号Ｃとして信号Ａ＆ｉおよび信号Ｂ＆ｊのいずれか一方を出力する。具体的には、マルチプレクサ３４７は、Ａ≧Ｂの場合、信号Ａ＆ｉを出力し、Ａ＜Ｂの場合、信号Ｂ＆ｊを出力する。すなわち、信号Ｃとして、カウンタ値が大きい方のクラスカウンタ３２のカウント値ｍａｘ（Ａ，Ｂ）とそのクラスカウンタの識別番号ｉｎｄｅｘ（ｉ ｏｒ ｊ）を結合した信号が出力される。なお、マルチプレクサ３４７は、Ａ＞Ｂの場合、信号Ａ＆ｉを出力し、Ａ≦Ｂの場合、信号Ｂ＆ｊを出力してもよい。

図１６に戻り、トーナメント回路のリーフノードにはＸ／２個の最大値選出回路３４５が配置される。リーフノードの各最大値選出回路３４５にはＸ個のクラスカウンタ３２のうち隣り合う２個のクラスカウンタ３２の各カウンタ値とそれら２個のクラスカウンタ３２の各識別番号を結合した信号が入力される。

トーナメント回路の２段目にはＸ／２^２個の最大値選出回路３４５が配置される。２段目の各最大値選出回路３４５にはリーフノードの隣り合う２個の最大値選出回路３４５から出力される信号が入力される。

トーナメント回路のルートノードには１個の最大値選出回路３４５が配置される。そして、ルートノードの最大値選出回路３４５から、Ｘ個のクラスカウンタ３２の最大カウント値ｍａｘ（Ｃｎ_１，…，Ｃｎ_Ｘ）およびそのクラスカウンタ３２の識別番号であるｃｌａｓｓ ｉｎｄｅｘを結合した信号が出力される。

上記構成の最大カウンタ検出回路３４によると、Ｘ個のクラスカウンタ３２の最大値を１クロックサイクルで決定することができるため、特に高速処理に適している。

以上のように、本実施形態によると、再構成可能なクロックカウント式連想メモリ１０によって検索データと各参照データとの距離がクロック数に変換されて、距離に応じたタイミングで各参照データに対応するマッチ信号がアクティブとなる。そして、ｋ近傍クラスタリング回路３０によって、より先にアクティブになったｋ個のマッチ信号に対応するｋ個のクラスデータをクラス別に分類した場合にデータ数が最大となるクラスが判定される。このようにして、ｋ近傍法に基づいた検索データのクラス分けが実現される。また、複数のエレメント回路７０をさまざまにつなぎ替えて参照データの次元数および個数を任意に拡縮することができる。これにより、アプリケーションに応じて再構成可能なｋ近傍法連想メモリ１００を最適に再構成して、再構成可能なｋ近傍法連想メモリ１００に割り当てられたリソースを最大限利用することができる。

なお、本実施形態では、再構成可能なクロックカウント式連想メモリ１０から出力される複数のマッチ信号のいずれかがアクティブになるごとにクラス識別が行われるため、距離情報が欠落してしまう。そこで、例えば、クラス識別回路３３にカウンタを設けて、各マッチ信号がアクティブになるまでの時間情報（すなわち時間換算した距離情報）を保持するようにしてもよい。その場合、時間情報を用いて、検索データにより距離の近い参照データの重みを大きくするようにクラスデータの重み付けを行って、より高度なクラス判別を行うことができる。また、アクティブとなったｋ個のマッチ信号に対応する参照データのうち、検索データとの距離が閾値以上のものは除外してｋ個以下でｋ近傍法を適用することも可能である。

また、先行文献２の発明に係るｋ近傍法連想メモリでは、複数の加算器をツリー状に接続してマッチ信号カウント回路を構成し、クロックカウント式連想メモリから出力されるＲ個のマッチ信号を当該マッチ信号カウント回路に接続して、より先にアクティブになったｋ個のマッチ信号をカウントしていた。これに対して、本実施形態に係る再構成可能なｋ近傍法連想メモリ１００では、そのような加算器ツリーを使用せずにより先にアクティブになったｋ個のマッチ信号をカウントすることができるため、回路規模、消費電力、および遅延時間をより小さくすることができる。

１００ 再構成可能なｋ近傍法連想メモリ
１０ 再構成可能なクロックカウント式連想メモリ
２０ 制御回路
２１ マッチ信号アクティブ検出回路
２２ ＯＲゲート
３０ ｋ近傍クラスタリング回路
３１ クラスデータメモリ
３２ クラスカウンタ
３３ クラス識別回路
３３１ マッチ信号検出回路
３４ 最大カウンタ検出回路
３４１ ダウンカウンタ
３４２ 一致検出回路
３４５ 最大値選出回路
３５ ｋ−マッチ信号数一致検出回路
４０ 参照データ検索回路
５０ スイッチ回路
６０ メモリ（回路構成情報記憶回路）
７０ エレメント回路
ＳＣ 参照データ保存回路
ＤＰ 距離計算回路
ＤＣ 距離／クロック数変換回路

Claims (8)

1. それぞれが、参照データを保存する参照データ保存回路と、検索データと前記参照データ保存回路に保存されている前記参照データとの距離を計算する距離計算回路と、トリガー信号を受けてクロック信号のカウント動作を開始し、前記距離に応じたクロック数をカウントしたタイミングを示すマッチ信号を出力する距離／クロック数変換回路とを有する、複数のエレメント回路と、
   前記複数のエレメント回路のそれぞれに対応して設けられ、それぞれが、与えられた回路構成信号に応じて、前段のエレメント回路から出力される前記マッチ信号を次段のエレメント回路に前記トリガー信号として供給するか否かを制御する、複数のスイッチ回路と、
   ｋ近傍法に従って前記検索データのクラスを判定するｋ近傍クラスタリング回路とを備え、
   前記スイッチ回路でカスケード接続された複数の前記エレメント回路によって、個別の参照データを保存し、当該参照データと前記検索データとの距離を計算し、当該距離に応じたクロック数をカウントしたタイミングを示すマッチ信号を出力する複数の参照データ検索回路からなる再構成可能なクロックカウント式連想メモリが構成され、
   前記ｋ近傍クラスタリング回路は、前記再構成可能なクロックカウント式連想メモリから出力される複数のマッチ信号のうちいずれかｋ個のマッチ信号がアクティブになるまでの間、前記複数のマッチ信号の少なくとも一つがアクティブになるごとに、前記複数の参照データ検索回路のそれぞれが保存する参照データのクラスを表す複数のクラスデータから当該アクティブになった少なくとも一つのマッチ信号のそれぞれに対応するクラスデータを選択し、当該選択した全部でｋ個のクラスデータをクラス別に分類した場合においてデータ数が最大となるクラスを判定するように構成されている
   ことを特徴とする再構成可能なｋ近傍法連想メモリ。
2. 前記ｋ近傍クラスタリング回路が、
   前記複数のクラスデータを保持するクラスデータメモリと、
   Ｘ個のクラスのそれぞれに対応するＸ個のクラスカウンタと、
   前記アクティブになった少なくとも一つのマッチ信号を順次選択し、当該選択したマッチ信号に対応するクラスデータを前記クラスデータメモリから読み出し、当該読み出したクラスデータによって表されるクラスに対応するクラスカウンタをカウントアップし、前記アクティブになった少なくとも一つのマッチ信号をすべて選択し終わると終了信号を出力するクラス識別回路と、
   前記Ｘ個のクラスカウンタの中からカウント値が最大のクラスカウンタを見つける最大カウンタ検出回路と、
   前記クラス識別回路がアクティブになったマッチ信号を一つ選択するごとにカウントアップし、カウント値がｋに一致したことを検出するｋ−マッチ信号数一致検出回路とを有するものであり、
   前記再構成可能なｋ近傍法連想メモリが、前記複数のマッチ信号の少なくとも一つがアクティブになると前記再構成可能なクロックカウント式連想メモリの動作を停止させて前記クラス識別回路を動作させ、前記クラス識別回路から前記終了信号が出力されると前記クラス識別回路の動作を停止させて前記再構成可能なクロックカウント式連想メモリを動作させる制御回路を備え、
   前記再構成可能なクロックカウント式連想メモリが、前記ｋ−マッチ信号数一致検出回路によって前記カウント値がｋに一致したことが検出されたとき、動作を停止するように構成されている、請求項１に記載の再構成可能なｋ近傍法連想メモリ。
3. 前記制御回路が、
   前記複数のスイッチ回路のそれぞれに対応して設けられ、対応するスイッチ回路が前記回路構成信号に応じて選択的に出力する前段のエレメント回路のマッチ信号がアクティブになってから前記クラス識別回路から前記終了信号が出力されるまでの間だけアクティブになる検出信号を出力する複数のマッチ信号アクティブ検出回路と、
   前記複数のマッチ信号アクティブ検知回路から出力される複数の検出信号の論理和を演算するＯＲゲートとを有し、
   前記ＯＲゲートの出力信号で前記クラス識別回路および前記再構成可能なクロックカウント式連想メモリの動作を制御する、請求項２に記載の再構成可能なｋ近傍法連想メモリ。
4. 前記クラス識別回路が、前記複数のスイッチ回路のそれぞれに対応して設けられ、対応するスイッチ回路が前記回路構成信号に応じて選択的に出力する前段のエレメント回路のマッチ信号がアクティブであることを検出して前記クラスデータメモリに当該マッチ信号に対応するクラスデータを選択する選択信号を出力する複数のマッチ信号検出回路を有し、
   前記複数のマッチ信号検出回路が、動作開始信号を伝搬するように直列に接続されており、
   前記複数のマッチ信号検出回路のそれぞれが、前記対応するスイッチ回路から出力されるマッチ信号が非アクティブのとき、入力された前記動作開始信号をすぐさま次段に伝達し、前記対応するスイッチ回路から出力されるマッチ信号がアクティブのとき、前記動作開始信号を受けて前記選択信号を出力してから前記動作開始信号を次段に伝達するように構成されている、請求項２および３いずれか一つに記載の再構成可能なｋ近傍法連想メモリ。
5. 前記最大カウンタ検出回路が、
   初期値からカウント値をカウントダウンするダウンカウンタと、
   前記Ｘ個のクラスカウンタのそれぞれに対応して設けられ、対応するクラスカウンタのカウント値と前記ダウンカウンタのカウント値との一致を検出するＸ個の一致検出回路とを有し、
   前記ダウンカウンタのカウント値がカウントダウンされている間に、前記Ｘ個の一致検出回路のうちのいずれか一つによって前記ダウンカウンタのカウント値と対応するクラスカウンタのカウント値との一致が検出されたとき、前記ダウンカウンタのカウント動作を停止させる、請求項２ないし４のいずれか一つに記載の再構成可能なｋ近傍法連想メモリ。
6. 前記最大カウンタ検出回路が、２入力１出力の複数の最大値選出回路がツリー状に接続されてなり、リーフノードの複数の最大値選出回路に前記Ｘ個のクラスカウンタの各カウント値および各クラスカウンタの識別番号を結合した各信号が入力され、ルートノードの最大値選出回路から前記Ｘ個のクラスカウンタの最大カウント値およびそのクラスカウンタの識別番号を結合した信号を出力するトーナメント回路であり、
   前記最大値選出回路が、第１のクラスカウンタのカウント値および前記第１のクラスカウンタの識別番号を結合した第１の信号、および第２のクラスカウンタのカウント値および前記第２のクラスカウンタの識別番号を結合した第２の信号を受け、前記第１および第２のクラスカウンタのうちカウント値が大きい方のクラスカウンタのカウント値およびそのクラスカウンタの識別番号を結合した第３の信号を出力する、請求項２ないし４のいずれか一つに記載の再構成可能なｋ近傍法連想メモリ。
7. 回路構成情報を記憶し、当該回路構成情報に基づいて前記複数のスイッチ回路のそれぞれに前記回路構成信号を出力する回路構成情報記憶回路を備えている
   ことを特徴とする請求項１ないし請求項３のいずれかに記載の再構成可能なｋ近傍法連想メモリ。
8. 前記回路構成情報記憶回路が不揮発性メモリで構成されている
   ことを特徴とする請求項７に記載の再構成可能なｋ近傍法連想メモリ。

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