JP6405814B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置および半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

図７は、従来の半導体装置の第１の例を示す断面図である。図７に示すように、半導体装置は、ｎ型炭化珪素基板１０１のおもて面上にｎ型炭化珪素層１０２を有する。ｎ型炭化珪素層１０２の表面領域に複数のｐ型領域１０３が設けられている。ｐ型領域１０３の表面領域にｎ型ソース領域１０４及びｐ型コンタクト領域１０５が設けられている。ｎ型ソース領域１０４とｎ型炭化珪素層１０２との間のｐ型領域１０３の上にゲート絶縁膜１０６を介してゲート電極１０７が設けられている。ｎ型ソース領域１０４及びｐ型コンタクト領域１０５にソース電極１０８が接している。ｎ型炭化珪素基板１０１の裏面にはドレイン電極１０９が設けられている（例えば、特許文献１参照）。   FIG. 7 is a cross-sectional view showing a first example of a conventional semiconductor device. As shown in FIG. 7, the semiconductor device has n-type silicon carbide layer 102 on the front surface of n-type silicon carbide substrate 101. A plurality of p-type regions 103 are provided in the surface region of n-type silicon carbide layer 102. An n-type source region 104 and a p-type contact region 105 are provided in the surface region of the p-type region 103. A gate electrode 107 is provided on a p-type region 103 between the n-type source region 104 and the n-type silicon carbide layer 102 with a gate insulating film 106 interposed therebetween. A source electrode 108 is in contact with the n-type source region 104 and the p-type contact region 105. A drain electrode 109 is provided on the back surface of the n-type silicon carbide substrate 101 (see, for example, Patent Document 1).

図８は、従来の半導体装置の第２の例を示す断面図である。図８に示すように、半導体装置は、ｎ型炭化珪素基板２０１のおもて面上にｎ型炭化珪素層２０２を有する。ｎ型炭化珪素層２０２の表面領域に複数のｐ型ベース領域２１０が設けられている。ｐ型ベース領域２１０及びｎ型炭化珪素層２０２の上にｐ型炭化珪素層２１１が設けられている。ｐ型炭化珪素層２１１において、隣り合うｐ型ベース領域２１０とｐ型ベース領域２１０との間のｎ型炭化珪素層２０２の上には、ｎ型領域２１２が設けられている。ｐ型炭化珪素層２１１において、各ｐ型ベース領域２１０の上には、ｐ型領域２０３、ｎ型ソース領域２０４及びｐ型コンタクト領域２０５が設けられている。ｎ型ソース領域２０４とｎ型領域２１２との間のｐ型領域２０３の上にゲート絶縁膜２０６を介してゲート電極２０７が設けられている。ｎ型ソース領域２０４及びｐ型コンタクト領域２０５にソース電極２０８が接している。ｎ型炭化珪素基板２０１の裏面にはドレイン電極２０９が設けられている（例えば、特許文献２参照）。   FIG. 8 is a cross-sectional view showing a second example of a conventional semiconductor device. As shown in FIG. 8, the semiconductor device has n-type silicon carbide layer 202 on the front surface of n-type silicon carbide substrate 201. A plurality of p-type base regions 210 are provided in the surface region of n-type silicon carbide layer 202. A p-type silicon carbide layer 211 is provided on p-type base region 210 and n-type silicon carbide layer 202. In p-type silicon carbide layer 211, n-type region 212 is provided on n-type silicon carbide layer 202 between adjacent p-type base region 210 and p-type base region 210. In p-type silicon carbide layer 211, p-type region 203, n-type source region 204, and p-type contact region 205 are provided on each p-type base region 210. A gate electrode 207 is provided on the p-type region 203 between the n-type source region 204 and the n-type region 212 with a gate insulating film 206 interposed therebetween. A source electrode 208 is in contact with the n-type source region 204 and the p-type contact region 205. A drain electrode 209 is provided on the back surface of the n-type silicon carbide substrate 201 (see, for example, Patent Document 2).

特開２０１３−１８７３０２号公報JP 2013-187302 A 特開２０１３−１０２１０６号公報JP 2013-102106 A

しかしながら、上述した従来の半導体装置には、図７または図８に示すように、寄生ＮＰＮトランジスタ３００及び寄生ダイオード３０１が内蔵されている。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）のオン動作時にｐ型領域１０３，２１０に電流が集中し易いため、大電流が流れるとｐ型領域１０３，２１０の電位が上昇してしまう。それによって、寄生ＮＰＮトランジスタ３００が動作するため、素子の破壊に至るという問題点がある。また、素子面積に対するｐ型領域１０３，２１０の占有面積が小さいと、ｐ型炭化珪素半導体に対する電極のコンタクト抵抗が高いため、寄生ダイオード３０１の順方向電圧降下（Ｖｆ）の増加を招くという問題点がある。   However, the conventional semiconductor device described above incorporates a parasitic NPN transistor 300 and a parasitic diode 301 as shown in FIG. When a MOSFET (Metal Oxide Semiconductor Field-Effect Transistor) is turned on, the current tends to concentrate on the p-type regions 103 and 210. Therefore, when a large current flows, the potential of the p-type regions 103 and 210 increases. Resulting in. As a result, the parasitic NPN transistor 300 operates, leading to a problem that the element is destroyed. Further, if the area occupied by p-type regions 103 and 210 with respect to the element area is small, the contact resistance of the electrode with respect to the p-type silicon carbide semiconductor is high, leading to an increase in the forward voltage drop (Vf) of parasitic diode 301. There is.

この発明は、上述した従来技術による問題点を解消するため、破壊耐量を向上させることができることを目的とする。また、この発明は、寄生ダイオードの順方向電圧降下（Ｖｆ）の増加を抑制することができることを目的とする。   An object of the present invention is to improve the breakdown tolerance in order to solve the above-mentioned problems caused by the prior art. Another object of the present invention is to suppress an increase in the forward voltage drop (Vf) of the parasitic diode.

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板の第１主面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型領域と、前記第２導電型領域の表面領域に設けられた第１導電型ソース領域と、前記第２導電型領域の表面領域に設けられた、前記第２導電型領域よりも不純物濃度の高い第２導電型コンタクト領域と、前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第１導電型炭化珪素基板の第２主面上に設けられたドレイン電極と、を備え、前記第１導電型炭化珪素層の表面領域は分散した複数の島状であり、前記第１導電型炭化珪素層の島状の表面領域は、前記第２導電型領域に囲まれており、かつ当該第２導電型領域を介してリング状の前記第１導電型ソース領域にも囲まれており、前記ゲート電極は、前記第１導電型炭化珪素層の島状の表面領域を覆う島状であり、島状の当該ゲート電極の一方向に隣り合う当該ゲート電極同士を繋ぐ配線部を有し、前記第２導電型コンタクト領域は、前記ゲート電極の前記配線部及び前記第１導電型ソース領域の周囲に設けられていることを特徴とする。 In order to solve the above-described problems and achieve the object, a semiconductor device according to the present invention includes a first conductivity type silicon carbide substrate and the first conductivity type silicon carbide substrate provided on the first main surface. A first conductivity type silicon carbide layer having an impurity concentration lower than that of the first conductivity type silicon carbide substrate; a second conductivity type region provided in a part of a surface region of the first conductivity type silicon carbide layer; A first conductivity type source region provided in the surface region of the conductivity type region, and a second conductivity type contact region having a higher impurity concentration than the second conductivity type region, provided in the surface region of the second conductivity type region. A source electrode in contact with the first conductivity type source region and the second conductivity type contact region, and the first conductivity type silicon carbide layer and the first conductivity type source region of the second conductivity type region. Gate insulating film provided on the surface of the region A surface region of the first conductivity type silicon carbide layer, comprising: a gate electrode provided on the gate insulating film; and a drain electrode provided on the second main surface of the first conductivity type silicon carbide substrate. Is a plurality of dispersed islands, and the island-shaped surface region of the first conductivity type silicon carbide layer is surrounded by the second conductivity type region and is ring-shaped through the second conductivity type region. of are also surrounded by the first conductivity type source region, said gate electrode is an island shape covering the island-like surface region of the first conductivity type silicon carbide layer, unidirectional islands of the gate electrode And the second conductive type contact region is provided around the wiring unit of the gate electrode and the first conductive type source region. To do.

また、この発明にかかる半導体装置は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板の第１主面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型ベース領域と、前記第１導電型炭化珪素層の表面上に設けられた第２導電型炭化珪素層と、前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に接するように設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型領域と、前記第２導電型炭化珪素層の表面領域に前記第１導電型領域から離れて設けられた、前記第１導電型領域よりも不純物濃度の高い第１導電型ソース領域と、前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第２導電型ベース領域に接するように設けられた、前記第２導電型ベース領域よりも不純物濃度の高い第２導電型コンタクト領域と、前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、前記第２導電型炭化珪素層の、前記第１導電型領域と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第１導電型炭化珪素基板の第２主面上に設けられたドレイン電極と、を備え、前記第１導電型領域は分散した複数の島状であり、島状の前記第１導電型領域は、前記第２導電型炭化珪素層に囲まれており、かつ当該第２導電型炭化珪素層を介してリング状の前記第１導電型ソース領域にも囲まれており、前記ゲート電極は、島状の前記第１導電型領域を覆う島状であり、島状の当該ゲート電極の一方向に隣り合う当該ゲート電極同士を繋ぐ配線部を有し、前記第２導電型コンタクト領域は、前記ゲート電極の前記配線部及び前記第１導電型ソース領域の周囲に設けられていることを特徴とする。 The semiconductor device according to the present invention has a first conductivity type silicon carbide substrate and an impurity concentration higher than that of the first conductivity type silicon carbide substrate provided on the first main surface of the first conductivity type silicon carbide substrate. A first conductivity type silicon carbide layer having a low thickness, a second conductivity type base region provided in a part of a surface region of the first conductivity type silicon carbide layer, and a surface provided on the surface of the first conductivity type silicon carbide layer. The second conductivity type silicon carbide layer, and the second conductivity type silicon carbide layer provided so as to penetrate the second conductivity type silicon carbide layer and contact the first conductivity type silicon carbide layer. A first conductivity type region having an impurity concentration lower than that of the one conductivity type silicon carbide substrate, and the first conductivity type region provided in a surface region of the second conductivity type silicon carbide layer apart from the first conductivity type region; A first conductivity type source region having a higher impurity concentration and the second conductivity type A second conductivity type contact region having a higher impurity concentration than the second conductivity type base region, provided in the silicon nitride layer so as to penetrate the second conductivity type silicon carbide layer and contact the second conductivity type base region; And the source electrode in contact with the first conductivity type source region and the second conductivity type contact region, and the second conductivity type silicon carbide layer sandwiched between the first conductivity type region and the first conductivity type source region. A gate insulating film provided on the surface of the region, a gate electrode provided on the gate insulating film, a drain electrode provided on the second main surface of the first conductivity type silicon carbide substrate, The first conductivity type region has a plurality of dispersed island shapes, the island-shaped first conductivity type region is surrounded by the second conductivity type silicon carbide layer, and the second conductivity type through type silicon carbide layer ring of the first Are also surrounded by the conductivity type source region, said gate electrode is an island shape covering the island-shaped first conductivity type region, connecting the gate electrodes adjacent to each other in one direction of the island-shaped corresponding gate electrode It has a wiring portion, and the second conductivity type contact region is provided around the wiring portion of the gate electrode and the first conductivity type source region.

また、前記第２導電型コンタクト領域は、前記ゲート電極、及び隣り合う前記ゲート電極同士を繋ぐ配線部から０．５μｍ以上離れていることを特徴とする。   Further, the second conductivity type contact region is separated from the gate electrode and a wiring part connecting the adjacent gate electrodes by 0.5 μm or more.

また、この発明にかかる半導体装置の製造方法は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板の第１主面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型領域と、前記第２導電型領域の表面領域に設けられた第１導電型ソース領域と、前記第２導電型領域の表面領域に設けられた、前記第２導電型領域よりも不純物濃度の高い第２導電型コンタクト領域と、前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第１導電型炭化珪素基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、前記第１導電型炭化珪素層の表面領域を分散した複数の島状にするとともに、前記第１導電型炭化珪素層の島状の表面領域を、前記第２導電型領域で囲み、かつ当該第２導電型領域を介してリング状の前記第１導電型ソース領域で囲むように形成する第１工程と、前記第１導電型炭化珪素層の島状の表面領域を覆う島状に前記ゲート電極を形成し、かつ島状の当該ゲート電極の一方向に隣り合う当該ゲート電極同士を繋ぐ配線部を形成する第２工程と、前記第１工程の後、前記第２工程の前に、前記第２導電型コンタクト領域を、前記ゲート電極の前記配線部及び前記第１導電型ソース領域の周囲に形成する第３工程と、を含むことを特徴とする。 According to another aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: a first conductivity type silicon carbide substrate; and the first conductivity type silicon carbide substrate provided on the first main surface of the first conductivity type silicon carbide substrate. A first conductivity type silicon carbide layer having a low impurity concentration, a second conductivity type region provided in a part of a surface region of the first conductivity type silicon carbide layer, and a surface region of the second conductivity type region. A first conductivity type source region, a second conductivity type contact region having an impurity concentration higher than that of the second conductivity type region provided in a surface region of the second conductivity type region, and the first conductivity type source. A source electrode in contact with the region and the second conductivity type contact region; and a surface of the second conductivity type region between the first conductivity type silicon carbide layer and the first conductivity type source region. And a gate insulating film formed on the gate insulating film. Is a gate electrode, a drain electrode provided on the second major surface of said first conductivity type silicon carbide substrate, in the manufacturing method of a semiconductor device having a surface region of the first conductivity type silicon carbide layer as well as a plurality of islands dispersed, the island-like surface region of a first conductivity type silicon carbide layer, enclosed in the second conductivity type region, and a ring-shaped said first through said second conductivity type region a first step of forming so as to surround one conductivity type source region, the said gate electrode is formed on the first conductivity type island covering the island-like surface region of the silicon carbide layer, and the island of the gate electrode A second step of forming a wiring portion that connects the gate electrodes adjacent to each other in one direction; and after the first step and before the second step, the second conductivity type contact region is formed on the gate electrode. shape around the wiring portion and the first conductivity type source region Characterized in that it comprises a third step of, the.

また、この発明にかかる半導体装置の製造方法は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板の第１主面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型ベース領域と、前記第１導電型炭化珪素層の表面上に設けられた第２導電型炭化珪素層と、前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に接するように設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型領域と、前記第２導電型炭化珪素層の表面領域に前記第１導電型領域から離れて設けられた、前記第１導電型領域よりも不純物濃度の高い第１導電型ソース領域と、前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第２導電型ベース領域に接するように設けられた、前記第２導電型ベース領域よりも不純物濃度の高い第２導電型コンタクト領域と、前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、前記第２導電型炭化珪素層の、前記第１導電型領域と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第１導電型炭化珪素基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、前記第１導電型領域を分散した複数の島状にするとともに、島状の前記第１導電型領域を、前記第２導電型炭化珪素層で囲み、かつ当該第２導電型炭化珪素層を介してリング状の前記第１導電型ソース領域で囲むように形成する第１工程と、島状の前記第１導電型領域を覆う島状に前記ゲート電極を形成し、かつ島状の当該ゲート電極の一方向に隣り合う当該ゲート電極同士を繋ぐ配線部を形成する第２工程と、前記第１工程の後、前記第２工程の前に、前記第２導電型コンタクト領域を、前記ゲート電極の前記配線部及び前記第１導電型ソース領域の周囲に形成する第３工程と、を含むことを特徴とする。 According to another aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: a first conductivity type silicon carbide substrate; and the first conductivity type silicon carbide substrate provided on the first main surface of the first conductivity type silicon carbide substrate. A first conductivity type silicon carbide layer having a low impurity concentration, a second conductivity type base region provided in a part of a surface region of the first conductivity type silicon carbide layer, and a surface of the first conductivity type silicon carbide layer. A second conductive type silicon carbide layer provided on the first conductive type silicon carbide layer, and the second conductive type silicon carbide layer provided so as to penetrate the second conductive type silicon carbide layer and contact the first conductive type silicon carbide layer; The first conductivity type region having an impurity concentration lower than that of the first conductivity type silicon carbide substrate and the surface region of the second conductivity type silicon carbide layer provided apart from the first conductivity type region. A first conductivity type source region having a higher impurity concentration than the conductivity type region; Second conductivity type having a higher impurity concentration than the second conductivity type base region provided in the two conductivity type silicon carbide layer so as to penetrate the second conductivity type silicon carbide layer and to be in contact with the second conductivity type base region Type contact region, source electrode in contact with the first conductivity type source region and the second conductivity type contact region, and the first conductivity type region and the first conductivity type source region of the second conductivity type silicon carbide layer A gate insulating film provided on the surface of the region sandwiched between the gate insulating film, a gate electrode provided on the gate insulating film, and a second main surface of the first conductivity type silicon carbide substrate. In the method of manufacturing a semiconductor device including a drain electrode, the first conductivity type region is formed into a plurality of islands dispersed, and the island-shaped first conductivity type region is formed as the second conductivity type silicon carbide layer. And the second guide Type a first step of forming such through the silicon carbide layer surrounded by a ring-shaped first conductivity type source region, forming the gate electrode in an island shape covering the island-shaped first conductivity type region, and A second step of forming a wiring portion connecting the gate electrodes adjacent to each other in one direction of the island-shaped gate electrode; and the second conductivity type contact region after the first step and before the second step. Forming a third step around the wiring portion of the gate electrode and the first conductivity type source region.

この発明によれば、ゲート電極を囲むように第２導電型領域が配置されることによって、第２導電型領域の面積が増え、ドレイン電極に高電圧が印加された場合のアバランシェキャリアを引き抜く面積が増えるため、大電流でも十分な遮断能力を確保できる。また、ゲート電極を囲むように第２導電型領域が配置されることによって、第２導電型コンタクト領域の面積が増えるため、内蔵の寄生ダイオードの実効面積が増加し、第２導電型領域からのキャリアの注入量が増える。また、ゲート絶縁膜を熱酸化で形成する場合、高濃度のｐ型コンタクト領域上のゲート絶縁膜が薄くなるのを防ぐことができるため、ゲート絶縁膜の信頼性が向上する。   According to the present invention, the second conductivity type region is disposed so as to surround the gate electrode, whereby the area of the second conductivity type region is increased, and the area where the avalanche carrier is extracted when a high voltage is applied to the drain electrode. Therefore, sufficient interruption capability can be secured even with a large current. Moreover, since the area of the second conductivity type contact region is increased by arranging the second conductivity type region so as to surround the gate electrode, the effective area of the built-in parasitic diode is increased. The amount of carrier injection increases. In addition, when the gate insulating film is formed by thermal oxidation, the gate insulating film on the high-concentration p-type contact region can be prevented from being thinned, so that the reliability of the gate insulating film is improved.

本発明によれば、破壊耐量を向上させることができる。また、本発明によれば、寄生ダイオードの順方向電圧降下（Ｖｆ）の増加を抑制することができる。   According to the present invention, the breakdown tolerance can be improved. Further, according to the present invention, an increase in the forward voltage drop (Vf) of the parasitic diode can be suppressed.

本発明の実施の形態にかかる半導体装置のレイアウトの一例を示す平面図である。It is a top view which shows an example of the layout of the semiconductor device concerning embodiment of this invention. 図１の切断線Ａ−Ａにおける断面構造の一例を示す断面図である。It is sectional drawing which shows an example of the cross-section in the cutting line AA of FIG. 図１の切断線Ｂ−Ｂにおける断面構造の一例を示す断面図である。It is sectional drawing which shows an example of the cross-section in the cutting line BB of FIG. 図１の切断線Ａ−Ａにおける断面構造の別の例を示す断面図である。It is sectional drawing which shows another example of the cross-sectional structure in the cutting line AA of FIG. 図１の切断線Ｂ−Ｂにおける断面構造の別の例を示す断面図である。It is sectional drawing which shows another example of the cross-sectional structure in the cutting line BB of FIG. 本発明の参考例の半導体装置のレイアウトを示す平面図である。Is a plan view showing a layout of the semiconductor device of the reference example of the present invention. 従来の半導体装置の第１の例を示す断面図である。It is sectional drawing which shows the 1st example of the conventional semiconductor device. 従来の半導体装置の第２の例を示す断面図である。It is sectional drawing which shows the 2nd example of the conventional semiconductor device.

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。   Exemplary embodiments of a semiconductor device and a method for manufacturing the semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Further, + and − attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached thereto. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

・半導体装置の一例
図１は、本発明の実施の形態にかかる半導体装置のレイアウトの一例を示す平面図である。図２は、図１の切断線Ａ−Ａにおける断面構造の一例を示す断面図である。図３は、図１の切断線Ｂ−Ｂにおける断面構造の一例を示す断面図である。切断線Ｂ−Ｂは、隣り合うゲート電極同士を繋ぐ配線部を通り、切断線Ａ−Ａは、切断線Ｂ−Ｂに直交し、隣り合うゲート電極同士を繋ぐ配線部を通らない。 Example of Semiconductor Device FIG. 1 is a plan view showing an example of a layout of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a cross-sectional view showing an example of a cross-sectional structure taken along a cutting line AA in FIG. FIG. 3 is a cross-sectional view showing an example of a cross-sectional structure taken along a cutting line BB in FIG. The cutting line BB passes through a wiring portion that connects adjacent gate electrodes, and the cutting line AA is orthogonal to the cutting line BB and does not pass through a wiring portion that connects adjacent gate electrodes.

図１〜図３に示すように、半導体装置は、ｎ型の炭化珪素でできたｎ炭化珪素基板１、及びｎ型の炭化珪素でできたｎ-炭化珪素層２を備えている。ｎ炭化珪素基板１は、例えば炭化珪素にｎ型不純物がドーピングされた炭化珪素単結晶基板であってもよい。ｎ炭化珪素基板１は、例えばドレイン領域となる。本実施の形態の説明において、ｎ炭化珪素基板１のおもて面は第１主面であり、裏面は第２主面であるとする。 As shown in FIGS. 1 to 3, the semiconductor device includes an n silicon carbide substrate 1 made of n-type silicon carbide and an n − silicon carbide layer 2 made of n-type silicon carbide. N silicon carbide substrate 1 may be, for example, a silicon carbide single crystal substrate obtained by doping silicon carbide with an n-type impurity. The n silicon carbide substrate 1 becomes a drain region, for example. In the description of the present embodiment, it is assumed that the front surface of n silicon carbide substrate 1 is the first main surface and the back surface is the second main surface.

ｎ-炭化珪素層２は、ｎ炭化珪素基板１の第１主面上に設けられている。ｎ-炭化珪素層２の不純物濃度は、ｎ炭化珪素基板１よりも低い。ｎ-炭化珪素層２は、例えば炭化珪素にｎ型不純物がドーピングされた半導体層であってもよい。ｎ-炭化珪素層２は、例えばｎ型のドリフト層となる。 N − silicon carbide layer 2 is provided on the first main surface of n silicon carbide substrate 1. The impurity concentration of n − silicon carbide layer 2 is lower than that of n silicon carbide substrate 1. The n − silicon carbide layer 2 may be, for example, a semiconductor layer in which silicon carbide is doped with an n-type impurity. The n − silicon carbide layer 2 becomes an n-type drift layer, for example.

半導体装置は、ｎ炭化珪素基板１の第１主面側に、ＭＯＳ構造として、例えばｐ領域３、ｎソース領域４、ｐ+コンタクト領域５、ゲート絶縁膜６、ゲート電極７及びソース電極８を備えている。半導体装置は、ｎ炭化珪素基板１の第２主面側に、例えばドレイン電極９となる裏面電極を備えている。なお、図１には、ｎ-炭化珪素層２、ｐ領域３、ｎソース領域４、ｐ+コンタクト領域５、ゲート電極７及びソース電極８の平面レイアウトが示されている。図１では、ｎ-炭化珪素層２、ｐ領域３、ｎソース領域４及びｐ+コンタクト領域５の平面レイアウトを見やすくするため、左下のセルにおいてゲート電極７及びソース電極８の一部が破断されている。 The semiconductor device includes, for example, a p region 3, an n source region 4, a p + contact region 5, a gate insulating film 6, a gate electrode 7 and a source electrode 8 as a MOS structure on the first main surface side of the n silicon carbide substrate 1. I have. The semiconductor device is provided with a back electrode serving as the drain electrode 9 on the second main surface side of the n silicon carbide substrate 1, for example. FIG. 1 shows a planar layout of n − silicon carbide layer 2, p region 3, n source region 4, p + contact region 5, gate electrode 7 and source electrode 8. In FIG. 1, in order to make the planar layout of the n − silicon carbide layer 2, the p region 3, the n source region 4 and the p + contact region 5 easier to see, a part of the gate electrode 7 and the source electrode 8 is broken in the lower left cell. ing.

ｐ領域３は、ｎ-炭化珪素層２の表面領域の一部に設けられている。ｐ領域３は、ｎ-炭化珪素層２の表面領域の別の一部を囲むように設けられている。ｐ領域３は、隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａの下にも設けられている。ｐ領域３は、例えば炭化珪素にｐ型不純物がドーピングされた半導体領域であってもよい。 P region 3 is provided in part of the surface region of n − silicon carbide layer 2. P region 3 is provided so as to surround another part of the surface region of n − silicon carbide layer 2. The p region 3 is also provided under the wiring portion 7 a that connects the adjacent gate electrodes 7 to each other. The p region 3 may be a semiconductor region in which silicon carbide is doped with a p-type impurity, for example.

ｎソース領域４は、ｐ領域３の表面領域に設けられている。ｎソース領域４は、ｎ-炭化珪素層２の、ｐ領域３に囲まれる表面領域から離れて設けられている。ｎソース領域４は、ｐ領域３の、ｎ-炭化珪素層２の表面領域を囲む部分を囲むように設けられている。ｎソース領域４の不純物濃度は、ｎ-炭化珪素層２よりも高い。 The n source region 4 is provided in the surface region of the p region 3. N source region 4 is provided away from the surface region of n − silicon carbide layer 2 surrounded by p region 3. N source region 4 is provided to surround a portion of p region 3 surrounding the surface region of n − silicon carbide layer 2. The impurity concentration of n source region 4 is higher than that of n − silicon carbide layer 2.

ｐ+コンタクト領域５は、ｐ領域３の表面領域において、ｎ-炭化珪素層２の、ｐ領域３に囲まれる表面領域から離れて設けられている。ｐ+コンタクト領域５は、ｐ領域３及びｎソース領域４に接する。ｐ+コンタクト領域５は、ｎソース領域４の周囲に設けられている。ｐ+コンタクト領域５は、ゲート電極７の下、及び隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａの下には設けられていない。ｐ+コンタクト領域５は、ゲート電極７、及び隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａから０．５μｍ以上離れていてもよい。ｐ+コンタクト領域５の不純物濃度は、ｐ領域３よりも高い。 p + contact region 5 is provided in the surface region of p region 3 away from the surface region of n − silicon carbide layer 2 surrounded by p region 3. The p + contact region 5 is in contact with the p region 3 and the n source region 4. The p + contact region 5 is provided around the n source region 4. The p + contact region 5 is not provided under the gate electrode 7 and under the wiring portion 7 a that connects the adjacent gate electrode 7 and the gate electrode 7. The p + contact region 5 may be separated by 0.5 μm or more from the gate electrode 7 and the wiring portion 7 a connecting the adjacent gate electrode 7 and the gate electrode 7. The impurity concentration of p + contact region 5 is higher than that of p region 3.

ゲート絶縁膜６は、ｎ-炭化珪素層２の、ｐ領域３に囲まれる領域とｎソース領域４とに挟まれたｐ領域３の表面上に設けられている。 Gate insulating film 6 is provided on the surface of p region 3 of n − silicon carbide layer 2 sandwiched between a region surrounded by p region 3 and n source region 4.

ゲート電極７は、ゲート絶縁膜６の表面上に島状に設けられている。隣り合うゲート電極７とゲート電極７とは、配線部７ａによって接続されている。   The gate electrode 7 is provided in an island shape on the surface of the gate insulating film 6. Adjacent gate electrode 7 and gate electrode 7 are connected by a wiring portion 7a.

ソース電極８は、ｎソース領域４及びｐ+コンタクト領域５の表面に、ｎソース領域４及びｐ+コンタクト領域５に接して設けられている。ソース電極８は、ｎソース領域４及びｐ+コンタクト領域５に電気的に接続されている。ソース電極８は、図示しない層間絶縁膜によって、ゲート電極７から絶縁されている。 The source electrode 8, the surface of the n source region 4 and the p + contact region 5 is provided in contact with the n source region 4 and the p + contact region 5. Source electrode 8 is electrically connected to n source region 4 and p + contact region 5. The source electrode 8 is insulated from the gate electrode 7 by an interlayer insulating film (not shown).

ドレイン電極９は、ｎ炭化珪素基板１の第２主面上に設けられている。ドレイン電極９は、ｎ炭化珪素基板１にオーミック接合している。   Drain electrode 9 is provided on the second main surface of n silicon carbide substrate 1. Drain electrode 9 is in ohmic contact with n silicon carbide substrate 1.

・図１〜図３に示す半導体装置の製造手順の一例
まず、ｎ型の炭化珪素でできたｎ炭化珪素基板１を用意する。このｎ炭化珪素基板１の第１主面上に、例えばｎ型不純物をドーピングしながら炭化珪素でできたｎ-炭化珪素層２をエピタキシャル成長させる。 -Example of manufacturing procedure of semiconductor device shown in FIGS. 1 to 3 First, an n-silicon carbide substrate 1 made of n-type silicon carbide is prepared. On the first main surface of this n silicon carbide substrate 1, for example, an n − silicon carbide layer 2 made of silicon carbide is epitaxially grown while doping an n-type impurity.

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ-炭化珪素層２の表面領域の、ｐ領域３となる領域に、ｐ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐ領域３となるイオン注入領域の、ｎソース領域４となる領域に、ｎ型不純物をイオン注入する。 Next, a p-type impurity is ion-implanted into a region to be the p region 3 in the surface region of the n − silicon carbide layer 2 by a photolithography technique and an ion implantation method. Next, an n-type impurity is ion-implanted into a region to be the n source region 4 in the ion implantation region to be the p region 3 by photolithography and ion implantation.

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐ領域３となるイオン注入領域の、ｐ+コンタクト領域５となる領域に、ｐ型不純物をイオン注入する。なお、ｐ領域３を設けるためのイオン注入、ｎソース領域４を設けるためのイオン注入、及びｐ+コンタクト領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。 Next, a p-type impurity is ion-implanted into the region to be the p + contact region 5 in the ion implantation region to be the p region 3 by photolithography and ion implantation. The order of ion implantation for providing the p region 3, ion implantation for providing the n source region 4, and ion implantation for providing the p + contact region 5 is not limited to the order described above, and can be variously changed. is there.

次いで、熱処理（アニール）を行って、例えばｐ領域３、ｎソース領域４及びｐ+コンタクト領域５となる各イオン注入領域を活性化させる。それによって、ｐ領域３、ｎソース領域４及びｐ+コンタクト領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。 Next, heat treatment (annealing) is performed to activate each ion implantation region that becomes, for example, the p region 3, the n source region 4, and the p + contact region 5. Thereby, the p region 3, the n source region 4, and the p + contact region 5 are formed. As described above, the respective ion implantation regions may be activated collectively by one heat treatment, or may be activated by performing heat treatment every time ion implantation is performed.

次いで、ｐ領域３、ｎソース領域４及びｐ+コンタクト領域５が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。次いで、ゲート絶縁膜６の上にゲート電極７を設ける。ゲート電極７とともに、隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａも設ける。 Next, the surface on which the p region 3, the n source region 4 and the p + contact region 5 are provided is thermally oxidized, and the gate insulating film 6 is provided on the entire surface. Next, a gate electrode 7 is provided on the gate insulating film 6. In addition to the gate electrode 7, a wiring portion 7 a that connects the adjacent gate electrode 7 and the gate electrode 7 is also provided.

次いで、ｎソース領域４及びｐ+コンタクト領域５に接するように、ソース電極８を設ける。次いで、ｎ炭化珪素基板１の第２主面上に、ドレイン電極９を設ける。そして、熱処理を行って、ｎ炭化珪素基板１とドレイン電極９とをオーミック接合する。以上のようにして、図１〜図３に示す半導体装置が完成する。 Next, a source electrode 8 is provided so as to be in contact with the n source region 4 and the p + contact region 5. Next, drain electrode 9 is provided on the second main surface of n silicon carbide substrate 1. Then, heat treatment is performed to make ohmic contact between n-silicon carbide substrate 1 and drain electrode 9. As described above, the semiconductor device shown in FIGS. 1 to 3 is completed.

・半導体装置の別の例
図４は、図１の切断線Ａ−Ａにおける断面構造の別の例を示す断面図である。図５は、図１の切断線Ｂ−Ｂにおける断面構造の別の例を示す断面図である。 Another Example of Semiconductor Device FIG. 4 is a cross-sectional view showing another example of the cross-sectional structure taken along section line AA in FIG. FIG. 5 is a cross-sectional view showing another example of the cross-sectional structure taken along the cutting line BB in FIG.

図４及び図５に示すように、半導体装置は、ｎ炭化珪素基板１及びｎ-炭化珪素層２を備えている。ｎ炭化珪素基板１及びｎ-炭化珪素層２については、図２及び図３に示す例と同様であるため、重複する説明を省略する。 As shown in FIGS. 4 and 5, the semiconductor device includes an n silicon carbide substrate 1 and an n − silicon carbide layer 2. Since n silicon carbide substrate 1 and n − silicon carbide layer 2 are the same as those shown in FIGS. 2 and 3, redundant description is omitted.

半導体装置は、ｎ炭化珪素基板１の第１主面側に、ＭＯＳ構造として、例えばｐ領域３、ｎソース領域４、ｐ+コンタクト領域５、ゲート絶縁膜６、ゲート電極７、ソース電極８、ｐベース領域１０、ｐ炭化珪素層１１及びｎ-領域１２を備えている。半導体装置は、ｎ炭化珪素基板１の第２主面側に、例えばドレイン電極９となる裏面電極を備えている。なお、図４及び図５に示す例では、図１に示すｎ-炭化珪素層２がｎ-領域１２に置き換わる。 The semiconductor device has, for example, a p region 3, an n source region 4, a p + contact region 5, a gate insulating film 6, a gate electrode 7, a source electrode 8 on the first main surface side of the n silicon carbide substrate 1. A p base region 10, a p silicon carbide layer 11, and an n − region 12 are provided. The semiconductor device is provided with a back electrode serving as the drain electrode 9 on the second main surface side of the n silicon carbide substrate 1, for example. In the example shown in FIGS. 4 and 5, n − silicon carbide layer 2 shown in FIG. 1 is replaced with n − region 12.

ｐベース領域１０は、ｎ-炭化珪素層２の表面領域の一部に設けられている。ｐベース領域１０は、ｎ-炭化珪素層２の表面領域の別の一部を囲むように設けられている。ｐベース領域１０は、隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａの下にも設けられている。ｐベース領域１０は、例えば炭化珪素にｐ型不純物がドーピングされた半導体領域であってもよい。 P base region 10 is provided in part of the surface region of n − silicon carbide layer 2. P base region 10 is provided so as to surround another part of the surface region of n − silicon carbide layer 2. The p base region 10 is also provided under the wiring portion 7 a that connects the gate electrodes 7 adjacent to each other. The p base region 10 may be a semiconductor region in which silicon carbide is doped with a p-type impurity, for example.

ｐ炭化珪素層１１は、ｎ-炭化珪素層２の表面上に設けられている。ｐ炭化珪素層１１は、例えば炭化珪素にｐ型不純物がドーピングされた半導体層であってもよい。 p silicon carbide layer 11 is provided on the surface of n − silicon carbide layer 2. The p silicon carbide layer 11 may be, for example, a semiconductor layer obtained by doping silicon carbide with a p-type impurity.

ｎ-領域１２は、ｎ-炭化珪素層２の、隣り合うｐベース領域１０とｐベース領域１０との間の領域の表面上に、設けられている。ｎ-領域１２は、ｐ炭化珪素層１１を貫通して、ｎ-炭化珪素層２の、隣り合うｐベース領域１０とｐベース領域１０との間の領域に接する。ｎ-領域１２の不純物濃度は、ｎ炭化珪素基板１よりも低い。ｎ-領域１２は、例えばｐ炭化珪素層１１の一部の導電型を、ｎ型不純物のイオン注入及び熱処理によって反転させた領域であってもよい。ｎ-領域１２は、例えばｎ-炭化珪素層２とともにｎ型のドリフト領域となる。 N − region 12 is provided on the surface of the region between adjacent p base regions 10 and 10 of n − silicon carbide layer 2. N − region 12 penetrates p silicon carbide layer 11 and is in contact with the region between adjacent p base region 10 and p base region 10 of n − silicon carbide layer 2. The impurity concentration of n − region 12 is lower than that of n silicon carbide substrate 1. For example, n − region 12 may be a region obtained by inverting the conductivity type of a part of p silicon carbide layer 11 by ion implantation of n-type impurities and heat treatment. For example, n − region 12 becomes an n-type drift region together with n − silicon carbide layer 2.

ｐ領域３は、ｐ炭化珪素層１１の一部であり、ｐベース領域１０の表面上に設けられている。ｐ領域３は、ｎ-領域１２を囲むように設けられている。ｐ領域３は、隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａの下にも設けられている。 P region 3 is a part of p silicon carbide layer 11 and is provided on the surface of p base region 10. The p region 3 is provided so as to surround the n − region 12. The p region 3 is also provided under the wiring portion 7 a that connects the adjacent gate electrodes 7 to each other.

ｎソース領域４は、ｐベース領域１０の上のｐ領域３の表面領域に設けられている。ｎソース領域４は、ｎ-領域１２から離れて設けられている。ｎソース領域４は、ｐ領域３の、ｎ-領域１２を囲む部分を囲むように設けられている。ｎソース領域４の不純物濃度は、ｎ-領域１２よりも高い。 The n source region 4 is provided in the surface region of the p region 3 on the p base region 10. N source region 4 is provided apart from n − region 12. The n source region 4 is provided so as to surround a portion of the p region 3 surrounding the n − region 12. The impurity concentration of n source region 4 is higher than that of n − region 12.

ｐ+コンタクト領域５は、ｐ炭化珪素層１１において、ｐ炭化珪素層１１を貫通してｐベース領域１０に接する。ｐ+コンタクト領域５は、ｎ-領域１２から離れており、ｎソース領域４を挟んでｎ-領域１２の反対側に設けられている。ｐ+コンタクト領域５は、ｐ領域３及びｎソース領域４に接する。ｐ+コンタクト領域５は、ｎソース領域４の周囲に設けられている。ｐ+コンタクト領域５は、ゲート電極７の下、及び隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａの下には設けられていない。ｐ+コンタクト領域５は、ゲート電極７、及び隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａから０．５μｍ以上離れていてもよい。ｐ+コンタクト領域５の不純物濃度は、ｐ炭化珪素層１１よりも高い。 p + contact region 5 in p silicon carbide layer 11 penetrates p silicon carbide layer 11 and contacts p base region 10. p + contact region 5, n - and away from the region 12, across the n source region 4 n - is provided on the opposite side of the region 12. The p + contact region 5 is in contact with the p region 3 and the n source region 4. The p + contact region 5 is provided around the n source region 4. The p + contact region 5 is not provided under the gate electrode 7 and under the wiring portion 7 a that connects the adjacent gate electrode 7 and the gate electrode 7. The p + contact region 5 may be separated by 0.5 μm or more from the gate electrode 7 and the wiring portion 7 a connecting the adjacent gate electrode 7 and the gate electrode 7. The impurity concentration of p + contact region 5 is higher than that of p silicon carbide layer 11.

ゲート絶縁膜６は、ｐ炭化珪素層１１において、ｐ領域３の、ｎ-領域１２とｎソース領域４とに挟まれた領域の表面上に設けられている。 Gate insulating film 6 is provided on the surface of p silicon carbide layer 11 in a region sandwiched between n − region 12 and n source region 4 in p region 3.

ゲート電極７、隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａ、ソース電極８及びドレイン電極９については、図２及び図３に示す例と同様であるため、重複する説明を省略する。   The gate electrode 7, the wiring part 7a connecting the adjacent gate electrode 7 and the gate electrode 7, the source electrode 8 and the drain electrode 9 are the same as the example shown in FIGS. .

・図１、図４及び図５に示す半導体装置の製造手順の一例
まず、ｎ型の炭化珪素でできたｎ炭化珪素基板１を用意する。このｎ炭化珪素基板１の第１主面上に、ｎ型不純物をドーピングしながら炭化珪素でできたｎ-炭化珪素層２をエピタキシャル成長させる。 Example of Manufacturing Procedure of Semiconductor Device shown in FIGS. 1, 4 and 5 First, an n silicon carbide substrate 1 made of n-type silicon carbide is prepared. An n − silicon carbide layer 2 made of silicon carbide is epitaxially grown on the first main surface of n silicon carbide substrate 1 while doping an n-type impurity.

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ-炭化珪素層２の表面領域の、ｐベース領域１０となる領域に、ｐ型不純物をイオン注入する。次いで、ｎ-炭化珪素層２の表面上に、ｐ型不純物をドーピングしながら炭化珪素でできたｐ炭化珪素層１１をエピタキシャル成長させる。 Next, p-type impurities are ion-implanted into a region to be the p base region 10 in the surface region of the n − silicon carbide layer 2 by photolithography and ion implantation. Next, a p silicon carbide layer 11 made of silicon carbide is epitaxially grown on the surface of n − silicon carbide layer 2 while doping a p-type impurity.

次いで、例えば、フォトリソグラフィ技術及びイオン注入法によって、ｐ炭化珪素層１１の、ｎ-領域１２となる領域に、ｎ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐ炭化珪素層１１の、ｎソース領域４となる領域に、ｎ型不純物をイオン注入する。 Next, an n-type impurity is ion-implanted into a region to be the n − region 12 of the p silicon carbide layer 11 by, for example, a photolithography technique and an ion implantation method. Next, n-type impurities are ion-implanted into the region to be the n source region 4 of the p silicon carbide layer 11 by photolithography and ion implantation.

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐ炭化珪素層１１の、ｐ+コンタクト領域５となる領域に、ｐ型不純物をイオン注入する。なお、ｎ-領域１２を設けるためのイオン注入、ｎソース領域４を設けるためのイオン注入、及びｐ+コンタクト領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。 Next, a p-type impurity is ion-implanted into a region to be the p + contact region 5 of the p-silicon carbide layer 11 by a photolithography technique and an ion implantation method. The order of ion implantation for providing the n − region 12, ion implantation for providing the n source region 4, and ion implantation for providing the p + contact region 5 is not limited to the order described above, and can be variously changed. It is.

次いで、熱処理（アニール）を行って、例えばｐベース領域１０、ｎ-領域１２、ｎソース領域４及びｐ+コンタクト領域５となる各イオン注入領域を活性化させる。それによって、ｐベース領域１０、ｎ-領域１２、ｎソース領域４及びｐ+コンタクト領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。 Next, heat treatment (annealing) is performed to activate each ion implantation region that becomes, for example, the p base region 10, the n − region 12, the n source region 4, and the p + contact region 5. Thereby, a p base region 10, an n − region 12, an n source region 4 and a p + contact region 5 are formed. As described above, the respective ion implantation regions may be activated collectively by one heat treatment, or may be activated by performing heat treatment every time ion implantation is performed.

次いで、ｐ領域３、ｎソース領域４、ｐ+コンタクト領域５及びｎ-領域１２が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。次いで、ゲート絶縁膜６の上にゲート電極７を設ける。ゲート電極７とともに、隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａも設ける。 Next, the surface on which the p region 3, the n source region 4, the p + contact region 5 and the n − region 12 are provided is thermally oxidized, and the gate insulating film 6 is provided on the entire surface. Next, a gate electrode 7 is provided on the gate insulating film 6. In addition to the gate electrode 7, a wiring portion 7 a that connects the adjacent gate electrode 7 and the gate electrode 7 is also provided.

次いで、ｎソース領域４及びｐ+コンタクト領域５に接するように、ソース電極８を設ける。次いで、ｎ炭化珪素基板１の第２主面上に、ドレイン電極９を設け、熱処理を行って、ｎ炭化珪素基板１とドレイン電極９とをオーミック接合する。以上のようにして、図１、図４及び図５に示す半導体装置が完成する。 Next, a source electrode 8 is provided so as to be in contact with the n source region 4 and the p + contact region 5. Next, drain electrode 9 is provided on the second main surface of n silicon carbide substrate 1, and heat treatment is performed, so that n silicon carbide substrate 1 and drain electrode 9 are in ohmic contact. As described above, the semiconductor device shown in FIGS. 1, 4 and 5 is completed.

図１〜図５に示す例において、ソース電極８に対してドレイン電極９に正の電圧が印可された状態で、ゲート電極７にしきい値電圧Ｖｔｈ未満の電圧が印可されるとする。この場合、図２及び図３に示す例では、ｐ領域３とｎ-炭化珪素層２との間のＰＮ接合、図４及び図５に示す例では、ｐ領域３とｎ-領域１２との間のＰＮ接合が、それぞれ逆バイアスされた状態となるため、半導体装置には電流が流れない。 In the example shown in FIGS. 1 to 5, it is assumed that a voltage lower than the threshold voltage Vth is applied to the gate electrode 7 in a state where a positive voltage is applied to the drain electrode 9 with respect to the source electrode 8. In this case, in the example shown in FIGS. 2 and 3, the PN junction between the p region 3 and the n − silicon carbide layer 2, and in the example shown in FIGS. 4 and 5, the p region 3 and the n − region 12. Since the PN junctions between them are reversely biased, no current flows through the semiconductor device.

一方、図１〜図５に示す例において、ソース電極８に対してドレイン電極９に正の電圧が印可された状態で、ゲート電極７にしきい値電圧Ｖｔｈ以上の電圧が印可されるとする。この場合、ゲート電極７の下のｐ領域３に反転層が形成されるため、半導体装置には電流が流れる。このように、ゲート電極７に印加する電圧によって、半導体装置のスイッチング動作を行うことができる。   On the other hand, in the example shown in FIGS. 1 to 5, it is assumed that a voltage higher than the threshold voltage Vth is applied to the gate electrode 7 while a positive voltage is applied to the drain electrode 9 with respect to the source electrode 8. In this case, since an inversion layer is formed in the p region 3 under the gate electrode 7, a current flows through the semiconductor device. Thus, the switching operation of the semiconductor device can be performed by the voltage applied to the gate electrode 7.

・平面レイアウトの参考例
図６は、本発明の参考例の半導体装置のレイアウトを示す平面図である。図６に示すように、ｐ +コンタクト領域５は、ｎソース領域４に囲まれている。ｎソース領域４は、ｐ領域３の、ｎソース領域４とｎ-炭化珪素層２の表面領域との間の領域に囲まれている。ｐ領域３の、ｎソース領域４とｎ-炭化珪素層２の表面領域との間の領域は、ｎ-炭化珪素層２の、隣り合うセルのｐ領域３とｐ領域３との間の領域に囲まれている。なお、図４及び図５に示す例では、図６に示すｎ-炭化珪素層２がｎ-領域１２に置き換わる。 - the plan layout Example 6 is a plan view showing a layout of the semiconductor device of the reference example of the present invention. As shown in FIG. 6 , the p + contact region 5 is surrounded by the n source region 4. N source region 4 is surrounded by a region of p region 3 between n source region 4 and the surface region of n − silicon carbide layer 2. the p region 3, n source regions 4 and the n - region between the silicon carbide layer 2 of the surface area, n - region between the p region 3 and the p region 3 of the silicon carbide layer 2, adjacent cells Surrounded by In the example shown in FIGS. 4 and 5, n − silicon carbide layer 2 shown in FIG. 6 is replaced with n − region 12.

図６に示すレイアウトでは、図１に示すレイアウトに比べて、ｐ+コンタクト領域５の面積が小さいため、ドレイン電極９に高電圧が印加された場合のアバランシェキャリアを引き抜く面積が小さい。従って、図６に示すレイアウトでは、図１に示すレイアウトに比べて、大電流が流れるときの遮断能力が低くなるため、破壊耐量が低い。また、図６に示すレイアウトでは、図１に示すレイアウトに比べて、ｐ+コンタクト領域５の面積が小さいため、内蔵の寄生ダイオードの実効面積が小さい。従って、図６に示すレイアウトでは、図１に示すレイアウトに比べて、ｐ領域３またはｐベース領域１０からのホールの注入量が少なくなるため、寄生ダイオードの順方向電圧降下（Ｖｆ）が大きい。 In the layout shown in FIG. 6, the area of the p + contact region 5 is smaller than that in the layout shown in FIG. 1, so that the area for extracting the avalanche carrier when a high voltage is applied to the drain electrode 9 is small. Therefore, the layout shown in FIG. 6 has a lower breakdown capability because the interruption capability when a large current flows is lower than the layout shown in FIG. In the layout shown in FIG. 6, since the area of the p + contact region 5 is smaller than that in the layout shown in FIG. 1, the effective area of the built-in parasitic diode is small. Therefore, in the layout shown in FIG. 6, since the amount of holes injected from the p region 3 or the p base region 10 is smaller than in the layout shown in FIG. 1, the forward voltage drop (Vf) of the parasitic diode is large.

実施の形態によれば、ゲート電極７を囲むようにｐ+コンタクト領域５が配置されることによって、ｐ+コンタクト領域５の面積が増える。それによって、ドレイン電極９に高電圧が印加された場合のアバランシェキャリアを引き抜く面積が増え、大電流でも十分な遮断能力を確保できるため、破壊耐量を向上させることができる。また、内蔵の寄生ダイオードの実効面積が増加し、ｐ領域３またはｐベース領域１０からのホールの注入量が増えるため、寄生ダイオードの順方向電圧降下（Ｖｆ）の増加を抑制することができる。また、隣り合うゲート電極７とゲート電極７とを繋ぐ配線部７ａの下にｐ+コンタクト領域５を設けないことによって、ゲート絶縁膜６の耐圧低下や信頼性低下を抑制することができる。また、ｐ+コンタクト領域５がゲート電極７及び配線部７ａから０．５μｍ以上離れていることによって、ゲート絶縁膜６を熱酸化で形成する場合に高濃度のｐ+コンタクト領域５上でゲート絶縁膜６が薄くなるのを防ぐことができる。従って、ゲート絶縁膜６の信頼性が向上する。 According to the embodiment, the p + contact region 5 is arranged so as to surround the gate electrode 7, thereby increasing the area of the p + contact region 5. As a result, the area for extracting avalanche carriers when a high voltage is applied to the drain electrode 9 is increased, and a sufficient blocking capability can be secured even with a large current, so that the breakdown resistance can be improved. Further, since the effective area of the built-in parasitic diode increases and the amount of holes injected from the p region 3 or the p base region 10 increases, an increase in the forward voltage drop (Vf) of the parasitic diode can be suppressed. Further, by not providing the p + contact region 5 under the wiring portion 7a that connects the adjacent gate electrodes 7 and 7, it is possible to suppress a decrease in breakdown voltage and reliability of the gate insulating film 6. Further, since the p + contact region 5 is separated from the gate electrode 7 and the wiring part 7a by 0.5 μm or more, the gate insulation is formed on the high concentration p + contact region 5 when the gate insulating film 6 is formed by thermal oxidation. It is possible to prevent the film 6 from being thinned. Therefore, the reliability of the gate insulating film 6 is improved.

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、例えば、実施の形態ではセルの形状を四角形としたが、セルの形状は、四角形以外の多角形や円形であってもよい。   As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, in the embodiment, the first conductivity type is n-type and the second conductivity type is p-type. However, the present invention is similarly established when the first conductivity type is p-type and the second conductivity type is n-type. . In addition, for example, in the embodiment, the shape of the cell is a square, but the shape of the cell may be a polygon or a circle other than the rectangle.

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、例えば炭化珪素基板上に形成されたスイッチングデバイスとして用いることができる半導体装置に有用であり、特に、炭化珪素でできた縦型のＭＯＳＦＥＴなどの半導体装置に適している。   As described above, the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are useful for a semiconductor device that can be used, for example, as a switching device formed on a silicon carbide substrate, and in particular, a vertical device made of silicon carbide. Suitable for semiconductor devices such as type MOSFETs.

１ ｎ炭化珪素基板
２ ｎ-炭化珪素層
３ ｐ領域
４ ｎソース領域
５ ｐ+コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
７ａ 配線部
８ ソース電極
９ ドレイン電極
１０ ｐベース領域
１１ ｐ炭化珪素層
１２ ｎ-領域 1 n silicon carbide substrate 2 n - 3 carbide layer p region 4 n source region 5 p + contact region 6 the gate insulating film 7 a gate electrode 7a wiring section 8 source electrode 9 drain electrode 10 p base region 11 p silicon carbide layer 12 n - area

Claims (5)

第１導電型炭化珪素基板と、
前記第１導電型炭化珪素基板の第１主面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型領域と、
前記第２導電型領域の表面領域に設けられた第１導電型ソース領域と、
前記第２導電型領域の表面領域に設けられた、前記第２導電型領域よりも不純物濃度の高い第２導電型コンタクト領域と、
前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、
前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第１導電型炭化珪素基板の第２主面上に設けられたドレイン電極と、を備え、
前記第１導電型炭化珪素層の表面領域は分散した複数の島状であり、
前記第１導電型炭化珪素層の島状の表面領域は、前記第２導電型領域に囲まれており、かつ当該第２導電型領域を介してリング状の前記第１導電型ソース領域にも囲まれており、
前記ゲート電極は、前記第１導電型炭化珪素層の島状の表面領域を覆う島状であり、島状の当該ゲート電極の一方向に隣り合う当該ゲート電極同士を繋ぐ配線部を有し、
前記第２導電型コンタクト領域は、前記ゲート電極の前記配線部及び前記第１導電型ソース領域の周囲に設けられていることを特徴とする半導体装置。 A first conductivity type silicon carbide substrate;
A first conductivity type silicon carbide layer having an impurity concentration lower than that of the first conductivity type silicon carbide substrate provided on the first main surface of the first conductivity type silicon carbide substrate;
A second conductivity type region provided in a part of a surface region of the first conductivity type silicon carbide layer;
A first conductivity type source region provided in a surface region of the second conductivity type region;
A second conductivity type contact region provided in a surface region of the second conductivity type region and having a higher impurity concentration than the second conductivity type region;
A source electrode in contact with the first conductivity type source region and the second conductivity type contact region;
A gate insulating film provided on a surface of a region of the second conductivity type region sandwiched between the first conductivity type silicon carbide layer and the first conductivity type source region;
A gate electrode provided on the gate insulating film;
A drain electrode provided on the second main surface of the first conductivity type silicon carbide substrate,
The surface region of the first conductivity type silicon carbide layer is a plurality of dispersed islands ,
The island-like surface region of a first conductivity type silicon carbide layer, the second is surrounded by a conductive type region, and also to the ring of the first conductivity type source region through a second conductive type region Surrounded,
The gate electrode is an island shape that covers the island-shaped surface region of the first conductivity type silicon carbide layer, and has a wiring portion that connects the gate electrodes adjacent to each other in one direction of the island-shaped gate electrode,
The semiconductor device according to claim 1, wherein the second conductivity type contact region is provided around the wiring portion of the gate electrode and the first conductivity type source region. 第１導電型炭化珪素基板と、
前記第１導電型炭化珪素基板の第１主面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型ベース領域と、
前記第１導電型炭化珪素層の表面上に設けられた第２導電型炭化珪素層と、
前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に接するように設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型領域と、
前記第２導電型炭化珪素層の表面領域に前記第１導電型領域から離れて設けられた、前記第１導電型領域よりも不純物濃度の高い第１導電型ソース領域と、
前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第２導電型ベース領域に接するように設けられた、前記第２導電型ベース領域よりも不純物濃度の高い第２導電型コンタクト領域と、
前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、
前記第２導電型炭化珪素層の、前記第１導電型領域と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第１導電型炭化珪素基板の第２主面上に設けられたドレイン電極と、を備え、
前記第１導電型領域は分散した複数の島状であり、
島状の前記第１導電型領域は、前記第２導電型炭化珪素層に囲まれており、かつ当該第２導電型炭化珪素層を介してリング状の前記第１導電型ソース領域にも囲まれており、
前記ゲート電極は、島状の前記第１導電型領域を覆う島状であり、島状の当該ゲート電極の一方向に隣り合う当該ゲート電極同士を繋ぐ配線部を有し、
前記第２導電型コンタクト領域は、前記ゲート電極の前記配線部及び前記第１導電型ソース領域の周囲に設けられていることを特徴とする半導体装置。 A first conductivity type silicon carbide substrate;
A first conductivity type silicon carbide layer having an impurity concentration lower than that of the first conductivity type silicon carbide substrate provided on the first main surface of the first conductivity type silicon carbide substrate;
A second conductivity type base region provided in a part of a surface region of the first conductivity type silicon carbide layer;
A second conductivity type silicon carbide layer provided on a surface of the first conductivity type silicon carbide layer;
The second conductivity type silicon carbide layer has an impurity concentration higher than that of the first conductivity type silicon carbide substrate provided so as to penetrate the second conductivity type silicon carbide layer and to be in contact with the first conductivity type silicon carbide layer. A low first conductivity type region;
A first conductivity type source region having an impurity concentration higher than that of the first conductivity type region provided in a surface region of the second conductivity type silicon carbide layer apart from the first conductivity type region;
The second conductivity type silicon carbide layer has a higher impurity concentration than the second conductivity type base region provided so as to penetrate the second conductivity type silicon carbide layer and to be in contact with the second conductivity type base region. Two conductivity type contact regions;
A source electrode in contact with the first conductivity type source region and the second conductivity type contact region;
A gate insulating film provided on a surface of a region sandwiched between the first conductivity type region and the first conductivity type source region of the second conductivity type silicon carbide layer;
A gate electrode provided on the gate insulating film;
A drain electrode provided on the second main surface of the first conductivity type silicon carbide substrate,
The first conductivity type region has a plurality of dispersed islands ,
The island-shaped first conductivity type region is surrounded by the second conductivity type silicon carbide layer, and is also surrounded by the ring-shaped first conductivity type source region via the second conductivity type silicon carbide layer. And
The gate electrode is an island shape that covers the island-shaped first conductivity type region, and has a wiring portion that connects the gate electrodes adjacent to each other in one direction of the island shape gate electrode,
The semiconductor device according to claim 1, wherein the second conductivity type contact region is provided around the wiring portion of the gate electrode and the first conductivity type source region. 前記第２導電型コンタクト領域は、前記ゲート電極、及び隣り合う前記ゲート電極同士を繋ぐ配線部から０．５μｍ以上離れていることを特徴とする請求項１または２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the second conductivity type contact region is separated by 0.5 μm or more from the gate electrode and a wiring portion that connects the adjacent gate electrodes. 第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板の第１主面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型領域と、前記第２導電型領域の表面領域に設けられた第１導電型ソース領域と、前記第２導電型領域の表面領域に設けられた、前記第２導電型領域よりも不純物濃度の高い第２導電型コンタクト領域と、前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第１導電型炭化珪素基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記第１導電型炭化珪素層の表面領域を分散した複数の島状にするとともに、前記第１導電型炭化珪素層の島状の表面領域を、前記第２導電型領域で囲み、かつ当該第２導電型領域を介してリング状の前記第１導電型ソース領域で囲むように形成する第１工程と、
前記第１導電型炭化珪素層の島状の表面領域を覆う島状に前記ゲート電極を形成し、かつ島状の当該ゲート電極の一方向に隣り合う当該ゲート電極同士を繋ぐ配線部を形成する第２工程と、
前記第１工程の後、前記第２工程の前に、前記第２導電型コンタクト領域を、前記ゲート電極の前記配線部及び第１導電型ソース領域の周囲に形成する第３工程と、
を含むことを特徴とする半導体装置の製造方法。 A first conductivity type silicon carbide substrate; and a first conductivity type silicon carbide layer having a lower impurity concentration than the first conductivity type silicon carbide substrate provided on the first main surface of the first conductivity type silicon carbide substrate; , A second conductivity type region provided in a part of a surface region of the first conductivity type silicon carbide layer, a first conductivity type source region provided in a surface region of the second conductivity type region, and the second A second conductivity type contact region having a higher impurity concentration than the second conductivity type region, and a source electrode in contact with the first conductivity type source region and the second conductivity type contact region, provided in a surface region of the conductivity type region; A gate insulating film provided on a surface of the second conductivity type region sandwiched between the first conductivity type silicon carbide layer and the first conductivity type source region; and on the gate insulation film And a gate electrode provided on the first conductivity type silicon carbide group A drain electrode provided on the second major surface of a method of manufacturing a semiconductor device including a
The surface region of the first conductivity type silicon carbide layer is made into a plurality of dispersed islands, and the island shape surface region of the first conductivity type silicon carbide layer is surrounded by the second conductivity type region, and A first step of forming the ring-shaped first conductive type source region so as to surround the two conductive type regions ;
The gate electrode is formed in an island shape that covers the island-shaped surface region of the first conductivity type silicon carbide layer, and a wiring portion that connects the gate electrodes adjacent in one direction of the island-shaped gate electrode is formed. A second step;
After the first step and before the second step, a third step of forming the second conductivity type contact region around the wiring portion of the gate electrode and the first conductivity type source region;
A method for manufacturing a semiconductor device, comprising: 第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板の第１主面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型ベース領域と、前記第１導電型炭化珪素層の表面上に設けられた第２導電型炭化珪素層と、前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に接するように設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型領域と、前記第２導電型炭化珪素層の表面領域に前記第１導電型領域から離れて設けられた、前記第１導電型領域よりも不純物濃度の高い第１導電型ソース領域と、前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第２導電型ベース領域に接するように設けられた、前記第２導電型ベース領域よりも不純物濃度の高い第２導電型コンタクト領域と、前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、前記第２導電型炭化珪素層の、前記第１導電型領域と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第１導電型炭化珪素基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記第１導電型領域を分散した複数の島状にするとともに、島状の前記第１導電型領域を、前記第２導電型炭化珪素層で囲み、かつ当該第２導電型炭化珪素層を介してリング状の前記第１導電型ソース領域で囲むように形成する第１工程と、
島状の前記第１導電型領域を覆う島状に前記ゲート電極を形成し、かつ島状の当該ゲート電極の一方向に隣り合う当該ゲート電極同士を繋ぐ配線部を形成する第２工程と、
前記第１工程の後、前記第２工程の前に、前記第２導電型コンタクト領域を、前記ゲート電極の前記配線部及び前記第１導電型ソース領域の周囲に形成する第３工程と、
を含むことを特徴とする半導体装置の製造方法。 A first conductivity type silicon carbide substrate; and a first conductivity type silicon carbide layer having a lower impurity concentration than the first conductivity type silicon carbide substrate provided on the first main surface of the first conductivity type silicon carbide substrate; A second conductivity type base region provided in a part of a surface region of the first conductivity type silicon carbide layer; a second conductivity type silicon carbide layer provided on the surface of the first conductivity type silicon carbide layer; In the second conductivity type silicon carbide layer, the impurity concentration is higher than that of the first conductivity type silicon carbide substrate provided so as to penetrate the second conductivity type silicon carbide layer and contact the first conductivity type silicon carbide layer. A first conductivity type region having a lower impurity concentration and a first conductivity type having a higher impurity concentration than the first conductivity type region provided in a surface region of the second conductivity type silicon carbide layer apart from the first conductivity type region The second conductivity type carbonization in the source region and the second conductivity type silicon carbide layer A second conductivity type contact region having an impurity concentration higher than that of the second conductivity type base region, the first conductivity type source region; Provided on the surface of the region sandwiched between the first conductivity type region and the first conductivity type source region of the source electrode in contact with the second conductivity type contact region and the second conductivity type silicon carbide layer In a method for manufacturing a semiconductor device, comprising: a gate insulating film; a gate electrode provided on the gate insulating film; and a drain electrode provided on a second main surface of the first conductivity type silicon carbide substrate. ,
The first conductivity type region is formed into a plurality of dispersed islands , and the island-shaped first conductivity type region is surrounded by the second conductivity type silicon carbide layer, and the second conductivity type silicon carbide layer is interposed therebetween. A first step of surrounding the ring-shaped first conductivity type source region,
A second step of forming the gate electrode in an island shape covering the island-shaped first conductivity type region and forming a wiring portion connecting the gate electrodes adjacent to each other in one direction of the island-shaped gate electrode;
A third step of forming the second conductivity type contact region around the wiring portion of the gate electrode and the first conductivity type source region after the first step and before the second step ;
A method for manufacturing a semiconductor device, comprising:
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