JP6389622B2 - Overcharge prevention circuit - Google Patents
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Description
本発明は、過充電防止回路に関する。 The present invention relates to an overcharge prevention circuit.
従来、電源が出力した電力により蓄電池の充電を行う電力供給回路において、トランジスタのオンオフ制御により、蓄電池の過充電を防止する回路が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００７−１６６７２３号公報
2. Description of the Related Art Conventionally, in a power supply circuit that charges a storage battery with power output from a power supply, a circuit that prevents overcharging of the storage battery by on / off control of a transistor is known (see, for example, Patent Document 1).
Japanese Patent Application Laid-Open No. 2007-166723
しかしながら、従来の電力供給回路は、電源に環境エネルギーを電力に変換する環境発電装置を用いた場合、環境発電装置の出力が変化するため、過充電防止用のトランジスタを確実にオフしておくことが困難であった。 However, when the conventional power supply circuit uses an environmental power generation device that converts environmental energy into electric power as the power source, the output of the environmental power generation device changes. It was difficult.
本発明の第１の態様においては、電源と電源が出力した電力を蓄電するコンデンサとの間に設けられる過充電防止回路であって、電源の出力端子とコンデンサのコンデンサ端子とを接続するか否かを切り替える第１スイッチと、電源の出力端子を、電源の出力端子の電圧よりも小さい基準電位に接続するか否かを切り替える第２スイッチと、第１スイッチと第２スイッチとを相補動作させる充電制御部とを備える過充電防止回路を提供する。 In the first aspect of the present invention, there is provided an overcharge prevention circuit provided between a power source and a capacitor for accumulating power output from the power source, wherein the output terminal of the power source and the capacitor terminal of the capacitor are connected. A first switch for switching between the first switch, a second switch for switching whether or not the output terminal of the power supply is connected to a reference potential smaller than the voltage of the output terminal of the power supply, and the first switch and the second switch are complementarily operated. An overcharge prevention circuit including a charge control unit is provided.
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The summary of the invention does not enumerate all the features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
図１は、本発明に係る蓄電システム１０００の構成の概要を示す。蓄電システム１０００は、発電装置１０、負荷１５および電力供給回路１００を備える。
FIG. 1 shows an outline of the configuration of a
発電装置１０は、屋外光もしくは室内光などの光電変換、またはペルチェなど熱電変換素子等の環境エネルギーに基づいて発電する環境発電装置である。発電装置１０は、発電した入力電力Ｐｉｎを電力供給回路１００に出力する。発電装置１０は、一般的なシリコンタイプの太陽電池セルの他に、色素増感型太陽電池セルであってよい。また、発電装置１０は、１セルの太陽電池等で構成される入力電力Ｐｉｎの小さな発電装置であってよい。発電装置１０の入力電力Ｐｉｎは、環境光の変化に応じて増加したり減少したりする。なお、発電装置１０は、電力供給回路１００に入力電力Ｐｉｎを出力する装置として、環境発電装置以外の一般的な電源を用いることもできる。
The
電力供給回路１００は、入力端子ＶＩに入力された入力電力Ｐｉｎに応じて、負荷端子ＶＯＵＴから負荷１５に出力電力Ｐｏｕｔを出力する。電力供給回路１００は、過充電防止回路２００、切替制御部３００およびコンデンサ５００を備える。電力供給回路１００は、発電装置１０および負荷１５を自ら備えてもよい。
The
過充電防止回路２００は、コンデンサ５００の電圧を予め定められた範囲に制御して、コンデンサ５００の過充電を防止する。過充電防止回路２００は、入力端子ＶＩとコンデンサ５００との間に設けられる。過充電防止回路２００は、入力電力Ｐｉｎを供給端子ＶＤＤＣから供給電力Ｐｄｄｃとして出力するか否かを切り替える。また、過充電防止回路２００は、コンデンサ端子ＶＯの電圧が予め定められた電圧よりも小さくなると、自動的にコンデンサ５００の充電を開始する。過充電防止回路２００は、入出力部の一例であり、過充電防止機能以外の他の機能を有してよい。
The
コンデンサ５００は、入力された供給電力Ｐｄｄｃを蓄電して、切替制御部３００を介して負荷１５に出力する。コンデンサ５００は、コンデンサ端子ＶＯを備える。例えば、コンデンサ５００は、発電装置１０により過充電され得るような、小容量のコンデンサを有する。
The
切替制御部３００は、供給端子ＶＤＤＣおよびコンデンサ端子ＶＯと、負荷端子ＶＯＵＴとの接続を切り替える。例えば、切替制御部３００は、供給端子ＶＤＤＣと負荷端子ＶＯＵＴとを接続するか否かを切り替える。また、切替制御部３００は、コンデンサ端子ＶＯと負荷端子ＶＯＵＴを接続するか否かを切り替える。
The switching
負荷１５は、切替制御部３００が出力した出力電力Ｐｏｕｔにより動作する。切替制御部３００は、コンデンサ端子ＶＯの電圧に応じてオンオフを切り替える。例えば、切替制御部３００は、供給端子ＶＤＤＣおよびコンデンサ端子ＶＯの電圧が予め定められた電圧を超えた場合に、コンデンサ端子ＶＯに蓄電された電力および供給端子ＶＤＤＣから出力される供給電力Ｐｄｄｃを負荷１５に出力する。また、切替制御部３００は、負荷１５の動作に必要な電圧以上に出力電力Ｐｏｕｔが上昇した場合に、負荷１５に出力電力Ｐｏｕｔを出力してよい。
The
図２は、本実施形態に係る電力供給回路１００の具体的な構成を示す。本例の過充電防止回路２００は、過充電防止切替制御部２１０、シャント回路２２０および過充電防止切替部２３０を備える。
FIG. 2 shows a specific configuration of the
過充電防止切替制御部２１０は、コンデンサ５００の過充電を防止するようにシャント回路２２０および過充電防止切替部２３０を制御する。過充電防止切替制御部２１０は、コンデンサ端子ＶＯの電圧を検出して、コンデンサ端子ＶＯの電圧が過充電防止スキップ開始電圧を超えたか否かに応じた信号を出力する。過充電防止切替制御部２１０は、出力した信号をシャント回路２２０および過充電防止切替部２３０に出力する。過充電防止切替制御部２１０は、シャント回路２２０および過充電防止切替部２３０を相補動作させる。過充電防止切替制御部２１０の基準端子ＶＳＳは、グラウンドに接続される。
The overcharge prevention switching
シャント回路２２０は、電力供給回路１００の入力端子ＶＩを、発電装置１０の出力の電圧よりも低い電位に接続するか否かを切り替える。シャント回路２２０は、シャントＮＭＯＳトランジスタ２２１およびシャント還流ダイオード２２２を備える。シャントＮＭＯＳトランジスタ２２１のゲート端子には、過充電防止切替制御部２１０の出力端子ＶＯＵが接続される。シャントＮＭＯＳトランジスタ２２１のドレイン端子は、電力供給回路１００の入力端子ＶＩに接続されて、ソース端子はグラウンドに接続される。シャント還流ダイオード２２２は、発電装置１０の出力を遮断する向きに設けられる。
The
過充電防止切替部２３０は、電力供給回路１００の入力端子ＶＩとコンデンサ端子ＶＯとを接続するか否かを切り替える。過充電防止切替部２３０は、上流ＰＭＯＳトランジスタ２３１、下流ＰＭＯＳトランジスタ２３２、上流還流ダイオード２３３および下流還流ダイオード２３４を備える。上流ＰＭＯＳトランジスタ２３１および下流ＰＭＯＳトランジスタ２３２は、それぞれ直列に接続される。
The overcharge
上流ＰＭＯＳトランジスタ２３１は、上流還流ダイオード２３３が並列に設けられる。上流ＰＭＯＳトランジスタ２３１は、過充電防止切替制御部２１０の出力端子ＶＯＵに接続されたゲート端子を備える。上流ＰＭＯＳトランジスタ２３１は、入力端子ＶＩに接続されるソース端子および下流ＰＭＯＳトランジスタ２３２のソース端子に接続されるドレイン端子を備える。
The
下流ＰＭＯＳトランジスタ２３２は、下流還流ダイオード２３４が並列に設けられる。下流ＰＭＯＳトランジスタ２３２は、過充電防止切替制御部２１０の出力端子ＶＯＵに接続されたゲート端子を備える。下流ＰＭＯＳトランジスタ２３２は、供給端子ＶＤＤＣを介してコンデンサ端子ＶＯに接続されたドレイン端子を備える。
The
上流還流ダイオード２３３および下流還流ダイオード２３４は、互いに逆向きとなるように配置される。本例の上流還流ダイオード２３３は、コンデンサ５００の過充電が防止する向きに設けられる。下流還流ダイオード２３４は、コンデンサ５００から発電装置１０への電流の逆流を防止する向きに設けられる。なお、上流還流ダイオード２３３および下流還流ダイオード２３４は、互いに逆向きとなるように配置されていれば、それぞれ入れ替えて配置されてもよい。
The upstream
例えば、過充電防止切替制御部２１０は、コンデンサ端子ＶＯが過充電防止スキップ開始電圧を超えた場合（過充電検出時）、ハイを出力する。そして、シャントＮＭＯＳトランジスタ２２１がオンされて、上流ＰＭＯＳトランジスタ２３１および下流ＰＭＯＳトランジスタ２３２がオフされる。これにより、コンデンサ５００の過充電が防止され、発電装置１０の出力が低下する。
For example, the overcharge prevention switching
過充電防止切替部２３０がオフされる場合、シャント回路２２０は、上流ＰＭＯＳトランジスタ２３１のソース端子をグラウンドに接続する。即ち、発電装置１０の出力が上昇した場合にも、過充電防止切替部２３０のソース端子の電圧が一定に保持されるので、過充電防止切替部２３０のゲート電圧が不足することなく、過充電防止切替部２３０が確実にオフされる。
When the overcharge
その後、コンデンサ５００の容量が低下して過充電防止スキップ開始電圧よりも小さくなった場合、過充電防止切替制御部２１０は、ローを出力する。そして、シャントＮＭＯＳトランジスタ２２１がオフされて、上流ＰＭＯＳトランジスタ２３１および下流ＰＭＯＳトランジスタ２３２がオンされる。これにより、コンデンサ５００の充電が開始される。
Thereafter, when the capacity of the
このように、過充電防止回路２００は、過充電検出時にコンデンサ５００の過充電を防止する過充電防止機能を有する。また、過充電防止回路２００は、コンデンサ端子ＶＯの電圧が低下した場合に、自動的にコンデンサ５００の充電を開始する自動充電開始機能を有する。さらに、過充電防止切替部２３０は、ゲート電圧が補償されるので、入力電力Ｐｉｎが変動した場合にも確実にオフすることができる。
Thus, the
例えば、過充電防止切替制御部２１０は、コンデンサ端子ＶＯの電圧が３．４Ｖを超えた場合にハイを出力することにより、シャント回路２２０をオンして、過充電防止切替部２３０をオフする。その後、コンデンサ端子ＶＯの電圧が３．３Ｖよりも小さい場合にローを出力することにより、シャント回路２２０をオフして、過充電防止切替部２３０をオンする。このようなヒステリシス動作を繰り返すことにより、コンデンサ端子ＶＯの電圧を３．３Ｖから３．４Ｖの範囲に制御して、コンデンサ端子ＶＯの過充電を防止する。以上の通り、過充電防止回路２００は、過充電防止回路２００よりも出力側に配置されたコンデンサ端子ＶＯの電圧に応じて、発電装置１０の出力を一定の範囲に制御できる。
For example, the overcharge prevention switching
図３は、切替制御回路３４０の構成の概要を示す。切替制御回路３４０は、ＣＭＯＳインバータコンパレータ方式の切替回路である。ＣＭＯＳインバータコンパレータ方式の切替回路は、低消費電力で動作する。切替制御回路３４０は、基準電圧生成部２０、インバータ３０、電圧選択部４０、コンパレータ５０、電源端子ＶＤＤおよび出力端子ＶＯＵを備える。例えば、過充電防止切替制御部２１０は、切替制御回路３４０の一例である。
FIG. 3 shows an outline of the configuration of the switching
切替制御回路３４０は、ヒステリシスに動作して、電源端子ＶＤＤに入力された入力電圧Ｖｉｎに応じた信号を、出力端子ＶＯＵから出力する。切替制御回路３４０は、入力電圧Ｖｉｎが、予め定められた動作閾値電圧を超えたか否かによって、出力端子ＶＯＵからハイを出力するかローを出力するかを制御する。動作閾値電圧は、上側動作閾値電圧および下側動作閾値電圧の異なる２種類の値を有する。切替制御回路３４０は、動作閾値電圧の値を上側動作閾値電圧および下側動作閾値電圧に変更することにより、ヒステリシス動作を実現する。
The switching
基準電圧生成部２０は、動作閾値電圧（目標電圧）に対応する予め定められた基準電圧を生成する。本例の基準電圧生成部２０は、不揮発性記憶素子を有する上側基準電圧生成部２５および下側基準電圧生成部２６を備える。基準電圧生成部２０は、不揮発性記憶素子を調整することで、上側基準電圧生成部２５および下側基準電圧生成部２６が生成する基準電圧を調整する。
The reference
上側基準電圧生成部２５は、上側動作閾値電圧に対応する予め定められた上側基準電圧ＶｒｅｆＨを生成して、電圧選択部４０に出力する。下側基準電圧生成部２６は、下側動作閾値電圧に対応する予め定められた下側基準電圧ＶｒｅｆＬを生成して、電圧選択部４０に出力する。下側基準電圧ＶｒｅｆＬは、上側基準電圧ＶｒｅｆＨより小さくてよい。
The upper reference
電圧選択部４０は、上側基準電圧ＶｒｅｆＨおよび下側基準電圧ＶｒｅｆＬのいずれかを選択して、コンパレータ５０に出力する。具体的には、電圧選択部４０は、入力電圧Ｖｉｎが上側基準電圧ＶｒｅｆＨにより定まる閾値電圧を超えた場合に、下側基準電圧ＶｒｅｆＬを選択する。また、電圧選択部４０は、入力電圧Ｖｉｎが下側基準電圧ＶｒｅｆＬにより定まる閾値電圧以下となった場合に、上側基準電圧ＶｒｅｆＨを選択する。これにより、切替制御回路３４０は、上側動作閾値電圧および下側動作閾値電圧の間の電圧でヒステリシスに動作する。
The
コンパレータ５０の出力は、入力電圧Ｖｉｎが動作閾値電圧を超えたか否かにより遷移する。本例では、入力電圧Ｖｉｎが動作閾値電圧以下の場合に、コンパレータ５０の出力は、接地電位等の基準電位となる。また、入力電圧Ｖｉｎが動作閾値電圧を超えた場合に、コンパレータ５０の出力は、電源端子ＶＤＤに入力される電圧と略等しい電圧となる。コンパレータ５０は、出力が反転したか否かに基づいて、電源端子ＶＤＤに入力される電圧が動作閾値電圧を超えたか否かを判定する。本明細書では、コンパレータ５０の出力が、基準電位から電源端子ＶＤＤに入力される電圧に変化すること、および、電源端子ＶＤＤに入力される電圧から基準電位に変化することを、コンパレータ５０の出力が「反転する」と称する。
The output of the
インバータ３０は、コンパレータ５０の出力信号に応じてオンオフを切り替える。切替制御回路３４０において、インバータ３０は、入力電圧Ｖｉｎが動作閾値電圧を超えた場合に、入力電圧Ｖｉｎを出力端子ＶＯＵから出力する。一方、インバータ３０は、入力電圧Ｖｉｎが動作閾値電圧以下の場合に、入力電圧Ｖｉｎが出力端子ＶＯＵから出力されるのを遮断する。
The
なお、本例の切替制御回路３４０の構成は、過充電防止切替制御部２１０の場合にも同様に適用できる。その場合、動作閾値電圧は、任意の値に設定されてよい。例えば、切替制御回路３４０の動作閾値電圧は、過充電防止切替制御部２１０の過充電防止スキップ開始電圧と読み替えることができる。
Note that the configuration of the switching
図４は、１段構成切替制御部３５０の構成の一例を示す。１段構成切替制御部３５０は、基準電圧生成部２０、第１電圧選択部４１および第１コンパレータ５１を備える。第１電圧選択部４１は、スイッチＳＷＨ、ＳＷＬおよびＮＯＴ回路を備える。図２で示された電力供給回路１００において、過充電防止切替制御部２１０は、１段構成切替制御部３５０を用いて構成される。
FIG. 4 shows an example of the configuration of the one-stage configuration
スイッチＳＷＨには、上側基準電圧生成部２５が出力した上側基準電圧ＶｒｅｆＨが入力される。一方、スイッチＳＷＬには、下側基準電圧生成部２６が出力した下側基準電圧ＶｒｅｆＬが入力される。スイッチＳＷＨおよびＳＷＬは、入力された基準電圧を第１コンパレータ５１の正側入力端子に出力する。
The upper reference voltage VrefH output from the upper reference
また、スイッチＳＷＨは、第１コンパレータ５１の出力をＮＯＴ回路により反転した信号に応じてオンオフされる。一方、スイッチＳＷＬは、第１コンパレータ５１が出力した信号に応じてオンオフされる。本例のスイッチＳＷＨおよびＳＷＬは、それぞれオンオフが逆となるように制御される。例えば、第１コンパレータ５１の出力がハイの時にＳＷＨがオフされて、ＳＷＬはオンされる。一方、第１コンパレータ５１の出力がローの時にＳＷＨがオンされて、ＳＷＬはオフされる。
The switch SWH is turned on / off according to a signal obtained by inverting the output of the
第１インバータ５３は、電源端子ＶＤＤと出力端子ＶＯＵの間に設けられる。第１インバータ５３は、第１コンパレータ５１の出力を反転して、出力端子ＶＯＵに出力する。第１インバータ５３は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなる１段のＣＭＯＳインバータ回路を備え、各トランジスタには還流ダイオードが並列に設けられる。第１インバータ５３のＣＭＯＳインバータ回路の正側電源端子は、電源端子ＶＤＤに接続されて、負側電源端子はグラウンドに接続される。第１インバータ５３の還流ダイオードは、第１インバータ５３のトランジスタがオフされた場合に、電源端子ＶＤＤから流れる電流を遮断する向きに設けられる。
The
例えば、第１コンパレータ５１がハイを出力した場合、１段構成切替制御部３５０は、基準端子ＶＳＳに入力される信号を出力する。基準端子ＶＳＳに入力される信号は、グラウンド電圧であってよい。また、第１コンパレータ５１はローを出力した場合、１段構成切替制御部３５０は、電源端子ＶＤＤに入力された信号を出力する。つまり、１段構成切替制御部３５０は、第１コンパレータ５１が出力する信号とハイとローが逆の信号を出力する。
For example, when the
図５は、過充電防止回路２００の構成の一例を示す。本例の過充電防止切替制御部２１０は、切替制御回路３４０の一例である。なお、過充電防止切替制御部２１０は、低消費電力用のＣＭＯＳインバータコンパレータ方式の切替制御回路３４０の構成に限られず、一般的なコンパレータで構成されてよい。
FIG. 5 shows an example of the configuration of the
例えば、コンデンサ端子ＶＯの電圧が、上側過充電防止スキップ開始電圧を超えた場合、第１コンパレータ５１は、ローを出力する。第１インバータ５３の入力端子にローが出力されると、上側のＰＭＯＳトランジスタがオンされて、下側のＮＭＯＳトランジスタがオフされるので、過充電防止切替制御部２１０の出力端子ＶＯＵからはハイが出力される。過充電防止切替制御部２１０がハイを出力する場合、シャント回路２２０はオンされ、過充電防止切替部２３０はオフされる。これにより、発電装置１０からコンデンサ５００への蓄電を遮断する。
For example, when the voltage at the capacitor terminal VO exceeds the upper overcharge prevention skip start voltage, the
一方、コンデンサ端子ＶＯの電圧が、下側過充電防止スキップ開始電圧よりも小さい場合、第１コンパレータ５１は、ハイを出力する。第１インバータ５３の入力端子にハイが出力されると、上側のＰＭＯＳトランジスタがオフされて、下側のＮＭＯＳトランジスタがオンされるので、過充電防止切替制御部２１０の出力端子ＶＯＵからはローが出力される。過充電防止切替制御部２１０がローを出力する場合、シャント回路２２０はオフされ、過充電防止切替部２３０はオンされる。これにより、発電装置１０からコンデンサ５００への蓄電を開始する。
On the other hand, when the voltage of the capacitor terminal VO is smaller than the lower overcharge prevention skip start voltage, the
以上の通り、本実施形態に係る過充電防止回路２００は、過充電防止機能および自動充電開始機能を有する。また、過充電防止切替部２３０は、ゲート電圧が補償されるので、入力電力Ｐｉｎが変動した場合にも確実にオフすることができる。さらに、過充電防止回路２００は、オン時に、入力電力Ｐｉｎをコンデンサ５００に直接出力できるので、電力のロスが少ない。過充電防止回路２００は、過充電防止切替制御部２１０として、図５および図６に記載のＣＭＯＳインバータコンパレータ方式を用いると、少ない発電量でも動作できる。
As described above, the
図６は、過充電防止回路２００の構成の一例を示す。本例の過充電防止回路２００は、インバータ回路２８０をさらに備える。また、シャント回路２２０がＰＭＯＳトランジスタを備え、過充電防止切替部２３０がＮＭＯＳトランジスタを備える点で図５に記載の構成と異なる。
FIG. 6 shows an example of the configuration of the
インバータ回路２８０は、直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備える。インバータ回路２８０のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート端子はそれぞれ、過充電防止切替制御部２１０の出力端子ＶＯＵに接続される。
本例の過充電防止回路２００は、互いに直列に接続された上流ＮＭＯＳトランジスタ２３５および下流ＮＭＯＳトランジスタ２３６を備える。上流ＮＭＯＳトランジスタ２３５および下流ＮＭＯＳトランジスタ２３６のゲート端子は、インバータ回路２８０の出力端子に接続される。
The
上流ＮＭＯＳトランジスタ２３５は、上流還流ダイオード２３３が並列に設けられる。上流ＮＭＯＳトランジスタ２３５は、グラウンドに接続されるドレイン端子および下流還流ダイオード２３４のドレイン端子に接続されるソース端子を備える。
The
下流ＮＭＯＳトランジスタ２３６は、下流還流ダイオード２３４が並列に設けられる。下流ＮＭＯＳトランジスタ２３６は、発電装置１０に接続されたソース端子を備える。
The
本実施形態に係る上流還流ダイオード２３３および下流還流ダイオード２３４は、互いに逆向きとなるように配置される。本例の上流還流ダイオード２３３は、コンデンサ５００の過充電を防止する向きに設けられる。下流還流ダイオード２３４は、コンデンサ５００から発電装置１０への電流の逆流を防止する向きに設けられる。なお、上流還流ダイオード２３３および下流還流ダイオード２３４は、互いに逆向きとなるように配置されていれば、それぞれ入れ替えて配置されてもよい。
The upstream
上記の通り、図６に記載のシャント回路２２０および過充電防止切替部２３０は、図５で示された実施形態と構成および配置が異なるものの、図５に記載の構成と同様に機能する。即ち、本例の過充電防止回路２００は、図５に記載された過充電防止回路２００と同様に動作する。
As described above, the
以上の通り、本実施形態に係る過充電防止回路２００は、過充電防止機能および自動充電開始機能を有する。また、過充電防止切替部２３０は、ゲート電圧が補償されるので、入力電力Ｐｉｎが変動した場合にも確実にオフすることができる。
As described above, the
次に、発電装置１０の特性に応じた、切替制御回路３４０の基準電圧の設定方法について説明する。以下では、超低消費電力制御回路の基準電圧の設定方法の一例として、切替制御回路３４０の設定方法について説明するが、過充電防止切替制御部２１０も同様の方法で基準電圧が設定される。基準電圧の値は、発電装置１０の特性等に応じて適宜変更されてよい。
Next, a method for setting the reference voltage of the switching
図７は、切替制御回路３４０の動作の一例を示す。横軸は切替制御回路３４０に入力される入力電圧Ｖｉｎ［Ｖ］を、縦軸は切替制御回路３４０の出力電圧Ｖｏｕｔ［Ｖ］を示す。
FIG. 7 shows an example of the operation of the switching
上述したように、切替制御回路３４０は、動作閾値電圧の各閾値においてヒステリシスに動作する。つまり、目標電圧（上側目標電圧ＶＴＧＴ、下側目標電圧ＶＴＧＴ−ζ）は、コンパレータ５０の出力の状態に応じて異なる。具体的には、コンパレータ５０が基準電位を出力している場合の第１目標電圧はＶ１に、コンパレータ５０が入力電圧Ｖｉｎと略等しい電圧を出力している場合の第２目標電圧はＶ２に設定される。目標電圧は、切替制御回路３４０の要求される仕様に応じて適宜変更されてよい。
As described above, the switching
切替制御回路３４０の出力電圧Ｖｏｕｔが基準電位の状態で、入力電圧Ｖｉｎが増加して第１目標電圧Ｖ１になると、切替制御回路３４０の出力電圧Ｖｏｕｔとして、入力電圧Ｖｉｎと略等しい電圧が出力される。また、切替制御回路３４０の出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと略等しい状態で、入力電圧Ｖｉｎが低下して第２目標電圧Ｖ２になると、コンパレータ５０の出力電圧ＶＯＵＴは基準電位となる。
When the input voltage Vin increases to the first target voltage V1 while the output voltage Vout of the switching
図８は、コンパレータ５０の構成の一例を示す。コンパレータ５０は、ＣＭＯＳインバータ５５および出力回路５６を備える。
FIG. 8 shows an example of the configuration of the
ＣＭＯＳインバータ５５の電源入力端子にはコンパレータ５０に入力された入力電圧Ｖｉｎが入力される。ＣＭＯＳインバータ５５の入力端子には、コンパレータ５０に入力された基準電圧が入力される。コンパレータ５０は、電源端子に入力された入力電圧Ｖｉｎおよび入力端子に入力された基準電圧に応じてスイッチング動作する。なお、電源端子とは、ＣＭＯＳインバータ５５のソース端子に接続される端子を指し、入力端子とは、ＣＭＯＳインバータ５５のゲート端子に接続される端子を指す。
The input voltage Vin input to the
ＣＭＯＳインバータ５５は、ＣＭＯＳトランジスタ（Ｍｐ、Ｍｎ）を有する。ＣＭＯＳインバータ５５は、電源端子入力型のＣＭＯＳインバータであり、正側電源端子に入力電圧Ｖｉｎが入力され、負側電源端子にＧＮＤが接続される。本例のＣＭＯＳインバータ５５の正側電源端子とは、ＣＭＯＳトランジスタＭｐのソースに接続される端子であり、負側電源端子とは、ＣＭＯＳトランジスタＭｎのソースに接続される端子である。本例のＣＭＯＳインバータ５５の正側電源端子は、入力電圧Ｖｉｎが入力される入力電圧端子として機能する。また、ＣＭＯＳインバータ５５の入力端子には、上側基準電圧ＶｒｅｆＨおよび下側基準電圧ＶｒｅｆＬが入力される。上述したように、ＣＭＯＳインバータ５５の入力端子とは、ＣＭＯＳトランジスタ（Ｍｐ、Ｍｎ）の各ゲートに接続される端子を指す。本例のＣＭＯＳインバータ５５の入力端子は、基準電圧が入力される基準電圧端子として機能する。
The
出力回路５６は、ＣＭＯＳインバータ５５が出力した出力電圧Ｖｏｕｔｉに応じた電圧Ｖｏｕｔｃを出力する。例えば出力回路５６は、ＣＭＯＳインバータ５５と多段接続されるＣＭＯＳインバータ回路を有してよく、その他の一般的な出力用回路を有してもよい。例えば出力回路５６は、ＣＭＯＳインバータ５５の出力電圧Ｖｏｕｔｉを出力するか否かを切り替えるＰＭＯＳスイッチを有してよく、ＣＭＯＳインバータ５５の出力電圧Ｖｏｕｔｉに応じて動作するソースを接地電位に接続したＮＭＯＳ回路を有してもよい。また、出力回路５６は、複数種類の出力用回路、および、それぞれの出力用回路に対応する出力端子を有してよい。
The
ＣＭＯＳインバータ５５が接地電位を出力するか、または、入力電圧Ｖｉｎに略等しい電圧を出力するかは、入力電圧Ｖｉｎおよび基準電圧との差分が、ＣＭＯＳインバータ５５におけるＰＭＯＳトランジスタＭｐの閾値以上か否かにより定まる。ＣＭＯＳインバータ５５の出力が反転する動作点（目標電圧）は、基準電圧により調整することができる。本例では、出力回路５６の出力に応じて、電圧選択部４０が基準電圧ＶｒｅｆＨおよびＶｒｅｆＬのいずれかを選択することで、出力回路５６の出力に応じて目標電圧を変更することができる。これにより、切替制御回路３４０は、図７に示したようにヒステリシス動作する。
Whether the
切替制御回路３４０が動作すべき目標電圧に対して、どのような基準電圧をコンパレータ５０に入力すべきかは、コンパレータ５０に含まれるＣＭＯＳインバータ５５の特性により定まる。ただし、ＣＭＯＳインバータ５５の特性はばらつきを有するので、切替制御回路３４０が目標電圧で精度よく動作するためには、ＣＭＯＳインバータ５５の特性のばらつき等を考慮した基準電圧を用いることが好ましい。
The reference voltage to be input to the
図９は、切替制御回路３４０の基準電圧を設定する構成の一例を示す。本例の切替制御回路３４０は、設定される目標電圧でコンパレータ５０を動作させるための基準電圧を検出する基準電圧検出モード、検出した基準電圧を基準電圧生成部２０に出力させるべく基準電圧生成部２０を設定する基準電圧設定モード、および、設定した基準電圧を用いて入力電圧Ｖｉｎと目標電圧とを比較する実動作モードの３つの動作モードを有する。
FIG. 9 shows an example of a configuration for setting the reference voltage of the switching
また、切替制御回路３４０は、図３に示した構成に加え、モード選択部８０、テスト回路７０および電圧計７５を更に備える。また、切替制御回路３４０は、切替制御回路３４０の内部と外部とを電気的に接続する各端子ＶＰＰ、ＤＡＴＡ、ＳＣＬＫ、ＰＵＬＳＥ、ＧＮＤ、ＶＩＮ、ＶＲＥＦ、ＩＲＥＦ、ＶＭＯＮ、ＯＵＴを有する。なお、Ｖｒｅｆ端子およびＩＲＥＦ端子は同一端子であってよい。
The switching
モード選択部８０は、切替制御回路３４０の動作モードを選択する。モード選択部８０は、ＶＰＰ端子から入力される電圧に基づいて、動作モードを選択してよい。モード選択部８０は、選択した動作モードに応じて、電圧選択部４０、上側基準電圧生成部２５および下側基準電圧生成部２６を制御する。
The
実動作モードにおいて、モード選択部８０は、コンパレータ５０の出力状態を示す信号に基づいて電圧選択部４０に基準電圧を選択させる。これにより、図７に示したヒステリシス動作を実現する。テスト回路７０は、カレントミラー７１およびアンプ回路７２を有する。テスト回路７０は、実動作モードでは動作せず、基準電圧設定モードにおいて動作する。また、本例の電圧選択部４０は、上側基準電圧生成部２５が出力する上側基準電圧ＶｒｅｆＨ、下側基準電圧生成部２６が出力する下側基準電圧ＶｒｅｆＬ、および、ＶＲＥＦ端子に外部から入力される設定電圧のいずれかを、動作モードに応じて選択して、コンパレータ５０に入力する。
In the actual operation mode, the
まず、基準電圧検出モードにおける切替制御回路３４０の動作を説明する。図９において、主に基準電圧検出モードで信号が流れる線を太線で示している。モード選択部８０は、基準電圧検出モードを選択した場合、電圧選択部４０にＶＲＥＦ端子から出力される設定電圧Ｖｒｅｆを選択させる。基準電圧検出モードにおいては、ＶＲＥＦ端子には、徐々にレベルが変化する設定電圧が入力される。電圧選択部４０は、徐々に変化する設定電圧Ｖｒｅｆを選択して、ＣＭＯＳインバータ５５の入力端子に入力する。
First, the operation of the switching
また、基準電圧検出モードにおいては、ＶＩＮ端子からコンパレータ５０に、切替制御回路３４０が動作する目標電圧が入力される。本例では、ヒステリシス動作すべく、切替制御回路３４０は第１目標電圧Ｖ１および第２目標電圧Ｖ２の２つの目標電圧で動作する。この場合、ＶＩＮ端子には、第１目標電圧Ｖ１および第２目標電圧Ｖ２が順番に入力される。ＶＩＮ端子は、コンパレータ５０の電源端子に接続される。
In the reference voltage detection mode, a target voltage at which the
コンパレータ５０は、入力された設定電圧Ｖｒｅｆおよび目標電圧に応じて動作する。設定電圧Ｖｒｅｆが徐々に変化するので、設定電圧Ｖｒｅｆおよび目標電圧の差分が所定値以上となった場合に、コンパレータ５０の出力状態が遷移する。コンパレータ５０の出力端子は、ＯＵＴ端子に接続される。コンパレータの出力状態が遷移したときの設定電圧Ｖｒｅｆのレベルが、当該目標電圧に対応する基準電圧のレベルとなる。コンパレータ５０の出力状態は、ＯＵＴ端子に接続される外部機器が監視してよく、電圧計７５等の切替制御回路３４０の内部回路が監視してもよい。
The
図１０は、基準電圧検出モードにおける基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の検出方法の概要を示す。縦軸は、ＶＩＮ端子から入力される入力電圧Ｖｉｎ、ＣＭＯＳインバータ５５の入力端子に入力される設定電圧Ｖｒｅｆおよび基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）の電圧レベル［Ｖ］を示しており、横軸は時刻ｔを示す。
FIG. 10 shows an outline of a method for detecting the reference voltages (VrefH, VrefL) in the reference voltage detection mode. The vertical axis indicates the input voltage Vin input from the VIN terminal, the set voltage Vref input to the input terminal of the
ＶＩＮ端子に入力される目標電圧は、時刻の経過に伴い徐々に増加して、予め定められた目標電圧に到達すると一定に保持される。設定電圧Ｖｒｅｆは、予測される上側基準電圧ＶｒｅｆＨよりも予め定められた値だけ大きい初期値まで、目標電圧と共に増加する。設定電圧Ｖｒｅｆが初期値になった後、設定電圧Ｖｒｅｆを徐々に変化（本例では減少）させて、ＣＭＯＳインバータ５５の出力が反転するときの設定電圧Ｖｒｅｆを検出する。検出された設定電圧Ｖｒｅｆは、入力されている目標電圧に対する基準電圧となる。このような処理を、第１目標電圧Ｖ１および第２目標電圧Ｖ２の双方に対して行い、それぞれに対応する基準電圧ＶｒｅｆＨおよびＶｒｅｆＬを検出する。モード選択部８０は、検出した設定電圧に基づいて、基準電圧生成部２０を設定する。なお、入力電圧Ｖｉｎおよび設定電圧の変化の態様は、図１０に示した例に限定されない。入力電圧Ｖｉｎが目標電圧に達した後で、コンパレータ５０の出力状態が遷移するように設定電圧を変化させればよい。
The target voltage input to the VIN terminal gradually increases with the passage of time, and is held constant when it reaches a predetermined target voltage. The set voltage Vref increases with the target voltage to an initial value that is larger than the predicted upper reference voltage VrefH by a predetermined value. After the set voltage Vref reaches the initial value, the set voltage Vref is gradually changed (decreased in this example) to detect the set voltage Vref when the output of the
図１１は、本実施形態に係る基準電圧生成部２０の備える基本回路を示す。上側基準電圧生成部２５および下側基準電圧生成部２６は、それぞれ基準電圧生成部２０と同一の回路を有してよい。本実施形態に係る基準電圧生成部２０は、図１１（ｂ）に示すように、エンハンスメント状態とディプレッション状態の２状態にすることができる素子を利用して、基準電圧を生成する。
FIG. 11 shows a basic circuit provided in the reference
図１１（ａ）は、ディプレッション型ＭＯＳトランジスタＭ１とエンハンスメント型ＭＯＳトランジスタＭ２で構成される基準電圧生成部２０を示す。図１１（ａ）の各ＭＯＳトランジスタは、ドープ量等の製造時におけるパラメータの相違により、それぞれディプレッション型およびエンハンスメント型として機能する。
FIG. 11A shows a reference
図１１（ｂ）は、ディプレッション型として機能させる第１ＭＯＳトランジスタＭ１と、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２とを有する基準電圧生成部２０を示す。第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２は、フローティングゲートおよびコントロールゲートをそれぞれ有する。本例の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、コントロールゲートに印加される電圧に応じて、フローティングゲートが保存する電荷の状態が制御され、保存された電荷量に応じた特性を示す不揮発性記憶素子として機能する。フローティングゲートが保存する電荷の状態とは、例えばフローティングゲートが保存する電荷の正負および電荷量を指す。本例では、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の閾値電圧が、フローティングゲートが保存する電荷の状態に応じて変化する。これにより、それぞれのＭＯＳトランジスタは、ディプレッション型またはエンハンスメント型として機能する。
FIG. 11B shows a reference
第１ＭＯＳトランジスタＭ１は、ゲート端子とソース端子とが互いに接続され、ドレイン端子は電源に接続される。第１ＭＯＳトランジスタＭ１は、フローティングゲートにプラスチャージが注入されてディプレッション型として機能する。ディプレッション型とは、ゲート端子に電圧０Ｖが入力された場合に、トランジスタがオフする素子のことであり、いわゆるノーマリーオフの素子を指す。 In the first MOS transistor M1, the gate terminal and the source terminal are connected to each other, and the drain terminal is connected to the power supply. The first MOS transistor M1 functions as a depletion type when a positive charge is injected into the floating gate. The depletion type is an element that turns off a transistor when a voltage of 0 V is input to the gate terminal, and refers to a so-called normally-off element.
第２ＭＯＳトランジスタＭ２は、ゲート端子とドレイン端子とが互いに接続され、ソース端子は接地される。また、第２ＭＯＳトランジスタＭ２のドレイン端子は、第１ＭＯＳトランジスタＭ１のソース端子に接続される。第２ＭＯＳトランジスタＭ２は、フローティングゲートにマイナスチャージが注入されてエンハンスメント型として機能する。エンハンスメント型とは、ゲート端子に電圧０Ｖが入力された場合に、トランジスタがオンする素子のことであり、いわゆるノーマリーオンの素子を指す。基準電圧生成部２０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の接続点から基準電圧を出力する。
In the second MOS transistor M2, the gate terminal and the drain terminal are connected to each other, and the source terminal is grounded. The drain terminal of the second MOS transistor M2 is connected to the source terminal of the first MOS transistor M1. The second MOS transistor M2 functions as an enhancement type when a negative charge is injected into the floating gate. The enhancement type is an element that turns on a transistor when a voltage of 0 V is input to the gate terminal, and refers to a so-called normally-on element. The
図１１（ｂ）に示した基準電圧生成部２０は、製造後に不揮発性記憶素子の状態を変更できるので、設計時と製造後の特性のバラツキを補償できる。そのため、基準電圧生成部２０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の接続点から出力される基準電圧を調整できる。モード選択部８０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２のフローティングゲートが保存する電荷の状態を制御することで、基準電圧を調整する。
Since the reference
図１２は、トンネル酸化膜を備える不揮発性記憶素子９０を示す。不揮発性記憶素子９０は、基板９１、トンネル酸化膜９４、フローティングゲート９５、絶縁膜９６およびコントロールゲート９７を備える。
FIG. 12 shows a
不揮発性記憶素子９０は、フローティングゲート９５を有することにより、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子である。本例の基板９１は、ｐ型基板で構成される。基板９１は、ソース領域９２およびドレイン領域９３を有する。ソース領域９２およびドレイン領域９３は、イオン注入等の一般的なＣＭＯＳプロセスを用いて形成される。基板９１上には、トンネル酸化膜９４、フローティングゲート９５、絶縁膜９６およびコントロールゲート９７の順に積層して形成される。
The
コントロールゲート９７は、不揮発性記憶素子９０のゲート端子に印加された電圧により、ソース領域９２とドレイン領域９３との間に形成されたチャネル領域を制御する。これにより、不揮発性記憶素子９０は、ソース領域９２とドレイン領域９３との間に流れる電流をオンオフする。
The control gate 97 controls a channel region formed between the
絶縁膜９６は、フローティングゲート９５とコントロールゲート９７との間を絶縁する。絶縁膜９６は、ＣＭＯＳプロセスで使用される一般的な絶縁膜で形成される。フローティングゲート９５に蓄積された電荷の状態は、コントロールゲート９７に印加された電圧に応じて変化する。例えば、コントロールゲート９７に印加された電圧に応じて、フローティングゲート９５に蓄積された電荷量が、正または負の方向に変動する。これにより、不揮発性記憶素子９０の閾値電圧が変動し、ディプレッション状態またはエンハンスメント状態に制御される。
The insulating film 96 insulates between the floating gate 95 and the control gate 97. The insulating film 96 is formed of a general insulating film used in a CMOS process. The state of the charge accumulated in the floating gate 95 changes according to the voltage applied to the control gate 97. For example, the amount of charge accumulated in the floating gate 95 varies in the positive or negative direction according to the voltage applied to the control gate 97. As a result, the threshold voltage of the
トンネル酸化膜９４は、通常、基板９１とフローティングゲート９５との間を絶縁する。しかし、トンネル酸化膜９４は、コントロールゲート９７に予め定められた値以上の電圧が印加されると、ＦＮトンネリング（ファウラーノルドハイム トンネリング）により導通状態となる。ＦＮトンネリングとは、絶縁体の中を電子がトンネルする場合の移動状態を指す。フローティングゲート９５は、ＦＮトンネリングによりソース領域９２から電子が注入され、または、電子を放出する。これにより、フローティングゲート９５が保存する電荷の状態が制御される。
The
図１３は、基準電圧生成部２０の回路構成の一例を示す。基準電圧生成部２０が、基準電圧を出力している状態において、スイッチ（ＳＷ）は以下のように制御される。
ＳＷｌ：ＶＤＤ（ＶＩＮ）
ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８：ＳＨＯＲＴ（接続）
ＳＷ９、ＳＷ１０：任意
FIG. 13 shows an example of a circuit configuration of the reference
SWl: VDD (VIN)
SW2: VSS
SW3, SW4: OPEN
SW5, SW6, SW7, SW8: SHORT (connection)
SW9, SW10: Arbitrary
基準電圧生成部２０は、スイッチが図１３のように制御された状態において、第１ＭＯＳトランジスタＭｌがディプレッション状態、第２ＭＯＳトランジスタＭ２がエンハンスメント状態のとき、基準電圧が生成される。なお、ＶＤＤ端子は、上側基準電圧生成部２５および下側基準電圧生成部２６としては、電源電圧を印加する端子として機能する。一方で、ＶＤＤ端子には、切替制御回路３４０のＶＩＮ端子から入力される電圧が入力されるので、切替制御回路３４０のＶＩＮ端子に対応する。
The
より具体的には、基準電圧生成部２０は、コントロールゲートおよびフローティングゲートを有して、ディプレッション型として機能する第１ＭＯＳトランジスタＭｌを備える。また、基準電圧生成部２０は、コントロールゲートおよびフローティングゲートを有して、エンハンスメント型として機能する第２書込ＭＯＳトランジスタＭ２を備える。第２書込ＭＯＳトランジスタＭ２は、第１ＭＯＳトランジスタＭｌと直列に接続される。第１ＭＯＳトランジスタＭｌおよび第２書込ＭＯＳトランジスタＭ２は、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子である。これにより、基準電圧生成部２０は、第１ＭＯＳトランジスタＭｌおよび第２書込ＭＯＳトランジスタＭ２の接続点から基準電圧を出力する。
More specifically, the reference
図１４は、基準電圧生成部２０の回路構成の一例を示す。上側基準電圧生成部２５および下側基準電圧生成部２６は、それぞれ図１４に示す基準電圧生成部２０と同一の回路を有してよい。基準電圧生成部２０は、トンネル酸化膜を有する第１書込ＭＯＳトランジスタＭ１ｗおよびトンネル酸化膜を有さない第１出力ＭＯＳトランジスタＭ１ｒ、ならびに、トンネル酸化膜を有する第２書込ＭＯＳトランジスタＭ２ｗおよびトンネル酸化膜を有さない第２出力ＭＯＳトランジスタＭ２ｒを含む。
FIG. 14 shows an example of the circuit configuration of the reference
第１書込ＭＯＳトランジスタＭ１ｗ、および、第１出力ＭＯＳトランジスタＭ１ｒは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートおよびコントロールゲートは、第１出力ＭＯＳトランジスタＭ１ｒのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。 First write MOS transistor M1w and first output MOS transistor M1r each have a floating gate and a control gate. The floating gate and control gate of first write MOS transistor M1w are electrically connected to the floating gate and control gate of first output MOS transistor M1r, respectively.
第１書込ＭＯＳトランジスタＭ１ｗのソース端子は、第２書込ＭＯＳトランジスタＭ２ｗのドレイン端子に接続される。図１３に示した構成と同様に、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗを接続するか否かを切り替えるスイッチが更に設けられてもよい。スイッチＳＷ１は、第１書込ＭＯＳトランジスタＭ１ｗのドレイン端子に、電圧ＶＰＰを印加するか、接地電位等の電圧ＶＳＳを印加するかを選択する。スイッチＳＷ２は、第２書込ＭＯＳトランジスタＭ２ｗのソース端子に、電圧ＶＰＰを印加するか、接地電位等の電圧ＶＳＳを印加するかを選択する。 The source terminal of the first write MOS transistor M1w is connected to the drain terminal of the second write MOS transistor M2w. Similarly to the configuration shown in FIG. 13, a switch for switching whether or not to connect the first write MOS transistor M1w and the second write MOS transistor M2w may be further provided. The switch SW1 selects whether to apply a voltage VPP or a voltage VSS such as a ground potential to the drain terminal of the first write MOS transistor M1w. The switch SW2 selects whether to apply a voltage VPP or a voltage VSS such as a ground potential to the source terminal of the second write MOS transistor M2w.
第１出力ＭＯＳトランジスタＭ１ｒのドレイン端子には、所定の電圧ＶＤＤが印加される。第１出力ＭＯＳトランジスタＭ１ｒのソース端子は、第２出力ＭＯＳトランジスタＭ２ｒのドレイン端子に接続される。当該接続点における電圧が、基準電圧として出力される。第２出力ＭＯＳトランジスタＭ２ｒのソース端子には、電圧ＶＳＳが印加される。 A predetermined voltage VDD is applied to the drain terminal of the first output MOS transistor M1r. The source terminal of the first output MOS transistor M1r is connected to the drain terminal of the second output MOS transistor M2r. The voltage at the connection point is output as a reference voltage. The voltage VSS is applied to the source terminal of the second output MOS transistor M2r.
第２書込ＭＯＳトランジスタＭ２ｗおよび第２出力ＭＯＳトランジスタＭ２ｒは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートおよびコントロールゲートは、第２出力ＭＯＳトランジスタＭ２ｒのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。 Second write MOS transistor M2w and second output MOS transistor M2r each have a floating gate and a control gate. The floating gate and control gate of second write MOS transistor M2w are electrically connected to the floating gate and control gate of second output MOS transistor M2r, respectively.
第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗは、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Ｖｔｈを制御することができる。そして、上述したように、２つの第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートおよびコントロールゲートが互いに電気的に接続されるので、第１出力ＭＯＳトランジスタＭ１ｒは、第１書込ＭＯＳトランジスタＭ１ｗと同一の閾値電圧Ｖｔｈを有する。また、第２出力ＭＯＳトランジスタＭ２ｒも同様に、第２書込ＭＯＳトランジスタＭ２ｗと同一の閾値電圧Ｖｔｈを有する。 First write MOS transistor M1w and second write MOS transistor M2w have tunnel oxide films. Therefore, it is possible to control the respective threshold voltages Vth by controlling the state of the charge of the floating gates of the first write MOS transistor M1w and the second write MOS transistor M2w via the tunnel oxide film. As described above, since the floating gate and the control gate of the two first MOS transistors M1w and r are electrically connected to each other, the first output MOS transistor M1r has the same threshold value as the first write MOS transistor M1w. It has a voltage Vth. Similarly, the second output MOS transistor M2r has the same threshold voltage Vth as the second write MOS transistor M2w.
なお、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒは、トンネル酸化膜を有していないので、電源電圧ＶＤＤを印加し続けた場合においても、不揮発性記憶素子のトンネル酸化膜から電子がリークするディスターブによる閾値電圧Ｖｔｈの変動がない。このため、基準電圧を精度よく生成できる。また、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒは、基準電圧生成部２０において電流パスを形成するが、電流パスにスイッチを有さない。そのため、スイッチのオン抵抗が基準電圧に影響せず、基準電圧を精度よく生成できる。
Since the first output MOS transistor M1r and the second output MOS transistor M2r do not have a tunnel oxide film, even when the power supply voltage VDD is continuously applied, electrons are generated from the tunnel oxide film of the nonvolatile memory element. There is no variation in the threshold voltage Vth due to leaking disturbance. For this reason, the reference voltage can be generated with high accuracy. The first output MOS transistor M1r and the second output MOS transistor M2r form a current path in the
図１５は、基準電圧の設定方法の一例を示すフロー図である。ステップＳ１００において、ＣＭＯＳインバータ５５の電源端子に入力される目標電圧を予め定められた値に設定する。
FIG. 15 is a flowchart illustrating an example of a reference voltage setting method. In step S100, the target voltage input to the power supply terminal of the
基準電圧検出モードでは、コンパレータ５０が目標電圧に応じて動作するためにＣＭＯＳインバータ５５の入力端子に入力されるべき電圧を検出する。ステップＳ２００において、図１０において説明したように、ステップＳ１００で設定した目標電圧に対応する基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を検出する。検出された基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）は、切替制御回路３４０の外部機器に記憶される。検出された基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）は、切替制御回路３４０の内部に記憶されてもよい。
In the reference voltage detection mode, the
基準電圧設定モードでは、ステップＳ２００において検出した基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を基準電圧生成部２０に設定する。基準電圧設定モードを実行するステップＳ３００は、ステップＳ３１０〜ステップＳ３３０を有する。なお、それぞれの目標電圧に対してステップＳ３００の処理を行う。設定された目標電圧は、ＣＭＯＳインバータ５５の電源端子に入力される。
In the reference voltage setting mode, the reference voltages (VrefH, VrefL) detected in step S200 are set in the reference
ステップＳ３１０において、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに保存された電荷の状態を、予め定められた基準状態に設定する。ステップＳ３１０における基準状態は、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧を十分高くして、第１ＭＯＳトランジスタＭ１ｗ、ｒから第２ＭＯＳトランジスタＭ２ｗ、ｒに電流が流れなくする状態を指してもよい。基準状態は、フローティングゲートに保存されていた電荷が消去された状態（すなわち、フローティングゲートにおける電荷量が略零の状態）を指してもよい。ステップＳ３１０では、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加することでフローティングゲートにおける電荷の状態を基準状態に調整し、第１ＭＯＳトランジスタＭ１ｗ、ｒから第２ＭＯＳトランジスタＭ２ｗ、ｒに電流が流れなくする。 In step S310, the state of the charge stored in the floating gate of the first write MOS transistor M1w is set to a predetermined reference state. The reference state in step S310 may refer to a state in which the threshold voltage of the first MOS transistors M1w and r is sufficiently increased so that no current flows from the first MOS transistors M1w and r to the second MOS transistors M2w and r. The reference state may refer to a state where charges stored in the floating gate are erased (that is, a state where the amount of charges in the floating gate is substantially zero). In step S310, the control pulse is applied to the control gate of the first write MOS transistor M1w to adjust the state of the electric charge in the floating gate to the reference state, and the current from the first MOS transistor M1w, r to the second MOS transistor M2w, r. Will not flow.
ステップＳ３２０において、第２出力ＭＯＳトランジスタＭ２ｒにカレントミラー７１が生成した調整用電流を印加した状態で、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第２書込ＭＯＳトランジスタＭ２ｗの閾値電圧を正方向に変動させる。これにより、２つの第２ＭＯＳトランジスタＭ２を所定のエンハンスメント状態に設定する。調整用電流は、実動作時に第２出力ＭＯＳトランジスタＭ２ｒに流れるべき電流と略等しい電流が与えられてよい。ステップＳ３２０においては、基準電圧生成部２０から出力される基準電圧が、目標電圧に対してステップＳ２００で検出した基準電圧と略等しくなるまで、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加する。
In step S320, a control pulse is applied to the control gate of the second write MOS transistor M2w with the adjustment current generated by the
次に、ステップＳ３３０において、第２出力ＭＯＳトランジスタＭ２ｒにカレントミラー７１が生成した調整用電流を印加しない状態で、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第１書込ＭＯＳトランジスタＭ１ｗの閾値電圧を負方向に変動させる。これにより、２つの第１ＭＯＳトランジスタＭ１を所定のディプレッション状態に設定する。ステップＳ３３０においても、基準電圧生成部２０から出力される基準電圧が、目標電圧に対してステップＳ２００で検出した基準電圧と略等しくなるまで、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加する。このような処理を、上側基準電圧生成部２５および下側基準電圧生成部２６に対して行う。これにより、ステップＳ２００で検出した基準電圧と等しい電圧を、上側基準電圧生成部２５および下側基準電圧生成部２６に出力させることができる。ステップＳ３００では、上側基準電圧ＶｒｅｆＨを下側基準電圧ＶｒｅｆＬよりも先に設定しても、下側基準電圧ＶｒｅｆＬを先に設定してもどちらでも構わない。
Next, in step S330, a control pulse is applied to the control gate of the first write MOS transistor M1w without applying the adjustment current generated by the
図１６は、基準電圧の設定方法を説明するための図である。図１６（ａ）は、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２ｗ、ｒの設定方法を示す。初めに、第１書込ＭＯＳトランジスタＭｌｗのフローティングゲートにチャージされた電荷を基準状態に設定する。例えば、第１書込ＭＯＳトランジスタＭｌｗの閾値電圧を十分高くする制御パルスを、コントロールゲートに印加することで、電荷の状態を基準状態に設定する。コントロールゲートに印加される電圧の極性は、スイッチＳＷ１およびＳＷ９を切り替えることで制御できる。これにより、エンハンスメント型として機能させる第２ＭＯＳトランジスタＭ２ｗ、ｒを設定するときに、第１ＭＯＳトランジスタＭｌｗ、ｒに電流が流れないようにする。 FIG. 16 is a diagram for explaining a reference voltage setting method. FIG. 16A shows a method of setting the second MOS transistors M2w and r that function as an enhancement type. First, the charge charged in the floating gate of the first write MOS transistor Mlw is set to the reference state. For example, by applying a control pulse that sufficiently increases the threshold voltage of the first write MOS transistor Mlw to the control gate, the charge state is set to the reference state. The polarity of the voltage applied to the control gate can be controlled by switching the switches SW1 and SW9. This prevents current from flowing through the first MOS transistors Mlw and r when setting the second MOS transistors M2w and r that function as an enhancement type.
次に、第２出力ＭＯＳトランジスタＭ２ｒに、調整用電流Ｉｒｅｆを印加した状態で、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。このとき、基準電圧生成部２０が出力する基準電圧が所定の電圧となるように、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに電荷をチャージする。
Next, in a state where the adjustment current Iref is applied to the second output MOS transistor M2r, a control pulse is applied to the control gate of the second write MOS transistor M2w to charge the floating gate. At this time, charges are charged to the floating gate of the second write MOS transistor M2w so that the reference voltage output from the
図１６（ｂ）は、ディプレッション型として機能させる第１ＭＯＳトランジスタＭ１ｗ、ｒの設定方法を示す。第１ＭＯＳトランジスタＭ１ｗ、ｒを設定する場合、調整用電流Ｉｒｅｆを止める。そして、第２出力ＭＯＳトランジスタＭ２ｒに流れる電流が、調整用電流Ｉｒｅｆと略同一となるように、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。本例では、第２出力ＭＯＳトランジスタＭ２ｒに流れる電流を検出する代わりに、基準電圧生成部２０が出力する基準電圧が、上述した所定の電圧となるように、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに電荷をチャージする。
FIG. 16B shows a method of setting the first MOS transistors M1w and r that function as a depletion type. When setting the first MOS transistors M1w and r, the adjustment current Iref is stopped. Then, a control pulse is applied to the control gate of the second write MOS transistor M2w to charge the floating gate so that the current flowing through the second output MOS transistor M2r is substantially the same as the adjustment current Iref. . In this example, instead of detecting the current flowing through the second output MOS transistor M2r, the second write MOS transistor M2w is floated so that the reference voltage output from the reference
図１７は、不揮発性記憶素子９０の設定方法を示す。不揮発性記憶素子９０は、上述した第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗに対応する。不揮発性記憶素子９０は、コントロールゲートおよびフローティングゲートを有するＮＭＯＳタイプの素子である。不揮発性記憶素子９０は、ＦＮトンネリングにより、フローティングゲートに電荷を蓄積させて閾値電圧が調整される。
FIG. 17 shows a method for setting the
図１７（ａ）は、不揮発性記憶素子９０の閾値電圧を正方向に変動させる場合のバイアス条件を示す。図１７（ｂ）は、不揮発性記憶素子９０の閾値電圧を負方向に変動させる場合のバイアス条件を示す。これらのバイアス条件において、コントロールゲートに制御パルスを印加することで、不揮発性記憶素子９０の閾値電圧を制御する。
FIG. 17A shows a bias condition when the threshold voltage of the
閾値電圧を正方向に変動させる場合、図１７（ａ）に示すように、コントロールゲート端子に電圧ＶＰＰを印加して、ソース端子を接地して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子９０のフローティングゲートには、ＦＮトンネリングにより電子が注入され、不揮発性記憶素子９０の閾値電圧Ｖｔｈが上がる。なお、電圧ＶＰＰは、不揮発性記憶素子９０のトンネル酸化膜においてＦＮトンネリングするために必要な電圧である。
When the threshold voltage is changed in the positive direction, as shown in FIG. 17A, the voltage VPP is applied to the control gate terminal, the source terminal is grounded, and the drain terminal is brought into a floating state. As a result, electrons are injected into the floating gate of the
閾値電圧を正方向に変動させる場合、図１７（ｂ）に示すように、コントロールゲート端子を接地して、ソース端子に電圧ＶＰＰを印加して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子９０は、ＦＮトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子９０の閾値電圧Ｖｔｈが下がる。図１７（ａ）および（ｂ）において説明した動作を組み合わせることで、不揮発性記憶素子９０の閾値電圧を所定の電圧に調整することができる。上述したように、第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗの閾値電圧を調整すれば、第１出力ＭＯＳトランジスタＭ１ｒおよび第２出力ＭＯＳトランジスタＭ２ｒの閾値電圧も同様に調整される。
When the threshold voltage is changed in the positive direction, as shown in FIG. 17B, the control gate terminal is grounded, the voltage VPP is applied to the source terminal, and the drain terminal is brought into a floating state. As a result, the
図１８は、基準電圧設定モードにおける切替制御回路３４０の動作の一例を示す。本例の切替制御回路３４０は、上側基準電圧生成部２５の第２書込ＭＯＳトランジスタＭ２ｗへの書き込みを行う状態を示す。本例で用いられる構成は、主に太線で示される。
FIG. 18 shows an example of the operation of the switching
モード選択部８０は、上側基準電圧生成部２５の第２書込ＭＯＳトランジスタＭ２ｗに制御パルスを印加する。モード選択部８０は、電圧選択部４０に、Ｖｒｅｆ端子を選択させる。この場合、Ｖｒｅｆ端子には、外部から電圧が入力されない。カレントミラー７１は、外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦよりも小さな調整用電流Ｉｒｅｆを生成して、上側基準電圧生成部２５に出力する。例えばカレントミラー７１は、外部電流ＩＲＥＦの１／ｎ倍（ただしｎ＞１）の大きさの調整用電流Ｉｒｅｆを生成する。これにより、微小な調整用電流Ｉｒｅｆを精度よく生成できる。なお、切替制御回路３４０がカレントミラー７１を有さない場合、切替制御回路３４０の外部から微小な調整用電流Ｉｒｅｆを入力してもよい。
The
アンプ回路７２は、電圧選択部４０を介して上側基準電圧生成部２５の出力を受け取り、当該出力を増幅した信号をＶＭＯＮ端子に出力する。電圧計７５には、アンプ回路７２が出力した増幅信号が入力される。これにより、ＶＭＯＮ端子に接続される計測機器における信号対雑音比を向上させる。電圧計７５は、アンプ回路７２が出力した増幅信号の電圧を検出する。また、切替制御回路３４０の外部に電圧計７５が設けられてもよい。モード選択部８０は、アンプ回路７２が出力する電圧が、設定すべき基準電圧に応じた電圧となるように、上側基準電圧生成部２５の第２書込ＭＯＳトランジスタＭ２ｗに制御パルスを印加する。
The
本例の上側基準電圧生成部２５は、後述する調整シーケンス（１）から（５）を用いて、上側基準電圧ＶｒｅｆＨが設定される。また、下側基準電圧生成部２６に基準電圧ＶｒｅｆＬが設定される場合も本例の上側基準電圧生成部２５と同様の構成で設定される。
The upper reference
図１９は、第２書込ＭＯＳトランジスタＭ２ｗへの書き込み動作の一例を示す。縦軸はモニター電圧［Ｖ］を示して、横軸は時刻ｔを示す。第２書込ＭＯＳトランジスタＭ２ｗには、モード選択部８０から制御パルスが入力される。
FIG. 19 shows an example of a write operation to the second write MOS transistor M2w. The vertical axis indicates the monitor voltage [V], and the horizontal axis indicates time t. A control pulse is input from the
まず、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加して、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部２０が出力する電圧をモニターしたモニター電圧Ｖｍｏｎは増加する。制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが、設定すべき終了電圧よりも十分大きくなるまで第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに印加される。
First, a first control pulse is applied to the control gate of the second write MOS transistor M2w to set the state of charge accumulated in the floating gate of the second write MOS transistor M2w to a predetermined initial state. . As a result, the monitor voltage Vmon obtained by monitoring the voltage output from the
次に、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第２制御パルスを印加して、第２書込ＭＯＳトランジスタＭ２ｗのフローティングゲートの電荷の状態を制御する。第２制御パルスは、第１制御パルスとは正負の極性が逆のパルスである。本例では、第２制御パルスを印加することで、基準電圧生成部２０のモニター電圧Ｖｍｏｎは低下する。第２制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが終了電圧に徐々に近づくように印加される。
Next, a second control pulse is applied to the control gate of the second write MOS transistor M2w to control the charge state of the floating gate of the second write MOS transistor M2w. The second control pulse is a pulse having a polarity opposite to that of the first control pulse. In this example, the monitor voltage Vmon of the reference
制御パルスは、パルス幅が広い場合、または、パルス電圧が大きい場合、パルス１回当たりのフローティングゲートが保存する電荷の変動量が大きくなる。電荷の変動量が大きいと、モニター電圧が終了電圧を大きく超えやすくなる。そのため、モード選択部８０は、モニター電圧Ｖｍｏｎが終了電圧に近づくほど、第２制御パルスのパルス幅または電圧の少なくとも一方を調整して、第２制御パルスの強度を小さくする。なお、モード選択部８０は、第２制御パルスが印加されて、モニター電圧Ｖｍｏｎが終了電圧よりも小さくなった場合、第１制御パルスをコントロールゲートに入力してもよい。これによりモニター電圧Ｖｍｏｎを終了電圧に近づけられる。このような処理を、モニター電圧Ｖｍｏｎと終了電圧との差が許容範囲となるまで続行する。
When the pulse width of the control pulse is wide or the pulse voltage is large, the amount of fluctuation of the charge stored in the floating gate per pulse becomes large. When the amount of change in charge is large, the monitor voltage tends to greatly exceed the end voltage. Therefore, the
なお、モード選択部８０は、ＶＰＰ端子、ＤＡＴＡ端子、ＳＣＬＫ端子およびＰＵＬＳＥ端子に接続される。モード選択部８０は、ＶＰＰ端子から入力される電圧により、制御パルスの電圧を制御する。また、モード選択部８０は、ＰＵＬＳＥ端子から入力される周期信号により、制御パルスのパルス幅を制御する。ＳＣＬＫ端子は、モード選択部８０の動作クロックとなるクロック信号をモード選択部８０に出力する。ＤＡＴＡ端子は、テストモードに関するデータ信号をモード選択部８０に出力する。
図２０は、基準電圧設定モードにおける切替制御回路３４０の動作の一例を示す。本例の切替制御回路３４０は、上側基準電圧生成部２５の第１書込ＭＯＳトランジスタＭ１ｗへの書き込みを行う状態を示す。本例で用いられる構成は、太線で示される。
FIG. 20 shows an example of the operation of the switching
第１書込ＭＯＳトランジスタＭ１ｗへの書き込みは、図１８で示した第２書込ＭＯＳトランジスタＭ２ｗへの書き込みを行う場合と、上側基準電圧生成部２５にカレントミラー７１の出力が入力されない点で異なる。その他の構成は、基本的に図１８の場合と同一である。
Writing to the first write MOS transistor M1w is different from the case of writing to the second write MOS transistor M2w shown in FIG. 18 in that the output of the
図２１は、第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作を示す。縦軸はモニター電圧［Ｖ］を示して、横軸は時刻ｔを示す。第１書込ＭＯＳトランジスタＭ１ｗには、モード選択部８０から制御パルスが入力される。
FIG. 21 shows a write operation to the first write MOS transistor M1w. The vertical axis indicates the monitor voltage [V], and the horizontal axis indicates time t. A control pulse is input from the
まず、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第１制御パルスを印加して、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部２０のモニター電圧Ｖｍｏｎは低下する。第１制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎが終了電圧よりも十分小さくなるまで第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに印加される。
First, a first control pulse is applied to the control gate of the first write MOS transistor M1w to set the state of charge accumulated in the floating gate of the first write MOS transistor M1w to a predetermined initial state. . As a result, the monitor voltage Vmon of the
次に、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第２制御パルスを印加して、第１書込ＭＯＳトランジスタＭ１ｗのフローティングゲートに蓄積された電荷の状態を制御する。第２制御パルスは、第１制御パルスとは正負の極性が逆のパルスである。本例では、第２制御パルスを印加することで、基準電圧生成部２０のモニター電圧Ｖｍｏｎは増加する。第２制御パルスは、基準電圧生成部２０のモニター電圧Ｖｍｏｎを終了電圧に徐々に近づくように調整される。
Next, a second control pulse is applied to the control gate of the first write MOS transistor M1w to control the state of charge accumulated in the floating gate of the first write MOS transistor M1w. The second control pulse is a pulse having a polarity opposite to that of the first control pulse. In this example, the monitor voltage Vmon of the reference
第１書込ＭＯＳトランジスタＭ１ｗへの書き込み動作の場合も、モード選択部８０は、モニター電圧Ｖｍｏｎが終了電圧に近づくほど、第２制御パルスのパルス幅または電圧の少なくとも一方を調整して、第２制御パルスの強度を小さくする。基準電圧設定モードは、モニター電圧Ｖｍｏｎが終了電圧と略一致した場合に終了する。モニター電圧Ｖｍｏｎが終了電圧と略一致するとは、必ずしも完全に一致する必要はなく、使用状況により実質的に一致するとみなされる程度であってよい。
Also in the case of the write operation to the first write MOS transistor M1w, the
図２２は、本実施形態に係る基準電圧生成部２０の回路構成の一例を示す。各構成は、図１４に示した基準電圧生成部２０の回路構成と同一である。実動作モードにおいて基準電圧生成部２０が基準電圧を出力している状態では、図２２に示すようにスイッチは以下のように制御される。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＳＨＯＲＴ（接続）
ＳＷ９、ＳＷ１０：任意
FIG. 22 shows an example of a circuit configuration of the reference
SWl: VSS
SW2: VSS
SW3, SW4: OPEN
SW5, SW7: SHORT (connection)
SW9, SW10: Arbitrary
基準電圧生成部２０は、スイッチが本例の通り制御された状態で、ディプレッション状態に設定された第１ＭＯＳトランジスタＭ１ｗ、ｒ、および、エンハンスメント状態に設定された第２ＭＯＳトランジスタＭ２ｗ、ｒを用いて、基準電圧を生成する。
The reference
基準電圧生成部２０の出力する基準電圧は、調整シーケンス（１）から（５）を用いて調整される。
＜調整シーケンス（１）＞
図２３は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第１ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加することで、第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートが保存する電荷の状態を基準状態にする。本例では、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧が、基準電圧生成部２０に設定すべき基準電圧よりも十分高くなるように制御する。調整シーケンス（１）において、スイッチは以下のように制御される。これにより、第１ＭＯＳトランジスタＭ１から第２ＭＯＳトランジスタＭ２に電流が流れない状態にする。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意
The reference voltage output from the
<Adjustment sequence (1)>
FIG. 23 shows an example of a circuit configuration of the reference
SWl: VSS
SW2: VSS
SW3: SHORT
SW4: OPEN
SW5, SW7: OPEN
SW9: VPP
SW10: Optional
＜調整シーケンス（２）＞
図２４は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加することで、第２ＭＯＳトランジスタＭ２ｗ、ｒを、図１９において説明した初期状態に設定する。調整シーケンス（２）において、スイッチは以下のように制御される。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＰＰ
<Adjustment sequence (2)>
FIG. 24 shows an example of the circuit configuration of the reference
SWl: VSS
SW2: VSS
SW3: OPEN
SW4: SHORT
SW5, SW7: OPEN
SW9: Arbitrary SW10: VPP
＜確認シーケンス＞
なお、調整シーケンス（２）および後述する調整シーケンス（３）における第２ＭＯＳトランジスタＭ２ｗ、ｒの状態は、基準電圧生成部２０が出力する基準電圧をモニタすることで判別できる。
図２５は、基準電圧生成部２０の回路構成の一例を示す。本例の切替制御回路３４０は、第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆを流すことにより、基準電圧生成部２０が出力する基準電圧を確認する。確認シーケンスにおいて、スイッチは以下のように制御される。
ＳＷｌ、ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４、ＳＷ５：ＯＰＥＮ
ＳＷ７：ＳＨＯＲＴ
ＳＷ９、ＳＷ１０：任意
<Confirmation sequence>
The states of the second MOS transistors M2w and r in the adjustment sequence (2) and the adjustment sequence (3) to be described later can be determined by monitoring the reference voltage output from the reference
FIG. 25 shows an example of a circuit configuration of the reference
SW1, SW2: VSS
SW3, SW4, SW5: OPEN
SW7: SHORT
SW9, SW10: Arbitrary
図２６は、調整シーケンス（２）における、第１制御パルスの書き込み時間に対する閾値電圧Ｖｔｈの変化量を示す。縦軸は第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを、横軸は第２ＭＯＳトランジスタＭ２ｗ、ｒに対する第１制御パルスの書き込み時間を示す。 FIG. 26 shows a change amount of the threshold voltage Vth with respect to the writing time of the first control pulse in the adjustment sequence (2). The vertical axis represents the threshold voltage Vth of the second MOS transistors M2w and r, and the horizontal axis represents the writing time of the first control pulse to the second MOS transistors M2w and r.
第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈは、第１制御パルスの書き込み時間が増大するに伴い、図２６に示すように経時的に変化する。モード選択部８０は、図１９において説明した初期状態になるまで、第１制御パルスを生成する。
The threshold voltage Vth of the second MOS transistors M2w and r changes with time as shown in FIG. 26 as the writing time of the first control pulse increases. The
＜調整シーケンス（３）＞
図２７は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第２制御パルスを印加することで、図１９において説明したように、基準電圧生成部２０が出力する基準電圧を所定の終了電圧に近づける。調整シーケンス（３）においては、調整用電流Ｉｒｅｆを第２出力ＭＯＳトランジスタＭ２ｒに流しながら、第２制御パルスを印加する。調整シーケンス（３）において、スイッチは以下のように制御される。基準電圧が予め定められた電圧より下がりすぎた場合は、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに第１制御パルスを印加して、基準電圧を増大させてよい。
ＳＷｌ：ＶＳＳ
ＳＷ２：ＶＰＰ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＳＳ
<Adjustment sequence (3)>
FIG. 27 shows an example of the circuit configuration of the reference
SWl: VSS
SW2: VPP
SW3: OPEN
SW4: SHORT
SW5, SW7: OPEN
SW9: Arbitrary SW10: VSS
図２８は、調整シーケンス（２）および（３）における閾値電圧Ｖｔｈの変化を示す。縦軸は第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを、横軸は時間を示す。 FIG. 28 shows changes in the threshold voltage Vth in the adjustment sequences (2) and (3). The vertical axis represents the threshold voltage Vth of the second MOS transistors M2w and r, and the horizontal axis represents time.
図２７に係る構成では、第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈが、図２８の調整シーケンス（３）に示すように、第２制御パルスの書き込み時間に応じて減少する。書き込み時間を調整することで第２ＭＯＳトランジスタＭ２ｗ、ｒの閾値電圧Ｖｔｈを基準電圧となるように調整する。 In the configuration according to FIG. 27, the threshold voltage Vth of the second MOS transistors M2w and r decreases according to the writing time of the second control pulse as shown in the adjustment sequence (3) of FIG. By adjusting the writing time, the threshold voltage Vth of the second MOS transistors M2w and r is adjusted to be the reference voltage.
図２９は、調整シーケンス（３）と確認シーケンスを交互に行う場合の、閾値電圧Ｖｔｈの変化を示す。確認シーケンスでは、第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを印加しないので、基準電圧は変化しない。モード選択部８０は、調整シーケンス（３）において生成する第２制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧に応じて制御してよい。
FIG. 29 shows a change in the threshold voltage Vth when the adjustment sequence (3) and the confirmation sequence are alternately performed. In the confirmation sequence, no control pulse is applied to the control gate of the second write MOS transistor M2w, so the reference voltage does not change. The
調整シーケンス（３）は、基準電圧生成部２０が出力する基準電圧が予め定められた値になると終了する。これにより、第２ＭＯＳトランジスタＭ２ｗ、ｒの調整は終了する。次に、第１ＭＯＳトランジスタＭ１ｗ、ｒを調整する。
The adjustment sequence (3) ends when the reference voltage output from the
＜調整シーケンス（４）＞
図３０は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第１制御パルスを印加することで、第１ＭＯＳトランジスタＭ１ｗ、ｒを、図２１において説明した初期状態に設定する。調整シーケンス（４）において、スイッチは以下のように制御される。
ＳＷｌ：ＶＰＰ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４、ＳＷ５、ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＳＳ
ＳＷ１０：任意
<Adjustment sequence (4)>
FIG. 30 illustrates an example of a circuit configuration of the reference
SWl: VPP
SW2: VSS
SW3: SHORT
SW4, SW5, SW7: OPEN
SW9: VSS
SW10: Optional
＜調整シーケンス（５）＞
図３１は、基準電圧生成部２０の回路構成の一例を示す。モード選択部８０は、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに第２制御パルスを印加することで、図２９において説明したように、基準電圧生成部２０が出力する基準電圧を所定の終了電圧に近づける。なお、調整シーケンス（４）および（５）においては、外部から調整用電流Ｉｒｅｆが印加されない。ただし、第１ＭＯＳトランジスタＭ１ｗ、ｒが、調整用電流Ｉｒｅｆに対応する電流を生成する。調整シーケンス（５）において、スイッチは以下のように制御される。
ＳＷｌ、ＳＷ２：ＶＳＳ
ＳＷ３、ＳＷ４：ＯＰＥＮ
ＳＷ５、ＳＷ７：ＳＨＯＲＴ
ＳＷ９、ＳＷ１０：任意
<Adjustment sequence (5)>
FIG. 31 shows an example of a circuit configuration of the reference
SW1, SW2: VSS
SW3, SW4: OPEN
SW5, SW7: SHORT
SW9, SW10: Arbitrary
図３２は、調整シーケンス（４）および（５）における閾値電圧Ｖｔｈの変化を示す。縦軸は第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈを、横軸は時間を示す。調整シーケンス（４）において、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈは、第１制御パルスの書き込み時間が増大するに伴い、図３２に示すように経時的に減少する。モード選択部８０は、図２１において説明した初期状態になるまで、第１制御パルスを生成する。
FIG. 32 shows changes in the threshold voltage Vth in the adjustment sequences (4) and (5). The vertical axis represents the threshold voltage Vth of the first MOS transistors M1w and r, and the horizontal axis represents time. In the adjustment sequence (4), the threshold voltage Vth of the first MOS transistors M1w and r decreases with time as shown in FIG. 32 as the writing time of the first control pulse increases. The
調整シーケンス（５）では、第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈが、第２制御パルスの書き込み時間に応じて増大する。書き込み時間を調整することで第１ＭＯＳトランジスタＭ１ｗ、ｒの閾値電圧Ｖｔｈを基準電圧となるように調整する。確認シーケンスでは、第１書込ＭＯＳトランジスタＭ１ｗのコントロールゲートに制御パルスを印加しないので、基準電圧は変化しない。モード選択部８０は、調整シーケンス（５）において生成する第２制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧に応じて制御してよい。
In the adjustment sequence (5), the threshold voltage Vth of the first MOS transistors M1w and r increases according to the writing time of the second control pulse. By adjusting the writing time, the threshold voltage Vth of the first MOS transistors M1w and r is adjusted to be the reference voltage. In the confirmation sequence, the control pulse is not applied to the control gate of the first write MOS transistor M1w, so the reference voltage does not change. The
調整シーケンス（５）は、基準電圧生成部２０が出力する基準電圧が予め定められた値になると終了する。これにより、第１ＭＯＳトランジスタＭ１ｗ、ｒの調整は終了し、基準電圧生成部２０の調整が終了する。なお、調整シーケンス（４）および（５）における基準電圧を確認する場合、各スイッチは実動作時と同様に制御されてよい。例えば各スイッチは、図１４に示した例と同様に制御される。
The adjustment sequence (5) ends when the reference voltage output from the reference
図３３は、カレントミラー７１の接続例を示す図である。本例のモード選択部８０は、ゲート制御部として動作する書き込み回路８５を備える。書き込み回路８５は、図１３から図３２に関連して説明したスイッチＳＷ１からＳＷ１０を制御することで、基準電圧生成部２０の第１書込ＭＯＳトランジスタＭ１ｗおよび第２書込ＭＯＳトランジスタＭ２ｗのコントロールゲートに制御パルスを入力する。
FIG. 33 is a diagram illustrating a connection example of the
カレントミラー７１は、基準電圧設定モードにおいて、切替制御回路３４０の外部から入力された外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦよりも小さい調整用電流Ｉｒｅｆを生成する。例えば、カレントミラー７１は、切替制御回路３４０の外部から入力された外部電流ＩＲＥＦに基づいて、ｎ分の１の大きさの調整用電流Ｉｒｅｆを生成する。本例のカレントミラー７１は、第１出力ＭＯＳトランジスタＭ１ｒと共通の外部端子に接続される。カレントミラー７１は、当該外部端子から入力される外部電流ＩＲＥＦに基づいて、外部電流ＩＲＥＦより小さい微小な調整用電流Ｉｒｅｆを生成する。
In the reference voltage setting mode, the
また、カレントミラー７１と、基準電圧生成部２０の出力端子との間には、スイッチＳＷ０が設けられる。各調整シーケンスに応じて、モード選択部８０は、スイッチＳＷ０を制御する。例えば、調整シーケンス（３）においては、モード選択部８０は、スイッチＳＷ０をオンにする。また、調整シーケンス（４）、（５）においては、モード選択部８０は、スイッチＳＷ０をオフにして、第２出力ＭＯＳトランジスタＭ２ｒに流れる調整用電流Ｉｒｅｆを遮断する。
Further, a switch SW0 is provided between the
本例の基準電圧の設定方法は、調整シーケンス（１）において第１ＭＯＳトランジスタＭ１ｗ、ｒのフローティングゲートに蓄積された電荷が基準状態で、調整シーケンス（３）において第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆが入力される。そのため、第２出力ＭＯＳトランジスタＭ２ｒに調整用電流Ｉｒｅｆが流れる場合に、第１出力ＭＯＳトランジスタＭ１ｒから第２出力ＭＯＳトランジスタＭ２ｒに電流が流れない。このため、第２ＭＯＳトランジスタＭ２ｗ、ｒの設定精度が向上する。よって、第１出力ＭＯＳトランジスタＭ１ｒのドレイン端に、ディプレッション型ＭＯＳトランジスタＭ１ｒに蓄積された電荷の影響を遮断するためのスイッチを設ける必要がない。 In this example, the reference voltage is set by adjusting the charge stored in the floating gates of the first MOS transistors M1w and r in the adjustment sequence (1) to the second output MOS transistor M2r in the adjustment sequence (3). A current Iref is input. Therefore, when the adjustment current Iref flows through the second output MOS transistor M2r, no current flows from the first output MOS transistor M1r to the second output MOS transistor M2r. For this reason, the setting accuracy of the second MOS transistors M2w and r is improved. Therefore, it is not necessary to provide a switch for blocking the influence of the electric charge accumulated in the depletion type MOS transistor M1r at the drain end of the first output MOS transistor M1r.
図３４は、実動作モードにおける切替制御回路３４０の構成の一例を示す。切替制御回路３４０は、モード選択部８０が実動作モードを選択した場合、ＶＩＮ端子、ＯＵＴ端子、ＧＮＤ端子を使用する。切替制御回路３４０は、ＶＩＮ端子から入力された電圧が予め定められた目標電圧以上か否かを検出して、ＯＵＴ端子に出力する。
FIG. 34 shows an example of the configuration of the switching
上側基準電圧生成部２５は、上側基準電圧ＶｒｅｆＨを出力する。また、下側基準電圧生成部２６は、下側基準電圧ＶｒｅｆＬを出力する。コンパレータ５０には、基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）および入力電圧Ｖｉｎが入力される。コンパレータ５０は、ＯＵＴ端子に基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）および入力電圧Ｖｉｎに応じた信号を出力する。
The upper
電圧選択部４０は、コンパレータ５０の出力に応じて、基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）を選択する。電圧選択部４０は、選択した基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）をコンパレータ５０に入力する。これにより、ＣＭＯＳインバータ５５の目標電圧は、ヒステリシス動作すべくコンパレータ５０の出力に応じて変更される。
The
図３５は、基準電圧生成部２０における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２の他の接続例を示す。なお、図３５（ａ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図１１（ａ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同様の素子である。図３５（ｂ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図１１（ｂ）の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同様の不揮発性記憶素子である。
FIG. 35 shows another connection example of the first MOS transistor M1 and the second MOS transistor M2 in the reference
本例においては、第１ＭＯＳトランジスタＭ１のゲートが第２ＭＯＳトランジスタＭ２のソースに接続される。また、第１ＭＯＳトランジスタＭ１のソース、第２ＭＯＳトランジスタＭ２のドレイン、および、第２ＭＯＳトランジスタＭ２のゲートは互いに接続される。基準電圧生成部２０は、当該接続点から、基準電圧を出力する。
In this example, the gate of the first MOS transistor M1 is connected to the source of the second MOS transistor M2. The source of the first MOS transistor M1, the drain of the second MOS transistor M2, and the gate of the second MOS transistor M2 are connected to each other. The reference
図１４に示した構成において、書込側および出力側の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２は、図３５における第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２と同一の接続を有してよい。この場合であっても、図９から図３４において説明した方法と同様の方法で、書込側および出力側の第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２を設定することができる。 In the configuration shown in FIG. 14, the first MOS transistor M1 and the second MOS transistor M2 on the write side and the output side may have the same connection as the first MOS transistor M1 and the second MOS transistor M2 in FIG. Even in this case, the first MOS transistor M1 and the second MOS transistor M2 on the write side and the output side can be set by a method similar to the method described in FIGS.
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
１０・・・発電装置、１５・・・負荷、２０・・・基準電圧生成部、２５・・・上側基準電圧生成部、２６・・・下側基準電圧生成部、３０・・・インバータ、４０・・・電圧選択部、４１・・・第１電圧選択部、５０・・・コンパレータ、５１・・・第１コンパレータ、５３・・・第１インバータ、５５・・・ＣＭＯＳインバータ、５６・・・出力回路、７０・・・テスト回路、７１・・・カレントミラー、７２・・・アンプ回路、７５・・・電圧計、８０・・・モード選択部、８５・・・書き込み回路、９０・・・不揮発性記憶素子、９１・・・基板、９２・・・ソース領域、９３・・・ドレイン領域、９４・・・トンネル酸化膜、９５・・・フローティングゲート、９６・・・絶縁膜、９７・・・コントロールゲート、１００・・・電力供給回路、２００・・・過充電防止回路、２１０・・・過充電防止切替制御部、２２０・・・シャント回路、２２１・・・シャントＮＭＯＳトランジスタ、２２２・・・シャント還流ダイオード、２３０・・・過充電防止切替部、２３１・・・上流ＰＭＯＳトランジスタ、２３２・・・下流ＰＭＯＳトランジスタ、２３３・・・上流還流ダイオード、２３４・・・下流還流ダイオード、２３５・・・上流ＮＭＯＳトランジスタ、２３６・・・下流ＮＭＯＳトランジスタ、２８０・・・インバータ回路、３００・・・切替制御部、３４０・・・切替制御回路、３５０・・・１段構成切替制御部、５００・・・コンデンサ、１０００・・・蓄電システム
DESCRIPTION OF
Claims (5)
前記電源の出力端子と前記コンデンサのコンデンサ端子とを接続するか否かを切り替える第１スイッチと、
前記電源の出力端子を、前記電源の出力端子の電圧よりも小さい基準電位に接続するか否かを切り替える第２スイッチと、
前記第１スイッチと前記第２スイッチとを相補動作させる充電制御部と、
入力端子を有し、前記入力端子が前記充電制御部の出力端子に接続されるインバータ回路と
を備え、
前記充電制御部は、
電源端子を有し、前記電源端子に前記コンデンサ端子の電圧が入力され、
前記コンデンサ端子の電圧が予め定められた下側閾値電圧よりも小さくなった場合に、前記第１スイッチをオンして、前記第２スイッチをオフし、
前記コンデンサ端子の電圧が前記下側閾値電圧よりも大きい上側閾値電圧よりも大きくなった場合に、前記第１スイッチをオフして、前記第２スイッチをオンし、
前記第１スイッチは、第１ＮＭＯＳトランジスタを備え、
前記第１ＮＭＯＳトランジスタは、
前記インバータ回路の出力端子に接続されたゲート端子と、前記電源に接続されたソース端子と、前記基準電位に接続されたドレイン端子とを有し、
前記第２スイッチは、前記第１ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に接続された第２ＰＭＯＳトランジスタを備え、
前記第２ＰＭＯＳトランジスタは、
前記インバータ回路の出力端子に接続されたゲート端子と、前記電源の出力端子に接続されたソース端子と、前記第１ＮＭＯＳトランジスタのソース端子に接続されたドレイン端子とを有する過充電防止回路。 An overcharge prevention circuit provided between a power source and a capacitor that stores power output from the power source,
A first switch for switching whether to connect the output terminal of the power supply and the capacitor terminal of the capacitor;
A second switch for switching whether to connect the output terminal of the power source to a reference potential smaller than the voltage of the output terminal of the power source;
A charge control unit for operating the first switch and the second switch in a complementary manner;
An inverter circuit having an input terminal, wherein the input terminal is connected to an output terminal of the charge control unit,
The charge controller is
Having a power terminal, the voltage of the capacitor terminal is input to the power terminal,
When the voltage at the capacitor terminal becomes lower than a predetermined lower threshold voltage, the first switch is turned on, the second switch is turned off,
When the voltage at the capacitor terminal is greater than an upper threshold voltage greater than the lower threshold voltage, the first switch is turned off and the second switch is turned on;
The first switch includes a first NMOS transistor,
The first NMOS transistor includes:
A gate terminal connected to the output terminal of the inverter circuit; a source terminal connected to the power supply; and a drain terminal connected to the reference potential;
The second switch includes a second PMOS transistor connected between the source terminal and the gate terminal of the first NMOS transistor,
The second PMOS transistor includes:
An overcharge prevention circuit having a gate terminal connected to the output terminal of the inverter circuit, a source terminal connected to the output terminal of the power supply, and a drain terminal connected to the source terminal of the first NMOS transistor.
第１閾値電圧に対応する予め定められた第１基準電圧を生成する第１基準電圧生成部と、
第１ＣＭＯＳインバータを有し、前記第１基準電圧が前記第１ＣＭＯＳインバータの入力端子に入力され、前記コンデンサ端子の電圧が前記第１ＣＭＯＳインバータの電源端子に入力される第１コンパレータと
を有し、
前記第１コンパレータは、前記第１ＣＭＯＳインバータの出力が反転したか否かにより前記コンデンサ端子の電圧が、前記コンデンサの過充電防止電圧を超えたか否かを検出する請求項１又は２に記載の過充電防止回路。 A first reference voltage generation unit that generates a predetermined first reference voltage corresponding to the first threshold voltage;
A first comparator having a first CMOS inverter, wherein the first reference voltage is input to an input terminal of the first CMOS inverter, and a voltage of the capacitor terminal is input to a power supply terminal of the first CMOS inverter;
3. The overload according to claim 1, wherein the first comparator detects whether the voltage of the capacitor terminal exceeds an overcharge prevention voltage of the capacitor based on whether an output of the first CMOS inverter is inverted. Anti-charge circuit.
上流ＮＭＯＳトランジスタと、
前記上流ＮＭＯＳトランジスタと直列に接続された下流ＮＭＯＳトランジスタと、
前記上流ＮＭＯＳトランジスタと並列に設けられ、前記コンデンサの充電を防止する向きに設けられた上流還流ダイオードと、
前記下流ＮＭＯＳトランジスタと並列に設けられ、前記コンデンサ端子から前記電源への電流の逆流を防止する向きに設けられた下流還流ダイオードと
を有する請求項１から３のいずれか一項に記載の過充電防止回路。 The first NMOS transistor includes:
An upstream NMOS transistor;
A downstream NMOS transistor connected in series with the upstream NMOS transistor;
An upstream freewheeling diode provided in parallel with the upstream NMOS transistor and provided in a direction to prevent charging of the capacitor;
Wherein provided in parallel with the downstream NMOS transistors, overcharging of any one of claims 1-3 and a downstream reflux diode provided in the direction of preventing the reverse flow of current from the capacitor terminals to said power source Prevention circuit.
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