JP6372329B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は半導体装置の製造方法に関し、特にメッキプロセスによる配線形成に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to wiring formation by a plating process.
微細な配線パターンと幅広または大面積の配線パターンが同じレイヤに配置されている半導体ウェーハにメッキプロセスで配線を形成する場合、微細パターンの配線溝を完全に埋め込むことが困難である。微細な配線溝への埋め込みを良くするために、メッキ液に添加剤を加えて配線溝の底面から優先的にメッキ成長させるボトムアップフィルが行われている。 When wiring is formed by a plating process on a semiconductor wafer in which a fine wiring pattern and a wide or large area wiring pattern are arranged in the same layer, it is difficult to completely fill the wiring groove of the fine pattern. In order to improve embedding in fine wiring grooves, bottom-up fill is performed in which an additive is added to the plating solution to preferentially grow the plating from the bottom surface of the wiring grooves.
一般に、幅広または大面積の配線パターンではメッキ層が配線溝の形状に応じて(コンフォーマルに)成長するため、幅広または大綿製の配線パターンに合わせてメッキ厚が決定される。ボトムアップフィルを行うと、図1(A)に示すように、幅広配線領域Bではメッキ層115がコンフォーマルに形成される一方で、微細配線の形成領域Aにオーバープレートによる突起や盛り上がりが生じる。
Generally, in a wide or large area wiring pattern, the plating layer grows (conformally) according to the shape of the wiring groove, so that the plating thickness is determined according to the wide or large cotton wiring pattern. When bottom-up filling is performed, as shown in FIG. 1A, the
この状態で、CMP(Chemical Mechanical Polishing:化学的機械研磨)を行うと、図1(B)に示すように、幅広配線領域BにデッィングDが発生する。また、微細配線が疎に配置される領域Cにエロージョンが発生するおそれがある。 When CMP (Chemical Mechanical Polishing) is performed in this state, a dipping D is generated in the wide wiring region B as shown in FIG. Further, erosion may occur in the region C where the fine wiring is sparsely arranged.
パターンの粗密差が大きい場合、メッキを厚くすることで研磨後の平坦さを確保することができる。しかし、メッキを厚くすると研磨時間が長くなるため、スループットが悪化する。 When the pattern density difference is large, the flatness after polishing can be ensured by thickening the plating. However, if the plating is made thicker, the polishing time becomes longer, and the throughput deteriorates.
銅メッキ後のチップ内段差を解消するために、銅メッキ層を形成した後に、電解エッチングにより、密配線上の銅メッキ膜に生じている凸状の盛り上がりを選択的に除去する方法が提案されている(たとえば、特許文献1参照)。 In order to eliminate the step in the chip after copper plating, a method of selectively removing the convex bulge generated in the copper plating film on the dense wiring by electrolytic etching after forming the copper plating layer is proposed. (For example, refer to Patent Document 1).
半導体装置の微細化につれて、密配線と幅広配線の差はますます大きくなると考えられる。粗密の差が大きくなるほどメッキ層の段差が大きくなり、CMPの量も増大する。そこで、半導体ウェーハ上に形成された金属層の段差または膜厚差を緩和し、研磨時間を短縮することのできる半導体装置の製造方法を提供することを課題とする。 With the miniaturization of semiconductor devices, the difference between dense wiring and wide wiring is expected to increase. As the difference in density increases, the step of the plating layer increases and the amount of CMP also increases. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can alleviate a step difference or film thickness difference of a metal layer formed on a semiconductor wafer and reduce a polishing time.
ひとつの態様では、半導体装置の製造方法は、
半導体ウェーハ上に電解メッキにより金属層を形成し、
マイクロバブルを前記金属層に向けて発生して前記金属層の表面に生じている凹部を前記マイクロバブルで覆い、
前記半導体ウェーハの処理面に前記電解メッキと逆極性のバイアス電圧を印加して、前記マイクロバブルで覆われていない部分の前記金属層を電解エッチングで除去し、
前記電解エッチングの後に前記金属層の研磨を行う
ことを特徴とする。
In one aspect, a method for manufacturing a semiconductor device includes:
A metal layer is formed on a semiconductor wafer by electrolytic plating,
Covering the microbubbles with the microbubbles generated toward the metal layer and occurring on the surface of the metal layer,
A bias voltage having a polarity opposite to that of the electrolytic plating is applied to the processing surface of the semiconductor wafer, and the metal layer in a portion not covered with the microbubbles is removed by electrolytic etching,
The metal layer is polished after the electrolytic etching.
半導体ウェーハ上に形成された内の密配線領域と幅広配線領域のメッキ段差を緩和し、研磨時間を短縮することができる。 The plating step between the dense wiring region and the wide wiring region formed on the semiconductor wafer can be relaxed, and the polishing time can be shortened.
図2〜図4は、実施形態の半導体装置の製造工程図である。実施形態では、コンフォーマルに埋め込まれる大面積パターンと、オーバープレートが生じる密パターンとが混在する半導体ウェーハにメッキ層を形成する。段差のあるメッキ層のうち、メッキ膜厚の小さい領域(たとえば大面積パターンの領域)をマイクロバブルで保護し、逆バイアスを印加して選択エッチングを行うことで、CMPに先立ってメッキ膜厚差を緩和する。 2 to 4 are manufacturing process diagrams of the semiconductor device of the embodiment. In the embodiment, a plating layer is formed on a semiconductor wafer in which a large area pattern embedded conformally and a dense pattern in which an over plate is generated are mixed. Of the plated layer with steps, a region with a small plating film thickness (for example, a region with a large area pattern) is protected by microbubbles, and a reverse bias is applied to perform selective etching, so that a difference in plating film thickness occurs prior to CMP. To ease.
図2(A)で、配線溝12a、12b、12cが形成された半導体ウェーハ11上に、Cuシード層を含む通電層13を形成する。通電層13は、Cuシード層の下層に配置されるCu拡散防止膜(バリアメタル)を含んでもよい。この場合、バリアメタルは、チタン(Ti)、窒化チタン(TiN)、窒化タンタル(TaN)、窒化タングステン(WN)等で形成することができる。上層のCuシード層はCuメッキ時の密着層として機能する。
In FIG. 2A, the
半導体ウェーハ11は数百個分のチップ領域を含み、各チップが半導体基板上のトランジスタやビアプラグを有する。配線溝12a、12b、12cは最上層の絶縁膜に形成されている。配線溝12aは、たとえば溝幅が0.1μm、溝間隔が0.1μmの密配線である。配線溝12bは、たとえば溝幅が0.1μ、溝間隔が0.5μmの疎配線である。配線溝12cは、たとえば溝幅が1μ〜4.5μmの幅広配線である。配線溝12a〜12cの深さは、たとえば220nmである。
The
図2(B)で、半導体ウェーハ11の通電層13が形成された面を下側にして電解メッキ液17に浸漬し、メッキ層15を成長する。電解メッキの際に、たとえば図5(A)に示す電解メッキ装置40を用いる。電解メッキ装置40の給電・ローターユニット41から延びるウェーハクランプ42で半導体ウェーハ11をフェースダウンで保持し、メッキ槽45に収容された電解メッキ液17に処理面を浸漬して回転する。図5(B)に示すように、ウェーハクランプ42はコンタクトピン43を有し、コンタクトピン43を通電層13に接触させる。コンタクトピン43は電極として機能し、コンタクトピン43から通電層13のCuシード層に電流を流す。電解メッキ液17はたとえば硫酸銅系の溶液であり、高純度の硫酸や塩酸が添加されていてもよい。
In FIG. 2B, the
コンタクトピン43を負極(カソード)とし、メッキ槽45内に配置される図示しない対向電極を正極(アノード)として、両電極の間に順方向の電圧を印加する。正バイアスはたとえば10〜15V、好ましくは10Vである。このとき、半導体ウェーハ11の表面に流れる電流密度は、約48mA/cm2である。アノード電極から電解メッキ液17中へ溶解した金属イオンの還元反応により、半導体ウェーハ11の通電層13上にメッキ層15が成長する。電解メッキプロセス中の半導体ウェーハ11の回転数は、10〜40rpmの間で調整される。約10rpmの低回転により微細パターンのメッキ効率が改善される。約40rpmの高回転により半導体ウェーハ11の表面の不純物を除去するとともに、半導体ウェーハ11の表面に対する電解メッキ液17の濃度を均一にして、均一なメッキ層15を形成する。
The
図2(C)に戻って、設定された厚さまでメッキ層15が成長したところで、マイクロバブル発生装置31により電解メッキ液17中にマイクロバブル35を発生させる。一例として、メッキ層15の厚さを400nm〜800nmに形成する。マイクロバブル発生装置31として、たとえば株式会社ナノクス製のマイクロバブル発生装置「nano Quick(ナノクイック)」を用いることができる。図6に示すように、マイクロバブル発生装置31により35nm〜250nm径の気泡を発生することができ、最も多いバブル径は100nmである。
Returning to FIG. 2C, when the
マイクロバブル発生中は、マイクロバブルがコンフォーマルに形成された大面積パターンに集まるように、半導体ウェーハ11の回転の停止と、低速での回転を繰り返す。半導体ウェーハ11を低速で回転させることで、電解メッキ液17を循環させてマイクロバブル35をウェーハ面へ均一に導く。
During the generation of microbubbles, the rotation of the
電解メッキ槽45とマイクロバブル発生のための槽は、別々の槽であってもよいし、図2(C)のように電解メッキ槽45をそのまま用いてもよい。同じ電解メッキ槽45内でマイクロバブル35を発生させるためには、あらかじめマイクロバブル発生装置31のノズルの先端がアノード電極を貫通するように電解メッキ槽45の内部に設置しておく。メッキ層15が所定の膜厚に成長した時点で、コンタクトピン43とアノード電極への電圧の印加を停止し、マイクロバブル発生装置31をオンにする。
The
電解メッキとマイクロバブルの発生で別々の槽を用いる場合は、給電・ローターユニット41を搬送機能付きのユニットとして構成し、メッキ層15が所定の膜厚に成長した時点で、半導体ウェーハ11を電解メッキ槽45から引き上げてマイクロバブル発生用の槽へ搬送する。この場合、マイクロバブル発生用の槽には電解エッチング液27が収容されている。電解エッチング液27に半導体ウェーハ11を浸漬するときは、電解メッキのための浸漬と異なり、液面に対する半導体ウェーハ11の角度制御や浸漬速度の制御を厳密に行う必要はない。
When separate tanks are used for electrolytic plating and generation of microbubbles, the power feeding /
図3(A)で、半導体ウェーハ11上のメッキ層15に生じている凹部にマイクロバブル35が集まって大きな気泡になる。マイクロバブル35はメッキ層15のくぼんだ箇所に集まりやすく、幅広の配線や大面積パターンが配置される領域Bでコンフォーマルにメッキ層15が成長した部分に多数のマイクロバブル35が集まる。また、微細配線が疎に配置された領域の突起間のくぼみにもマイクロバブル35が入り込む。これによりメッキ層15の表面のうち、メッキ膜厚の小さい部分が気体層36で保護される。
In FIG. 3A, the
図3(B)で、マイクロバブル35の発生を停止し、半導体ウェーハ11の表面に逆バイアスを印加して、電解メッキ液17(または電解エッチング液27)に接触している部分のメッキ層15を電解エッチングする。たとえば、コンタクトピン43に正極を接続し、電解エッチング槽(電解メッキ槽45と同じであってもよい)内の電極に負極を接続する。逆極性のバイアス電圧は5〜10V、好ましくは8〜10Vである。エッチングの制御を考慮すると、電解メッキ時の正バイアス電圧の大きさよりも若干小さく設定するのが望ましい。半導体ウェーハ11の表面に正のバイアス電圧を印加することで、メッキ層15の銅イオンが電解メッキ液17(または電解エッチング液27)中に溶け出す。
In FIG. 3B, the generation of the
逆バイアス印加中の半導体ウェーハ11の回転数を0〜10rpmにして、半導体ウェーハ11上のメッキ層15のうち、電解メッキ液17(あるいは電解エッチング液)に接触している部分のメッキ層15に対するエッチング速度を均一にしてもよい。メッキ層15のうち、マイクロバブル35の集合体あるいは気体層36で保護されている部分は、エッチングされない。
The rotational speed of the
マイクロバブル35または気体層36が存在する箇所までエッチングが進むと、気泡は半導体ウェーハ11の処理面を伝って別の方向へ逃げ、半導体ウェーハ11のエッジから空気中へ排出される。
When the etching proceeds to the location where the
図3(C)で、逆バイアスを印加する時間を調整して、微細配線が密に配置される領域と、微細配線が疎に配置される領域と、幅広配線または大面積パターンが配置される領域でのメッキ層15の膜厚差を小さくする。最終的な平坦化はCMP等で行うので、電解エッチングはメッキ層15の段差膜厚差の緩和のためのおおよその平坦化でよい。
In FIG. 3C, by adjusting the time for applying the reverse bias, a region where fine wirings are densely arranged, a region where fine wirings are sparsely arranged, and a wide wiring or a large area pattern are arranged. The film thickness difference of the
図4(A)で、半導体ウェーハ11を電解メッキ液17(または電解エッチング液27)から引き上げて、CMPにより余分なメッキ層15と通電層13を除去する。
In FIG. 4A, the
図4(B)で、研磨が終了し密に配置された微細配線21aと、疎に配置された微細配線21bと、幅広配線21cが形成される。
In FIG. 4B, after the polishing is completed,
従来のメッキ配線の形成方法であれば、図2(C)の段階までメッキ層15を成長させた後に、CMPによる研磨を行う。これに対し、実施形態ではメッキ層15の膜厚の小さい部分(凹部分)をマイクロバブル35により保護した状態で、逆バイアスの印加による電解エッチングでメッキ層15の膜厚差を緩和してからCMPを行う。
In the conventional method for forming a plated wiring, the
図2(C)の状態からCMPを行ったとき(従来法)と、図4(A)の状態からCMPを行ったとき(実施形態の方法)の研磨時間を比較すると、従来法では約360秒かかったのに対し、実施形態の方法では約180秒であり、研磨時間を1/2に短縮することができる。研磨時間の短縮率は、電解エッチングによりメッキ層15をどの程度除去するかによる。実施形態の方法では、このフォーマルにメッキされた部分や、疎に配置された配線領域の凹部をマイクロバブルにより保護した状態で電解エッチングを行うので、選択的なエッチングでメッキ層15の段差を効率的に緩和することができる。
Comparing the polishing time when CMP is performed from the state of FIG. 2C (conventional method) and when CMP is performed from the state of FIG. 4A (method of the embodiment), the conventional method has a polishing time of about 360. While it took 2 seconds, the method of the embodiment took about 180 seconds, and the polishing time can be reduced to ½. The shortening rate of the polishing time depends on how much the
実施形態では、メッキ膜厚の小さい領域(コンフォーマルにメッキされた幅広配線や大面積パターン)にマイクロバブルによる保護膜を形成し、オーバープレートされた部分を逆バイアスの印加によりエッチング除去する。この方法はCuメッキに限定されず、ニッケル(Ni)メッキ、スズ(Sn)メッキ、クロム(Cr)メッキ、銀(Ag)メッキ、金(Au)メッキによる配線形成にも適用可能である。いずれの場合も、電解メッキ浴(電解エッチング浴)の中でメッキの膜厚段差をあらかじめ緩和できるので、研磨時間を短縮することができる。 In the embodiment, a protective film by microbubbles is formed in a region having a small plating film thickness (a wide wiring or a large area pattern conformally plated), and the overplated portion is etched away by applying a reverse bias. This method is not limited to Cu plating, but can also be applied to wiring formation by nickel (Ni) plating, tin (Sn) plating, chromium (Cr) plating, silver (Ag) plating, and gold (Au) plating. In either case, the plating film thickness step in the electrolytic plating bath (electrolytic etching bath) can be relaxed in advance, so that the polishing time can be shortened.
実施形態では、電解メッキにより金属層を形成した後に、マイクロバブルで金属層15の表面の凹部を保護して電解エッチングを行ったが、スパッタ法など他の方法により金属層を形成した場合にも本発明を適用できる。スパッタ等で金属層を形成する場合にも、下地膜の応答に応じて金属層の表面に王取るができるからである。したがって、実施形態の方法は表面に凹凸が生じている任意の金属層表面の段差緩和に適用することができる。
In the embodiment, after the metal layer is formed by electrolytic plating, the concave portions on the surface of the
11 半導体ウェーハ
12a、12b、12c 配線溝
13 通電層
15 メッキ層(金属層)
17 電解メッキ液(または電解エッチング液)
21a、21b、21c 配線
31 マイクロバブル発生装置
35 マイクロバブル
36 気体層
40 電解メッキ装置
43 コンタクトピン
17 Electrolytic plating solution (or electrolytic etching solution)
21a, 21b,
Claims (7)
マイクロバブルを前記金属層に向けて発生して前記金属層の表面に生じている凹部を前記マイクロバブルで覆い、
前記半導体ウェーハの処理面に前記電解メッキと逆極性のバイアス電圧を印加して、前記マイクロバブルで覆われていない部分の前記金属層を電解エッチングで除去し、
前記電解エッチングの後に前記金属層の研磨を行う
ことを特徴とする半導体装置の製造方法。 A metal layer is formed on a semiconductor wafer by electrolytic plating,
Covering the microbubbles with the microbubbles generated toward the metal layer and occurring on the surface of the metal layer,
A bias voltage having a polarity opposite to that of the electrolytic plating is applied to the processing surface of the semiconductor wafer, and the metal layer in a portion not covered with the microbubbles is removed by electrolytic etching,
A method of manufacturing a semiconductor device, comprising polishing the metal layer after the electrolytic etching.
前記マイクロバブルの発生中に、前記半導体ウェーハを前記第1の速度以下の第2の速度で回転する動作と、前記回転を停止する動作を繰り返すことを特徴とする請求項1に記載の半導体装置の製造方法。 When the electrolytic plating is performed, the semiconductor wafer is rotated at a first speed while the processing surface of the semiconductor wafer is immersed in an electrolytic plating solution.
2. The semiconductor device according to claim 1, wherein an operation of rotating the semiconductor wafer at a second speed equal to or lower than the first speed and an operation of stopping the rotation are repeated during the generation of the microbubbles. Manufacturing method.
前記マイクロバブルを前記電解エッチングの槽内で発生させることを特徴とする請求項1又は2に記載の半導体装置の製造方法。 The electrolytic plating and the electrolytic etching are performed in different tanks,
The method of manufacturing a semiconductor device according to claim 1, wherein the microbubbles are generated in the electrolytic etching bath.
前記マイクロバブルで前記第2領域に形成された前記金属層表面に生じた前記凹部を覆うことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。 A first region where a first line width pattern is disposed on the semiconductor wafer, and a second region where a second line width pattern wider than the first line width is disposed;
5. The method of manufacturing a semiconductor device according to claim 1, wherein the concave portion generated on the surface of the metal layer formed in the second region is covered with the microbubbles. 6.
前記金属層に対してマイクロバブルを発生して前記金属層の表面に生じている凹部を前記マイクロバブルで覆い、
前記金属層を正極とするバイアス電圧を印加して、前記マイクロバブルで覆われていない部分の前記金属層を電解エッチングで除去し、
前記電解エッチングの後に前記金属層を研磨する
ことを特徴とする半導体装置の製造方法。 Immerse the metal layer formed on the semiconductor wafer in the electrolytic etching solution,
Covering the recesses generated on the surface of the metal layer by generating microbubbles with respect to the metal layer,
A bias voltage having the metal layer as a positive electrode is applied, and the metal layer in a portion not covered with the microbubbles is removed by electrolytic etching,
A method of manufacturing a semiconductor device, comprising polishing the metal layer after the electrolytic etching.
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