JP6367436B2

JP6367436B2 - Schottky barrier diode

Info

Publication number: JP6367436B2
Application number: JP2017133649A
Authority: JP
Inventors: 勝滝沢; 倉又　朗人; 朗人倉又
Original assignee: Tamura Corp
Current assignee: Tamura Corp
Priority date: 2017-07-07
Filing date: 2017-07-07
Publication date: 2018-08-01
Anticipated expiration: 2031-11-09
Also published as: JP2017199928A

Description

本発明は、金属と半導体とをショットキー接触させてなるショットキーバリアダイオードに関する。 The present invention relates to a Schottky barrier diode formed by bringing a metal and a semiconductor into Schottky contact.

従来、例えばインバータ回路等に用いられる高耐圧ダイオードとして、ＳｉＣを用いたショットキーバリアダイオードが知られている（例えば、特許文献１参照）。ショットキーバリアダイオードは、同程度の電流容量のＰＮ接合ダイオードに比べると、一般的に順方向電圧（ＶＦ）が小さく、逆回復時間（ｔｒｒ）も短くスイッチング特性に優れている。しかし、高耐圧化と高効率化の要求は強く、さらなる高耐圧化と順方向電圧の低減が求められている。 Conventionally, a Schottky barrier diode using SiC is known as a high voltage diode used in, for example, an inverter circuit (see, for example, Patent Document 1). A Schottky barrier diode generally has a small forward voltage (VF) and a short reverse recovery time (trr) and is excellent in switching characteristics as compared with a PN junction diode having a comparable current capacity. However, there is a strong demand for higher breakdown voltage and higher efficiency, and further higher breakdown voltage and reduction of forward voltage are required.

特開２００６−２５３５２１号公報JP 2006-253521 A

一般に、ショットキーバリアダイオードにおいては、順方向電圧（ＶＦ）と、逆バイアス電圧を印加したときの逆方向耐圧（ＶＲＭ）とはトレードオフの関係がある。これは、逆方向耐圧（ＶＲＭ）を高くするためにはキャリア濃度を低くする必要があり、キャリア濃度が低くなると電気抵抗が増大して順方向電圧（ＶＦ）が大きくなるためである。また、キャリア濃度を低くするとオーミック電極層とのコンタクト抵抗が増大して順方向電圧（ＶＦ）が大きくなる課題がある。 In general, in a Schottky barrier diode, there is a trade-off relationship between the forward voltage (VF) and the reverse breakdown voltage (VRM) when a reverse bias voltage is applied. This is because in order to increase the reverse breakdown voltage (VRM), it is necessary to decrease the carrier concentration, and when the carrier concentration decreases, the electrical resistance increases and the forward voltage (VF) increases. Further, when the carrier concentration is lowered, there is a problem that the contact resistance with the ohmic electrode layer increases and the forward voltage (VF) increases.

そこで、本発明の目的は、逆方向耐圧を大きくしても順方向電圧の増大、オーミック電極層とのコンタクト抵抗の増大を抑制することが可能なショットキーバリアダイオードを提供することにある。 Accordingly, an object of the present invention is to provide a Schottky barrier diode capable of suppressing an increase in forward voltage and an increase in contact resistance with an ohmic electrode layer even if the reverse breakdown voltage is increased.

上記目的を達成するため、本発明は、以下の［１］〜［６］のショットキーバリアダイオードを提供する。 In order to achieve the above object, the present invention provides the following Schottky barrier diodes [1] to [6].

［１]逆方向耐圧及び順方向電圧を定める、第１のキャリア濃度を有した、β−Ｇａ_２Ｏ_３系単結晶エピタキシャル層よりなる第１のｎ型半導体層と、順方向電圧を定める、前記第１のキャリア濃度よりも高い第２のキャリア濃度を有した、β−Ｇａ_２Ｏ_３系単結晶基板よりなる第２のｎ型半導体層と、前記第１のｎ型半導体層の、前記第２のｎ型半導体層と反対側の表面に設けられたショットキー電極と、前記第２のｎ型半導体層の、前記第１のｎ型半導体層と反対側の表面に設けられたオーミック電極と、を含み、逆方向耐圧を６００Ｖ〜１００００Ｖに設定したとき、前記第１のｎ型半導体層は、前記逆方向耐圧の値に応じて、２．０μｍ〜３３．３μｍの範囲の厚さを有する、ショットキーバリアダイオード。 [1] A first n-type semiconductor layer made of a β-Ga ₂ O ₃ single crystal epitaxial layer having a first carrier concentration , which defines a reverse breakdown voltage and a forward voltage , and a forward voltage is determined. A second n-type semiconductor layer made of a β-Ga ₂ O ₃ -based single crystal substrate having a second carrier concentration higher than the first carrier concentration, and the first n-type semiconductor layer, A Schottky electrode provided on the surface opposite to the second n-type semiconductor layer, and an ohmic electrode provided on the surface opposite to the first n-type semiconductor layer of the second n-type semiconductor layer when, only including, when setting the reverse breakdown voltage in 600V～10000V, the first n-type semiconductor layer, depending on the value of the reverse breakdown voltage, the thickness in the range of 2.0μm~33.3μm A Schottky barrier diode.

［２］前記第１のｎ型半導体層は、前記第１のキャリア濃度によって定まる空乏層の厚さより大きい厚さを有する前記［１］に記載のショットキーバリアダイオード。 [2] The Schottky barrier diode according to [1], wherein the first n-type semiconductor layer has a thickness larger than a thickness of a depletion layer determined by the first carrier concentration.

［３］前記第１のｎ型半導体層の前記第１のキャリア濃度は、１×１０^１８／ｃｍ^３以下である前記［１］に記載のショットキーバリアダイオード。 [3] The Schottky barrier diode according to [1], wherein the first carrier concentration of the first n-type semiconductor layer is 1 × 10 ¹⁸ / cm ³ or less.

［４］前記第１のｎ型半導体層の前記第１のキャリア濃度は、１×１０^１７／ｃｍ^３以下である前記［１］に記載のショットキーバリアダイオード。 [4] The Schottky barrier diode according to [1], wherein the first carrier concentration of the first n-type semiconductor layer is 1 × 10 ¹⁷ / cm ³ or less.

［５］前記第１のｎ型半導体層の前記第１のキャリア濃度は、１×１０^１６／ｃｍ^３以下である前記［１］に記載のショットキーバリアダイオード。 [5] The Schottky barrier diode according to [1], wherein the first carrier concentration of the first n-type semiconductor layer is 1 × 10 ¹⁶ / cm ³ or less.

［６］前記第２のｎ型半導体層の前記第２のキャリア濃度は、１×１０^１８／ｃｍ^３以上である前記［１］に記載のショットキーバリアダイオード。 [6] The Schottky barrier diode according to [1], wherein the second carrier concentration of the second n-type semiconductor layer is 1 × 10 ¹⁸ / cm ³ or more.

本発明によれば、ショットキーバリアダイオードの逆方向耐圧を大きくしても順方向電圧の増大及びオーミック電極層とのコンタクト抵抗の増大を抑制することが可能となる。 According to the present invention, it is possible to suppress an increase in forward voltage and an increase in contact resistance with the ohmic electrode layer even if the reverse breakdown voltage of the Schottky barrier diode is increased.

図１は、本発明の実施の形態に係るショットキーダイオードの構成例を示す断面図である。FIG. 1 is a cross-sectional view showing a configuration example of a Schottky diode according to an embodiment of the present invention. 図２（ａ）から（ｄ）は、半導体材料としてＳｉ及びＳｉＣを用いた場合とＧａ_２Ｏ_３を用いた場合について、ｎ⁻半導体層及びｎ^＋半導体の電子キャリア濃度、抵抗率、厚み、及び電流密度等を示す比較表である。2A to 2D show the case where Si and SiC are used as the semiconductor material and the case where Ga ₂ O ₃ is used, and the electron carrier concentration, resistivity, thickness of the n ⁻ semiconductor layer and n ⁺ semiconductor, And a comparison table showing current density and the like. 図３は、本発明の実施の形態に係るショットキーダイオードにけるエネルギーバンドを例示する模式図である。FIG. 3 is a schematic view illustrating an energy band in the Schottky diode according to the embodiment of the invention. 図４は、比較例に係るショットキーダイオードの構成例を示す断面図である。FIG. 4 is a cross-sectional view illustrating a configuration example of a Schottky diode according to a comparative example. 図５は、実施例に係るショットキーダイオード、及び比較例に係るショットキーダイオードの電圧−電流密度特性を示すグラフである。FIG. 5 is a graph showing voltage-current density characteristics of the Schottky diode according to the example and the Schottky diode according to the comparative example. 図６は、本発明の実施の形態の第１の変形例に係るショットキーダイオードを示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。6A and 6B show a Schottky diode according to a first modification of the embodiment of the present invention, in which FIG. 6A is a plan view and FIG. 6B is a cross-sectional view taken along line AA of FIG. 図７は、本発明の実施の形態の第２の変形例に係るショットキーダイオードを示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。7A and 7B show a Schottky diode according to a second modification of the embodiment of the present invention, in which FIG. 7A is a plan view and FIG. 7B is a cross-sectional view taken along line AA of FIG. 図８は、本発明の実施の形態の第３の変形例に係るショットキーダイオードを示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。8A and 8B show a Schottky diode according to a third modification of the embodiment of the present invention, in which FIG. 8A is a plan view and FIG. 8B is a sectional view taken along line AA in FIG.

以下、本発明に係るショットキーバリアダイオード（以下、「ショットキーダイオード」という。）の実施の形態について、図面を参照しながら説明する。 Embodiments of a Schottky barrier diode (hereinafter referred to as “Schottky diode”) according to the present invention will be described below with reference to the drawings.

図１は、本実施の形態によるショットキーダイオード１の断面構成を模式的に示す図である。ショットキーダイオード１は、ｎ型の導電性を有するＧａ_２Ｏ_３系化合物半導体からなるｎ型半導体層３と、ｎ型半導体層３の第１の主表面３ａにショットキー接触するショットキー電極層２と、ｎ型半導体層３の第１の主表面３ａとは反対側の第２の主表面３ｂにオーミック接触するオーミック電極層４とを備えている。なお、ｎ型半導体層３の第１の主表面３ａ側には、ショットキー電極層２を最下層に含む積層膜を設けてもよい。また、ｎ型半導体層３の第２の主表面３ｂ側には、オーミック電極層４を最下層に含む積層膜を設けてもよい。 FIG. 1 is a diagram schematically showing a cross-sectional configuration of a Schottky diode 1 according to the present embodiment. The Schottky diode 1 includes an n-type semiconductor layer 3 made of a Ga ₂ O ₃ -based compound semiconductor having n-type conductivity, and a Schottky electrode layer in Schottky contact with the first main surface 3 a of the n-type semiconductor layer 3. 2 and an ohmic electrode layer 4 in ohmic contact with the second main surface 3b opposite to the first main surface 3a of the n-type semiconductor layer 3. Note that a laminated film including the Schottky electrode layer 2 in the lowermost layer may be provided on the first main surface 3a side of the n-type semiconductor layer 3. Further, a laminated film including the ohmic electrode layer 4 in the lowest layer may be provided on the second main surface 3b side of the n-type semiconductor layer 3.

ｎ型半導体層３は、β−Ｇａ_２Ｏ_３を基本とするが、Ｃｕ、Ａｇ、Ｚｎ、Ｃｄ、Ａｌ、Ｉｎ、Ｓｉ、ＧｅおよびＳｎからなる群から選ばれる１種以上を添加したＧａを主成分とした酸化物で構成してもよい。より具体的には、例えば（Ａｌ_ｘＩｎ_ｙＧａ_{（１−ｘ−ｙ）}）_２Ｏ_３（ただし、０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）で表わされるガリウム酸化物を用いることができる。 The n-type semiconductor layer 3 is based on β-Ga ₂ O ₃ , but Ga is added with at least one selected from the group consisting of Cu, Ag, Zn, Cd, Al, In, Si, Ge, and Sn. You may comprise with the oxide which made the main component. More specifically, for example, gallium oxidation represented by (Al _x In _y Ga _(1-xy) ) ₂ O ₃ (where 0 ≦ x <1, 0 ≦ y <1, 0 ≦ x + y <1) Can be used.

また、ｎ型半導体層３は、第１の半導体層としての低電子キャリア濃度のｎ⁻半導体層３１と、このｎ⁻半導体層３１よりも高い電子キャリア濃度を有する第２の半導体層としての高電子キャリア濃度のｎ^＋半導体層３２とを備えている。低電子キャリア濃度のｎ⁻半導体層３１は、ｎ型半導体層３のうちショットキー電極層２に対しショットキー接触する側に形成されている。 The n-type semiconductor layer 3 includes an n ⁻ semiconductor layer 31 having a low electron carrier concentration as a first semiconductor layer and a high semiconductor layer having a higher electron carrier concentration than the n ⁻ semiconductor layer 31. An n ⁺ semiconductor layer 32 having an electron carrier concentration. The n ⁻ semiconductor layer 31 having a low electron carrier concentration is formed on the side of the n-type semiconductor layer 3 that is in Schottky contact with the Schottky electrode layer 2.

このｎ型半導体層３は、例えばＭＢＥ（Molecular Beam Epitaxy）法により、真空槽内にＧａ蒸気と酸素系ガスを供給して、β−Ｇａ_２Ｏ_３基板上にβ−Ｇａ_２Ｏ_３単結晶をエピタキシャル結晶成長させて形成することができる。また、低電子キャリア濃度の制御性を高める為にはＧａ原料の純度は６Ｎ以上が望ましい。このβ−Ｇａ_２Ｏ_３基板がｎ^＋半導体層３２に該当し、その上に形成されたエピタキシャル層がｎ⁻半導体層３１に該当する。 This n-type semiconductor layer 3 is formed by supplying Ga vapor and oxygen-based gas into a vacuum chamber by, for example, MBE (Molecular Beam Epitaxy) method, and forming a β-Ga ₂ O ₃ single crystal on a β-Ga ₂ O ₃ substrate. Can be formed by epitaxial crystal growth. In order to improve controllability of the low electron carrier concentration, the purity of the Ga raw material is preferably 6N or more. This β-Ga ₂ O ₃ substrate corresponds to the n ⁺ semiconductor layer 32, and the epitaxial layer formed thereon corresponds to the n ⁻ semiconductor layer 31.

β−Ｇａ_２Ｏ_３基板は、例えばＥＦＧ（Edge-defined Film-fed Growth）法により作製することができる。この場合、β−Ｇａ_２Ｏ_３基板の電子キャリア濃度（ｎ^＋半導体層３２の電子キャリア濃度）は、基板作製時に生じる酸素欠陥やＳｉ等のドーパントの量によって定まる。また、ドーパントは結晶成長中のドーパントの取り込み量が安定しているＳｉが好ましい。Ｓｉをドーパントにすることで電子キャリア濃度の制御性が高まる。また、ｎ⁻半導体層３１の電子キャリア濃度は、例えばエピタキシャル結晶成長中におけるＳｉやＳｎ等のＩＶ族のドーパントの供給量又は酸素欠陥を制御することで調節することができる。さらに、Ｇａとの置換を考えた場合イオン半径の近いＳｎの方が好ましい。 The β-Ga ₂ O ₃ substrate can be produced, for example, by an EFG (Edge-defined Film-fed Growth) method. In this case, the electron carrier concentration of the β-Ga ₂ O ₃ substrate (an electron carrier concentration of the n ⁺ semiconductor layer 32) is determined by the amount of dopant oxygen defects or Si or the like that occurs when the substrate is produced. Further, the dopant is preferably Si in which the amount of dopant incorporated during crystal growth is stable. The controllability of the electron carrier concentration is increased by using Si as a dopant. Further, the electron carrier concentration of the n ⁻ semiconductor layer 31 can be adjusted by controlling the supply amount of an IV group dopant such as Si or Sn or oxygen defects during epitaxial crystal growth, for example. Further, when considering substitution with Ga, Sn having a close ionic radius is preferable.

本実施の形態のショットキーダイオード１にあっては、ｎ⁻半導体層３１の電子キャリア濃度Ｎｄが例えば１０^１６ｃｍ^−３であるが、この電子キャリア濃度Ｎｄは１０^１８ｃｍ^−３よりも低い範囲で設定することができる。また、電子キャリア濃度Ｎｄは、１０^１７ｃｍ^−３よりも低い値に設定すると好適である。またさらに、ｎ⁻半導体層３１は、電子キャリア濃度が比較的低いｎ⁻層、及びこのｎ⁻層とｎ^＋半導体層３２との間の電子キャリア濃度を有するｎ層によって構成してもよい。このｎ⁻半導体層３１の電子キャリア濃度Ｎｄは、ショットキーダイオード１に求められる逆方向耐圧ＶＲＭと、Ｇａ_２Ｏ_３の電界破壊強度Ｅｍとに基づいて設定することができる。 In the Schottky diode 1 of the present embodiment, the electron carrier concentration Nd of the n ⁻ semiconductor layer 31 is, for example, 10 ¹⁶ cm ⁻³ , but this electron carrier concentration Nd is in a range lower than 10 ¹⁸ cm ^−3. Can be set. The electron carrier concentration Nd is preferably set to a value lower than 10 ¹⁷ cm ⁻³ . Further, the n ⁻ semiconductor layer 31 may be constituted by an n ⁻ layer having a relatively low electron carrier concentration and an n layer having an electron carrier concentration between the n ⁻ layer and the n ⁺ semiconductor layer 32. The electron carrier concentration Nd of the n ⁻ semiconductor layer 31 can be set based on the reverse breakdown voltage VRM required for the Schottky diode 1 and the electric field breakdown strength Em of Ga ₂ O ₃ .

ここで、電界破壊強度Ｅｍは、Ｇａ_２Ｏ_３に固有の値であり、従来のｎ型半導体材料として用いられるＳｉやＳｉＣの電界破壊強度と比べると、Ｇａ_２Ｏ_３の電界破壊強度Ｅｍの方が大きいことが本発明者らによって確認されている。 Here, the electric field breakdown strength Em is a value inherent to Ga ₂ O ₃ , and is smaller than the electric field breakdown strength Em of Ga ₂ O ₃ compared to the electric field breakdown strength of Si or SiC used as a conventional n-type semiconductor material. It has been confirmed by the present inventors that this is larger.

一般に、ショットキーダイオードの逆方向耐圧は、電界破壊強度の二乗に比例し、電子キャリア濃度に反比例する。従って、電界破壊強度が大きくなれば電子キャリア濃度が同じであっても逆方向耐圧が大きくなる。また、同じ逆方向耐圧であれば、電界破壊強度が大きくなることにより、電子キャリア濃度を高くすることができる。電子キャリア濃度が高くなれば、電気抵抗が小さくなり、順方向電圧（ＶＦ）が小さくなる。 In general, the reverse breakdown voltage of a Schottky diode is proportional to the square of the electric field breakdown strength and inversely proportional to the electron carrier concentration. Therefore, if the electric field breakdown strength increases, the reverse breakdown voltage increases even if the electron carrier concentration is the same. Further, if the reverse breakdown voltage is the same, the electron carrier concentration can be increased by increasing the electric field breakdown strength. As the electron carrier concentration increases, the electrical resistance decreases and the forward voltage (VF) decreases.

図２は、半導体材料としてＳｉ又はＳｉＣを用いた場合とＧａ_２Ｏ_３を用いた場合について、ｎ⁻半導体層（エピタキシャル層）及びｎ^＋半導体層（基板）の電子キャリア濃度、抵抗率、厚み、及び電流密度を２００Ａ／ｃｍ^２とした場合における電圧降下の関係の一例を示す表であり、（ａ）はＳｉ及びＧａ_２Ｏ_３を用いて逆方向耐圧を１００Ｖとした場合の比較表、（ｂ）はＳｉＣ及びＧａ_２Ｏ_３を用いて逆方向耐圧を６００Ｖとした場合の比較表、（ｃ）はＳｉＣ及びＧａ_２Ｏ_３を用いて逆方向耐圧を１０００Ｖ（１ｋＶ）とした場合の比較表、（ｂ）はＳｉＣ及びＧａ_２Ｏ_３を用いて逆方向耐圧を１００００Ｖ（１０ｋＶ）とした場合の比較表である。 FIG. 2 shows the electron carrier concentration, resistivity, and thickness of the n ⁻ semiconductor layer (epitaxial layer) and n ⁺ semiconductor layer (substrate) when Si or SiC is used as the semiconductor material and when Ga ₂ O ₃ is used. , And a table showing an example of a voltage drop relationship when the current density is 200 A / cm ² , (a) is a comparison table when the reverse breakdown voltage is 100 V using Si and Ga ₂ O ₃ , (B) is a comparison table when the reverse breakdown voltage is 600 V using SiC and Ga ₂ O ₃ , and (c) is the case where the reverse breakdown voltage is 1000 V (1 kV) using SiC and Ga ₂ O ₃ . A comparative table, (b) is a comparative table when SiC and Ga ₂ O ₃ are used and the reverse breakdown voltage is 10000 V (10 kV).

図２（ａ）に示すように、逆方向耐圧を１００Ｖに設定した場合、ｎ⁻半導体層の電子キャリア濃度及び厚みが、Ｓｉでは２．４７×１０^１５ｃｍ^−３，７．５μｍになるのに対し、本実施の形態に係るＧａ_２Ｏ_３では８．２９×１０^１７ｃｍ^−３，０．４０２μｍとなる。これにより、ｎ⁻半導体層における電圧降下が、Ｓｉの場合には０．１９５５Ｖとなるのに対し、Ｇａ_２Ｏ_３の場合には０．０００５Ｖとなる。この結果、ｎ⁻半導体層及びｎ^＋半導体層を含めたトータルの電圧降下が、Ｓｉの場合には０．２２２６Ｖ、Ｇａ_２Ｏ_３の場合には０．０８１１Ｖとなり、電圧降下を約６４％低減することができる。 As shown in FIG. 2A, when the reverse breakdown voltage is set to 100 V, the electron carrier concentration and the thickness of the n ⁻ semiconductor layer are 2.47 × 10 ¹⁵ cm ⁻³ and 7.5 μm in Si. On the other hand, in Ga ₂ O _{3 according} to the present embodiment, it is 8.29 × 10 ¹⁷ cm ⁻³ , 0.402 μm. As a result, the voltage drop in the n ⁻ semiconductor layer is 0.1955 V in the case of Si, and 0.0005 V in the case of Ga ₂ O ₃ . As a result, the total voltage drop including the n ⁻ semiconductor layer and the n ⁺ semiconductor layer is 0.2226 V in the case of Si and 0.0811 V in the case of Ga ₂ O ₃ , and the voltage drop is reduced by about 64%. can do.

また、図２（ｂ）に示すように、逆方向耐圧を６００Ｖに設定した場合、ｎ⁻半導体層の電子キャリア濃度及び厚みが、ＳｉＣでは２．１６×１０^１６ｃｍ^−３，５．４６μｍになるのに対し、本実施の形態に係るＧａ_２Ｏ_３では１．６６×１０^１７ｃｍ^−３，２．０μｍとなる。これにより、ｎ⁻半導体層における電圧降下がＳｉＣの場合には０．０３４５Ｖとなるのに対し、Ｇａ_２Ｏ_３の場合には０．０１０７Ｖとなる。この結果、ｎ⁻半導体層及びｎ^＋半導体層を含めたトータルの電圧降下が、ＳｉＣの場合には０．０５４６Ｖ、Ｇａ_２Ｏ_３の場合には０．０３７６Ｖとなり、電圧降下を約３１％低減することができる。 In addition, as shown in FIG. 2B, when the reverse breakdown voltage is set to 600 V, the electron carrier concentration and thickness of the n ⁻ semiconductor layer are 2.16 × 10 ¹⁶ cm ⁻³ and 5.46 μm in SiC. On the other hand, Ga ₂ O _{3 according} to the present embodiment is 1.66 × 10 ¹⁷ cm ⁻³ and 2.0 μm. Thus, the voltage drop in the n ⁻ semiconductor layer is 0.0345 V in the case of SiC, and 0.0107 V in the case of Ga ₂ O ₃ . As a result, the total voltage drop including the n ⁻ semiconductor layer and the n ⁺ semiconductor layer is 0.0546 V in the case of SiC and 0.0376 V in the case of Ga ₂ O ₃ , and the voltage drop is reduced by about 31%. can do.

また、図２（ｃ）に示すように、逆方向耐圧を１０００Ｖに設定した場合、ｎ⁻半導体層の電子キャリア濃度及び厚みが、ＳｉＣでは１．３０×１０^１６ｃｍ^−３，９．１μｍになるのに対し、本実施の形態に係るＧａ_２Ｏ_３では９．９５×１０^１６ｃｍ^−３，３．３μｍとなる。これにより、ｎ⁻半導体層における電圧降下が、ＳｉＣの場合には０．０９１４Ｖとなるのに対し、Ｇａ_２Ｏ_３の場合には０．０２９６Ｖとなる。この結果、ｎ⁻半導体層及びｎ^＋半導体層を含めたトータルの電圧降下が、ＳｉＣの場合には０．１１１５Ｖ、Ｇａ_２Ｏ_３の場合には０．０５６５Ｖとなり、電圧降下を約４９％低減することができる。 In addition, as shown in FIG. 2C, when the reverse breakdown voltage is set to 1000 V, the electron carrier concentration and thickness of the n ⁻ semiconductor layer are 1.30 × 10 ¹⁶ cm ⁻³ and 9.1 μm in SiC. On the other hand, in Ga ₂ O _{3 according} to the present embodiment, it becomes 9.95 × 10 ¹⁶ cm ⁻³ and 3.3 μm. As a result, the voltage drop in the n ⁻ semiconductor layer is 0.0914 V in the case of SiC, and 0.0296 V in the case of Ga ₂ O ₃ . As a result, the total voltage drop including the n ⁻ semiconductor layer and the n ⁺ semiconductor layer is 0.1115 V in the case of SiC and 0.0565 V in the case of Ga ₂ O ₃ , and the voltage drop is reduced by about 49%. can do.

また、図２（ｄ）に示すように、逆方向耐圧を１００００Ｖに設定した場合、ｎ⁻半導体層の電子キャリア濃度及び厚みが、ＳｉＣでは１．３０×１０^１５ｃｍ^−３，９０．９μｍになるのに対し、本実施の形態に係るＧａ_２Ｏ_３では、９．９５×１０^１５ｃｍ^−３，３３．３μｍとなる。これにより、ｎ⁻半導体層における電圧降下が、ＳｉＣの場合には８．１１８Ｖとなるのに対し、Ｇａ_２Ｏ_３の場合には２．９４４９Ｖとなる。この結果、ｎ⁻半導体層及びｎ^＋半導体層を含めたトータルの電圧降下が、ＳｉＣの場合には８．１３１９Ｖ、Ｇａ_２Ｏ_３の場合には２．９７１８Ｖとなり、電圧降下を約６３％低減することができる。 As shown in FIG. 2D, when the reverse breakdown voltage is set to 10000 V, the electron carrier concentration and the thickness of the n ⁻ semiconductor layer are 1.30 × 10 ¹⁵ cm ⁻³ and 90.9 μm in SiC. On the other hand, in Ga ₂ O _{3 according} to the present embodiment, it becomes 9.95 × 10 ¹⁵ cm ⁻³ and 33.3 μm. As a result, the voltage drop in the n ⁻ semiconductor layer is 8.118 V in the case of SiC, and 2.9449 V in the case of Ga ₂ O ₃ . As a result, the total voltage drop including the n ⁻ semiconductor layer and the n ⁺ semiconductor layer is 8.1319 V in the case of SiC and 2.9718 V in the case of Ga ₂ O ₃ , and the voltage drop is reduced by about 63%. can do.

図１に示すショットキー電極層２は、例えばＥＢ（Electron Beam）蒸着法、真空蒸着法、またはスパッタリング法により、ｎ型半導体層３（ｎ⁻半導体層３１）の第１の主表面３ａに成膜される。ショットキー電極層２の材料は、ｎ⁻半導体層３１を構成するＧａ_２Ｏ_３に対しショットキー接触可能な金属が選択される。本実施の形態では、Ｐｔがショットキー電極層２としてｎ型半導体層３に成膜されている。 The Schottky electrode layer 2 shown in FIG. 1 is formed on the first main surface 3a of the n-type semiconductor layer 3 (n ^- semiconductor layer 31) by, for example, EB (Electron Beam) vapor deposition, vacuum vapor deposition, or sputtering. Be filmed. As a material of the Schottky electrode layer 2, a metal that can make a Schottky contact with Ga ₂ O ₃ constituting the n ⁻ semiconductor layer 31 is selected. In the present embodiment, Pt is deposited on the n-type semiconductor layer 3 as the Schottky electrode layer 2.

一般に半導体と金属との間で整流作用が生じるショットキー接触を可能とするためには、半導体の電子親和力χと電極となる金属の仕事関数φ_ｍとの関係がχ＜φ_ｍでなければならない。この関係を満たす金属としては、本実施の形態に係るＰｔ以外にＶ，Ｍｏ，Ｎｉ,Ｐｄ等がある。 In general, in order to enable Schottky contact in which rectification occurs between a semiconductor and a metal, the relationship between the electron affinity χ of the semiconductor and the work function φ _{m of the} metal serving as the electrode must be χ <φ _m. . Examples of metals that satisfy this relationship include V, Mo, Ni, Pd, and the like in addition to Pt according to the present embodiment.

オーミック電極層４は、ｎ型半導体層３（ｎ^＋半導体層３２）の第２の主表面３ｂに真空蒸着法またはスパッタリング法により成膜される。オーミック電極層４の材料としては、例えばＴｉが選択される。なお、Ｇａ_２Ｏ_３の電子親和力χよりも仕事関数φ_ｍが小さい金属であれば、オーミック電極層４の材料として他の元素を用いてもよい。 The ohmic electrode layer 4 is formed on the second main surface 3b of the n-type semiconductor layer 3 (n ⁺ semiconductor layer 32) by vacuum evaporation or sputtering. For example, Ti is selected as the material of the ohmic electrode layer 4. As long as the work function φ _m is smaller than the electron affinity χ of Ga ₂ O ₃ , other elements may be used as the material for the ohmic electrode layer 4.

図３は、ショットキー接触部分のエネルギーバンドを示す模式図である。ここで、ｑは単電子の電荷、φＢｎはショットキー障壁、φ_ｄは電位障壁（内部電位）である。 FIG. 3 is a schematic diagram showing an energy band of a Schottky contact portion. Here, q is a single electron charge, [Phi] Bn Schottky barrier, phi _d is the potential barrier (internal potential).

この図３に示すように、ｎ⁻半導体層３１の厚みｔは、逆方向耐圧ＶＲＭの逆方向電圧を印加した場合の空乏層幅Ｗに対応し、空乏層幅Ｗよりも大きく作成されている。ただし、理想的には空乏層幅Ｗとｎ⁻半導体層３１の厚みｔとが一致することが最も望ましい。ｎ⁻半導体層３１の厚みｔが空乏層幅Ｗよりも大きいと、その分、ｎ⁻半導体層３１における電気抵抗が大きくなるからである。 As shown in FIG. 3, the thickness t of the n ⁻ semiconductor layer 31 corresponds to the depletion layer width W when the reverse voltage of the reverse breakdown voltage VRM is applied, and is made larger than the depletion layer width W. . However, ideally, it is most desirable that the depletion layer width W matches the thickness t of the n ⁻ semiconductor layer 31. This is because if the thickness t of the n ⁻ semiconductor layer 31 is larger than the depletion layer width W, the electrical resistance in the n ⁻ semiconductor layer 31 increases accordingly.

ここで、ショットキーダイオード１の空乏層幅Ｗは、下記の式（１）で表せるように、ｎ⁻半導体層３１の電子キャリア濃度Ｎｄに依存する。ここで、εはＧａ_２Ｏ_３の誘電率である。つまり、上述の逆方向耐圧ＶＲＭ及び電子キャリア濃度Ｎｄが定まれば、空乏層幅Ｗを求めることができる。そして、この空乏層幅Ｗを目標にして低電子キャリア濃度のＧａ_２Ｏ_３のエピタキシャル成長の厚さが空乏層幅Ｗ以上となるように（ｔ≧Ｗ）、ｎ⁻半導体層３１を形成する。 Here, the depletion layer width W of the Schottky diode 1 depends on the electron carrier concentration Nd of the n ⁻ semiconductor layer 31 as represented by the following formula (1). Here, ε is the dielectric constant of Ga ₂ O ₃ . That is, if the reverse breakdown voltage VRM and the electron carrier concentration Nd are determined, the depletion layer width W can be obtained. Then, the n ⁻ semiconductor layer 31 is formed so that the thickness of epitaxial growth of Ga ₂ O ₃ having a low electron carrier concentration is equal to or greater than the depletion layer width W (t ≧ W) with this depletion layer width W as a target.

ｎ^＋半導体層３２の電子キャリア濃度は、ショットキーダイオード１に求められる電気抵抗（順方向オン抵抗）または順方向電圧に応じて必要な濃度に設定される（例えば１０^１８ｃｍ^−３よりも高い値）。また、ｎ^＋半導体層３２の電子キャリア濃度はｎ⁻半導体層３１の電子キャリア濃度よりも１０倍以上高いことが望ましい。ｎ^＋半導体層３２の電子キャリア濃度が高い方が、ｎ型半導体層３全体の電気抵抗が小さくなるからである。 The electron carrier concentration of the n ⁺ semiconductor layer 32 is set to a necessary concentration (for example, higher than 10 ¹⁸ cm ⁻³ ) according to the electrical resistance (forward on-resistance) or forward voltage required for the Schottky diode 1. value). Further, it is desirable that the electron carrier concentration of the n ⁺ semiconductor layer 32 is 10 times or more higher than the electron carrier concentration of the n ⁻ semiconductor layer 31. This is because the electrical resistance of the entire n-type semiconductor layer 3 becomes smaller as the electron carrier concentration of the n ⁺ semiconductor layer 32 is higher.

（ショットキーダイオード１の動作）
ショットキーダイオード１に対して順方向（ショットキー電極層２側が正電位）に電圧Ｖを加えると、図３に示すφ_ｄが（φ_ｄ−Ｖ）となり、ｎ型半導体層３からショットキー電極層２へ移動する電子による電流が増大する。これにより、順方向電流がショットキー電極層２からオーミック電極層４へ流れる。 (Operation of Schottky diode 1)
When voltage V is applied in the forward direction (positive potential on the Schottky electrode layer 2 side) with respect to Schottky diode 1, φ _d shown in FIG. 3 becomes (φ _d −V), and the n-type semiconductor layer 3 changes to the Schottky electrode. The current due to the electrons moving to the layer 2 increases. As a result, a forward current flows from the Schottky electrode layer 2 to the ohmic electrode layer 4.

一方、ショットキーダイオード１に対して逆方向（ショットキー電極層２側が負電位）の電圧Ｖを加えると、φ_ｄが（φ_ｄ＋Ｖ）となり、ｎ型半導体層３からショットキー電極層２へ移動する電子による電流はほぼゼロとなる。また、電圧Ｖに応じて空乏層がｎ^＋半導体層３２に向かって広がる。ただし、ｎ⁻半導体層３１の厚みｔは、上記の式（１）に基づいて求められる空乏層幅Ｗよりも大きくなるように形成されているので、逆方向耐圧ＶＲＭの逆方向電圧を印加しても、空乏層がｎ^＋半導体層３２に達することはない。 On the other hand, when a voltage V in a reverse direction (negative potential on the Schottky electrode layer 2 side) is applied to the Schottky diode 1, φ _d becomes (φ _d + V), and the n-type semiconductor layer 3 moves to the Schottky electrode layer 2 The current due to the moving electrons is almost zero. Further, the depletion layer expands toward the n ⁺ semiconductor layer 32 according to the voltage V. However, since the thickness t of the n ⁻ semiconductor layer 31 is formed to be larger than the depletion layer width W obtained based on the above formula (1), the reverse voltage of the reverse breakdown voltage VRM is applied. However, the depletion layer does not reach the n ⁺ semiconductor layer 32.

（実施の形態の作用効果）
本実施の形態によれば、下記の作用効果がある。 (Operational effects of the embodiment)
According to the present embodiment, the following effects are obtained.

本実施の形態のショットキーダイオード１では、Ｇａ_２Ｏ_３系化合物をｎ型半導体層３の材料として用いた。このＧａ_２Ｏ_３系化合物は電界破壊強度が従来のショットキーダイオードの材料として用いられていたＳｉやＳｉＣに比べて高いので、これら従来の材料を用いた場合よりも逆方向耐圧を高めることができる。 In the Schottky diode 1 of the present embodiment, a Ga ₂ O ₃ -based compound is used as the material for the n-type semiconductor layer 3. Since this Ga ₂ O ₃ -based compound has a higher electric field breakdown strength than Si or SiC used as a material for conventional Schottky diodes, the reverse breakdown voltage can be increased more than when these conventional materials are used. it can.

また、ｎ型半導体層３を低電子キャリア濃度のｎ⁻半導体層３１と高電子キャリア濃度のｎ^＋半導体層３２とによって構成した。前述のように、Ｇａ_２Ｏ_３系化合物は電界破壊強度が高いために逆方向耐圧を高めることができるが、ｎ型半導体層３の全体を高電子キャリア濃度とした場合には、逆方向耐圧が電子キャリア濃度に反比例するという関係から、逆方向耐圧を高める効果に限界が生じる。しかし、本実施の形態では、ショットキー電極層２の側にｎ⁻半導体層３１を形成したので、逆方向耐圧をより高めることができる。 The n-type semiconductor layer 3 is composed of an n ⁻ semiconductor layer 31 having a low electron carrier concentration and an n ⁺ semiconductor layer 32 having a high electron carrier concentration. As described above, the Ga ₂ O ₃ -based compound has a high electric field breakdown strength and thus can increase the reverse breakdown voltage. However, when the entire n-type semiconductor layer 3 has a high electron carrier concentration, the reverse breakdown voltage is increased. Is inversely proportional to the electron carrier concentration, which limits the effect of increasing the reverse breakdown voltage. However, in the present embodiment, since the n ⁻ semiconductor layer 31 is formed on the Schottky electrode layer 2 side, the reverse breakdown voltage can be further increased.

また、このｎ⁻半導体層３１の厚みは、逆方向耐圧ＶＲＭの逆方向電圧を印加した場合の空乏層幅Ｗよりも厚く形成されているので、逆方向耐圧ＶＲＭの逆方向電圧を印加しても空乏層がｎ^＋半導体層３２に達することがない。 In addition, since the thickness of the n ⁻ semiconductor layer 31 is formed to be thicker than the depletion layer width W when the reverse voltage of the reverse breakdown voltage VRM is applied, the reverse voltage of the reverse breakdown voltage VRM is applied. However, the depletion layer does not reach the n ⁺ semiconductor layer 32.

また、ｎ⁻半導体層３１の電子キャリア濃度を１０^１７ｃｍ^−３よりも低い範囲に設定すると、１０００Ｖ以上の逆方向耐圧ＶＲＭを確保することができる。またさらに、ｎ⁻半導体層３１の電子キャリア濃度を１０^１６ｃｍ^−３よりも低い範囲に設定すると、１００００Ｖ以上の逆方向耐圧ＶＲＭを確保することができる。そして、ｎ^＋半導体層３２の電子キャリア濃度を１０^１８ｃｍ^−３以上に設定することで、ｎ型半導体層３全体の電気抵抗を抑制することができ、さらにオーミック電極層４とのコンタクト抵抗の増大を抑制することができる。これにより、ショットキーダイオード１の順方向電圧を小さくできる。 Further, when the electron carrier concentration of the n ⁻ semiconductor layer 31 is set in a range lower than 10 ¹⁷ cm ⁻³ , a reverse breakdown voltage VRM of 1000 V or more can be ensured. Furthermore, when the electron carrier concentration of the n ⁻ semiconductor layer 31 is set to a range lower than 10 ¹⁶ cm ⁻³ , a reverse breakdown voltage VRM of 10000 V or more can be secured. Then, by setting the electron carrier concentration of the n ⁺ semiconductor layer 32 to 10 ¹⁸ cm ⁻³ or more, the electrical resistance of the entire n-type semiconductor layer 3 can be suppressed, and the contact resistance with the ohmic electrode layer 4 can be reduced. The increase can be suppressed. Thereby, the forward voltage of the Schottky diode 1 can be reduced.

次に、本発明のより具体的な実施例について説明する。 Next, more specific examples of the present invention will be described.

本実施例では、ＦＺ（Floating Zone）法により作製した厚さ６００μｍのβ−Ｇａ_２Ｏ_３基板をｎ^＋半導体層３２として用いた。このβ−Ｇａ_２Ｏ_３基板には、ドーパントとしてＳｉをドープし、電子キャリア濃度を１×１０^１９ｃｍ^−３とした。また、基板の面方位は（０１０）とした。基板の面方位について特に限定されないが、（１００）面から５０°以上９０°以下の角度だけ回転させた面であることが好ましい。例えば、（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。こうすることで、エピタキシャル成長させるときに基板からの再蒸発を抑えることができ成長速度を高めることが出来る。また、基板面方位を（０１０）面から３７．５°以下の角度だけ回転させた面であってもよい。この場合ｎ^＋半導体層３２とｎ⁻半導体層３１との界面を急峻にすることが出来ると共に、ｎ⁻半導体層３１の厚みを高精度に制御することが出来る。 In this example, a β-Ga ₂ O ₃ substrate having a thickness of 600 μm manufactured by FZ (Floating Zone) method was used as the n ⁺ semiconductor layer 32. This β-Ga ₂ O ₃ substrate was doped with Si as a dopant, and the electron carrier concentration was set to 1 × 10 ¹⁹ cm ⁻³ . The plane orientation of the substrate was (010). Although it does not specifically limit about the surface orientation of a board | substrate, It is preferable that it is the surface rotated only by the angle of 50 to 90 degree from (100) plane. For example, there are a (010) plane, a (001) plane, a (−201) plane, a (101) plane, and a (310) plane. By doing so, re-evaporation from the substrate can be suppressed during epitaxial growth, and the growth rate can be increased. Alternatively, the substrate surface orientation may be a surface rotated by an angle of 37.5 ° or less from the (010) plane. In this case, the interface between the n ⁺ semiconductor layer 32 and the n ⁻ semiconductor layer 31 can be made steep, and the thickness of the n ⁻ semiconductor layer 31 can be controlled with high accuracy.

ｎ⁻半導体層３１は、上記のβ−Ｇａ_２Ｏ_３基板（ｎ^＋半導体層３２）上にＭＢＥ法によって厚さ１．４μｍのβ−Ｇａ_２Ｏ_３単結晶をエピタキシャル成長させて形成した。ドーパントしてはＳｎを用い、電子キャリア濃度を４×１０^１６ｃｍ^−３とした。 The n ⁻ semiconductor layer 31 was formed by epitaxially growing a β-Ga ₂ O ₃ single crystal having a thickness of 1.4 μm on the β-Ga ₂ O ₃ substrate (n ⁺ semiconductor layer 32) by the MBE method. Sn was used as the dopant, and the electron carrier concentration was 4 × 10 ¹⁶ cm ⁻³ .

ショットキー電極層２は、ｎ⁻半導体層３１にショットキー接触する厚さ３０ｎｍのＰｔと、このＰｔの上に形成された厚さ１７０ｎｍのＡｕとの２層構造とした。 The Schottky electrode layer 2 has a two-layer structure of Pt having a thickness of 30 nm that is in Schottky contact with the n ⁻ semiconductor layer 31 and Au having a thickness of 170 nm formed on the Pt.

オーミック電極層４は、ｎ^＋半導体層３２にオーミック接触する厚さ１００ｎｍのＴｉと、このＴｉの上に形成された厚さ１００ｎｍのＡｕとの２層構造とした。 The ohmic electrode layer 4 has a two-layer structure of Ti having a thickness of 100 nm that is in ohmic contact with the n ⁺ semiconductor layer 32 and Au having a thickness of 100 nm formed on the Ti.

（比較例）
図４は、比較例として示すショットキーダイオード１０の断面構成を模式的に示す図である。このショットキーダイオード１０は、ＥＦＧ法により作製した厚さ４００μｍのβ−Ｇａ_２Ｏ_３基板をｎ⁻半導体層３３として用いた単層構造であり、このｎ⁻半導体層３３の一方の主面３３ａにショットキー電極層２を形成し、他方の主面３３ｂにオーミック電極層４を形成した。ショットキー電極層２及びオーミック電極層４の構成は、上記の実施例と共通の構成とした。また、ｎ⁻半導体層３３は、厚さを４００μｍとし、ノンドープかつ窒素雰囲気熱処理を行わないことで、電子キャリア濃度を８×１０^１６ｃｍ^−３とした。 (Comparative example)
FIG. 4 is a diagram schematically showing a cross-sectional configuration of a Schottky diode 10 shown as a comparative example. The Schottky diode 10, the _β-Ga 2 _{O 3} substrate having a thickness of 400μm was prepared by the EFG process n ^- a single layer structure using a semiconductor layer 33, the n ^- one main surface 33a of the semiconductor layer 33 The Schottky electrode layer 2 was formed, and the ohmic electrode layer 4 was formed on the other main surface 33b. The configurations of the Schottky electrode layer 2 and the ohmic electrode layer 4 are the same as those in the above-described embodiment. Further, the n ⁻ semiconductor layer 33 has a thickness of 400 μm and is not doped and is not subjected to heat treatment in a nitrogen atmosphere, so that the electron carrier concentration is 8 × 10 ¹⁶ cm ⁻³ .

図５は、上記のように構成された本発明の実施例に係るショットキーダイオード１、及び比較例に係るショットキーダイオード１０の電圧−電流密度特性を示すグラフである。この図に示すように、ショットキーダイオード１では、正方向電圧を印加した際に電流密度が急峻に立ち上がるのに対し、ショットキーダイオード１０では、ショットキーダイオード１に比較して、電流密度の立ち上がりが緩やかになっている。 FIG. 5 is a graph showing voltage-current density characteristics of the Schottky diode 1 according to the embodiment of the present invention configured as described above and the Schottky diode 10 according to the comparative example. As shown in this figure, in the Schottky diode 1, the current density rises sharply when a positive voltage is applied, whereas in the Schottky diode 10, the current density rises compared to the Schottky diode 1. Has become moderate.

このことは、ショットキーダイオード１において半導体層３をｎ⁻半導体層３１及びｎ^＋半導体層３２からなる複層構造とし、ｎ^＋半導体層３２の電気抵抗を下げたことにより、順方向電圧を小さくできたことを示している。また、オーミック電極４に接触するｎ^＋半導体層３２の電子キャリア濃度を高くすることにより、オーミック電極４と半導体層３との間の接触抵抗が下がることも、順方向電圧を小さくすることに寄与していると考えられる。 This is because, in the Schottky diode 1, the semiconductor layer 3 has a multi-layer structure including the n ⁻ semiconductor layer 31 and the n ⁺ semiconductor layer 32, and the electrical resistance of the n ⁺ semiconductor layer 32 is lowered, so that the forward voltage is reduced. It shows that it was possible. In addition, the contact resistance between the ohmic electrode 4 and the semiconductor layer 3 is decreased by increasing the electron carrier concentration of the n ⁺ semiconductor layer 32 in contact with the ohmic electrode 4, which contributes to reducing the forward voltage. it seems to do.

（ショットキーダイオードの変形例）
次に、本発明の実施の形態に係るショットキーダイオードの構造の３つの変形例を図６〜８を参照して説明する。これらの変形例において、ｎ⁻半導体層３１及びｎ^＋半導体層３２のキャリア濃度及び厚み等の諸元は、上記説明したものと同様に設定することができる。 (Modification of Schottky diode)
Next, three modifications of the structure of the Schottky diode according to the embodiment of the present invention will be described with reference to FIGS. In these modified examples, the specifications such as the carrier concentration and thickness of the n ⁻ semiconductor layer 31 and the n ⁺ semiconductor layer 32 can be set in the same manner as described above.

（変形例１）
図６は、本発明の実施の形態の第１の変形例に係るショットキーダイオード１Ａを示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。 (Modification 1)
6A and 6B show a Schottky diode 1A according to a first modification of the embodiment of the present invention, in which FIG. 6A is a plan view and FIG. 6B is a cross-sectional view taken along line AA in FIG.

ショットキーダイオード１Ａは、平面視において四角形状であり、その中心部に同じく四角形状のショットキー電極層２が形成されている。また、ショットキーダイオード１Ａは、ｎ型半導体層３を備え、ｎ型半導体層３は、低電子キャリア濃度のｎ⁻半導体層３１と、このｎ⁻半導体層３１よりも高い電子キャリア濃度を有する高電子キャリア濃度のｎ^＋半導体層３２とを備えている。低電子キャリア濃度のｎ⁻半導体層３１は、ｎ型半導体層３のうちショットキー電極層２に対しショットキー接触する側に形成されている。ｎ^＋半導体層３２のｎ⁻半導体層３１とは反対側の面には、オーミック電極４が形成されている。 The Schottky diode 1A has a quadrangular shape in a plan view, and the same Schottky electrode layer 2 is formed at the center. The Schottky diode 1A includes an n-type semiconductor layer 3. The n-type semiconductor layer 3 includes an n ⁻ semiconductor layer 31 having a low electron carrier concentration and a high electron carrier concentration higher than the n ⁻ semiconductor layer 31. An n ⁺ semiconductor layer 32 having an electron carrier concentration. The n ⁻ semiconductor layer 31 having a low electron carrier concentration is formed on the side of the n-type semiconductor layer 3 that is in Schottky contact with the Schottky electrode layer 2. An ohmic electrode 4 is formed on the surface of the n ⁺ semiconductor layer 32 opposite to the n ⁻ semiconductor layer 31.

ｎ⁻半導体層３１は、ｎ^＋半導体層３２とは反対側に形成された平坦な上面３１ａと、上面３１ａの外縁からｎ^＋半導体層３２に向かって広がるように傾斜して形成された側面３１ｂとを有するメサ構造を有している。側面３１ｂの外側には、側面３１ｂを囲むように、上面３１ａと平行な下面３１ｃが形成されている。ショットキー電極層２は、側面３１ｂとの間に所定の間隔を設けて上面３１ａに形成されている。 The n ⁻ semiconductor layer 31 includes a flat upper surface 31 a formed on the opposite side of the n ⁺ semiconductor layer 32, and a side surface 31 b formed so as to be inclined from the outer edge of the upper surface 31 a toward the n ⁺ semiconductor layer 32. And a mesa structure. A lower surface 31c parallel to the upper surface 31a is formed outside the side surface 31b so as to surround the side surface 31b. The Schottky electrode layer 2 is formed on the upper surface 31a with a predetermined interval between the side surface 31b.

ショットキー電極層２の周縁部から下面３１ｃの側面３１ｂ側の一部までの間の領域には、ＰＶ（パッシベーション）膜６が形成されている。このＰＶ膜６は、ショットキー電極層２の周縁部、ショットキー電極層２の外側におけるｎ^＋半導体層３２の上面３１ａ、側面３１ｂ、及び下面３１ｃの側面３１ｂ側の一部を覆うように形成されている。 A PV (passivation) film 6 is formed in a region between the peripheral edge of the Schottky electrode layer 2 and a part on the side surface 31b side of the lower surface 31c. The PV film 6 is formed so as to cover a peripheral portion of the Schottky electrode layer 2 and a part on the side of the side 31b of the upper surface 31a, the side surface 31b, and the lower surface 31c of the n ⁺ semiconductor layer 32 outside the Schottky electrode layer 2. Has been.

このショットキーダイオード１Ａによれば、ｎ⁻半導体層３１のメサ構造による電界緩和効果により、ショットキー電極層２の端部への電界集中が緩和されるので、ショットキー電極層２の端部への電界集中によって逆方向耐圧が下がることが抑制される。 According to this Schottky diode 1A, the electric field concentration due to the mesa structure of the n ⁻ semiconductor layer 31 reduces the electric field concentration at the end of the Schottky electrode layer 2, so that the end of the Schottky electrode layer 2 moves to the end. It is possible to prevent the reverse breakdown voltage from being lowered by the electric field concentration.

（変形例２）
図７は、本発明の実施の形態の第２の変形例に係るショットキーダイオード１Ｂを示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。 (Modification 2)
7A and 7B show a Schottky diode 1B according to a second modification of the embodiment of the present invention, in which FIG. 7A is a plan view and FIG. 7B is a sectional view taken along line AA of FIG.

ショットキーダイオード１Ｂは、ｎ⁻半導体層３１の一部に抵抗層３１０が形成されている構成がショットキーダイオード１Ａと異なり、その他の構成はショットキーダイオード１Ａと同じである。抵抗層３１０は、ｎ⁻半導体層３１の上面３１ａ側におけるショットキー電極層２の周縁部に接する部分から、側面３１ｂにかけて形成されている。この抵抗層３１０は、ｎ^＋半導体層３２上にｎ⁻半導体層３１を形成した後、例えば、酸素雰囲気中でのアニール処理により形成することができる。また、抵抗層３１０に替えて、この領域をＰ型層としてもよい。 The Schottky diode 1B is different from the Schottky diode 1A in that the resistance layer 310 is formed in a part of the n ⁻ semiconductor layer 31, and the other configuration is the same as the Schottky diode 1A. The resistance layer 310 is formed from the portion in contact with the peripheral edge of the Schottky electrode layer 2 on the upper surface 31 a side of the n ⁻ semiconductor layer 31 to the side surface 31 b. The resistance layer 310 can be formed by, for example, annealing in an oxygen atmosphere after forming the n ⁻ semiconductor layer 31 on the n ⁺ semiconductor layer 32. Further, this region may be a P-type layer instead of the resistance layer 310.

このショットキーダイオード１Ａによれば、ｎ⁻半導体層３１のメサ構造による電界緩和効果に加え、抵抗層３１０又はＰ型層による電界緩和効果によって、ショットキー電極層２の端部への電界集中がさらに緩和されるので、ショットキー電極層２の端部への電界集中によって逆方向耐圧が下がることがさらに抑制される。 According to the Schottky diode 1A, the electric field concentration at the end of the Schottky electrode layer 2 is caused by the electric field relaxation effect by the resistance layer 310 or the P-type layer in addition to the electric field relaxation effect by the mesa structure of the n ⁻ semiconductor layer 31. Since it is further relaxed, it is further suppressed that the reverse breakdown voltage decreases due to the electric field concentration at the end of the Schottky electrode layer 2.

（変形例３）
図８は、本発明の実施の形態の第３の変形例に係るショットキーダイオード１Ｃを示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。 (Modification 3)
8A and 8B show a Schottky diode 1C according to a third modification of the embodiment of the present invention, in which FIG. 8A is a plan view and FIG. 8B is a sectional view taken along line AA of FIG.

ショットキーダイオード１Ｃは、平面視において四角形状であり、ｎ⁻半導体層３１とｎ^＋半導体層３２とからなるｎ型半導体層３を備えている。ｎ⁻半導体層３１の上面３１ａには、その周縁部にＰＶ膜６が形成されている。また、ｎ⁻半導体層３１の上面３１ａの中心部には、ショットキー電極層２が形成されている。ショットキー電極層２は、その周縁部における一部の領域がＰＶ膜６を覆うように形成されている。 The Schottky diode 1 < ^/ b> C has a rectangular shape in plan view, and includes an n-type semiconductor layer 3 including an n ⁻ semiconductor layer 31 and an n ⁺ semiconductor layer 32. On the upper surface 31 a of the n ⁻ semiconductor layer 31, the PV film 6 is formed on the peripheral edge thereof. In addition, a Schottky electrode layer 2 is formed at the center of the upper surface 31 a of the n ⁻ semiconductor layer 31. The Schottky electrode layer 2 is formed so that a partial region in the peripheral portion covers the PV film 6.

ｎ⁻半導体層３１の上面３１ａ側におけるショットキー電極層２とＰＶ膜６との境界を含む領域には、抵抗層３１０が形成されている。また、抵抗層３１０に替えて、この領域をＰ型層からなるガードリング構造としてもよい。さらに、抵抗層３１０とＰＶ膜６について、抵抗層３１０の無いＰＶ膜６のみの構造としてもよい。 A resistance layer 310 is formed in a region including the boundary between the Schottky electrode layer 2 and the PV film 6 on the upper surface 31 a side of the n ⁻ semiconductor layer 31. Further, instead of the resistance layer 310, this region may have a guard ring structure made of a P-type layer. Furthermore, the resistance layer 310 and the PV film 6 may have a structure of only the PV film 6 without the resistance layer 310.

ｎ^＋半導体層３２のｎ⁻半導体層３１とは反対側の面には、オーミック電極４が形成されている。 An ohmic electrode 4 is formed on the surface of the n ⁺ semiconductor layer 32 opposite to the n ⁻ semiconductor layer 31.

このショットキーダイオード１Ｃによれば、ＰＶ膜６の上に形成されたショットキー電極層２によるフィールドプレート効果によって、ショットキー電極層２の端部への電界集中が緩和されるので、ショットキー電極層２の端部への電界集中によって逆方向耐圧が下がることが抑制される。また、抵抗層３１０を形成した場合には、その電界緩和効果によって、ショットキー電極層２の端部への電界集中がさらに緩和されるので、ショットキー電極層２の端部への電界集中によって逆方向耐圧が下がることがさらに抑制される。 According to the Schottky diode 1C, the electric field concentration at the end of the Schottky electrode layer 2 is alleviated by the field plate effect by the Schottky electrode layer 2 formed on the PV film 6, so that the Schottky electrode The reverse breakdown voltage is suppressed from decreasing due to the electric field concentration at the end of the layer 2. Further, when the resistance layer 310 is formed, electric field concentration at the end of the Schottky electrode layer 2 is further relaxed due to the electric field relaxation effect. Lowering the reverse breakdown voltage is further suppressed.

以上、本発明に好適な実施の形態を複数説明したが、本発明はこれらの実施の形態に限定されるものではなく、その要旨を変更しない範囲内で種々の変形、応用が可能である。例えば、ショットキーダイオード１は、上記実施の形態の構成（縦型）以外にも、ｎ型半導体層３の同一面側にショットキー電極層２及びオーミック電極層４を蒸着した横型であってもよい。 Although a plurality of preferred embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and various modifications and applications are possible without departing from the scope of the present invention. For example, the Schottky diode 1 may be a horizontal type in which the Schottky electrode layer 2 and the ohmic electrode layer 4 are vapor-deposited on the same surface side of the n-type semiconductor layer 3 in addition to the configuration of the above embodiment (vertical type). Good.

１，１Ａ，１Ｂ，１Ｃ…ショットキーダイオード、２…ショットキー電極層、３…ｎ型半導体層、３ａ…第１の主表面、３ｂ…第２の主表面、４…オーミック電極層、５…保護電極層、６…ＰＶ膜、３１…ｎ⁻半導体層、３１ａ…上面、３１ｂ…側面、３１ｃ…下面、３２…ｎ^＋半導体層、３３…ｎ⁻半導体層、ｔ…ｎ⁻半導体層の厚み、Ｗ…空乏層幅、φＢｎ…ショットキー障壁、φ_ｄ…電位障壁、φ_ｍ…金属の仕事関数、χ…電子親和力 1, 1A, 1B, 1C ... Schottky diode, 2 ... Schottky electrode layer, 3 ... n-type semiconductor layer, 3a ... first main surface, 3b ... second main surface, 4 ... ohmic electrode layer, 5 ... protective electrode layer, 6 ... PV film, 31 ... n ^- semiconductor layer, 31a ... upper surface, 31b ... side, 31c ... lower surface, 32 ... ^{n +} semiconductor layer, 33 ... n ^- semiconductor layer, t ... n ^- thickness of the semiconductor layer , W: depletion layer width, φBn: Schottky barrier, φ _d : potential barrier, φ _m : metal work function, χ: electron affinity

Claims

A first n-type semiconductor layer made of a β-Ga ₂ O ₃ -based single crystal epitaxial layer having a first carrier concentration and defining a reverse breakdown voltage and a forward voltage ;
A second n-type semiconductor layer made of a β-Ga ₂ O ₃ -based single crystal substrate having a second carrier concentration higher than the first carrier concentration and defining a forward voltage;
A Schottky electrode provided on a surface of the first n-type semiconductor layer opposite to the second n-type semiconductor layer;
An ohmic electrode provided on a surface of the second n-type semiconductor layer opposite to the first n-type semiconductor layer;
Only including, when setting the reverse breakdown voltage in 600V～10000V, the first n-type semiconductor layer, depending on the value of the reverse breakdown voltage, has a thickness in the range of 2.0μm~33.3μm , Schottky barrier diode.

2. The Schottky barrier diode according to claim 1, wherein the first n-type semiconductor layer has a thickness larger than a thickness of a depletion layer determined by the first carrier concentration.

2. The Schottky barrier diode according to claim 1, wherein the first carrier concentration of the first n-type semiconductor layer is 1 × 10 ¹⁸ / cm ³ or less.

2. The Schottky barrier diode according to claim 1, wherein the first carrier concentration of the first n-type semiconductor layer is 1 × 10 ¹⁷ / cm ³ or less.

2. The Schottky barrier diode according to claim 1, wherein the first carrier concentration of the first n-type semiconductor layer is 1 × 10 ¹⁶ / cm ³ or less.

2. The Schottky barrier diode according to claim 1, wherein the second carrier concentration of the second n-type semiconductor layer is 1 × 10 ¹⁸ / cm ³ or more.