JP6364988B2 - Planar type transformer - Google Patents
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Description
本発明は、プレーナ型変圧装置に関する。 The present invention relates to a planar type transformer.
プレーナ型変圧装置(以下プレーナトランスと呼ぶ)は、従来の巻線トランスに対して小型化が可能なため、近年、様々な情報機器のスイッチング電源回路に使われ始めている。 Planar transformers (hereinafter referred to as planar transformers) can be made smaller than conventional winding transformers, and have recently begun to be used in switching power supply circuits of various information devices.
プレーナトランスは電力伝送を行う主巻線となる1次及び2次巻線パターンが絶縁層を介して積層された多層基板を有するものである。
ところで、プレーナトランスでは、巻線のパターン面が広くなることから漏れ磁束による渦電流が大きくなり、特に高周波駆動時には、1次及び2次巻線パターンでの抵抗損失よりも、渦電流損失が回路効率を低下させる要因となりうる。
A planar transformer has a multilayer substrate in which primary and secondary winding patterns serving as main windings for power transmission are stacked with an insulating layer interposed therebetween.
By the way, in a planar transformer, an eddy current due to a leakage magnetic flux is increased because the pattern surface of the winding is wide, and the eddy current loss is larger than the resistance loss in the primary and secondary winding patterns, especially in high frequency driving. It can be a factor that reduces efficiency.
従来、コアを有さないプレーナトランスにおいて、渦電流損失を低減するために、巻線パターンの全体にスリット等の開口部を形成するものがあった。 Conventionally, in a planar transformer having no core, in order to reduce eddy current loss, an opening such as a slit is formed in the entire winding pattern.
しかしながら、スリット等の開口部を巻線パターンに形成すればするほど、抵抗損失が増大してしまう。 However, the resistance loss increases as the openings such as slits are formed in the winding pattern.
発明の一観点によれば、電力伝送を行う1次巻線パターンと2次巻線パターンとが絶縁層を介して積層された多層基板と、前記1次巻線パターンまたは前記2次巻線パターンの少なくとも一部を覆うように配置され、磁気飽和抑制のためのギャップが形成されているコアと、を有し、前記コアに覆われている前記1次巻線パターンまたは前記2次巻線パターンの、前記ギャップに隣接している領域に、複数の開口部が形成されている、プレーナ型変圧装置が提供される。 According to one aspect of the invention, a multilayer substrate in which a primary winding pattern and a secondary winding pattern for performing power transmission are laminated via an insulating layer, and the primary winding pattern or the secondary winding pattern. And a core formed with a gap for suppressing magnetic saturation, and the primary winding pattern or the secondary winding pattern covered with the core. A planar type transformer is provided in which a plurality of openings are formed in a region adjacent to the gap.
開示のプレーナ型変圧装置によれば、抵抗損失の増大を抑制できる。 According to the disclosed planar transformer, an increase in resistance loss can be suppressed.
以下、発明を実施するための形態を、図面を参照しつつ説明する。
(第1の実施の形態)
図1は、第1の実施の形態によるプレーナトランスの一例を示す図である。
Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a diagram illustrating an example of a planar transformer according to the first embodiment.
プレーナトランス1は、多層基板2、コア3を有する。
多層基板2は、電力伝送を行う1次巻線パターン4と2次巻線パターン5とが絶縁層6を介して積層された構造を有する。なお、多層基板2は、複数の巻線パターン(1次巻線、2次巻線)が、複数の絶縁層を介して積層される構造であってもよい。
The
The
1次巻線パターン4は、例えば、銅を用いて形成される導体パターンである。1次巻線パターン4は、多層基板2の複数層に渡って形成されていてもよく、その場合、各層の1次巻線パターン4は、図示しないスルーホールやビアを介して電気的に接続される。
The
2次巻線パターン5は、例えば、銅を用いて形成される導体パターンである。2次巻線パターン5も、多層基板2の複数層に渡って形成されていてもよく、その場合、各層の2次巻線パターン5は、図示しないスルーホールやビアを介して電気的に接続される。
The
絶縁層6は、例えば、ガラスエポキシ基板により形成される絶縁層である。
コア3は、例えば、マンガン亜鉛(Mn−Zn)系フェライト(磁性材料)であり、多層基板2に含まれる1次巻線パターン4、2次巻線パターン5の少なくとも一部を覆うように配置されている。また、コア3には磁気飽和を抑制するためのギャップ3gが設けられている。ギャップ3gが設けられている理由を以下に示す。
The
The
1次巻線パターン4と2次巻線パターン5との間で電力伝送が行われる際、コア3の内部には閉磁路が形成される。このとき、形成される閉磁路の磁束密度がコア3の飽和磁束密度を超えると、1次巻線パターン4や2次巻線パターン5に大電流が流れて、プレーナトランス1に接続される図示しないスイッチング素子等を破壊するおそれがある。そのため、コア3の内部に形成される閉磁路の磁束密度を低下させて磁気飽和を抑制するためのギャップ3gが設けられている。
When power transmission is performed between the
ところで、磁気飽和抑制のためのギャップ3gを設けると、ギャップ3gからの漏れ磁束が1次巻線パターン4や2次巻線パターン5に鎖交して、渦電流が生じてしまう場合がある。そこで、この渦電流を低減するために、1次巻線パターン4、2次巻線パターン5の一部には、以下に説明するような、複数の開口部が形成されている。
By the way, when the
1次巻線パターン4、2次巻線パターン5の一部に形成される複数の開口部の一例を、1次巻線パターン4を用いて説明する。
図1には、図1の上側に示したプレーナトランス1の断面図において矢印A方向からみた1次巻線パターン4の平面図が示されており、また、複数の開口部が形成される1次巻線パターン4の領域4a,4bが、斜線で示されている。また、1次巻線パターン4とコア3との位置関係を示すために、矢印A方向からみたコア3の配置領域が点線で示されている。
An example of a plurality of openings formed in a part of the
FIG. 1 shows a plan view of the
図1に示すように、プレーナトランス1において、コア3に覆われている1次巻線パターン4の、ギャップ3gに隣接している領域4a,4bに、複数の開口部が形成されている。
As shown in FIG. 1, in the
図1では、電流が流れる方向に対して垂直方向に沿って伸びるスリット形状の開口部opn1,opn2,…,opnnが形成されている例が示されている。
第1の実施の形態によるプレーナトランス1では、開口部opn1〜opnnの形成場所を、コア3に覆われている1次巻線パターン4の、ギャップ3gに隣接している領域4a,4bに限定しているため、抵抗損失の増大を抑えることができる。
FIG. 1 shows an example in which slit-shaped openings opn1, opn2,..., Opnn extending along the direction perpendicular to the direction in which the current flows are formed.
In the
また、後述するように、ギャップ3gからの漏れ磁束は、ギャップ3gに近く、さらに、コア3に覆われた部分ほど大きくなる。そのため、漏れ磁束により生じる渦電流も、ギャップ3gに近く、さらに、コア3に覆われた部分ほど大きくなる。
Further, as will be described later, the leakage magnetic flux from the
第1の実施の形態によるプレーナトランス1では、漏れ磁束の大きくなる上記のような領域4a,4bに開口部opn1〜opnnを設けることで、効率よく渦電流の発生を抑制できる。すなわち、1次巻線パターン4に生じる渦電流の経路が、開口部opn1〜opnnにより分断されるため、大きな渦電流が生じなくなる。これにより、渦電流損失を低減することができる。
In the
図示を省略しているが、2次巻線パターン5にも同様の位置に複数の開口部が形成されており、同様の効果が得られる。
(第2の実施の形態)
図2は、第2の実施の形態によるプレーナトランスの一例を示す上方斜視図、図3は、第2の実施の形態によるプレーナトランスの一例を示す下方斜視図、図4は、第2の実施の形態によるプレーナトランスの一例を示す断面図である。なお、図4は、図2及び図3に示すプレーナトランス10をB線において切断した場合の断面図である。
Although not shown, the secondary winding
(Second Embodiment)
2 is an upper perspective view showing an example of a planar transformer according to the second embodiment, FIG. 3 is a lower perspective view showing an example of a planar transformer according to the second embodiment, and FIG. 4 is a second embodiment. It is sectional drawing which shows an example of the planar transformer by the form. 4 is a cross-sectional view of the
プレーナトランス10は、多層基板11、コア12を有する。
多層基板11は、図1に示した多層基板2と同様に、電力伝送を行う1次巻線パターン13と2次巻線パターン14とが絶縁層15を介して積層された構造を有している。
The
Similar to the
コア12は、2つのコア部品12a,12bを有する。コア部品12a,12bは、図4に示すように、断面方向から見るとそれぞれがE字型の形状をもつ部材であり、例えば、マンガン亜鉛(Mn−Zn)系フェライト(磁性材料)である。コア部品12a,12bは、内脚部12a1,12b1と、外脚部12a2,12b2と外脚部12a3,12b3が組み合わせられ、多層基板11の1次巻線パターン13、2次巻線パターン14の少なくとも一部を覆うように配置されている。また、図4に示されているように、内脚部12a1,12b1の間には、例えばその内脚部12a1,12b1の端部を研磨させることにより形成された、磁気飽和抑制のためのギャップ12cが設けられている。なお、図4には、閉磁路が矢印mg1,mg2,mg3,mg4で示されている。
The
ギャップ12cが設けられる理由は前述の通りである。
このようなギャップ12cを設けると、ギャップ12cからの漏れ磁束が1次巻線パターン13や2次巻線パターン14に鎖交して、渦電流が生じてしまう場合がある。以下、この現象を、図5により説明する。
The reason why the
When such a
図5は、ギャップからの漏れ磁束の一例を示す図である。なお、図5は、図4に示すプレーナトランス10の領域a1の拡大図であり、また、図4に示す要素と同一要素には、同一符号を付し、その説明を省略する。
FIG. 5 is a diagram illustrating an example of leakage magnetic flux from the gap. FIG. 5 is an enlarged view of the region a1 of the
図5には、ギャップ12cからの漏れ磁束が点線の矢印により示されている。ギャップ12cからの漏れ磁束が、1次巻線パターン13や2次巻線パターン14に鎖交することにより、1次巻線パターン13や2次巻線パターン14に渦電流が生じる。また、漏れ磁束は、ギャップ12cに近く、さらに、コア部品12a,12bに覆われた部分ほど大きくなる。そのため、1次巻線パターン13や2次巻線パターン14に生じる渦電流も、ギャップ12cに近く、さらに、コア部品12a,12bに覆われた部分ほど大きくなる。そこで、この渦電流を低減させるために、1次巻線パターン13、2次巻線パターン14の一部には、以下に説明するような、複数の開口部が形成されている。
In FIG. 5, the leakage magnetic flux from the
図6は、1次巻線パターンの一例を示す図であり、図7は、2次巻線パターンの一例を示す図である。なお、図6、図7は、図2に示す矢印C方向からみた1次巻線パターン13と2次巻線パターン14の平面図である。また、複数の開口部が形成される1次巻線パターン13、2次巻線パターン14の領域13a,13b,14a,14bは、斜線で示されている。また、1次巻線パターン13、2次巻線パターン14とコア部品12a,12bとの配置関係を示すため、矢印C方向からみたコア部品12a,12b、内脚部12a1,12b1、外脚部12a2,12a3,12b2,12b3の配置領域が点線で示されている。
FIG. 6 is a diagram illustrating an example of a primary winding pattern, and FIG. 7 is a diagram illustrating an example of a secondary winding pattern. 6 and 7 are plan views of the primary winding
なお、図6に示した点線E,G、点p1,p2については後述する。
図6、図7において、内脚部12a1,12b1の間に設けられたギャップ12cの形成領域は、点線で示される内脚部12a1,12b1の配置領域に対応する。上記のように、ギャップ12cに近く、さらに、コア部品12a,12bに覆われた部分ほど、渦電流は生じやすい。
The dotted lines E and G and the points p1 and p2 shown in FIG. 6 will be described later.
6 and 7, the formation region of the
第2の実施の形態のプレーナトランス10では、このような渦電流が生じやすい1次巻線パターン13、2次巻線パターン14の領域13a,13b,14a,14bに、複数の開口部が形成されている。これにより、1次巻線パターン13及び2次巻線パターン14に生じる渦電流の経路が、複数の開口部により分断されるため、大きな渦電流は生じなくなる。
In the
以下、1次巻線パターン13に形成される複数の開口部の形状の例を、図8乃至図10を用いて説明する。2次巻線パターン14に形成される複数の開口部も同様の形状のものが適用できる。
Hereinafter, examples of the shape of the plurality of openings formed in the primary winding
図8は、開口部の形状の1つ目の例を示す図である。
図8において、1次巻線パターン13に形成されている開口部opna1,opna2,…,opnanは、電流が流れる方向に垂直方向に沿って伸びるスリット形状となっている。また、1次巻線パターン13の導体部分の幅はW1、開口部opna1〜opnanの幅はI1、開口部opna1〜opnanの長さはL1である。
FIG. 8 is a diagram illustrating a first example of the shape of the opening.
In FIG. 8, the openings opna1, opna2,..., Opnan formed in the primary winding
図9は、開口部の形状の2つ目の例を示す図である。
図9において、1次巻線パターン13に形成されている開口部opnb1,opnb2,…,opnbnは、格子状に形成されたメッシュ形状となっている。また、1次巻線パターン13の導体部分の幅はW2、開口部opnb1〜opnbnの幅はI2、開口部opnb1〜opnbnの長さはL2である。
FIG. 9 is a diagram illustrating a second example of the shape of the opening.
9, the openings opnb1, opnb2,..., Opnbn formed in the primary winding
図10は、開口部の形状の3つ目の例を示す図である。
図10において、1次巻線パターン13に形成されている開口部opnc1,opnc2,…,opncnは、電流が流れる方向に沿って伸びるスリット形状となっている。また、1次巻線パターン13の導体部分の幅はW3、開口部opnc1〜opncnの幅はI3、開口部opnc1〜opncnが形成される領域の1次巻線パターン13の表面からの長さはL3である。
FIG. 10 is a diagram illustrating a third example of the shape of the opening.
In FIG. 10, the openings opnc1, opnc2,..., Opncn formed in the primary winding
以上のように、プレーナトランス10では、複数の開口部の形成場所を、コア部品12a,12bに覆われている1次巻線パターン13、2次巻線パターン14の、ギャップ12cに隣接している領域13a,13b,14a,14bに限定している。そのため、抵抗損失の増大を抑えることができる。
As described above, in the
また、漏れ磁束(渦電流)の大きくなる上記のような領域13a,13b,14a,14bに複数の開口部を設けることで、効率よく渦電流の発生を抑制できる。すなわち、1次巻線パターン13、2次巻線パターン14に生じる渦電流の経路が、複数の開口部により分断されるため、大きな渦電流が生じなくなる。これにより、渦電流損失を低減することができる。
Further, by providing a plurality of openings in the
次に、開口部の適切な形成位置と大きさ等を決定する最適化処理方法を説明する。
以下に示す最適化処理は、プレーナトランスの設計の際に、コンピュータ上で行われる。
Next, an optimization processing method for determining an appropriate formation position and size of the opening will be described.
The following optimization processing is performed on a computer when designing a planar transformer.
図11は、本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。コンピュータ20は、プロセッサ21によって装置全体が制御されている。プロセッサ21には、バス29を介してRAM(Random Access Memory)22と複数の周辺機器が接続されている。プロセッサ21は、マルチプロセッサであってもよい。プロセッサ21は、例えばCPU(Central Processing Unit)、MPU(Micro Processing Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、またはPLD(Programmable Logic Device)である。またプロセッサ21は、CPU、MPU、DSP、ASIC、PLDのうちの2以上の要素の組み合わせであってもよい。
FIG. 11 is a diagram illustrating a configuration example of computer hardware used in the present embodiment. The
RAM22は、コンピュータ20の主記憶装置として使用される。RAM22には、プロセッサ21に実行させるOS(Operating System)のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM22には、プロセッサ21による処理に必要な各種データが格納される。
The
バス29に接続されている周辺機器としては、HDD(Hard Disk Drive)23、グラフィック処理装置24、入力インタフェース25、光学ドライブ装置26、機器接続インタフェース27及びネットワークインタフェース28がある。
Peripheral devices connected to the
HDD23は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。HDD23は、コンピュータ20の補助記憶装置として使用される。HDD23には、OSのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。
The HDD 23 magnetically writes and reads data to and from the built-in disk. The HDD 23 is used as an auxiliary storage device of the
グラフィック処理装置24には、モニタ24aが接続されている。グラフィック処理装置24は、プロセッサ21からの命令にしたがって、画像をモニタ24aの画面に表示させる。モニタ24aとしては、CRT(Cathode Ray Tube)を用いた表示装置や液晶表示装置等がある。
A monitor 24 a is connected to the
入力インタフェース25には、キーボード25aとマウス25bとが接続されている。入力インタフェース25は、キーボード25aやマウス25bから送られてくる信号をプロセッサ21に送信する。なお、マウス25bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボール等がある。
A keyboard 25 a and a mouse 25 b are connected to the
光学ドライブ装置26は、レーザ光等を利用して、光ディスク26aに記録されたデータの読み取りを行う。光ディスク26aは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク26aには、DVD(Digital Versatile Disc)、DVD−RAM、CD−ROM(Compact Disc Read Only Memory)、CD−R(Recordable)/RW(ReWritable)等がある。
The
機器接続インタフェース27は、コンピュータ20に周辺機器を接続するための通信インタフェースである。例えば機器接続インタフェース27には、メモリ装置27aやメモリリーダライタ27bを接続することができる。メモリ装置27aは、機器接続インタフェース27との通信機能を搭載した記録媒体である。メモリリーダライタ27bは、メモリカード27cへのデータの書き込み、またはメモリカード27cからのデータの読み出しを行う装置である。メモリカード27cは、カード型の記録媒体である。
The
ネットワークインタフェース28は、ネットワーク28aに接続されている。ネットワークインタフェース28は、ネットワーク28aを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
The
以上のようなハードウェア構成によって、最適化処理を実現することができる。
コンピュータ20は、例えばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第2の実施の形態の処理機能を実現する。コンピュータ20に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ20に実行させるプログラムをHDD23に格納しておくことができる。プロセッサ21は、HDD23内のプログラムの少なくとも一部をRAM22にロードし、プログラムを実行する。またコンピュータ20に実行させるプログラムを、光ディスク26a、メモリ装置27a、メモリカード27c等の可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ21からの制御により、HDD23にインストールされた後、実行可能となる。またプロセッサ21が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
With the hardware configuration as described above, optimization processing can be realized.
The
(最適化処理)
最適化処理では、まず、コンピュータ20により、設計対象のプレーナトランスに対する電磁界解析が行われる。
(Optimization process)
In the optimization process, first, the
図12は、プレーナトランスの電磁界解析モデルの一例を示す図である。なお、図12において、解析対象のプレーナトランスは、図2乃至図4に示したプレーナトランス10と同じであるものとし、同一符号を付している。
FIG. 12 is a diagram illustrating an example of an electromagnetic field analysis model of a planar transformer. In FIG. 12, the planar transformer to be analyzed is assumed to be the same as the
配線16a,16b,17a,17bは、電磁界解析においてコンピュータ20上で設定される配線である。配線16aは、1次巻線パターン13の一方の端部に接続され、配線16bは、1次巻線パターン13の他方の端部に接続される。配線17aは、2次巻線パターン14(図3参照)の一方の端部に接続され、配線17bは、2次巻線パターン14の他方の端部に接続される。
The
このような電磁界解析モデルに対して電磁界解析が行われる。
上記のように渦電流は、漏れ磁束が巻線パターン(1次巻線パターン13または2次巻線パターン14)に鎖交することにより生じる。そこで、この漏れ磁束の大きさを電磁界解析によって算出した例を以下に示す。
An electromagnetic field analysis is performed on such an electromagnetic field analysis model.
As described above, the eddy current is generated when the leakage magnetic flux is linked to the winding pattern (the primary winding
図13、図14は、1次巻線パターンの磁束密度分布の一例を示す図である。なお、シミュレーション条件は、以下の通りである。1次巻線パターン13の幅は1.1mm、厚さは0.07mm、巻数は4、2次巻線パターン14の幅は2.37mm、厚さは0.07mm、巻数は2である。絶縁層15はガラスエポキシ基板であり、1次側実効電流は2A、電流の周波数は10MHzである。
13 and 14 are diagrams showing an example of the magnetic flux density distribution of the primary winding pattern. The simulation conditions are as follows. The width of the primary winding
図13では、図6に示す1次巻線パターン13の点線E上の磁束密度分布の一例が示されている。すなわち、横軸は点線E上の位置を示し、縦軸は点線E上の位置での1次巻線パターン13に対して鉛直成分の磁界(漏れ磁束に相当する)を示す。
FIG. 13 shows an example of the magnetic flux density distribution on the dotted line E of the primary winding
また、横軸の0mmは、図6に示した点線E上の点p1(1次巻線パターン13に囲まれた、1次巻線パターン13が配置されていない領域の中心点)の位置を示し、図13の矢印Fの範囲は、ギャップ12cが配置される範囲を示している。
Further, 0 mm on the horizontal axis indicates the position of the point p1 on the dotted line E shown in FIG. 6 (the center point of the region surrounded by the primary winding
図13より、渦電流発生の要因となるコア12からの漏れ磁束は、ギャップ12cに近いほど大きく、ギャップ12cから離れるほど小さい。図13の例では、±3mmの位置で磁界が最も大きくなり、±4mmを超えると、磁界は大幅に下がる。そのため、図13に示すような結果が得られた場合には、1次巻線パターン13に対して、点p1から4mm以上離れた位置に開口部を形成する効果は低いことがわかる。
From FIG. 13, the leakage magnetic flux from the core 12 that causes eddy current generation is larger as it is closer to the
一方、図14では、図6に示す1次巻線パターン13の点線G上の磁束密度分布の一例が示されている。横軸は点線G上の位置を示し、縦軸は点線G上の位置での1次巻線パターン13に対して鉛直成分の磁界を示す。また、横軸の0mmは、図6に示した点線G上の点p2の位置を示している。
On the other hand, FIG. 14 shows an example of the magnetic flux density distribution on the dotted line G of the primary winding
図6に示すように、1次巻線パターン13において、点線Gが示す部分は、コア12に覆われていない部分となり、図14に示すように、漏れ磁束が少ないことが分かる。これにより、1次巻線パターン13のコア12に覆われない部分に、開口部を形成する効果は低いことが分かる。
As shown in FIG. 6, in the primary winding
以上の電磁界解析結果に基づき、領域13a,13bの1次巻線パターン13のパターン幅方向の長さ(例えば、図8〜図10におけるL1〜L3)を最適化する。例えば、複数の開口部を形成する効果の低い部分(渦電流の発生を抑制する効果の低い部分)には開口部を設けないようにして、領域13a,13bの形成場所を最適化する。これにより、抵抗損失の増大をより適切に抑えることができる。
Based on the above electromagnetic field analysis results, the length in the pattern width direction of the primary winding
2次巻線パターン14の領域14a,14bの、2次巻線パターン14のパターン幅方向の長さについても同様に最適化することで、同様の効果が得られる。
次に、コンピュータ20により、表皮深さ、渦電流損失、直流抵抗損失を計算し、開口部の大きさ等を決定する方法の一例を説明する。
The same effect can be obtained by optimizing the length of the secondary winding
Next, an example of a method for calculating the skin depth, eddy current loss, DC resistance loss and determining the size of the opening by the
高周波電流が導体に流れるとき、電流の周波数が高くなるほど導体表面の電流密度が高くなる。この現象を表皮効果という。また、電流が流れる導体表面からの深さは、表皮深さと呼ばれ、以下の式(1)で表される。 When high-frequency current flows through the conductor, the current density on the conductor surface increases as the current frequency increases. This phenomenon is called the skin effect. Further, the depth from the surface of the conductor through which the current flows is called skin depth, and is represented by the following formula (1).
表皮深さ=√(1/(πfμδ)) (1)
式(1)において、fは電流の周波数、μは導体の透磁率、δは導体の導電率である。
図15は、銅の表皮深さと電流の周波数との関係の一例を示す図である。
Skin depth = √ (1 / (πfμδ)) (1)
In equation (1), f is the current frequency, μ is the magnetic permeability of the conductor, and δ is the conductivity of the conductor.
FIG. 15 is a diagram illustrating an example of the relationship between the copper skin depth and the current frequency.
横軸は電流の周波数を示し、縦軸は銅の表皮深さを示す。式(1)において、μ=π×10-7H/m(銅の透磁率)、δ=5.8×107S/m(銅の導電率)を適用した場合の銅の表皮深さと電流の周波数との関係が、図15に示されている。 The horizontal axis represents the current frequency, and the vertical axis represents the copper skin depth. In formula (1), the skin depth of copper when μ = π × 10 −7 H / m (copper permeability) and δ = 5.8 × 10 7 S / m (copper conductivity) are applied. The relationship with current frequency is shown in FIG.
プレーナトランス10をスイッチングトランスとしたとき、1次巻線パターン13または2次巻線パターン14には、スイッチング動作による電流の立ち上がり、または立ち下がり時に、プレーナトランス10の共振周波数に相当する高周波の電流成分が現れる。共振周波数は、例えば、スイッチング周波数の100倍程度の周波数である。この高周波の電流成分が渦電流に相当する。
When the
例えば、1次巻線パターン13または2次巻線パターン14が銅であり、周波数fが10MHzの場合、図15より、表皮深さは21μmとなる。つまり、1次巻線パターン13または2次巻線パターン14の表面から21μmの範囲に渦電流が流れる。
For example, when the primary winding
そのため、例えば、1次巻線パターン13においては、図8〜図10に示す導体部分の幅W1〜W3を、21μm(表皮深さ)より小さくすることで、渦電流を削減することができる。2次巻線パターン14についても同様である。
Therefore, for example, in the primary winding
次に、渦電流損失及び直流抵抗損失について説明する。1次巻線パターン13または2次巻線パターン14に複数の開口部を形成すると、その開口部により渦電流の経路が分断されるため渦電流損失は低減する。しかし、開口部を形成することにより巻線の電流が流れる方向の断面積が減少するため直流抵抗損失が増大する。
Next, eddy current loss and DC resistance loss will be described. When a plurality of openings are formed in the primary winding
以下では、開口部の形状に対する渦電流損失と直流抵抗損失の合計損失が最小となる範囲から、適切な開口部の大きさ等を決定する方法を説明する。
なお、以下では、開口部として、図10に示すような電流が流れる方向に沿って伸びるスリット状の開口部opnc1〜opncnを例に用いて説明する。また、便宜上、巻線パターン(1次巻線パターン13または2次巻線パターン14)の巻線幅に等間隔でスリットを入れ、さらに、そのスリットを巻線パターン全長に入れた場合について説明する。巻線パターンの一部にスリットを形成する場合であっても、以下と同様にして計算することができる。例えば、1次巻線パターン13の一部に開口部opnc1〜opncnを形成する場合は、式(1)及び以下に示す式(2)において、1次巻線パターン13の長さ(L)及び巻線幅(パターン幅)を、領域13a,13bの大きさに合わせて設定すればよい。
Hereinafter, a method for determining an appropriate opening size and the like from a range in which the total loss of the eddy current loss and the DC resistance loss with respect to the shape of the opening is minimized will be described.
In the following description, slit-like openings opnc1 to opncn extending along the direction of current flow as shown in FIG. 10 will be described as an example. For convenience, a case will be described in which slits are provided at equal intervals in the winding width of the winding pattern (primary winding
(渦電流損失の算出例)
図16は、合計スリット幅と巻線幅の比と、渦電流損失との関係の一例を示す図である。横軸は合計スリット幅/巻線幅を示す。合計スリット幅は、例えば、図10に示す開口部opnc1〜opncnでは、幅I3の合計であり、巻線幅は、1次巻線パターン13または2次巻線パターン14のパターン幅である。また、縦軸は巻線パターン1層の渦電流損失を示している。
(Eddy current loss calculation example)
FIG. 16 is a diagram illustrating an example of the relationship between the ratio of the total slit width and the winding width and the eddy current loss. The horizontal axis represents the total slit width / winding width. The total slit width is, for example, the sum of the widths I3 in the openings opnc1 to opncn illustrated in FIG. 10, and the winding width is the pattern width of the primary winding
渦電流損失は、以下の式(2)で算出される。
渦電流損失(W/m3)=π2Bm2f2d2/6ρ (2)
式(2)において、Bmは最大磁束密度、fは電流の周波数、ρは導体の抵抗率、dは配線幅(図10の例では幅I3)である。また、図16に示す渦電流損失の計算条件は、最大磁束密度(Bm=20mT)、周波数(f=10MHz)、銅の抵抗率(ρ=1.68×10-8Ωm)である。ここで、最大磁束密度Bmは電磁界解析等から見積もることができ、また、周波数fは式(1)のfと同じである。
The eddy current loss is calculated by the following equation (2).
Eddy current loss (W / m 3 ) = π 2 Bm 2 f 2 d 2 / 6ρ (2)
In equation (2), Bm is the maximum magnetic flux density, f is the current frequency, ρ is the resistivity of the conductor, and d is the wiring width (width I3 in the example of FIG. 10). Moreover, the calculation conditions of the eddy current loss shown in FIG. 16 are the maximum magnetic flux density (Bm = 20 mT), the frequency (f = 10 MHz), and the resistivity of copper (ρ = 1.68 × 10 −8 Ωm). Here, the maximum magnetic flux density Bm can be estimated from electromagnetic field analysis or the like, and the frequency f is the same as f in the equation (1).
図16に示すように、渦電流損失は、巻線幅に対して合計スリット幅が大きいほど、低減することが分かる。また、図16より、合計スリット幅と巻線幅の比が0.3である場合、巻線パターン1層の渦電流損失は0.15W程度となる。そのため、プレーナトランス10において巻線パターン(1次巻線パターン13と2次巻線パターン14)が10層に渡って形成されている場合、その渦電流損失は1.5Wになることが分かる。
As shown in FIG. 16, it can be seen that the eddy current loss decreases as the total slit width increases with respect to the winding width. Further, from FIG. 16, when the ratio of the total slit width to the winding width is 0.3, the eddy current loss of one winding pattern layer is about 0.15W. Therefore, when the winding pattern (the primary winding
図8に示したような開口部opna1〜opnanを採用した場合、例えば、1次巻線パターン13の領域13a,13bの長さ(パターン長方向の長さ)と、開口部opna1〜opnanの幅I1の合計値との比に対する、渦電流損失を計算する。
When the openings opna1 to opnan as shown in FIG. 8 are employed, for example, the lengths of the
図9に示したような開口部opnb1〜opnbnを採用した場合には、例えば、1次巻線パターン13の領域13a,13bの面積と、開口部opnc1〜opncnの面積の合計値との比に対する、渦電流損失を計算する。
When the openings opnb1 to opnbn as shown in FIG. 9 are employed, for example, the ratio of the area of the
(直流抵抗損失の算出例)
図17は、合計スリット幅と巻線幅の比と、直流抵抗及び直流抵抗損失との関係の一例を示す図である。
(DC resistance loss calculation example)
FIG. 17 is a diagram illustrating an example of the relationship between the ratio between the total slit width and the winding width, and the DC resistance and DC resistance loss.
横軸は合計スリット幅/巻線幅を示す。合計スリット幅は、図16と同様に、例えば、図10に示すスリット幅(例えば幅I3)の合計である。また、左縦軸は巻線パターン1層の直流抵抗を示し、右縦軸は巻線パターン1層の直流抵抗損失を示す。 The horizontal axis represents the total slit width / winding width. The total slit width is the sum of the slit widths (for example, width I3) shown in FIG. 10, for example, as in FIG. The left vertical axis represents the DC resistance of one layer of the winding pattern, and the right vertical axis represents the DC resistance loss of one layer of the winding pattern.
図17の波形R1は直流抵抗を示している。また、図17の波形R2は、直流抵抗損失を示し、以下の式(3)を用いて算出されたものである。
直流抵抗損失(W)=I2R=I2ρL/S (3)
式(3)において、Iは実効電流、Rは直流抵抗、ρは導体の抵抗率、Lは巻線パターンの長さ、Sは巻線パターンの断面積である。また、計算条件は、以下の通りである。
A waveform R1 in FIG. 17 indicates a DC resistance. A waveform R2 in FIG. 17 indicates a direct current resistance loss, and is calculated by using the following equation (3).
DC resistance loss (W) = I 2 R = I 2 ρL / S (3)
In Expression (3), I is an effective current, R is a DC resistance, ρ is a resistivity of a conductor, L is a length of a winding pattern, and S is a cross-sectional area of the winding pattern. The calculation conditions are as follows.
実効電流は、I=2A、銅の抵抗率は、ρ=1.68×10-8Ωm、巻線パターンの長さは、L=238mm、断面積は、S=巻線パターンの厚さ(0.07mm)×(巻線幅(1.1mm)−合計スリット幅)である。 The effective current is I = 2A, the resistivity of copper is ρ = 1.68 × 10 −8 Ωm, the length of the winding pattern is L = 238 mm, the cross-sectional area is S = the thickness of the winding pattern ( 0.07 mm) × (winding width (1.1 mm) −total slit width).
図17の波形R2が示すように、直流抵抗損失は、巻線幅に対して合計スリット幅が大きいほど増大することが分かる。また、図17より、合計スリット幅と巻線幅の比が0.3である場合、巻線パターン1層の直流抵抗損失は0.3Wとなる。そのため、例えば、プレーナトランス10において巻線パターンが10層に渡って形成されている場合、その直流抵抗損失は3Wになることが分かる。
As shown by the waveform R2 in FIG. 17, it can be seen that the DC resistance loss increases as the total slit width increases with respect to the winding width. Moreover, from FIG. 17, when the ratio of the total slit width to the winding width is 0.3, the DC resistance loss of one winding pattern layer is 0.3W. Therefore, for example, when the winding pattern is formed over 10 layers in the
図8に示したような開口部opna1〜opnanを採用した場合、例えば、巻線幅と、1次巻線パターン13の領域13a,13bの幅(例えば、図8のL1)との比に対する、直流抵抗損失を計算する。
When the openings opna1 to opnan as shown in FIG. 8 are employed, for example, with respect to the ratio between the winding width and the width of the
図9に示したような開口部opnb1〜opnbnを採用した場合には、巻線幅と、例えば、図8のL2との比に対する、直流抵抗損失を計算する。
次に、渦電流損失と直流抵抗損失の合計損失について説明する。
When the openings opnb1 to opnbn as shown in FIG. 9 are employed, the DC resistance loss is calculated with respect to the ratio between the winding width and, for example, L2 in FIG.
Next, the total loss of eddy current loss and DC resistance loss will be described.
(合計損失の算出例)
図18は、合計スリット幅と巻線幅の比と、合計損失との関係の一例を示す図である。
横軸は合計スリット幅/巻線幅を示す。合計スリット幅は、図16と同様に、例えば、図10に示すスリット幅(例えば幅I3)の合計である。また、縦軸は巻線パターン1層の合計損失を示している。
(Example of calculating total loss)
FIG. 18 is a diagram illustrating an example of the relationship between the ratio between the total slit width and the winding width and the total loss.
The horizontal axis represents the total slit width / winding width. The total slit width is the sum of the slit widths (for example, width I3) shown in FIG. 10, for example, as in FIG. The vertical axis represents the total loss of one winding pattern layer.
図18の波形ILは、図16に示した渦電流損失を示している。また、図18の波形R2は、図17に示した直流抵抗損失を示す波形である。波形TLは、渦電流損失と直流抵抗損失を加算した合計損失を示す波形である。 A waveform IL in FIG. 18 indicates the eddy current loss shown in FIG. Moreover, the waveform R2 of FIG. 18 is a waveform which shows the DC resistance loss shown in FIG. A waveform TL is a waveform indicating the total loss obtained by adding the eddy current loss and the DC resistance loss.
図18の波形TLが示すように、合計損失は、矢印Kが示す範囲で比較的低くなっている。図18の波形TLから、巻線パターン1層の合計損失が0.82Wと最小になる合計スリット幅と巻線幅の比は0.32となる。ここで、合計スリット幅と巻線幅の比を0.32と選択し、表皮効果を考慮して配線幅(図10の幅W3)を20μmと選択した場合、巻線幅1.1mmの導体パターンに等間隔でスリットを入れるとすると、スリット幅は、0.01mmと求めることができる。このように、複数の開口部opnc1〜opncnの大きさ(スリット幅等)やスリット数を最適化できる。
As indicated by the waveform TL in FIG. 18, the total loss is relatively low in the range indicated by the arrow K. From the waveform TL in FIG. 18, the ratio of the total slit width and the winding width that minimizes the total loss of the winding
図8や図9に示したような開口部opna1〜opnan,opnb1〜opnbnを採用したときにも同様に、渦電流損失と直流抵抗損失の合計損失に基づき、開口部opna1〜opnan,opnb1〜opnbnの大きさ等を最適化する。 Similarly, when the openings opna1 to opnan and opnb1 to opnbn as shown in FIG. 8 and FIG. Optimize the size etc.
表皮深さや、渦電流損失と直流抵抗損失の合計損失に基づき、複数の開口部の大きさ等を決めることで、損失を適切に減らすことができる。
以下、形成する複数の開口部の最適化を行う処理の一例の流れをフローチャートでまとめる。
By determining the size of the plurality of openings based on the skin depth and the total loss of eddy current loss and DC resistance loss, the loss can be reduced appropriately.
Hereinafter, a flow of an example of processing for optimizing a plurality of openings to be formed is summarized in a flowchart.
図19は、開口部の最適化処理の一例の流れを示すフローチャートである。なお、以下の処理は、図11に示したコンピュータ20のプロセッサ21の制御のもと行われるものとして記載する。
FIG. 19 is a flowchart illustrating an exemplary flow of an opening optimization process. The following processing is described as being performed under the control of the
まず、プロセッサ21は、ユーザから入力されたプレーナトランスの物理的特性及び使用条件を取得する(ステップS1)。プレーナトランスの物理的特性は、例えば、プレーナトランスのコアの形状、巻線パターンの特性(長さ、厚さ、幅、巻数)等である。プレーナトランスの使用条件は、例えば、プレーナトランスが用いられる回路方式や回路で使用される電圧、電流、周波数等である。
First, the
次に、プロセッサ21は、巻線パターン上の磁束密度分布の算出を行う(ステップS2)。プロセッサ21は、電磁界解析等により、例えば、上記の図12、図13のような磁束密度分布を得る。そして、プロセッサ21は、巻線パターン上の磁束密度の高い部分に基づき、開口部を形成する領域を決定する。
Next, the
その後、プロセッサ21は、表皮深さの算出(ステップS3)、渦電流損失の算出(ステップS4)、直流抵抗損失の算出(ステップS5)、合計損失の算出(ステップS6)を行い、その結果から、適切な開口部の位置や大きさ等を決定する(ステップS7)。ステップS7の処理では、上記のように、例えば、開口部を図10に示すようなスリット形状とした場合、合計損失が最小となる範囲から、合計スリット幅/巻線幅が選択される。さらに、幅W3が表皮深さより狭くなるように考慮して、スリット幅と、巻線パターンにスリットを入れる間隔等が決定される。
Thereafter, the
なお、ステップS2〜S5の処理は適宜順序を入れ替えてもよい。
ところで、磁気飽和抑制のためのギャップの位置は、コアの内脚部の間に限定されず、外脚部の間にあってもよい。以下、その例を、第2の実施の形態によるプレーナトランスの変形例1として説明する。
Note that the order of the processes in steps S2 to S5 may be appropriately changed.
By the way, the position of the gap for suppressing magnetic saturation is not limited between the inner leg portions of the core but may be between the outer leg portions. Hereinafter, the example is demonstrated as the
(変形例1)
図20は、第2の実施の形態によるプレーナトランスの変形例を示す断面図である。
プレーナトランス30は、多層基板31、コア32を有する。
(Modification 1)
FIG. 20 is a cross-sectional view showing a modification of the planar transformer according to the second embodiment.
The
多層基板31は、図1に示した多層基板2と同様に、電力伝送を行う1次巻線パターン33と2次巻線パターン34とが絶縁層35を介して積層された構造を有している。
コア32は、図4に示したコア12と同様に、2つのコア部品32a,32bを有する。ただ、コア12と異なり、コア32は、内脚部32a1,32b1の間ではなく、外脚部32a2,32b2の間及び外脚部32a3,32b3の間に、磁気飽和抑制のためのギャップ32c,32dが設けられている。
Similar to the
The
このようなギャップ32c,32dを有するコア32を使用する場合、1次巻線パターン33及び2次巻線パターン34の複数の開口部は、以下に示すような位置に形成される。以下では、1次巻線パターン33に形成される複数の開口部の例を説明するが、2次巻線パターン34に形成される複数の開口部についても同様の位置に形成される。
When the core 32 having
図21は、1次巻線パターンに形成される開口部の位置を示す図である。
なお、図21は、図20に示す矢印J方向からみた1次巻線パターン33の平面図であり、また、複数の開口部が形成される1次巻線パターン33の領域33a,33bが斜線で示されている。また、1次巻線パターン33とコア部品32a,32bとの配置関係を示すために、矢印J方向からみたコア32部品a、内脚部32a1,外脚部32a2,32a3の配置領域が点線で示されている。
FIG. 21 is a diagram showing the position of the opening formed in the primary winding pattern.
FIG. 21 is a plan view of the primary winding
図20に示した外脚部32a2,32b2の間に設けられたギャップ32cの形成領域は、図21では、点線で示される外脚部32a2の配置領域に対応している。また、図20に示した外脚部32a3,32b3の間に設けられたギャップ32dの形成領域は、図21では、点線で示される外脚部32a3の配置領域に対応している。
The formation region of the
ギャップ32c,32dからの漏れ磁束は、ギャップ32c,32dに近く、さらに、コア32に覆われた部分ほど大きくなる。そのため、漏れ磁束により生じる渦電流も、ギャップ32c,32dに近く、さらに、コア32に覆われた部分ほど大きくなる。図20のようにプレーナトランス30のコア32には、2つのギャップ32c,32dが設けられているため、1次巻線パターン33において、大きな渦電流が生じる部分は、2か所あることになる。
Leakage magnetic flux from the
そこで、1次巻線パターン33には、大きな渦電流が生じる2か所の部分に、複数の開口部が形成される。すなわち、ギャップ32c,32d(外脚部32a2,32a3の配置領域)に隣接し、さらに、コア32覆われた1次巻線パターン33の領域33a,33bに、複数の開口部が形成されている。これにより、1次巻線パターン33に生じる渦電流の経路が、複数の開口部により分断されるため、大きな渦電流は生じなくなる。
Therefore, the primary winding
なお、開口部の形状としては、図8乃至図10に示したような開口部opna1〜opnan,opnb1〜opnbn,opnc1〜opncnを用いることができる。開口部の大きさ等は、前述したような渦電流損失と直流抵抗損失の合計値に基づき決定される。 As the shape of the opening, the openings opna1 to opnan, opnb1 to opnbn, and opnc1 to opncn as shown in FIGS. 8 to 10 can be used. The size and the like of the opening are determined based on the total value of the eddy current loss and the DC resistance loss as described above.
以上のように、プレーナトランス30では、複数の開口部の形成場所を、コア部品32a,32bに覆われている1次巻線パターン33、2次巻線パターン34の、ギャップ32c,32dに隣接している領域に限定している。そのため、抵抗損失の増大を抑えることができる。
As described above, in the
また、漏れ磁束(渦電流)の大きくなる領域に複数の開口部を設けることで、効率よく渦電流の発生を抑制できる。すなわち、1次巻線パターン33、2次巻線パターン34に生じる渦電流の経路が、複数の開口部により分断されるため、大きな渦電流が生じなくなる。これにより、渦電流損失を低減することができる。
In addition, by providing a plurality of openings in the region where the leakage magnetic flux (eddy current) increases, the generation of eddy current can be efficiently suppressed. That is, since the path of the eddy current generated in the primary winding
なお、コア32は、外脚部32a2,32b2または外脚部32a3,32b3の間のギャップ32c,32dに加えて、内脚部32a1,32b1の間にも磁気飽和抑制のためのギャップを設けていてもよい。そのような場合、上記の開口部に加えて、内脚部のギャップに隣接し、さらに、コアで覆われた1次巻線パターン33、2次巻線パターン34の領域に複数の開口部を形成するようにしてもよい。
In addition to the
(変形例2)
図22は、巻線パターンの変形例を示す図である。
図22では、コア41が点線で表されている。図22に示されている巻線パターン(1次巻線パターンまたは2次巻線パターン)40では、複数の開口部が形成されている領域については図示が省略されている。
(Modification 2)
FIG. 22 is a diagram illustrating a modification of the winding pattern.
In FIG. 22, the
巻線パターン40は、コア41に覆われていない部分のパターン幅waが、コア41に覆われている部分のパターン幅wbより、幅が狭い。コア41に覆われていない部分は、プレーナトランスの1次巻線パターンと2次巻線パターンの結合率が低く、プレーナトランスの性能にあまり寄与しないにも関わらず、渦電流損失が発生する(コア41に覆われている部分よりは小さいが)。
In the winding
図22のように、コア41に覆われていない部分のパターン幅waを狭くすることで、コア41に覆われていない部分の巻線パターン40をコア41に近づけることができ、結合率を向上できる。また、パターン幅waが狭くなることにより、渦電流損失も低減できる。さらに、プレーナトランスの小型化も可能となる。
As shown in FIG. 22, by reducing the pattern width wa of the portion not covered by the
このような巻線パターン40を、前述してきたプレーナトランス1,10,30の1次巻線パターン4,13,33、または2次巻線パターン5,14,34として適用してもよい。
Such a winding
以上、実施の形態に基づき、本発明のプレーナトランスの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。 As described above, one aspect of the planar transformer of the present invention has been described based on the embodiment, but these are merely examples, and the present invention is not limited to the above description.
1 プレーナトランス
2 多層基板
3 コア
3g ギャップ
4 1次巻線パターン
4a,4b 領域
5 2次巻線パターン
6 絶縁層
opn1〜opnn 開口部
DESCRIPTION OF
Claims (4)
前記1次巻線パターンまたは前記2次巻線パターンの少なくとも一部を覆うように配置され、磁気飽和抑制のためのギャップが形成されているコアと、を有し、
前記コアに覆われている前記1次巻線パターンまたは前記2次巻線パターンの各々の2つの側面のうち、前記ギャップに隣接している一方の側面のみを含む、前記1次巻線パターンまたは前記2次巻線パターンの領域だけに、複数の開口部が形成されている、ことを特徴とするプレーナ型変圧装置。 A multilayer substrate in which a primary winding pattern and a secondary winding pattern for performing power transmission are laminated via an insulating layer;
A core disposed so as to cover at least a part of the primary winding pattern or the secondary winding pattern and having a gap for suppressing magnetic saturation;
The primary winding pattern or the primary winding pattern or the secondary winding pattern covered with the core includes only the one side surface adjacent to the gap among the two side surfaces of each of the primary winding pattern and the secondary winding pattern. A planar transformer having a plurality of openings formed only in the region of the secondary winding pattern .
The first pattern width of the primary winding pattern or the secondary winding pattern not covered by the core is the first pattern width of the primary winding pattern or the secondary winding pattern covered by the core. 4. The planar transformer according to claim 1, wherein the planar transformer is narrower than a pattern width of 2. 5.
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