JP6363112B2 - 放射検出器によって送信される信号を処理するためのデバイス - Google Patents

Description

本開示は、例えば半導体材料上に形成された検出器によって電離放射線を測定するためのデバイスに関する。より具体的には、本開示は、このような検出器からのデータを効率的に処理することができる電子回路に関する。

電離放射線、特にエネルギー光子から形成された放射線、例えばエネルギーが１keV 〜数MeV の範囲内であるＸ線又はガンマ線を検出することができる検出器を、本明細書では検討している。

このような検出器は、（例えばNaI 、CsI 、LaBr₃ に基づく）シンチレーション検出器又は（例えばGe、Si、CdTe、CdZnTeに基づく）半導体検出器であってもよい。粒子がこのような検出器で相互作用するとき、検出器を通して電荷を収集することができ、電荷の量は材料との相互作用中に粒子によって失われるエネルギーによって決まることが知られている。

例えば、シンチレーション検出器の場合、粒子の相互作用によって、光子検出器により電荷に変換され得る可視の光子が生成される。半導体ベースの検出器の場合、粒子の相互作用によって電子−正孔対が生成される。その後、アノードを通して電子を収集するか、カソードを通して正孔を収集することが可能である。

このような検出器は、特に医療用画像処理、荷物管理又は原子力産業に多く適用されている。このような適用では、分光分析が現在行われており、検出器に関連付けられた電子システムが、検出された相互作用を相互作用毎に検出器の材料に放出されたエネルギーに応じて分類するために設けられている。エネルギーに応じて検出された相互作用の数を表わすエネルギースペクトルがこのようにして得られる。

光子検出器は、光検出領域を夫々有する複数の画素の画素アレイから形成されていることが多い。各画素は、関連した光検出領域によって検出された光子を処理して数えるための電子システムに関連付けられている。

公知の分光計では、受信信号を形作るための電子デバイスを検出器に関連付けて、この電子デバイスの出力をアナログ−デジタル変換器の入力に接続することが一般に行われている。そのため、アナログ−デジタル変換器の出力におけるデジタル信号が、夫々のパルスの振幅を決定することができる回路によって処理される。この振幅は一般に、この振幅を生成した相互作用によって放出されるエネルギーに比例する。その後この回路は、パルスの振幅に応じて検出されたパルスの数のヒストグラムを生成する。このヒストグラムは検出された放射線のエネルギースペクトルに相当する。

米国特許出願公開第2005／246140号明細書

検出器が強度の入射放射線を受けると、光子検出器の各画素で光子を高い頻度で受けるため、公知のデバイスは、例えばマイクロプロセッサ、プログラマブル論理回路（FPGA「
フィールドプログラマブルゲートアレイ」）又は特定の集積回路（ASIC「特定用途向け集積回路」）であってもよい処理回路に関連付けられた特に高性能なアナログ−デジタル変換器を必要とする。

このような特に高性能なデバイスの使用は、検出器の製造コストが非常に高いことを意味する。更に、高速且つ高性能なアナログ−デジタル変換器の使用は、表面積が小さい検出器の形成と適合しない。

実施形態の目的は、小さな体積内に一体化され得る効率的なエネルギー線検出器を提供することである。

従って、実施形態は、光子検出器によって送信されるデータを処理するためのデバイスであって、前記光子検出器での光子の相互作用によって放出されるエネルギーに比例した振幅を夫々有する一組のパルスを有する第１の信号を、第１のノードで生成可能なアナログ回路と、前記第１の信号のパルスの振幅が最大である時点を決定して、前記第１の信号が最大値に達すると第１の状態から第２の状態に切り替わる第２の信号を与えることができるアナログ回路と、前記第１のノードに書き込みスイッチを介して接続された第１の電極及び基準電圧が印加されるノードに接続された第２の電極を夫々有する複数のコンデンサと、前記第２の信号を受ける制御回路とを有する捕捉要素とを備えており、前記制御回路は、前記第２の信号が前記第１の状態から前記第２の状態に切り替わるとき、前記第１の信号の値を前記コンデンサの内の１つに記憶するために前記書き込みスイッチを制御可能であることを特徴とするデバイスを提供する。

実施形態によれば、前記コンデンサの第１の電極は夫々、読み取りスイッチを介して第２のノードに接続されている。

実施形態によれば、前記デバイスは、前記第２のノードで与えられる値を受けることができるアナログ−デジタル変換器を更に備えている。

実施形態によれば、前記制御回路は、前記コンデンサに記憶された値の内の１つを前記第２のノードに周期的に与えるために前記読み取りスイッチを制御可能である。

実施形態によれば、占有インジケータが前記捕捉要素の各コンデンサと関連付けられている。

実施形態によれば、前記制御回路は、前記第２の信号が前記第１の状態から前記第２の状態に切り替わるとき、空いた状態の占有インジケータと関連付けられたコンデンサの内の１つに前記第１の信号の値を記憶するために前記書き込みスイッチを制御可能である。

実施形態によれば、前記制御回路は、FIFOタイプの待ち行列として前記コンデンサを作動可能である。

実施形態によれば、決定するための前記アナログ回路は、前記第１の信号と遅延線により所定の遅延分遅延した第１の信号とを受ける入力を有する減算器を有しており、該減算器の出力は比較器の第１の入力に接続されており、前記比較器は基準電圧を受ける第２の入力を有している。

実施形態によれば、前記所定の遅延は10ナノ秒より短い。

実施形態によれば、前記比較器の出力が前記第２の信号を送信する。

更に、実施形態は、光子検出器によって与えられるデータを処理するためのデバイスであって、前記光子検出器での光子の相互作用によって放出されるエネルギーに比例した振幅を夫々有する一組のパルスを有する信号を生成するためのアナログ回路と、前記信号のパルスの振幅が最大である時点を決定するためのアナログ回路と、前記時点で前記信号の値を捕捉するための捕捉要素とを備えていることを特徴とするデバイスを提供する。

実施形態によれば、前記捕捉要素は少なくとも１つのメモリセルを有している。

実施形態によれば、前記デバイスは、前記捕捉要素によって捕捉される値を受けることができるアナログ−デジタル変換器を更に備えている。

実施形態によれば、決定するための前記アナログ回路は、前記信号と遅延線により所定の遅延分遅延した信号とを受ける入力を有する減算器を有しており、該減算器の出力は比較器の第１の入力に接続されており、前記比較器は基準電圧を受ける第２の入力を有している。

実施形態によれば、前記所定の遅延は10ナノ秒より短い。

実施形態によれば、前記比較器の出力が、前記捕捉要素への書き込み及び前記捕捉要素からの読み取りを制御するための制御デバイスに関連付けられている。

実施形態によれば、前記捕捉要素は、固定電圧、例えば接地に接続された第１の端子と、前記制御デバイスによって制御される書き込みスイッチ及び読み取りスイッチに接続された第２の端子とを有するコンデンサを有している。

実施形態によれば、前記捕捉要素は複数のメモリセルの組立体を有しており、前記時点の夫々で、前記信号は前記組立体の空いたメモリセルに書き込まれる。

実施形態によれば、各メモリセルは占有インジケータに関連付けられている。

実施形態は、光子検出器によって与えられるデータを処理するためのデバイスであって、前記光子検出器での光子の相互作用によって放出されるエネルギーに比例した振幅を夫々有する一組のパルスを有するエネルギー信号を生成するためのアナログ信号生成回路と、前記エネルギー信号の時間変化に応じて捕捉時間を決定するためのアナログ回路と、前記捕捉時間に前記エネルギー信号の値を捕捉するための捕捉回路とを備えていることを特徴とするデバイスを更に提供する。

実施形態によれば、前記デバイスは、前記アナログ信号生成回路を前記捕捉回路に接続する第１のスイッチを更に備えている。

実施形態によれば、捕捉時間を決定するための前記アナログ回路は、前記エネルギー信号の時間変化を決定して、該時間変化を所定の値と比較し、この比較に応じた制御信号を送信することができる。

実施形態によれば、前記捕捉時間は、前記エネルギー信号の値が最大値に達する時間に相当する。

実施形態によれば、前記第１のスイッチは、前記捕捉回路と前記アナログ信号生成回路
との間に配置されており、前記捕捉時間でオフにされ得る。

実施形態によれば、前記捕捉回路はメモリセルを有しており、該メモリセルは、前記エネルギー信号の値を前記捕捉時間に記憶する。

実施形態によれば、前記メモリセルはアナログのメモリセルであり、特に前記第１のスイッチと第２の読み取りスイッチとの間に配置されたコンデンサを有している。

実施形態によれば、前記捕捉回路は、並列に配置された複数のメモリセルを有している。

実施形態によれば、前記デバイスは、前記メモリセルに記憶された値を受けるべく配置されたアナログ−デジタル変換器を更に備えている。

前述及び他の特徴及び利点を、添付図面を参照して本発明を限定するものではない具体的な実施形態について以下に詳細に説明する。

分光計を示す簡略図である。 図１の分光計の作動を示すタイミング図である。 図１の分光計の作動を示すタイミング図である。 図１の分光計の作動を示すタイミング図である。 図１のデバイスで生じる場合があるパルス重複現象を示す図である。 実施形態に係る検出器及び検出器に関連した電子回路を示す図である。 図６のデバイスの作動を示す図である。 図６のデバイスの作動を示す図である。 図６のデバイスの作動を示す図である。 図６のデバイスの作動を示す図である。 図６のデバイスの作動を示す図である。 図６のデバイスの変形例を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。 図８のデバイスの作動を示す図である。

明瞭化のために、同一の要素は様々な図面において同一の参照番号で示されている。

電離放射線の分光分析では、検出器での放射線の相互作用夫々のエネルギーを可能な最高の精度で測定して、その後、検出された相互作用のエネルギースペクトルを作図する。

本明細書ではＸ線タイプ又はガンマ線タイプの電離放射線について記載されているが、別のタイプの放射線、例えばα線又はβ線であってもよい。

図１は、電子回路に関連付けられたエネルギー光子検出システムを備えた分光計を概略的に示している。

このシステムは、光子検出デバイス1 と、光子検出デバイス1 によって送信される電流信号を電圧信号に変換する局所電子回路2 と、局所電子回路2 によって送信される信号を処理する電子処理回路3 （フィルタ処理、増幅器・・・）と、電子処理回路3 によって送信されるアナログ信号をデジタル化するアナログ−デジタル変換器4 （ADC ）とを備えている。このアナログ−デジタル変換器4 からの信号を用いて、入射光子に対応する分光結果を得る。

光子検出デバイス1 は、抵抗器12を介して電源電圧Vcc が印加される端子に接続された半導体材料ブロック10を有している。

図１に示されている半導体材料ブロック10は実際には、半導体ウエハ上に形成された複数の基本光子検出器の画素アレイに相当してもよいことに留意すべきである。この画素アレイの各画素では、半導体材料の一部が、入射する電離放射線14によって光発生する電荷を収集するために設けられている。本明細書における記載は半導体検出器又はシンチレータに同様に適用されることに更に注目すべきである。

半導体検出器の電荷収集領域の厚さ及び表面積の選択は、このシステムの検出効率及び予想される感度によって決まる。非限定例として、１ミリメートル未満の厚さが低エネルギー光子（100keV未満のエネルギー）の大部分を止めるのに十分である。しかしながら、高エネルギー光子（100keVより大きいエネルギー）では、数ミリメートル、又は１cmもの厚さが必要な場合がある。

かなりの厚さの検出器は可能な最大数の光子を止めることが可能であるが、電荷が検出器を通過する時間が検出器の厚さに比例して増加するので、可能な計数率を低下させる。高エネルギー光子を検出する場合には、高バイアス電源電圧Vcc が、短い通過時間を維持しながら検出器の効率を上昇させるために必要な場合がある。半導体材料ブロック10が画定されている半導体ウエハを形成する半導体材料の選択、及び電荷収集領域の寸法が本明細書には更に詳細に記載されていないことに留意すべきである。非限定例として、検出器の半導体材料はCdZnTe、CdTeCl又はCdTeInの結晶であってもよい。

このように光子検出デバイス1 は、電源電圧Vcc が印加される端子と接地端子との間に、直列に接続された抵抗器12及び半導体材料ブロック10を有している。直列接続の中間点は局所電子回路2 の入力に接続されている。

局所電子回路2 は電荷前置増幅器として機能する。局所電子回路2 は、局所電子回路2 の入力に接続された第１の端子を有する第１のコンデンサ16を有している。第１のコンデンサ16の第２の端子は増幅器18の入力に接続されており、増幅器18は、局所電子回路2 の出力を形成する出力を有している。増幅器18の入力端子及び出力端子間に、第２のコンデンサ20及び抵抗器22が並列に配置されている。局所電子回路2 の出力電圧はVoutと称される。

電子処理回路3 は、電子処理回路3 の入力で出力電圧Voutを受ける。電子処理回路3 の入力端子は、減算器24の非反転入力に直接接続されている。電子処理回路3 の入力端子は、遅延τの第１の遅延線26の入力に更に接続されている。第１の遅延線26の出力は減衰器28（１未満の利得）の入力に接続されており、減衰器28は減算器24の反転入力に接続された出力を有している。減算器24の出力は、高利得増幅器30（１を超える利得）の入力に接続されており、高利得増幅器30の出力はエネルギー信号E(t)と称され、電子処理回路3 の
出力を形成する。

アナログ−デジタル変換器4 （ADC ）はアナログのエネルギー信号E(t)をクロック周波数でサンプリングされたデジタル信号S(t)に変換する。

図２、３及び４は、図１のデバイスの作動を示すタイミング図である。より具体的には、図２は、光子検出デバイス1 からの（局所電子回路2 の入力での）信号i の例を示しており、図３は対応する出力電圧Voutの信号を示しており、図４は、信号Vout(t) 、減衰器28の出力での信号Vout（ｔ−τ）、及び対応するエネルギー信号E(t)の例を示している。

光子14を受けると、多くの電子−正孔対が半導体材料ブロック10で生成される。これらの電子−正孔対の移動が電流パルス32によって出力信号i(t)に反映される。移動する電荷の量は入射光子のエネルギーの直接画像であるか、より具体的には相互作用中に検出器での入射光子によって放出されるエネルギーの直接画像である。

電流パルス32が信号i(t)に生じる毎に、図３に示されているように、局所電子回路2 の出力電圧Voutが増加して、その後、別の電流パルス前の緩和の期間中に僅かに減少する。

電流パルス32が生じる際の出力電圧Voutの増加毎の振幅は、入射光子によって光発生する電荷の量に直接相当する。実際、信号i(t)に関して電流ピークが生じる際の出力電圧Voutの振幅は、コンデンサ20のキャパシタンスに対する検出器の画素で相互作用する光子によって形成される電荷の量の比率と等しい。

しかしながら、図３に示されているように、局所電子回路2 の出力では、前置増幅器が電流パルスの発生後に放電する（出力電圧Voutが２つのパルス間で減少する）ので、検出器の光子のエネルギーに相当する出力電圧Voutの情報は一時的である。図４に関連して以下に記載されているように、電子処理回路3 は、緩和段階を避けながら、出力電圧Voutの信号の増加の振幅を測定することにより入射光子のエネルギーを測定する。

図４は、信号Vout(t) の例を示している。図４は、第１の遅延線26の出力信号Vout（ｔ−τ）を更に示している。図４は、電子処理回路3 の出力でのエネルギー信号E(t)を更に示している。

図４のタイミング図に示されているように、出力電圧Voutの信号の値が増加する毎に、エネルギー信号E(t)は、光子検出デバイス1 を通して収集される電荷に比例した振幅を有するパルス、つまり、半導体材料で検出された光子によって放出されるエネルギーに比例した振幅を有するパルスを含む。この作用を得るために、第１の遅延線26の遅延τが出力電圧Voutの信号の立上り時間より長くあるべきである。実際このため、エネルギー信号E(t)は、第１の遅延線26の出力信号Vout（ｔ−τ）の上昇が始まる前であって、信号Vout(t) の立上り時間が終了する際に最大値に達することが可能になる。エネルギー信号E(t)は、検出器での相互作用の検出に夫々対応して相互作用中に収集される電荷の量に比例した振幅を夫々有する複数のパルスから形成されているので、エネルギー信号と称される。

第１の遅延線26の遅延τの正確な決定は本明細書では更に詳細に記載されておらず、電子処理回路3 の作動の連続的な調節による当業者の技能の範囲内であることに留意すべきである。

その後、エネルギー信号E(t)はアナログ−デジタル変換器4 によってデジタル化され、デジタル信号S(t)は、このデジタル信号の最大値を検出して分光結果を得るためにFPGA回路又はASIC回路のような処理デバイスの入力に送信される。

図５は、図１のデバイスによって得られるエネルギー信号E(t)の例であってこのような回路の欠点を示している。

実際、上述したようなこのような回路では、信号i(t)におけるパルスの発生はランダムである。従って、パルスは互いの非常に近くに生じる場合があり、これは、図５に示されているようにエネルギー信号E(t)、ひいてはサンプル信号S(t)で得られるパルスの重複を意味する。

アナログ−デジタル変換器のクロック周波数が低い場合、又は重複するパルスが非常に近い場合、重複は寄生的な測定結果をもたらす場合がある。このような測定結果は、あまりにも近い相互作用によって放出されるエネルギーの蓄積に相当する。このような寄生的な測定結果を除去するために、エネルギー信号E(t)をゼロに近い正の閾値と比較して、エネルギー信号E(t)がこの正の閾値より大きいとき、エネルギー信号E(t)の継続時間を測定してもよい。この継続時間、例えば図５に示されている最後の二重パルスの継続時間Ｔが、閾値継続時間を超過する場合、その測定結果は除去され、サンプル信号S(t)で測定された最大電圧が分光計から除去される。

このような方法の欠点は、光子の到着に相当する多くのパルスがある時間内で非常に近い場合、多数の測定結果が分光計から除去される場合があるということである。従って、この測定結果はこのような選択によって歪められる場合がある。

更に、これまで提供されているデバイスの別の欠点は、エネルギー信号E(t)に含まれる全ての情報を十分高速に処理するために、高いサンプリング周波数で作動する特に高出力のアナログ−デジタル変換器の使用をこのようなデバイスは必要とするということである。

本明細書では、エネルギー信号E(t)に関するピークに相当する情報のみを変換するように、アナログ−デジタル変換器の上流側に配置されたアナログ回路を変更する。更に、上述した重複問題を排除し得る回路を提供する。

図６は、この問題を解決する電子回路を備えた分光計を示している。

図６のデバイスは、図１のデバイスと同様に、光子検出デバイス1 、局所電子回路2 及び電子処理回路3 を備えている。

従って、検出器に接続された電子回路は、
− 検出器での相互作用に対する応答として、検出器を通して収集される電荷の影響下でパルスVout(t) を送信する局所電子回路2 、つまり前置増幅器と、
− 各相互作用中に収集される電荷の量に依存する振幅を有するパルスによって形成されるエネルギー信号E(t)を生成することができる、局所電子回路2 の下流側に配置された電子処理回路3 と
を備えている。

更に、電子処理回路3 は、
− 前置増幅器2 によって生成されるパルスVout(t) を時間的にシフトして、遅延τ分時間シフトされたパルスVout（ｔ−τ）を生成することが可能な第１の遅延線26と、
− パルスVout(t) と時間シフトされたパルスVout（ｔ−τ）との差を生成することができ、且つパルスVout(t) を生成した電荷の量に依存する振幅を有するエネルギー信号E(t)を送信することができる第１の減算器24と
を更に有している。

検出器に接続された電子回路はアナログ回路40を更に備えており、アナログ回路40は、電子処理回路3 の出力（エネルギー信号E(t)）に接続された入力と、（図６に示されていない）アナログ−デジタル変換器の入力に接続される出力OUT とを有している。

アナログ回路40は、エネルギー信号E(t)を受ける非反転入力を有する第２の減算器42を有している。第２の減算器42の反転入力は、本明細書では遅延したエネルギー信号Ｅ（ｔ−τ′)と称される遅延τ′分遅延したエネルギー信号E(t)を受ける。この遅延したエネルギー信号は、電子処理回路3 の出力（エネルギー信号E(t)）に接続された入力を有する第２の遅延線44によって得られる。

第２の減算器42の出力は、比較器として組み立てられた演算増幅器46の非反転端子に接続されており、演算増幅器46の反転端子は、負であってゼロに近い閾値電圧Vtの生成器に接続されている。相互作用が検出されていない状態での時宜を得ない開始を回避するために、閾値電圧Vtは、第２の減算器42の出力での雑音電圧より小さいように選択されている。

比較器として組み立てられた演算増幅器46の出力Va（制御信号と称される）によって、第１の書き込みスイッチW が（例えば個別の制御デバイスを介して）制御される。

第１の書き込みスイッチW によって、エネルギー信号E を生成するための電子処理回路3 を捕捉回路に接続することが可能になり、捕捉回路は、エネルギー信号E(t)の値を捕捉時間に捕捉することができる。捕捉回路はこの値を記憶するように構成されてもよく、この場合、捕捉回路は記憶回路として機能する。この値は、捕捉回路の下流側に配置されたアナログ−デジタル変換器によってデジタル化されるまで例えば記憶されてもよい。捕捉回路は、先に記憶せずに記憶される値をデジタル化するための回路であってもよい。

図６に示されている実施例では、第１の書き込みスイッチW の第１の端子が電子処理回路3 の出力（エネルギー信号E(t)）に接続されており、第１の書き込みスイッチW の第２の端子がコンデンサC の第１の電極に接続されており、コンデンサC は、接地に接続された第２の電極を有している。第１の書き込みスイッチW の第２の端子は第２の読み取りスイッチR の第１の端子に更に接続されており、第２の読み取りスイッチR は、アナログ回路40の出力端子OUT を形成する第２の端子を有している。出力OUT は、二次処理回路、例えばアナログ−デジタル変換器に接続されてもよい。

図６のデバイスの作動を、図7A〜7Eのタイミング図に関連して以下に記載する。より具体的には、図7Aのタイミング図はエネルギー信号E(t)の例を示しており、図7Bのタイミング図は第２の遅延線44の出口での信号（Ｅ（ｔ−τ′））の例を示しており、図7Cのタイミング図は第２の減算器42の出口での信号（Ｅ（ｔ）−Ｅ（ｔ−τ′））を示しており、図7Dのタイミング図は演算増幅器46の出口での制御信号Vaを示しており、図7Eのタイミング図は、第１の書き込みスイッチW の状態を示している。

示された例では、エネルギー信号E(t)（図7A）は、検出器での３つの異なる相互作用に対応する、異なる継続時間及び振幅の３つの連続パルスを有している。タイミング図に示されているものとは異なり、パルスの立上り時間及び立下り時間は無視できるが、更なる理解のために比較的長くタイミング図に示されている。図7Bのタイミング図での信号は、遅延τ′分時間シフトされていることを除いて、図7Aのタイミング図での信号と同一である。

図7Cに示されているように、エネルギー信号E でのパルスの開始毎に、第２の減算器42の出力信号が正になる。エネルギー信号E が減少する毎に、第２の減算器42の出力信号は負になる。

遅延線の出力電圧が負になるとき（エネルギー信号E(t)でのパルスの終了）を検出するために、閾値電圧Vtは負であってゼロに近いように選択されている。これは、制御信号Vaが、パルスの終了の際のエネルギー信号E(t)の各立下りエッジの始まりまで１であることを意味する。その後、制御信号Vaは信号Ｅ（ｔ−τ′）が減少し始めるとゼロになり、エネルギー信号E に関してパルスを再度待つ毎に１に切り替わる。

この作動は、書き込みスイッチW が各パルス期間の終了までオン（ON）であり、その後オフ（OFF ）になって、第２の遅延線44によって遅延した信号が高状態に戻ると再度オンになることを意味する。

上述したように比較器46として組み立てられた演算増幅器を置き換えるために、ヒステリシスに組み立てられた演算増幅器46を使用してもよいことに注目すべきである。制御信号Vaがエネルギー信号E(t)でのパルスの終了毎にゼロに切り替わり、エネルギー信号E(t)でのパルスの開始毎に、つまり第２の減算器42の出力信号が再度正になるときに１に切り替わるように、ヒステリシスに組み立てられた演算増幅器46が設けられる。本明細書に記載されているデバイスの作動は、比較器46がヒステリシス比較器と置き換えられる場合に同様であることに注目すべきである。

図7Eに示されているように、第１の書き込みスイッチW がオフ（OFF ）である段階中、第２の読み取りスイッチR がアナログ−デジタル変換器又はデバイスの出力に配置されたあらゆる他の処理回路によってコンデンサC に記憶された電荷の読み取りを確実に行うように、第２の読み取りスイッチR をオン（Ron ）にする。このために、第２の読み取りスイッチR は、第１の書き込みスイッチW をオンする際に同時にオフされてもよく、又は制御デバイスによって独立して制御されてもよい。

言い換えれば、コンデンサC は、制御信号Va(t) に応じたエネルギー信号E(t)の値の捕捉に対応する書き込み段階を有するアナログメモリとして機能し、制御信号Va(t) は捕捉時間での書き込みスイッチＷのオフを制御し、捕捉時間は、エネルギー信号E(t)が最大に達する時間に相当する。従って、アナログメモリは、エネルギー信号E(t)によって形成されたパルスの最大振幅に相当する信号Emax(t) を記憶する。既に示されているように、信号Emax(t) の値は検出された相互作用のエネルギーに比例する。

その後、メモリが読み取られるまで、つまり読み取りスイッチR がオンされるまで書き込みスイッチW はオフに維持され、その後、信号は外部の処理回路、例えばアナログ−デジタル変換器に送信される。

アナログ回路40が適切に作動するために、遅延τ′は非常に短く、典型的には10ナノ秒未満に、好ましくは５〜10ナノ秒の範囲内で選択されるべきであることに注目すべきである。遅延τ′が出力電圧Voutの信号の立上り時間の多くとも２分の１より小さいことが好ましい。例えば、出力電圧Voutの信号の立上り時間が10ナノ秒である場合、５ナノ秒未満の遅延τ′が選択され、例えば遅延τ′は１ナノ秒である。

従って、一般に、検出器に接続された電子回路は、上述した電子処理回路3 の下流側に、
− アナログ−デジタル変換器のような下流処理回路にエネルギー信号E(t)を送信するための第１のスイッチＷと、
− エネルギー信号E(t)の時間変化に応じてスイッチ制御信号Vaを生成することができる、第１のスイッチを制御するための制御回路と
を有している。

更に、制御回路は、
− 電子処理回路3 によって送信されたエネルギー信号E(t)を時間シフトして時間シフトされたエネルギー信号Ｅ（ｔ−τ′）を生成するための第２の遅延線44と、
− エネルギー信号E(t)と時間シフトされたエネルギー信号Ｅ（ｔ−τ′）との差を表す信号を生成することができる第２の減算器42と、
− エネルギー信号E(t)と時間シフトされたエネルギー信号Ｅ（ｔ−τ′）との差であってエネルギー信号E(t)の時間変化を表す前記差に応じて制御信号Va(t) を生成することができる比較器46と
を有している。

制御信号Vaは、時間変化が所定値に達すると捕捉回路を起動するように構成されている。示された実施例では、エネルギー信号が最大であるとき、捕捉回路が起動する。更に捕捉回路は、エネルギー信号E(t)の振幅が最大であるとき、エネルギー信号E(t)の値を記憶することができるアナログメモリC を有している。エネルギー信号E(t)の振幅が最大であるときを捕捉時間と称してもよい。従って、第２の遅延線44、第２の減算器42、及び制御信号Vaを送信する比較器46を備えた回路は、捕捉要素のスイッチW を制御するために使用される出力を有するパルス検出回路を形成する。

図６のデバイスからのデータを記憶するための構造を更に改善するために、記憶コンデンサC を囲む単一の書き込みスイッチW 及び読み取りスイッチR を接続するのではなく、同一のパルス検出回路に接続されてもよい並列に接続された複数の同様の記憶構造の組立体を使用してもよい。このため、特に、並行して受けるより多くのデータを記憶して、コンデンサの各々に記憶された電圧状態を順々に読み取る同期した読み取りシステムに関連付けられたアナログ−デジタル変換器を使用することが可能になる。

この改善されたデバイスは図８に示されている。より具体的には、図８は、図６のアナログ回路40を置き換えるべく配置されたアナログ回路40’のみを示している。

図８の変形例では、制御信号Vaが、書き込みスイッチＷを直接制御するためには使用されておらず、制御部、つまり制御デバイス50（CTL ）の入力に送信される。制御部50はクロック信号clk 及びリセット信号raz を更に受ける。クロック信号clk は、デバイスの出力OUT に接続されたアナログ−デジタル変換器を同期させるために使用されるものと同一であってもよいことが有利である。

この変形例では、スイッチW 、スイッチR 及びコンデンサC から形成されたメモリセルが、並列に配置された複数のメモリセル52の組立体と置き換えられている。各メモリセルは、書き込みスイッチWi（ｉ∈［1，・・・，ｎ］）及び読み取りスイッチRiを有しており、書き込みスイッチ及び読み取りスイッチはコンデンサCiの第１の電極に接続されており、コンデンサCiの第２の電極は接地に接続されている。書き込みスイッチWiはエネルギー信号E(t)を受ける端子に接続されており、読み取りスイッチRiは出力OUT に接続されている。

制御部50は、書き込みスイッチWi及び読み取りスイッチRiの組立体の起動を制御する。FIFO（先入れ先出し）待ち行列の形態のメモリセル52は、組立体を作動すべく設けられている。制御信号Vaが低状態に切り替わる毎に、制御部50は、一組の書き込みスイッチWiの内の１つを除いて書き込みスイッチWiをオフ（OFF ）のままにしておく。従って、このと
きのエネルギー信号E(t)の状態が対応するコンデンサCiに記憶される。その後、書き込みスイッチWiはオフにされ、ランクi のメモリセルがパルス中にエネルギー信号E(t)に関する最大値を記憶する。言い換えれば、アナログ回路40によって生成される制御信号Vaは、制御デバイス50を介して書き込みスイッチWiの状態を制御する。

次のパルスが生じると、つまり、制御信号Vaが低状態に切り替わると、エネルギー信号E(t)に関するパルスの最大値が別のコンデンサCjに記憶されるように、別のメモリセル52が起動する。

読み取り側、つまり読み取りスイッチRiの側で、スイッチがクロック信号clk で同期してオフにされるため、デバイスの出力に配置されたアナログ−デジタル変換器は、コンデンサCiに記憶されたデータを一度に１つのみクロック信号clk 毎に読み取る。

各メモリセル52が占有インジケータJiに関連付けられている更に複雑なシステムが設けられてもよい。占有インジケータJiは、１つのデータが対応するコンデンサCiに記憶されているとき、第１の状態、例えば高状態にあり、データが関連したコンデンサに記憶されていないとき、第２の状態、例えば低状態にある。

コンデンサCiの内の１つに書き込む毎に、つまり書き込みスイッチWiの起動毎に、占有インジケータJiの対応する信号は高状態に切り替わる。書き込まれたメモリセルから読み取るステップ毎に、つまり、関連した読み取りスイッチRiがオンにされる毎に、占有インジケータJiの信号は低状態に切り替わる。従って、占有されたメモリセルのみが読み取られて対応するコンデンサCiに記憶されたデータをアナログ−デジタル変換器（出力OUT ）に送るように、制御部は異なるメモリセルの占有を管理してもよい。

図８に示されているメモリセルの組立体の並列配置によって、アナログ−デジタル変換器は、対象とする光子のエネルギーの画像である、エネルギー信号E(t)に関する異なるパルスの最大値を同期して読み取ることができることが有利である。既に示されているように、光子検出デバイス1 によって検出されるパルスは互いに可変の距離を隔ててもよい。複数のメモリセル52から形成された待ち行列の使用によって、アナログ−デジタル変換器のクロック信号でのパルスを再度同期させることができる。更に、メモリセル52によって形成される待ち行列の大きさを適切に決めることによって、メモリセルの組立体が連続的に満たされて空にされる特に高性能のデバイスが得られる。

本明細書に記載されているデバイスによって、表面積が数平方ミリメートル未満である完全なデバイスの形成と適合する大きさを有する、出力OUT に接続されたアナログ−デジタル変換器を使用可能であることが有利である。実際、入射する電離放射線の分光結果を得るために、エネルギー信号E 全体がデジタル信号に変換されるわけではなく、受けた光子のエネルギーの直接画像であるメモリセル52に記憶された値のみが変換されるので、本明細書に記載されているデバイスを高性能なアナログ−デジタル変換器と関連付ける必要がない。

図9A〜9Jは、図８のデバイスの作動を示すタイミング図である。より具体的には、図9A〜9Dのタイミング図は図7A〜7Dのタイミング図と同一であり、図9E〜9Jのタイミング図は夫々、スイッチW1の状態、占有インジケータJ1の状態、スイッチW2の状態、占有インジケータJ2の状態、スイッチW3の状態及び占有インジケータJ3の状態を示す。

これらのタイミング図に示されているように、制御信号Vaが立下りエッジを有するとき、つまり、第２の減算器42の出力での信号が閾値電圧Vt未満になるとき、制御部は書き込みスイッチW1を制御してオン状態（高状態ON）にする。このため、第１のメモリセルのコ
ンデンサC1にエネルギー信号E の状態が記憶され得る。同時に（t1）、占有インジケータJ1の占有信号が高状態に切り替わる。t2のタイミングで、制御信号Vaは第２の立下りエッジを有する。第１のメモリセルの占有信号が高状態にあるので、制御部は、書き込みスイッチW1をオフする代わりに、第２のメモリセルにエネルギー信号E のパルスの最大値を記憶するために書き込みスイッチW2をオフにする。同時に（t2）、第２のメモリセルに関連付けられた占有インジケータJ2の占有信号は高状態に切り替わる。

t3のタイミングで、第１のメモリセルが読み取られる。読み取りスイッチR1はオンであり、第１のメモリセルに関連付けられた占有インジケータJ1の占有信号は低状態に切り替わる。t4のタイミングで、制御信号Vaは第３の立下りエッジを有する。第１のメモリセルが空いている（J1=0）ので、制御部は、エネルギー信号E の新たな最大のパルス値を第１のメモリセル52のコンデンサC1に記憶するために、書き込みスイッチW1をオンに戻す。

従って、本実施形態によれば、記憶回路は、書き込み段階中にデータが記憶されるｎ（ｎは１以上の整数である）個のアナログメモリセルから形成されたバッファメモリ52を有しており、バッファメモリのセルからの読み取りが、アナログ−デジタル変換器のクロック周波数で評価され、書き込みと同期して行われる。

本明細書に記載されているデバイスは、非常に強い光子の流れでの作動に適した電子構造を有していることが有利である。

更に、特に簡素なアナログ−デジタル変換器の使用により、このデバイスは、各画素が複数のサブ画素に分割されている光子検出器の構造とも適合する。実際、入射の流れが2.10⁷ 光子／mm² ／s より大きいとき、検出器からの電流パルスがあまりにも近くて区別不能になるので、電子処理システムが飽和状態になる。このようにして、最初の画素がサブ画素に分割されて、各サブ画素が個別の電子処理システムと関連付けられる必要がある場合がある。

画素のサブ画素へのこのような分割は完全な電子システムのサイズの増加として解釈される。実際、各サブ画素は完全な電子処理システムと関連付けられるべきである。

従来のアナログ−デジタル変換器に関連付けられた、本明細書に記載の回路40又は回路40' の使用によって、表面積が２mm² 未満であるこのような電子システムの一体化が可能である。

更に、本明細書に記載されている回路40又は回路40' は各サブ画素に関連して容易に使用されてもよく、単一のアナログ−デジタル変換器と関連付けられてもよい。この場合、各サブ画素のメモリセルの出力は、一般的な画素の出力である同一の出力OUT に形成されている。このようなサブ画素化の変形例では、制御部は、各サブ画素の単一のメモリから一度に読み取るように構成されている。

制御部の実際的な形成は、マイクロエレクトロニクスにおいて比較的従来のものであるので、本明細書では更に詳細に記載されていないことに留意すべきである。

更に、エネルギー信号E(t)をメモリセルに記憶するときを選択するための第２の遅延線44の形成によって、パルスの重複中の情報の損失を回避することが可能になる。実際、遅延が小さい第２の遅延線44及び第２の減算器42が関連付けられているため、エネルギー信号E(t)の変化に略相当する信号が第２の減算器42の出力で与えられる。このようにして、パルスのピークが生じるとき（変化が負になるとき）が更に容易に検出され得る。従って、本明細書に記載されているデバイスは全てのパルスの大部分、及び重複するパルスの大
部分も生成することが可能である。

特定の実施形態が記載されている。様々な変更、調整及び改良が当業者に想起される。特に、本明細書に記載されている回路は、記載されている端子に対して反転してもよい端子を有する増幅器、比較器及び減算器を備えており、この構成に応じて、これらの要素の出力で行われる閾値電圧の比較又は処理動作が適合される。更に、本明細書に記載されている占有信号は、記載されている占有信号とは逆に作動してもよい。

本特許出願は、参照によって本明細書に組み込まれる仏国特許出願第FR13/51803号明細書の優先権を主張している。

Claims (10)

1. 光子検出器によって送信されるデータを処理するためのデバイスであって、
   前記光子検出器での光子の相互作用によって放出されるエネルギーに比例した振幅を夫々有する一組のパルスを有する第１の信号を、第１のノードで生成可能な第１のアナログ回路と、
   前記第１の信号のパルスの振幅が最大である時点を決定して、前記第１の信号が最大値に達すると第１の状態から第２の状態に切り替わる第２の信号を与えることができる第２のアナログ回路と、
   前記第１のノードに書き込みスイッチを介して接続された第１の電極及び基準電圧が印加されるノードに接続された第２の電極を夫々有する複数のコンデンサと、前記第２の信号を受ける制御回路とを有する捕捉要素と
   を備えており、
   前記制御回路は、前記第２の信号が前記第１の状態から前記第２の状態に切り替わるとき、前記第１の信号の値を前記コンデンサの内の１つに記憶するために前記書き込みスイッチを制御可能であることを特徴とするデバイス。
2. 前記コンデンサの第１の電極は夫々、読み取りスイッチを介して第２のノードに接続されていることを特徴とする請求項１に記載のデバイス。
3. 前記第２のノードで与えられる値を受けることができるアナログ−デジタル変換器を更に備えていることを特徴とする請求項２に記載のデバイス。
4. 前記制御回路は、前記コンデンサに記憶された値の内の１つを前記第２のノードに周期的に与えるために前記読み取りスイッチを制御可能であることを特徴とする請求項２又は３に記載のデバイス。
5. 占有インジケータが前記捕捉要素の各コンデンサと関連付けられていることを特徴とする請求項１乃至４のいずれか一項に記載のデバイス。
6. 前記制御回路は、前記第２の信号が前記第１の状態から前記第２の状態に切り替わるとき、空いた状態の占有インジケータと関連付けられたコンデンサの内の１つに前記第１の信号の値を記憶するために前記書き込みスイッチを制御可能であることを特徴とする請求項５に記載のデバイス。
7. 前記制御回路は、FIFOタイプの待ち行列として前記コンデンサを作動可能であることを特徴とする請求項１乃至６のいずれか一項に記載のデバイス。
8. 前記第２のアナログ回路は、前記第１の信号と遅延線により所定の遅延分遅延した第１の信号とを受ける入力を有する減算器を有しており、該減算器の出力は比較器の第１の入力に接続されており、前記比較器は閾値電圧を受ける第２の入力を有していることを特徴とする請求項１乃至７のいずれか一項に記載のデバイス。
9. 前記所定の遅延は10ナノ秒より短いことを特徴とする請求項８に記載のデバイス。
10. 前記比較器の出力が前記第２の信号を送信することを特徴とする請求項８又は９に記載のデバイス。

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