JP6356647B2 - Current mirror circuit and memory cell - Google Patents
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Description
本発明の実施形態は、カレントミラー回路及びメモリセルに関する。 Embodiments described herein relate generally to a current mirror circuit and a memory cell.
カレントミラー回路は、基準電流と同じ大きさの電流を分配するときや、基準電流に倍率をかけて電流を分配する際に利用される回路である。例えば、2以上の電流源が必要であるが、電流源が1つしか確保できない場合などに利用される。このカレントミラー回路は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)又はバイポーラトランジスタから構成されていることが多い。 The current mirror circuit is a circuit used when distributing a current having the same magnitude as the reference current, or when distributing the current by multiplying the reference current by a magnification. For example, this is used when two or more current sources are required, but only one current source can be secured. This current mirror circuit is often composed of a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) or a bipolar transistor.
MOSFETで構成されるカレントミラー回路は、通常は入力側のトランジスタを飽和電流領域で駆動する。そして、トランジスタの飽和電流はチャンネル長の逆数に比例する。このことから、従来のMOSFETのみで構成されるカレントミラー回路において入力電流を1/10や1/100といった倍率で下げる場合、つまり、入力電流を高い倍率で増幅した出力電流を得ようとする場合、入力側のMOSFETのチャンネル長を長くする必要がある。 A current mirror circuit composed of a MOSFET normally drives an input-side transistor in a saturation current region. The saturation current of the transistor is proportional to the reciprocal of the channel length. For this reason, when the input current is reduced by a factor of 1/10 or 1/100 in a current mirror circuit composed only of a conventional MOSFET, that is, when an output current obtained by amplifying the input current at a high magnification is to be obtained. It is necessary to increase the channel length of the MOSFET on the input side.
しかしながら、チャンネル長を長くすると、入力側トランジスタの負荷容量が増加してしまう。さらに、カレントミラー回路全体としてのレイアウト面積も増加する。 However, if the channel length is increased, the load capacity of the input side transistor increases. Furthermore, the layout area of the entire current mirror circuit is also increased.
そこで、本発明の実施形態は、カレントミラー回路にTFET(Tunnel FET)とMOSFETを併用することにより、チャンネル長を長くすることなく入力電流領域を下げることが可能なカレントミラー回路を実現する。すなわち、入力電流領域を下げる一方で、レイアウト面積増加を抑制し、さらには、入力側の寄生容量増加を抑制することが可能なカレントミラー回路を実現する。 Therefore, the embodiment of the present invention realizes a current mirror circuit capable of lowering the input current region without increasing the channel length by using a TFET (Tunnel FET) and a MOSFET together in the current mirror circuit. That is, it is possible to realize a current mirror circuit capable of suppressing an increase in layout area and further suppressing an increase in parasitic capacitance on the input side while lowering an input current region.
本発明の実施形態に係るカレントミラー回路は、
入力電流が流れるTFETから構成される、第1のトランジスタと、
出力電流が流れるMOSFETから構成される第2のトランジスタであって、前記第1のトランジスタと互いのゲートが接続される、第2のトランジスタと、
を備える。
A current mirror circuit according to an embodiment of the present invention includes:
A first transistor comprising a TFET through which an input current flows;
A second transistor composed of a MOSFET through which an output current flows, wherein the first transistor and the gate of each other are connected;
Is provided.
また、本発明の実施形態に係るカレントミラー回路は、
TFETで構成される第1のトランジスタのドレインと当該第1のトランジスタのゲートが接続され、
MOSFETで構成される第2のトランジスタのゲートと前記第1のトランジスタのゲートが接続される。
The current mirror circuit according to the embodiment of the present invention is
The drain of the first transistor composed of TFET and the gate of the first transistor are connected,
The gate of the second transistor constituted by the MOSFET and the gate of the first transistor are connected.
以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。 Embodiments of the present invention will be described below with reference to the drawings. This embodiment does not limit the present invention.
(第1実施形態)
第1実施形態に係るカレントミラー回路は、入力電流の流れる側のトランジスタをTFETとし、出力電流の流れる側のトランジスタをMOSFETとすることにより、チャンネル長を長くすることなく入力電流の領域を下げることを可能としたものである。より詳しくを、以下に説明する。
(First embodiment)
The current mirror circuit according to the first embodiment reduces the input current region without increasing the channel length by using a transistor on the side where the input current flows as a TFET and a transistor on the side where the output current flows as a MOSFET. Is possible. More details will be described below.
図1は、本実施形態に係るカレントミラー回路10を示す図である。図1に示す通り、本実施形態に係るカレントミラー回路10は、入力側にn型TFET12と、出力側にn型MOSFET14を備えて構成される。一般的にカレントミラー回路は、入力電流と同じ大きさの電流を出力電流としたり、入力電流を所定の倍率で増減して出力電流としたりするが、本実施形態においては、入力電流を1以上の所定の倍率で増幅して出力する。すなわち、本実施形態では、動作時におけるn型TFET12の飽和電流量が、n型MOSFET14の飽和電流量より小さいことを前提としている。
FIG. 1 is a diagram showing a
n型TFET12は、ドレインDとゲートGとが入力電流IREFの入力する入力端子に接続され、ソースSが接地されている。n型MOSFET14は、ドレインDが出力電流IOUTの出力する出力端子に接続され、ゲートGはn型TFET12のゲートGに接続され、ソースSは接地されている。すなわち、n型TFET12とn型MOSFET14は、互いのゲートGが接続されているカレントミラー回路を構成する。図1の例では、入力電流IREFは、例として電流源16で表されているが、回路上で発生した電流であってもよい。
In the n-
図1は回路図であったが、次に、レイアウトの観点からカレントミラー回路10の構成について説明する。図2は、トランジスタのオン電流と入力側トランジスタのゲート面積の関係を示す図である。横軸、縦軸ともに対数軸で表されている。ここで、縦軸の基準値「1」は、TFETとMOSFETとをともに作成することが可能な最短のチャンネル長及び最小のチャンネル幅における入力側トランジスタのゲート面積とする。また、この入力側トランジスタのゲート面積におけるTFETのオン電流をIon_TFETとおき、この入力側トランジスタのゲート面積におけるMOSFETのオン電流をIon_MOSFETとおく。ここで、オン電流とは、トランジスタがオンのときに流れるドレイン電流の値のことをいう。上述したように、入力電流の領域を下げることを考えているので、主に入力電流側のトランジスタについて説明する。
FIG. 1 is a circuit diagram. Next, the configuration of the
右上がりの直線は、入力側にTFET12を備え、出力側にMOSFET14を備えるTFET/MOSFETハイブリッド型のカレントミラー回路10の入力側トランジスタのゲート面積を表している。TFETは、チャンネル長の増減によりオン電流に大きな変化はなく、チャンネル幅を広くするとオン電流が増加することから、入力電流を増加させるためには入力側トランジスタのゲート面積を広くとる必要があることを示している。左下の点P3から右上の点P2へ向けて、入力電流と入力側トランジスタのゲート面積がともに増大していくことが分かる。
The straight line rising to the right represents the gate area of the input side transistor of the TFET / MOSFET hybrid type
一方で、右下がりの直線は、入力側及び出力側の双方にMOSFET14を備えるカレントミラー回路の入力側トランジスタのゲート面積を表している。MOSFETのオン電流はチャンネル幅/チャンネル長の比によって増減する。チャンネル幅の値はこれ以上小さくできないことから、チャンネル幅を最小値で固定し、チャンネル長を長くすることにより、入力電流の領域を小さくすることが可能であることが分かる。すなわち、カレントミラー回路の入力電流を減少させる場合、チャンネル長を長くすることが必要であるので、入力側トランジスタのゲート面積が増大していく。これを図に表したのが右下の点P4から左上の点P1へ向かう直線である。
On the other hand, the straight line descending to the right represents the gate area of the input side transistor of the current mirror circuit including the
図3(a)乃至図3(d)は、図2の点P1乃至点P4におけるカレントミラー回路のレイアウトを示した図である。各カレントミラー回路は、ゲート領域Gと、ソース領域Sと、ドレイン領域Dと、を備えた入力側トランジスタ及び出力側トランジスタを備えて構成される。また、入力側のトランジスタは、ゲート領域Gとドレイン領域Dがショートされている。ここで、TFETとMOSFETの双方を作成することができる最短のチャンネル長をL0と、最小のチャンネル幅をW0とする。各図におけるカレントミラーの左側のトランジスタが入力側、右側のトランジスタが出力側のトランジスタである。 FIGS. 3A to 3D are diagrams showing the layout of the current mirror circuit at points P1 to P4 in FIG. Each current mirror circuit includes an input-side transistor and an output-side transistor each including a gate region G, a source region S, and a drain region D. In the input-side transistor, the gate region G and the drain region D are short-circuited. Here, let L 0 be the shortest channel length capable of creating both TFETs and MOSFETs, and W 0 be the minimum channel width. In each figure, the left side transistor of the current mirror is the input side, and the right side transistor is the output side transistor.
これら図3(a)乃至図3(d)に示すように、カレントミラー回路のレイアウト面積は、ゲート領域Gの面積により変化する。すなわち、カレントミラー回路のレイアウトにおいては、チャンネル長の長さ及びチャンネル幅の大きさは、このゲート領域Gの大きさが変化することにより実現される。具体的には、入力側のチャンネル長をL0より長くした(a)においては、長くしたチャンネル長に基づいてレイアウト面積が広くなる。同様に、入力側のチャンネル幅をW0より大きくした(b)においても、大きくしたチャンネル幅に基づいてレイアウト面積が広くなる。 As shown in FIGS. 3A to 3D, the layout area of the current mirror circuit varies depending on the area of the gate region G. That is, in the layout of the current mirror circuit, the length of the channel length and the size of the channel width are realized by changing the size of the gate region G. Specifically, in a channel length of the input side is longer than L 0 (a), the layout area becomes large based on the channel length is made longer. Similarly, in the channel width of the input side is greater than W 0 (b), the layout area becomes large based on the larger the channel widths.
図3(a)の点P1におけるカレントミラー回路は、入力側及び出力側のトランジスタがともにMOSFETから構成され、上述したように、入力側のチャンネル長がL0に比べて長くなっている。図3(b)の点P2におけるカレントミラー回路は、入力側のトランジスタがTFETで構成され、出力側のトランジスタがMOSFETで構成されており、入力側のTFETのチャンネル幅がW0に比べて大きくなっている。点P3及び点P4におけるレイアウトは、図3(c)及び図3(d)にそれぞれ示されている通り、最小のレイアウトサイズで構成されている。 The current mirror circuit at a point P1 in FIG. 3 (a), the transistor on the input side and the output side are both composed of MOSFET, as described above, the channel length of the input side is longer than the L 0. The current mirror circuit at a point P2 in FIG. 3 (b), the transistor on the input side is composed of TFET, transistors on the output side is constituted by MOSFET, the channel width of the input side TFET is larger than the W 0 It has become. The layouts at the points P3 and P4 are configured with the minimum layout size as shown in FIGS. 3C and 3D, respectively.
図2及び図3において、図2のグラフの上部に行くほどゲート面積が大きくなり、これに伴い回路のレイアウト面積が大きくなることを考慮すると、レイアウト面積の観点からは、グラフの下部でカレントミラー回路を構成することが望ましい。チャンネル長とチャンネル幅がおおよそ同じサイズであると仮定すると、二つのグラフの交点の横軸の値は、対数目盛であることから、√(Ion_MOSFET・Ion_TFET)となることが計算できる。すなわち、入力電流が、Ion_TFET<(入力電流)<√(Ion_MOSFET・Ion_TFET)となる範囲においては、入力側のトランジスタがTFETで構成され、出力側のトランジスタがMOSFETで構成されているカレントミラー回路の方がレイアウト面積を小さくできる。 2 and 3, the gate area increases toward the upper part of the graph of FIG. 2, and the layout area of the circuit increases accordingly. From the viewpoint of the layout area, the current mirror is displayed at the lower part of the graph. It is desirable to construct a circuit. Assuming that the channel length and the channel width are approximately the same size, the value on the horizontal axis at the intersection of the two graphs is a logarithmic scale, so it can be calculated that √ (I on_MOSFET · I on_TFET ). That is, in the range where the input current is I on_TFET <(input current) <√ (I on_MOSFET · I on_TFET ), the current on the input side is composed of TFETs and the output side transistor is composed of MOSFETs. The mirror circuit can reduce the layout area.
一方で、√(Ion_MOSFET・Ion_TFET)<(入力電流)<Ion_MOSFETとなる入力電流の範囲においては、入力側、出力側の双方のトランジスタがMOSFETで構成されているカレントミラー回路の方がレイアウト面積を小さくできることが分かる。なお、√(Ion_MOSFET・Ion_TFET)=(入力電流)の場合はどちらの構成のカレントミラー回路であっても入力される電流と、レイアウト面積の優劣はないので、回路設計等の面から入力側のトランジスタを選択することができる。 On the other hand, in the input current range where √ (I on_MOSFET · I on_TFET ) <(input current) <I on_MOSFET , the current mirror circuit in which both the input side and output side transistors are constituted by MOSFETs is more suitable. It can be seen that the layout area can be reduced. Note that when √ (I on_MOSFET · I on_TFET ) = (input current), there is no superiority or inferiority of the current input and layout area in either configuration of the current mirror circuit. The side transistor can be selected.
次に、実際のレイアウトについて説明する。図4(a)は、アクティブエリア間のデザインルールやイオン注入条件などから決定されるマージンやオフセットを含めた回路サイズを示す図である。L0を120nm、W0を90nmとし、この時のMOSFETのオン電流が50uA、TFETのオン電流が5nAとなる場合を想定している。全体的なレイアウト面積は、上記のマージンやオフセットを考慮して580nm×500nmとなる。この場合の入力電流と回路のレイアウト面積の関係を表したのが図4(b)のグラフとなる。 Next, an actual layout will be described. FIG. 4A is a diagram showing a circuit size including a margin and an offset determined from a design rule between active areas, ion implantation conditions, and the like. It is assumed that L 0 is 120 nm, W 0 is 90 nm, the MOSFET on-current is 50 uA, and the TFET on-current is 5 nA. The overall layout area is 580 nm × 500 nm in consideration of the above margin and offset. FIG. 4B shows the relationship between the input current and the circuit layout area in this case.
このグラフより、上述した通り5nA<(入力電流)<500nA(=√(50uA・500nA))となる範囲においては、入力側のトランジスタをTFETとすることによりレイアウト面積を小さくすることが可能であることがわかる。なお、この図における数値は例として挙げたものであり本実施形態を特定するものではなく、入力電流の範囲は、上述したIon_TFET<(入力電流)<√(Ion_MOSFET・Ion_TFET)であればよい。 From this graph, as described above, in the range where 5 nA <(input current) <500 nA (= √ (50 uA · 500 nA)), it is possible to reduce the layout area by making the transistor on the input side TFET. I understand that. Note that the numerical values in this figure are given as examples and do not specify the present embodiment, and the range of the input current is I on_TFET <(input current) <√ (I on_MOSFET · I on_TFET ) described above. That's fine.
次に、本実施形態に係るカレントミラー回路10の作用について図5を用いて説明する。図5(a)は、本実施形態に係るカレントミラー回路10を動作させるための回路を構成したものである。具体的には、図1に示すカレントミラー回路10にドレイン電圧VDDを印加し、電流をモニタリングするために出力側のn型MOSFET14のドレイン端子を抵抗R1と接続した構成となっている。
Next, the operation of the
n型TFET12のドレイン側に電圧VDDが印加され、この印加された電圧VDDがn型TFET12のゲートしきい値電圧を超えると、n型TFET12がオンとなりn型TFET12のドレイン−ソース間に、電流IREFが流れる。このとき、n型TFET12及びn型MOSFET14の双方のゲートに印加された電圧Vxが、n型MOSFET14のゲートしきい値電圧を超えていると、n型MOSFETのゲート−ソース間電圧とドレイン電流との間の電気的特性に基づいて、電流IOUTが流れる。すなわち、出力電流IOUTは、出力側のMOSFETの特性に応じて変化するので、MOSFETを必要に応じて変更することにより、所望する出力電流IOUTを得ることができる。
When the voltage VDD is applied to the drain side of the n-
一方、図5(b)は、入力側のトランジスタをn型TFET12から同じレイアウトのn型MOSFET14へと組み替えたものである。こちらの場合は、トランジスタの特性が全く同じであれば、同じゲートしきい値電圧で電流が流れるため、IOUT=IREFとなる電流が出力側に流れる。ただし、アーリー電圧の影響を受けると、出力側の電流が多く流れることがある。
On the other hand, FIG. 5B shows a case where the input side transistor is changed from the n-
図5(a)及び図5(b)においては、n型TFET12とn型MOSFET14との双方について、チャンネル長を0.12um、チャンネル幅を1umとし、n型TFET12の駆動力は、n型MOSFET14の駆動力の約1/1000とする。また、抵抗R1の抵抗値は、1MΩとする。これらのカレントミラー回路に、ドレイン電圧VDDを1.2VとしてSPICE(Simulation Program with Integrated Circuit Emphasis)によりシミュレーションをした結果が図6に示されるグラフとなる。
5A and 5B, for both the n-
図6は、横軸を入力電流IREF[A]、縦軸の上半分部分を出力電流IOUT[A]、縦軸の下半分部分を出力電圧VOUT[V]として、シミュレーション結果をグラフにしたものである。なお、電流IREF及び電流IOUTの軸は対数軸とする。この図6に示すように、TFET/MOSFETハイブリッド型のカレントミラー回路10は、MOSFETのみから構成されるカレントミラー回路に比較して、出力電流IOUTの飽和電流量は同じ値である一方で、動作電流領域を約2.5桁小さくできることがグラフから読み取れる。すなわち、出力電流IOUT及び出力電圧VOUTが飽和する領域であるとき、TFET/MOSFETハイブリッド型のカレントミラー回路10の入力電流は、MOSFET飲みから構成されるカレントミラー回路と比較して、2.5桁ほど小さくすることが可能であることが分かる。
FIG. 6 is a graph showing the simulation result, with the horizontal axis representing the input current IREF [A], the vertical half of the vertical axis representing the output current IOUT [A], and the vertical half of the vertical axis representing the output voltage VOUT [V]. It is. Note that the axes of the current IREF and the current IOUT are logarithmic axes. As shown in FIG. 6, the TFET / MOSFET hybrid type
以上のように、本実施形態に係るカレントミラー回路10によれば、入力側トランジスタをTFET12で構成し、出力側トランジスタをMOSFET14で構成することとしたので、入力電流がIon_TFET<(入力電流)<√(Ion_MOSFET・Ion_TFET)という範囲においては、入力側と出力側の双方のトランジスタをMOSFETで構成する場合と比べて、レイアウト面積増加を抑制することが可能となる。さらに、入力電流を減少させるためにチャンネル長を長くする必要がないのでゲート面積を削減することができ、結果的にカレントミラー回路全体としての負荷容量増加も抑制することが可能となる。また、出力側にMOSFETを用いているので、出力電流IOUTの値はMOSFETの特性により決定される。
As described above, according to the
なお、上述した例では、TFET及びMOSFETをn型のトランジスタとしたが、これらのトランジスタはp型を用いても同様の効果を得ることができる。この場合、図7に示すように、カレントミラー回路20を構成すればよい。入力側のp型TFET22は、ドレインDとゲートGは入力電流が入力される端子26に接続され、ソースSが電源と接続される。出力側のp型MOSFET24は、ドレインDが出力端子に接続され、ゲートGはp型TFET22のドレインD、ゲートGと接続され、ソースSは電源と接続される。
In the above example, the TFET and MOSFET are n-type transistors, but the same effect can be obtained even if these transistors are p-type. In this case, a
(第2実施形態)
上述した第1実施形態おいては、入力側トランジスタをTFETで構成し、出力側トランジスタをMOSFETで構成したカレントミラー回路について説明をしたが、本実施形態においては、この第1実施形態で説明したカレントミラー回路を利用したメモリセルについて説明をする。以下、上述した実施形態とは異なる部分を詳しく説明する。
(Second Embodiment)
In the above-described first embodiment, the current mirror circuit in which the input side transistor is configured by a TFET and the output side transistor is configured by a MOSFET has been described. However, in the present embodiment, the first embodiment has been described. A memory cell using a current mirror circuit will be described. Hereinafter, parts different from the above-described embodiment will be described in detail.
図8は、本実施形態におけるメモリセル及びメモリアレイを示した図である。図8(a)に示すように本実施形態に係るメモリセル30は、カレントミラー回路20と、記憶素子32と、を備えて構成される。カレントミラー回路20は、例えば、図7に示す第1実施形態に係るカレントミラー回路20と同等のものであり、入力側トランジスタp型TFET22と、出力側トランジスタp型MOSFET24と、を備えて構成される。TFET22及びMOSFET24のソースSは、電源VDDに接続される。また、TFET22のドレインDは、記憶素子32と接続され、MOSFET24のドレインDは、ビット線BL、及び記憶端子32の出力側と接続される。
FIG. 8 is a diagram showing a memory cell and a memory array in the present embodiment. As shown in FIG. 8A, the
記憶素子32は、例えば、FeMOSFET(強誘電性MOSFET:Ferroelectric MOSFET)で構成され、カレントミラー回路20の入力側のトランジスタであるTFET22のドレイン端子Dと接続され、かつ、ビット線BLと接続される。より具体的には、ゲート絶縁膜に記憶された0/1の2状態によってソース−ドレイン間の電流に基づいて二値の判定を行う、電流による判定を可能とする記憶素子で構成される。この場合、記憶素子32の低抵抗時の抵抗値とTFET22の飽和状態における抵抗値が近くなるように設定する。図8(b)に示されているワード線WLの選択は、この記憶素子32のゲートに電圧をかけることにより行われる。
The
図8(b)は、図8(a)のメモリセル30を用いたメモリアレイ40のデータの読み出しについて説明するための図である。メモリアレイ40は、メモリセル30をアレイ状に配列したものである。このメモリアレイ40に記憶されている情報は、キャパシタCBLと、カレントミラー回路42と、抵抗R2と、センスアンプ48と、を備えて構成される回路によって読み出すことが可能である。
FIG. 8B is a diagram for explaining reading of data from the
キャパシタCBLは、メモリセル30に記憶されている0/1の2つの状態を読み出すためのキャパシタであり、片方の端子がメモリセル30に接続され、もう一方の端子が接地されている。プリチャージされることにより電荷が保持され、この保持された電荷による電圧とメモリセルから出力される電圧の高低により、メモリセル30が保持している状態が0/1の2つの状態をいずれかの状態であるかを読み出すことができる。
The capacitor CBL is a capacitor for reading out two states of 0/1 stored in the
カレントミラー回路42は、入力側トランジスタであるn型MOSFET44と、出力側トランジスタであるn型MOSFET46と、から構成される。図に示されているように、MOSFET44のドレインD及びゲートGは互いに接続された上でメモリセル30の出力端子と接続され、ソースSは接地される。また、MOSFET46のゲートGは、MOSFET44のドレインD及びゲートGと接続され、ソースSは接地され、ドレインDは、抵抗R2及びセンスアンプ48と接続される。
The
抵抗R2は、電圧VDDからIREADによる電圧降下をさせるための抵抗であり、カレントミラー回路42の出力側にセンスアンプ48と並列に接続される。センスアンプ48は、メモリセル30から出力された電圧を増幅し、デジタルレベルとして取り扱うことを可能とする回路である。
The resistor R2 is a resistor for causing a voltage drop by IREAD from the voltage VDD, and is connected in parallel with the
以下、このメモリアレイ40に記憶されている情報を読み出す作用について説明をする。記憶素子32は、ゲート絶縁膜の状態を電流で読み出すことにより、記憶されているデータを読むことが可能な素子である。この記憶素子32の微少な読み出し電流を、デジタルレベルとして取り扱うことを可能とする電流にするのが、カレントミラー回路20及び図8(b)に示されている回路である。例えば、図6のシミュレーションに用いたカレントミラー回路と同等のカレントミラー回路を、カレントミラー回路20として使用すると、記憶素子32の読み出し電流I0をカレントミラー回路20の入力電流とすることにより、出力電流として100倍以上の大きさの電流αI0を出力する。すなわち、図8(a)においてα>100とすることができ、メモリセル30からは電流IREAD=αI0が出力される。
Hereinafter, an operation of reading information stored in the
次に、キャパシタCBLに蓄えられている電荷による電位と、メモリセル30の出力する電位との比較により、メモリセル30の出力する電流IREADがカレントミラー回路42に入力される。具体的には、キャパシタCBLに蓄えられている電荷による電位が、メモリセル30の出力する電位よりも高い場合には、メモリセル30から電流は出力されず、出力結果は0となる。一方で、キャパシタCBLに蓄えられている電荷による電位が、メモリセル30の出力する電位以下である場合には、メモリセル30から電流IREADが出力される。
Next, the current IREAD output from the
メモリセル30からの出力電流IREADがカレントミラー回路42の入力側トランジスタ44のドレインDに入力されると、電流IREADは、カレントミラー回路42により出力側にミラーリングされる。抵抗R2において、カレントミラー回路42から出力されたIREADにより電圧降下が生じ、ドレイン電圧VDDから電圧降下された電圧がセンスアンプ48へと入力される。センスアンプ48へ入力された電圧は、参照電圧VREFとの差が情報の読み出しに必要な電圧まで増幅される。このセンスアンプ48から出力された結果を読み取ることにより、メモリセル30に記憶されている状態、すなわち記憶素子32に記憶されている状態を読み出すことが可能となる。
When the output current IREAD from the
以上のように、本実施形態によれば、上述した第1実施形態に係るカレントミラー回路20を利用することにより微弱な電流を流す記憶素子からも必要な電圧レベルの信号を読み出すことが可能となる。TFETを入力側のトランジスタとして使用したカレントミラー回路は、上述したとおりそのレイアウト面積を小さく保ったまま出力電流を増幅することが可能である。さらに、この場合、記憶素子32は、微弱な電流を出力可能であればよいので、記憶素子32自体の回路のレイアウト面積を削減することができる。すなわち、記憶素子32のレイアウト面積及び微弱な電流を読み出すためのカレントミラー回路20のレイアウト面積の双方を削減することより、今まで以上にメモリセルのレイアウト面積を小さくすることが可能となる。
As described above, according to the present embodiment, it is possible to read out a signal having a necessary voltage level from a storage element that allows a weak current to flow by using the
なお、メモリセル30からの出力電流IREADがデータの読み出しに十分な値ではない場合は、図9に示すように、読み出し回路にもTFETを用いたカレントミラー回路10を使用することも考えられる。また、一方で、メモリセル30からの出力される電流IREADにより、記憶素子32の状態を取得することができるのであれば、キャパシタCBLを省略することが可能である。
If the output current IREAD from the
また、上述した各実施形態においては、トランジスタの一部にp型又はn型で記載した箇所があるが、これらは発明の要旨の範囲を限定する物ではなく、使用態様により、n型又はp型に適宜変更してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として呈示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。
In each of the above-described embodiments, a part of the transistor is described as p-type or n-type. However, these are not intended to limit the scope of the gist of the invention, and depending on the usage mode, n-type or p-type. You may change suitably to a type.
Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof. Of course, it is possible to appropriately combine these embodiments partially within the scope of the present invention.
10:カレントミラー回路、12:n型TFET、14:n型MOSFET、20:カレントミラー回路、22:p型TFET、24:p型MOSFET 10: current mirror circuit, 12: n-type TFET, 14: n-type MOSFET, 20: current mirror circuit, 22: p-type TFET, 24: p-type MOSFET
Claims (7)
出力電流が流れるMOSFETから構成される第2のトランジスタであって、前記第1のトランジスタと互いのゲートが接続される、第2のトランジスタと、
を備えることを特徴とするカレントミラー回路。 A first transistor comprising a TFET through which an input current flows;
A second transistor composed of a MOSFET through which an output current flows, wherein the first transistor and the gate of each other are connected;
A current mirror circuit comprising:
前記第1のトランジスタがオン状態である場合に流れるドレイン電流の値と、
前記第2のトランジスタがオン状態である場合に流れるドレイン電流の値と、
に基づいて設定されることを特徴とする請求項1又は2に記載のカレントミラー回路。 The input current range is:
A drain current value flowing when the first transistor is in an on state;
A drain current value flowing when the second transistor is in an on state;
The current mirror circuit according to claim 1, wherein the current mirror circuit is set based on
前記最短のチャンネル長及び前記最小のチャンネル幅における、前記第2のトランジスタがオン状態である場合に流れるドレイン電流の値をIon_MOSFETとするとき、
前記入力電流は、Ion_TFETよりも大きく、かつ、√(Ion_TFET・Ion_MOSFET)よりも小さい範囲に設定されること、
を特徴とする請求項4に記載のカレントミラー回路。 The value of the drain current that flows when the first transistor is on in the shortest channel length and the minimum channel width is I on_TFET ,
When the drain current value that flows when the second transistor is on in the shortest channel length and the shortest channel width is I on_MOSFET ,
The input current is greater than I On_TFET, and, √ (I on_TFET · I on_MOSFET ) be set to a smaller extent than,
The current mirror circuit according to claim 4.
MOSFETで構成される第2のトランジスタであって、そのゲートと前記第1のトランジスタのゲートとが接続された、第2のトランジスタと、
を備えることを特徴とするカレントミラー回路。 A first transistor comprising a TFET, the first transistor having its drain and gate connected;
A second transistor comprising a MOSFET, the gate of which is connected to the gate of the first transistor;
A current mirror circuit comprising:
前記記憶素子が第1のトランジスタのドレイン側に接続される請求項1乃至6のいずれかに記載の、カレントミラー回路と、
を備えることを特徴とするメモリセル。 A storage element capable of reading by current; and
The current mirror circuit according to any one of claims 1 to 6, wherein the storage element is connected to a drain side of the first transistor;
A memory cell comprising:
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