JP6347630B2

JP6347630B2 - Current amplifier

Info

Publication number: JP6347630B2
Application number: JP2014046531A
Authority: JP
Inventors: 康一鳥谷部
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2014-03-10
Filing date: 2014-03-10
Publication date: 2018-06-27
Anticipated expiration: 2034-03-10
Also published as: JP2015171086A

Description

この発明は、電流増幅器に係り、特に、電流入力−電流出力の増幅器の回路構成に関する。 The present invention relates to a current amplifier, and more particularly to a circuit configuration of a current input-current output amplifier.

例えば、有線ネットワーク用の通信機器等に適用される送信モジュールは、通常、図６に示されるように、ディジタル信号処理を行うディジタル信号処理回路１１と、ディジタル信号処理回路１１から出力されたディジタル信号をアナログ信号に変換するデジタルアナログコンバータ（ＤＡＣ）１２と、デジタルアナログコンバータ１２で変換されたアナログ信号を増幅して出力するラインドライバ１３を備えている。
さらに、線形性を維持しつつ低コストで送信モジュールを構成する場合には、デジタルアナログコンバータ１２とラインドライバ１３の間に電流増幅器１４を配置し、この電流増幅器１４の利得を調整することで、ラインドライバ１３の入力電圧を変化させて所望の出力電圧振幅を得ている。
このため、送信モジュールに接続される負荷の種々のインピーダンス値Ｒｌｏａｄに幅広く対応した出力電圧振幅を得るため、電流増幅器１４は、大きなダイナミックレンジを有することが望まれている。 For example, a transmission module applied to a communication device for a wired network usually has a digital signal processing circuit 11 for performing digital signal processing and a digital signal output from the digital signal processing circuit 11 as shown in FIG. Are converted to analog signals, and a line driver 13 that amplifies and outputs the analog signals converted by the digital-analog converter 12 is provided.
Furthermore, when a transmission module is configured at a low cost while maintaining linearity, a current amplifier 14 is disposed between the digital-analog converter 12 and the line driver 13 and the gain of the current amplifier 14 is adjusted. A desired output voltage amplitude is obtained by changing the input voltage of the line driver 13.
For this reason, in order to obtain an output voltage amplitude widely corresponding to various impedance values Rload of the load connected to the transmission module, it is desired that the current amplifier 14 has a large dynamic range.

一般に、この種の電流増幅器は、カレントミラー回路を基本として構成することができる。
例えば、特許文献１には、カレントミラー回路のカレントミラー比を変更することで電流増幅の利得を可変制御する可変利得増幅回路が開示されている。
具体的には、例えば、カレントミラー回路の出力側にゲートを共通として接続されたＮ個のトランジスタを配置すると共に、複数のスイッチを用いて互いに接続されるトランジスタの個数を選択することにより、カレントミラー比を１〜Ｎの間で調整して出力電流の値を１〜Ｎ倍まで変化させることができる。
同様に、入力側にゲートを共通として接続されたＮ個のトランジスタを配置すると共に、複数のスイッチを用いて互いに接続されるトランジスタの個数を選択すると、カレントミラー比を１／Ｎ〜１の間で調整して出力電流の値を１／Ｎ〜１倍まで変化させることができる。 In general, this type of current amplifier can be configured based on a current mirror circuit.
For example, Patent Document 1 discloses a variable gain amplifier circuit that variably controls the gain of current amplification by changing the current mirror ratio of the current mirror circuit.
Specifically, for example, N transistors connected with a common gate are arranged on the output side of the current mirror circuit, and the number of transistors connected to each other is selected by using a plurality of switches. The value of the output current can be changed from 1 to N times by adjusting the mirror ratio between 1 and N.
Similarly, when N transistors connected with a common gate are arranged on the input side and the number of transistors connected to each other is selected using a plurality of switches, the current mirror ratio is between 1 / N and 1. And the value of the output current can be changed from 1 / N to 1 times.

特開平１１−３４０７６０号公報Japanese Patent Laid-Open No. 11-340760

このように、カレントミラー回路のカレントミラー比を変更することで、出力電流のフルスケール値を変更することができるが、電流増幅器のダイナミックレンジを大きくするには、カレントミラー比を増大させる必要があった。例えば、出力電流のフルスケール値を１〜８倍に変更し得る電流増幅器を設計するには、入力側のトランジスタと同一サイズの８個のトランジスタを出力側に配置する必要があり、出力電流のフルスケール値を１／８〜１倍に変更し得る電流増幅器を設計するには、出力側のトランジスタと同一サイズの８個のトランジスタを入力側に配置する必要がある。さらに、出力電流のフルスケール値を１／８〜８倍に変更可能にするためには、入力側および出力側にそれぞれ８個のトランジスタを配置し、これら計１６個のトランジスタの接続をそれぞれ制御する必要があった。
このため、電流増幅器の内部回路のレイアウト面積が、ダイナミックレンジに比例して大きくなるという問題があった。 In this way, the full scale value of the output current can be changed by changing the current mirror ratio of the current mirror circuit. However, in order to increase the dynamic range of the current amplifier, it is necessary to increase the current mirror ratio. there were. For example, in order to design a current amplifier that can change the full-scale value of the output current to 1 to 8 times, it is necessary to arrange eight transistors of the same size as the transistors on the input side on the output side. In order to design a current amplifier capable of changing the full scale value to 1/8 to 1 times, it is necessary to arrange eight transistors having the same size as the output side transistor on the input side. Furthermore, in order to be able to change the full scale value of the output current to 1/8 to 8 times, 8 transistors are arranged on the input side and the output side, respectively, and the connection of these 16 transistors is controlled individually. There was a need to do.
Therefore, there is a problem that the layout area of the internal circuit of the current amplifier increases in proportion to the dynamic range.

この発明は、このような従来の問題点を解消するためになされたもので、小さなレイアウト面積でありながらも大きなダイナミックレンジを有することができる電流増幅器を提供することを目的とする。 An object of the present invention is to provide a current amplifier capable of having a large dynamic range while having a small layout area.

この発明に係る電流増幅器は、入力端子に接続された入力側トランジスタと、出力端子に接続され且つ入力側トランジスタと共にカレントミラー回路を形成する出力側トランジスタと、少なくとも１つのゲイン調整用トランジスタと、少なくとも１つのゲイン調整用トランジスタをそれぞれ入力側トランジスタおよび出力側トランジスタのいずれかに選択的に並列接続させるための接続スイッチ部と、接続スイッチ部を制御することにより入力側トランジスタに並列接続されるゲイン調整用トランジスタの個数と出力側トランジスタに並列接続されるゲイン調整用トランジスタの個数を選択してカレントミラー回路のカレントミラー比を変化させるゲイン制御部と、出力側トランジスタのドレインと出力端子との間にカスコード接続された出力側カスコードトランジスタと、少なくとも１つのゲイン調整用トランジスタのドレインと出力端子との間にそれぞれカスコード接続された少なくとも１つのゲイン調整用カスコードトランジスタとを備え、入力側トランジスタと出力側トランジスタと少なくとも１つのゲイン調整用トランジスタのゲートが互いに接続され、接続スイッチ部は、それぞれのゲイン調整用トランジスタに対応して、ゲイン調整用トランジスタのドレインと入力端子との間を開閉する第１のスイッチと、ゲイン調整用トランジスタのゲートとドレインとの間を開閉する第２のスイッチと、ゲイン調整用トランジスタにカスコード接続されたゲイン調整用カスコードトランジスタのゲートをカスコード電圧およびグラウンドのいずれかに接続する切り替えスイッチとを有するものである。 The current amplifier according to the present invention includes an input side transistor connected to the input terminal, an output side transistor connected to the output terminal and forming a current mirror circuit together with the input side transistor, at least one gain adjusting transistor, and at least A connection switch for selectively connecting one gain adjusting transistor in parallel to either the input-side transistor or the output-side transistor, and gain adjustment connected in parallel to the input-side transistor by controlling the connection switch A gain control unit that changes the current mirror ratio of the current mirror circuit by selecting the number of transistors for gain and the number of gain adjusting transistors connected in parallel to the output side transistor, and between the drain and output terminal of the output side transistor Cascode-connected output A side cascode transistor, and at least one cascode transistor gain adjustment are respectively cascade-connected between the drain and the output terminal of the at least one gain adjusting transistor, at least one gain input-side transistor and the output-side transistor The gates of the adjustment transistors are connected to each other, and the connection switch unit corresponds to each gain adjustment transistor, and a first switch that opens and closes between the drain of the gain adjustment transistor and the input terminal, and the gain adjustment transistor A second switch that opens and closes between the gate and drain of the transistor, and a changeover switch that connects the gate of the gain adjusting cascode transistor connected to the gain adjusting transistor to either the cascode voltage or the ground. And it has a.

この場合、ゲイン制御部は、それぞれのゲイン調整用トランジスタに対応する第１のスイッチ、第２のスイッチおよび切り替えスイッチのうち、第１のスイッチおよび第２のスイッチを開くと共に切り替えスイッチをカスコード電圧側に接続することにより対応するゲイン調整用トランジスタを出力側トランジスタに並列接続させ、第１のスイッチおよび第２のスイッチを閉じると共に切り替えスイッチをグラウンド側に接続することにより対応するゲイン調整用トランジスタを入力側トランジスタに並列接続させることができる。 In this case, the gain control unit opens the first switch and the second switch among the first switch, the second switch, and the changeover switch corresponding to each gain adjustment transistor, and sets the changeover switch to the cascode voltage side. The corresponding gain adjusting transistor is connected in parallel to the output side transistor, and the first switch and the second switch are closed and the changeover switch is connected to the ground side to input the corresponding gain adjusting transistor. It can be connected in parallel to the side transistor.

この発明によれば、ゲイン制御部が、少なくとも１つのゲイン調整用トランジスタをそれぞれ入力側トランジスタおよび出力側トランジスタのいずれかに選択的に並列接続させるための接続スイッチ部を制御することにより入力側トランジスタに並列接続されるゲイン調整用トランジスタの個数と出力側トランジスタに並列接続されるゲイン調整用トランジスタの個数を選択してカレントミラー回路のカレントミラー比を変化させるので、小さなレイアウト面積でありながらも大きなダイナミックレンジを有することが可能となる。 According to the present invention, the gain control unit controls the connection switch unit for selectively connecting at least one gain adjusting transistor to either the input side transistor or the output side transistor in parallel, whereby the input side transistor is controlled. Since the current mirror ratio of the current mirror circuit is changed by selecting the number of gain adjusting transistors connected in parallel to the output transistor and the number of gain adjusting transistors connected in parallel to the output side transistor, it is large in spite of a small layout area. It is possible to have a dynamic range.

この発明の実施の形態１に係る電流増幅器の構成を示す回路図である。It is a circuit diagram which shows the structure of the current amplifier which concerns on Embodiment 1 of this invention. 実施の形態１に係る電流増幅器において、複数のゲイン調整用トランジスタを出力側トランジスタに並列接続した状態を示す回路図である。FIG. 3 is a circuit diagram showing a state where a plurality of gain adjusting transistors are connected in parallel to an output-side transistor in the current amplifier according to the first embodiment. 実施の形態１に係る電流増幅器において、複数のゲイン調整用トランジスタを入力側トランジスタに並列接続した状態を示す回路図である。FIG. 3 is a circuit diagram showing a state where a plurality of gain adjustment transistors are connected in parallel to an input-side transistor in the current amplifier according to the first embodiment. 実施の形態１に係る電流増幅器において、複数のゲイン調整用トランジスタのうち一部のゲイン調整用トランジスタを出力側トランジスタに並列接続すると共に残りのゲイン調整用トランジスタを入力側トランジスタに並列接続した状態を示す回路図である。In the current amplifier according to the first embodiment, a state in which some of the gain adjustment transistors among the plurality of gain adjustment transistors are connected in parallel to the output side transistor and the remaining gain adjustment transistors are connected in parallel to the input side transistor. FIG. 実施の形態２に係る電流増幅器の構成を示す回路図である。6 is a circuit diagram showing a configuration of a current amplifier according to Embodiment 2. FIG. 有線ネットワーク用の通信機器等に適用される送信モジュールの構成を示すブロック図である。It is a block diagram which shows the structure of the transmission module applied to the communication apparatus etc. for wired networks.

以下、この発明の実施の形態を添付図面に基づいて説明する。
実施の形態１
図１に、この発明の実施の形態１に係る電流増幅器の構成を示す。
入力端子１とグラウンドとの間に入力側ＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＩが接続されると共に、出力端子２とグラウンドとの間に出力側ＭＯＳトランジスタＴＯが接続されている。これらの入力側ＭＯＳトランジスタＴＩと出力側ＭＯＳトランジスタＴＯは、同一のトランジスタサイズを有し且つ同一のゲート・ソース間電圧を有しており、入力側ＭＯＳトランジスタＴＩのゲートと出力側ＭＯＳトランジスタＴＯのゲートが互いに接続されて、カレントミラー回路ＣＭを形成している。 Embodiments of the present invention will be described below with reference to the accompanying drawings.
Embodiment 1
FIG. 1 shows the configuration of a current amplifier according to Embodiment 1 of the present invention.
An input side MOS (Metal Oxide Semiconductor) transistor TI is connected between the input terminal 1 and the ground, and an output side MOS transistor TO is connected between the output terminal 2 and the ground. The input side MOS transistor TI and the output side MOS transistor TO have the same transistor size and the same gate-source voltage, and the gate of the input side MOS transistor TI and the output side MOS transistor TO The gates are connected to each other to form a current mirror circuit CM.

また、それぞれ、入力側ＭＯＳトランジスタＴＩおよび出力側ＭＯＳトランジスタＴＯと同一のトランジスタサイズを有し且つ同一のゲート・ソース間電圧を有する、ソース接地型のｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎが配置され、これらｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎのゲートが、入力側ＭＯＳトランジスタＴＩおよび出力側ＭＯＳトランジスタＴＯのゲートに接続されている。なお、「ｎ」は、１以上の整数を指すものとする。 In addition, there are n common source type n gain adjusting MOS transistors T1 to Tn having the same transistor size as the input side MOS transistor TI and the output side MOS transistor TO and having the same gate-source voltage. The gates of these n gain adjusting MOS transistors T1 to Tn are connected to the gates of the input side MOS transistor TI and the output side MOS transistor TO. “N” indicates an integer of 1 or more.

それぞれのゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎのドレインは、第１のスイッチＡ１〜Ａｎを介して入力端子１に接続されると共に、第２のスイッチＢ１〜Ｂｎを介して自らのゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎのゲートに接続され、さらに、第３のスイッチＣ１〜Ｃｎを介して出力端子２に接続されている。
第１のスイッチＡ１〜Ａｎ、第２のスイッチＢ１〜Ｂｎおよび第３のスイッチＣ１〜Ｃｎにより、この発明における接続スイッチ部が構成されている。 The drains of the respective gain adjustment MOS transistors T1 to Tn are connected to the input terminal 1 via the first switches A1 to An, and the own gain adjustment MOS transistors via the second switches B1 to Bn. It is connected to the gates of T1 to Tn, and further connected to the output terminal 2 via third switches C1 to Cn.
The connection switch part in this invention is comprised by 1st switch A1-An, 2nd switch B1-Bn, and 3rd switch C1-Cn.

１≦ｉ≦ｎの任意の整数ｉに対し、第１のスイッチＡｉおよび第２のスイッチＢｉを開くと共に第３のスイッチＣｉを閉じることにより、対応するゲイン調整用ＭＯＳトランジスタＴｉは、出力側ＭＯＳトランジスタＴＯに並列接続されることとなる。一方、第１のスイッチＡｉおよび第２のスイッチＢｉを閉じると共に第３のスイッチＣｉを開くことにより、対応するゲイン調整用ＭＯＳトランジスタＴｉは、入力側ＭＯＳトランジスタＴＩに並列接続されることとなる。さらに、第１のスイッチＡｉ、第２のスイッチＢｉおよび第３のスイッチＣｉを共に開けば、対応するゲイン調整用ＭＯＳトランジスタＴｉは、入力側ＭＯＳトランジスタＴＩにも出力側ＭＯＳトランジスタＴＯにも並列接続されない状態となる。 By opening the first switch Ai and the second switch Bi and closing the third switch Ci for an arbitrary integer i of 1 ≦ i ≦ n, the corresponding gain adjusting MOS transistor Ti becomes the output side MOS The transistor TO is connected in parallel. On the other hand, by closing the first switch Ai and the second switch Bi and opening the third switch Ci, the corresponding gain adjusting MOS transistor Ti is connected in parallel to the input side MOS transistor TI. Further, if both the first switch Ai, the second switch Bi, and the third switch Ci are opened, the corresponding gain adjusting MOS transistor Ti is connected in parallel to the input side MOS transistor TI and the output side MOS transistor TO. It will be in a state that is not.

このような接続スイッチ部の各スイッチに、ゲイン制御部３が接続されている。ゲイン制御部３は、接続スイッチ部のそれぞれのスイッチを開閉制御することにより、入力側ＭＯＳトランジスタＴＩに並列接続されるゲイン調整用ＭＯＳトランジスタの個数と出力側ＭＯＳトランジスタＴＯに並列接続されるゲイン調整用ＭＯＳトランジスタの個数を調整する。すなわち、ｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎのそれぞれを、入力側ＭＯＳトランジスタＴＩに並列接続される状態、出力側ＭＯＳトランジスタＴＯに並列接続される状態、入力側ＭＯＳトランジスタＴＩにも出力側ＭＯＳトランジスタＴＯにも並列接続されない状態、のいずれかにすることで、入力側ＭＯＳトランジスタＴＩに並列接続されるゲイン調整用ＭＯＳトランジスタの個数と出力側ＭＯＳトランジスタＴＯに並列接続されるゲイン調整用ＭＯＳトランジスタの個数が選択され、これに応じて、カレントミラー回路ＣＭのカレントミラー比が変化する。 The gain control unit 3 is connected to each switch of the connection switch unit. The gain control unit 3 controls the opening and closing of each switch of the connection switch unit, so that the number of gain adjustment MOS transistors connected in parallel to the input side MOS transistor TI and the gain adjustment connected in parallel to the output side MOS transistor TO. The number of MOS transistors for use is adjusted. That is, each of the n gain adjusting MOS transistors T1 to Tn is connected in parallel to the input-side MOS transistor TI, connected in parallel to the output-side MOS transistor TO, and also input to the input-side MOS transistor TI. The number of gain adjusting MOS transistors connected in parallel to the input-side MOS transistor TI and the gain adjusting MOS connected in parallel to the output-side MOS transistor TO by either being connected in parallel to the MOS transistor TO The number of transistors is selected, and the current mirror ratio of the current mirror circuit CM changes accordingly.

例えば、ｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎに対応するｎ個の第１のスイッチＡ１〜Ａｎおよび第２のスイッチＢ１〜Ｂｎをすべて開くと共に第３のスイッチＣ１〜Ｃｎをすべて閉じると、図２に示されるように、ｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎは、すべて出力側ＭＯＳトランジスタＴＯに並列接続され、入力端子１に１個の入力側ＭＯＳトランジスタＴＩのみが接続されるのに対して、出力端子２には、出力側ＭＯＳトランジスタＴＯを含めて（ｎ＋１）個のＭＯＳトランジスタが接続されることとなり、カレントミラー比は、１：（ｎ＋１）となる。 For example, when all the n first switches A1 to An and the second switches B1 to Bn corresponding to the n gain adjusting MOS transistors T1 to Tn are opened and all the third switches C1 to Cn are closed, As shown in FIG. 2, the n gain adjusting MOS transistors T1 to Tn are all connected in parallel to the output side MOS transistor TO, and only one input side MOS transistor TI is connected to the input terminal 1. On the other hand, (n + 1) MOS transistors including the output-side MOS transistor TO are connected to the output terminal 2, and the current mirror ratio is 1: (n + 1).

ここで、入力側ＭＯＳトランジスタＴＩ、出力側ＭＯＳトランジスタＴＯおよびｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎは、いずれも同一のトランジスタサイズおよび同一のゲート・ソース間電圧を有しているので、それぞれのＭＯＳトランジスタを流れる電流ｉ１は共通である。このため、１個のＭＯＳトランジスタのみが接続された入力端子１を流れる入力電流Ｉｉｎは、
Ｉｉｎ＝ｉ１
となるのに対して、（ｎ＋１）個のＭＯＳトランジスタが接続された出力端子２を流れる出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝（ｎ＋１）×ｉ１＝（ｎ＋１）×Ｉｉｎ
となる。すなわち、（ｎ＋１）倍のゲインが得られることとなる。 Here, the input side MOS transistor TI, the output side MOS transistor TO, and the n gain adjustment MOS transistors T1 to Tn all have the same transistor size and the same gate-source voltage. The current i1 flowing through the MOS transistors is common. Therefore, the input current Iin flowing through the input terminal 1 to which only one MOS transistor is connected is
Iin = i1
In contrast, the output current Iout flowing through the output terminal 2 to which (n + 1) MOS transistors are connected is
Iout = (n + 1) × i1 = (n + 1) × Iin
It becomes. That is, a gain of (n + 1) times is obtained.

一方、ｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎに対応するｎ個の第１のスイッチＡ１〜Ａｎおよび第２のスイッチＢ１〜Ｂｎをすべて閉じると共に第３のスイッチＣ１〜Ｃｎをすべて開くと、図３に示されるように、ｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎは、すべて入力側ＭＯＳトランジスタＴＩに並列接続され、入力端子１に入力側ＭＯＳトランジスタＴＩを含めて（ｎ＋１）個のＭＯＳトランジスタが接続されるのに対し、出力端子２には１個の出力側ＭＯＳトランジスタＴＯのみが接続されることとなり、カレントミラー比は、（ｎ＋１）：１となる。 On the other hand, when all the n first switches A1 to An and the second switches B1 to Bn corresponding to the n gain adjusting MOS transistors T1 to Tn are closed and all the third switches C1 to Cn are opened, As shown in FIG. 3, the n gain adjusting MOS transistors T1 to Tn are all connected in parallel to the input side MOS transistor TI, and the input terminal 1 includes the input side MOS transistor TI and includes (n + 1) MOS transistors. While the transistors are connected, only one output-side MOS transistor TO is connected to the output terminal 2, and the current mirror ratio is (n + 1): 1.

このとき、（ｎ＋１）個のＭＯＳトランジスタが接続された入力端子１を流れる入力電流Ｉｉｎは、
Ｉｉｎ＝（ｎ＋１）×ｉ１
となるのに対して、１個のＭＯＳトランジスタのみが接続された出力端子２を流れる出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝ｉ１＝［１／（ｎ＋１）］×Ｉｉｎ
となる。すなわち、１／（ｎ＋１）倍のゲインが得られることとなる。 At this time, the input current Iin flowing through the input terminal 1 to which (n + 1) MOS transistors are connected is
Iin = (n + 1) × i1
In contrast, the output current Iout flowing through the output terminal 2 to which only one MOS transistor is connected is
Iout = i1 = [1 / (n + 1)] × Iin
It becomes. That is, a gain of 1 / (n + 1) times is obtained.

また、図４に示されるように、１≦ｍ≦ｎの条件下で、ｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎのうち、ｍ個のゲイン調整用ＭＯＳトランジスタが入力側ＭＯＳトランジスタＴＩに並列接続され、残る（ｎ−ｍ）個のゲイン調整用ＭＯＳトランジスタが出力側ＭＯＳトランジスタＴＯに並列接続されるようにゲイン制御部３が接続スイッチ部のそれぞれのスイッチを制御すると、入力端子１に入力側ＭＯＳトランジスタＴＩを含めて（ｍ＋１）個のＭＯＳトランジスタが接続され、出力端子２に出力側ＭＯＳトランジスタＴＯを含めて（ｎ−ｍ＋１）個のＭＯＳトランジスタが接続され、カレントミラー比は、（ｎ−ｍ＋１）：（ｍ＋１）となる。 Further, as shown in FIG. 4, m gain adjusting MOS transistors among n gain adjusting MOS transistors T1 to Tn are parallel to the input side MOS transistor TI under the condition of 1 ≦ m ≦ n. When the gain control unit 3 controls each switch of the connection switch unit so that the remaining (nm) gain adjusting MOS transistors are connected in parallel to the output side MOS transistor TO, the input terminals 1 are input. (M + 1) MOS transistors including the side MOS transistor TI are connected, (n−m + 1) MOS transistors including the output side MOS transistor TO are connected to the output terminal 2, and the current mirror ratio is (n −m + 1): (m + 1).

このとき、（ｍ＋１）個のＭＯＳトランジスタが接続された入力端子１を流れる入力電流Ｉｉｎは、
Ｉｉｎ＝（ｍ＋１）×ｉ１
となるのに対して、（ｎ−ｍ＋１）個のＭＯＳトランジスタが接続された出力端子２を流れる出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝（ｎ−ｍ＋１）×ｉ１＝［（ｎ−ｍ＋１）／（ｍ＋１）］×Ｉｉｎ
となる。すなわち、（ｎ−ｍ＋１）／（ｍ＋１）倍のゲインが得られることとなる。 At this time, the input current Iin flowing through the input terminal 1 to which (m + 1) MOS transistors are connected is
Iin = (m + 1) × i1
In contrast, the output current Iout flowing through the output terminal 2 to which (n−m + 1) MOS transistors are connected is
Iout = (n−m + 1) × i1 = [(n−m + 1) / (m + 1)] × Iin
It becomes. That is, a gain of (n−m + 1) / (m + 1) times is obtained.

さらに、ｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎのすべてを入力側ＭＯＳトランジスタＴＩおよび出力側ＭＯＳトランジスタＴＯのいずれかに並列接続するのではなく、一部のゲイン調整用ＭＯＳトランジスタを入力側ＭＯＳトランジスタＴＩにも出力側ＭＯＳトランジスタＴＯにも並列接続されない状態とすることもできる。
このようにして、カレントミラー比を種々変化させてゲインの調整を行うことができる。
なお、外部からゲイン制御部３にゲインの所望値を入力することで、ゲイン制御部３が、入力されたゲインの所望値に最も近いゲインが得られるように、接続スイッチ部のそれぞれのスイッチを開閉制御して適切なカレントミラー比を選択することが可能となる。 Further, not all of the n gain adjusting MOS transistors T1 to Tn are connected in parallel to either the input side MOS transistor TI or the output side MOS transistor TO, but some gain adjusting MOS transistors are connected to the input side MOS transistor. The transistor TI and the output-side MOS transistor TO may not be connected in parallel.
In this way, the gain can be adjusted by changing the current mirror ratio in various ways.
In addition, by inputting a desired gain value to the gain control unit 3 from the outside, the gain control unit 3 sets each switch of the connection switch unit so that a gain closest to the input desired gain value is obtained. It becomes possible to select an appropriate current mirror ratio by controlling opening and closing.

この実施の形態１に係る電流増幅器では、ゲイン制御部３が接続スイッチ部のそれぞれのスイッチを開閉制御することで、ｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎのそれぞれが選択的に入力側ＭＯＳトランジスタＴＩまたは出力側ＭＯＳトランジスタＴＯに並列接続されるようにしたので、入力側ＭＯＳトランジスタＴＩと出力側ＭＯＳトランジスタＴＯとｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎからなる計（ｎ＋２）個のＭＯＳトランジスタのレイアウト面積を確保するだけで、カレントミラー比を、（ｎ＋１）：１から１：（ｎ＋１）まで変化させることができる。 In the current amplifier according to the first embodiment, the gain control unit 3 controls opening and closing of the switches of the connection switch unit, whereby each of the n gain adjustment MOS transistors T1 to Tn is selectively input-side MOS. Since it is connected in parallel to the transistor TI or the output side MOS transistor TO, a total of (n + 2) MOSs comprising the input side MOS transistor TI, the output side MOS transistor TO, and the n gain adjusting MOS transistors T1 to Tn. The current mirror ratio can be changed from (n + 1): 1 to 1: (n + 1) simply by securing the layout area of the transistors.

仮に、従来のように、入力側と出力側とで互いに独立したＭＯＳトランジスタを配置してカレントミラー比を、（ｎ＋１）：１から１：（ｎ＋１）まで変化させようとすると、入力側および出力側にそれぞれ、（ｎ＋１）個のＭＯＳトランジスタを配置しなければならず、合計２×（ｎ＋１）個のＭＯＳトランジスタを配置するための大きなレイアウト面積が必要となってしまう。
実施の形態１によれば、小さなレイアウト面積でありながら、大きなダイナミックレンジを有することが可能となる。 If the current mirror ratio is changed from (n + 1): 1 to 1: (n + 1) by arranging independent MOS transistors on the input side and the output side as in the prior art, the input side and the output side (N + 1) MOS transistors must be arranged on each side, and a large layout area is required to arrange a total of 2 × (n + 1) MOS transistors.
According to the first embodiment, it is possible to have a large dynamic range while having a small layout area.

なお、ゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎの個数「ｎ」を、２以上としたが、これに限るものではなく、１つのゲイン調整用ＭＯＳトランジスタを配置し、この１つのゲイン調整用ＭＯＳトランジスタを入力側ＭＯＳトランジスタＴＩに並列接続するか、出力側ＭＯＳトランジスタＴＯに並列接続するか、あるいは、入力側ＭＯＳトランジスタＴＩおよび出力側ＭＯＳトランジスタＴＯのいずれにも並列接続しないかを選択するようにしてもよい。 Note that the number “n” of the gain adjustment MOS transistors T1 to Tn is two or more. However, the present invention is not limited to this. One gain adjustment MOS transistor is arranged, and this one gain adjustment MOS transistor It is also possible to select whether the input side MOS transistor TI is connected in parallel, the output side MOS transistor TO is connected in parallel, or the input side MOS transistor TI and the output side MOS transistor TO are not connected in parallel. Good.

実施の形態２
図５に、実施の形態２に係る電流増幅器の構成を示す。
この電流増幅器は、図１に示した実施の形態１の電流増幅器において、出力端子２と出力側ＭＯＳトランジスタＴＯの間に、出力側カスコードＭＯＳトランジスタＴＯｃをカスコード接続すると共に、第３のスイッチＣ１〜Ｃｎの代わりに、出力端子２とｎ個のゲイン調整用ＭＯＳトランジスタＴ１〜Ｔｎのドレインとの間に、それぞれ、ゲイン調整用カスコードＭＯＳトランジスタＴｃ１〜Ｔｃｎをカスコード接続したものである。さらに、出力側カスコードＭＯＳトランジスタＴＯｃのゲートにカスコード電圧線４が接続され、それぞれのゲイン調整用カスコードＭＯＳトランジスタＴｃ１〜Ｔｃｎのゲートとカスコード電圧線４およびグラウンドの間に切り替えスイッチＤ１〜Ｄｎが接続されている。 Embodiment 2
FIG. 5 shows the configuration of the current amplifier according to the second embodiment.
In the current amplifier according to the first embodiment shown in FIG. 1, the output side cascode MOS transistor TOc is cascode-connected between the output terminal 2 and the output side MOS transistor TO, and the third switches C1 to C1 are connected. Instead of Cn, gain adjusting cascode MOS transistors Tc1 to Tcn are respectively cascode-connected between the output terminal 2 and the drains of n gain adjusting MOS transistors T1 to Tn. Further, the cascode voltage line 4 is connected to the gate of the output cascode MOS transistor TOc, and the changeover switches D1 to Dn are connected between the gates of the respective cascode MOS transistors Tc1 to Tcn for gain adjustment, the cascode voltage line 4 and the ground. ing.

そして、第１のスイッチＡ１〜Ａｎおよび第２のスイッチＢ１〜Ｂｎと共に切り替えスイッチＤ１〜Ｄｎがゲイン制御部３に接続されている。
切り替えスイッチＤ１〜Ｄｎは、ゲイン制御部３による制御の下でカスコード電圧線４およびグラウンドのいずれかに切り替えられる。１≦ｉ≦ｎの任意の整数ｉに対し、切り替えスイッチＤｉにより対応するゲイン調整用カスコードＭＯＳトランジスタＴｃｉのゲートにカスコード電圧線４が接続されてカスコード電圧Ｖｃａｓが供給されると、ゲイン調整用カスコードＭＯＳトランジスタＴｃｉが対応するゲイン調整用ＭＯＳトランジスタＴｉの電流バッファとして作動し、出力端子２の電圧変化に対してゲイン調整用ＭＯＳトランジスタＴｉのドレイン・ソース間電圧を安定化することができる。
一方、切り替えスイッチＤｉの切り替えにより、ゲイン調整用カスコードＭＯＳトランジスタＴｃｉのゲートがグラウンドに接続されると、ゲイン調整用カスコードＭＯＳトランジスタＴｃｉは非導通状態となる。 The changeover switches D1 to Dn are connected to the gain control unit 3 together with the first switches A1 to An and the second switches B1 to Bn.
The change-over switches D1 to Dn are switched to either the cascode voltage line 4 or the ground under the control of the gain control unit 3. For any integer i satisfying 1 ≦ i ≦ n, when the cascode voltage line 4 is connected to the gate of the corresponding gain adjustment cascode MOS transistor Tci by the changeover switch Di and the cascode voltage Vcas is supplied, the gain adjustment cascode is obtained. The MOS transistor Tci operates as a current buffer of the corresponding gain adjusting MOS transistor Ti, and the drain-source voltage of the gain adjusting MOS transistor Ti can be stabilized against the voltage change of the output terminal 2.
On the other hand, when the gate of the gain adjusting cascode MOS transistor Tci is connected to the ground by switching the changeover switch Di, the gain adjusting cascode MOS transistor Tci is turned off.

ゲイン制御部３は、ゲイン調整用ＭＯＳトランジスタＴｉを出力側ＭＯＳトランジスタＴＯに並列接続させるときには、第１のスイッチＡｉおよび第２のスイッチＢｉを開くと共に、切り替えスイッチＤｉをカスコード電圧線４側に接続させてゲイン調整用カスコードＭＯＳトランジスタＴｃｉを作動させ、一方、ゲイン調整用ＭＯＳトランジスタＴｉを入力側ＭＯＳトランジスタＴＩに並列接続させるときには、第１のスイッチＡｉおよび第２のスイッチＢｉを閉じると共に、切り替えスイッチＤｉをグラウンド側に接続させてゲイン調整用カスコードＭＯＳトランジスタＴｃｉを非導通状態とする。 The gain control unit 3 opens the first switch Ai and the second switch Bi and connects the changeover switch Di to the cascode voltage line 4 side when the gain adjustment MOS transistor Ti is connected in parallel to the output side MOS transistor TO. When the gain adjusting cascode MOS transistor Tci is operated and the gain adjusting MOS transistor Ti is connected in parallel to the input side MOS transistor TI, the first switch Ai and the second switch Bi are closed and the changeover switch is operated. Di is connected to the ground side, and the cascode MOS transistor Tci for gain adjustment is turned off.

このように、実施の形態２によれば、実施の形態１と同様に、小さなレイアウト面積でありながら、大きなダイナミックレンジを有することが可能となるだけでなく、出力端子２の電圧変化に対してゲイン調整用ＭＯＳトランジスタＴｉのドレイン・ソース間電圧を安定化させることができ、電流増幅器の動作の信頼性向上を図ることが可能となる。 As described above, according to the second embodiment, as in the first embodiment, it is possible not only to have a large dynamic range while having a small layout area, but also to a voltage change at the output terminal 2. The drain-source voltage of the gain adjusting MOS transistor Ti can be stabilized, and the operation reliability of the current amplifier can be improved.

１入力端子、２出力端子、３ゲイン制御部、４カスコード電圧線、ＴＩ入力側ＭＯＳトランジスタ、ＴＯ出力側ＭＯＳトランジスタ、ＣＭカレントミラー回路、Ｔ１〜Ｔｎゲイン調整用ＭＯＳトランジスタ、Ａ１〜Ａｎ第１のスイッチ、Ｂ１〜Ｂｎ第２のスイッチ、Ｃ１〜Ｃｎ第３のスイッチ、ＴＯｃ出力側カスコードＭＯＳトランジスタ、Ｔｃ１〜Ｔｃｎゲイン調整用カスコードＭＯＳトランジスタ、Ｄ１〜Ｄｎ切り替えスイッチ。 1 input terminal, 2 output terminal, 3 gain control unit, 4 cascode voltage line, TI input side MOS transistor, TO output side MOS transistor, CM current mirror circuit, T1 to Tn gain adjustment MOS transistors, A1 to An first Switch, B1 to Bn second switch, C1 to Cn third switch, TOc output side cascode MOS transistor, Tc1 to Tcn gain adjustment cascode MOS transistor, D1 to Dn changeover switch.

Claims

An input side transistor connected to the input terminal;
An output side transistor connected to an output terminal and forming a current mirror circuit with the input side transistor;
At least one gain adjusting transistor;
A connection switch for selectively connecting the at least one gain adjusting transistor in parallel to either the input-side transistor or the output-side transistor;
By controlling the connection switch unit, the number of the gain adjusting transistors connected in parallel to the input side transistor and the number of the gain adjusting transistors connected in parallel to the output side transistor are selected, and the current mirror circuit a gain controller for changing the current mirror ratio,
An output cascode transistor connected in cascode between the drain of the output transistor and the output terminal;
And at least one gain adjustment cascode transistor that is cascode-connected between the drain of the at least one gain adjustment transistor and the output terminal ,
Gates of the input side transistor, the output side transistor and the at least one gain adjusting transistor are connected to each other;
The connection switch unit corresponds to each of the gain adjusting transistors,
A first switch for opening and closing between the drain of the gain adjusting transistor and the input terminal;
A second switch for opening and closing between the gate and drain of the gain adjusting transistor;
A changeover switch for connecting a gate of the cascode transistor for gain adjustment, which is cascode-connected to the transistor for gain adjustment, to either a cascode voltage or a ground;
Current amplifier characterized in that it comprises a.

The gain control unit opens and switches the first switch and the second switch among the first switch, the second switch, and the changeover switch corresponding to each of the gain adjustment transistors. By connecting a switch to the cascode voltage side, the corresponding gain adjusting transistor is connected in parallel to the output side transistor, and the first switch and the second switch are closed and the changeover switch is connected to the ground side. The current amplifier according to claim 1 , wherein the corresponding gain adjusting transistor is connected in parallel to the input-side transistor.