JP2007274428A - Analog multiplexer - Google Patents
Analog multiplexer Download PDFInfo
- Publication number
- JP2007274428A JP2007274428A JP2006098606A JP2006098606A JP2007274428A JP 2007274428 A JP2007274428 A JP 2007274428A JP 2006098606 A JP2006098606 A JP 2006098606A JP 2006098606 A JP2006098606 A JP 2006098606A JP 2007274428 A JP2007274428 A JP 2007274428A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- terminal
- input
- power supply
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Abstract
Description
本発明は、アナログマルチプレクサに関するものである。 The present invention relates to an analog multiplexer.
複数の信号を受けて、そのうちの何れかの信号を選択出力するマルチプレクサが知られている。特許文献1には、複数のユニティゲインアンプと、これら複数のユニティゲインアンプの出力端子にそれぞれ接続された一端を有する複数のスイッチと、複数のスイッチの他端に入力端子が接続されたポストアンプとを備えるアナログマルチプレクサが記載されている。
ところで、アナログマルチプレクサは、複数のアナログ入力信号を取り扱うため、入力するアナログ信号の数に応じて回路規模が大きくなる。このアナログマルチプレクサを半導体基板上に実現する集積回路においては、回路規模がコストに直結するため、小型に実装可能な回路構成が望まれる。また、アナログマルチプレクサでは、出力信号の波形歪みの低減が望まれている。しかしながら、特許文献1に記載のアナログマルチプレクサでは、複数の入力信号ごとにユニティゲインアンプが用いられ、更に出力段にポストアンプが用いられているので、小型化が困難であり、ユニティゲインアンプ及びポストアンプの能動回路に起因する出力信号の波形歪みの低減が困難である。 Incidentally, since the analog multiplexer handles a plurality of analog input signals, the circuit scale increases according to the number of analog signals to be input. In an integrated circuit that realizes this analog multiplexer on a semiconductor substrate, the circuit scale is directly linked to the cost, so a circuit configuration that can be mounted in a small size is desired. In analog multiplexers, it is desired to reduce waveform distortion of output signals. However, in the analog multiplexer described in Patent Document 1, since a unity gain amplifier is used for each of a plurality of input signals and a post amplifier is used for an output stage, it is difficult to reduce the size. It is difficult to reduce the waveform distortion of the output signal caused by the active circuit of the amplifier.
そこで、本発明は、小型化および出力信号の波形歪みの低減が可能なアナログマルチプレクサを提供することを課題としている。 SUMMARY OF THE INVENTION An object of the present invention is to provide an analog multiplexer that can be downsized and reduce waveform distortion of an output signal.
本発明のアナログマルチプレクサは、N個の主入力端子(Nは2以上の整数)に入力される入力信号のうちの何れか一つを主出力端子に選択的に出力する。 The analog multiplexer of the present invention selectively outputs any one of input signals input to N main input terminals (N is an integer of 2 or more) to the main output terminal.
本発明の第1のアナログマルチプレクサは、(a)N個の主入力端子にそれぞれ接続された第1の入力端子、主出力端子に電気的に接続された第2の入力端子および出力端子をそれぞれ有するN個の増幅部と、(b)N個の増幅部の出力端子にそれぞれ接続された入力端子、および主出力端子に接続された出力端子をそれぞれ有するN個のスイッチ部と、(c)N個の増幅部の出力端子と第1の電源線との間にそれぞれ接続されるN個の負荷部と、(d)N個のスイッチ部の出力端子と第2の電源線との間に接続される共通負荷部とを備えている。 The first analog multiplexer of the present invention includes: (a) a first input terminal connected to each of N main input terminals, a second input terminal electrically connected to the main output terminal, and an output terminal; And (b) N switch units each having an input terminal connected to the output terminals of the N amplifier units and an output terminal connected to the main output terminal, and (c) N load units respectively connected between the output terminals of the N amplification units and the first power supply line; and (d) between the output terminals of the N switch units and the second power supply line. And a common load section to be connected.
なお、この第1のアナログマルチプレクサの主出力端子は、N個の増幅部の第2の入力端子に直接接続されていてもよいし、フィードバック抵抗を介して電気的に接続されていてもよい。 Note that the main output terminal of the first analog multiplexer may be directly connected to the second input terminals of the N amplifying units, or may be electrically connected via a feedback resistor.
この第1のアナログマルチプレクサでは、n番目のスイッチ部(nは1以上N以下の整数)をオン状態とすると、n番目の主入力端子に入力される入力信号がn番目の増幅部およびn番目のスイッチ部を介して主出力端子に選択的に出力される。 In the first analog multiplexer, when the n-th switch unit (n is an integer of 1 to N) is turned on, the input signal input to the n-th main input terminal is the n-th amplifier unit and the n-th amplifier unit. Is selectively output to the main output terminal via the switch section.
この第1のアナログマルチプレクサによれば、n番目のスイッチ部がオン状態のとき、共通負荷部がn番目の負荷部と共にn番目の増幅部の負荷として機能するので、N個の増幅部は負荷の一部である共通負荷部を共有している。また、この第1のアナログマルチプレクサによれば、主出力端子がN個の増幅部の第2の入力端子に電気的に接続されているので、N個の増幅部はフィードバック経路を共有している。したがって、この第1のアナログマルチプレクサによれば、小型化が可能である。 According to the first analog multiplexer, when the n-th switch unit is in the ON state, the common load unit functions as a load of the n-th amplification unit together with the n-th load unit. Share a common load that is part of Further, according to the first analog multiplexer, since the main output terminal is electrically connected to the second input terminals of the N amplification units, the N amplification units share a feedback path. . Therefore, the first analog multiplexer can be miniaturized.
また、この第1のアナログマルチプレクサは、n番目のスイッチ部がオン状態のとき、n番目の増幅部、n番目の負荷部、n番目のスイッチ部および共通負荷部によって利得が大きい折り返しカスコード増幅回路を構成する。したがって、この第1のアナログマルチプレクサによれば、スイッチ部を増幅回路の内部に含む1つの負帰還増幅回路を構成するので、出力信号の波形歪みを低減することが可能である。 The first analog multiplexer includes a folded cascode amplifier circuit having a large gain due to the nth amplifier, the nth load, the nth switch, and the common load when the nth switch is on. Configure. Therefore, according to the first analog multiplexer, since one negative feedback amplifier circuit including the switch unit in the amplifier circuit is configured, it is possible to reduce the waveform distortion of the output signal.
本発明の第2のアナログマルチプレクサは、(a)N個の主入力端子にそれぞれ接続された第1の入力端子、主出力端子に電気的に接続された第2の入力端子および出力端子をそれぞれ有するN個の増幅部と、(b)N個の増幅部の出力端子にそれぞれ接続された入力端子および出力端子をそれぞれ有するN個のスイッチ部と、(c)N個のスイッチ部の出力端子に接続された入力端子、および主出力端子に接続された出力端子を有する共通増幅部と、(d)N個の増幅部の出力端子と第1の電源線との間にそれぞれ接続されるN個の負荷部と、(e)N個のスイッチ部の出力端子と第2の電源線との間に接続される共通負荷部とを備えている。 The second analog multiplexer of the present invention includes: (a) a first input terminal connected to each of N main input terminals, a second input terminal electrically connected to the main output terminal, and an output terminal; N amplifier units, (b) N switch units each having an input terminal and an output terminal respectively connected to output terminals of the N amplifier units, and (c) Output terminals of the N switch units A common amplifier having an input terminal connected to the main output terminal and an output terminal connected to the main output terminal; and (d) N connected between the output terminals of the N amplifiers and the first power line. And (e) a common load section connected between the output terminals of the N switch sections and the second power supply line.
なお、この第2のアナログマルチプレクサの主出力端子は、N個の増幅部の第2の入力端子に直接接続されていてもよいし、フィードバック抵抗を介して電気的に接続されていてもよい。 The main output terminal of the second analog multiplexer may be directly connected to the second input terminals of the N amplifying units, or may be electrically connected via a feedback resistor.
この第2のアナログマルチプレクサでは、n番目のスイッチ部(nは1以上N以下の整数)をオン状態とすると、n番目の主入力端子に入力される入力信号がn番目の増幅部、n番目のスイッチ部および共通増幅部を介して主出力端子に選択的に出力される。 In the second analog multiplexer, when the nth switch unit (n is an integer of 1 to N) is turned on, the input signal input to the nth main input terminal is the nth amplifier unit, Are selectively output to the main output terminal via the switch section and the common amplifier section.
この第2のアナログマルチプレクサによれば、上記した第1のアナログマルチプレクサと同様に、N個の増幅部が負荷の一部である共通負荷部およびフィードバック経路を共有しているので、小型化が可能である。 According to the second analog multiplexer, similar to the first analog multiplexer described above, the N amplification units share the common load unit that is a part of the load and the feedback path, so that the size can be reduced. It is.
また、この第2のアナログマルチプレクサは、上記した第1のアナログマルチプレクサと同様に、n番目のスイッチ部がオン状態のとき、n番目の増幅部、n番目の負荷部、n番目のスイッチ部および共通負荷部によって利得の大きい折り返しカスコード増幅回路を構成する。さらに、この第2のアナログマルチプレクサは、共通増幅部を備えるので出力電圧範囲を広くすることができると共に、ポストアンプを用いずに大きな負荷を駆動できる。したがって、この第2のアナログマルチプレクサでも、スイッチ部と共通増幅部とを増幅回路の内部に含む1つの負帰還増幅回路を構成するので、出力信号の波形歪みを低減することが可能であり、さらに、ポストアンプ(能動回路)に起因する出力信号の波形歪みを排除することが可能である。 Similarly to the first analog multiplexer described above, the second analog multiplexer has an nth amplification unit, an nth load unit, an nth switch unit, and an nth switch unit when the nth switch unit is on. A folded cascode amplifier circuit having a large gain is constituted by the common load section. Further, since the second analog multiplexer includes a common amplifier, the output voltage range can be widened and a large load can be driven without using a post-amplifier. Accordingly, even in the second analog multiplexer, since one negative feedback amplifier circuit including the switch unit and the common amplifier unit is included in the amplifier circuit, the waveform distortion of the output signal can be reduced. It is possible to eliminate waveform distortion of the output signal caused by the post amplifier (active circuit).
また、上記した第1および第2のアナログマルチプレクサは、N個の増幅部の出力端子と第2の電源線との間にそれぞれ接続されるN個の電源線接続用スイッチを更に備えていることが好ましい。 In addition, the first and second analog multiplexers described above further include N power supply line connection switches respectively connected between the output terminals of the N amplifiers and the second power supply line. Is preferred.
この構成によれば、N個の増幅部の出力端子と第2の電源線との間にはそれぞれ電源線接続用スイッチが接続されるので、N個のスイッチ部における何れか1つのn番目のスイッチ部(nは1以上N以下の整数)がオン状態のときに、N個の電源線接続用スイッチにおけるn番目の電源線接続用スイッチをオフ状態とし、他の電源線接続用スイッチをオン状態とすることによって、n番目の増幅部を除く他の増幅部の出力端子を第2の電源線に短絡することができる。したがって、スイッチ部の入力端子と出力端子との間に寄生容量成分が存在しても、他の増幅部からの出力信号がオフ状態のスイッチ部の寄生容量成分を介して主出力端子に回り込むことを低減することができる。故に、この構成によれば、n番目の増幅部からの出力信号、すなわちアナログマルチプレクサの出力信号における他の増幅部からの出力信号による干渉を低減することができる。 According to this configuration, since the power line connection switch is connected between the output terminals of the N amplification units and the second power line, any one of the n switch units in the N switch units is connected. When the switch unit (n is an integer between 1 and N) is in the on state, the nth power line connection switch in the N power line connection switches is turned off and the other power line connection switches are turned on. By setting the state, it is possible to short-circuit the output terminals of the other amplifying units excluding the nth amplifying unit to the second power supply line. Therefore, even if a parasitic capacitance component exists between the input terminal and the output terminal of the switch unit, the output signal from the other amplifier unit wraps around the main output terminal via the parasitic capacitance component of the switch unit in the off state. Can be reduced. Therefore, according to this configuration, it is possible to reduce interference due to the output signal from the n-th amplification unit, that is, the output signal from another amplification unit in the output signal of the analog multiplexer.
また、上記した第1および第2のアナログマルチプレクサは、N個の増幅部の各々が差動対トランジスタと電流源とを含んでおり、差動対トランジスタと電流源との間のノードと、第2の電源線との間にそれぞれ接続されるN個の電源線接続用スイッチを更に備えていることが好ましい。 In the first and second analog multiplexers described above, each of the N amplifying units includes a differential pair transistor and a current source, and a node between the differential pair transistor and the current source; It is preferable to further include N power line connecting switches connected between the two power lines.
差動対トランジスタと電流源とで構成される差動増幅回路では、差動対トランジスタのゲートーソース間容量を介して一方側の入力端子に入力される信号が他方側の入力端子に回り込むことがある。 In a differential amplifier circuit composed of a differential pair transistor and a current source, a signal input to one input terminal may wrap around the other input terminal via the gate-source capacitance of the differential pair transistor. .
しかしながら、この構成によれば、N個の増幅部を構成する差動対トランジスタと電流源との間のノードと、第2の電源線との間にはそれぞれ電源線接続用スイッチが接続されるので、N個のスイッチ部における何れか1つのn番目のスイッチ部(nは1以上N以下の整数)がオン状態のときに、N個の電源線接続用スイッチにおけるn番目の電源線接続用スイッチをオフ状態とし、他の電源線接続用スイッチをオン状態とすることによって、n番目の増幅部を除く他の増幅部における差動対トランジスタと電流源との間のノードを第2の電源線に短絡することができる。したがって、他の増幅部における第1の入力端子に入力される入力信号が第2の入力端子すなわちフィードバック経路に回り込むことを低減することができる。その結果、n番目の増幅部のフィードバック信号における他の増幅部の入力信号による干渉を低減することができる。故に、この構成によれば、n番目の増幅部からの出力信号、すなわちアナログマルチプレクサの出力信号における他の増幅部の入力信号による干渉を低減することができる。 However, according to this configuration, the power supply line connection switch is connected between the node between the differential pair transistor and the current source constituting the N amplifiers and the second power supply line. Therefore, when any one of the N switch units (n is an integer not less than 1 and not more than N) in the N switch units is in the on state, the nth power line connection switch in the N power line connection switches By turning off the switch and turning on the other power line connection switch, the node between the differential pair transistor and the current source in the other amplifying units excluding the nth amplifying unit is connected to the second power source. Can be shorted to the wire. Therefore, it is possible to reduce the input signal input to the first input terminal in the other amplifying units from entering the second input terminal, that is, the feedback path. As a result, it is possible to reduce interference caused by an input signal of another amplification unit in the feedback signal of the nth amplification unit. Therefore, according to this configuration, it is possible to reduce interference due to the input signal of the other amplifier in the output signal from the nth amplifier, that is, the output signal of the analog multiplexer.
本発明によれば、小型化および出力信号の波形歪みの低減が可能なアナログマルチプレクサが提供される。 ADVANTAGE OF THE INVENTION According to this invention, the analog multiplexer which can be reduced in size and can reduce the waveform distortion of an output signal is provided.
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals.
[第1の実施形態]
図1は、本発明の第1の実施形態に係るアナログマルチプレクサを示す回路図である。図1に示すアナログマルチプレクサ1は、第1の入力端子2および第2の入力端子3においてそれぞれ第1の入力信号、第2の入力信号を受信し、何れか一方の入力信号を選択的に出力端子4へ出力する。そのために、アナログマルチプレクサ1は、第1の増幅部10、第1の負荷部20、第1のスイッチ部30、第2の増幅部40、第2の負荷部50、第2のスイッチ部60、第3の負荷部70および抵抗素子5,6を備えている。
[First Embodiment]
FIG. 1 is a circuit diagram showing an analog multiplexer according to the first embodiment of the present invention. An analog multiplexer 1 shown in FIG. 1 receives a first input signal and a second input signal at a first input terminal 2 and a second input terminal 3, respectively, and selectively outputs one of the input signals. Output to terminal 4. Therefore, the analog multiplexer 1 includes a
第1の増幅部10の第1の入力端子10aはアナログマルチプレクサ1の第1の入力端子2に接続されており、第1の増幅部10の第2の入力端子10bは抵抗素子5の一端および抵抗素子6の一端に接続されている。抵抗素子5の他端はアナログマルチプレクサ1の出力端子4に接続されており、抵抗素子6の他端はアナロググランドGに接続されている。第1の増幅部10の出力端子10cは、第1の負荷部20の端子20aおよび第1のスイッチ部30の入力端子30aに接続されている。また、第1の増幅部10の出力端子10dは、第1の負荷部20の端子20bおよび第1のスイッチ部30の入力端子30bに接続されている。
The
第1の負荷部20は、第1の増幅部10の出力端子10cおよび第1のスイッチ部30の入力端子30aと第1の電源線7との間に接続されると共に、第1の増幅部10の出力端子10dおよび第1のスイッチ部30の入力端子30bと第1の電源線7との間に接続されている。
The
第1のスイッチ部30の出力端子30cは、アナログマルチプレクサ1の出力端子4および抵抗素子5の他端に接続されている。また、第1のスイッチ部30の出力端子30cは第3の負荷部70の端子70aに接続されている。第1のスイッチ部30の出力端子30dは第3の負荷部70の端子70bに接続されている。
The
次に、第2の増幅部40の第1の入力端子40aはアナログマルチプレクサ1の第2の入力端子3に接続されており、第2の増幅部40の第2の入力端子40bは抵抗素子5の一端および抵抗素子6の一端に接続されている。すなわち、第2の増幅部40の第2の入力端子40bは、第1の増幅部10の第2の入力端子10bにも接続されている。第2の増幅部40の出力端子40cは、第2の負荷部50の端子50aおよび第2のスイッチ部60の入力端子60aに接続されている。また、第2の増幅部40の出力端子40dは、第2の負荷部50の端子50bおよび第2のスイッチ部60の入力端子60bに接続されている。
Next, the
第2の負荷部50は、第2の増幅部40の出力端子40cおよび第1のスイッチ部60の入力端子60aと第1の電源線7との間に接続されると共に、第2の増幅部40の出力端子40dおよび第1のスイッチ部60の入力端子60bと第1の電源線7との間に接続される。
The
第2のスイッチ部60の出力端子60cは、アナログマルチプレクサ1の出力端子4および抵抗素子5の他端に接続されている。また、第2のスイッチ部60の出力端子60cは第1のスイッチ部30の出力端子30cおよび第3の負荷部70の端子70aに接続されており、第2のスイッチ部60の出力端子60dは第1のスイッチ部30の出力端子30dおよび第3の負荷部70の端子70bに接続されている。
The
第3の負荷部70は、第1のスイッチ部30の出力端子30cおよび第2のスイッチ部60の出力端子60cと第2の電源線(例えば、接地ライン)8との間に接続されると共に、第1のスイッチ部30の出力端子30dおよび第2のスイッチ部60の出力端子60dと第2の電源線8との間に接続されている。第3の負荷部70は、第1のスイッチ部30がオン状態のとき、第1の負荷部20と共に第1の増幅部10の負荷として機能する。また、第3の負荷部70は、第2のスイッチ部60がオン状態のとき、第2の負荷部50と共に第2の増幅部40の負荷として機能する。すなわち、第1の増幅部10と第2の増幅部40とは、第3の負荷部70を共有している。
The
また、第1の増幅部10の出力端子10cは、第1のスイッチ部30および抵抗素子5を介して第1の増幅部10の第2の入力端子10bに接続されており、第2の増幅部40の出力端子40cも、第2のスイッチ部60および抵抗素子5を介して第2の増幅部40の第2の入力端子40bに接続されているので、第1の増幅部10と第2の増幅部40とは、フィードバック経路を共有している。
The
次に、第1の増幅部10、第1の負荷部20、第1のスイッチ部30、第2の増幅部40、第2の負荷部50、第2のスイッチ部60および第3の負荷部70について詳細に説明する。
Next, the
第1の増幅部10は、差動対を構成するトランジスタ11,12と電流源を構成するトランジスタ13とを有している。トランジスタ11,12,13は、例えば、n型MOSFETである。トランジスタ11のゲート端子は第2の入力端子10bに接続されており、トランジスタ11のドレイン端子は出力端子10cに接続されている。トランジスタ11のソース端子はトランジスタ13のドレイン端子に接続されている。一方、トランジスタ12のゲート端子は第1の入力端子10aに接続されており、トランジスタ12のドレイン端子は出力端子10dに接続されている。トランジスタ12のソース端子はトランジスタ13のドレイン端子およびトランジスタ11のソース端子に接続されている。トランジスタ13のソース端子は第2の電源線8に接続されており、トランジスタ13のゲート端子にはバイアス電圧B1が入力される。
The
第1の負荷部20は、トランジスタ21,22を有している。トランジスタ21,22は、例えば、p型MOSFETである。トランジスタ21のドレイン端子は端子20aに接続されており、トランジスタ21のソース端子は第1の電源線7に接続されている。一方、トランジスタ22のドレイン端子は端子20bに接続されており、トランジスタ22のソース端子は第1の電源線7に接続されている。トランジスタ21のゲート端子およびトランジスタ22のゲート端子には、バイアス電圧B2が入力される。すなわち、トランジスタ21,22は電流源を構成している。
The
第1のスイッチ部30は、トランジスタ31,32を有している。トランジスタ31,32は、例えば、p型MOSFETである。トランジスタ31のソース端子は入力端子30aに接続されおり、トランジスタ31のドレイン端子は出力端子30cに接続されている。一方、トランジスタ32のソース端子は入力端子30bに接続されおり、トランジスタ32のドレイン端子は出力端子30dに接続されている。トランジスタ31,32のゲート端子にはバイアス電圧B3が入力される。
The
同様に、第2の増幅部40は、差動対を構成するトランジスタ41,42と電流源を構成するトランジスタ43とを有している。トランジスタ41,42,43は、例えば、n型MOSFETである。トランジスタ41のゲート端子は第2の入力端子40bに接続されており、トランジスタ41のドレイン端子は出力端子40cに接続されている。トランジスタ41のソース端子はトランジスタ43のドレイン端子に接続されている。一方、トランジスタ42のゲート端子は第1の入力端子40aに接続されており、トランジスタ42のドレイン端子は出力端子40dに接続されている。トランジスタ42のソース端子はトランジスタ43のドレイン端子およびトランジスタ41のソース端子に接続されている。トランジスタ43のソース端子は第2の電源線8に接続されており、トランジスタ43のゲート端子にはバイアス電圧B1が入力される。
Similarly, the
第1の負荷部50は、トランジスタ51,52を有している。トランジスタ51,52は、例えば、p型MOSFETである。トランジスタ51のドレイン端子は端子50aに接続されており、トランジスタ51のソース端子は第1の電源線7に接続されている。一方、トランジスタ52のドレイン端子は端子50bに接続されており、トランジスタ52のソース端子は第1の電源線7に接続されている。トランジスタ51のゲート端子およびトランジスタ52のゲート端子には、バイアス電圧B2が入力される。すなわち、トランジスタ51,52は電流源を構成している。
The
第2のスイッチ部60は、トランジスタ61,62を有している。トランジスタ61,62は、例えば、p型MOSFETである。トランジスタ61のソース端子は入力端子60aに接続されおり、トランジスタ61のドレイン端子は出力端子60cに接続されている。一方、トランジスタ62のソース端子は入力端子60bに接続されおり、トランジスタ62のドレイン端子は出力端子60dに接続されている。トランジスタ61,62のゲート端子にはバイアス電圧B3が入力される。
The
第3の負荷部70は、トランジスタ71,72,73,74を有している。トランジスタ71,72,73,74は、例えば、n型MOSFETである。トランジスタ71のドレイン端子は端子70aに接続されており、トランジスタ71のソース端子はトランジスタ72のドレイン端子に接続されている。トランジスタ72のソース端子は第2の電源線8に接続されている。トランジスタ71のゲート端子にはバイアス電圧B4が入力され、トランジスタ72のゲート端子はトランジスタ73のドレイン端子に接続されている。トランジスタ73のドレイン端子は端子70bに接続されており、トランジスタ73のソース端子はトランジスタ74のドレイン端子に接続されている。トランジスタ74のソース端子は第2の電源線8に接続されている。トランジスタ73のゲート端子はトランジスタ71のゲート端子に接続されており、トランジスタ73のゲート端子にはバイアス電圧B4が入力される。トランジスタ74のゲート端子はトランジスタ72のゲート端子およびトランジスタ73のドレイン端子に接続されている。すなわち、第3の負荷部70は、カスコード型のカレントミラー回路を構成している。
The
このように、第1のスイッチ部30がオン状態のとき、第1の増幅部10、第1の負荷部20、第1のスイッチ部30および第3の負荷部70は、折り返しカスコード差動増幅回路を構成する。また、第2のスイッチ部60がオン状態のとき、第2の増幅部40、第2の負荷部50、第2のスイッチ部60および第3の負荷部70は、折り返しカスコード差動増幅回路を構成する。
Thus, when the
また、アナログマルチプレクサ1は、電源線接続用スイッチ80,81,82,83,84,85,86,87,88,89を備えている。 The analog multiplexer 1 includes power line connection switches 80, 81, 82, 83, 84, 85, 86, 87, 88, and 89.
電源線接続用スイッチ80は、第1のスイッチ部30におけるトランジスタ31のゲート端子およびトランジスタ32のゲート端子と第1の電源線7との間に接続されている。電源線接続用スイッチ80は、制御部(図示せず)から出力される指令に応じてオン状態とオフ状態とを切り換えることによって、第1のスイッチ部30のオン状態とオフ状態とを切り換える。同様に、電源線接続用スイッチ81は、第2のスイッチ部60におけるトランジスタ61のゲート端子およびトランジスタ62のゲート端子と第1の電源線7との間に接続されている。電源線接続用スイッチ81は、制御部から出力される指令に応じてオン状態とオフ状態とを切り換えることによって、第2のスイッチ部60のオン状態とオフ状態とを切り換える。なお、制御部は、例えば、オペレータによる切り換え操作によって生成された外部からの制御信号に応じて、電源線接続用スイッチ80および電源線接続用スイッチ81、すなわち第1のスイッチ部30および第2のスイッチ部60の何れか一方をオン状態とする。このようにして、アナログマルチプレクサ1の出力端子4へ出力される信号が選択される。
The power supply
電源線接続用スイッチ82は第1の増幅部10の出力端子10cと第2の電源線8との間に接続されており、電源線接続用スイッチ83は第1の増幅部10の出力端子10dと第2の電源線8との間に接続されている。電源線接続用スイッチ82,83は、電源線接続用スイッチ80がオン状態のとき、すなわち第1のスイッチ部30がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。同様に、電源線接続用スイッチ84は第2の増幅部40の出力端子40cと第2の電源線8との間に接続されており、電源線接続用スイッチ85は第2の増幅部40の出力端子40dと第2の電源線8との間に接続されている。電源線接続用スイッチ84,85は、電源線接続用スイッチ81がオン状態のとき、すなわち第2のスイッチ部60がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。
The power
電源線接続用スイッチ86は、第1の増幅部10におけるトランジスタ11,12のソース端子とトランジスタ13のドレイン端子との間のノードN1と、第2の電源線8との間に接続されている。電源線接続用スイッチ86は、電源線接続用スイッチ80がオン状態のとき、すなわち第1のスイッチ部30がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。同様に、電源線接続用スイッチ87は、第2の増幅部40におけるトランジスタ41,42のソース端子とトランジスタ43のドレイン端子との間のノードN2と、第2の電源線8との間に接続されている。電源線接続用スイッチ87は、電源線接続用スイッチ81がオン状態のとき、すなわち第2のスイッチ部60がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。
The power supply
電源線接続用スイッチ88は、第1の負荷部20におけるトランジスタ21のゲート端子およびトランジスタ22のゲート端子と第1の電源線7との間に接続されている。電源線接続用スイッチ88は、電源線接続用スイッチ80がオン状態のとき、すなわち第1のスイッチ部30がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。同様に、電源線接続用スイッチ89は、第2の負荷部50におけるトランジスタ51のゲート端子およびトランジスタ52のゲート端子と第1の電源線7との間に接続されている。電源線接続用スイッチ89は、電源線接続用スイッチ81がオン状態のとき、すなわち第2のスイッチ部60がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。このように、制御部は、外部からの制御信号に応じて、電源線接続用スイッチ82,83,86,88または電源線接続用スイッチ84,85,87,89をオン状態とする。
The power supply
次に、第1の実施形態のアナログマルチプレクサ1の動作を説明する。まず、制御部からの指令に基づいて、電源線接続用スイッチ80,81はオン状態となっており、電源線接続用スイッチ82,83,84,85,86,87,88,89はオフ状態となっている。 Next, the operation of the analog multiplexer 1 of the first embodiment will be described. First, based on a command from the control unit, the power line connection switches 80 and 81 are in an on state, and the power line connection switches 82, 83, 84, 85, 86, 87, 88, and 89 are in an off state. It has become.
第1の増幅部10における電流源用トランジスタ13のゲート端子および第2の増幅部40における電流源用トランジスタ43のゲート端子にはバイアス電圧B1が入力されており、第1の増幅部10および第2の増幅部40は動作可能な状態となっている。第1の負荷部20におけるトランジスタ21,22のゲート端子および第2の負荷部50におけるトランジスタ51,52のゲート端子にはバイアス電圧B2が入力されており、第1の負荷部20および第2の負荷部50も動作可能な状態となっている。
The bias voltage B1 is input to the gate terminal of the
第1のスイッチ部30におけるトランジスタ31,32のゲート端子および第2のスイッチ部60におけるトランジスタ61,62のゲート端子にはバイアス電圧B3が入力されるが、電源線接続用スイッチ80,81がオン状態であるので、実際には第1の電源線7の電圧が入力されることとなる。したがって、第1のスイッチ部30および第2のスイッチ部60はオフ状態となっている。
The bias voltage B3 is input to the gate terminals of the
第3の負荷部70のトランジスタ71,73のゲート端子にはバイアス電圧B4が入力されており、第3の負荷部70は動作可能な状態となっている。
The bias voltage B4 is input to the gate terminals of the
アナログマルチプレクサ1の第1の入力端子2および第2の入力端子3に、それぞれ第1の入力信号、第2の入力信号が入力されると、第1の増幅部10の第1の入力端子10aには第1の入力信号が入力され、第2の増幅部40の第1の入力端子40aには第2の入力信号が入力される。一方、第1の増幅部10の第2の入力端子10bおよび第2の増幅部40の第1の入力端子40bには抵抗素子6を介してアナロググランドGの電圧が入力される。
When the first input signal and the second input signal are respectively input to the first input terminal 2 and the second input terminal 3 of the analog multiplexer 1, the
すると、第1の増幅部10におけるトランジスタ11,12および第1の負荷部20におけるトランジスタ21,22には、第1の入力信号に応じて電流が流れ、第1の増幅部10の出力端子10c,10dには、第1の入力信号に応じて電圧が発生する。同様に、第2の増幅部40におけるトランジスタ41,42および第1の負荷部50におけるトランジスタ51,52には、第2の入力信号に応じて電流が流れ、第2の増幅部40の出力端子40c,40dには、第2の入力信号に応じて電圧が発生する。
Then, current flows through the transistors 11 and 12 in the
ここで、例えば、第1の入力信号を取り出すために、外部からの制御信号が制御部に入力され、第1のスイッチ部30をオン状態とする。具体的には、制御部からの指令に応じて電源線接続用スイッチ80がオン状態からオフ状態に切り換えられ、第1のスイッチ部30におけるトランジスタ31,32のゲート端子にバイアス電圧B3が入力される。このとき、制御部からの指令に応じて、電源線接続用スイッチ84,85,87,89がオフ状態からオン状態に切り換えられる。なお、電源線接続用スイッチ80をオフ状態とした場合には、電源線接続用スイッチ81によって、第1のスイッチ部30のトランジスタ31のゲート端子電圧およびトランジスタ32のゲート端子電圧が第1の電源線7の電圧とならないように、電源線接続用スイッチ81とバイアス電圧B3の供給源との間に設けられたスイッチ(図示せず)をオフにするか、第1のスイッチ部30と第2のスイッチ部60とにバイアス電圧B3を供給する電源を独立にする。
Here, for example, in order to extract the first input signal, a control signal from the outside is input to the control unit, and the
第1のスイッチ部30がオン状態となると、第1の増幅部10の出力端子10c,10dには第1のスイッチ部30を介して第3の負荷部70が接続され、第1の増幅部10、第1の負荷部20、第1のスイッチ部30および第3の負荷部70によって折り返しカスコード差動増幅回路が構成される。第1のスイッチ部30におけるトランジスタ31,32および第3の負荷部70におけるトランジスタ71,72,73,74には、第1の増幅部10におけるトランジスタ11,12に流れる電流の第1の入力信号に応じた増減量に応じて、電流が流れる。その結果、アナログマルチプレクサ1の出力端子4には、第1の入力信号に応じて電圧が発生する。
When the
この電圧は抵抗素子5および抵抗素子6によって分圧され、その分圧された電圧がフィードバック信号として第1の増幅部10の第2の入力端子10bに入力される。すると、第1のスイッチ部30におけるトランジスタ31,32および第3の負荷部70におけるトランジスタ71,72,73,74には、フィードバック信号に応じた電流が流れる。その結果、アナログマルチプレクサ1の出力端子4には、第1の入力信号およびフィードバック信号に応じた出力電圧が発生する。
This voltage is divided by the
このようにして、アナログマルチプレクサ1は、入力される第1の入力信号および第2の入力信号のうちの第1の入力信号を増幅し、この増幅された信号を出力信号として出力端子4へ出力する。 In this way, the analog multiplexer 1 amplifies the first input signal of the input first input signal and second input signal, and outputs the amplified signal to the output terminal 4 as an output signal. To do.
ここで、第1の増幅部10、第1の負荷部20、第1のスイッチ部30および第3の負荷部70によって構成される折り返しカスコード差動増幅回路では、第1のスイッチ部30の出力端子30c,30dにおける出力電圧範囲を制限することなく第1の増幅部10の出力端子10c,10dの電位を高く設定することができるので、入力電圧範囲を広くすることができる。
Here, in the folded cascode differential amplifier circuit configured by the
また、折り返しカスコード差動増幅回路では、第1の負荷部20と第1のスイッチ部30とがカスコード接続されており、第3の負荷部70におけるトランジスタ71〜74がカスコード接続されているので、出力抵抗が大きく、その結果利得が大きい。アナログマルチプレクサ1は、スイッチ部を含み利得が大きい折り返しカスコード差動増幅回路に上述のフィードバック経路により負帰還を掛ける構成となっているので、出力信号の波形歪みを低減することが可能である。
In the folded cascode differential amplifier circuit, the
また、電源線接続用スイッチ84がオン状態であるので、第2の増幅部40の出力端子40cが第2の電源線8に短絡されている。したがって、第2の増幅部40におけるトランジスタ41のゲート−ドレイン間容量成分Cgdを介して出力端子40cに回り込む第2の入力信号成分は、第2の電源線8に吸収される。このため、第2の入力信号成分が、第2のスイッチ部60におけるトランジスタ61のゲート−ドレイン間容量成分Cgdおよびゲート−ソース間容量成分Cgs、並びにドレイン−ソース間容量成分Cdsを介して出力端子4に回り込むことを低減できる。
Further, since the power supply
また、電源線接続用スイッチ85がオン状態であるので、第2の増幅部40の出力端子40dが第2の電源線8に短絡されている。したがって、第2の増幅部40におけるトランジスタ41のゲート−ソース間容量成分Cgs、ノードN2、トランジスタ42のゲート−ソース間容量成分Cgsおよびゲート−ドレイン間容量成分Cgd並びにドレイン−ソース間容量成分Cdsを介して出力端子40dに回り込む第2の入力信号成分は、第2の電源線8に吸収される。このため、第2の入力信号成分が、第2のスイッチ部60におけるトランジスタ62のゲート−ドレイン間容量成分Cgdおよびゲート−ソース間容量成分Cgs、並びにドレイン−ソース間容量成分Cdsを介して、カレントミラー回路である第3の負荷部70に回り込むことを低減できる。その結果、出力端子4の電圧に、選択した第1の入力信号以外の信号である第2の入力信号が及ぼす影響を低減できる。
Further, since the power supply
また、電源線接続用スイッチ87がオン状態であるので、ノードN2が第2の電源線8に短絡されている。したがって、第2の増幅部40におけるトランジスタ41のゲート−ソース間容量成分Cgsを介して回り込む第2の入力信号成分は、第2の電源線8に吸収される。このため、第2の入力信号成分が、第2の増幅部40におけるトランジスタ42のゲート−ソース間容量成分Cgsを介してフィードバック経路、すなわち第1の増幅部10の第2の入力端子10bに回り込むことが低減される。その結果、出力端子4の電圧に、選択した第1の入力信号以外の信号である第2の入力信号が及ぼす影響を低減できる。
Further, since the power supply
また、電源線接続用スイッチ89がオン状態であるので、第2の負荷部50におけるトランジスタ51,52がオフ状態となる。このため、第1の電源線7と第2の電源線8とが、オン状態である電源線接続用スイッチ84,85を介して短絡することを防止できる。なお、電源線接続用スイッチ89をオン状態とした場合には、第1の負荷部20のトランジスタ21のゲート端子電圧およびトランジスタ22のゲート端子電圧が第1の電源線7の電圧とならないように、電源線接続用スイッチ89とバイアス電圧B2の供給源との間に設けられたスイッチ(図示せず)をオフにするか、第1の負荷部20と第2の負荷部50にバイアス電圧B2を供給する電源を独立にする。
Further, since the power supply
なお、第2の入力信号を取り出すときにも上記と同様に行われればよいので、説明を省略する。 It should be noted that the second input signal may be extracted in the same manner as described above, and a description thereof will be omitted.
以上説明したように、第1の実施形態のアナログマルチプレクサ1によれば、第1のスイッチ部30がオン状態のときに、第3の負荷部70が第1の負荷部20と共に第1の増幅部10の負荷として機能し、第2のスイッチ部60がオン状態のときに、第3の負荷部70が第2の負荷部50と共に第2の増幅部40の負荷として機能するので、第1の増幅部10と第2の増幅部40とは負荷の一部である第3の負荷部70を共有している。また、第1の実施形態のアナログマルチプレクサ1によれば、出力端子4が第1の増幅部10の第2の入力端子10bと第2の増幅部40の第2の入力端子40bとに電気的に接続されているので、第1の増幅部10と第2の増幅部40とはフィードバック経路を共有している。したがって、第1の実施形態のアナログマルチプレクサ1によれば、回路の小型化および回路実装面積の小型化が可能である。その結果、第1の実施形態のアナログマルチプレクサ1によれば、ICチップの小型化が可能であり、一つのウエハから得られるICチップ数量を増加することが可能であるので、低価格化が可能である。
As described above, according to the analog multiplexer 1 of the first embodiment, when the
また、第1の実施形態のアナログマルチプレクサ1によれば、例えば、第1のスイッチ部30がオン状態のとき、第1の増幅部10、第1の負荷部20、第1のスイッチ部30および第3の負荷部70によって利得の大きい折り返しカスコード増幅回路を構成する。同様に、第2のスイッチ部60がオン状態のとき、第2の増幅部40、第2の負荷部50、第2のスイッチ部60および第3の負荷部70によって利得の大きい折り返しカスコード増幅回路を構成する。このため、第1の実施形態のアナログマルチプレクサ1によれば、入力電圧範囲を広くすることができると共に、このスイッチ部を含む増幅回路に負帰還を掛けて全体として1つの負帰還増幅回路が構成されるので、出力信号の波形歪みを低減することが可能である。
Further, according to the analog multiplexer 1 of the first embodiment, for example, when the
また、第1の実施形態のアナログマルチプレクサ1によれば、第1の増幅部10の出力端子10c,10dと第2の電源線8との間にはそれぞれ電源線接続用スイッチ82,83が接続され、第2の増幅部40の出力端子40c,40dと第2の電源線8との間にはそれぞれ電源線接続用スイッチ84,85が接続されるので、例えば、第1のスイッチ部30がオン状態のときに、電源線接続用スイッチ82,83をオフ状態とし、電源線接続用スイッチ84,85をオン状態とすることによって、第2の増幅部40の出力端子40c,40dを第2の電源線8に短絡することができる。したがって、第2の増幅部40からの出力信号がオフ状態の第2のスイッチ部60の寄生容量成分を介して出力端子4に回り込むことを低減することができる。故に、第1の実施形態のアナログマルチプレクサ1によれば、第1の増幅部10からの出力信号、すなわちアナログマルチプレクサ1の出力信号における選択した第1の入力信号以外の第2の入力信号の干渉を低減することができる。同様に、第2のスイッチ部60がオン状態のときには、第2の増幅部40からの出力信号、すなわちアナログマルチプレクサ1の出力信号における選択した第2の入力信号以外の第1の入力信号の干渉を低減することができる。
Further, according to the analog multiplexer 1 of the first embodiment, the power supply line connection switches 82 and 83 are connected between the
また、第1の実施形態のアナログマルチプレクサ1によれば、第1の増幅部10におけるノードN1と第2の電源線8との間には電源線接続用スイッチ86が接続され、第2の増幅部40におけるノードN2と第2の電源線8との間には電源線接続用スイッチ87が接続されるので、例えば、第1のスイッチ部30がオン状態のとき、電源線接続用スイッチ86をオフ状態とし、電源線接続用スイッチ87をオン状態とすることによって、第2の増幅部40におけるノードN2を第2の電源線8に短絡することができる。したがって、第2の入力信号が第2の増幅部40における第2の入力端子すなわちフィードバック経路に回り込むことが低減される。その結果、第1の増幅部10のフィードバック信号における第2の増幅部40の第2の入力信号による干渉を低減することができる。故に、第1の実施形態のアナログマルチプレクサ1によれば、第1の増幅部10からの出力信号、すなわちアナログマルチプレクサ1の出力信号における選択した第1の入力信号以外の第2の入力信号の干渉を低減することができる。同様に、第2のスイッチ部60がオン状態のときには、第2の増幅部40からの出力信号、すなわちアナログマルチプレクサ1の出力信号における選択した第2の入力信号以外の第1の入力信号の干渉を低減することができる。
Further, according to the analog multiplexer 1 of the first embodiment, the power
なお、アナログマルチプレクサ1全体を動作させない場合、すなわち、いずれの入力信号も出力しない場合には、消費電力を抑えるため、第1のスイッチ部30と第2のスイッチ部60とを共にオフ状態とし、第1の負荷部20におけるトランジスタ21,22及び第2の負荷部50におけるトランジスタ51,52をオフ状態とする。具体的には、制御部からの指令に応じて電源線接続用スイッチ80および81をオン状態とし、電源線接続用スイッチ88,89をオン状態とする。
When the entire analog multiplexer 1 is not operated, that is, when any input signal is not output, both the
[第2の実施形態]
図2は、本発明の第2の実施形態に係るアナログマルチプレクサを示す回路図である。図2に示すアナログマルチプレクサ1Aは、アナログマルチプレクサ1において、第1の増幅部10および第2の増幅部40に代えてそれぞれ第1の増幅部10Aおよび第2の増幅部40Aを備えている点で第1の実施形態と異なっている。また、アナログマルチプレクサ1Aは、アナログマルチプレクサ1において、共通増幅部である第3の増幅部90および位相補償部100を更に備えている点で第1の実施形態と異なっている。アナログマルチプレクサ1Aの他の構成は、アナログマルチプレクサ1と同一である。
[Second Embodiment]
FIG. 2 is a circuit diagram showing an analog multiplexer according to the second embodiment of the present invention. An
第1の増幅部10Aは、第1の増幅部10において、入力端子10a,10bと差動対を構成するトランジスタ11,12のゲート端子との接続が反対である点で第1の増幅部10と異なっている。すなわち、トランジスタ11のゲート端子は第1の入力端子10aに接続されており、トランジスタ12のゲート端子は第2の入力端子10bに接続されている。第1の増幅部10Aの他の構成は、第1の増幅部10と同一である。
The
同様に、第2の増幅部40Aは、第2の増幅部40において、入力端子40a,40bと差動対を構成するトランジスタ41,42のゲート端子との接続が反対である点で第2の増幅部40と異なっている。すなわち、トランジスタ41のゲート端子は第1の入力端子40aに接続されており、トランジスタ42のゲート端子は第2の入力端子40bに接続されている。第2の増幅部40Aの他の構成は、第2の増幅部40と同一である。
Similarly, the
第3の増幅部90の入力端子90aは第1のスイッチ部30の出力端子30c、第2のスイッチ部60の出力端子60cおよび第3の負荷部70の端子71aに接続されており、第3の増幅部90の出力端子90bは出力端子4および抵抗素子5の他端に接続されている。
The
第3の増幅部90は、トランジスタ91,92を有している。このトランジスタ91,92は、出力端子4に接続される後段の回路の入力抵抗、容量を駆動できるトランジスタである。トランジスタ91は例えばn型MOSFETであり、トランジスタ92は例えばp型MOSFETである。トランジスタ91のゲート端子は入力端子90aに接続されており、トランジスタ91のソース端子は第2の電源線8に接続されている。トランジスタ91のドレイン端子はトランジスタ92のドレイン端子および出力端子90bに接続されている。トランジスタ92のソース端子は第1の電源線7に接続されており、トランジスタ92のゲート端子にはバイアス電圧B5が入力されている。このように、第3の増幅部90は、コモンソース増幅器を構成している。また、トランジスタ91のドレイン端子とトランジスタ92のドレイン端子とは、位相補償部100に接続されている。この第3の増幅部90は、トランジスタ91,92として上記MOSFETを用いた場合には、これらのMOSFETのドレイン抵抗と相互コンダクタンスで決まる利得を有する。また、第3の増幅部90は、第1の電源線7と第2の電源線8の間に接続されるトランジスタ91,92に対して直列に定電流源を有していないので、ほぼ第1の電源線7の電圧から第2の電源線8の電圧までの出力電圧範囲を有する。
The
位相補償部100の第1の端子100aは第3の負荷部70の端子70cに接続されており、第3の負荷部70の端子70cはトランジスタ71のソース端子とトランジスタ72のドレイン端子との間に接続されている。位相補償部100の第2の端子100bは第1のスイッチ部30の出力端子30c、第2のスイッチ部60の出力端子60c、第3の負荷部70の端子71aおよび第3の増幅部90の入力端子90aに接続されている。位相補償部100の第3の端子100cは第3の増幅部90のトランジスタ91,92のドレイン端子に接続されている。
The first terminal 100 a of the
位相補償部100は、容量素子を含んでいる。位相補償部100は、例えば、第1の端子100aと第3の端子100cとの間に容量素子を接続する構成であるか、第2の端子100bと第3の端子100cとの間に容量素子を接続する構成である。位相補償部100は、第3の増幅部90において容量素子によるフィードバック経路を構成し、第1の増幅部10Aおよび第2の増幅部40Aの負荷を増加させたり、フィードバック信号の高周波信号成分を減衰させることによって、第1の増幅部10Aおよび第2の増幅部40Aの高周波領域の利得を下げる。このようにして、位相補償部100は、アナログマルチプレクサ1Aの帰還ループにおける発振に対する位相余裕を増加させる。
The
この第2の実施形態のアナログマルチプレクサ1Aでも、第1の増幅部10Aと第2の増幅部40Aとは負荷の一部である第3の負荷部70を共有しており、第1の増幅部10Aおよび第3の増幅部90と第2の増幅部40Aおよび第3の増幅部90とはフィードバック経路を共有しているので、回路の小型化、回路実装面積の小型化およびICチップの低価格化が可能である。
Also in the
また、第2の実施形態のアナログマルチプレクサ1Aでも、第1のスイッチ部30がオン状態のときに第1の増幅部10A、第1の負荷部20、第1のスイッチ部30および第3の負荷部70によって折り返しカスコード増幅回路を構成することができ、第2のスイッチ部60がオン状態のときには第2の増幅部40A、第2の負荷部50、第2のスイッチ部60および第3の負荷部70によって利得の大きい折り返しカスコード増幅回路を構成することができる。したがって、アナログマルチプレクサ1Aは、入力電圧範囲を広くすることができる。更に、第2の実施形態のアナログマルチプレクサ1Aによれば、第3の増幅部90を備えているので、出力電圧範囲を広くすることができる。また、この第2のアナログマルチプレクサ1Aでも、スイッチ部を含み利得が大きい折り返しカスコード増幅回路と共通増幅部との二段増幅回路に上述のフィードバック経路により負帰還を掛ける構成となっているので、出力信号の波形歪みを低減することが可能である。さらに、この第2のアナログマルチプレクサ1Aは、所定のドライブ能力を備える共通増幅部を有しているのでポストアンプを用いずに大きな負荷を駆動、小型化が可能であると共に、ポストアンプ(能動回路)に起因する出力信号の波形歪みを低減することが可能である。
In the
また、第2の実施形態のアナログマルチプレクサ1Aでも、第1の実施形態のアナログマルチプレクサ1と同様に電源線接続用スイッチ82〜89を備えているので、アナログマルチプレクサ1Aの出力信号の干渉を低減することができる。
Also, the
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made.
第1および第2の実施形態では、二つの入力信号の何れか一方を選択的に出力するアナログマルチプレクサを例示したが、本発明は、3つ以上の入力信号の何れか一つを選択的に出力するアナログマルチプレクサにも適用可能である。この場合、第1の増幅部、第1の負荷部、第1のスイッチ部および電源線接続用スイッチ80,82,83,86,88の構成を入力信号数に対応する複数組設ければよい。 In the first and second embodiments, the analog multiplexer that selectively outputs one of the two input signals is exemplified, but the present invention selectively selects any one of three or more input signals. It can also be applied to an analog multiplexer that outputs. In this case, a plurality of sets corresponding to the number of input signals may be provided for the first amplifying unit, the first load unit, the first switch unit, and the power line connection switches 80, 82, 83, 86, 88. .
また、本実施形態では、フィードバック抵抗素子5,6を有するアナログマルチプレクサを例示したが、本発明は、フィードバック抵抗素子5,6を有さずに直接フィードバック接続されるアナログマルチプレクサであっても適用可能である。
In the present embodiment, the analog multiplexer having the
また、本実施形態では、第1の増幅部における差動対トランジスタ11,12と電流源トランジスタ13との間のノードN1を電源線接続用スイッチ86によって第2の電源線8に短絡したが、電流源トランジスタ13のバイアス電圧B1を増加することによってノードN1を第2の電源線8に短絡してもよい。同様に、第2の増幅部におけるノードN2を電流源トランジスタ43のバイアス電圧B1を増加することによって第2の電源線8に短絡してもよい。
In the present embodiment, the node N1 between the differential pair transistors 11 and 12 and the
また、本実施形態では、トランジスタとしてMOSFETを例示したが、本発明は、他の種類のトランジスタであっても適用可能である。 In this embodiment, a MOSFET is exemplified as a transistor. However, the present invention can be applied to other types of transistors.
1…アナログマルチプレクサ、2…第1の入力端子、3…第2の入力端子、4…出力端子、5,6…抵抗素子、7…第1の電源線、8…第2の電源線(例えば、接地ライン)、10…第1の増幅部(10a…第1の入力端子、10b…第2の入力端子、10c,10d…出力端子、11,12…差動対トランジスタ、13…電流源トランジスタ、N1…ノード)、20…第1の負荷部、30…第1のスイッチ部(30a,30b…入力端子、30c,30d…出力端子)、40…第2の増幅部(40a…第1の入力端子、40b…第2の入力端子、40c,40d…出力端子、41,42 差動対トランジスタ、43…電流源トランジスタ、N2…ノード)、50…第2の負荷部、60…第2のスイッチ部(60a,60b…入力端子、60c,60d…出力端子)、70…第3の負荷部(共通負荷部)、80〜89…電源線接続用スイッチ、90…第3の増幅部(共通増幅部:90a…入力端子、90b…出力端子)、100…位相補償部、B1〜B5…バイアス電圧。 DESCRIPTION OF SYMBOLS 1 ... Analog multiplexer, 2 ... 1st input terminal, 3 ... 2nd input terminal, 4 ... Output terminal, 5 and 6 ... Resistance element, 7 ... 1st power supply line, 8 ... 2nd power supply line (for example, , Ground line), 10 ... first amplifier (10a ... first input terminal, 10b ... second input terminal, 10c, 10d ... output terminal, 11, 12 ... differential pair transistor, 13 ... current source transistor N1 ... node), 20 ... first load unit, 30 ... first switch unit (30a, 30b ... input terminal, 30c, 30d ... output terminal), 40 ... second amplification unit (40a ... first) Input terminal, 40b ... second input terminal, 40c, 40d ... output terminal, 41, 42 differential pair transistor, 43 ... current source transistor, N2 ... node), 50 ... second load section, 60 ... second Switch part (60a, 60b ... input terminal, 60 c, 60d ... output terminal), 70 ... third load section (common load section), 80 to 89 ... power line connection switch, 90 ... third amplification section (common amplification section: 90a ... input terminal, 90b ... Output terminal), 100... Phase compensation section, B1 to B5... Bias voltage.
Claims (4)
前記N個の主入力端子にそれぞれ接続された第1の入力端子、前記主出力端子に電気的に接続された第2の入力端子および出力端子をそれぞれ有するN個の増幅部と、
前記N個の増幅部の前記出力端子にそれぞれ接続された入力端子、および前記主出力端子に接続された出力端子をそれぞれ有するN個のスイッチ部と、
前記N個の増幅部の前記出力端子と第1の電源線との間にそれぞれ接続されるN個の負荷部と、
前記N個のスイッチ部の前記出力端子と第2の電源線との間に接続される共通負荷部と、
を備える、アナログマルチプレクサ。 An analog multiplexer that selectively outputs any one of input signals inputted to N main input terminals (N is an integer of 2 or more) to a main output terminal,
N amplifying units each having a first input terminal connected to each of the N main input terminals, a second input terminal electrically connected to the main output terminal, and an output terminal;
N switch units each having an input terminal connected to the output terminal of each of the N amplifiers and an output terminal connected to the main output terminal;
N load units respectively connected between the output terminals of the N amplification units and a first power supply line;
A common load portion connected between the output terminals of the N switch portions and a second power supply line;
An analog multiplexer comprising:
前記N個の主入力端子にそれぞれ接続された第1の入力端子、前記主出力端子に電気的に接続された第2の入力端子および出力端子をそれぞれ有するN個の増幅部と、
前記N個の増幅部の前記出力端子にそれぞれ接続された入力端子および出力端子をそれぞれ有するN個のスイッチ部と、
前記N個のスイッチ部の前記出力端子に接続された入力端子、および前記主出力端子に接続された出力端子を有する共通増幅部と、
前記N個の増幅部の前記出力端子と第1の電源線との間にそれぞれ接続されるN個の負荷部と、
前記N個のスイッチ部の前記出力端子と第2の電源線との間に接続される共通負荷部と、
を備える、アナログマルチプレクサ。 An analog multiplexer that selectively outputs any one of input signals inputted to N main input terminals (N is an integer of 2 or more) to a main output terminal,
N amplifying units each having a first input terminal connected to each of the N main input terminals, a second input terminal electrically connected to the main output terminal, and an output terminal;
N switch units each having an input terminal and an output terminal respectively connected to the output terminals of the N amplifier units;
A common amplifying unit having an input terminal connected to the output terminal of the N switch units, and an output terminal connected to the main output terminal;
N load units respectively connected between the output terminals of the N amplification units and a first power supply line;
A common load portion connected between the output terminals of the N switch portions and a second power supply line;
An analog multiplexer comprising:
請求項1または2に記載のアナログマルチプレクサ。 N power supply line connection switches connected between the output terminals of the N amplifiers and the second power supply line, respectively.
The analog multiplexer according to claim 1 or 2.
前記差動対トランジスタと前記電流源との間のノードと、前記第2の電源線との間にそれぞれ接続されるN個の電源線接続用スイッチを更に備える、
請求項1または2に記載のアナログマルチプレクサ。 Each of the N amplifiers includes a differential pair transistor and a current source,
N power supply line connection switches connected respectively between a node between the differential pair transistor and the current source and the second power supply line;
The analog multiplexer according to claim 1 or 2.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006098606A JP2007274428A (en) | 2006-03-31 | 2006-03-31 | Analog multiplexer |
PCT/JP2007/056899 WO2007114265A1 (en) | 2006-03-31 | 2007-03-29 | Analog multiplexer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006098606A JP2007274428A (en) | 2006-03-31 | 2006-03-31 | Analog multiplexer |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007274428A true JP2007274428A (en) | 2007-10-18 |
Family
ID=38563533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006098606A Pending JP2007274428A (en) | 2006-03-31 | 2006-03-31 | Analog multiplexer |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2007274428A (en) |
WO (1) | WO2007114265A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010041352A1 (en) * | 2008-10-08 | 2010-04-15 | パナソニック株式会社 | Receiving circuit and receiving system |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5574116U (en) * | 1978-11-15 | 1980-05-22 | ||
JPS5574115U (en) * | 1978-11-15 | 1980-05-22 | ||
JPS59185413A (en) * | 1983-04-05 | 1984-10-22 | Nec Corp | Control circuit |
JPS6229308A (en) * | 1985-07-30 | 1987-02-07 | Rohm Co Ltd | Input changeover amplifier circuit |
JPH03214922A (en) * | 1990-01-19 | 1991-09-20 | Matsushita Electric Ind Co Ltd | Switching circuit |
JPH04162808A (en) * | 1990-10-25 | 1992-06-08 | Hitachi Denshi Ltd | Switching amplifier |
JPH0611089B2 (en) * | 1988-08-23 | 1994-02-09 | 三星電子株式会社 | Mute circuit for digital audio equipment |
JPH06204762A (en) * | 1993-01-08 | 1994-07-22 | Nec Corp | Operational amplifier and its driving method |
JPH088478B2 (en) * | 1988-09-01 | 1996-01-29 | 松下電器産業株式会社 | Analog switch circuit |
JPH09259404A (en) * | 1996-03-22 | 1997-10-03 | Sony Corp | Write current generating circuit |
WO2005010906A2 (en) * | 2003-07-16 | 2005-02-03 | M/A-Com, Inc. | Radiofrequency double pole single throw switch |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57161903A (en) * | 1981-03-30 | 1982-10-05 | Mitsubishi Electric Corp | Analogue data multiplexer device |
JPH0211018A (en) * | 1988-06-29 | 1990-01-16 | Toshiba Corp | Analog data input device |
US5389833A (en) * | 1992-08-27 | 1995-02-14 | Texas Instruments Incorporated | Analog multiplexer |
US5801571A (en) * | 1996-11-29 | 1998-09-01 | Varian Associates, Inc. | Current mode analog signal multiplexor |
-
2006
- 2006-03-31 JP JP2006098606A patent/JP2007274428A/en active Pending
-
2007
- 2007-03-29 WO PCT/JP2007/056899 patent/WO2007114265A1/en active Application Filing
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5574116U (en) * | 1978-11-15 | 1980-05-22 | ||
JPS5574115U (en) * | 1978-11-15 | 1980-05-22 | ||
JPS59185413A (en) * | 1983-04-05 | 1984-10-22 | Nec Corp | Control circuit |
JPS6229308A (en) * | 1985-07-30 | 1987-02-07 | Rohm Co Ltd | Input changeover amplifier circuit |
JPH0611089B2 (en) * | 1988-08-23 | 1994-02-09 | 三星電子株式会社 | Mute circuit for digital audio equipment |
JPH088478B2 (en) * | 1988-09-01 | 1996-01-29 | 松下電器産業株式会社 | Analog switch circuit |
JPH03214922A (en) * | 1990-01-19 | 1991-09-20 | Matsushita Electric Ind Co Ltd | Switching circuit |
JPH04162808A (en) * | 1990-10-25 | 1992-06-08 | Hitachi Denshi Ltd | Switching amplifier |
JPH06204762A (en) * | 1993-01-08 | 1994-07-22 | Nec Corp | Operational amplifier and its driving method |
JPH09259404A (en) * | 1996-03-22 | 1997-10-03 | Sony Corp | Write current generating circuit |
WO2005010906A2 (en) * | 2003-07-16 | 2005-02-03 | M/A-Com, Inc. | Radiofrequency double pole single throw switch |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010041352A1 (en) * | 2008-10-08 | 2010-04-15 | パナソニック株式会社 | Receiving circuit and receiving system |
CN101828367A (en) * | 2008-10-08 | 2010-09-08 | 松下电器产业株式会社 | Receiving circuit and receiving system |
US8063696B2 (en) | 2008-10-08 | 2011-11-22 | Panasonic Corporation | Receiving circuit and receiving system |
JPWO2010041352A1 (en) * | 2008-10-08 | 2012-03-01 | パナソニック株式会社 | Receiver circuit, receiver system |
Also Published As
Publication number | Publication date |
---|---|
WO2007114265A1 (en) | 2007-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7420423B2 (en) | Active balun device | |
US7489193B2 (en) | Operational amplifier | |
US7310016B2 (en) | Chopper-stabilized operational amplifier and method | |
US7310017B2 (en) | Operational amplifier circuit | |
JP5523619B2 (en) | Variable gain amplifier | |
JP2004515937A (en) | Cascode bootstrap analog power amplifier circuit | |
US20090085664A1 (en) | Power amplifier having an adaptive amplifying mechanism | |
US20060017506A1 (en) | Programmable low noise amplifier and method | |
KR20190114826A (en) | Amplification circuit | |
JP2007259409A (en) | Variable gain amplifier | |
US5900783A (en) | Low voltage class AB output stage CMOS operational amplifiers | |
US7443240B2 (en) | AM intermediate frequency variable gain amplifier circuit, variable gain amplifier circuit and its semiconductor integrated circuit | |
JP2007221402A (en) | Variable gain amplifier and semiconductor integrated device | |
JP2007135097A (en) | High power amplifier | |
JP3830724B2 (en) | amplifier | |
US20230396260A1 (en) | Dac with configurable output stage | |
JP2007274428A (en) | Analog multiplexer | |
US6188284B1 (en) | Distributed gain line driver amplifier including improved linearity | |
US11290062B2 (en) | Amplifier circuit | |
JP4693706B2 (en) | Amplifier with standby function | |
JP3417792B2 (en) | Analog signal selection circuit | |
US20230396265A1 (en) | Configurable dac channels | |
JP7367774B2 (en) | driver circuit | |
JP5752515B2 (en) | amplifier | |
JPH05199045A (en) | Amplifier circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070725 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100309 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100706 |