JP6314675B2 - Semiconductor device and manufacturing method thereof - Google Patents

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、モノリシックマイクロ波集積回路（ＭＭＩＣ：monolithic microwave integrated circuit）が開発されている。ＭＭＩＣは、トランジスタが作製された基板上にインピーダンス整合に用いられる抵抗器、容量及び配線等が設けられた回路であり、ＭＭＩＣによれば、回路面積の大幅な削減、増幅器の小型化、製造工数の削減及び製造コストの削減等が可能となる。   In recent years, monolithic microwave integrated circuits (MMICs) have been developed. The MMIC is a circuit in which resistors, capacitors, wirings, and the like used for impedance matching are provided on a substrate on which a transistor is manufactured. According to the MMIC, the circuit area is greatly reduced, the amplifier is downsized, and the number of manufacturing steps is reduced. It is possible to reduce the manufacturing cost and the manufacturing cost.

ＭＭＩＣの基板にビアホールが形成され、このビアホールを通じて、表面に形成された配線層と裏面に形成された配線層とが互いに接続されることがある。このようなＭＭＩＣは、ろう材が設けられた実装基板に実装されて用いられる。また、ビアホールを備えたＭＭＩＣの製造方法の従来の一例では、基板にビアホールを形成し、ビアホールを塞ぐビアパッドを形成している。しかしながら、この方法で製造されたＭＭＩＣには、実装基板への実装後に所望の特性を得ることが困難であるという問題点がある。これは、実装の際に、ビアパッドが剥離したり、ろう材がビアホール内に十分に充填されなかったりするためである。   A via hole is formed in the MMIC substrate, and the wiring layer formed on the front surface and the wiring layer formed on the back surface may be connected to each other through the via hole. Such an MMIC is used by being mounted on a mounting board provided with a brazing material. Further, in a conventional example of a method for manufacturing an MMIC having a via hole, a via hole is formed in a substrate and a via pad for closing the via hole is formed. However, the MMIC manufactured by this method has a problem that it is difficult to obtain desired characteristics after mounting on a mounting substrate. This is because the via pad is peeled off during mounting and the brazing material is not sufficiently filled in the via hole.

このような問題点を解決するためにビアパッドに開口部を形成する従来の技術も知られている。しかしながら、ビアパッドに開口部を形成すると、実装の際に、ビアパッドを通じてろう材がビアパッドの表面まで濡れ広がることがある。ろう材がビアパッドの表面まで濡れ広がると排熱性及び抵抗値が変化してしまう。また、濡れ広がりの程度を制御することは非常に困難である。更に、開口部の形成に伴って高周波動作時のビア配線層のインダクタが大きくなる。ビアホールがトランジスタのソースの接地に用いられる場合、インダクタの上昇は、最大利得、最大発振周波数等の低下につながる。   In order to solve such a problem, a conventional technique for forming an opening in a via pad is also known. However, if the opening is formed in the via pad, the brazing material may spread to the surface of the via pad through the via pad during mounting. When the brazing material spreads to the surface of the via pad, the exhaust heat property and the resistance value change. In addition, it is very difficult to control the degree of wetting and spreading. Further, as the opening is formed, the via wiring layer inductor at the time of high frequency operation becomes larger. When the via hole is used for grounding the source of the transistor, an increase in the inductor leads to a decrease in maximum gain, maximum oscillation frequency, and the like.

特開平１１−２７４１７９号公報JP-A-11-274179 特開２０１１−８２５３１号公報JP 2011-82531 A 特開平３−２１８６５３号公報JP-A-3-218653

本発明の目的は、実装に伴う特性の変動を抑制することができる半導体装置及びその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can suppress variation in characteristics due to mounting.

半導体装置の一態様には、基板と、前記基板の表面上の導電膜と、が含まれる。前記基板には、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールが形成されており、前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔が形成され、前記ビアホール内がろう材で充填されている。 One embodiment of the semiconductor device includes a substrate and a conductive film over the surface of the substrate. A via hole penetrating from the front surface to the back surface and blocked by the conductive film is formed in the substrate, and a space in the via hole and a space above the surface are formed between the substrate and the conductive film. Are formed, and the via hole is filled with a brazing material .

半導体装置の製造方法の一態様では、基板の表面上に導電膜を形成し、前記基板に、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールを形成し、前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔を形成し、前記ビアホール内をろう材で充填する。 In one aspect of the method for manufacturing a semiconductor device, a conductive film is formed on the surface of the substrate, a via hole penetrating from the front surface to the back surface and closed by the conductive film is formed in the substrate, and the substrate and the A hole connecting the space in the via hole and the space above the surface is formed between the conductive film and the via hole is filled with a brazing material .

上記の半導体装置等によれば、適切な導電膜及び孔が形成されるため、実装に伴う特性の変動を抑制することができる。   According to the semiconductor device or the like, since an appropriate conductive film and hole are formed, variation in characteristics associated with mounting can be suppressed.

第１の実施形態に係る半導体装置の構成を示す図である。1 is a diagram illustrating a configuration of a semiconductor device according to a first embodiment. 第１の実施形態に係る半導体装置の実装後の状態を示す図である。It is a figure which shows the state after mounting of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。FIG. 6 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment in the order of steps. 図３Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。FIG. 3B is a cross-sectional view illustrating the manufacturing method of the semiconductor device in order of processes following FIG. 図３Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。FIG. 3B is a cross-sectional view illustrating the manufacturing method of the semiconductor device in order of processes following FIG. 3B. 第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。FIG. 6 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment in the order of steps. 図４Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。FIG. 4B is a cross-sectional view illustrating the manufacturing method of the semiconductor device in order of processes following FIG. 4A. 図４Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。FIG. 4B is a cross-sectional view illustrating the manufacturing method of the semiconductor device in order of processes, following FIG. 4B. 第１の実施形態に係る半導体装置の製造方法を工程順に示す図である。It is a figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment in order of a process. 図５Ａに引き続き、半導体装置の製造方法を工程順に示す図である。It is a figure which shows the manufacturing method of a semiconductor device in order of a process following FIG. 5A. 第２の実施形態に係る半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment to process order. 図７Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。FIG. 7B is a cross-sectional view illustrating the manufacturing method of the semiconductor device in order of processes, following FIG. 7A; 第２の実施形態に係る半導体装置の製造方法を工程順に示す図である。It is a figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment in process order. 図８Ａに引き続き、半導体装置の製造方法を工程順に示す図である。It is a figure which shows the manufacturing method of a semiconductor device in order of a process following FIG. 8A. 第２の実施形態に係る半導体装置の効果の一例を示す図である。It is a figure which shows an example of the effect of the semiconductor device which concerns on 2nd Embodiment. 第３の実施形態に係る半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device which concerns on 3rd Embodiment. 第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment in order of a process. 図１１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。FIG. 11B is a cross-sectional view illustrating the manufacturing method of the semiconductor device in order of processes, following FIG. 11A. 第３の実施形態に係る半導体装置の製造方法を工程順に示す図である。It is a figure which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment in order of a process. シミュレーションの対象とした構造を示す断面図である。It is sectional drawing which shows the structure made into the object of simulation. シミュレーションの結果を示す図である。It is a figure which shows the result of simulation.

以下、実施形態について添付の図面を参照しながら具体的に説明する。   Hereinafter, embodiments will be described in detail with reference to the accompanying drawings.

（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態はＭＭＩＣの一例である。図１は、第１の実施形態に係る半導体装置の構成を示す図である。図１（ａ）は第１の実施形態の要素の一部のレイアウトを示し、図１（ｂ）は図１（ａ）中のＩ−Ｉ線に沿った断面を示し、図１（ｃ）は図１（ａ）中のＩＩ−ＩＩ線に沿った断面を示す。 (First embodiment)
First, the first embodiment will be described. The first embodiment is an example of an MMIC. FIG. 1 is a diagram illustrating a configuration of the semiconductor device according to the first embodiment. FIG. 1A shows a layout of a part of the elements of the first embodiment, FIG. 1B shows a cross section taken along line I-I in FIG. 1A, and FIG. Shows a cross section along the line II-II in FIG.

第１の実施形態に係る半導体装置１００には、図１に示すように、基板１０１並びに基板１０１の表面上のビアパッド１０３及び配線層１０４が含まれる。例えば、配線層１０４はビアパッド１０３の一部に乗り上げるように形成されている。基板１０１に、基板１０１の表面から裏面まで貫通するビアホール１１１が形成されている。ビアホール１１１はビアパッド１０３により塞がれている。つまり、ビアホール１１１の表面側の輪郭がビアパッド１０３の輪郭の内側にある。基板１０１とビアパッド１０３との間に、ビアホール１１１内の空間と基板１０１の表面上方の空間とを繋ぐ孔１２０が形成されている。孔１２０の一端がビアホール１１１に達し、孔１２０の他端がビアパッド１０３の縁に達している。つまり、エアブリッジ構造が設けられている。また、ビアパッド１０３の裏面に、孔１２０に繋がる段差１１７が形成されている。基板１０１の裏面上及びビアホール１１１の側面上にシード層１１２が形成され、シード層１１２上に配線層１１５が形成されている。シード層１１２及び配線層１１５がビアパッド１０３の裏面に接している。つまり、配線層１０４と配線層１１５とが電気的に接続されている。   As shown in FIG. 1, the semiconductor device 100 according to the first embodiment includes a substrate 101, a via pad 103 on the surface of the substrate 101, and a wiring layer 104. For example, the wiring layer 104 is formed so as to run over a part of the via pad 103. A via hole 111 penetrating from the front surface to the back surface of the substrate 101 is formed in the substrate 101. The via hole 111 is closed by the via pad 103. That is, the contour on the surface side of the via hole 111 is inside the contour of the via pad 103. A hole 120 is formed between the substrate 101 and the via pad 103 to connect the space in the via hole 111 and the space above the surface of the substrate 101. One end of the hole 120 reaches the via hole 111, and the other end of the hole 120 reaches the edge of the via pad 103. That is, an air bridge structure is provided. In addition, a step 117 connected to the hole 120 is formed on the back surface of the via pad 103. A seed layer 112 is formed on the back surface of the substrate 101 and the side surface of the via hole 111, and a wiring layer 115 is formed on the seed layer 112. The seed layer 112 and the wiring layer 115 are in contact with the back surface of the via pad 103. That is, the wiring layer 104 and the wiring layer 115 are electrically connected.

基板１０１は、例えばＧａＡｓ基板、Ｓｉ基板等の半導体基板である。ビアパッド１０３、配線層１０４及び配線層１１５の材料には、例えばＡｕ等の金属が用いられる。シード層１１２は、例えばＴｉ膜及びその上のＡｕ膜を含む。孔１２０の高さは、例えば１μｍ程度〜１０μｍ程度である。例えば、基板１０１の表面に形成されたトランジスタのソースに配線層１０４が接続され、配線層１１５が接地される。ビアパッド１０３は導電膜の一例であり、配線層１０４は第１の配線層の一例であり、配線層１１５は第２の配線層の一例である。   The substrate 101 is a semiconductor substrate such as a GaAs substrate or a Si substrate. As a material for the via pad 103, the wiring layer 104, and the wiring layer 115, for example, a metal such as Au is used. The seed layer 112 includes, for example, a Ti film and an Au film thereon. The height of the hole 120 is, for example, about 1 μm to about 10 μm. For example, the wiring layer 104 is connected to the source of a transistor formed on the surface of the substrate 101, and the wiring layer 115 is grounded. The via pad 103 is an example of a conductive film, the wiring layer 104 is an example of a first wiring layer, and the wiring layer 115 is an example of a second wiring layer.

この半導体装置１００は、例えば、実装基板に実装される。実装の際には、ろう材が設けられた実装基板を準備し、実装基板を加熱してろう材を溶融させ、溶融したろう材がビアホール１１１内に収まるように半導体装置１００を実装基板上に載置する。そして、冷却によりろう材を凝固させる。例えば、ろう材の量はビアホール１１１の容量よりも多めにしておく。   The semiconductor device 100 is mounted on a mounting substrate, for example. At the time of mounting, a mounting substrate provided with a brazing material is prepared, the mounting substrate is heated to melt the brazing material, and the semiconductor device 100 is placed on the mounting substrate so that the melted brazing material is accommodated in the via hole 111. Place. Then, the brazing material is solidified by cooling. For example, the amount of brazing material is set larger than the capacity of the via hole 111.

図２は、上記のような実装後の半導体装置１００の状態を示す図である。図２（ａ）は、図１（ａ）と同様に、要素の一部のレイアウトを示し、図２（ｂ）は図２（ａ）中のＩ−Ｉ線に沿った断面を示し、図２（ｃ）は図２（ａ）中のＩＩ−ＩＩ線に沿った断面を示す。上記のような実装では、図２に示すように、ＡｕＳｎ合金等のろう材５０２がビアホール１１１を満たす共に、孔１２０内にも入り込む。このとき、ビアホール１１１内の空間に存在していた空気は孔１２０を通じて基板１０１の表面上方の空間に抜ける。従って、実装に伴うビアパッド１０３の剥離は生じず、ビアホール１１１内の空間がろう材５０２により十分に満たされる。このため、所望の伝導性及び伝熱性を得ることができる。   FIG. 2 is a diagram showing a state of the semiconductor device 100 after mounting as described above. 2A shows the layout of a part of the elements, as in FIG. 1A, and FIG. 2B shows the cross section along the line I-I in FIG. 2 (c) shows a cross section taken along line II-II in FIG. 2 (a). In the above-described mounting, as shown in FIG. 2, a brazing material 502 such as an AuSn alloy fills the via hole 111 and also enters the hole 120. At this time, air existing in the space in the via hole 111 escapes to the space above the surface of the substrate 101 through the hole 120. Therefore, the peeling of the via pad 103 accompanying the mounting does not occur, and the space in the via hole 111 is sufficiently filled with the brazing material 502. For this reason, desired conductivity and heat conductivity can be obtained.

孔１２０が、ビアホール１１１の上方ではなく、基板１０１とビアパッド１０３との間に形成されているため、ビアホール１１１内に収まりきれないろう材５０２が孔１２０内に入り込んでも、ビアパッド１０３の表面には達しない。孔１２０内のろう材５０２は、配線層１１５と配線層１０４との間を流れる電流にほとんど影響を及ぼさない。このため、載置されてからの保持時間及びろう材５０２の量等のばらつきにより、孔１２０内に入り込むろう材５０２の量にばらつきが生じたとしても、そのことは問題とならない。また、ビアパッド１０３のビアホール１１１直上の部分に孔が形成されていないため、このような孔の存在に伴うインダクタの上昇は生じない。   Since the hole 120 is formed not between the via hole 111 but between the substrate 101 and the via pad 103, even if the brazing material 502 that cannot fit in the via hole 111 enters the hole 120, Not reach. The brazing material 502 in the hole 120 hardly affects the current flowing between the wiring layer 115 and the wiring layer 104. For this reason, even if the amount of the brazing material 502 entering the hole 120 varies due to variations in the holding time after placement and the amount of the brazing material 502, this does not cause a problem. In addition, since no hole is formed in a portion of the via pad 103 immediately above the via hole 111, the inductor does not rise due to the presence of such a hole.

次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図３Ａ乃至図３Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図４Ａ乃至図４Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図５Ａ乃至図５Ｂは、第１の実施形態に係る半導体装置の製造方法を工程順に示す図である。図３Ａ乃至図３Ｃは、図１（ａ）中のＩ−Ｉ線に沿った断面を示し、図４Ａ乃至図４Ｃは、図１（ａ）中のＩＩ−ＩＩ線に沿った断面を示し、図５Ａ乃至図５Ｂは、図１（ａ）と同様に、要素の一部のレイアウトを示す。   Next, a method for manufacturing the semiconductor device according to the first embodiment will be described. 3A to 3C are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment in the order of steps. 4A to 4C are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment in the order of steps. 5A to 5B are views showing the method of manufacturing the semiconductor device according to the first embodiment in the order of steps. 3A to 3C show a cross section taken along line I-I in FIG. 1A, FIGS. 4A to 4C show a cross section taken along line II-II in FIG. 5A to 5B show the layout of a part of the elements as in FIG.

先ず、図３Ａ（ａ）、図４Ａ（ａ）及び図５Ａ（ａ）に示すように、基板１０１上に犠牲層１０２を形成する。犠牲層１０２としては、例えば有機樹脂膜を形成する。犠牲層１０２の幅は数μｍ〜数１０μｍとし、高さは１μｍ程度〜１０μｍ程度とする。犠牲層１０２は、孔１２０を形成する予定の領域及びこの両端に繋がる領域に形成する。   First, as shown in FIGS. 3A (a), 4A (a), and 5A (a), a sacrificial layer 102 is formed on the substrate 101. As the sacrificial layer 102, for example, an organic resin film is formed. The width of the sacrificial layer 102 is several μm to several tens of μm, and the height is about 1 μm to 10 μm. The sacrificial layer 102 is formed in a region where the hole 120 is to be formed and a region connected to both ends thereof.

次いで、図３Ａ（ｂ）、図４Ａ（ｂ）及び図５Ａ（ｂ）に示すように、ビアパッド１０３を、犠牲層１０２の一部を覆うように基板１０１上に形成する。例えば、ビアパッド１０３は犠牲層１０２のビアホール１１１とは反対側の端部がビアパッド１０３の外側に露出するように形成される。ビアパッド１０３は、ビアホール１１１の基板１０１の表面側の輪郭を内包するように形成する。ビアパッド１０３は、例えば蒸着及びエッチングにより形成することができる。   Next, as shown in FIGS. 3A (b), 4A (b), and 5A (b), a via pad 103 is formed on the substrate 101 so as to cover a part of the sacrificial layer 102. For example, the via pad 103 is formed so that the end of the sacrificial layer 102 opposite to the via hole 111 is exposed to the outside of the via pad 103. The via pad 103 is formed so as to include the outline of the via hole 111 on the surface side of the substrate 101. The via pad 103 can be formed by, for example, vapor deposition and etching.

その後、図３Ａ（ｃ）、図４Ａ（ｃ）及び図５Ａ（ｃ）に示すように、基板１０１上にビアパッド１０３と接する配線層１０４を形成する。配線層１０４は、例えばビアパッド１０３の一部に乗り上げるように形成する。配線層１０４は、例えば蒸着及びエッチングにより形成することができる。   Thereafter, as shown in FIGS. 3A (c), 4A (c) and 5A (c), a wiring layer 104 in contact with the via pad 103 is formed on the substrate 101. The wiring layer 104 is formed so as to run over a part of the via pad 103, for example. The wiring layer 104 can be formed by vapor deposition and etching, for example.

続いて、図３Ａ（ｄ）、図４Ａ（ｄ）及び図５Ａ（ｄ）に示すように、基板１０１にビアホール１１１を、ビアホール１１１から犠牲層１０２の一部及びビアパッド１０３の一部が露出するように形成する。ビアホール１１１は、例えば裏面からのドライエッチングにより形成することができる。   Subsequently, as shown in FIGS. 3A (d), 4A (d), and 5A (d), the via hole 111 is exposed in the substrate 101, and a part of the sacrificial layer 102 and a part of the via pad 103 are exposed from the via hole 111. To form. The via hole 111 can be formed by dry etching from the back surface, for example.

次いで、図３Ｂ（ｅ）及び図４Ｂ（ｅ）に示すように、基板１０１の裏面上、ビアホール１１１の側面上、並びに犠牲層１０２及びビアパッド１０３のビアホール１１１から露出した面上に、シード層１１２を形成する。シード層１１２は、例えばスパッタリング法により形成することができる。シード層１１２の形成では、Ｔｉ膜を形成し、その上にＡｕ膜を形成する。   Next, as shown in FIGS. 3B (e) and 4B (e), the seed layer 112 is formed on the back surface of the substrate 101, on the side surface of the via hole 111, and on the surface exposed from the via hole 111 of the sacrificial layer 102 and the via pad 103. Form. The seed layer 112 can be formed by, for example, a sputtering method. In forming the seed layer 112, a Ti film is formed, and an Au film is formed thereon.

その後、図３Ｂ（ｆ）及び図４Ｂ（ｆ）に示すように、シード層１１２上にネガ型フォトレジスト層１１３を形成する。   Thereafter, as shown in FIGS. 3B (f) and 4B (f), a negative photoresist layer 113 is formed on the seed layer 112.

続いて、図３Ｂ（ｇ）、図４Ｂ（ｇ）及び図５Ｂ（ｅ）に示すように、ネガ型フォトレジスト層１１３上にマスク１１４を形成する。マスク１１４は、例えば、平面視で、シード層１１２のビアホール１１１の側面上の部分よりも内側に形成する。   Subsequently, as shown in FIGS. 3B (g), 4B (g), and 5B (e), a mask 114 is formed on the negative photoresist layer 113. For example, the mask 114 is formed inside the portion on the side surface of the via hole 111 of the seed layer 112 in a plan view.

次いで、ネガ型フォトレジスト層１１３の露光を行い、マスク１１４を除去し、ネガ型フォトレジスト層１１３の現像を行う。この結果、図３Ｂ（ｈ）及び図４Ｂ（ｈ）に示すように、ネガ型フォトレジスト層１１３のマスク１１４により覆われていた部分が除去され、マスク１１４により覆われていなかった部分が残存する。   Next, the negative photoresist layer 113 is exposed, the mask 114 is removed, and the negative photoresist layer 113 is developed. As a result, as shown in FIGS. 3B (h) and 4B (h), the portion of the negative photoresist layer 113 covered by the mask 114 is removed, and the portion not covered by the mask 114 remains. .

その後、ネガ型フォトレジスト層１１３をマスクとしてシード層１１２のイオンミリングを行うことにより、図３Ｃ（ｉ）及び図４Ｃ（ｉ）に示すように、シード層１１２の、犠牲層１０２及びビアパッド１０３のビアホール１１１側の面上の部分に開口部１１６を形成する。開口部１１６から、犠牲層１０２の一部及びビアパッド１０３の一部が露出する。   Thereafter, ion milling of the seed layer 112 is performed using the negative photoresist layer 113 as a mask, so that the sacrificial layer 102 and the via pad 103 of the seed layer 112 are formed as shown in FIGS. 3C (i) and 4C (i). An opening 116 is formed in a portion on the surface on the via hole 111 side. A part of the sacrificial layer 102 and a part of the via pad 103 are exposed from the opening 116.

続いて、図３Ｃ（ｊ）及び図４Ｃ（ｊ）に示すように、シード層１１２上、及びビアパッド１０３の開口部１１６から露出している面上に配線層１１５を形成する。配線層１１５は、例えば電解めっき法により形成することができる。このとき、犠牲層１０２の開口部１１６から露出している面上に配線層１１５は形成されない。   Subsequently, as shown in FIGS. 3C (j) and 4C (j), the wiring layer 115 is formed on the seed layer 112 and on the surface exposed from the opening 116 of the via pad 103. The wiring layer 115 can be formed by, for example, an electrolytic plating method. At this time, the wiring layer 115 is not formed on the surface exposed from the opening 116 of the sacrificial layer 102.

次いで、図３Ｃ（ｋ）、図４Ｃ（ｋ）及び図５Ｂ（ｆ）に示すように、ビアパッド１０３の縁及びビアホール１１１を通じて犠牲層１０２を除去することにより、孔１２０を形成する。   Next, as shown in FIGS. 3C (k), 4C (k), and 5B (f), the sacrificial layer 102 is removed through the edge of the via pad 103 and the via hole 111, thereby forming the hole 120.

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態はＭＭＩＣの一例である。図６は、第２の実施形態に係る半導体装置の構成を示す図である。図６（ａ）は第２の実施形態の要素の一部のレイアウトを示し、図６（ｂ）は図６（ａ）中のＩ−Ｉ線に沿った断面を示す。 (Second Embodiment)
Next, a second embodiment will be described. The second embodiment is an example of an MMIC. FIG. 6 is a diagram illustrating a configuration of a semiconductor device according to the second embodiment. FIG. 6A shows a layout of a part of the elements of the second embodiment, and FIG. 6B shows a cross section taken along the line II in FIG. 6A.

第２の実施形態に係る半導体装置２００には、図６に示すように、基板１０１並びに基板１０１の表面上のビアパッド２０３及び配線層１０４が含まれる。例えば、配線層１０４はビアパッド２０３の一部に乗り上げるように形成されている。基板１０１に、基板１０１の表面から裏面まで貫通するビアホール１１１が形成されている。ビアホール１１１はビアパッド２０３により塞がれている。つまり、ビアホール１１１の表面側の輪郭がビアパッド２０３の輪郭の内側にある。ビアパッド２０３には、平面視でビアホール１１１から離間した開口部２０５が形成されている。基板１０１とビアパッド２０３との間に、ビアホール１１１内の空間と基板１０１の表面上方の空間とを繋ぐ孔２２０が形成されている。孔２２０の一端がビアホール１１１に達し、孔２２０の他端が開口部２０５に達している。つまり、エアブリッジ構造が設けられている。また、ビアパッド２０３の裏面に、孔２２０に繋がる段差１１７が形成されている。基板１０１の裏面上及びビアホール１１１の側面上にシード層１１２が形成され、シード層１１２上に配線層１１５が形成されている。シード層１１２及び配線層１１５がビアパッド２０３の裏面に接している。つまり、配線層１０４と配線層１１５とが電気的に接続されている。   As shown in FIG. 6, the semiconductor device 200 according to the second embodiment includes a substrate 101, a via pad 203 on the surface of the substrate 101, and a wiring layer 104. For example, the wiring layer 104 is formed so as to run over a part of the via pad 203. A via hole 111 penetrating from the front surface to the back surface of the substrate 101 is formed in the substrate 101. The via hole 111 is closed by the via pad 203. That is, the contour on the surface side of the via hole 111 is inside the contour of the via pad 203. The via pad 203 has an opening 205 spaced from the via hole 111 in plan view. A hole 220 is formed between the substrate 101 and the via pad 203 to connect the space in the via hole 111 and the space above the surface of the substrate 101. One end of the hole 220 reaches the via hole 111, and the other end of the hole 220 reaches the opening 205. That is, an air bridge structure is provided. A step 117 connected to the hole 220 is formed on the back surface of the via pad 203. A seed layer 112 is formed on the back surface of the substrate 101 and the side surface of the via hole 111, and a wiring layer 115 is formed on the seed layer 112. The seed layer 112 and the wiring layer 115 are in contact with the back surface of the via pad 203. That is, the wiring layer 104 and the wiring layer 115 are electrically connected.

ビアパッド２０３の材料には、例えばＡｕ等の金属が用いられる。孔２２０の高さは、例えば１μｍ程度〜１０μｍ程度である。例えば、基板１０１の表面に形成されたトランジスタのソースに配線層１０４が接続され、配線層１１５が接地される。ビアパッド２０３は導電膜の一例であり、配線層１０４は第１の配線層の一例であり、配線層１１５は第２の配線層の一例である。   For example, a metal such as Au is used as the material of the via pad 203. The height of the hole 220 is, for example, about 1 μm to about 10 μm. For example, the wiring layer 104 is connected to the source of a transistor formed on the surface of the substrate 101, and the wiring layer 115 is grounded. The via pad 203 is an example of a conductive film, the wiring layer 104 is an example of a first wiring layer, and the wiring layer 115 is an example of a second wiring layer.

この半導体装置２００によっても、第１の実施形態に係る半導体装置１００と同様の効果が得られる。また、詳細は後述するが、孔２２０の一端をビアパッド２０３の縁まで到達させる必要がないため、ビアホール１１１からビアパッド２０３の縁までの距離が大きい場合でも、孔２２０を形成しやすいという効果も得られる。   Also by this semiconductor device 200, the same effect as the semiconductor device 100 according to the first embodiment can be obtained. Although details will be described later, since it is not necessary to make one end of the hole 220 reach the edge of the via pad 203, the effect of easily forming the hole 220 is obtained even when the distance from the via hole 111 to the edge of the via pad 203 is large. It is done.

次に、第２の実施形態に係る半導体装置を製造する方法について説明する。図７Ａ乃至図７Ｂは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図８Ａ乃至図８Ｂは、第２の実施形態に係る半導体装置の製造方法を工程順に示す図である。図７Ａ乃至図７Ｂは、図６（ａ）中のＩ−Ｉ線に沿った断面を示し、図８Ａ乃至図８Ｂは、図６（ａ）と同様に、要素の一部のレイアウトを示す。   Next, a method for manufacturing the semiconductor device according to the second embodiment will be described. 7A to 7B are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the second embodiment in the order of steps. 8A to 8B are views showing the method of manufacturing the semiconductor device according to the second embodiment in the order of steps. 7A to 7B show a cross section taken along the line I-I in FIG. 6A, and FIGS. 8A to 8B show a layout of a part of the elements as in FIG. 6A.

先ず、図７Ａ（ａ）及び図８Ａ（ａ）に示すように、基板１０１上に犠牲層２０２を形成する。犠牲層２０２としては、例えば有機樹脂膜を形成する。犠牲層２０２の幅は数μｍ〜数１０μｍとし、高さは１μｍ程度〜１０μｍ程度とする。犠牲層２０２は、孔２２０を形成する予定の領域及びこの両端に繋がる領域に形成する。   First, as shown in FIGS. 7A (a) and 8A (a), a sacrificial layer 202 is formed on a substrate 101. FIG. As the sacrificial layer 202, for example, an organic resin film is formed. The width of the sacrificial layer 202 is several μm to several tens of μm, and the height is about 1 μm to 10 μm. The sacrificial layer 202 is formed in a region where the hole 220 is to be formed and a region connected to both ends thereof.

次いで、図７Ａ（ｂ）及び図８Ａ（ｂ）に示すように、開口部２０５を備えたビアパッド２０３を、犠牲層２０２の一部を覆うように基板１０１上に形成する。例えば、ビアパッド２０３は犠牲層２０２のビアホール１１１とは反対側の端部が開口部２０５から露出するように形成される。ビアパッド２０３は、ビアホール１１１の基板１０１の表面側の輪郭を内包するように形成する。ビアパッド２０３は、例えば蒸着及びエッチングにより形成することができる。   Next, as shown in FIGS. 7A (b) and 8A (b), a via pad 203 having an opening 205 is formed on the substrate 101 so as to cover a part of the sacrificial layer 202. For example, the via pad 203 is formed so that the end of the sacrificial layer 202 opposite to the via hole 111 is exposed from the opening 205. The via pad 203 is formed so as to include the outline of the via hole 111 on the surface side of the substrate 101. The via pad 203 can be formed by, for example, vapor deposition and etching.

その後、図７Ａ（ｃ）及び図８Ａ（ｃ）に示すように、基板１０１上にビアパッド２０３と接する配線層１０４を形成する。配線層１０４は、例えばビアパッド２０３の一部に乗り上げるように形成する。配線層１０４は、例えば蒸着及びエッチングにより形成することができる。   Thereafter, as shown in FIGS. 7A (c) and 8A (c), a wiring layer 104 in contact with the via pad 203 is formed on the substrate 101. The wiring layer 104 is formed so as to run over a part of the via pad 203, for example. The wiring layer 104 can be formed by vapor deposition and etching, for example.

続いて、図７Ａ（ｄ）及び図８Ａ（ｄ）に示すように、基板１０１にビアホール１１１を、ビアホール１１１から犠牲層２０２の一部及びビアパッド２０３の一部が露出するように形成する。ビアホール１１１は、例えば裏面からのドライエッチングにより形成することができる。   Subsequently, as shown in FIGS. 7A (d) and 8A (d), a via hole 111 is formed in the substrate 101 so that a part of the sacrificial layer 202 and a part of the via pad 203 are exposed from the via hole 111. The via hole 111 can be formed by dry etching from the back surface, for example.

次いで、図７Ｂ（ｅ）及び図８Ｂ（ｅ）に示すように、第１の実施形態と同様にして、シード層１１２の形成からマスク１１４の形成までの処理を行う。その後、図７Ｂ（ｆ）に示すように、第１の実施形態と同様にして、ネガ型フォトレジスト層１１３の露光及び現像並びにシード層１１２のイオンミリングを行う。続いて、図７Ｂ（ｇ）に示すように、第１の実施形態と同様にして、配線層１１５を形成する。このとき、犠牲層２０２の開口部１１６から露出している面上に配線層１１５は形成されない。   Next, as shown in FIGS. 7B (e) and 8B (e), the processes from the formation of the seed layer 112 to the formation of the mask 114 are performed in the same manner as in the first embodiment. Thereafter, as shown in FIG. 7B (f), exposure and development of the negative photoresist layer 113 and ion milling of the seed layer 112 are performed as in the first embodiment. Subsequently, as shown in FIG. 7B (g), the wiring layer 115 is formed in the same manner as in the first embodiment. At this time, the wiring layer 115 is not formed on the surface exposed from the opening 116 of the sacrificial layer 202.

次いで、図７Ｂ（ｈ）及び図８Ｂ（ｆ）に示すように、開口部２０５及びビアホール１１１を通じて犠牲層２０２を除去することにより、孔２２０を形成する。   Next, as shown in FIGS. 7B (h) and 8B (f), the sacrificial layer 202 is removed through the opening 205 and the via hole 111, thereby forming a hole 220.

第１の実施形態では、犠牲層１０２がビアホール１１１の他にビアパッド１０３の縁を通じて除去されるのに対し、第２の実施形態では、犠牲層２０２がビアホール１１１の他に開口部２０５を通じて除去される。従って、コプレーナマイクロストリップに用いられる場合のように、ビアホール１１１からビアパッド２０３の縁までの距離が大きい場合でも、所望の長さの孔２２０が得られる位置に開口部２０５を形成すれば、犠牲層２０２を必要以上に長く形成する必要がない。このため、犠牲層２０２を容易に除去することが可能であり、孔２２０を容易に形成することができる。例えば、図９に示すように、ビアパッド４０３の中心にビアホール４１１がある半導体装置を製造するとする。また、ビアホール４１１とビアパッド４０３の縁とを繋ぐ孔４２０、及びビアホール４１１とビアパッド４０３の縁よりも内側の開口部４０５とを繋ぐ孔４２１を形成するとする。また、孔４２１の長さが孔４２０の長さの１／２であり、孔４２１の長さはろう材のビアパッド４０３の表面への濡れ広がりを抑制するのに十分であるとする。この場合、孔４２１を形成するために除去する犠牲層の量は、孔４２０を形成するために除去する犠牲層の量の１／２ですむ。   In the first embodiment, the sacrificial layer 102 is removed through the edge of the via pad 103 in addition to the via hole 111, whereas in the second embodiment, the sacrificial layer 202 is removed through the opening 205 in addition to the via hole 111. The Therefore, even when the distance from the via hole 111 to the edge of the via pad 203 is large as in the case of a coplanar microstrip, if the opening 205 is formed at a position where the hole 220 having a desired length is obtained, the sacrificial layer It is not necessary to form 202 longer than necessary. For this reason, the sacrificial layer 202 can be easily removed, and the hole 220 can be easily formed. For example, as shown in FIG. 9, it is assumed that a semiconductor device having a via hole 411 at the center of the via pad 403 is manufactured. Also, a hole 420 that connects the via hole 411 and the edge of the via pad 403 and a hole 421 that connects the opening 405 inside the edge of the via hole 411 and the via pad 403 are formed. Further, it is assumed that the length of the hole 421 is ½ of the length of the hole 420, and the length of the hole 421 is sufficient to suppress the wetting and spreading of the brazing material to the surface of the via pad 403. In this case, the amount of the sacrificial layer to be removed to form the hole 421 may be ½ of the amount of the sacrificial layer to be removed to form the hole 420.

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態はＭＭＩＣの一例である。第３の実施形態はＭＭＩＣの一例である。図１０は、第３の実施形態に係る半導体装置の構成を示す図である。図１０（ａ）は第３の実施形態の要素の一部のレイアウトを示し、図１０（ｂ）は図１０（ａ）中のＩ−Ｉ線に沿った断面図である。 (Third embodiment)
Next, a third embodiment will be described. The third embodiment is an example of an MMIC. The third embodiment is an example of an MMIC. FIG. 10 is a diagram illustrating a configuration of a semiconductor device according to the third embodiment. FIG. 10A shows a layout of a part of the elements of the third embodiment, and FIG. 10B is a cross-sectional view taken along the line II in FIG.

第３の実施形態に係る半導体装置３００では、図１０に示すように、孔１２０に段差３１７が繋がっている。第１の実施形態では、複数の段差１１７が、平面視でビアホール１１１の内側において互いに繋がっているのに対し、第３の実施形態では、複数の段差３１７が繋がらずに、互いから離間している。他の構成は第１の実施形態と同様である。   In the semiconductor device 300 according to the third embodiment, a step 317 is connected to the hole 120 as shown in FIG. In the first embodiment, the plurality of steps 117 are connected to each other inside the via hole 111 in a plan view, whereas in the third embodiment, the plurality of steps 317 are not connected but separated from each other. Yes. Other configurations are the same as those of the first embodiment.

この半導体装置３００によっても、第１の実施形態に係る半導体装置１００と同様の効果が得られる。   This semiconductor device 300 can provide the same effects as those of the semiconductor device 100 according to the first embodiment.

次に、第３の実施形態に係る半導体装置を製造する方法について説明する。図１１Ａ乃至図１１Ｂは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１２は、第３の実施形態に係る半導体装置の製造方法を工程順に示す図である。図１１Ａ乃至図１１Ｂは、図１０（ａ）中のＩ−Ｉ線に沿った断面を示し、図１２は、図１０（ａ）と同様に、要素の一部のレイアウトを示す。   Next, a method for manufacturing the semiconductor device according to the third embodiment will be described. FIG. 11A to FIG. 11B are cross-sectional views showing a method of manufacturing a semiconductor device according to the third embodiment in the order of steps. FIG. 12 is a diagram illustrating the semiconductor device manufacturing method according to the third embodiment in the order of steps. 11A to 11B show a cross section taken along the line I-I in FIG. 10A, and FIG. 12 shows a layout of a part of the elements as in FIG. 10A.

先ず、図１１Ａ（ａ）及び図１２（ａ）に示すように、基板１０１上の複数箇所に犠牲層３０２を互いに離間するようにして形成する。犠牲層３０２としては、例えば有機樹脂膜を形成する。犠牲層３０２の幅は数μｍ〜数１０μｍとし、高さは１μｍ程度〜１０μｍ程度とする。犠牲層３０２は、孔１２０を形成する予定の領域及びこのビアホール１１１側の端に繋がる領域に形成する。   First, as shown in FIGS. 11A (a) and 12 (a), sacrificial layers 302 are formed at a plurality of locations on the substrate 101 so as to be separated from each other. As the sacrificial layer 302, for example, an organic resin film is formed. The width of the sacrificial layer 302 is several μm to several tens of μm, and the height is about 1 μm to 10 μm. The sacrificial layer 302 is formed in a region where the hole 120 is to be formed and a region connected to the end on the via hole 111 side.

次いで、図１１Ａ（ｂ）及び図１２（ｂ）に示すように、ビアパッド１０３を、犠牲層１０２の一部を覆うように基板１０１上に形成する。例えば、ビアパッド１０３は犠牲層１０２のビアホール１１１とは反対側の端部がビアパッド１０３の縁と重なり合うように形成される。ビアパッド１０３は、ビアホール１１１の基板１０１の表面側の輪郭を内包するように形成する。ビアパッド１０３は、例えば蒸着及びエッチングにより形成することができる。   Next, as shown in FIGS. 11A (b) and 12 (b), a via pad 103 is formed on the substrate 101 so as to cover a part of the sacrificial layer 102. For example, the via pad 103 is formed so that the end of the sacrificial layer 102 opposite to the via hole 111 overlaps the edge of the via pad 103. The via pad 103 is formed so as to include the outline of the via hole 111 on the surface side of the substrate 101. The via pad 103 can be formed by, for example, vapor deposition and etching.

その後、図１１Ａ（ｃ）及び図１２（ｃ）に示すように、第１の実施形態と同様にして、配線層１０４の形成からビアホール１１１の形成までの処理を行う。続いて、図１１Ａ（ｄ）に示すように、第１の実施形態と同様にして、シード層１１２の形成からマスク１１４の形成までの処理を行う。次いで、図１１Ｂ（ｅ）に示すように、第１の実施形態と同様にして、ネガ型フォトレジスト層１１３の露光及び現像を行う。   Thereafter, as shown in FIGS. 11A and 11C, the processes from the formation of the wiring layer 104 to the formation of the via hole 111 are performed in the same manner as in the first embodiment. Subsequently, as shown in FIG. 11A (d), similarly to the first embodiment, the processes from the formation of the seed layer 112 to the formation of the mask 114 are performed. Next, as shown in FIG. 11B (e), the negative photoresist layer 113 is exposed and developed in the same manner as in the first embodiment.

その後、第１の実施形態と同様にして、シード層１１２のイオンミリングを行うことにより、図１１Ｂ（ｆ）に示すように、シード層１１２の、犠牲層３０２及びビアパッド１０３のビアホール１１１側の面上の部分に開口部１１６を形成する。開口部１１６から、犠牲層３０２の一部及びビアパッド１０３の一部が露出する。   Thereafter, by performing ion milling of the seed layer 112 in the same manner as in the first embodiment, the surface of the seed layer 112 on the side of the via hole 111 of the sacrificial layer 302 and the via pad 103 as shown in FIG. 11B (f). An opening 116 is formed in the upper part. A part of the sacrificial layer 302 and a part of the via pad 103 are exposed from the opening 116.

続いて、図１１Ｂ（ｇ）に示すように、シード層１１２上、及びビアパッド１０３の開口部１１６から露出している面上に配線層１１５を形成する。配線層１１５は、例えば電解めっき法により形成することができる。このとき、犠牲層３０２の開口部１１６から露出している面上に配線層１１５は形成されない。   Subsequently, as shown in FIG. 11B (g), a wiring layer 115 is formed on the seed layer 112 and on the surface exposed from the opening 116 of the via pad 103. The wiring layer 115 can be formed by, for example, an electrolytic plating method. At this time, the wiring layer 115 is not formed on the surface exposed from the opening 116 of the sacrificial layer 302.

次いで、図１１Ｂ（ｈ）及び図１２（ｄ）に示すように、ビアパッド１０３の縁及びビアホール１１１を通じて犠牲層３０２を除去することにより、孔１２０を形成する。   Next, as shown in FIGS. 11B (h) and 12 (d), the sacrifice layer 302 is removed through the edge of the via pad 103 and the via hole 111, thereby forming the hole 120.

第２の実施形態において、第３の実施形態のように、互いに繋がらず、互いから独立するように複数の犠牲層を形成してもよい。   In the second embodiment, as in the third embodiment, a plurality of sacrificial layers may be formed so as not to be connected to each other and to be independent from each other.

第１〜第３の実施形態では、孔１２０又は孔２２０が複数箇所に設けられているが、孔１２０又は孔２２０が一箇所のみに設けられていてもよい。   In 1st-3rd embodiment, although the hole 120 or the hole 220 is provided in multiple places, the hole 120 or the hole 220 may be provided only in one place.

次に、本願発明者が行ったシミュレーションについて説明する。このシミュレーションでは、図１３に示す２種類の構造について、ビアホールにおけるＳ２１の位相回転（度）及び配線層１０４にソースが接続されたトランジスタの最大利得（ｄＢ）を求めた。図１３（ａ）に示す実施例は第１の実施形態に相当し、図１３（ｂ）の構造はビアパッドが設けられていない参考例である。図１４（ａ）に示すように、実施例のＳ２１の位相回転は比較例のそれよりも小さかった。このことは、実施例によればインダクタンスを低減することができることを示している。また、図１４（ｂ）に示すように、実施例の最大利得は比較例のそれよりも大きかった。特に６０ＧＨｚでは、約３ｄＢの差が生じ、実施例の最大利得が比較例のそれの２倍程度であった。このことは、実施例によれば広帯域動作を実現することができることを示している。   Next, a simulation performed by the inventor will be described. In this simulation, for the two types of structures shown in FIG. 13, the phase rotation (degree) of S21 in the via hole and the maximum gain (dB) of the transistor whose source is connected to the wiring layer 104 were obtained. The example shown in FIG. 13A corresponds to the first embodiment, and the structure of FIG. 13B is a reference example in which no via pad is provided. As shown in FIG. 14A, the phase rotation of S21 of the example was smaller than that of the comparative example. This indicates that the inductance can be reduced according to the embodiment. Further, as shown in FIG. 14B, the maximum gain of the example was larger than that of the comparative example. In particular, at 60 GHz, a difference of about 3 dB occurred, and the maximum gain of the example was about twice that of the comparative example. This indicates that wideband operation can be realized according to the embodiment.

以下、本発明の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

（付記１）
基板と、
前記基板の表面上の導電膜と、
を有し、
前記基板には、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールが形成されており、
前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔が形成されていることを特徴とする半導体装置。 (Appendix 1)
A substrate,
A conductive film on the surface of the substrate;
Have
In the substrate, a via hole penetrating from the front surface to the back surface and closed by the conductive film is formed,
A hole is formed between the substrate and the conductive film to connect the space in the via hole and the space above the surface.

（付記２）
前記導電膜に電気的に接続された前記表面上の第１の配線層と、
前記導電膜に電気的に接続された前記裏面上の第２の配線層と、
を有することを特徴とする付記１に記載の半導体装置。 (Appendix 2)
A first wiring layer on the surface electrically connected to the conductive film;
A second wiring layer on the back surface electrically connected to the conductive film;
The semiconductor device according to appendix 1, wherein:

（付記３）
前記第１の配線層は前記表面に設けられたトランジスタのソースに接続されることを特徴とする付記２に記載の半導体装置。 (Appendix 3)
The semiconductor device according to appendix 2, wherein the first wiring layer is connected to a source of a transistor provided on the surface.

（付記４）
前記第２の配線層が接地されることを特徴とする付記２又は３に記載の半導体装置。 (Appendix 4)
4. The semiconductor device according to appendix 2 or 3, wherein the second wiring layer is grounded.

（付記５）
前記基板と前記導電膜との間の複数箇所に前記孔が形成されていることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。 (Appendix 5)
The semiconductor device according to any one of appendices 1 to 4, wherein the hole is formed at a plurality of locations between the substrate and the conductive film.

（付記６）
前記導電膜の平面視で前記ビアホールから離間した部分に前記孔に連通する開口部が形成されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。 (Appendix 6)
6. The semiconductor device according to any one of appendices 1 to 5, wherein an opening communicating with the hole is formed in a portion spaced from the via hole in plan view of the conductive film.

（付記７）
基板の表面上に導電膜を形成する工程と、
前記基板に、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールを形成する工程と、
前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 (Appendix 7)
Forming a conductive film on the surface of the substrate;
Forming a via hole penetrating from the front surface to the back surface of the substrate and closed by the conductive film;
Forming a hole connecting the space in the via hole and the space above the surface between the substrate and the conductive film;
A method for manufacturing a semiconductor device, comprising:

（付記８）
前記導電膜に電気的に接続される第１の配線層を前記表面上に形成する工程と、
前記導電膜に電気的に接続される第２の配線層を前記裏面上に形成する工程と、
を有することを特徴とする付記７に記載の半導体装置の製造方法。 (Appendix 8)
Forming a first wiring layer electrically connected to the conductive film on the surface;
Forming a second wiring layer electrically connected to the conductive film on the back surface;
Item 8. The method for manufacturing a semiconductor device according to appendix 7, wherein:

（付記９）
前記孔を形成する工程は、前記導電膜を形成する工程の前に、犠牲層を前記表面上に形成する工程を有し、
前記導電膜は、前記犠牲層の一部が前記表面上方の空間に露出するように形成し、
前記ビアホールは、前記犠牲層の一部が前記ビアホール内の空間に露出するように形成し、
前記孔を形成する工程は、前記導電膜及び前記ビアホールの形成後に、前記犠牲層を除去する工程を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。 (Appendix 9)
The step of forming the hole has a step of forming a sacrificial layer on the surface before the step of forming the conductive film,
The conductive film is formed so that a part of the sacrificial layer is exposed in the space above the surface,
The via hole is formed so that a part of the sacrificial layer is exposed to a space in the via hole,
The method of manufacturing a semiconductor device according to appendix 7 or 8, wherein the step of forming the hole includes a step of removing the sacrificial layer after the formation of the conductive film and the via hole.

１００、２００、３００：半導体装置
１０１：基板
１０２、２０２、３０２：犠牲層
１０３、２０３：ビアパッド
１０４、１１５：配線層
１２０、２２０：孔
２０５：開口部 100, 200, 300: Semiconductor device 101: Substrate 102, 202, 302: Sacrificial layer 103, 203: Via pad 104, 115: Wiring layer 120, 220: Hole 205: Opening

Claims (7)

基板と、
前記基板の表面上の導電膜と、
を有し、
前記基板には、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールが形成されており、
前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔が形成され、前記ビアホール内がろう材で充填されていることを特徴とする半導体装置。 A substrate,
A conductive film on the surface of the substrate;
Have
In the substrate, a via hole penetrating from the front surface to the back surface and closed by the conductive film is formed,
A semiconductor device , wherein a hole connecting the space in the via hole and the space above the surface is formed between the substrate and the conductive film, and the via hole is filled with a brazing material . 前記導電膜に電気的に接続された前記表面上の第１の配線層と、
前記導電膜に電気的に接続された前記裏面上の第２の配線層と、
を有することを特徴とする請求項１に記載の半導体装置。 A first wiring layer on the surface electrically connected to the conductive film;
A second wiring layer on the back surface electrically connected to the conductive film;
The semiconductor device according to claim 1, comprising: 前記基板と前記導電膜との間の複数箇所に前記孔が形成されていることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the hole is formed at a plurality of locations between the substrate and the conductive film. 前記導電膜の平面視で前記ビアホールから離間した部分に前記孔に連通する開口部が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein an opening communicating with the hole is formed in a portion spaced from the via hole in a plan view of the conductive film. 基板の表面上に導電膜を形成する工程と、
前記基板に、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールを形成する工程と、
前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔を形成し、前記ビアホール内をろう材で充填する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a conductive film on the surface of the substrate;
Forming a via hole penetrating from the front surface to the back surface of the substrate and closed by the conductive film;
Forming a hole connecting the space in the via hole and the space above the surface between the substrate and the conductive film, and filling the via hole with a brazing material ;
A method for manufacturing a semiconductor device, comprising: 前記導電膜に電気的に接続される第１の配線層を前記表面上に形成する工程と、
前記導電膜に電気的に接続される第２の配線層を前記裏面上に形成する工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。 Forming a first wiring layer electrically connected to the conductive film on the surface;
Forming a second wiring layer electrically connected to the conductive film on the back surface;
The method of manufacturing a semiconductor device according to claim 5, wherein: 前記孔を形成する工程は、前記導電膜を形成する工程の前に、犠牲層を前記表面上に形成する工程を有し、
前記導電膜は、前記犠牲層の一部が前記表面上方の空間に露出するように形成し、
前記ビアホールは、前記犠牲層の一部が前記ビアホール内の空間に露出するように形成し、
前記孔を形成する工程は、前記導電膜及び前記ビアホールの形成後に、前記犠牲層を除去する工程を有することを特徴とする請求項５又は６に記載の半導体装置の製造方法。 The step of forming the hole has a step of forming a sacrificial layer on the surface before the step of forming the conductive film,
The conductive film is formed so that a part of the sacrificial layer is exposed in the space above the surface,
The via hole is formed so that a part of the sacrificial layer is exposed to a space in the via hole,
7. The method of manufacturing a semiconductor device according to claim 5, wherein the step of forming the hole includes a step of removing the sacrificial layer after forming the conductive film and the via hole.
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