JP6309621B2 - メモリシステムにおける電力消費を節約するためのシステムおよび方法 - Google Patents
メモリシステムにおける電力消費を節約するためのシステムおよび方法 Download PDFInfo
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Description
本出願は、2013年10月24日に出願された、「SYSTEM AND METHOD FOR PROVIDING MULTI-USER POWER SAVING CODEBOOK OPTIMIZATION」と題する、同時係属米国特許出願第 号(Qualcomm参照番号133990U2)に関する。
動的電力=kCV2f*密度、ここで
k=データ活動係数
C=負荷キャパシタンス
V=電圧
f=周波数またはトグルレート
密度=ギガバイト(GB)単位の総容量
式1
102 システムオンチップ(SoC)
104 DRAMメモリシステム
105 SoCバス
106 メモリクライアント
108 エンコーダ
110a 物理レイヤまたは入力/出力デバイス(PHY/IO)
110b 物理レイヤまたは入力/出力デバイス(PHY/IO)
110c 物理レイヤまたは入力/出力デバイス(PHY/IO)
112a 物理レイヤまたは入力/出力デバイス(PHY/IO)
112b 物理レイヤまたは入力/出力デバイス(PHY/IO)
112c 物理レイヤまたは入力/出力デバイス(PHY/IO)
114 接続
116 接続
118 接続
120 周辺インターフェース
122 デコーダ
124 コアメモリアレイ
202 クロック
204 MALトランザクション
302 非圧縮データ
304 圧縮データ
322 SoC
328 ディスプレイコントローラ
330 タッチスクリーンコントローラ
334 ビデオエンコーダ
336 ビデオ増幅器
338 ビデオポート
340 ユニバーサルシリアルバス(USB)コントローラ
342 USBポート
346 加入者識別モジュール(SIM)カード
348 デジタルカメラ
350 ステレオオーディオコーダ-デコーダ(コーデック)
352 オーディオ増幅器
354 第1のステレオスピーカ
356 第2のステレオスピーカ
358 マイクロフォン増幅器
360 マイクロフォン
362 周波数変調(「FM」)ラジオチューナ
364 FMアンテナ
366 ステレオヘッドフォン
368 無線周波(RF)トランシーバ
370 RFスイッチ
372 RFアンテナ
374 キーパッド
376 マイクロフォン付きモノヘッドセット
378 バイブレータデバイス
380 電源
388 ネットワークカード
400 方法
402 ブロック
404 ブロック
406 ブロック
408 ブロック
410 第0のコア
412 第1のコア
414 第Nのコア
500 ハフマンツリー
502 ブロック
504 ブロック
506 ブロック
508 ブロック
510 ブロック
512 ブロック
514 ブロック
602 非圧縮MAL
604 圧縮MAL
702 非圧縮MAL
704 圧縮MAL
802 接続
804 プログラマブルハフマン係数表
806 接続
808 接続
810 連結/バッファ
812 接続
814 ゼロパディング構成要素
816 接続
818 カウンタ
820 Cビット生成器
822 接続
902 バッファ&左シフト構成要素
904 接続
905 プログラマブル逆ハフマン係数表
906 接続
908 接続
1000 表
1100 表
1102 クライアント名フィールド
1104 マスタID(MID)フィールド
1106 圧縮イネーブルビットフィールド
1108 トランザクションの総数フィールド
1109 非圧縮トランザクションの総数フィールド
1200 ポータブルコンピューティングデバイス(PCD)
1202 マルチコアCPU
1204 メモリ
1206 タッチスクリーンディスプレイ
1300 コンピュータシステム
1302 コンピューティングデバイス
1304 ユーザ
1304a ユーザ
1304b ユーザ
1304c ユーザ
1304n ユーザ
1306 サーバ
1308 通信ネットワーク
1310 クライアントエンコーダ最適化モジュール
1312 ネットワークインターフェースデバイス
1314 サーバエンコーダ最適化モジュール
1316 サーバデータベース
1402 ユーザID
1404 デバイスメモリイメージ
1406 コードブック
1407 コードブック圧縮統計データ
1408 デバイス/ユーザメトリック
1502 コードパターン
1504 コードワード
1602 ブロック
1604 ブロック
1606 ブロック
1608 ブロック
1610 ブロック
1700 情報
1702 デバイスメトリック
1704 値
1706 値
1708 値
Claims (26)
- ダイナミックランダムアクセスメモリ(DRAM)の非コア電力消費を削減するための方法であって、
システムオンチップ(SoC)に結合されたダイナミックランダムアクセスメモリ(DRAM)メモリシステムにアクセスするための、前記SoCに存在する1つまたは複数のメモリクライアントからメモリデータを受信するステップと、
前記DRAMメモリシステムに前記メモリデータを記憶する前に、エントロピー符号化アルゴリズムを含む圧縮方式を有するエンコーダにより、前記受信されたメモリデータを符号化してビットトランザクションの数を削減することによって、前記受信されたメモリデータによって規定されたデータ活動係数を低減するステップであって、前記エンコーダは、前記SoC上に存在するとともに、バイトごとのデータの適合のための前記エントロピー符号化アルゴリズムに基づくコードワードを有するプログラマブルコードブックを含む、ステップと、
バスを介して前記DRAMメモリシステムに前記符号化されたメモリデータを供給するステップであって、前記DRAMメモリシステムは、前記符号化されたメモリデータを復号化するためのデコーダを含む、ステップと、
前記符号化されたメモリデータが前記DRAMメモリシステムに受信された後、前記DRAMメモリシステムが、前記圧縮方式に従って、前記符号化されたメモリデータを前記受信されたメモリデータに復号するステップと、
前記DRAMメモリシステムが、前記メモリデータを、復号された形式で前記DRAMのメモリ構成要素に記憶するステップであって、前記エントロピー符号化アルゴリズムを含む前記圧縮方式を有する前記エンコーダからのデータ活動の低減が、前記メモリシステムの非コア電力消費を削減する、ステップと
を含む、方法。 - 前記圧縮方式を有する前記エンコーダにより、前記受信されたメモリデータを符号化する前記ステップが、前記DRAMメモリシステムによって規定された最小アクセス長(MAL)トランザクションごとに、前記受信されたメモリデータのあらかじめ定義されたバイトサイズに関連付けられたビットパターンが、前記圧縮方式に関連付けられた複数のあらかじめ定義されたコードワードのうちの1つに適合するかどうかを判定するステップを含む、請求項1に記載の方法。
- 前記ビットパターンが前記あらかじめ定義されたコードワードのうちの1つに適合する場合、前記適合するあらかじめ定義されたコードワードを用いて前記ビットパターンを符号化する、請求項2に記載の方法。
- 前記受信されたメモリデータを符号化する前記ステップが、前記DRAMメモリシステムによって規定された前記MALトランザクションのサイズに基づいて、前記符号化されたメモリデータをゼロパディングするステップをさらに含む、請求項2に記載の方法。
- 前記受信されたメモリデータを符号化する前記ステップが、最小アクセス長(MAL)トランザクション用の前記符号化されたメモリデータが圧縮されていることを識別する圧縮ビットを生成するステップをさらに含む、請求項1に記載の方法。
- 連結バッファモジュールが、前記MALトランザクション用の前記符号化されたメモリデータと前記圧縮ビットを連結するステップをさらに含む、請求項5に記載の方法。
- ダイナミックランダムアクセスメモリ(DRAM)の非コア電力消費を削減するためのシステムであって、
システムオンチップ(SoC)に結合されたダイナミックランダムアクセスメモリ(DRAM)メモリシステムにアクセスするための、前記SoCに存在する1つまたは複数のメモリクライアントからメモリデータを受信するための手段と、
前記DRAMメモリシステムに前記メモリデータを記憶する前に、エントロピー符号化アルゴリズムを含む圧縮方式を有するエンコーダにより、前記受信されたメモリデータを符号化してビットトランザクションの数を削減するための手段を含む、前記受信されたメモリデータによって規定されたデータ活動係数を低減するためのエンコーダであって、前記エンコーダは、前記SoC上に存在するとともに、バイトごとのデータの適合のための前記エントロピー符号化アルゴリズムに基づくコードワードを有するプログラマブルコードブックを含む、エンコーダと、
バスを介して前記DRAMメモリシステムに前記符号化されたメモリデータを供給するための手段であって、前記DRAMメモリシステムは、前記符号化されたメモリデータを復号化するためのデコーダを含む、手段と、
前記符号化されたメモリデータが前記DRAMメモリシステムに受信された後、前記圧縮方式に従って、前記符号化されたメモリデータを前記受信されたメモリデータに復号するための手段と、
前記メモリデータを、復号された形式で前記DRAMのメモリ構成要素に記憶する前記DRAMメモリシステムであって、前記エントロピー符号化アルゴリズムを含む前記圧縮方式を有する前記エンコーダからのデータ活動の低減が、前記メモリシステムの非コア電力消費を削減する、前記DRAMメモリシステムと
を備える、システム。 - 前記エンコーダは、前記DRAMメモリシステムによって規定された最小アクセス長(MAL)トランザクションごとに、前記受信されたメモリデータのあらかじめ定義されたバイトサイズに関連付けられたビットパターンが、前記圧縮方式に関連付けられた複数のあらかじめ定義されたコードワードのうちの1つに適合するかどうかを判定するための手段をさらに備える、請求項7に記載のシステム。
- 前記ビットパターンが前記あらかじめ定義されたコードワードのうちの1つに適合する場合、前記適合するあらかじめ定義されたコードワードを用いて前記ビットパターンを符号化する、請求項8に記載のシステム。
- 前記受信されたメモリデータを符号化するための前記手段が、前記DRAMメモリシステムによって規定された前記MALトランザクションのサイズに基づいて、前記符号化されたメモリデータをゼロパディングするステップをさらに備える、請求項8に記載のシステム。
- 前記受信されたメモリデータを符号化するための前記手段が、最小アクセス長(MAL)トランザクション用の前記符号化されたメモリデータが圧縮されていることを識別する圧縮ビットを生成するステップをさらに備える、請求項7に記載のシステム。
- 連結バッファモジュールが、前記MALトランザクション用の前記符号化されたメモリデータと前記圧縮ビットを連結する、請求項11に記載のシステム。
- コンピュータ可読プログラムコードを含むコンピュータプログラムであって、前記コンピュータ可読プログラムコードが、ダイナミックランダムアクセスメモリ(DRAM)の非コア電力消費を削減するための方法を実施するために実行されるように適合され、前記方法が、
システムオンチップ(SoC)に結合されたダイナミックランダムアクセスメモリ(DRAM)メモリシステムにアクセスするための、前記SoCに存在する1つまたは複数のメモリクライアントからメモリデータを受信するステップと、
前記DRAMメモリシステムに前記メモリデータを記憶する前に、エントロピー符号化アルゴリズムを含む圧縮方式を有するエンコーダにより、前記受信されたメモリデータを符号化してビットトランザクションの数を削減することによって、前記受信されたメモリデータによって規定されたデータ活動係数を低減するステップであって、前記エンコーダは、前記SoC上に存在するとともに、バイトごとのデータの適合のための前記エントロピー符号化アルゴリズムに基づくコードワードを有するプログラマブルコードブックを含む、ステップと、
バスを介して前記DRAMメモリシステムに前記符号化されたメモリデータを供給するステップであって、前記DRAMメモリシステムは、前記符号化されたメモリデータを復号化するためのデコーダを含む、ステップと、
前記符号化されたメモリデータが前記DRAMメモリシステムに受信された後、前記DRAMメモリシステムが、前記圧縮方式に従って、前記符号化されたメモリデータを前記受信されたメモリデータに復号するステップと、
前記DRAMメモリシステムが、前記メモリデータを、復号された形式で前記DRAMのメモリ構成要素に記憶するステップであって、前記エントロピー符号化アルゴリズムを含む前記圧縮方式を有する前記エンコーダからのデータ活動の低減が、前記メモリシステムの非コア電力消費を削減する、ステップと
を含む、コンピュータプログラム。 - 前記圧縮方式を有する前記エンコーダにより、前記受信されたメモリデータを符号化する前記ステップが、前記DRAMメモリシステムによって規定された最小アクセス長(MAL)トランザクションごとに、前記受信されたメモリデータのあらかじめ定義されたバイトサイズに関連付けられたビットパターンが、前記圧縮方式に関連付けられた複数のあらかじめ定義されたコードワードのうちの1つに適合するかどうかを判定するステップを含む、請求項13に記載のコンピュータプログラム。
- 前記ビットパターンが前記あらかじめ定義されたコードワードのうちの1つに適合する場合、前記適合するあらかじめ定義されたコードワードを用いて前記ビットパターンを符号化する、請求項14に記載のコンピュータプログラム。
- 前記受信されたメモリデータを符号化する前記ステップが、前記DRAMメモリシステムによって規定された前記MALトランザクションのサイズに基づいて、前記符号化されたメモリデータをゼロパディングするステップをさらに含む、請求項14に記載のコンピュータプログラム。
- 前記受信されたメモリデータを符号化する前記ステップが、最小アクセス長(MAL)トランザクション用の前記符号化されたメモリデータが圧縮されていることを識別する圧縮ビットを生成するステップをさらに含む、請求項13に記載のコンピュータプログラム。
- 連結バッファモジュールが、前記MALトランザクション用の前記符号化されたメモリデータと前記圧縮ビットを連結する、請求項17に記載のコンピュータプログラム。
- 前記符号化されたメモリデータとは別の前記DRAMメモリシステムに前記圧縮ビットを提供するステップをさらに含む、請求項17に記載のコンピュータプログラム。
- ダイナミックランダムアクセスメモリ(DRAM)の非コア電力消費を削減するためのシステムであって、
システムオンチップ(SoC)に結合されたダイナミックランダムアクセスメモリ(DRAM)メモリシステムにアクセスするための、1つまたは複数のメモリクライアントを備えるSoCと、
前記SoCに存在するエンコーダであって、
前記DRAMメモリシステムにメモリデータを記憶すること、および符号化された前記メモリデータを前記DRAMメモリシステムに供給することを行う前に、エントロピー符号化アルゴリズムを含む圧縮方式に従って、前記メモリクライアントから受信されたメモリデータを符号化してビットトランザクションの数を削減することによって、前記受信されたメモリデータのデータ活動係数を低減するように構成され、
バイトごとのデータの適合のための前記エントロピー符号化アルゴリズムに基づくコードワードを有するプログラマブルコードブックを含む、エンコーダと、
前記符号化されたメモリデータが、バスを介して前記DRAMメモリシステムに受信された後、前記圧縮方式に従って、前記符号化されたメモリデータを前記受信されたメモリデータに復号するように構成されたデコーダを含む前記DRAMメモリシステムであって、
前記メモリデータを、復号された形式で前記DRAMのメモリ構成要素に記憶し、前記エントロピー符号化アルゴリズムを含む前記圧縮方式を有する前記エンコーダからのデータ活動の低減が、前記メモリシステムの非コア電力消費を削減する、前記DRAMメモリシステムと
を備える、システム。 - 前記エンコーダは、
前記DRAMメモリシステムによって規定された最小アクセス長(MAL)トランザクションごとに、前記受信されたメモリデータのあらかじめ定義されたバイトサイズに関連付けられたビットパターンが、前記圧縮方式に関連付けられた複数のあらかじめ定義されたコードワードのうちの1つに適合するかどうかを判定するように構成される、請求項20に記載のシステム。 - 前記ビットパターンが前記あらかじめ定義されたコードワードのうちの1つに適合する場合、前記適合するあらかじめ定義されたコードワードを用いて前記ビットパターンを符号化する、請求項21に記載のシステム。
- 前記エンコーダは、
前記DRAMメモリシステムによって規定された前記MALトランザクションのサイズに基づいて、前記符号化されたメモリデータをゼロパディングするようにさらに構成される、請求項21に記載のシステム。 - 前記エンコーダは、
最小アクセス長(MAL)トランザクション用の前記符号化されたメモリデータが圧縮されていることを識別する圧縮ビットを生成するようにさらに構成される、請求項20に記載のシステム。 - 連結バッファモジュールが、前記MALトランザクション用の前記符号化されたメモリデータと前記圧縮ビットを連結するように構成された、請求項24に記載のシステム。
- 前記圧縮ビットが、前記符号化されたメモリデータとは別の前記DRAMメモリシステムに提供される、請求項24に記載のシステム。
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