JP6251132B2 - 符号化装置、符号化方法、復号装置、復号方法、およびプログラム - Google Patents

Description

本技術は、符号化装置、符号化方法、復号装置、復号方法、およびプログラムに関し、特に、π/2シフトBPSK変調を施した場合であってもDCフリー特性とナイキストフリー特性を有する符号を処理することができるようにした符号化装置、符号化方法、復号装置、復号方法、およびプログラムに関する。

データ通信において目標等化チャンネルの周波数特性と伝送チャンネルの周波数特性に乖離があると、波形歪みが発生し、信号品質が劣化する場合がある。現実には直流遮断特性や高域遮断特性を有する伝送チャンネルが存在するため、直流成分や高域成分を必要とするチャンネルを目標等化チャンネルとした場合には信号品質が劣化することになる。

解決策の一つとして、符号化により、信号の周波数軸上の直流成分およびナイキスト成分のスペクトルをヌル（null）にする方法が知られている。ここで、ナイキスト成分とは、伝送符号のビット周期をTbとすると、1／（Tb*2）で表される周波数成分をいう。上述した高域成分がナイキスト成分に相当する。

一般的に、符号系列のスペクトルの直流成分をヌルにした符号はDCフリー符号と呼ばれる。DCフリー符号が有する、符号系列のスペクトルの直流成分がヌルである特性がDCフリー特性となる。また、ナイキスト成分をヌルにした符号はナイキストフリー符号と呼ばれる。ナイキストフリー符号が有する、符号系列のスペクトルのナイキスト成分がヌルである特性がナイキストフリー特性となる。

DCフリー符号としてマンチェスター符号がある。マンチェスター符号は、‘0’を‘10’に、‘1’を‘01’に変換したものである。‘0’を‘01’に、‘1’を‘10’に変換する場合もある。1ビットの情報を2ビットの符号に変換するため、符号化率は1/2である。マンチェスター符号は、符号系列の連続累積電荷（RDS(Running Digital Sum)）の振幅値が有限であることから、符号スペクトルのDC成分がヌルとなる。

装置化のしやすさなどのため、送信側および受信側のRF回路等のアナログ回路が直流遮断特性を有する形で設計されている場合がある。この場合において、目標等化チャンネルが直流成分を必要とするチャンネルであるとき、必要な信号成分がRF回路において削り取られることによって波形歪みが生じ、伝送品質が悪化してしまう。DCフリー符号を用いることにより、このような伝送品質の悪化を回避したり、緩和したりすることが可能になる。

一方、ナイキストフリー符号として反復符号がある。符号化率1/2の反復符号は、‘0’を‘00’に、‘1’を‘11’に変換したものである。符号化率1/2の反復符号は、偶数ビットまたは奇数ビットを反転させた場合の連続累積電荷（ADS(Alternate Digital Sum)）の振幅値が有限であることから、符号スペクトルのナイキスト成分がヌルとなる。‘0’を‘11’に、‘1’を‘00’に変換した場合でも、ナイキストフリー特性は変わらない。

送信側および受信側の低域通過フィルタはアナログフィルタであることから、温度や電圧変動に応じて高域遮断特性が変動することがある。遮断する周波数成分が低い周波数成分にずれた場合、必要な信号成分が低域通過フィルタにおいて削り取られることによって波形歪みが生じ、伝送品質が悪化してしまう。ナイキストフリー符号を用いることにより、このような伝送品質の悪化を回避したり、緩和したりすることが可能になる。

Jamieson, C., Fair, I.: ‘DC-free codes with complex-valued signalling constellations’, IET Commun., 2013, Vol. 7, Iss. 2, pp. 91-97

DCフリー符号、ナイキストフリー符号は、ベースバンドNRZ(Non Return to Zero)伝送を前提に設計されている。従って、DCフリー符号、ナイキストフリー符号に対して位相偏移変調、直角位相振幅変調等の変調を施した場合、通常、DCフリー特性またはナイキストフリー特性は損なわれることになる。

ただし、位相偏移変調であっても、BPSK(Binary Phase Shift Keying)変調をDCフリー符号、ナイキストフリー符号の変調方式として採用した場合には、DCフリー特性またはナイキストフリー特性は保持される。これは、BPSK変調が、符号系列を単に所定の周波数のキャリアに重畳する変調方式であることによるものである。

ところで、BPSK変調の一種としてπ/2シフトBPSK変調がある。π/2シフトBPSK変調は、変調信号の位相の軌跡が原点（複素平面上の原点）を通過しないために信号の包絡線変動が小さく、受信信号の電力を非線形に増幅する受信側の処理の影響を受けにくい変調方式である。

DCフリー符号、ナイキストフリー符号の変調方式としてπ/2シフトBPSK変調を採用することが好ましいが、時刻ごとに基準位相をπ/2だけシフトさせて変調を行う方式であるため、マンチェスター符号や符号化率1/2の反復符号の変調方式としてπ/2シフトBPSK変調を採用したとしても、DCフリー特性またはナイキストフリー特性は得られない。

本技術はこのような状況に鑑みてなされたものであり、π/2シフトBPSK変調を施した場合であってもDCフリー特性とナイキストフリー特性を有する符号を処理することができるようにするものである。

本技術の第１の側面の符号化装置は、入力された２ビットのデータを、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に符号化し、π/2シフトBPSK変調の対象となるデータとして出力する符号化部を備える。

前記符号に対してπ/2シフトBPSK変調を施す変調部をさらに設けることができる。

前記符号のビット長を４ビットとすることができる。

前記符号化部には、前記２ビットのデータである‘00’、‘01’、‘10’、‘11’を、１対１で対応付けられた規則に従って‘0000’、‘0101’、‘1010’‘1111’に符号化させることができる。

前記符号化部には、１ビットのデータを反復し、前記２ビットのデータとする反復部と、２つの前記２ビットのデータを並列化して４ビットのデータに変換する変換部と、前記変換部による変換によって得られた前記４ビットのデータを構成する２番目のビットと３番目のビットを入れ替えることによって前記符号を生成するインターリーブ部とを設けることができる。

本技術の第２の側面の復号装置は、π/2シフトBPSK復調を施して得られた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号を、２ビットのデータに復号する復号部を備える。

受信信号に対してπ/2シフトBPSK復調を施す復調部をさらに設けることができる。

前記符号のビット長を４ビットとすることができる。

前記復号部には、前記符号である‘0000’、‘0101’、‘1010’‘1111’を、１対１で対応付けられた規則に従って‘00’、‘01’、‘10’、‘11’に復号させることができる。

前記復号部には、前記符号の奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値ではない場合、データの誤りであることを表すフラグを出力させることができる。

前記復号部による復号によって得られたデータのうち、前記フラグが出力された位置に対応するデータの誤りを訂正する誤り訂正部をさらに設けることができる。

前記復号部には、π/2シフトBPSK復調を施して得られた４時刻分のサンプルのうち、偶数時刻のサンプル同士を足し合わせるとともに、奇数時刻のサンプル同士を足し合わせることによって、前記２ビットのデータを復号させることができる。

本技術の第１の側面においては、入力された２ビットのデータが、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に符号化され、π/2シフトBPSK変調の対象となるデータとして出力される。

また、本技術の第２の側面においては、π/2シフトBPSK復調を施して得られた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号が、２ビットのデータに復号される。

本技術によれば、π/2シフトBPSK変調を施した場合であってもDCフリー特性とナイキストフリー特性を有する符号を処理することができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術の一実施形態に係る無線通信システムの構成例を示す図である。 送信装置の構成例を示すブロック図である。 π/2シフトBPSK変調の信号点配置の例を示す図である。 π/2シフトBPSK変調の信号点配置の他の例を示す図である。 符号化・変調回路の構成例を示すブロック図である。 符号化テーブルの例を示す図である。 受信装置の構成例を示すブロック図である。 復調・復号回路の構成例を示すブロック図である。 復号テーブルの例を示す図である。 送信装置の送信処理について説明するフローチャートである。 図１０のステップＳ３において行われる符号化・変調処理について説明するフローチャートである。 受信装置の受信処理について説明するフローチャートである。 図１２のステップＳ３７において行われる復調・復号処理について説明するフローチャートである。 RDS遷移とADS遷移の有限状態機械を示す図である。 RDS遷移とADS遷移の他の有限状態機械を示す図である。 電力スペクトル密度を示す図である。 電力スペクトル密度を示す他の図である。 符号化・変調回路の他の構成例を示すブロック図である。 復調・復号回路の他の構成例を示すブロック図である。 無線通信システムの構成例を示す図である。 無線通信システムの他の構成例を示す図である。 コンピュータの構成例を示すブロック図である。

以下、本技術を実施するための形態について説明する。説明は以下の順序で行う。
１．第１の実施の形態（符号化テーブルを用いて符号化を行う例）
２．第２の実施の形態（ビットの入れ替えにより符号化を行う例）
３．変形例

＜＜第１の実施の形態＞＞
図１は、本技術の一実施形態に係る無線通信システムの構成例を示す図である。

図１の無線通信システムは、再生装置１、送信装置２、受信装置３、および表示装置４から構成される。再生装置１と送信装置２、受信装置３と表示装置４は、それぞれ、HDMI（登録商標）(High Definition Multimedia Interface)ケーブルなどの所定の規格のケーブルを介して接続される。再生装置１と送信装置２、受信装置３と表示装置４がそれぞれ無線通信を介して接続されるようにしてもよい。

再生装置１は、ビデオ、オーディオなどのコンテンツのプレーヤである。再生装置１は、再生して得られたAV(Audio Visual)データを送信装置２に出力する。AVデータ以外のデータが送信対象のデータとして送信装置２に出力されるようにしてもよい。

送信装置２は、再生装置１から送信されてきたAVデータを、60GHz帯などの所定の周波数帯域を用いた無線通信によって受信装置３に送信する。送信装置２においては、送信対象のAVデータの符号化が行われ、得られた符号に対してπ/2シフトBPSK変調が施される。

AVデータの符号化は、変調・復調方式としてπ/2シフトBPSKを採用した場合であっても、DCフリー特性とナイキストフリー特性を保持することが可能な符号を生成するようにして行われる。

受信装置３は、受信信号に対してπ/2シフトBPSK復調を施し、得られた符号を、送信装置２における符号化方式に対応する復号方式に従って復号する。受信装置３は、復号して得られたAVデータを表示装置４に出力する。

表示装置４は、LCD、有機ELディスプレイなどの表示部を有する装置である。表示装置４は、受信装置３から送信されてきたAVデータを受信し、映像をディスプレイに表示したり、音声をスピーカから出力したりする。

＜各装置の構成＞
・送信装置２の構成について
図２は、送信装置２の構成例を示すブロック図である。

送信装置２は、送信側ベースバンドブロック１１、送信側RF回路１２、および送信アンテナ１３から構成される。送信側ベースバンドブロック１１は、誤り訂正符号化回路２１、ヘッダ・プリアンブル挿入回路２２、符号化・変調回路２３、送信フィルタ２４、D/A(Digital/Analog)変換回路２５、および送信側低域通過フィルタ２６から構成される。送信対象のデータである送信データは、送信側ベースバンドブロック１１の誤り訂正符号化回路２１に入力される。

誤り訂正符号化回路２１は、誤り訂正に用いられるパリティを送信データに基づいて生成し、生成したパリティを送信データに付加することによって誤り訂正符号化を行う。誤り訂正符号化回路２１は、誤り訂正符号化を施した送信データを出力する。

ヘッダ・プリアンブル挿入回路２２は、誤り訂正符号化回路２１から供給された送信データに対して、各種のパラメータを含むヘッダとプリアンブルを挿入する。ヘッダ・プリアンブル挿入回路２２は、ヘッダとプリアンブルを挿入した送信データを出力する。

符号化・変調回路２３は、ヘッダ・プリアンブル挿入回路２２から供給された送信データを、あらかじめ用意された符号化テーブルに従って符号化する。符号化テーブルは、符号化の規則を表す情報である。また、符号化・変調回路２３は、符号化して得られた符号に対してπ/2シフトBPSK変調を施し、送信データを、周期Tsの送信シンボルの系列に変換して出力する。

図３は、π/2シフトBPSK変調の信号点配置の例を示す図である。

π/2シフトBPSK変調は、時刻ごとに基準位相をπ/2シフトさせるBPSK変調であり、下式（１）により表される。

ｋは時刻を表す非負の整数（ｋ≧０）である。また、ｃ_ｋは、変調前の情報ビットを表し、ｘ_ｋは、変調後のシンボルを表す。

π/2シフトBPSK変調により、偶数時刻では同相軸（Ｉ軸）に信号点が配置され、奇数時刻では直交位相軸（Ｑ軸）に信号点が配置される。例えば、時刻０におけるｃ_ｋが‘1’である場合、ｘ_ｋは‘+1’となり、時刻０におけるｃ_ｋが‘0’である場合、ｘ_ｋは‘-1’となる。また、時刻１におけるｃ_ｋが‘1’である場合、ｘ_ｋは‘+j’となり、時刻１におけるｃ_ｋが‘0’である場合、ｘ_ｋは‘-j’となる。時刻２におけるｃ_ｋが‘1’である場合、ｘ_ｋは‘-1’となり、時刻２におけるｃ_ｋが‘0’である場合、ｘ_ｋは‘+1’となる。時刻３におけるｃ_ｋが‘1’である場合、ｘ_ｋは‘-j’となり、時刻３におけるｃ_ｋが‘0’である場合、ｘ_ｋは‘+j’となる。

図４は、π/2シフトBPSK変調の信号点配置の他の例を示す図である。

図４に信号点の配置位置を示すπ/2シフトBPSK変調は、信号点の配置位置を＋方向にπ/4回転させた、π/4回転型のπ/2シフトBPSK変調である。

π/4回転型のπ/2シフトBPSK変調は下式（２）により表される。

例えば、時刻０におけるｃ_ｋが‘1’である場合、ｘ_ｋは‘+1+j’となり、時刻０におけるｃ_ｋが‘0’である場合、ｘ_ｋは‘-1-j’となる。また、時刻１におけるｃ_ｋが‘1’である場合、ｘ_ｋは‘-1+j’となり、時刻１におけるｃ_ｋが‘0’である場合、ｘ_ｋは‘+1-j’となる。時刻２におけるｃ_ｋが‘1’である場合、ｘ_ｋは‘-1-j’となり、時刻２におけるｃ_ｋが‘0’である場合、ｘ_ｋは‘+1+j’となる。時刻３におけるｃ_ｋが‘1’である場合、ｘ_ｋは‘+1-j’となり、時刻３におけるｃ_ｋが‘0’である場合、ｘ_ｋは‘-1+j’となる。

信号点をπ/4だけ回転させることによって、同相軸と直交位相軸におけるそれぞれのシンボルを３値から２値にすることができ、符号化・変調回路２３の構成を簡略化することができる。

符号化・変調回路２３においては、式（１）または式（２）により表されるπ/2シフトBPSK変調が、符号化によって得られた符号に対して施される。

図２の説明に戻り、送信フィルタ２４は、符号化・変調回路２３から供給された送信シンボルに対して帯域制限を行うためのフィルタリングを施し、フィルタリングを施して得られた送信シンボルを出力する。

D/A変換回路２５は、送信フィルタ２４から供給された送信シンボルに対してD/A変換を施し、アナログベースバンド信号を出力する。

送信側低域通過フィルタ２６は、D/A変換回路２５から供給されたアナログベースバンド信号に対して、帯域外雑音を除去したり、不要信号成分を除去したりするためのフィルタリングを施す。送信側低域通過フィルタ２６は、フィルタリングを施したアナログベースバンド信号を出力する。

送信側RF回路１２は、送信側低域通過フィルタ２６から供給されたアナログベースバンド信号を所定の周波数のキャリアに重畳し、送信アンテナ１３から送信する。

図５は、図２の符号化・変調回路２３の構成例を示すブロック図である。

符号化・変調回路２３は、シリアル・パラレル変換回路３１、2/4符号化回路３２、パラレル・シリアル変換回路３３、およびπ/2シフトBPSK変調回路３４から構成される。誤り訂正符号化され、ヘッダとプリアンブルが挿入された送信データａ_ｎがシリアル・パラレル変換回路３１に入力される。ａ_ｎは、時刻ｎにおける送信ビットを表す。ｎは非負の整数（ｎ≧０）である。

シリアル・パラレル変換回路３１は内部に記憶素子を有する。シリアル・パラレル変換回路３１は、送信データａ_ｎを記憶し、２時刻分のデータをまとめて出力する。シリアル・パラレル変換回路３１においては、１ビットを２ビットに変換する処理が奇数時刻ごとに行われる。

2/4符号化回路３２は、シリアル・パラレル変換回路３１から供給された２ビットのデータを情報語として４ビットの符号語に符号化する。ここで、‘2/4’の‘2’は情報語のビット長を表し、‘4’は符号語のビット長を表す。

図６は、符号化テーブルの例を示す図である。

情報語と符号語を１対１で対応付けた図６の符号生成規則に従って、2/4符号化回路３２は、２ビットの入力データである‘00’を‘0000’に変換し、‘01’を‘0101’に変換する。また、2/4符号化回路３２は、‘10’を‘1010’に変換し、‘11’を‘1111’に変換する。このように、2/4符号化回路３２は、入力された２ビットを、１対１で対応付けられた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に変換する。

ここで、４ビットの符号語が‘0000’、‘0101’、‘1010’、‘1111’の４種類であれば、２ビットの情報語である‘00’、‘01’、‘10’、‘11’との対応関係はどのような関係であってもよい。

例えば、‘00’、‘01’、‘10’、‘11’がそれぞれ‘1111’、‘0000’、‘0101’、‘1010’と対応付けられるようにしてもよいし、‘1010’、‘1111’、‘0000’、‘0101’と対応付けられるようにしてもよい。‘00’、‘01’、‘10’、‘11’の情報語と‘0000’、‘0101’、‘1010’、‘1111’の符号語との組み合わせは２４通り存在する。

後述するように、２ビットの情報語と４ビットの符号語をどのように対応付けた場合であっても、π/2シフトBPSK変調後の符号系列のDCフリー特性とナイキストフリー特性は保持される。

2/4符号化回路３２は、このような符号化テーブルに従って符号化することによって得られた４ビットの符号語をまとめて出力する。

図５のパラレル・シリアル変換回路３３は内部に記憶素子を有する。パラレル・シリアル変換回路３３は、2/4符号化回路３２から供給された４ビットのパラレルデータを１ビットのシリアルデータとして順次出力する。パラレル・シリアル変換回路３３の出力レートは、送信データａ_ｎの入力レートの２倍となる。

π/2シフトBPSK変調回路３４は、パラレル・シリアル変換回路３３から供給されたシリアルデータに対して、順次、上式（１）または（２）によって表されるπ/2シフトBPSK変調を施す。π/2シフトBPSK変調回路３４は、π/2シフトBPSK変調を施すことによって得られた送信シンボルを出力する。π/2シフトBPSK変調回路３４から出力された送信シンボル列は、フィルタリング等が施された後、受信装置３に送信される。

・受信装置３の構成について
図７は、受信装置３の構成例を示すブロック図である。

受信装置３は、受信アンテナ５１、受信側RF回路５２、および受信側ベースバンドブロック５３から構成される。受信側ベースバンドブロック５３は、可変利得増幅回路６１、受信側低域通過フィルタ６２、A/D変換回路６３、受信フィルタ６４、位相同期回路６５、復調・復号回路６６、および誤り訂正符号復号回路６７から構成される。送信装置２から送信された送信信号は受信アンテナ５１において受信され、RF信号として受信側RF回路５２に入力される。

受信側RF回路５２は、受信アンテナ５１から供給されたRF信号をアナログベースバンド信号に変換し、出力する。

受信側ベースバンドブロック５３の可変利得増幅回路６１は、受信側RF回路５２から供給されたアナログベースバンド信号の電力を、A/D変換回路６３において処理可能なダイナミックレンジに応じて増幅、または減衰させる。可変利得増幅回路６１は、電力を調整したアナログベースバンド信号を出力する。

受信側低域通過フィルタ６２は、可変利得増幅回路６１から供給されたアナログベースバンド信号の帯域制限を行う。受信側低域通過フィルタ６２による帯域制限は、A/D変換の際の折り返し信号の発生を防ぐために行われるものである。受信側低域通過フィルタ６２は、帯域制限後のアナログベースバンド信号を出力する。

A/D変換回路６３は、受信側低域通過フィルタ６２から供給されたアナログベースバンド信号を、例えば、シンボル周期Tsと非同期の周期であるサンプル周期Tpでサンプリングする。A/D変換回路６３は、サンプリングして得られた受信信号を出力する。

受信フィルタ６４は、A/D変換回路６３から供給された受信信号が目標等化チャンネルになるようにフィルタリングを施す。受信フィルタ６４は、等化後の受信信号を出力する。

位相同期回路６５は、例えばFIR(Finite Impulse Response)フィルタにより構成される。位相同期回路６５は、受信フィルタ６４から供給された受信信号を元にシンボル同期を実現し、受信シンボル系列を出力する。

復調・復号回路６６は、送信装置２における変調方式に対応する復調方式に従って受信シンボルを復調する。また、復調・復号回路６６は、あらかじめ用意された復号テーブルに従って受信データを復号し、出力する。復号テーブルは、送信装置２における符号化方式に対応する復号規則を表す情報である。

誤り訂正符号復号回路６７は、復調・復号回路６６から供給された受信データの誤り訂正を行い、誤り訂正後の受信データを出力する。誤り訂正後の受信データであるAVデータは、表示装置４に出力される。

図８は、図７の復調・復号回路６６の構成例を示すブロック図である。

復調・復号回路６６は、π/2シフトBPSK復調回路８１、シリアル・パラレル変換回路８２、2/4符号復号回路８３、およびパラレル・シリアル変換回路８４から構成される。位相同期回路６５においてシンボル同期がとられた受信シンボルがπ/2シフトBPSK復調回路８１に入力される。

図８の左側に示すｙ_ｋ ^（ｉ）は時刻ｋにおける受信シンボルの同相成分を表し、ｙ_ｋ ^（ｑ）は時刻ｋにおける受信シンボルの直交位相成分を表す。ｋは時刻を表す非負の整数である。また、Ｎは受信シンボルの同相成分と直交位相性成分のそれぞれの量子化ビット数を表す。

π/2シフトBPSK復調回路８１は、π/2シフトBPSK復調を行い、復調して得られたデータを出力する。

π/2シフトBPSK復調回路８１は、式（１）で表されるπ/2シフトBPSK変調が送信装置２において行われている場合、下式（３）により表されるπ/2シフトBPSK復調を行う。

下式（４）により表されるように、π/2シフトBPSK復調回路８１は、式（３）により求められたｙ_ｋの値が０未満である場合、‘0’を復調結果のビットｙ’_ｋとして出力し、０以上である場合、‘1’を復調結果のビットｙ’_ｋとして出力する。ビットｙ’_ｋは硬判定値である。

また、π/2シフトBPSK復調回路８１は、式（２）で表されるπ/2シフトBPSK変調が送信装置２において行われている場合、下式（５）により表される、π/4回転型のπ/2シフトBPSK復調を行う。

π/2シフトBPSK復調回路８１は、式（５）により求められたｙ_ｋの値が０未満である場合、‘0’を復調結果のビットｙ’_ｋとして出力し、０以上である場合、‘1’を復調結果のビットｙ’_ｋとして出力する。

シリアル・パラレル変換回路８２は、π/2シフトBPSK復調回路８１により復調されたビットｙ’_ｋを４ビットの復調データに変換し、まとめて出力する。４ビットの復調データへの変換は、時刻３において１回目が行われ、その後、４時刻おきに行われる。

2/4符号復号回路８３は、シリアル・パラレル変換回路８２から供給された４ビットのデータを復調語として２ビットの復号語に復号する。

図９は、復号テーブルの例を示す図である。

送信装置２における符号化が図６の符号化テーブルに従って行われた場合、図９の復号テーブルに従った復号が2/4符号復号回路８３により行われる。

図９に示すように、2/4符号復号回路８３は、４ビットの入力データである‘0000’を‘00’に変換し、‘0101’を‘01’に変換する。また、2/4符号復号回路８３は、‘1010’を‘10’に変換し、‘1111’を‘11’に変換する。このように、2/4符号復号回路８３は、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる４ビットを、１対１で対応付けられた２ビットに変換する。

また、2/4符号復号回路８３は、入力された４ビットが‘0000’、‘0101’、‘1010’、‘1111’の４種類以外である場合、受信データに誤りがあることが明らかであるので、復号誤りフラグを出力する。この場合、誤り訂正の対象となる２ビットとして出力される復号データの値は任意である。‘00’、‘01’、‘10’、‘11’のうちのいずれかの２ビットが、復号誤りフラグとともに2/4符号復号回路８３から出力される。

2/4符号復号回路８３は、このような復号テーブルに従って復号を行い、得られた２ビットをまとめて出力する。

パラレル・シリアル変換回路８４は、2/4符号復号回路８３から出力された２ビットのデータを１ビットずつ、受信データとして出力する。パラレル・シリアル変換回路８４から出力された受信データに対しては、誤り訂正符号復号回路６７において誤り訂正が適宜施され、表示装置４に出力される。

＜各装置の動作＞
次に、以上のような構成を有する送信装置２と受信装置３の処理について説明する。

・送信装置２の処理
はじめに、図１０のフローチャートを参照して、送信装置２の送信処理について説明する。図１０の処理は、例えば、再生装置１から出力された送信対象のデータが送信装置２に入力されたときに開始される。

ステップＳ１において、誤り訂正符号化回路２１は、送信データに基づいてパリティを生成し、送信データに付加することによって誤り訂正符号化を行う。

ステップＳ２において、ヘッダ・プリアンブル挿入回路２２は、誤り訂正符号化が施された送信データに対してヘッダとプリアンブルを挿入する。

ステップＳ３において、符号化・変調回路２３は、符号化・変調処理を行う。符号化・変調処理については図１１のフローチャートを参照して後述する。

ステップＳ４において、送信フィルタ２４は、符号化・変調処理によって得られた送信シンボルに対してフィルタリングを施す。

ステップＳ５において、D/A変換回路２５は、送信フィルタ２４から供給された送信シンボルに対してD/A変換を施し、アナログベースバンド信号を出力する。

ステップＳ６において、送信側低域通過フィルタ２６は、アナログベースバンド信号にフィルタリングを施し、帯域制限を行う。

ステップＳ７において、送信側RF回路１２は、フィルタリング後のアナログベースバンド信号を所定の周波数のキャリアに重畳し、送信アンテナ１３から送信する。以上の処理が、送信対象のデータが再生装置１から供給される間、繰り返し行われる。

次に、図１１のフローチャートを参照して、図１０のステップＳ３において行われる符号化・変調処理について説明する。

ステップＳ２１において、シリアル・パラレル変換回路３１は、シリアル・パラレル変換を行い、２時刻分の送信データａ_ｎをまとめて出力する。

ステップＳ２２において、2/4符号化回路３２は、符号化テーブルに従って、シリアル・パラレル変換後の２ビットのデータを情報語として４ビットの符号語に符号化する。

ステップＳ２３において、パラレル・シリアル変換回路３３は、パラレル・シリアル変換を行い、2/4符号化回路３２から出力された４ビットのパラレルデータを１ビットのシリアルデータとして出力する。

ステップＳ２４において、π/2シフトBPSK変調回路３４は、パラレル・シリアル変換回路３３から供給されたシリアルデータに対して、式（１）または（２）によって表されるπ/2シフトBPSK変調を施す。その後、図１０のステップＳ３に戻り、それ以降の処理が行われる。

・受信装置３の処理
次に、図１２のフローチャートを参照して、受信装置３の受信処理について説明する。図１２の処理は、例えば、送信装置２から送信された送信信号が受信アンテナ５１において受信され、RF信号が受信側RF回路５２に入力されたときに開始される。

ステップＳ３１において、受信側RF回路５２は、受信アンテナ５１から供給されたRF信号を受信し、アナログベースバンド信号に変換する。

ステップＳ３２において、可変利得増幅回路６１は、受信側RF回路５２から供給されたアナログベースバンド信号の電力を調整する。

ステップＳ３３において、受信側低域通過フィルタ６２は、可変利得増幅回路６１から供給されたアナログベースバンド信号の帯域制限を行う。

ステップＳ３４において、A/D変換回路６３は、受信側低域通過フィルタ６２により帯域制限が施されたアナログベースバンド信号のA/D変換を行う。

ステップＳ３５において、受信フィルタ６４は、A/D変換によって得られた受信信号が目標等化チャンネルになるようにフィルタリングを施す。

ステップＳ３６において、位相同期回路６５は、等化後の受信信号のシンボル同期を行う。

ステップＳ３７において、復調・復号回路６６は、復調・復号処理を行う。復調・復号処理については図１３のフローチャートを参照して後述する。

ステップＳ３８において、誤り訂正符号復号回路６７は、復調・復号回路６６から供給された受信データの誤り訂正を行う。

例えば、誤り訂正符号復号回路６７は、復調・復号回路６６から供給された復号誤りフラグに基づいて、受信データの誤りがある２ビットを特定する。上述したように、‘0000’、‘0101’、‘1010’、‘1111’の４種類以外のデータが受信されたときには、その４ビットを復号して得られた２ビットは誤りがあるものとして処理される。誤り訂正符号復号回路６７は、特定した２ビットを対象とするパリティを用いて誤り訂正を行い、誤り訂正後の受信データを表示装置４に出力する。

受信データに誤りがある２ビットを復号誤りフラグに基づいて特定することができるため、誤り訂正符号復号回路６７は、誤り訂正を効率的に行うことが可能になる。以上の処理が、RF信号が受信アンテナ５１から供給される間、繰り返し行われる。

次に、図１３のフローチャートを参照して、図１２のステップＳ３７において行われる復調・復号処理について説明する。

ステップＳ５１において、π/2シフトBPSK復調回路８１は、式（３）または（５）によって表されるπ/2シフトBPSK復調を行う。π/2シフトBPSK復調回路８１は、式（３）または（５）により求められたｙ_ｋの値が０未満である場合、‘0’を出力し、０以上である場合、‘1’を出力する。

ステップＳ５２において、シリアル・パラレル変換回路８２は、π/2シフトBPSK復調回路８１により復調されたデータのシリアル・パラレル変換を行い、４ビットの復調データをまとめて出力する。

ステップＳ５３において、2/4符号復号回路８３は、復号テーブルに従って、シリアル・パラレル変換回路８２から供給された４ビットのデータを２ビットのデータに復号する。

ステップＳ５４において、パラレル・シリアル変換回路８４は、復号して得られた２ビットのデータのパラレル・シリアル変換を行い、１ビットずつ、受信データとして出力する。その後、図１２のステップＳ３７に戻り、それ以降の処理が行われる。

以上の一連の処理により、送信装置２は、変調方式としてπ/2シフトBPSK変調を用いる場合であっても、DCフリー、かつナイキストフリーの特性を保持可能な符号を生成することができる。

また、送信装置２は、同相のベースバンド信号と直交位相のベースバンド信号の直流およびナイキスト周波数における電力スペクトル密度をともにヌルにすることができる。送信装置２は、受信チャンネルの低域遮断特性および高域遮断特性の影響を排除、または低減することができ、良好なデータ受信を受信装置３において行わせることが可能になる。

＜RDS遷移／ADS遷移等＞
図１４は、通常型のπ/2シフトBPSK変調（図３）によって得られる送信シンボル系列のRDS遷移とADS遷移の有限状態機械（FSM(Finite State Machine)）を示す図である。

ここで、丸印が状態を表し、内側の数字は状態番号を表す。受信開始直後の状態は状態＃４である。また、矢印が状態遷移を表す。矢印に付された文字は、当該状態遷移時に出力される送信シンボルである。

上述したように、通常型のπ/2シフトBPSK変調においては、時刻０における情報ビットが‘1’である場合には変調後のシンボルは‘+1’となり、情報ビットが‘0’である場合には変調後のシンボルは‘-1’となる。また、時刻１における情報ビットが‘1’である場合には変調後のシンボルは‘+j’となり、情報ビットが‘0’である場合には変調後のシンボルは‘-j’となる。時刻２における情報ビットが‘1’である場合には変調後のシンボルは‘-1’となり、情報ビットが‘0’である場合には変調後のシンボルは‘+1’となる。時刻３における情報ビットが‘1’である場合には変調後のシンボルは‘-j’となり、情報ビットが‘0’である場合には変調後のシンボルは‘+j’となる。

RDSとADSの状態は、変調対象のデータが‘0000’である場合、状態＃３、状態＃０、状態＃１、状態＃４の順に遷移し、‘0101’である場合、状態＃３、状態＃６、状態＃７、状態＃４の順に遷移することになる。また、RDSとADSの状態は、変調対象のデータが‘1010’である場合、状態＃５、状態＃２、状態＃１、状態＃４の順に遷移し、‘1111’である場合、状態＃５、状態＃８、状態＃７、状態＃４の順に遷移することになる。

すなわち、いずれの４ビットについてもRDSとADSの状態が状態＃４に収束することになる。同相信号と直交位相信号のRDSおよびADSの振幅が有限であることから、同相信号、直交位相信号ともにDCフリー、かつナイキストフリーの特性を有していることになる。

図１５は、π/4回転型のπ/2シフトBPSK変調（図４）によって得られる送信シンボル系列のRDS遷移とADS遷移の有限状態機械を示す図である。

π/4回転型のπ/2シフトBPSK変調においては、時刻０における情報ビットが‘1’である場合には変調後のシンボルは‘+1+j’となり、情報ビットが‘0’である場合には変調後のシンボルは‘-1-j’となる。また、時刻１における情報ビットが‘1’である場合には変調後のシンボルは‘-1+j’となり、情報ビットが‘0’である場合には変調後のシンボルは‘+1-j’となる。時刻２における情報ビットが‘1’である場合には変調後のシンボルは‘-1-j’となり、情報ビットが‘0’である場合には変調後のシンボルは‘+1+j’となる。時刻３における情報ビットが‘1’である場合には変調後のシンボルは‘+1-j’となり、情報ビットが‘0’である場合には変調後のシンボルは‘-1+j’となる。

RDSとADSの状態は、変調対象のデータが‘0000’である場合、状態＃３、状態＃０、状態＃１、状態＃４の順に遷移し、‘0101’である場合、状態＃３、状態＃６、状態＃７、状態＃４の順に遷移することになる。また、RDSとADSの状態は、変調対象のデータが‘1010’である場合、状態＃５、状態＃２、状態＃１、状態＃４の順に遷移し、‘1111’である場合、状態＃５、状態＃８、状態＃７、状態＃４の順に遷移することになる。

π/4回転型のπ/2シフトBPSK変調においても、いずれの４ビットのRDSとADSの状態が状態＃４に収束することになる。同相信号と直交位相信号のRDSおよびADSの振幅が有限であることから、同相信号、直交位相信号ともにDCフリー、かつナイキストフリーの特性を有していることになる。

図１６Ａおよび図１６Ｂは、通常型のπ/2シフトBPSK変調によって得られる送信シンボル系列の電力スペクトル密度（PSD）を示す図である。

横軸は、正規化した周波数であり、0.0+E00が直流、5.0E-01がナイキスト周波数を示す。縦軸はPSDである。図１６Ａおよび図１６Ｂに示すように、同相のベースバンド信号と直交位相のベースバンド信号のいずれについても、直流、およびナイキスト周波数付近の信号電力が十分に抑圧される。図１６Ａは同相のベースバンド信号の電力スペクトル密度を示し、図１６Ｂは直交位相のベースバンド信号の電力スペクトル密度を示す。

図１７Ａおよび図１７Ｂは、π/4回転型のπ/2シフトBPSK変調によって得られる送信シンボル系列の電力スペクトル密度を示す図である。

π/4回転型のπ/2シフトBPSK変調の送信シンボル系列についても同様に、同相のベースバンド信号と直交位相のベースバンド信号の直流、およびナイキスト周波数付近の信号電力が十分に抑圧される。図１７Ａは同相のベースバンド信号の電力スペクトル密度を示し、図１７Ｂは直交位相のベースバンド信号の電力スペクトル密度を示す。

＜＜第２の実施の形態＞＞
図１８は、図２の符号化・変調回路２３の他の構成例を示すブロック図である。

図１８の符号化・変調回路２３においては、‘0000’、‘0101’、‘1010’、‘1111’の４種類の４ビットのデータが符号化テーブルを用いることなく、ビットの配置を入れ替えることによって生成される。

図１８の符号化・変調回路２３は、1/2反復符号化回路１０１、シリアル・パラレル変換回路１０２、インターリーブ回路１０３、パラレル・シリアル変換回路１０４、およびπ/2シフトBPSK変調回路１０５から構成される。誤り訂正符号化され、ヘッダとプリアンブルが挿入された送信データａ_ｎが1/2反復符号化回路１０１に入力される。

1/2反復符号化回路１０１は、入力された１ビットのデータを反復して２ビットのデータとする。すなわち、1/2反復符号化回路１０１は、１ビットのデータである‘0’を‘00’とし、‘1’を‘11’とする。1/2反復符号化回路１０１は、反復して得られた２ビットのデータをまとめて出力する。

シリアル・パラレル変換回路１０２は、1/2反復符号化回路１０１から供給された２ビットのデータを４ビットのデータに変換する。ここでは、シリアル・パラレル変換回路１０２は、奇数時刻ごとに、連続する２時刻分のデータをまとめるようにして４ビットのデータへの変換を行う。

例えば、時刻０に‘00’が供給され、時刻１に‘00’が供給された場合、シリアル・パラレル変換回路１０２は、それらのデータを並列化して‘0000’に変換する。また、シリアル・パラレル変換回路１０２は、時刻０に‘00’が供給され、時刻１に‘11’が供給された場合、それらのデータを並列化して‘0011’に変換する。シリアル・パラレル変換回路１０２は、時刻０に‘11’が供給され、時刻１に‘00’が供給された場合、それらのデータを並列化して‘1100’に変換する。シリアル・パラレル変換回路１０２は、時刻０に‘11’が供給され、時刻１に‘11’が供給された場合、それらのデータを並列化して‘1111’に変換する。

シリアル・パラレル変換回路１０２は、シリアル・パラレル変換によって得られた４ビットのデータをまとめて出力する。

インターリーブ回路１０３は、シリアル・パラレル変換回路１０２から供給された４ビットのデータの並び替えを行う。ここでは、インターリーブ回路１０３は、２ビット目と３ビット目を入れ替えるようにしてデータの並び替えを行う。

例えば、インターリーブ回路１０３は、‘0000’が供給された場合、２ビット目と３ビット目を入れ替えることによって‘0000’を生成し、‘0011’が供給された場合、２ビット目と３ビット目を入れ替えることによって‘0101’を生成する。また、インターリーブ回路１０３は、‘1100’が供給された場合、２ビット目と３ビット目を入れ替えることによって‘1010’を生成し、‘1111’が供給された場合、２ビット目と３ビット目を入れ替えることによって‘1111’を生成する。

ビットの並び替えを行うことによって生成される４種類の４ビットは、図６等を参照して説明したものと同じ‘0000’、‘0101’、‘1010’、‘1111’となる。

インターリーブ回路１０３は、ビットの並び替えを行うことによって得られた４ビットのデータをまとめて出力する。入力されたデータが‘0000’と‘1111’である場合には、入力と同じ４ビットがそのまま出力されることになる。

パラレル・シリアル変換回路１０４は、インターリーブ回路１０３から供給された４ビットのデータを１ビットのシリアルデータに変換し、順次、出力する。

π/2シフトBPSK変調回路１０５は、パラレル・シリアル変換回路１０４から供給されたシリアルデータに対して、順次、式（１）または（２）によって表されるπ/2シフトBPSK変調を施す。π/2シフトBPSK変調回路３４は、π/2シフトBPSK変調を施すことによって得られた送信シンボルを出力する。π/2シフトBPSK変調回路３４から出力された送信シンボル列は、フィルタリング等が施された後、受信装置３に送信される。

図１８の構成により、π/2シフトBPSK変調を施したとしてもDCフリー、ナイキストフリーの特性が損なわれない、‘0000’、‘0101’、‘1010’、‘1111’の４種類の４ビットのデータを符号化テーブルを用いることなく生成することが可能になる。

図１９は、復調・復号回路６６の他の構成例を示すブロック図である。

図１９の復調・復号回路６６においては、軟判定によって得られたデータが後段の誤り訂正符号復号回路６７に出力されるようになされている。図１９に示す復調・復号回路６６の構成は、例えば、後段の誤り訂正符号復号回路６７が、軟判定の結果を用いて誤り訂正を行うような回路である場合に採用される。

図１９の復調・復号回路６６は、π/2シフトBPSK復調回路１２１、シリアル・パラレル変換回路１２２、1/2反復符号復号回路１２３、およびパラレル・シリアル変換回路１２４から構成される。位相同期回路６５においてシンボル同期がとられた受信シンボルがπ/2シフトBPSK復調回路１２１に入力される。

π/2シフトBPSK復調回路１２１は、π/2シフトBPSK復調を行い、復調して得られたデータを出力する。

π/2シフトBPSK復調回路１２１は、式（１）で表されるπ/2シフトBPSK変調が送信装置２において行われている場合、式（３）に従ってπ/2シフトBPSK復調を行う。また、π/2シフトBPSK復調回路１２１は、式（２）で表されるπ/2シフトBPSK変調が送信装置２において行われている場合、式（５）に従ってπ/2シフトBPSK復調を行う。

π/2シフトBPSK復調回路１２１は、式（３）または（５）により求められたｙ_ｋを復調結果としてそのまま出力する。すなわち、式（４）に基づく硬判定がπ/2シフトBPSK復調回路１２１においては行われない。図１９のＮ’は軟判定のサンプルのビット幅である。

シリアル・パラレル変換回路１２２は、π/2シフトBPSK復調回路１２１から供給された軟判定のサンプルを４サンプル分（４時刻分）まとめて出力する。４サンプルのデータへの変換は、時刻３において１回目が行われ、その後、４時刻おきに行われる。

1/2反復符号復号回路１２３は、シリアル・パラレル変換回路１２２から供給された４サンプルのデータを２サンプルのデータに復号する。ここでは、偶数番目のサンプル同士を足し合わせるとともに、奇数番目のサンプル同士を足し合わせることによって４サンプルから２サンプルへの変換が行われる。

時刻ｋ−３のサンプルをｙ_ｋ−３、時刻ｋ−２のサンプルをｙ_ｋ−２、時刻ｋ−１のサンプルをｙ_ｋ−１、時刻ｋのサンプルをｙ_ｋとする。この場合、1/2反復符号復号回路１２３は、偶数番目のサンプル同士を足し合わせることによってｙ_ｋ−２＋ｙ_ｋを生成し、奇数番目のサンプル同士を足し合わせることによってｙ_ｋ−３＋ｙ_ｋ−１を生成する。1/2反復符号復号回路１２３は、このようにして生成した２サンプルのデータを出力する。

パラレル・シリアル変換回路１２４は、1/2反復符号復号回路１２３から供給された２サンプルのデータを１サンプルのデータに変換し、順次、出力する。

後段の誤り訂正符号復号回路６７においては、例えば、パラレル・シリアル変換回路１２４から出力された軟判定結果のサンプルに基づいて誤り訂正が行われる。

後段の回路において硬判定が行われ、‘0’または‘1’のビットを用いて処理が行われるようにしてもよい。偶数番目のサンプル同士と奇数番目のサンプル同士を足し合わせ、硬判定を行うことによって得られる４種類の２ビットと、その元になる‘0000’、‘0101’、‘1010’、‘1111’との関係は、図９等を参照して説明した対応関係と同じ関係となる。

＜＜変形例＞＞
・ビット長の変形例
以上においては、符号化・変調回路２３により生成される符号のビット長が４ビットであるものとしたが、４の倍数のビット長であれば、８ビット、１２ビットのなどの他のビット長であってもよい。

例えば、ビット長が８ビットである場合、情報語の‘00’、‘01’、‘10’、‘11’は、それぞれ、１対１で対応付けられた‘00000000’、‘10101010’、‘01010101’、‘11111111’に符号化される。‘00000000’、‘10101010’、‘01010101’、‘11111111’も、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号である。

この場合においても、情報語と符号語の対応関係は、１対１に対応付けられるものであればどのような関係であってもよい。

・無線通信システムの変形例
図２０は、無線通信システムの構成例を示す図である。

図２０Ａに示すように、送信装置２の符号化・変調回路２３が図５の構成を有している場合に、受信装置３の復調・復号回路６６が図１９の構成を有するといったように、符号化・変調回路２３の構成と復調・復号回路６６の構成の組み合わせは変更可能である。

また、図２０Ｂに示すように、送信装置２の符号化・変調回路２３が図１８の構成を有している場合に、受信装置３の復調・復号回路６６が図８の構成を有するようにしてもよい。

１つの装置が送信装置または受信装置として動作するだけでなく、符号化・変調回路２３と復調・復号回路６６が１つの装置内に設けられ、その１つの装置が、他の装置と通信を行うことができるようにしてもよい。

図２１は、無線通信システムの他の構成例を示す図である。

図２１の通信装置１４１と通信装置１４２は、それぞれ、図５または図１８の構成を有する符号化・変調回路２３と、図８または図１９の構成を有する復調・復号回路６６を有している。

通信装置１４１と通信装置１４２は、それぞれ、上述したようにして符号化して得られたデータをπ/2シフトBPSK変調を施して送信することができる。また、通信装置１４１と通信装置１４２は、送信されてきた信号に対してπ/2シフトBPSK復調を施し、π/2シフトBPSK復調を施して得られたデータを上述したようにして復号することができる。

・コンピュータの構成例
上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。

図２２は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。

CPU(Central Processing Unit)２０１、ROM(Read Only Memory)２０２、RAM(Random Access Memory)２０３は、バス２０４により相互に接続されている。

バス２０４には、さらに、入出力インタフェース２０５が接続されている。入出力インタフェース２０５には、キーボード、マウスなどよりなる入力部２０６、ディスプレイ、スピーカなどよりなる出力部２０７が接続される。また、入出力インタフェース２０５には、ハードディスクや不揮発性のメモリなどよりなる記憶部２０８、ネットワークインタフェースなどよりなる通信部２０９、リムーバブルメディア２１１を駆動するドライブ２１０が接続される。

以上のように構成されるコンピュータでは、CPU２０１が、例えば、記憶部２０８に記憶されているプログラムを入出力インタフェース２０５及びバス２０４を介してRAM２０３にロードして実行することにより、上述した一連の処理が行われる。

CPU２０１が実行するプログラムは、例えばリムーバブルメディア２１１に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部２０８にインストールされる。

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

・構成の組み合わせ例
本技術は、以下のような構成をとることもできる。

（１）
入力された２ビットのデータを、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に符号化し、π/2シフトBPSK変調の対象となるデータとして出力する符号化部を備える
符号化装置。

（２）
前記符号に対してπ/2シフトBPSK変調を施す変調部をさらに備える
前記（１）に記載の符号化装置。

（３）
前記符号のビット長は４ビットである
前記（１）または（２）に記載の符号化装置。

（４）
前記符号化部は、前記２ビットのデータである‘00’、‘01’、‘10’、‘11’を、１対１で対応付けられた規則に従って‘0000’、‘0101’、‘1010’‘1111’に符号化する
前記（３）に記載の符号化装置。

（５）
前記符号化部は、
１ビットのデータを反復し、前記２ビットのデータとする反復部と、
２つの前記２ビットのデータを並列化して４ビットのデータに変換する変換部と、
前記変換部による変換によって得られた前記４ビットのデータを構成する２番目のビットと３番目のビットを入れ替えることによって前記符号を生成するインターリーブ部と
を備える
前記（１）乃至（３）のいずれかに記載の符号化装置。

（６）
入力された２ビットのデータを、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に符号化し、
π/2シフトBPSK変調の対象となるデータとして出力する
ステップを含む符号化方法。

（７）
入力された２ビットのデータを、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に符号化し、
π/2シフトBPSK変調の対象となるデータとして出力する
ステップを含む処理をコンピュータに実行させるプログラム。

（８）
π/2シフトBPSK復調を施して得られた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号を、２ビットのデータに復号する復号部を備える
復号装置。

（９）
受信信号に対してπ/2シフトBPSK復調を施す復調部をさらに備える
前記（８）に記載の復号装置。

（１０）
前記符号のビット長は４ビットである
前記（８）または（９）に記載の復号装置。

（１１）
前記復号部は、前記符号である‘0000’、‘0101’、‘1010’‘1111’を、１対１で対応付けられた規則に従って‘00’、‘01’、‘10’、‘11’に復号する
前記（１０）に記載の復号装置。

（１２）
前記復号部は、前記符号の奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値ではない場合、データの誤りであることを表すフラグを出力する
前記（８）乃至（１１）のいずれかに記載の復号装置。

（１３）
前記復号部による復号によって得られたデータのうち、前記フラグが出力された位置に対応するデータの誤りを訂正する誤り訂正部をさらに備える
前記（１２）に記載の復号装置。

（１４）
前記復号部は、π/2シフトBPSK復調を施して得られた４時刻分のサンプルのうち、偶数時刻のサンプル同士を足し合わせるとともに、奇数時刻のサンプル同士を足し合わせることによって、前記２ビットのデータを復号する
前記（８）乃至（１０）のいずれかに記載の復号装置。

（１５）
π/2シフトBPSK復調を施して得られた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号を、２ビットのデータに復号する
ステップを含む復号方法。

（１６）
π/2シフトBPSK復調を施して得られた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号を、２ビットのデータに復号する
ステップを含む処理をコンピュータに実行させるプログラム。

２ 送信装置， ３ 受信装置， ２３ 符号化・変調回路， ３１ シリアル・パラレル変換回路， ３２ 2/4符号化回路， ３３ パラレル・シリアル変換回路， ３４ π/2シフトBPSK変調回路， ８１ π/2シフトBPSK復調回路， ８２ シリアル・パラレル変換回路， ８３ 2/4符号復号回路， ８４ パラレル・シリアル変換回路

Claims (16)

1. 入力された２ビットのデータを、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に符号化し、π/2シフトBPSK変調の対象となるデータとして出力する符号化部を備える
   符号化装置。
2. 前記符号に対してπ/2シフトBPSK変調を施す変調部をさらに備える
   請求項１に記載の符号化装置。
3. 前記符号のビット長は４ビットである
   請求項１または２に記載の符号化装置。
4. 前記符号化部は、前記２ビットのデータである‘00’、‘01’、‘10’、‘11’を、１対１で対応付けられた規則に従って‘0000’、‘0101’、‘1010’‘1111’に符号化する
   請求項３に記載の符号化装置。
5. 前記符号化部は、
   １ビットのデータを反復し、前記２ビットのデータとする反復部と、
   ２つの前記２ビットのデータを並列化して４ビットのデータに変換する変換部と、
   前記変換部による変換によって得られた前記４ビットのデータを構成する２番目のビットと３番目のビットを入れ替えることによって前記符号を生成するインターリーブ部と
   を備える
   請求項１乃至３のいずれかに記載の符号化装置。
6. 入力された２ビットのデータを、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に符号化し、
   π/2シフトBPSK変調の対象となるデータとして出力する
   ステップを含む符号化方法。
7. 入力された２ビットのデータを、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号に符号化し、
   π/2シフトBPSK変調の対象となるデータとして出力する
   ステップを含む処理をコンピュータに実行させるプログラム。
8. π/2シフトBPSK復調を施して得られた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号を、２ビットのデータに復号する復号部を備える
   復号装置。
9. 受信信号に対してπ/2シフトBPSK復調を施す復調部をさらに備える
   請求項８に記載の復号装置。
10. 前記符号のビット長は４ビットである
    請求項８または９に記載の復号装置。
11. 前記復号部は、前記符号である‘0000’、‘0101’、‘1010’‘1111’を、１対１で対応付けられた規則に従って‘00’、‘01’、‘10’、‘11’に復号する
    請求項１０に記載の復号装置。
12. 前記復号部は、前記符号の奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値ではない場合、データの誤りであることを表すフラグを出力する
    請求項８乃至１１のいずれかに記載の復号装置。
13. 前記復号部による復号によって得られたデータのうち、前記フラグが出力された位置に対応するデータの誤りを訂正する誤り訂正部をさらに備える
    請求項１２に記載の復号装置。
14. 前記復号部は、π/2シフトBPSK復調を施して得られた４時刻分のサンプルのうち、偶数時刻のサンプル同士を足し合わせるとともに、奇数時刻のサンプル同士を足し合わせることによって、前記２ビットのデータを復号する
    請求項８乃至１０のいずれかに記載の復号装置。
15. π/2シフトBPSK復調を施して得られた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号を、２ビットのデータに復号する
    ステップを含む復号方法。
16. π/2シフトBPSK復調を施して得られた、奇数番目のビット同士が同じ値、かつ偶数番目のビット同士が同じ値となる符号を、２ビットのデータに復号する
    ステップを含む処理をコンピュータに実行させるプログラム。

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