JP6225596B2 - Wiring structure manufacturing method and wiring structure - Google Patents

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    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes

Description

本発明は、配線構造の製造方法及び配線構造に関する。   The present invention relates to a method for manufacturing a wiring structure and a wiring structure.

半導体装置において、配線、プラグ、ビア、貫通ビア（ＴＳＶ）等の材料には、主に、Ｗ、Ｃｕ、Ａｌ等の金属材料が用いられている。これらに代わる材料に、低い抵抗率且つ高い電流密度耐性、高い熱伝導性を有する材料として、グラフェンのようなカーボン系材料が挙げられる。   In semiconductor devices, metal materials such as W, Cu, and Al are mainly used as materials for wiring, plugs, vias, and through vias (TSV). As an alternative material, a carbon-based material such as graphene can be given as a material having low resistivity, high current density resistance, and high thermal conductivity.

グラフェンの作製方法としては、ＣＶＤ法やスパッタ法を用いて触媒金属上又は下に成長させる方法がある。一般的に、成長したグラフェンを配線加工する方法としては、当該グラフェンを半導体基板等に転写し、その後、加工パターンをマスキングしてエッチングする方法が行われている。
特許文献１には、絶縁膜の溝内を、下地層を介して触媒層、グラフェン層及び芯材で埋め込んでなる配線が開示されている。 As a method for producing graphene, there is a method of growing on or under a catalytic metal using a CVD method or a sputtering method. In general, as a method of wiring the grown graphene, a method of transferring the graphene to a semiconductor substrate or the like and then etching by masking the processing pattern is performed.
Patent Document 1 discloses a wiring in which a groove of an insulating film is filled with a catalyst layer, a graphene layer, and a core material via a base layer.

特開２０１１−２３４２０号公報JP 2011-23420 A

グラフェンを半導体基板等に転写する手法では、転写工程が不可欠である故に工程数が多いという問題がある。
特許文献１の手法では、配線の構成要素としてグラフェン層と共に下地層や触媒層、芯材が用いられるため、グラフェンの優れた低電気抵抗及び低熱抵抗を十分に利用することができないという問題がある。 The technique of transferring graphene to a semiconductor substrate or the like has a problem that the number of processes is large because the transfer process is indispensable.
In the method of Patent Document 1, since the underlying layer, the catalyst layer, and the core material are used together with the graphene layer as a component of the wiring, there is a problem that the excellent low electrical resistance and low thermal resistance of graphene cannot be fully utilized. .

本発明は、上記の課題に鑑みてなされたものであり、グラフェンの優れた低電気抵抗及び低熱抵抗を可及的に利用した簡素な配線を容易且つ確実に得ることを可能する、信頼性の高い配線構造の製造方法及び配線構造を提供することを目的とする。   The present invention has been made in view of the above-mentioned problems, and can easily and reliably obtain a simple wiring that makes the best use of graphene's excellent low electrical resistance and low thermal resistance. An object of the present invention is to provide a method for manufacturing a high wiring structure and a wiring structure.

本発明の配線構造の製造方法は、第１絶縁膜に接続孔を、前記第１絶縁膜上の第２絶縁膜に配線溝を形成し、前記接続孔内に第１グラフェン又はカーボンナノチューブを、前記配線溝内に第２グラフェンを形成するに際して、前記配線溝内を埋め込むように前記第２絶縁膜上にカーボンを形成する工程と、前記カーボン上に触媒材料を形成する工程と、前記カーボンを熱処理して、当該カーボンを複数層に積層された前記第２グラフェンとする工程と、前記触媒材料及び前記第２グラフェンの前記第２絶縁膜上の部分を除去し、前記配線溝内のみに前記第２グラフェンを残存させる工程とを含み、前記第１グラフェン又は前記カーボンナノチューブと前記第２グラフェンとを直接的に接続させる。 In the method for manufacturing a wiring structure of the present invention , a connection hole is formed in the first insulating film, a wiring groove is formed in the second insulating film on the first insulating film, and the first graphene or carbon nanotube is formed in the connecting hole. When forming the second graphene in the wiring trench, a step of forming carbon on the second insulating film so as to fill the wiring trench, a step of forming a catalyst material on the carbon, A step of heat-treating the carbon to form the second graphene laminated in a plurality of layers, removing the catalyst material and a portion of the second graphene on the second insulating film, and only in the wiring trench; look including the step of leaving the second graphene, it is directly connected to the first graphene or the carbon nanotube and the second graphene.

本発明の配線構造は、接続孔が形成された第１絶縁膜と、前記第１絶縁膜上の、配線溝が形成された第２絶縁膜と、前記接続孔内を埋め込む第１導電材料と、前記配線溝内を埋め込む第２導電材料とを含み、前記第１導電材料は、前記接続孔の底面に沿った方向に形成された複数層の第１グラフェンが積層され、又は複数本のカーボンナノチューブが形成されてなり、前記第２導電材料は、前記配線溝の底面に沿った方向に形成された複数層の第２グラフェンが積層されてなり、前記第１グラフェン又は前記カーボンナノチューブと前記第２グラフェンとが直接的に接続されている。 The wiring structure of the present invention includes a first insulating film in which a connection hole is formed, a second insulating film in which a wiring groove is formed on the first insulating film, and a first conductive material that fills the connection hole. A second conductive material filling the wiring trench, wherein the first conductive material is formed by laminating a plurality of first graphene layers formed in a direction along the bottom surface of the connection hole, or a plurality of carbons. nanotubes is formed, the second conductive material, Ri Na second graphene plurality of layers formed in a direction along the bottom surface of the wiring groove are stacked, the said first graphene or carbon nanotube The second graphene is directly connected .

本発明によれば、グラフェンの優れた低電気抵抗及び低熱抵抗を可及的に利用した簡素な配線を容易且つ確実に得ることが可能となり、信頼性の高い配線構造が実現する。   According to the present invention, it is possible to easily and surely obtain a simple wiring that makes the best use of graphene's excellent low electrical resistance and low thermal resistance, thereby realizing a highly reliable wiring structure.

第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the semiconductor device by 1st Embodiment in order of a process. 図１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment in the order of steps, following FIG. 1. 図２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。FIG. 3 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment in order of processes following FIG. 2. 図３に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。FIG. 4 is a schematic cross-sectional view subsequent to FIG. 3, illustrating the method for manufacturing the semiconductor device according to the first embodiment in the order of steps. 図４に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。FIG. 5 is a schematic cross-sectional view subsequent to FIG. 4, illustrating the method for manufacturing the semiconductor device according to the first embodiment in the order of steps. 図５に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment in the order of steps, following FIG. 5. 第１の実施形態の変形例１による半導体装置の構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor device by the modification 1 of 1st Embodiment. 第１の実施形態の変形例２による半導体装置の構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor device by the modification 2 of 1st Embodiment. 第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the semiconductor device by 2nd Embodiment in order of a process. 図９に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。FIG. 10 is a schematic cross-sectional view illustrating the manufacturing method of the semiconductor device according to the second embodiment in order of processes subsequent to FIG. 9. 図１０に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。FIG. 11 is a schematic cross-sectional view illustrating the manufacturing method of the semiconductor device according to the second embodiment in order of processes subsequent to FIG. 10.

以下、本発明の配線構造を適用した電子デバイスとして、半導体装置のＭＯＳトランジスタを例示する。本発明の配線構造やグラフェン成膜方法は、半導体メモリ等の他の半導体装置や、ＷＬＰ（Wafer Level Package）、ＲＤＬ(redistribution layout)等の再配線等、放熱応用としてインターポーザーやＴＩＭ（Thermal Interface Material）等、種々の電子デバイスに適用することができる。   Hereinafter, a MOS transistor of a semiconductor device will be exemplified as an electronic device to which the wiring structure of the present invention is applied. The wiring structure and the graphene film forming method of the present invention can be applied to other semiconductor devices such as a semiconductor memory, rewiring such as WLP (Wafer Level Package), RDL (redistribution layout), etc. as an interposer or TIM (Thermal Interface). Material) and the like can be applied to various electronic devices.

（第１の実施形態）
図１〜図６は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。本実施形態では、配線構造の形成にシングルダマシン法を適用する。 (First embodiment)
1 to 6 are schematic cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment in the order of steps. In this embodiment, the single damascene method is applied to the formation of the wiring structure.

先ず、図１（ａ）に示すように、半導体基板１１上にＭＯＳトランジスタ１を形成する。
ＭＯＳトランジスタ１は、半導体基板１１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、その両側のソース／ドレイン領域１４とを備えて構成される。 First, as shown in FIG. 1A, a MOS transistor 1 is formed on a semiconductor substrate 11.
The MOS transistor 1 includes a gate electrode 13 formed on a semiconductor substrate 11 via a gate insulating film 12 and source / drain regions 14 on both sides thereof.

ゲート電極１３は、例えばＳｉ基板である半導体基板１１上において、素子分離構造１６（例えばＳＴＩ（Shallow Trench Isolation））により画定された活性領域に、多結晶シリコン等を材料としてゲート絶縁膜１２を介して形成されている。ゲート電極１３の両側には、例えばエッチバック法により絶縁材料のサイドウォール１５が形成されている。
ソース／ドレイン領域１４は、ゲート電極１３の両側の活性領域にＰ型の不純物（ホウ素等）又はＮ型の不純物（リン、砒素等）が導入されてなるものである。 The gate electrode 13 is formed on the active region defined by the element isolation structure 16 (for example, STI (Shallow Trench Isolation)) on the semiconductor substrate 11 which is a Si substrate, for example, with a polycrystalline silicon or the like as a material through the gate insulating film 12. Is formed. Side walls 15 made of an insulating material are formed on both sides of the gate electrode 13 by, for example, an etch back method.
The source / drain region 14 is formed by introducing P-type impurities (such as boron) or N-type impurities (such as phosphorus or arsenic) into the active regions on both sides of the gate electrode 13.

続いて、図１（ｂ）に示すように、層間絶縁膜２１を形成する。
詳細には、ＭＯＳトランジスタ１を覆うように、ＣＶＤ法等により半導体基板１１上に絶縁材料、例えばシリコン酸化物を堆積する。これにより、ＭＯＳトランジスタ１を覆う層間絶縁膜２１が例えば厚み３００ｎｍ程度に形成される。 Subsequently, as shown in FIG. 1B, an interlayer insulating film 21 is formed.
Specifically, an insulating material such as silicon oxide is deposited on the semiconductor substrate 11 by a CVD method or the like so as to cover the MOS transistor 1. Thereby, an interlayer insulating film 21 covering the MOS transistor 1 is formed to a thickness of about 300 nm, for example.

続いて、図１（ｃ）に示すように、層間絶縁膜２１に接続孔２１ａを形成する。
詳細には、層間絶縁膜２１をリソグラフィー及びドライエッチングにより開口する。これにより、例えばソース／ドレイン領域１４の表面の一部を露出させる接続孔２１ａが形成される。 Subsequently, as shown in FIG. 1C, a connection hole 21 a is formed in the interlayer insulating film 21.
Specifically, the interlayer insulating film 21 is opened by lithography and dry etching. Thereby, for example, a connection hole 21a that exposes a part of the surface of the source / drain region 14 is formed.

続いて、図２（ａ）に示すように、カーボン２２を堆積する。
詳細には、接続孔２１ａを埋め込むように、指向性スパッタ法等により層間絶縁膜２１上に例えば３００ｎｍ程度の厚みにカーボン２２を堆積する。なお、スパッタ法の代わりに蒸着法を用いても良い。 Subsequently, carbon 22 is deposited as shown in FIG.
Specifically, the carbon 22 is deposited on the interlayer insulating film 21 to have a thickness of about 300 nm, for example, by directional sputtering so as to fill the connection hole 21a. Note that an evaporation method may be used instead of the sputtering method.

続いて、図２（ｂ）に示すように、触媒金属２３を堆積する。
詳細には、カーボン２２上に、グラフェン形成の触媒となる金属であるＣｏ，Ｎｉ，Ｐｔ，Ｆｅ等、例えばＣｏをスパッタ法等により、例えば厚み５００ｎｍ程度に堆積する。以上により、カーボン２２上に触媒金属２３が形成される。 Subsequently, as shown in FIG. 2B, a catalytic metal 23 is deposited.
Specifically, Co, Ni, Pt, Fe, or the like, which is a metal serving as a graphene formation catalyst, is deposited on the carbon 22 to a thickness of, for example, about 500 nm by sputtering or the like. Thus, the catalytic metal 23 is formed on the carbon 22.

続いて、図２（ｃ）に示すように、多層グラフェン２２Ａを形成する。
詳細には、処理温度を６００℃以上、ここでは１２００℃程度とし、処理温度に依存して処理時間を１秒間程度〜１時間程度、ここでは１０秒間程度として、カーボン２２を熱処理する。これにより、カーボン２２が、グラフェン２２ａが複数層に積層されてなる多層グラフェン２２Ａとなる。多層グラフェン２２Ａは、触媒金属２３との接触面に沿って（接続孔２１ａの底面に沿って）グラフェン２２ａが横方向成長してゆき、複数層にシート状のグラフェン２２ａが積層した状態に形成される。処理温度が６００℃程度よりも低温では、ダイヤモンドライクカーボンの割合が多く、処理温度が８００℃程度よりも高温では、多層グラフェンの割合が多くなる。触媒金属とカーボンの拡散時間の温度依存性から、低温では処理時間が長く、高温では処理時間が短くなる。また、膜の凝集を抑制するため、高温で処理するほど、膜厚を厚くすることが望ましく、膜厚を厚くするほど、処理時間が長いほうが望ましいため、最適化が必要である。また、触媒金属２３の厚みは、カーボン２２の厚みと同等から２倍までの範囲とすることが望ましい。この方法により、ＨＯＰＧ並みの抵抗率の多層グラフェン２２Ａが得られる。 Subsequently, as shown in FIG. 2C, a multilayer graphene 22A is formed.
Specifically, the carbon 22 is heat-treated at a processing temperature of 600 ° C. or higher, here about 1200 ° C., and depending on the processing temperature, for a processing time of about 1 second to about 1 hour, here about 10 seconds. Thereby, the carbon 22 becomes the multilayer graphene 22A in which the graphene 22a is laminated in a plurality of layers. The multilayer graphene 22A is formed such that the graphene 22a grows in the lateral direction along the contact surface with the catalyst metal 23 (along the bottom surface of the connection hole 21a), and the sheet-like graphene 22a is stacked in a plurality of layers. The When the processing temperature is lower than about 600 ° C., the ratio of diamond-like carbon is large, and when the processing temperature is higher than about 800 ° C., the ratio of multilayer graphene increases. Due to the temperature dependence of the diffusion time of the catalyst metal and carbon, the treatment time is long at low temperatures and the treatment time is short at high temperatures. Further, in order to suppress the aggregation of the film, it is desirable to increase the film thickness as the processing is performed at a higher temperature, and it is desirable that the processing time be longer as the film thickness is increased. In addition, the thickness of the catalyst metal 23 is preferably in the range from the same as the thickness of the carbon 22 to 2 times. By this method, multilayer graphene 22A having a resistivity equivalent to that of HOPG can be obtained.

続いて、図３（ａ）に示すように、触媒金属２３を除去する。
詳細には、例えばＦｅＣｌ3水溶液、ＨＣｌ希釈水溶液を用いて触媒金属２３をウェットエッチングし、触媒金属２３を除去する。なお、触媒金属２３の除去は、後述するインターカレーションの工程、又は平坦化の工程でも除去されるため、省略しても良い。 Subsequently, as shown in FIG. 3A, the catalyst metal 23 is removed.
Specifically, the catalytic metal 23 is wet-etched using, for example, an FeCl 3 aqueous solution or an HCl diluted aqueous solution, and the catalytic metal 23 is removed. The removal of the catalyst metal 23 may be omitted because it is also removed in an intercalation step or a flattening step described later.

続いて、図３（ｂ）に示すように、多層グラフェン２２Ａにインターカレーション（ドーピング）を行う。
詳細には、多層グラフェン２２Ａに、異種分子のインターカレーションを行う。インターカレーションする異種分子は、特に限定するものではないが、ＦｅＣｌ3，Ｋ，Ｒｂ，Ｃｓ，Ｌｉ，ＨＮＯ3，ＳｂＣｌ5，ＳｂＦ5，Ｂｒ2，ＡｌＣｌ3，ＮｉＣｌ2，ＡｓＦ5及びＡｕＣｌ3から選択された少なくとも１種を用いることが望ましい。ここでは、例えばＦｅＣｌ3を用いる。このインターカレーションにより、多層グラフェン２２Ａの電気抵抗及び熱抵抗を大きく低下させることが可能であり、多層グラフェン２２Ａの抵抗率をＨＯＰＧ並みからＣｕ並みまで低下させることができる。 Subsequently, as shown in FIG. 3B, intercalation (doping) is performed on the multilayer graphene 22A.
Specifically, the multi-layer graphene 22A is intercalated with different molecules. The heterogeneous molecules to be intercalated are not particularly limited, but include FeCl 3 , K, Rb, Cs, Li, HNO 3 , SbCl 5 , SbF 5 , Br 2 , AlCl 3 , NiCl 2 , AsF 5 and AuCl 3. It is desirable to use at least one selected from Here, for example, FeCl 3 is used. By this intercalation, the electrical resistance and thermal resistance of the multilayer graphene 22A can be greatly reduced, and the resistivity of the multilayer graphene 22A can be reduced from HOPG level to Cu level.

続いて、図３（ｃ）に示すように、層間絶縁膜２１上を平坦化する。
詳細には、例えば化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）により、層間絶縁膜２１の表面を研磨ストッパーとして多層グラフェン２２Ａを研磨して、層間絶縁膜２１上を平坦化する。この平坦化により、接続孔２１ａ内のみに多層グラフェン２２Ａが残存する。以上により、接続孔２１ａ内を横方向のグラフェン２２ａが積層された多層グラフェン２２Ａで充填されてなる、グラフェンプラグ２４が形成される。 Subsequently, as shown in FIG. 3C, the interlayer insulating film 21 is planarized.
Specifically, the multilayer graphene 22A is polished by, for example, chemical-mechanical polishing (CMP) using the surface of the interlayer insulating film 21 as a polishing stopper to planarize the interlayer insulating film 21. By this planarization, the multilayer graphene 22A remains only in the connection hole 21a. Thus, the graphene plug 24 filled with the multilayer graphene 22A in which the lateral graphene 22a is stacked in the connection hole 21a is formed.

多層グラフェン２２Ａは、接続孔２１ａ内で密着性が保持される。そのため、グラフェンプラグ２４は、接続孔２１ａ内にバリアメタル等を介することなく多層グラフェン２２Ａが直接的に充填されて形成される。この構成を採ることにより、電気抵抗及び熱抵抗の上昇を招く他の構成物（バリアメタル等）を有することなく多層グラフェン２２Ａ（及びインターカラント）のみでグラフェンプラグ２４が形成され、グラフェンプラグ２４の可及的な低電気抵抗化及び低熱抵抗化が可能となる。
なお、配線構造の形成状況に応じて、接続孔２１ａ内にバリアメタル、或いは、コンタクトメタルを介して多層グラフェン２２Ａを形成するようにしても良い。 The adhesion of the multilayer graphene 22A is maintained in the connection hole 21a. Therefore, the graphene plug 24 is formed by directly filling the multi-layer graphene 22A into the connection hole 21a without using a barrier metal or the like. By adopting this configuration, the graphene plug 24 is formed only from the multilayer graphene 22A (and intercalant) without having other components (barrier metal or the like) that cause an increase in electrical resistance and thermal resistance. It is possible to reduce electrical resistance and thermal resistance as much as possible.
Note that the multilayer graphene 22A may be formed in the connection hole 21a via a barrier metal or a contact metal depending on the formation state of the wiring structure.

続いて、図４（ａ）に示すように、層間絶縁膜２５を形成する。
詳細には、ＭＯＳトランジスタ１を覆うように、ＣＶＤ法等によりグラフェンプラグ２４上を含む層間絶縁膜２１上に絶縁材料、例えばシリコン酸化物を堆積する。以上により、グラフェンプラグ２４上を覆う層間絶縁膜２５が例えば厚み３００ｎｍ程度に形成される。 Subsequently, as shown in FIG. 4A, an interlayer insulating film 25 is formed.
Specifically, an insulating material such as silicon oxide is deposited on the interlayer insulating film 21 including the graphene plug 24 by CVD or the like so as to cover the MOS transistor 1. As described above, the interlayer insulating film 25 covering the graphene plug 24 is formed with a thickness of about 300 nm, for example.

続いて、図４（ｂ）に示すように、層間絶縁膜２５に配線溝２５ａを形成する。
詳細には、層間絶縁膜２１をリソグラフィー及びドライエッチングにより開口する。これにより、例えばグラフェンプラグ２４の表面を露出させる配線溝２５ａが形成される。 Subsequently, as shown in FIG. 4B, a wiring groove 25 a is formed in the interlayer insulating film 25.
Specifically, the interlayer insulating film 21 is opened by lithography and dry etching. Thereby, for example, a wiring groove 25a that exposes the surface of the graphene plug 24 is formed.

続いて、図４（ｃ）に示すように、カーボン２６を堆積する。
詳細には、配線溝２５ａを埋め込むように、指向性スパッタ法等により層間絶縁膜２５上に例えば３００ｎｍ程度の厚みにカーボン２６を堆積する。なお、スパッタ法の代わりに蒸着法を用いても良い。 Subsequently, as shown in FIG. 4C, carbon 26 is deposited.
Specifically, the carbon 26 is deposited on the interlayer insulating film 25 to have a thickness of about 300 nm, for example, by a directional sputtering method so as to fill the wiring trench 25a. Note that an evaporation method may be used instead of the sputtering method.

続いて、図５（ａ）に示すように、触媒金属２７を堆積する。
詳細には、カーボン２６上に、グラフェン形成の触媒となる金属であるＣｏ，Ｎｉ，Ｐｔ，Ｆｅ等、例えばＣｏをスパッタ法等により、例えば厚み５００ｎｍ程度に堆積する。以上により、カーボン２６上に触媒金属２７が形成される。 Subsequently, as shown in FIG. 5A, a catalytic metal 27 is deposited.
Specifically, on the carbon 26, Co, Ni, Pt, Fe or the like, which is a metal serving as a graphene formation catalyst, is deposited to a thickness of, for example, about 500 nm by sputtering or the like. Thus, the catalytic metal 27 is formed on the carbon 26.

続いて、図５（ｂ）に示すように、多層グラフェン２６Ａを形成する。
詳細には、処理温度を６００℃以上、ここでは１２００℃程度とし、処理温度に依存して処理時間を１秒間程度〜１時間程度、ここでは１０秒間程度として、カーボン２６を熱処理する。これにより、カーボン２６が、グラフェン２６ａが複数層に積層されてなる多層グラフェン２６Ａとなる。多層グラフェン２６Ａは、触媒金属２７との接触面に沿って（配線溝２５ａの底面に沿って）グラフェン２６ａが横方向成長してゆき、複数層にシート状のグラフェン２６ａが積層した状態に形成される。この方法により、ＨＯＰＧ並みの抵抗率の多層グラフェン２６Ａが得られる。 Subsequently, as shown in FIG. 5B, a multilayer graphene 26A is formed.
Specifically, the carbon 26 is heat-treated at a processing temperature of 600 ° C. or more, here about 1200 ° C., and depending on the processing temperature, for a processing time of about 1 second to about 1 hour, here about 10 seconds. Thereby, the carbon 26 becomes a multilayer graphene 26A in which the graphene 26a is laminated in a plurality of layers. The multilayer graphene 26A is formed such that the graphene 26a grows laterally along the contact surface with the catalyst metal 27 (along the bottom surface of the wiring groove 25a), and the sheet-like graphene 26a is stacked in a plurality of layers. The By this method, multilayer graphene 26A having a resistivity equivalent to that of HOPG can be obtained.

続いて、図５（ｃ）に示すように、触媒金属２７を除去する。
詳細には、例えばＦｅＣｌ3水溶液、ＨＣｌ希釈水溶液を用いて触媒金属２７をウェットエッチングし、触媒金属２７を除去する。なお、触媒金属２７の除去は、後述するインターカレーションの工程、又は平坦化の工程でも除去されるため、省略しても良い。 Subsequently, as shown in FIG. 5C, the catalyst metal 27 is removed.
Specifically, the catalyst metal 27 is wet-etched using, for example, an FeCl 3 aqueous solution or an HCl diluted aqueous solution, and the catalyst metal 27 is removed. The removal of the catalyst metal 27 may be omitted because it is also removed in an intercalation step or a flattening step described later.

続いて、図６（ａ）に示すように、多層グラフェン２６Ａにインターカレーション（ドーピング）を行う。
詳細には、多層グラフェン２６Ａに、異種分子のインターカレーションを行う。インターカレーションする異種分子は、特に限定するものではないが、ＦｅＣｌ3，Ｋ，Ｒｂ，Ｃｓ，Ｌｉ，ＨＮＯ3，ＳｂＣｌ5，ＳｂＦ5，Ｂｒ2，ＡｌＣｌ3，ＮｉＣｌ2，ＡｓＦ5及びＡｕＣｌ3から選択された少なくとも１種を用いることが望ましい。ここでは、例えばＦｅＣｌ3を用いる。このインターカレーションにより、多層グラフェン２６Ａの電気抵抗及び熱抵抗を大きく低下させることが可能であり、多層グラフェン２６Ａの抵抗率をＨＯＰＧ並みからＣｕ並みまで低下させることができる。 Subsequently, as shown in FIG. 6A, intercalation (doping) is performed on the multilayer graphene 26A.
Specifically, the multi-layer graphene 26A is intercalated with different molecules. The heterogeneous molecules to be intercalated are not particularly limited, but include FeCl 3 , K, Rb, Cs, Li, HNO 3 , SbCl 5 , SbF 5 , Br 2 , AlCl 3 , NiCl 2 , AsF 5 and AuCl 3. It is desirable to use at least one selected from Here, for example, FeCl 3 is used. By this intercalation, the electrical resistance and thermal resistance of the multilayer graphene 26A can be greatly reduced, and the resistivity of the multilayer graphene 26A can be reduced from HOPG level to Cu level.

続いて、図６（ｂ）に示すように、層間絶縁膜２５上を平坦化する。
詳細には、例えばＣＭＰにより、層間絶縁膜２５の表面を研磨ストッパーとして多層グラフェン２６Ａを研磨して、層間絶縁膜２５上を平坦化する。この平坦化により、配線溝２５ａ内のみに多層グラフェン２６Ａが残存する。以上により、配線溝２５ａ内を横方向のシート状のグラフェン２６ａが積層された多層グラフェン２６Ａで充填されてなる、グラフェン配線２８が形成される。
グラフェンプラグ２４及びこれと接続されたグラフェン配線２８により、配線構造２が形成される。 Subsequently, as shown in FIG. 6B, the interlayer insulating film 25 is planarized.
Specifically, the multilayer graphene 26A is polished by, for example, CMP using the surface of the interlayer insulating film 25 as a polishing stopper, and the upper surface of the interlayer insulating film 25 is planarized. By this planarization, the multilayer graphene 26A remains only in the wiring trench 25a. As described above, the graphene wiring 28 is formed which is filled with the multilayer graphene 26A in which the sheet-like graphene 26a in the lateral direction is stacked in the wiring groove 25a.
The wiring structure 2 is formed by the graphene plug 24 and the graphene wiring 28 connected thereto.

多層グラフェン２６Ａは、配線溝２５ａ内で密着性が保持される。そのため、グラフェン配線２８は、配線溝２５ａ内にバリアメタル等を介することなく多層グラフェン２６Ａが直接的に充填されて形成される。この構成を採ることにより、電気抵抗及び熱抵抗の上昇を招く他の構成物（バリアメタル等）を有することなく多層グラフェン２６Ａ（及びインターカラント）のみでグラフェン配線２８が形成され、グラフェン配線２８の可及的な低電気抵抗化及び低熱抵抗化が可能となる。
なお、配線構造の形成状況に応じて、配線溝２５ａ内にバリアメタル、或いは、コンタクトメタルを介して多層グラフェン２６Ａを形成するようにしても良い。 The multilayer graphene 26 </ b> A maintains the adhesion within the wiring groove 25 a. Therefore, the graphene wiring 28 is formed by directly filling the multilayer groove 26A in the wiring groove 25a without using a barrier metal or the like. By adopting this configuration, the graphene wiring 28 is formed only from the multilayer graphene 26A (and intercalant) without having other components (barrier metal or the like) that cause an increase in electrical resistance and thermal resistance. It is possible to reduce electrical resistance and thermal resistance as much as possible.
Note that the multilayer graphene 26A may be formed in the wiring groove 25a via a barrier metal or a contact metal according to the formation state of the wiring structure.

続いて、図６（ｃ）に示すように、配線構造２上にこれと接続される配線構造３を形成する。
配線構造３は、配線構造２と同様に形成される。
即ち、層間絶縁膜２５上に層間絶縁膜３１が形成され、層間絶縁膜３１に接続孔３１ａが形成され、接続孔３１ａを埋め込むカーボンが層間絶縁膜３１上に形成され、その上に触媒金属が形成され、カーボンの熱処理により多層グラフェン３２が形成され、触媒金属の除去及び多層グラフェン３２のＣＭＰを実行する。以上により、接続孔３１ａ内を横方向のシート状のグラフェン３２ａが積層された多層グラフェン３２で充填されてなる、グラフェンビア３３が形成される。 Subsequently, as shown in FIG. 6C, a wiring structure 3 connected to the wiring structure 2 is formed.
The wiring structure 3 is formed in the same manner as the wiring structure 2.
That is, an interlayer insulating film 31 is formed on the interlayer insulating film 25, a connection hole 31a is formed in the interlayer insulating film 31, carbon filling the connection hole 31a is formed on the interlayer insulating film 31, and a catalyst metal is formed thereon. The multilayer graphene 32 is formed by heat treatment of carbon, and the catalyst metal is removed and CMP of the multilayer graphene 32 is performed. As described above, the graphene via 33 is formed by filling the connection hole 31a with the multilayer graphene 32 in which the sheet-like graphene 32a in the lateral direction is stacked.

層間絶縁膜３１上に層間絶縁膜３４が形成され、層間絶縁膜３４に配線溝３４ａが形成され、配線溝３４ａを埋め込むカーボンが層間絶縁膜３４上に形成され、その上に触媒金属が形成され、カーボンの熱処理により多層グラフェン３５が形成され、触媒金属の除去及び多層グラフェン３５のＣＭＰを実行する。以上により、配線溝３４ａ内を横方向のグラフェン３５ａが積層された多層グラフェン３５で充填されてなる、グラフェン配線３６が形成される。
グラフェンビア３３及びこれと接続されたグラフェン配線３６により、配線構造３が形成される。 An interlayer insulating film 34 is formed on the interlayer insulating film 31, a wiring groove 34a is formed in the interlayer insulating film 34, a carbon filling the wiring groove 34a is formed on the interlayer insulating film 34, and a catalyst metal is formed thereon. The multilayer graphene 35 is formed by the heat treatment of carbon, and the removal of the catalyst metal and the CMP of the multilayer graphene 35 are performed. As described above, the graphene wiring 36 is formed, which is filled with the multilayer graphene 35 in which the horizontal graphene 35a is stacked in the wiring trench 34a.
The wiring structure 3 is formed by the graphene via 33 and the graphene wiring 36 connected thereto.

以下、配線構造３と同様に、配線構造３上にこれと接続される配線構造が必要な数だけ順次形成され、多層配線構造とされる。以上により、半導体装置が形成される。   Thereafter, as in the case of the wiring structure 3, a necessary number of wiring structures connected to the wiring structure 3 are sequentially formed to form a multilayer wiring structure. Thus, a semiconductor device is formed.

なお、本実施形態では、ＭＯＳトランジスタ上に直接的に多層配線構造を形成する場合を例示したが、予めこの多層配線構造を形成しておき、ＭＯＳトランジスタが形成された基板に転写等により接続することも可能である。   In this embodiment, the case where the multilayer wiring structure is directly formed on the MOS transistor is exemplified. However, the multilayer wiring structure is formed in advance and connected to the substrate on which the MOS transistor is formed by transfer or the like. It is also possible.

以上説明したように、本実施形態によれば、グラフェンの優れた低電気抵抗及び低熱抵抗を可及的に利用した簡素な配線を容易且つ確実に得ることが可能となり、信頼性の高い多層配線構造が実現する。   As described above, according to the present embodiment, it is possible to easily and surely obtain a simple wiring using the excellent low electrical resistance and low thermal resistance of graphene as much as possible, and a highly reliable multilayer wiring. The structure is realized.

−変形例−
以下、第１の実施形態の諸変形例について説明する。
第１の実施形態では、配線構造２を構成するグラフェンプラグ２４及びグラフェン配線２８、配線構造３を構成するグラフェンビア３３及びグラフェン配線３６の各々について、シングルダマシン法により多層グラフェンで形成する旨を説明した。以下の変形例では、配線構造２のグラフェンプラグ２４、配線構造３のグラフェンビア３３を、他の導電材料で形成する場合を例示する。 -Modification-
Hereinafter, various modifications of the first embodiment will be described.
In the first embodiment, it is explained that each of the graphene plug 24 and the graphene wiring 28 constituting the wiring structure 2 and the graphene via 33 and the graphene wiring 36 constituting the wiring structure 3 are formed of multilayer graphene by a single damascene method. did. In the following modification, the case where the graphene plug 24 of the wiring structure 2 and the graphene via 33 of the wiring structure 3 are formed of other conductive materials will be exemplified.

（変形例１）
本例では、配線構造のプラグやビアを金属材料で形成する場合について例示する。
図７は、第１の実施形態の変形例１による半導体装置の構成を示す概略断面図であり、第１の実施形態の図６（ｃ）に対応する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。 (Modification 1)
In this example, a case where a plug or a via having a wiring structure is formed of a metal material is illustrated.
FIG. 7 is a schematic cross-sectional view showing the configuration of the semiconductor device according to the first modification of the first embodiment, and corresponds to FIG. 6C of the first embodiment. In addition, about the structural member etc. similar to 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.

本例による半導体装置では、Ｗプラグ４１及びグラフェン配線２８を有して構成される配線構造４と、Ｃｕビア４２及びグラフェン配線３６を有して構成される配線構造５とが形成される。   In the semiconductor device according to the present example, the wiring structure 4 configured with the W plug 41 and the graphene wiring 28 and the wiring structure 5 configured with the Cu via 42 and the graphene wiring 36 are formed.

Ｗプラグ４１を形成するには、先ず、層間絶縁膜２１の接続孔２１ａ内を、バリアメタル４１ａである例えばＴｉＮを介して、例えばスパッタ法やＣＶＤ法等によりタングステン（Ｗ）４１ｂを堆積する。そして、層間絶縁膜２１上のバリアメタル４１ａ及びＷ４１ｂをＣＭＰ等で平坦化する。以上により、層間絶縁膜２１の接続孔２１ａ内をバリアメタル４１ａを介してＷ４１ｂで充填してなるＷプラグ４１が形成される。   In order to form the W plug 41, first, tungsten (W) 41b is deposited in the connection hole 21a of the interlayer insulating film 21 through, for example, TiN as the barrier metal 41a by, for example, sputtering or CVD. Then, the barrier metals 41a and W41b on the interlayer insulating film 21 are planarized by CMP or the like. Thus, the W plug 41 is formed by filling the connection hole 21a of the interlayer insulating film 21 with the W41b through the barrier metal 41a.

Ｃｕビア４２を形成するには、先ず、層間絶縁膜３１の接続孔３１ａ内を、バリアメタル４２ａである例えばＴｉＮを介して、例えばメッキ法等によりＣｕ４２ｂを成長する。そして、層間絶縁膜３１上のバリアメタル４２ａ及びＣｕ４２ｂをＣＭＰ等で平坦化する。以上により、層間絶縁膜３１の接続孔３１ａ内をバリアメタル４２ａを介してＣｕ４２ｂで充填してなるＣｕビア４２が形成される。   In order to form the Cu via 42, first, the Cu 42b is grown in the connection hole 31a of the interlayer insulating film 31 through, for example, TiN as the barrier metal 42a by, for example, plating. Then, the barrier metal 42a and Cu 42b on the interlayer insulating film 31 are planarized by CMP or the like. Thus, the Cu via 42 is formed by filling the connection hole 31a of the interlayer insulating film 31 with the Cu 42b via the barrier metal 42a.

本例によれば、グラフェンの優れた低電気抵抗及び低熱抵抗を可及的に利用した簡素な配線を容易且つ確実に得ることが可能となり、信頼性の高い多層配線構造が実現する。   According to this example, it is possible to easily and surely obtain a simple wiring that makes the best use of the low electrical resistance and low thermal resistance of graphene, and a highly reliable multilayer wiring structure is realized.

（変形例２）
本例では、配線構造のプラグやビアをカーボンナノチューブ（ＣＮＴ）で形成する場合について例示する。
図８は、第１の実施形態の変形例２による半導体装置の構成を示す概略断面図であり、第１の実施形態の図６（ｃ）に対応する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。 (Modification 2)
In this example, a case where a plug or a via having a wiring structure is formed of carbon nanotubes (CNT) is illustrated.
FIG. 8 is a schematic cross-sectional view showing the configuration of the semiconductor device according to the second modification of the first embodiment, and corresponds to FIG. 6C of the first embodiment. In addition, about the structural member etc. similar to 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.

本例による半導体装置では、ＣＮＴプラグ４３及びグラフェン配線２８を有して構成される配線構造６と、ＣＮＴビア４４及びグラフェン配線３６を有して構成される配線構造７とが形成される。   In the semiconductor device according to the present example, the wiring structure 6 configured with the CNT plug 43 and the graphene wiring 28 and the wiring structure 7 configured with the CNT via 44 and the graphene wiring 36 are formed.

ＣＮＴプラグ４３を形成するには、先ず、真空蒸着法等により、層間絶縁膜２１の接続孔２１ａ内に触媒材料としてＣｏ等の触媒微粒子４３ａを堆積する。そして、例えば熱ＣＶＤ法により、電界の印加方向を基板表面に垂直な方向として、ＣＮＴの成長処理を実行する。これにより、接続孔２１ａの底面に存する触媒微粒子４３ａから起立するようにＣＮＴ４３ｂが形成される。ＣＮＴ４３ｂの先端部位はＣＭＰ等により平坦化される。以上により、接続孔２１ａ内で触媒微粒子４３ａから起立するＣＮＴ４３ｂが形成されてなる、ＣＮＴプラグ４３が形成される。   In order to form the CNT plug 43, first, catalyst fine particles 43a such as Co are deposited as a catalyst material in the connection hole 21a of the interlayer insulating film 21 by vacuum vapor deposition or the like. Then, for example, by the thermal CVD method, the CNT growth process is executed with the electric field application direction being the direction perpendicular to the substrate surface. Thereby, the CNTs 43b are formed so as to stand up from the catalyst fine particles 43a existing on the bottom surface of the connection hole 21a. The tip portion of the CNT 43b is flattened by CMP or the like. As described above, the CNT plug 43 is formed, in which the CNT 43b rising from the catalyst fine particles 43a is formed in the connection hole 21a.

ＣＮＴビア４４を形成するには、先ず、真空蒸着法等により、層間絶縁膜３１の接続孔３１ａ内に触媒材料としてＣｏ等の触媒微粒子４４ａを堆積する。そして、例えば熱ＣＶＤ法により、電界の印加方向を基板表面に垂直な方向として、ＣＮＴの成長処理を実行する。これにより、接続孔３１ａの底面に存する触媒微粒子４４ａから起立するようにＣＮＴ４４ｂが形成される。ＣＮＴ４４ｂの先端部位はＣＭＰ等により平坦化される。以上により、接続孔３１ａ内で触媒微粒子４４ａから起立するＣＮＴ４４ｂが形成されてなる、ＣＮＴビア４４が形成される。   In order to form the CNT via 44, first, catalyst fine particles 44a such as Co are deposited as a catalyst material in the connection hole 31a of the interlayer insulating film 31 by vacuum vapor deposition or the like. Then, for example, by the thermal CVD method, the CNT growth process is executed with the electric field application direction being the direction perpendicular to the substrate surface. Thereby, the CNTs 44b are formed so as to stand up from the catalyst fine particles 44a existing on the bottom surface of the connection hole 31a. The tip portion of the CNT 44b is flattened by CMP or the like. As described above, the CNT via 44 is formed, in which the CNT 44b rising from the catalyst fine particles 44a is formed in the connection hole 31a.

なお、上記のようにＣＮＴ４３ｂ，４４ｂを成長形成する代わりに、ＣＮＴ４３ｂ，４４ｂを植え込みで形成するようにしても良い。
即ち、表面に酸化膜が形成されたＳｉ基板等を用いて当該Ｓｉ基板上にＣＮＴを成長形成し、ＣＮＴの上端を平坦化し、平坦化された部位に転写支持膜を形成し、Ｓｉ基板を除去する。転写支持膜のＣＮＴを、層間絶縁膜２１（３１）の接続孔２１ａ（３１ａ）と対向させ、対向させた両者間に揮発性溶媒を付与する。塗布された揮発性溶媒が乾燥すると、層間絶縁膜２１（３１）とＣＮＴとが密着する。ＣＮＴの先端部分が接続孔２１ａ（３１ａ）内に挿入され、接続孔２１ａ（３１ａ）の底面に接続される。転写支持膜及び不要なＣＮＴを研磨等により除去する。 Instead of growing and forming the CNTs 43b and 44b as described above, the CNTs 43b and 44b may be formed by implantation.
That is, using a Si substrate having an oxide film formed on the surface, CNT is grown on the Si substrate, the upper end of the CNT is flattened, a transfer support film is formed on the flattened portion, and the Si substrate is formed. Remove. The CNT of the transfer support film is opposed to the connection hole 21a (31a) of the interlayer insulating film 21 (31), and a volatile solvent is applied between the opposed CNTs. When the applied volatile solvent is dried, the interlayer insulating film 21 (31) and the CNT come into close contact with each other. The tip portion of the CNT is inserted into the connection hole 21a (31a) and connected to the bottom surface of the connection hole 21a (31a). The transfer support film and unnecessary CNTs are removed by polishing or the like.

本例によれば、グラフェン及びＣＮＴの優れた低電気抵抗及び低熱抵抗を可及的に利用した簡素な配線を容易且つ確実に得ることが可能となり、信頼性の高い多層配線構造が実現する。   According to this example, it is possible to easily and surely obtain a simple wiring using the excellent low electrical resistance and low thermal resistance of graphene and CNT as much as possible, and a highly reliable multilayer wiring structure is realized.

（第２の実施形態）
図９〜図１１は、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。本実施形態では、配線構造の形成にデュアルダマシン法を適用する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。 (Second Embodiment)
9 to 11 are schematic cross-sectional views illustrating the semiconductor device manufacturing method according to the second embodiment in the order of steps. In this embodiment, the dual damascene method is applied to the formation of the wiring structure. In addition, about the structural member etc. similar to 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.

先ず、第１の実施形態の図１（ａ）と同様に、半導体基板１１上にＭＯＳトランジスタ１を形成する。   First, as in FIG. 1A of the first embodiment, the MOS transistor 1 is formed on the semiconductor substrate 11.

続いて、図９（ａ）に示すように、層間絶縁膜５１、エッチングストッパ膜５２、及び層間絶縁膜５３を順次形成する。
詳細には、先ず、ＭＯＳトランジスタ１を覆うように、ＣＶＤ法等により半導体基板１１上に絶縁材料、例えばシリコン酸化物を堆積する。これにより、ＭＯＳトランジスタ１を覆う層間絶縁膜５１が例えば厚み３００ｎｍ程度に形成される。 Subsequently, as shown in FIG. 9A, an interlayer insulating film 51, an etching stopper film 52, and an interlayer insulating film 53 are sequentially formed.
Specifically, first, an insulating material such as silicon oxide is deposited on the semiconductor substrate 11 by a CVD method or the like so as to cover the MOS transistor 1. Thereby, an interlayer insulating film 51 covering the MOS transistor 1 is formed with a thickness of about 300 nm, for example.

次に、層間絶縁膜５１上に例えばシリコンカーバイドを堆積する。これにより、層間絶縁膜５１上にエッチングストッパ膜５２が例えば厚み３０ｎｍ程度に形成される。
次に、エッチングストッパ膜５２をリソグラフィー及びドライエッチングにより開口する。これにより、エッチングストッパ膜５２に、層間絶縁膜５１に接続孔を形成するための開口５２ａが形成される。
次に、エッチングストッパ膜５２上に絶縁材料、例えばシリコン酸化物を堆積する。これにより、エッチングストッパ膜５２上に層間絶縁膜５３が例えば厚み３００ｎｍ程度に形成される。 Next, for example, silicon carbide is deposited on the interlayer insulating film 51. As a result, an etching stopper film 52 is formed on the interlayer insulating film 51 to a thickness of about 30 nm, for example.
Next, the etching stopper film 52 is opened by lithography and dry etching. As a result, an opening 52 a for forming a connection hole in the interlayer insulating film 51 is formed in the etching stopper film 52.
Next, an insulating material such as silicon oxide is deposited on the etching stopper film 52. As a result, the interlayer insulating film 53 is formed on the etching stopper film 52 to a thickness of about 300 nm, for example.

続いて、図９（ｂ）に示すように、層間絶縁膜５１、エッチングストッパ膜５２、及び層間絶縁膜５３に配線構造溝５４を形成する。
詳細には、層間絶縁膜５３上に配線形状の開口を有するレジストマスクを形成する。このレジストマスクを用いて、層間絶縁膜５１，５３をドライエッチングする。このとき先ず、層間絶縁膜５３に配線溝５３ａが形成される。引き続きドライエッチングを行うと、エッチングストッパ膜５２がハードマスクとして機能し、層間絶縁膜５１にエッチングストッパ膜５２の開口５２ａに倣った接続孔５１ａが形成される。レジストマスクはアッシング処理等により除去される。以上により、層間絶縁膜５１、エッチングストッパ膜５２、及び層間絶縁膜５３には、接続孔５１ａ、開口５２ａ、及び配線溝５３ａが一体となった配線構造溝５４が形成される。 Subsequently, as shown in FIG. 9B, a wiring structure groove 54 is formed in the interlayer insulating film 51, the etching stopper film 52, and the interlayer insulating film 53.
Specifically, a resist mask having a wiring-shaped opening is formed on the interlayer insulating film 53. Using this resist mask, the interlayer insulating films 51 and 53 are dry-etched. At this time, first, a wiring groove 53 a is formed in the interlayer insulating film 53. When dry etching is subsequently performed, the etching stopper film 52 functions as a hard mask, and a connection hole 51 a that follows the opening 52 a of the etching stopper film 52 is formed in the interlayer insulating film 51. The resist mask is removed by ashing or the like. As described above, in the interlayer insulating film 51, the etching stopper film 52, and the interlayer insulating film 53, the wiring structure groove 54 in which the connection hole 51a, the opening 52a, and the wiring groove 53a are integrated is formed.

続いて、図９（ｃ）に示すように、カーボン５５を堆積する。
詳細には、配線構造溝５４を埋め込むように、指向性スパッタ法等により層間絶縁膜５３上に例えば６００ｎｍ程度の厚みにカーボン５５を堆積する。なお、スパッタ法の代わりに蒸着法を用いても良い。 Subsequently, as shown in FIG. 9C, carbon 55 is deposited.
Specifically, carbon 55 is deposited on the interlayer insulating film 53 to a thickness of, for example, about 600 nm by the directional sputtering method or the like so as to fill the wiring structure groove 54. Note that an evaporation method may be used instead of the sputtering method.

続いて、図１０（ａ）に示すように、触媒金属５６を堆積する。
詳細には、カーボン５５上に、グラフェン形成の触媒となる金属であるＣｏ，Ｎｉ，Ｐｔ，Ｆｅ等、例えばＣｏをスパッタ法等により、例えば厚み１０００ｎｍ程度に堆積する。以上により、カーボン５５上に触媒金属５６が形成される。 Subsequently, as shown in FIG. 10A, a catalytic metal 56 is deposited.
Specifically, on the carbon 55, Co, Ni, Pt, Fe, or the like, which is a metal serving as a graphene formation catalyst, is deposited to a thickness of, for example, about 1000 nm by sputtering or the like. As a result, the catalytic metal 56 is formed on the carbon 55.

続いて、図１０（ｂ）に示すように、多層グラフェン５５Ａを形成する。
詳細には、処理温度を６００℃以上、ここでは１２００℃程度とし、処理温度に依存して処理時間を１秒間程度〜１時間程度、ここでは２０秒間程度として、カーボン５５を熱処理する。これにより、カーボン５５が、グラフェン５５ａが複数層に積層されてなる多層グラフェン５５Ａとなる。多層グラフェン５５Ａは、触媒金属５６との接触面に沿って（接続孔２１ａの底面に沿って）グラフェン５５ａが横方向成長してゆき、複数層にシート状のグラフェン５５ａが積層した状態に形成される。この方法により、ＨＯＰＧ並みの抵抗率の多層グラフェン５５Ａが得られる。 Subsequently, as shown in FIG. 10B, a multilayer graphene 55A is formed.
Specifically, the carbon 55 is heat-treated at a processing temperature of 600 ° C. or higher, here about 1200 ° C., and depending on the processing temperature, for a processing time of about 1 second to about 1 hour, here about 20 seconds. Thereby, the carbon 55 becomes a multilayer graphene 55A in which the graphene 55a is laminated in a plurality of layers. The multilayer graphene 55A is formed such that the graphene 55a grows laterally along the contact surface with the catalyst metal 56 (along the bottom surface of the connection hole 21a), and the sheet-like graphene 55a is laminated in a plurality of layers. The By this method, multilayer graphene 55A having a resistivity equivalent to that of HOPG can be obtained.

続いて、図１０（ｃ）に示すように、触媒金属５６を除去する。
詳細には、例えばＦｅＣｌ3水溶液、ＨＣｌ希釈水溶液を用いて触媒金属５６をウェットエッチングし、触媒金属５６を除去する。なお、触媒金属５６の除去は、後述するインターカレーションの工程、又は平坦化の工程も除去されるため、省略しても良い。 Subsequently, as shown in FIG. 10C, the catalyst metal 56 is removed.
Specifically, the catalytic metal 56 is wet-etched using, for example, an FeCl 3 aqueous solution or an HCl diluted aqueous solution, and the catalytic metal 56 is removed. The removal of the catalyst metal 56 may be omitted because an intercalation step or a flattening step described later is also removed.

続いて、図１１（ａ）に示すように、多層グラフェン５５Ａにインターカレーション（ドーピング）を行う。
詳細には、多層グラフェン５５Ａに、異種分子のインターカレーションを行う。インターカレーションする異種分子は、特に限定するものではないが、ＦｅＣｌ3，Ｋ，Ｒｂ，Ｃｓ，Ｌｉ，ＨＮＯ3，ＳｂＣｌ5，ＳｂＦ5，Ｂｒ2，ＡｌＣｌ3，ＮｉＣｌ2，ＡｓＦ5及びＡｕＣｌ3から選択された少なくとも１種を用いることが望ましい。ここでは、例えばＦｅＣｌ3を用いる。このインターカレーションにより、多層グラフェン５５Ａの電気抵抗及び熱抵抗を大きく低下させることが可能であり、多層グラフェン５５Ａの抵抗率をＨＯＰＧ並みからＣｕ並みまで低下させることができる。 Subsequently, as shown in FIG. 11A, intercalation (doping) is performed on the multilayer graphene 55A.
Specifically, the multi-layer graphene 55A is intercalated with different molecules. The heterogeneous molecules to be intercalated are not particularly limited, but include FeCl 3 , K, Rb, Cs, Li, HNO 3 , SbCl 5 , SbF 5 , Br 2 , AlCl 3 , NiCl 2 , AsF 5 and AuCl 3. It is desirable to use at least one selected from Here, for example, FeCl 3 is used. By this intercalation, the electrical resistance and thermal resistance of the multilayer graphene 55A can be greatly reduced, and the resistivity of the multilayer graphene 55A can be lowered from HOPG level to Cu level.

続いて、図１１（ｂ）に示すように、層間絶縁膜５３上を平坦化する。
詳細には、例えばＣＭＰにより、層間絶縁膜５３の表面を研磨ストッパーとして多層グラフェン５５Ａを研磨して、層間絶縁膜５３上を平坦化する。この平坦化により、配線構造溝５４内のみに多層グラフェン５５Ａが残存する。以上により、配線構造溝５４内を横方向のグラフェン５５ａが積層された多層グラフェン５５Ａで充填されてなる、配線構造８が形成される。 Subsequently, as shown in FIG. 11B, the interlayer insulating film 53 is planarized.
Specifically, the multilayer graphene 55A is polished by CMP, for example, using the surface of the interlayer insulating film 53 as a polishing stopper, and the upper surface of the interlayer insulating film 53 is planarized. By this planarization, the multilayer graphene 55A remains only in the wiring structure groove 54. As described above, the wiring structure 8 is formed in which the wiring structure groove 54 is filled with the multilayer graphene 55A in which the lateral graphene 55a is stacked.

多層グラフェン５５Ａは、配線構造溝５４内で密着性が保持される。そのため、配線構造８は、配線構造溝５４内にバリアメタル等を介することなく多層グラフェン５５Ａが直接的に充填されて形成される。この構成を採ることにより、電気抵抗及び熱抵抗の上昇を招く他の構成物（バリアメタル等）を有することなく多層グラフェン５５Ａ（及びインターカラント）のみで配線構造８が形成され、配線構造８の可及的な低電気抵抗化及び低熱抵抗化が可能となる。
なお、配線構造の形成状況に応じて、配線構造溝５４内にバリアメタル、或いは、コンタクトメタルを介して多層グラフェン５５Ａを形成するようにしても良い。 The adhesion of the multilayer graphene 55A is maintained in the wiring structure groove 54. Therefore, the wiring structure 8 is formed by directly filling the multilayered graphene 55A in the wiring structure groove 54 without using a barrier metal or the like. By adopting this configuration, the wiring structure 8 is formed only by the multilayer graphene 55A (and intercalant) without having other components (barrier metal or the like) that cause an increase in electrical resistance and thermal resistance. It is possible to reduce electrical resistance and thermal resistance as much as possible.
Note that the multi-layer graphene 55A may be formed in the wiring structure groove 54 via a barrier metal or a contact metal depending on the formation state of the wiring structure.

続いて、図１１（ｃ）に示すように、配線構造８上にこれと接続される配線構造９を形成する。
配線構造９は、配線構造８と同様に形成される。
即ち、層間絶縁膜５３上に層間絶縁膜５７、開口５８ａを有するエッチングストッパ膜５８及び層間絶縁膜５９が順次形成される。層間絶縁膜５９に配線溝５９ａが、層間絶縁膜５７に接続孔５７ａが順次形成される。接続孔５７ａ、開口５８ａ、及び配線溝５９ａが一体となって配線構造溝６１となる。配線構造溝６１を埋め込むカーボンが層間絶縁膜５９上に形成され、その上に触媒金属が形成され、カーボンの熱処理により多層グラフェン６２が形成され、触媒金属の除去及び多層グラフェン６２のＣＭＰを実行する。以上により、配線構造溝６１内を横方向のシート状のグラフェン６２ａが積層された多層グラフェン６２で充填されてなる、配線構造９が形成される。 Subsequently, as shown in FIG. 11C, a wiring structure 9 connected to the wiring structure 8 is formed.
The wiring structure 9 is formed in the same manner as the wiring structure 8.
That is, an interlayer insulating film 57, an etching stopper film 58 having an opening 58a, and an interlayer insulating film 59 are sequentially formed on the interlayer insulating film 53. A wiring groove 59 a is formed in the interlayer insulating film 59 and a connection hole 57 a is sequentially formed in the interlayer insulating film 57. The connection hole 57a, the opening 58a, and the wiring groove 59a are integrated to form the wiring structure groove 61. Carbon filling the wiring structure trench 61 is formed on the interlayer insulating film 59, a catalytic metal is formed thereon, and multilayer graphene 62 is formed by heat treatment of the carbon, and removal of the catalytic metal and CMP of the multilayer graphene 62 are performed. . As described above, the wiring structure 9 is formed in which the wiring structure groove 61 is filled with the multilayer graphene 62 in which the sheet-like graphene 62a in the lateral direction is stacked.

以下、配線構造９と同様に、配線構造９上にこれと接続される配線構造が必要な数だけ順次形成され、多層配線構造とされる。以上により、半導体装置が形成される。   Thereafter, similarly to the wiring structure 9, a necessary number of wiring structures connected to the wiring structure 9 are sequentially formed to form a multilayer wiring structure. Thus, a semiconductor device is formed.

なお、本実施形態では、ＭＯＳトランジスタ上に直接的に多層配線構造を形成する場合を例示したが、予めこの多層配線構造を形成しておき、ＭＯＳトランジスタが形成された基板に転写等により接続することも可能である。   In this embodiment, the case where the multilayer wiring structure is directly formed on the MOS transistor is exemplified. However, the multilayer wiring structure is formed in advance and connected to the substrate on which the MOS transistor is formed by transfer or the like. It is also possible.

以上説明したように、本実施形態によれば、グラフェンの優れた低電気抵抗及び低熱抵抗を可及的に利用した簡素な配線を容易且つ確実に得ることが可能となり、信頼性の高い多層配線構造が実現する。   As described above, according to the present embodiment, it is possible to easily and surely obtain a simple wiring using the excellent low electrical resistance and low thermal resistance of graphene as much as possible, and a highly reliable multilayer wiring. The structure is realized.

以下、配線構造の製造方法及び配線構造の諸態様を付記としてまとめて記載する。   Hereinafter, the manufacturing method of the wiring structure and various aspects of the wiring structure will be collectively described as additional notes.

（付記１）絶縁膜に溝を形成する工程と、
前記溝内を埋め込むように前記絶縁膜上にカーボンを形成する工程と、
前記カーボン上に触媒材料を形成する工程と、
前記カーボンを熱処理して、当該カーボンを複数層に積層されたグラフェンとする工程と、
前記触媒材料及び前記グラフェンの前記絶縁膜上の部分を除去し、前記溝内のみに前記グラフェンを残存させる工程と
を含むことを特徴とする配線構造の製造方法。 (Appendix 1) forming a groove in the insulating film;
Forming carbon on the insulating film so as to fill the groove;
Forming a catalyst material on the carbon;
Heat treating the carbon to form graphene in which the carbon is laminated in a plurality of layers;
Removing the portions of the catalyst material and the graphene on the insulating film, and leaving the graphene only in the trenches.

（付記２）前記絶縁膜は、前記溝内を前記グラフェンで直接的に充填されることを特徴とする付記１に記載の配線構造の製造方法。   (Additional remark 2) The said insulating film is directly filled with the said graphene in the said groove | channel, The manufacturing method of the wiring structure of Additional remark 1 characterized by the above-mentioned.

（付記３）前記溝は、接続孔又は配線溝であることを特徴とする付記１又は２に記載の配線構造の製造方法。   (Additional remark 3) The said groove | channel is a connection hole or a wiring groove | channel, The manufacturing method of the wiring structure of Additional remark 1 or 2 characterized by the above-mentioned.

（付記４）前記溝は、接続孔及び配線溝が一体形成されたものであることを特徴とする付記１又は２に記載の配線構造の製造方法。   (Additional remark 4) The said groove | channel is a manufacturing method of the wiring structure of Additional remark 1 or 2 characterized by integrally forming a connection hole and a wiring groove | channel.

（付記５）前記グラフェンを、異種分子によってインターカレーション又はドーピングすることを特徴とする付記１〜４のいずれか１項に記載の配線構造の製造方法。   (Supplementary note 5) The method for manufacturing a wiring structure according to any one of supplementary notes 1 to 4, wherein the graphene is intercalated or doped with different molecules.

（付記６）前記触媒材料は、前記カーボンと同等の厚みから前記カーボンの２倍の厚みまでの範囲内の厚みに形成されることを特徴とする付記１〜５のいずれか１項に記載の配線構造の製造方法。   (Appendix 6) The catalyst material according to any one of appendices 1 to 5, wherein the catalyst material is formed to have a thickness within a range from a thickness equivalent to the carbon to a thickness twice as large as the carbon. Manufacturing method of wiring structure.

（付記７）溝が形成された絶縁膜と、
前記溝内を埋め込む導電材料と
を含み、
前記導電材料は、前記溝の底面に沿った方向に形成された複数層のグラフェンが積層されてなることを特徴とする配線構造。 (Appendix 7) an insulating film having a groove;
A conductive material filling the groove,
The wiring structure, wherein the conductive material is formed by stacking a plurality of layers of graphene formed in a direction along the bottom surface of the groove.

（付記８）前記絶縁膜は、前記溝内を前記グラフェンで直接的に充填されていることを特徴とする付記７に記載の配線構造。   (Supplementary note 8) The wiring structure according to supplementary note 7, wherein the insulating film is directly filled with the graphene in the trench.

（付記９）前記溝は、接続孔又は配線溝であることを特徴とする付記７又は８に記載の配線構造。   (Supplementary note 9) The wiring structure according to supplementary note 7 or 8, wherein the groove is a connection hole or a wiring groove.

（付記１０）前記溝は、接続孔及び配線溝が一体形成されたものであることを特徴とする付記７又は８に記載の配線構造。   (Supplementary note 10) The wiring structure according to supplementary note 7 or 8, wherein the groove is formed by integrally forming a connection hole and a wiring groove.

（付記１１）前記グラフェンは、異種分子によってインターカレーション又はドーピングされていることを特徴とする付記７〜１０のいずれか１項に記載の配線構造。   (Supplementary note 11) The wiring structure according to any one of supplementary notes 7 to 10, wherein the graphene is intercalated or doped with different molecules.

１ ＭＯＳトランジスタ
２〜９ 配線構造
１１ 半導体基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ ソース／ドレイン領域
１５ サイドウォール
１６ 素子分離構造
２１，２５，３１，３４，５１，５３，５７，５９ 層間絶縁膜
２１ａ，３１ａ，５１ａ，５７ａ 接続孔
２２，２６，５５ アモルファスカーボン
２２ａ，２６ａ，３２ａ，３５ａ，５５ａ，６２ａ グラフェン
２２Ａ，２６Ａ，３２，３５，５５Ａ，６２ 多層グラフェン
２３，２７，５６ 触媒金属
２４ グラフェンプラグ
２５ａ，３４ａ，５３ａ，５９ａ 配線溝
２８，３６ グラフェン配線
３３ グラフェンビア
４１ Ｗプラグ
４１ａ，４２ａ バリアメタル
４１ｂ Ｗ
４２ Ｃｕビア
４２ｂ Ｃｕ
４３ ＣＮＴプラグ
４３ａ，４４ａ 触媒微粒子
４３ｂ，４４ｂ ＣＮＴ
４４ ＣＮＴビア
５２，５８ エッチングストッパ膜
５２ａ，５８ａ 開口
５４，６１ 配線構造溝 DESCRIPTION OF SYMBOLS 1 MOS transistor 2-9 Wiring structure 11 Semiconductor substrate 12 Gate insulating film 13 Gate electrode 14 Source / drain region 15 Side wall 16 Element isolation structure 21,25,31,34,51,53,57,59 Interlayer insulating film 21a, 31a, 51a, 57a Connection holes 22, 26, 55 Amorphous carbon 22a, 26a, 32a, 35a, 55a, 62a Graphene 22A, 26A, 32, 35, 55A, 62 Multilayer graphene 23, 27, 56 Catalyst metal 24 Graphene plug 25a , 34a, 53a, 59a Wiring groove 28, 36 Graphene wiring 33 Graphene via 41 W plug 41a, 42a Barrier metal 41b W
42 Cu via 42b Cu
43 CNT plugs 43a, 44a Catalyst fine particles 43b, 44b CNT
44 CNT via 52, 58 Etching stopper film 52a, 58a Opening 54, 61 Wiring structure groove

Claims (9)

第１絶縁膜に接続孔を、前記第１絶縁膜上の第２絶縁膜に配線溝を形成し、前記接続孔内に第１グラフェン又はカーボンナノチューブを、前記配線溝内に第２グラフェンを形成するに際して、
前記配線溝内を埋め込むように前記第２絶縁膜上にカーボンを形成する工程と、
前記カーボン上に触媒材料を形成する工程と、
前記カーボンを熱処理して、当該カーボンを複数層に積層された前記第２グラフェンとする工程と、
前記触媒材料及び前記第２グラフェンの前記第２絶縁膜上の部分を除去し、前記配線溝内のみに前記第２グラフェンを残存させる工程と
を含み、
前記第１グラフェン又は前記カーボンナノチューブと前記第２グラフェンとを直接的に接続させることを特徴とする配線構造の製造方法。 A connection hole is formed in the first insulating film, a wiring groove is formed in the second insulating film on the first insulating film, a first graphene or carbon nanotube is formed in the connecting hole, and a second graphene is formed in the wiring groove When doing
Forming carbon on the second insulating film so as to fill the wiring trench;
Forming a catalyst material on the carbon;
Heat treating the carbon to form the second graphene in which the carbon is laminated in a plurality of layers;
The catalytic material and to remove the portion on the second insulating film of the second graphene, viewed including the step to leave the second graphene only to the wiring inner groove,
A method of manufacturing a wiring structure, wherein the first graphene or the carbon nanotube and the second graphene are directly connected . 前記第２絶縁膜は、前記配線溝内を前記第２グラフェンのみで直接的に充填されることを特徴とする請求項１に記載の配線構造の製造方法。 2. The method of manufacturing a wiring structure according to claim 1, wherein the second insulating film is directly filled with only the second graphene in the wiring trench. 前記接続孔及び前記配線溝は、一体形成されたものであることを特徴とする請求項１又は２に記載の配線構造の製造方法。 The method for manufacturing a wiring structure according to claim 1, wherein the connection hole and the wiring groove are integrally formed. 前記第２グラフェンを、異種分子によってインターカレーション又はドーピングすることを特徴とする請求項１〜３のいずれか１項に記載の配線構造の製造方法。 Said second graphene, method of manufacturing a wiring structure according to any one of claims 1 to 3, wherein the intercalation or doping by a heterologous molecule. 前記触媒材料は、前記カーボンと同等の厚みから前記カーボンの２倍の厚みまでの範囲内の厚みに形成されることを特徴とする請求項１〜４のいずれか１項に記載の配線構造の製造方法。 The catalyst material from said carbon equivalent thickness of the wiring structure according to any one of claims 1-4, characterized in that it is formed to a thickness in the range of up to twice the thickness of the carbon Production method. 接続孔が形成された第１絶縁膜と、
前記第１絶縁膜上の、配線溝が形成された第２絶縁膜と、
前記接続孔内を埋め込む第１導電材料と、
前記配線溝内を埋め込む第２導電材料と
を含み、
前記第１導電材料は、前記接続孔の底面に沿った方向に形成された複数層の第１グラフェンが積層され、又は複数本のカーボンナノチューブが形成されてなり、
前記第２導電材料は、前記配線溝の底面に沿った方向に形成された複数層の第２グラフェンが積層されてなり、
前記第１グラフェン又は前記カーボンナノチューブと前記第２グラフェンとが直接的に接続されていることを特徴とする配線構造。 A first insulating film in which a connection hole is formed;
A second insulating film having a wiring groove formed on the first insulating film;
A first conductive material embedded in the connection hole;
A second conductive material filling the wiring trench,
The first conductive material is formed by laminating a plurality of first graphene layers formed in a direction along the bottom surface of the connection hole, or by forming a plurality of carbon nanotubes.
The second conductive material, Ri Na second graphene plurality of layers formed in a direction along the bottom surface of the wiring groove are stacked,
The wiring structure, wherein the first graphene or the carbon nanotube and the second graphene are directly connected . 前記第２絶縁膜は、前記配線溝内を前記第２グラフェンのみで直接的に充填されていることを特徴とする請求項６に記載の配線構造。 The wiring structure according to claim 6 , wherein the second insulating film is directly filled with only the second graphene in the wiring trench. 前記接続孔及び前記配線溝は、一体形成されたものであることを特徴とする請求項６又は７に記載の配線構造。 The wiring structure according to claim 6 or 7 , wherein the connection hole and the wiring groove are integrally formed. 前記第２グラフェンは、異種分子によってインターカレーション又はドーピングされていることを特徴とする請求項６〜８のいずれか１項に記載の配線構造。 The second graphene wiring structure according to any one of claims 6-8, characterized in that it is intercalated or doped with a heterologous molecule.
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