JP6220008B2

JP6220008B2 - Memory circuit

Info

Publication number: JP6220008B2
Application number: JP2016084942A
Authority: JP
Inventors: ルボミール・プラヴェック; フィリッポ・マリネリ
Original assignee: イーエム・ミクロエレクトロニク−マリン・エスアー
Priority date: 2015-06-18
Filing date: 2016-04-21
Publication date: 2017-10-25
Anticipated expiration: 2036-04-21
Also published as: KR101799682B1; US9761283B2; JP2017010604A; EP3107103B1; KR20160150050A; EP3107102A1; US20160372163A1; EP3107103A1

Description

本発明は、メモリ回路の分野に関し、詳細には電子デバイスのためのデジタルメモリ回路に関する。本発明は、記憶されたデータの読取りのために最小の電気エネルギーのみを必要とする特にモバイル電子デバイス用のメモリ回路に関する。 The present invention relates to the field of memory circuits, and in particular to digital memory circuits for electronic devices. The present invention relates to a memory circuit, particularly for mobile electronic devices, that requires only minimal electrical energy for reading stored data.

セルラーフォン、タブレットコンピュータ、ウォッチなどのような、ポータブル電子デバイスまたはモバイル電子デバイスでは、バッテリーの寿命を延ばすために、または限られたエネルギー蓄積能力のみを提供するかなりコンパクトな充電式バッテリーを利用するために、消費電力量を低減させることは一般的な目的である。ほとんどすべての種類のデジタル電子デバイスはメモリ回路を利用する。例えば、特許文献１（米国特許第５，７５４，０１０号）は、ビット線に結合されたビットセルを備えたメモリ回路を有し、プリチャージ時間中にビット線にプリチャージ電流を供給するプリチャージ回路をさらに有する、フラッシュメモリアレイを開示している。「読取り」動作より前のメモリアレイ中の多数のビット線のプリチャージングは、各ビット線上で容量性負荷をチャージするためにポータブルバッテリーから大電流を引き出す。 In portable or mobile electronic devices, such as cellular phones, tablet computers, watches, etc., to extend battery life or to use fairly compact rechargeable batteries that provide only limited energy storage capabilities Furthermore, it is a general purpose to reduce power consumption. Almost all types of digital electronic devices utilize memory circuits. For example, Patent Document 1 (US Pat. No. 5,754,010) includes a memory circuit having a bit cell coupled to a bit line, and a precharge that supplies a precharge current to the bit line during a precharge time. Disclosed is a flash memory array further comprising circuitry. Precharging of multiple bit lines in the memory array prior to the “read” operation draws a large current from the portable battery to charge the capacitive load on each bit line.

ビットセルまたはメモリセルの読出しのために、その特定のセル中を流れている電流は、センス増幅器によって基準電流と比較される。特許文献１などにおいて開示された従来のメモリ回路では、ＮＭＯＳタイプマルチプレクサは、センス増幅器の入力へのドレインと接続される。そのようなＮＭＯＳマルチプレクサのソースはビット線に接続される。そのようなＮＭＯＳタイプマルチプレクサは、実質的な無視できるしきい値電圧を呈するので、メモリビット線上の可能な限り低い電圧レベルは、そのようなＮＭＯＳマルチプレクサのゲート上の電圧によって、したがってそのようなＮＭＯＳトランジスタのしきい値電圧によって制限される。 For reading a bit cell or memory cell, the current flowing in that particular cell is compared with a reference current by a sense amplifier. In the conventional memory circuit disclosed in Patent Document 1 and the like, the NMOS type multiplexer is connected to the drain to the input of the sense amplifier. The source of such an NMOS multiplexer is connected to the bit line. Such NMOS type multiplexers exhibit a substantially negligible threshold voltage, so that the lowest possible voltage level on the memory bit line depends on the voltage on the gate of such NMOS multiplexer and thus such NMOS Limited by the threshold voltage of the transistor.

典型的に、メモリビット線Ｖｂｌ上の最大電圧は、おおよそ、ＮＭＯＳマルチプレクサのゲート上の電圧Ｖｇ−ＮＭＯＳマルチプレクサのしきい値電圧Ｖｔｈである。したがって、メモリの読取りのための最小供給電圧は極めて高くなければならない。また、ＮＭＯＳマルチプレクサは、少なくとも１つのビットセルまたはメモリセルの消去または書込みのために高い電圧レベルをサポートすることが必要であり得るので、そのようなマルチプレクサは、かなり高いしきい値電圧を呈するＮＭＯＳトランジスタから構成される必要がある。ＮＭＯＳマルチプレクサのかなり高いしきい値電圧は、所与の供給電圧についてメモリビット線上の電圧レベルをさらに低減する。その上、メモリセルをプログラムするためのＮＭＯＳマルチプレクサのかなり高いしきい値電圧は、記憶されたデータの読取りのための供給電圧の低下を相殺する。 Typically, the maximum voltage on the memory bit line Vbl is approximately the voltage Vg on the gate of the NMOS multiplexer minus the threshold voltage Vth of the NMOS multiplexer. Therefore, the minimum supply voltage for reading the memory must be very high. Also, NMOS multiplexers may need to support high voltage levels for erasing or writing at least one bit cell or memory cell, so such multiplexers are NMOS transistors that exhibit a fairly high threshold voltage. Need to be composed of. The fairly high threshold voltage of the NMOS multiplexer further reduces the voltage level on the memory bit line for a given supply voltage. Moreover, the fairly high threshold voltage of the NMOS multiplexer for programming the memory cell offsets the drop in supply voltage for reading stored data.

ビット線電圧は、メモリセル電流を制限し、したがって、メモリアクセス時間および最小読取り電圧に影響を及ぼす。ＮＭＯＳタイプマルチプレクサのゲート上の電圧はメモリ回路の供給電圧に等しいか、またはそれは、プリチャージ回路によって、したがって、いわゆるチャージポンプによって生成され得る。そのようなプリチャージ回路の使用および実装は、通常、より大きい電力消費量につながり、例えばチャージポンプのためのクロックを含む、かなり複雑な制御回路の実装を必要とする。 The bit line voltage limits the memory cell current and thus affects the memory access time and minimum read voltage. The voltage on the gate of the NMOS type multiplexer is equal to the supply voltage of the memory circuit or it can be generated by a precharge circuit and thus by a so-called charge pump. The use and implementation of such a precharge circuit usually leads to higher power consumption and requires the implementation of a rather complex control circuit, including for example a clock for the charge pump.

米国特許第５，７５４，０１０号US Pat. No. 5,754,010

したがって、本発明の目的は、所与の供給電圧のみに基づいてデータの読取りを行うことができるように、チャージポンプまたはプリチャージ回路を使用することなしに供給電圧の低下および低減を実現しサポートするメモリ回路のための異なる手法および有益なアーキテクチャを提供することである。 Therefore, the object of the present invention is to realize and support supply voltage reduction and reduction without using a charge pump or precharge circuit so that data can be read based only on a given supply voltage. It is to provide a different approach and useful architecture for a memory circuit.

一態様では、本発明は、データを記憶するために少なくとも１つのビットセルを備えるメモリ回路に関係する。ビットセルは第１の端子を有し、第２の端子をさらに有する。前記端子のうちの少なくとも一方はビット線に結合される。さらに、メモリ回路は、ビット線に接続され、電流源にさらに接続された少なくとも１つの電流スイッチまたはマルチプレクサを備える。電流スイッチは、切替え可能であり、したがって、ビットセルに電流を選択的に供給するように動作可能である。ビットセルの第１の端子または第２の端子を介してビットセルに接続されたビット線は、電流スイッチの切替えを通して電流源に接続可能である。メモリ回路は、ビット線上に位置する感知ノードに接続された少なくとも１つの入力を有するセンス増幅器をさらに備える。感知ノードは、ビットセルと少なくとも１つの電流スイッチとの間に位置する。言い換えれば、センス増幅器に接続された感知ノードは、電流スイッチと、第１の端子または第２の端子のうちのその一方との間のビット線上に位置し、その一方を介して、少なくとも１つのビットセルはビット線に結合または接続される。 In one aspect, the invention relates to a memory circuit comprising at least one bit cell for storing data. The bit cell has a first terminal and further has a second terminal. At least one of the terminals is coupled to a bit line. The memory circuit further comprises at least one current switch or multiplexer connected to the bit line and further connected to a current source. The current switch is switchable and is therefore operable to selectively supply current to the bit cell. The bit line connected to the bit cell via the first terminal or the second terminal of the bit cell can be connected to the current source through switching of the current switch. The memory circuit further comprises a sense amplifier having at least one input connected to a sense node located on the bit line. The sense node is located between the bit cell and the at least one current switch. In other words, the sense node connected to the sense amplifier is located on the bit line between the current switch and one of the first terminal or the second terminal, through which at least one of the sense nodes is connected. The bit cell is coupled or connected to a bit line.

このようにして、センス増幅器の入力は、ビット線に直接接続されるが、少なくとも１つの電流スイッチを介して電流源から分離される。 In this way, the input of the sense amplifier is connected directly to the bit line but is isolated from the current source via at least one current switch.

したがって、ビット線上の電圧は、メモリセルが非導電性であるときまたはメモリセルがオフであるとき、供給電圧に近くなり得る。メモリセル電流がセンス増幅器の基準電流よりも高い場合、電圧はメモリセルによって０ボルトにプルダウンされ得る。したがって、ビットセル上の電圧は、上記で説明した従来技術の解決策と比較してより高くなり得る。したがって、少なくとも１つのビットセルは、より低い供給電圧Ｖｄｄにおいてより高い電流を供給され得る。このようにして、メモリ回路の読取りモードにおける供給電圧は、プリチャージ回路またはチャージポンプを実装する必要なしに低減され得る。結局、メモリ回路の低い読取り電力消費量および単純な制御を実現することができる。 Thus, the voltage on the bit line can be close to the supply voltage when the memory cell is non-conductive or when the memory cell is off. If the memory cell current is higher than the reference current of the sense amplifier, the voltage can be pulled down to 0 volts by the memory cell. Thus, the voltage on the bit cell can be higher compared to the prior art solutions described above. Thus, at least one bit cell can be supplied with a higher current at a lower supply voltage Vdd. In this way, the supply voltage in the read mode of the memory circuit can be reduced without having to implement a precharge circuit or a charge pump. Eventually, low read power consumption and simple control of the memory circuit can be realized.

別の実施形態によれば、電流スイッチは、ソースとドレインとを有するＰＭＯＳデバイスまたはＰＭＯＳトランジスタを備え、ソースとドレインのうちの一方は電流源に接続され、ＰＭＯＳトランジスタのソースとドレインのうちの他方はビット線に接続される。この解決策は、従来使用されるＮＭＯＳタイプスイッチをＰＭＯＳベースのスイッチと交換することのみが必要であるので、特に有利であり、この交換は、例えば、ＰＭＯＳトランジスタによって、前記トランジスタのソースからドレインにまたはその逆にセンス増幅器の感知ノードを再構成することによって行われる。電流スイッチがＰＭＯＳトランジスタとして実装されたとき、前記トランジスタのソースは電流源に接続されるが、前記トランジスタのドレインはビット線とセンス増幅器の感知ノードとに接続される。このようにして、少なくとも１つのビットセルが非導電性である場合、ビット線上の電圧レベルは供給電圧に等しくなり得る。 According to another embodiment, the current switch comprises a PMOS device or PMOS transistor having a source and a drain, one of the source and drain being connected to a current source and the other of the source and drain of the PMOS transistor. Is connected to the bit line. This solution is particularly advantageous because it only requires replacing the conventionally used NMOS type switch with a PMOS-based switch, and this replacement is performed, for example, by a PMOS transistor from the source to the drain of the transistor. Or vice versa by reconfiguring the sense node of the sense amplifier. When the current switch is implemented as a PMOS transistor, the source of the transistor is connected to the current source, while the drain of the transistor is connected to the bit line and the sense node of the sense amplifier. In this way, the voltage level on the bit line can be equal to the supply voltage if at least one bit cell is non-conductive.

さらなる実施形態によれば、そのうえ、ビット線にはメモリセルの第１の端子も接続される。 According to a further embodiment, the bit line is also connected to the first terminal of the memory cell.

別の実施形態によれば、電流スイッチは、ソースとドレインとを備えるＮＭＯＳトランジスタを備え、ソースとドレインのうちの一方は電流源に接続され、ＮＭＯＳトランジスタのソースとドレインのうちの他方はビット線に接続される。この実施形態では、典型的に、ビット線に接続されるのはメモリセルの第２の端子であり、一方、メモリセルの第１の端子は供給電圧に接続される。ここでも、メモリセルが非導電性である場合、感知ノードにおける電圧レベルは供給電圧Ｖｄｄ程度に高くなり得る。電流スイッチがＮＭＯＳ構成要素に基づくとき、典型的に、センス増幅器の感知ノードに接続されるのはそれぞれのＮＭＯＳトランジスタのソースであり、一方、ＮＭＯＳトランジスタのドレインは、Ｖｓｓへのシンクとして実装される電流源に接続される。 According to another embodiment, the current switch comprises an NMOS transistor having a source and a drain, one of the source and the drain is connected to a current source, and the other of the source and the drain of the NMOS transistor is a bit line. Connected to. In this embodiment, typically, the second terminal of the memory cell is connected to the bit line, while the first terminal of the memory cell is connected to the supply voltage. Again, if the memory cell is non-conductive, the voltage level at the sense node can be as high as the supply voltage Vdd. When the current switch is based on an NMOS component, it is typically the source of each NMOS transistor that is connected to the sense node of the sense amplifier, while the drain of the NMOS transistor is implemented as a sink to Vss. Connected to current source.

さらなる実施形態によれば、メモリ回路は、ただ１つのビットセルではなく、少なくとも第１のビットセルおよび第２のビットセルを備える。その場合、メモリ回路は、第１のビットセルおよび第２のビットセルにそれぞれ結合された少なくとも第１のビット線および第２のビット線をも備える。言い換えれば、第１のビット線は第１のビットセルに結合または接続され、第２のビット線は第２のビットセルに結合または接続される。第１のビット線および第２のビット線は、典型的には互いに絶縁される。 According to a further embodiment, the memory circuit comprises at least a first bit cell and a second bit cell rather than just one bit cell. In that case, the memory circuit also includes at least a first bit line and a second bit line coupled to the first bit cell and the second bit cell, respectively. In other words, the first bit line is coupled or connected to the first bit cell, and the second bit line is coupled or connected to the second bit cell. The first bit line and the second bit line are typically isolated from each other.

この実施形態では、メモリ回路は、第１のビット線および第２のビット線にそれぞれ接続された少なくとも第１の電流スイッチおよび第２の電流スイッチをも備える。したがって、第１の電流スイッチは第１のビット線に接続され、第２の電流スイッチは第２のビット線に接続される。したがって、第１の電流スイッチは第１のビット線に組み込まれ、第２の電流スイッチは第２のビット線に組み込まれる。第１の電流スイッチおよび第２の電流スイッチは、両方とも１つの同じ電流源に接続される。第１の電流スイッチおよび第２の電流スイッチの各々は、第１のビットセルおよび第２のビットセルのうちの一方に電流を選択的に供給するようにさらに動作可能である。 In this embodiment, the memory circuit also includes at least a first current switch and a second current switch connected to the first bit line and the second bit line, respectively. Accordingly, the first current switch is connected to the first bit line, and the second current switch is connected to the second bit line. Accordingly, the first current switch is incorporated in the first bit line and the second current switch is incorporated in the second bit line. The first current switch and the second current switch are both connected to one and the same current source. Each of the first current switch and the second current switch is further operable to selectively supply current to one of the first bit cell and the second bit cell.

第１の電流スイッチおよび第２の電流スイッチによって、第１のビットセルまたは第２のビットセルのいずれかは、典型的には読取り電流によって、それぞれの電流を供給され得る。第１の電流スイッチおよび第２の電流スイッチは、第１の電流スイッチおよび第２の電流スイッチのうちの一方のみが電流源への接続を確立するが、第１の電流スイッチおよび第２の電流スイッチのうちの他方が電流源からそれぞれのビット線を絶縁するような方法で制御される。 With the first current switch and the second current switch, either the first bit cell or the second bit cell can be supplied with the respective current, typically by a read current. The first current switch and the second current switch are such that only one of the first current switch and the second current switch establishes a connection to the current source, but the first current switch and the second current switch The other of the switches is controlled in such a way as to isolate the respective bit line from the current source.

少なくとも第１のビットセルおよび第２のビットセルをもつ別の実施形態では、メモリ回路のセンス増幅器は第１の増幅器段を有する。前記第１の増幅器段は、第１のビット線上で第１の感知ノードに接続された第１の増幅器回路を備える。ここで、第１の感知ノードは、第１のビットセルと第１の電流スイッチとの間に位置する。第１の増幅器段は、少なくとも第２の増幅器回路をさらに備える。第２の増幅器回路は、第２のビット線上で第２の感知ノードに接続される。第２の感知ノードは、第２のビットセルと第２の電流スイッチとの間に位置する。このようにして、センス増幅器は、第１の増幅器回路と第２の増幅器回路とをもつ第１の増幅器段に分割され、それらの各々は、それぞれの第１のビット線および第２のビット線に属するかまたは接続される。したがって、センス増幅器の少なくとも一部分、すなわち、センス増幅器の第１の増幅器段は、第１のビット線と第２のビット線との間で分割される。したがって第１のビット線および第２のビット線の各々は、センス増幅器の第２の段に接続されたそれ自体の増幅器回路を備える。 In another embodiment having at least a first bit cell and a second bit cell, the sense amplifier of the memory circuit has a first amplifier stage. The first amplifier stage comprises a first amplifier circuit connected to a first sensing node on a first bit line. Here, the first sensing node is located between the first bit cell and the first current switch. The first amplifier stage further comprises at least a second amplifier circuit. The second amplifier circuit is connected to the second sense node on the second bit line. The second sense node is located between the second bit cell and the second current switch. In this way, the sense amplifier is divided into a first amplifier stage having a first amplifier circuit and a second amplifier circuit, each of which has a respective first bit line and second bit line. Belonging to or connected to. Accordingly, at least a portion of the sense amplifier, ie, the first amplifier stage of the sense amplifier, is divided between the first bit line and the second bit line. Thus, each of the first bit line and the second bit line comprises its own amplifier circuit connected to the second stage of the sense amplifier.

それに応じて、別の実施形態では、センス増幅器は、第２の増幅器段においてデータマルチプレクサを備える。データマルチプレクサは、第１の増幅器段の第１の増幅器回路および第２の増幅器回路の各々の出力と個々に接続される。したがって、データマルチプレクサは少なくとも２つの別個の入力を備え、１つの入力は、第１の増幅器段の第１の増幅器回路および第２の増幅器回路の各々に関する。 Accordingly, in another embodiment, the sense amplifier comprises a data multiplexer in the second amplifier stage. The data multiplexer is individually connected to the output of each of the first amplifier circuit and the second amplifier circuit of the first amplifier stage. Thus, the data multiplexer comprises at least two separate inputs, one input relating to each of the first amplifier circuit and the second amplifier circuit of the first amplifier stage.

別の実施形態によれば、センス増幅器のデータマルチプレクサならびに少なくとも第１の電流スイッチおよび第２の電流スイッチは、少なくとも第１のビットセルおよび第２のビットセルのうちの一方のみに同期的に切り替わるために相互結合される。例えば第１のビットセルが読出しを受けるべきである場合、第１の電流スイッチは、第１のビットセルに読取り電流を供給するためにオンに切り替えられる。同時にまた、センス増幅器の第２の段のデータマルチプレクサは、第１のビット線に実際に接続されたセンス増幅器の第１の増幅器段の第１の増幅器回路の出力を受信し読み取るために、切り替えられる。 According to another embodiment, the data multiplexer of the sense amplifier and at least the first current switch and the second current switch are for synchronously switching to at least one of the first bit cell and the second bit cell. Are interconnected. For example, if the first bit cell is to be read, the first current switch is turned on to provide a read current to the first bit cell. At the same time, the data multiplexer of the second stage of the sense amplifier switches to receive and read the output of the first amplifier circuit of the first amplifier stage of the sense amplifier actually connected to the first bit line. It is done.

したがって、特定のメモリセルの読取りのために、２つの構成要素、すなわち、電流スイッチとデータマルチプレクサとの切替えが必要である。これは、従来技術と比較してやや複雑であると思われるかもしれない。しかし、このアーキテクチャは読取りモードにおける電力消費量の低減を可能にするので、電力消費量に関する利点が、切替え作業に関する不利益を容易に償う。 Thus, for reading a particular memory cell, it is necessary to switch between two components: a current switch and a data multiplexer. This may seem a little more complicated than the prior art. However, since this architecture allows for a reduction in power consumption in the read mode, the power consumption advantages easily compensate for the switching work penalty.

別の実施形態によれば、第１の増幅器回路および第２の増幅器回路のうちの少なくとも一方は、それぞれのビットセルに直接接続されたインバータを備える。ビット線上の電圧レベルは供給電圧程度に高くなり得るので、第１の増幅器段のそれぞれの増幅器回路も、供給電圧Ｖｄｄの領域中の電圧レベル上にあり得る。したがって、第１の増幅器回路および第２の増幅器回路の、したがってそれらのそれぞれのインバータの出力は、供給電圧のレベル上にあるかまたはその周辺にあり得る。これは、さらなるデジタルデータ処理のために特に有益である。 According to another embodiment, at least one of the first amplifier circuit and the second amplifier circuit comprises an inverter directly connected to the respective bit cell. Since the voltage level on the bit line can be as high as the supply voltage, each amplifier circuit of the first amplifier stage can also be on the voltage level in the region of the supply voltage Vdd. Thus, the outputs of the first amplifier circuit and the second amplifier circuit, and thus their respective inverters, can be on or around the level of the supply voltage. This is particularly beneficial for further digital data processing.

別の実施形態によれば、センス増幅器の第１の段の少なくとも第１の増幅器回路および第２の増幅器回路は、少なくとも第１のビットセルまたは第２のビットセル中のデータの消去または書込みに好適な電圧レベルに高電圧耐性がある。そのようにこの用語において、高電圧レベルは、第１のビットセルまたは第２のビットセル中のデータを消去するかまたは書き込むのに好適である電圧レベルを指す。 According to another embodiment, at least the first amplifier circuit and the second amplifier circuit of the first stage of the sense amplifier are suitable for erasing or writing data in at least the first bit cell or the second bit cell. The voltage level has high voltage tolerance. As such, in this term, the high voltage level refers to a voltage level that is suitable for erasing or writing data in the first bit cell or the second bit cell.

第１の増幅器回路および第２の増幅器回路は高電圧耐性であるので、それらを第１のビット線および第２のビット線に直接接続することができる。メモリ回路の書込みまたは消去モードでは、第１の増幅器回路および第２の増幅器回路は、不適切に高い電圧レベルからデータマルチプレクサを保護する絶縁構成要素として働く。 Since the first amplifier circuit and the second amplifier circuit are high-voltage resistant, they can be directly connected to the first bit line and the second bit line. In the write or erase mode of the memory circuit, the first amplifier circuit and the second amplifier circuit serve as isolation components that protect the data multiplexer from inappropriately high voltage levels.

一般に、メモリ回路は、いかなる方法でも第１のビットセルおよび第２のビットセルのみに限定されるものではないが、第１のビットセルおよび第２のビットセル、第１のビット線および第２のビット線、ならびに第１の増幅器回路および第２の増幅器回路、および第１の電流スイッチおよび第２の電流スイッチとともに上記で説明した概念は、概して、ｎ個のセル、ｎ個のビット線、ｎ個の電流スイッチおよびｎ個の増幅器回路に拡張可能である。ただし、この場合、ｎは２よりも大きい整数である。 In general, the memory circuit is not limited to only the first bit cell and the second bit cell in any way, but the first bit cell and the second bit cell, the first bit line and the second bit line, And the concepts described above with the first and second amplifier circuits, and the first and second current switches generally include n cells, n bit lines, n currents. It can be extended to switches and n amplifier circuits. In this case, however, n is an integer greater than 2.

それに応じて、さらなる実施形態では、メモリ回路は、ｎ個のビットセルと、ｎ個のビット線とを備える。メモリ回路は、ｎ個の電流スイッチをさらに備える。ここで、ｎ個のビット線のうちの１つは、ｎ個のビットセルのうちの１つに結合される。典型的に、各ビット線は１つのビットセルに結合される。言い換えれば、各ビットセルは１つのビット線に結合される。ｎ個の電流スイッチの各々は共通の電流源に接続される。電流スイッチの各々は、ビット線のうちの１つのみにさらに接続される。言い換えれば、ｎ個のビット線の各々はただ１つの電流スイッチに接続される。このようにして、電流源によって供給される電流を、一度にｎ個のビット線のうちの１つのみに、したがって、ｎ個のビットセルのうちの１つのみに選択的に提供および供給することができる。 Accordingly, in a further embodiment, the memory circuit comprises n bit cells and n bit lines. The memory circuit further includes n current switches. Here, one of the n bit lines is coupled to one of the n bit cells. Typically, each bit line is coupled to one bit cell. In other words, each bit cell is coupled to one bit line. Each of the n current switches is connected to a common current source. Each of the current switches is further connected to only one of the bit lines. In other words, each of the n bit lines is connected to only one current switch. In this way, the current supplied by the current source is selectively provided and supplied to only one of the n bit lines at a time and thus to only one of the n bit cells. Can do.

さらなる実施形態によれば、メモリ回路は、ｎ個のビット線上でｎ個の感知ノードに接続されたｎ個の増幅器回路をも備える。ｎ個の増幅器回路の各々は、ｎ個のビット線のうちの１つのみに接続される。ｎ個のビット線の各々は、ｎ個の増幅器回路のうちの１つのみに接続される。 According to a further embodiment, the memory circuit also comprises n amplifier circuits connected to n sense nodes on n bit lines. Each of the n amplifier circuits is connected to only one of the n bit lines. Each of the n bit lines is connected to only one of the n amplifier circuits.

ｎ個の増幅器回路の各出力はデータマルチプレクサに接続される。したがって、データマルチプレクサはｎ個の入力を備え、それらの入力の各々は、１つのビット線に接続された増幅器回路のうちの１つのみに接続される。 Each output of the n amplifier circuits is connected to a data multiplexer. Thus, the data multiplexer has n inputs, each of which is connected to only one of the amplifier circuits connected to one bit line.

メモリ回路は、概して、異なる方法で実装可能であり、ほんのいくつかを挙げれば、ＥＥＰＲＯＭタイプメモリ、フラッシュタイプメモリ、ＯＴＰ、ＲＯＭまたはＲＡＭタイプメモリなどのような、様々なタイプのメモリセルに概して適用可能であり得る。 Memory circuits can generally be implemented in different ways, and are generally applicable to various types of memory cells, such as EEPROM type memory, flash type memory, OTP, ROM or RAM type memory, to name just a few. It may be possible.

別の態様では、本発明は電子デバイスにも関係する。電子デバイスは、少なくともプロセッサと、電気エネルギー供給装置と、入力または出力のうちの少なくとも１つとを備える。プロセッサはデジタルデータを処理するように構成され、一方、電気エネルギー供給装置は、プロセッサを駆動するためにそれぞれのエネルギーを提供する。少なくとも１つの入力または出力によって、環境への、例えば他の電子デバイスまたは最終消費者へのデータ通信を行うことができる。さらに、電子デバイスは、上記で説明した少なくとも１つのメモリ回路を備える。メモリ回路は、典型的には、プロセッサにおよび／または入力もしくは出力のうちの一方にデータ転送方式で接続される。 In another aspect, the invention also relates to an electronic device. The electronic device comprises at least a processor, an electrical energy supply, and at least one of an input or an output. The processor is configured to process digital data, while the electrical energy supply provides the respective energy to drive the processor. At least one input or output can provide data communication to the environment, for example to other electronic devices or the end consumer. Furthermore, the electronic device comprises at least one memory circuit as described above. The memory circuit is typically connected in a data transfer manner to the processor and / or to one of the input or output.

本発明の他の特徴および利点は、添付の図面に関する、非限定的な例示的な実施形態の以下の説明から明らかになろう。 Other features and advantages of the present invention will become apparent from the following description of non-limiting exemplary embodiments, with reference to the accompanying drawings.

本発明に係るメモリ回路のＰＭＯＳタイプ実装形態を示す。1 shows a PMOS type implementation of a memory circuit according to the present invention. ２つのビットセルをもつメモリ回路のＰＭＯＳタイプ実装形態を示す。2 shows a PMOS type implementation of a memory circuit with two bit cells. ＮＭＯＳタイプ構成要素をもつメモリ回路の代替実施形態を示す。Fig. 6 illustrates an alternative embodiment of a memory circuit with NMOS type components. そのようなメモリ回路を備える電子デバイスを図式的に示す。Fig. 1 schematically shows an electronic device comprising such a memory circuit.

図１に示すメモリ回路１０は、ビット線１６に接続された第１の端子１５を有するビットセル１２を備える。第２の端子１７はＶｓｓに接続され得る。図示のように、ビットセル１２は２つのトランジスタ１３、１４を備え、それらのうちの一方は選択トランジスタとして働き、それらのうちの他方は制御トランジスタとして働く。ビット線１６は、ＰＭＯＳトランジスタとして実装される、電流スイッチまたはマルチプレクサ２０に接続される。前記トランジスタ２０のドレインはビットセル１２の第１の端子１５に接続されるが、前記トランジスタ２０のソースは電流源２２に接続され、電流源２２は供給電圧Ｖｄｄにさらに接続される。少なくとも１つの入力３１と出力３２とを有するセンス増幅器３０がさらに提供される。 The memory circuit 10 shown in FIG. 1 includes a bit cell 12 having a first terminal 15 connected to a bit line 16. The second terminal 17 can be connected to Vss. As shown, the bit cell 12 comprises two transistors 13, 14, one of which serves as a selection transistor and the other of them serves as a control transistor. Bit line 16 is connected to a current switch or multiplexer 20, which is implemented as a PMOS transistor. The drain of the transistor 20 is connected to the first terminal 15 of the bit cell 12, but the source of the transistor 20 is connected to the current source 22, and the current source 22 is further connected to the supply voltage Vdd. A sense amplifier 30 is further provided having at least one input 31 and an output 32.

図１による実施形態では、センス増幅器３０の入力３１は、電流スイッチ２０とビットセル１２の第１の端子１５との間のビット線１６上に位置する感知ノード３３に接続される。したがって、センス増幅器３０の入力３１は、ビット線１６に、したがってビットセル１２に直接および永続的に接続される。図１に示すように、センス増幅器３０はインバータとして構成される。したがって、入力３１における電圧は、ビットセル１２が非導電性である場合である、Ｖｄｄに近い場合、センス増幅器３０の出力３２は０になる。他の構成では、ビットセル１２が導電性である場合、センス増幅器３０の入力３１は０ボルトに近くなり、したがって、センス増幅器３０の出力３２は論理１を表す。 In the embodiment according to FIG. 1, the input 31 of the sense amplifier 30 is connected to a sensing node 33 located on the bit line 16 between the current switch 20 and the first terminal 15 of the bit cell 12. Thus, the input 31 of the sense amplifier 30 is connected directly and permanently to the bit line 16 and thus to the bit cell 12. As shown in FIG. 1, the sense amplifier 30 is configured as an inverter. Thus, when the voltage at input 31 is close to Vdd, which is the case when bit cell 12 is non-conductive, output 32 of sense amplifier 30 is zero. In other configurations, if the bitcell 12 is conductive, the input 31 of the sense amplifier 30 is close to 0 volts, and therefore the output 32 of the sense amplifier 30 represents a logic one.

図３に、メモリ回路１００のさらなる実施形態を示す。そこで、同じまたは同様の構成要素は、図１において使用したのと同じまたは同様の参照番号で示してある。 A further embodiment of the memory circuit 100 is shown in FIG. Thus, the same or similar components are indicated with the same or similar reference numbers used in FIG.

図３に示すメモリ回路１００はＮＭＯＳアーキテクチャとして実装される。そこで、メモリセル１２は、２つのトランジスタ１３、１４をも備え、第１の端子１５および第２の端子１７をさらに有する。第１の端子１５は供給電圧Ｖｄｄに接続されるが、第２の端子１７はビット線１６に接続される。センス増幅器３０の実装形態は、図１に関してすでに説明した実装形態と同じまたは等価である。しかし図３では、電流スイッチ２０はＮＭＯＳトランジスタとして実装される。この電流スイッチ２０またはトランジスタのソースはビット線１６に接続されるが、電流スイッチ２０のドレインは、Ｖｓｓに接続された電流源２２に接続される。メモリ回路１００の動作および特性は、図１に関して説明したメモリ回路１０といくぶん同じである。 The memory circuit 100 shown in FIG. 3 is implemented as an NMOS architecture. Therefore, the memory cell 12 also includes two transistors 13 and 14 and further includes a first terminal 15 and a second terminal 17. The first terminal 15 is connected to the supply voltage Vdd, while the second terminal 17 is connected to the bit line 16. The implementation of the sense amplifier 30 is the same or equivalent to the implementation already described with respect to FIG. However, in FIG. 3, the current switch 20 is implemented as an NMOS transistor. The current switch 20 or the source of the transistor is connected to the bit line 16, but the drain of the current switch 20 is connected to a current source 22 connected to Vss. The operation and characteristics of the memory circuit 100 are somewhat the same as the memory circuit 10 described with respect to FIG.

図２に、２つのビットセル１２．１、１２．２を備えるさらなるメモリ回路２００を示す。メモリ回路２００の全般的アーキテクチャは、図１によるＰＭＯＳ実装形態のアーキテクチャに基づく。これは、同様に、図３に示すＮＭＯＳアーキテクチャでも実装可能である。 FIG. 2 shows a further memory circuit 200 comprising two bit cells 12.1, 12.2. The general architecture of the memory circuit 200 is based on the architecture of the PMOS implementation according to FIG. This can also be implemented in the NMOS architecture shown in FIG.

メモリ回路２００は、第１のビット線１６．１および第２のビット線１６．２をも備える。ここで、第１のビット線１６．１は第１のビットセル１２．１に接続される。第２のビット線１６．２は第２のビットセル１２．２に接続される。２つの電流スイッチ２０．１、２０．２がさらに設けられている。したがって、ビット線ごとにおよびビットセルごとに、１つの電流スイッチ２０．１、２０．２が与えられる。これらの電流スイッチ２０．１、２０．２は共通の電流源２２に接続される。電流源２２に関して、第１の電流スイッチ２０．１および第２の電流スイッチ２０．２は並列に配置される。 The memory circuit 200 also includes a first bit line 16.1 and a second bit line 16.2. Here, the first bit line 16.1 is connected to the first bit cell 12.1. The second bit line 16.2 is connected to the second bit cell 12.2. Two current switches 20.1, 20.2 are further provided. Therefore, one current switch 20.1, 20.2 is provided for each bit line and for each bit cell. These current switches 20.1, 20.2 are connected to a common current source 22. With respect to the current source 22, the first current switch 20.1 and the second current switch 20.2 are arranged in parallel.

センス増幅器１３０は破線矩形の構造で示してある。センス増幅器１３０は第１の増幅器段１３７および第２の増幅器段１３９を備える。第１の増幅器段１３７は第１の増幅器回路１３０．１および第２の増幅器回路１３０．２を備える。図１による実施形態に関して説明したセンス増幅器３０と同様に、第１の増幅器回路１３０．１および第２の増幅器回路１３０．２の各々はインバータ１４０を備える。第１の増幅器回路１３０．１は、第１の感知ノード１３３．１に接続される第１の入力１３１．１を備える。図１による実施形態に対応して、前記第１の感知ノード１３３．１は第１のビット線１６．１に接続される。それは第１のビットセル１２．１と第１の電流スイッチ２０．１との間に位置する。 The sense amplifier 130 is shown as a dashed rectangular structure. The sense amplifier 130 includes a first amplifier stage 137 and a second amplifier stage 139. The first amplifier stage 137 comprises a first amplifier circuit 130.1 and a second amplifier circuit 130.2. Similar to the sense amplifier 30 described with respect to the embodiment according to FIG. 1, each of the first amplifier circuit 130.1 and the second amplifier circuit 130.2 comprises an inverter 140. The first amplifier circuit 130.1 comprises a first input 131.1 connected to the first sense node 133.1. Corresponding to the embodiment according to FIG. 1, the first sensing node 133.1 is connected to a first bit line 16.1. It is located between the first bit cell 12.1 and the first current switch 20.1.

同様に、また、第２の増幅器回路１３０．２は、第２の感知ノード１３３．２に接続された第２の入力１３１．２を備える。第２の感知ノード１３３．２は第２のビット線１６．２に接続される。それは第２のメモリセル１２．２と第２の電流スイッチ２０．２との間に位置する。 Similarly, the second amplifier circuit 130.2 also comprises a second input 131.2 connected to the second sense node 133.2. The second sense node 133.2 is connected to the second bit line 16.2. It is located between the second memory cell 12.2 and the second current switch 20.2.

第１の増幅器回路１３０．１および第２の増幅器回路１３０．２またはそれらの第１および第２のインバータ１４０は、高電圧デバイスとして実装される。したがって、第１の増幅器回路１３０．１および第２の増幅器回路１３０．２を構成するかまたはそれらに属するインバータ１４０は高電圧耐性である。したがって、第１のビットセル１２．１または第２のビットセル１２．２中のデータを消去または書き込むのに好適なビット線１２．１、１２．２上の電圧レベルは、センス増幅器１３０の第２の段１３９から分離され、絶縁される。 The first amplifier circuit 130.1 and the second amplifier circuit 130.2 or their first and second inverters 140 are implemented as high voltage devices. Therefore, the inverter 140 constituting or belonging to the first amplifier circuit 130.1 and the second amplifier circuit 130.2 is high voltage resistant. Thus, the voltage level on the bit lines 12.1, 12.2 suitable for erasing or writing data in the first bit cell 12.1 or the second bit cell 12.2 is the second level of the sense amplifier 130. Separated from stage 139 and insulated.

第１の増幅器回路１３０．１および第２の増幅器回路１３０．２の出力は、センス増幅器１３０の第２の段１３９のデータマルチプレクサ１３４の入力１３４．１、１３４．２に接続される。データマルチプレクサ１３４は電流スイッチ２０．１、２０．２に結合される。例えば、第１のメモリセル１２．１の読取りのために、第１の電流スイッチ２０．１はオンに切り替えられ、第１の増幅器回路１３０．１から取得可能なそれぞれの信号はデータマルチプレクサ１３４に切り替えられる。データマルチプレクサ１３４の出力１３５は、次いで、センス増幅器１３０の出力１３２を形成する。図２に示す実施形態では、さらに、出力バッファを形成するデータマルチプレクサ１３４の出力１３５において２つのインバータ１３６、１３８を直列に示してある。 The outputs of the first amplifier circuit 130.1 and the second amplifier circuit 130.2 are connected to the inputs 134.1, 134.2 of the data multiplexer 134 of the second stage 139 of the sense amplifier 130. Data multiplexer 134 is coupled to current switches 20.1, 20.2. For example, to read the first memory cell 12.1, the first current switch 20.1 is switched on and the respective signal obtainable from the first amplifier circuit 130.1 is sent to the data multiplexer 134. Can be switched. The output 135 of the data multiplexer 134 then forms the output 132 of the sense amplifier 130. In the embodiment shown in FIG. 2, two inverters 136, 138 are further shown in series at the output 135 of the data multiplexer 134 forming the output buffer.

メモリ回路２００の実装形態は、いかなる方法でもただ２つのビットセル１２．１、１２．２に限定されるものではない。図２に示すアーキテクチャおよび概念は、ｎ個のビットセル１２．１、…、１２．ｎに拡張可能である。その場合、それ自体の電流スイッチ２０．１、…、２０．ｎをそれぞれ備えるｎ個のビット線１６．１、…、１６．ｎが提供される。センス増幅器１３０の第１の段１３７は、その場合、ｎ個の増幅器回路１３０．１、…、１３０．ｎをも有し、センス増幅器１３０のデータマルチプレクサ１３４はｎ個の入力を備え、ｎ個の入力の各々は、ｎ個の増幅器回路１３０．１、…、１３０．ｎの１つの出力に接続される。 The implementation of the memory circuit 200 is not limited to just two bit cells 12.1, 12.2 in any way. The architecture and concept shown in FIG. 2 consists of n bitcells 12.1,. It can be extended to n. In that case, its own current switch 20.1,. n bit lines 16.1,... n is provided. The first stage 137 of the sense amplifier 130 then has n amplifier circuits 130.1,. n, and the data multiplexer 134 of the sense amplifier 130 has n inputs, each of the n inputs having n amplifier circuits 130.1,. connected to one output of n.

センス増幅器３０、１３０の入力３１、１３１はビット線１６にまたはビット線１６．１、１６．２に直接接続されるので、センス増幅器１３０の入力電圧レベルは供給電圧Ｖｄｄ程度に高くなることができる。このようにして、メモリ回路１０、１００、２００が読取りモードにある場合、供給電圧レベルを低減することができ、したがって、チャージポンプ回路を設ける必要なしにエネルギーを節約することができる。 Since the inputs 31 and 131 of the sense amplifiers 30 and 130 are directly connected to the bit line 16 or to the bit lines 16.1 and 16.2, the input voltage level of the sense amplifier 130 can be as high as the supply voltage Vdd. . In this way, the supply voltage level can be reduced when the memory circuits 10, 100, 200 are in read mode, thus saving energy without the need for a charge pump circuit.

さらに、図４に、電子デバイス４０を概略的に示す。電子デバイス４０は、プロセッサ４１およびエネルギー供給装置４２、ならびに上記で説明した入力または出力４３およびメモリ回路１０、１００または２００を備える。電子デバイス４０はポータブル電子デバイスとして構成され得る。したがって、エネルギー供給装置４２は、バッテリー、充電式バッテリーまたは太陽電池あるいはそれらの組合せとして実装され得る。入力または出力４３は、タッチスクリーン、キーボードまたはいくつかの他の入力デバイスを備え得る。出力として実装されたとき、入出力４３は、典型的には、ディスプレイ、スピーカー、またはバイブレータのような触覚信号を生成するための手段のうちの少なくとも１つを備える。メモリ回路２００は、プロセッサ４１にデータ転送方式で少なくとも接続される。メモリ回路２００は、さらに、エネルギー供給装置４２にならびに入力または出力４３に直接接続され得る。 Further, FIG. 4 schematically shows the electronic device 40. The electronic device 40 comprises a processor 41 and an energy supply device 42, and the input or output 43 and memory circuit 10, 100 or 200 described above. Electronic device 40 may be configured as a portable electronic device. Thus, the energy supply device 42 can be implemented as a battery, a rechargeable battery or a solar cell or a combination thereof. Input or output 43 may comprise a touch screen, keyboard or some other input device. When implemented as an output, the input / output 43 typically comprises at least one of means for generating a haptic signal, such as a display, speaker, or vibrator. The memory circuit 200 is at least connected to the processor 41 by a data transfer method. The memory circuit 200 can also be connected directly to the energy supply device 42 as well as to the input or output 43.

１０メモリ回路
１２ビットセル
１２メモリセル
１２．１ビットセル
１２．１メモリセル
１２．２ビットセル
１２．２メモリセル
１２．ｎビットセル
１３トランジスタ
１４トランジスタ
１５端子
１６ビット線
１６．１ビット線
１６．２ビット線
１６．ｎビット線
１７端子
２０ＮＭＯＳトランジスタ
２０ＰＭＯＳトランジスタ
２０トランジスタ
２０マルチプレクサ
２０電流スイッチ
２０．１電流スイッチ
２０．２電流スイッチ
２０．ｎ電流スイッチ
２２電流源
３０センス増幅器
３１入力
３２出力
３３感知ノード
４０電子デバイス
４１プロセッサ
４２電気エネルギー供給装置
４３入出力
１００メモリ回路
１３０センス増幅器
１３０．１増幅器回路
１３０．２増幅器回路
１３０．ｎ増幅器回路
１３１入力
１３１．１入力
１３１．２入力
１３２出力
１３３．１感知ノード
１３３．２感知ノード
１３４データマルチプレクサ
１３４．１入力
１３４．２入力
１３５出力
１３６インバータ
１３７増幅器段
１３８インバータ
１３９増幅器段
１４０インバータ
２００メモリ回路 10 memory circuit 12 bit cell 12 memory cell 12.1 bit cell 12.1 memory cell 12.2 bit cell 12.2 memory cell 12. n bit cell 13 transistor 14 transistor 15 terminal 16 bit line 16.1 bit line 16.2 bit line 16. n bit line 17 terminal 20 NMOS transistor 20 PMOS transistor 20 transistor 20 multiplexer 20 current switch 20.1 current switch 20.2 current switch 20. n current switch 22 current source 30 sense amplifier 31 input 32 output 33 sensing node 40 electronic device 41 processor 42 electrical energy supply device 43 input / output 100 memory circuit 130 sense amplifier 130.1 amplifier circuit 130.2 amplifier circuit 130. n amplifier circuit 131 input 131.1 input 131.2 input 132 output 133.1 sensing node 133.2 sensing node 134 data multiplexer 134.1 input 134.2 input 135 output 136 inverter 137 amplifier stage 138 inverter 139 amplifier stage 140 inverter 200 Memory circuit

Claims

At least one bit cell (12) for storing data, having a first terminal (15) and a second terminal (17), one of the terminals (15, 17) being a bit line A bit cell (12) coupled to (16);
At least one current switch (20) connected to the bit line (16), connected to a current source (22) and operable to selectively supply at least a read current to the bit cell (12);
A sense amplifier (30) having at least one input (31) connected to a sense node (33) on the bit line (16), the sense node (33) comprising the bit cell (12) and the at least one A memory circuit comprising a sense amplifier (30) positioned between one current switch (20) and the at least one input (31) directly connected to the bit cell (12) .

The current switch includes a PMOS transistor (20) having a source and a drain, one of the source and the drain is connected to the current source (22), and the other of the source and the drain 2. The memory circuit according to claim 1, wherein is connected to the bit line (16).

The memory circuit according to claim 2, wherein the first terminal (15) of the bit cell (12) is connected to the bit line (16).

The current switch includes an NMOS transistor (20) having a source and a drain, one of the source and the drain is connected to the current source (22), and the other of the source and the drain 2. The memory circuit according to claim 1, wherein is connected to the bit line (16).

The memory circuit according to claim 4, wherein the second terminal (17) of the bit cell (12) is connected to the bit line (16).

At least a first bit cell (12.1) and a second bit cell (12.2);
At least a first bit line (16.1) and a second bit line (16.2) coupled to the first bit cell (12.1) and the second bit cell (12.2), respectively;
The first bit line (16.1) and the second bit line (16.2) are respectively connected to the current source (22), the first bit cell (12.1) and the second bit line (16.2) At least a first current switch (20.1) and a second current switch (20.2) operable to selectively supply at least a read current to one of the second bit cells (12.2). The memory circuit according to claim 1, further comprising:

The sense amplifier (130) includes a first amplifier stage (137), and the first amplifier stage (137) includes:
At least a first amplifier circuit (130.1) connected to a first sensing node (133.1) on the first bit line (16.1), the first sensing node (133) .1) is a first amplifier circuit (130.1) located between the first bit cell (12.1) and the first current switch (20.1);
At least a second amplifier circuit (130.2) connected to a second sensing node (133.2) on the second bit line (16.2), the second sensing node (133) .2) comprises a second amplifier circuit (130.2) located between the second bit cell (12.2) and the second current switch (20.2). A memory circuit according to 1.

The sense amplifier (130) comprises a data multiplexer (134) in a second amplifier stage (139), the data multiplexer (134) comprising the first amplifier circuit (130) of the first amplifier stage (137). .1) and the memory circuit according to claim 7, individually connected to the output of each of said second amplifier circuits (130.2).

The data multiplexer (134) and the at least first current switch (20.1) and second current switch (20.2) are connected to the at least first bit cell (12.1) and second bit cell (12). 9. The memory circuit of claim 8, wherein the memory circuits are interconnected to switch to only one of .2) synchronously.

At least one of the first amplifier circuit (130.1) and the second amplifier circuit (130.2) is connected to an inverter directly connected to the bit cell (12.1, 12.2). 140). The memory circuit according to any one of claims 7 to 9, comprising: 140).

The at least first amplifier circuit (130.1) and second amplifier circuit (130.2) receive data in the first bit cell (12.1) or the second bit cell (12.2). 11. A memory circuit according to any one of claims 7 to 10, which is at least at a voltage level suitable for erasing or writing.

n bit cells (12.1, 12.2) and n bit lines (16.1, 16.2), of the n bit lines (16.1, 16.2) One coupled to one of the n bit cells (12.1, 12.2) and n current switches (20.1, 20.2) connected to the current source (22). One of the n current switches (20.1, 20.2) is connected to one of the n bit lines (16.1, 16.2), respectively. The memory circuit according to claim 6.

The first amplification stage (137) includes:
n amplifier circuits (130.1, 130.2) connected to n sense nodes (133.1, 133.2) on n bit lines (16.1, 16.2) The memory circuit according to claim 7, further comprising:

A processor (41);
An electrical energy supply device (42);
Electronic device comprising at least one of an input or an output (43) and at least one memory circuit (10, 100, 200) according to any one of the preceding claims.