JP2011054239A - Thermally insulated charge memory circuit - Google Patents

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JP2011054239A JP2009202442A JP2009202442A JP2011054239A JP 2011054239 A JP2011054239 A JP 2011054239A JP 2009202442 A JP2009202442 A JP 2009202442A JP 2009202442 A JP2009202442 A JP 2009202442A JP 2011054239 A JP2011054239 A JP 2011054239A
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Yoshio Matsuda
Shinichiro Muto
Shunji Nakada
俊司 中田
吉雄 松田
伸一郎 武藤
Original Assignee
Kanazawa Univ
Nippon Telegr & Teleph Corp <Ntt>
国立大学法人金沢大学
日本電信電話株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent disconnection of wiring due to electromigration caused by microfabrication while keeping the potential of the source electrode of a pMOS transistor constant. <P>SOLUTION: While a word line WL is at a zero potential and switch elements S1 and S2 are ON and OFF, bit lines BL and NBL are boosted in voltage to a positive potential VDD. By turning off the switch element S1 and turning on the switch element S2, a ground line MCGL is boosted to the positive potential VDD through the switch element S2, by taking a time longer than the time constant of a flip flop circuit FF. The switch element S2 is turned off. The word line is boosted in voltage to the positive potential VDD. One of the bit lines BL and NBL which is on a side of writing data 0 into the flip flop circuit FF such as the bit line NBL is dropped in voltage to the zero potential, by taking a longer time than the time constant of the flip flop circuit FF. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、pMOSトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止可能な断熱充電メモリ回路に関する。 The present invention, while the potential of the source electrode of the pMOS transistor constant, to adiabatic charging memory circuit capable of preventing disconnection of a wiring due to electromigration resulting from the miniaturization.

従来、一般的に用いられているSRAM(Static Random Access Memory)の回路は、図16に示すように、pMOSトランジスタとnMOSトランジスタとで構成されるCMOSインバータを2つ用いて(P1、P2、N1、N2)、各CMOSインバータの出力端を他方の入力端に接続するフリップフロップをメモリ素子としている。 Conventionally, the circuit of an SRAM is generally used (Static Random Access Memory), as shown in FIG. 16, by using two CMOS inverters composed of a pMOS transistor and an nMOS transistor (P1, P2, N1 , N2), a flip-flop for connecting an output terminal of the CMOS inverter to the other input terminal is set to the memory device. そして、各CMOSインバータの出力信号を、nMOSトランジスタN3、N4を介してビット線BL、NBLに接続しており、1メモリセルにおいて合計6個のトランジスタを備えた構成である。 Then, the output signals of the CMOS inverters, nMOS transistor N3, via the N4 bit line BL, and are connected to the NBL, is configured to include a total of six transistors in one memory cell.

近年、メモリ素子の微細化が進み、配線の断面積が小さくなるにつれて配線電流密度が増大し、その結果として、エレクトロマイグレーションなどによる配線の断線が発生するという問題がある。 Recently, miniaturization of the memory device advances, increased wiring current density as the cross-sectional area of ​​the wiring becomes smaller, as a result, there is a problem that breakage such as by wire electro-migration occurs.

そこで、メモリセルにデータを書き込む際に電源線の電位をフリップフロップの時定数よりも長い時間で降圧させる技術が提案されている(特許文献1参照)。 A technique for stepping down a longer time than the time constant of the potential of the power supply line of the flip-flop when writing data into the memory cell has been proposed (see Patent Document 1).

図17は特許文献1で開示された断熱充電メモリ回路の回路図である。 Figure 17 is a circuit diagram of adiabatic charging memory circuit disclosed in Patent Document 1.

メモリセルにおいて各pMOSトランジスタP1、P2のソース電極はメモリセル電源線(以下、MCPL(Memory Cell Power Line)という)により導通している。 The source electrode of each pMOS transistors P1, P2 in the memory cell memory cell power supply line (hereinafter, MCPL (referred Memory Cell Power Line)) are electrically connected by. 回路の電源部分は、正電位VDDに設定された定電圧電源線V1'とMCPLの間を開閉するスイッチS1'、及び、零電位に設定された定電圧電源線V2'とメモリセル電源線MCPLの間を開閉するスイッチS2'を備えた構成である。 Power section of the circuit is' switch S1 to open and close between the the MCPL 'is set to a positive potential VDD constant-voltage power supply line V1, and, the memory cell power supply line MCPL the constant-voltage power supply line V2' which is set to zero potential a configuration in which a switch S2 'that opens and closes between. スイッチS1'は、nMOSトランジスタやpMOSトランジスタそのものを利用することも可能であり、その他、nMOSトランジスタとpMOSトランジスタとを並列接続することにより実現することもできる。 Switch S1 ', it is also possible to use the nMOS transistor and pMOS transistor itself, other can be realized by parallel connection of the nMOS transistor and the pMOS transistor.

次に、図18のタイミングチャートを用いてメモリセルへデータを書き込む時の動作を説明する。 Next, the operation of when writing data into the memory cell with reference to the timing chart of FIG 18. ここでは、スイッチS1'、S2'はnMOSトランジスタを用い、nMOSトランジスタのゲート電位が正電位VDDの時に、スイッチがオンとなる回路構成を用いることとしている。 Here, the switch S1 ', S2' is used nMOS transistor, the gate potential of the nMOS transistor when the positive potential VDD, is set to the use of the circuit arrangement the switch is turned on.

なお、スイッチS1'、S2'に用いられるnMOSトランジスタのしきい値電圧VTは、正電位VDDの大きさに対して十分小さく、nMOSトランジスタのオン時におけるしきい値電圧VTに応じた電圧降下を無視することとする。 The switches S1 ', S2' is the threshold voltage VT of the nMOS transistor used in sufficiently small relative to the size of the positive potential VDD, a voltage drop corresponding to the threshold voltage VT when the turning-on of the nMOS transistor and it is ignored.

最初に、スイッチS1'をオンからオフ、スイッチS2'をオフからオンすることにより、MCPLを正電位VDDから零電位(0)に緩やかに降圧させる(t1→t2)。 First, 'from on to off, the switch S2' switch S1 by from OFF to ON, is gradually stepped down to zero potential MCPL from the positive potential VDD (0) (t1 → t2). 緩やかに降圧させるために、スイッチS2'は抵抗値の大きいトランジスタとする。 To gently buck, switch S2 'is larger transistor resistance value.

次に、スイッチS2'をオンからオフし、MCPLをハイインピーダンス状態とする(t2)。 Then, off from on the switch S2 ', it is referred to as high-impedance state MCPL (t2).

続いて、ワード線WLを正電位VDDとし、nMOSトランジスタN3、N4をオンさせ、ビット線BL、NBLからの信号の入力を待ち受ける状態にする(t3)。 Subsequently, the word line WL and the positive potential VDD, the nMOS transistors N3, N4 is turned on, the bit line BL, and a state of waiting an input signal from NBL (t3).

次に、ビット線NBLを零電位とし、一方、ビット線BLには断熱充電信号A2を入力するとともに、断熱充電信号A2を零電位から正電位VDDに緩やかに昇圧する(t4→t5)。 Then, the zero potential of the bit line NBL, whereas, in the bit line BL inputs the adiabatic charging signal A2, gently boosted to a positive potential VDD of the adiabatic charging signal A2 from the zero potential (t4 → t5). これにより、ビット線BLを流れる電流がnMOSトランジスタN3を介してフリップフロップ回路FFへ入力され、断熱充電メモリ回路を緩やかに充電してデータを書き込むことができる。 Thus, the current flowing through the bit line BL is inputted to the flip-flop circuit FF via the nMOS transistor N3, the data can be written by slowly charging the adiabatic charging memory circuit. MCPLも連動して零電位から正電位VDDに昇圧する。 MCPL also boost from conjunction with zero potential to the positive potential VDD.

その後、スイッチS1'をオンにする(t5)。 Then, to turn on the switch S1 '(t5). こうしてMCPLを正電位VDDに固定することにより、書き込まれたデータを保持することができる。 Thus by fixing the MCPL the positive potential VDD, it can hold the written data.

この断熱充電メモリによれば、定電圧電源線V1'、V2'を用いて、スイッチS1'、S2'の操作により、MCPLを正電位VDDから零電位に緩やかに降圧させた後、データを書き込むことができるので、エレクトロマイグレーションによる断熱充電メモリ内部の配線断線を防ぐことができる。 According to this adiabatic charging memory, constant-voltage power supply line V1 ', V2' with a switch S1 ', S2' by the operation of, after gently stepped down to zero potential MCPL from positive potential VDD, write data it is possible, it is possible to prevent the adiabatic charging memory in the wiring breakage due to electromigration.

しかしながら、この断熱充電メモリは、pMOSトランジスタのソース電極の電位を変化させるべく、MCPLと定電圧電源線V1'、V2'との間にスイッチS1'、S2'を配置する構成としなければならないので、回路の設計自由度に制約があった。 However, the adiabatic charging memory, to vary the potential of the source electrode of the pMOS transistor, MCPL a constant-voltage power supply line V1 ', V2' switch S1 between ', S2' since they must be configured to place the , there are restrictions on the degree of freedom in designing the circuit.

特開2007−226927号公報 JP 2007-226927 JP

本発明は、上記に鑑みてなされたもので、その目的は、pMOSトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止可能な断熱充電メモリ回路を提供することにある。 The present invention has been made in view of the above, and an object, while the potential of the source electrode of the pMOS transistor constant, provide adiabatic charging memory circuit capable of preventing disconnection of a wiring due to electromigration resulting from the miniaturization It is to.

上記課題を解決するために、第1の本発明に係る断熱充電メモリ回路は、直列に接続されたpMOSトランジスタとnMOSトランジスタとを含むCMOSインバータ回路が相補的に接続されたフリップフロップ回路と、前記一方のCMOSインバータ回路の入力端と第1のビット線の間に接続されたトランジスタと、前記他方のCMOSインバータ回路の入力端と第2のビット線の間に接続されたトランジスタと、前記フリップフロップ回路内の各nMOSトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第1のスイッチ素子と、前記グラウンド線に一端を接続された第2のスイッチ素子とを備え、前記各pMOSトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前 In order to solve the above problems, adiabatic charging memory circuit according to a first aspect of the present invention, a flip-flop circuit CMOS inverter circuit including a pMOS transistor and an nMOS transistor connected in series are complementarily connected, the a transistor connected between the input terminal and the first bit line of one of the CMOS inverter circuit, and a transistor connected between the input end and the second bit line of the other CMOS inverter circuit, the flip-flop a first switch element that opens and closes between the circuit node exhibiting ground line and the zero potential connected to the source electrode of each of the nMOS transistors in the circuit, a second switch element connected at one end to the ground line wherein the source electrode of each of the pMOS transistor is maintained at a positive potential, each transistor is turned off, before 第1のスイッチ素子がオン、前記第2のスイッチ素子がオフの状態で、前記第1、第2のビット線を前記正電位まで昇圧し、前記第1のスイッチ素子がオフに変化し、前記第2のスイッチ素子がオンに変化した状態で、前記第2のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記グラウンド線を前記正電位まで昇圧し、前記第2のスイッチ素子がオフに変化し、前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、前記第1、第2のビット線の内の、前記フリップフロップ回路にデータ0を書き込む側のビット線を前記正電位から零電位まで降圧させることを特徴とする。 First switching element is turned on, a state of the second switching element is turned off, the first, second bit line is boosted up to the positive potential, the first switch element is changed to OFF, the in a state where the second switching element is changed to oN, via the second switching element, over a longer time than the time constant, and boosts the ground line to the positive potential, the second switch in a state where the element is changed to oFF, the respective transistor is changed to oN, over a longer time than the time constant, the first, of the second bit line, the data 0 to the flip-flop circuit the side of the bit line to be written, characterized in that stepped down to zero potential from the positive potential.

第2の本発明に係る断熱充電メモリ回路は、直列に接続されたpMOSトランジスタとnMOSトランジスタとを含むCMOSインバータ回路が相補的に接続されたフリップフロップ回路と、前記一方のCMOSインバータ回路の入力端と第1のビット線の間に接続されたトランジスタと、前記他方のCMOSインバータ回路の入力端と第2のビット線の間に接続されたトランジスタと、前記フリップフロップ回路内の各nMOSトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第1のスイッチ素子と、前記グラウンド線に一端を接続された接続された第2のスイッチ素子とを備え、前記各pMOSトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第1のスイッチ Adiabatic charging memory circuit according to a second aspect of the present invention, a flip-flop circuit CMOS inverter circuit including a pMOS transistor and an nMOS transistor connected in series are complementarily connected, the input end of the one CMOS inverter circuit When a transistor connected between the first bit line, a transistor connected between the input end and the second bit line of the other CMOS inverter circuit, the source of each nMOS transistor in the flip-flop circuit comprising a first switching element that opens and closes between the ground line and the circuit node exhibiting zero potential for connecting the electrodes, a second switch element connected one end is connected to the ground line, each pMOS the source electrode of the transistor is maintained at a positive potential, each transistor is turned off, the first switch 子がオン、前記第2のスイッチ素子がオフの状態で、前記第1、第2のビット線を前記第1の正電位まで昇圧し、前記第1のスイッチ素子がオフに変化し、前記第2のスイッチ素子がオンに変化した状態で、前記第2のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記第1の正電位より低い第2の正電位まで前記グラウンド線を昇圧し、前記第2のスイッチ素子がオフに変化した状態で、前記時定数よりも長い時間をかけて、前記第1、第2のビット線の内の、前記フリップフロップ回路にデータ0を書き込む側のビット線を前記第2の正電位まで降圧させ、さらに前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、当該ビット線を零電位まで降圧させることを特徴とする。 Child on, the second switch element is off, the first, the second bit line is boosted up to the first positive potential, the first switch element is changed to OFF, the first in a state where the second switching element is changed to oN, the second through the switching element, over a longer time than the time constant, the ground line to the lower than the first positive potential second positive potential boosts a, in a state where the second switching element is changed to off, over a longer time than the time constant, the first, of the second bit line, the data 0 to the flip-flop circuit is stepped down to the side of the bit line for writing to said second positive potential, further wherein in a state where each of the transistors is changed to oN, over a longer time than the time constant, that stepping down the bit line to zero voltage and features.

本発明に係る断熱充電メモリ回路によれば、pMOSトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。 According to adiabatic charging memory circuit according to the present invention, it is possible to prevent with the potential of the source electrode of the pMOS transistor constant, disconnection of the wiring due to electromigration resulting from the miniaturization.

第1の実施の形態に係る断熱充電メモリ回路の回路図である。 Is a circuit diagram of adiabatic charging memory circuit according to the first embodiment. 第1の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。 Is a timing chart showing an operation of when writing data to adiabatic charging memory circuit according to the first embodiment. 電荷を再利用する電源回路として、インダクタLとコンデンサCと用いた交流電源回路の回路図である。 As a power supply circuit for recycling a charge, a circuit diagram of the AC power supply circuit using an inductor L and a capacitor C. 電荷を再利用する電源回路として、階段状電圧を発生する電源回路の回路図である。 As a power supply circuit for recycling a charge, a circuit diagram of a power supply circuit for generating a stepped voltage. 電荷を再利用する電源回路として、階段状電圧を発生する別の電源回路の回路図である。 As a power supply circuit for recycling a charge, a circuit diagram of another power supply circuit for generating a stepped voltage. 電荷を再利用しない方法として用いる抵抗値の大きいインバータの回路図である。 It is a circuit diagram of a high inverter resistance to be used as a method that does not reuse the charge. 電荷を再利用する電源回路として、階段状電圧を発生する電源回路の別の例を示す回路図である。 As a power supply circuit for recycling a charge, a circuit diagram showing another example of a power supply circuit for generating a stepped voltage. 第2の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。 Is a timing chart showing an operation of when writing data to adiabatic charging memory circuit according to the second embodiment. SRAMにおける縦型のレイアウトを示す図である。 It is a diagram showing a layout of a vertical in SRAM. SRAMにおける横型のレイアウトを示す図である。 It is a diagram showing a horizontal layout of SRAM. 縦型の2×2セルのレイアウトを示す図である。 It is a diagram showing a layout of 2 × 2 cells vertical. 横型の2×2セルのレイアウトを示す図である。 It is a diagram showing a layout of horizontal 2 × 2 cells. グリッチなどの影響を防止するための回路を示す図である。 It is a diagram showing a circuit for preventing the influence of glitches. グリッチなどの影響を防止するための別な回路を示す図である。 It is a diagram showing another circuit for preventing the influence of glitches. 図13、図14に示す回路のタイミングチャートである。 Figure 13 is a timing chart of the circuit shown in FIG. 14. 従来におけるSRAMの回路構成例を示す図である。 It is a diagram showing a circuit configuration example of the SRAM in the prior art. 従来におけるSRAMの別な回路構成例を示す図である。 It is a diagram showing another circuit configuration example of the SRAM in the prior art. 図17に示す回路のタイミングチャートである。 Is a timing chart of the circuit shown in FIG. 17.

以下、本発明の実施の形態について図面を参照して説明する。 It will be described below with reference to the drawings, embodiments of the present invention.

[第1の実施の形態] First Embodiment
図1は、第1の実施の形態に係る断熱充電メモリ回路の回路図である。 Figure 1 is a circuit diagram of adiabatic charging memory circuit according to the first embodiment.

断熱充電メモリ回路は、マトリクス状に配置された複数の断熱充電メモリ回路の内の1つを示すものであり、いわゆるSRAMである。 Adiabatic charging memory circuit shows one of a plurality of adiabatic charging memory circuits arranged in a matrix, a so-called SRAM.

断熱充電メモリ回路は、直列に接続されたpMOSトランジスタP1およびnMOSトランジスタN1とを含むCMOSインバータ回路IV1、直列に接続されたpMOSトランジスタP2およびnMOSトランジスタN2とを含むCMOSインバータ回路IV2が相補的に接続されたフリップフロップ回路FFと、CMOSインバータ回路IV1の入力端(pMOSトランジスタP1およびnMOSトランジスタN1の各ゲート電極を接続するノードND1)と第1のビット線BLの間に接続されたnMOSトランジスタN3と、CMOSインバータ回路IV2の入力端(pMOSトランジスタP2およびnMOSトランジスタN2の各ゲート電極を接続するノードND2)と第2のビット線NBLの間に接続されたトランジスタN4と、 Adiabatic charging memory circuit, a CMOS inverter circuit IV2 is complementarily connected, including a CMOS inverter circuit IV1, the pMOS transistor P2 and the nMOS transistor N2 connected in series including a pMOS transistor P1 and an nMOS transistor N1 connected in series a flip-flop circuit FF, which is an input terminal nMOS transistor N3 connected between the first bit line BL and (pMOS transistor P1 and an nMOS transistor node ND1 that connect the gate electrodes of N1) of the CMOS inverter circuit IV1 an input transistor N4 connected between the (pMOS transistors P2 and node ND2 connecting each gate electrode of the nMOS transistor N2) a second bit line NBL of the CMOS inverter circuit IV2, nMOSトランジスタN1、N2のソース電極を接続するグラウンド線MCGLと定電圧電源線V1との間を開閉する第1のスイッチ素子S1と、グラウンド線MCGLと定電圧電源線V2との間を開閉する第2のスイッチ素子S2とを備える。 A first switch element S1 which opens and closes between the nMOS transistor N1, N2 ground line MCGL and constant-voltage power supply line V1 which connects the source electrode of the first opening and closing between a ground line MCGL and constant-voltage power supply line V2 and a second switching element S2.

各pMOSトランジスタP1、P2のソース電極を接続する電源線は正電位VDDに保たれる。 Power line connecting the source electrode of each of the pMOS transistor P1, P2 are maintained at a positive potential VDD. CMOSインバータ回路IV1、IV2、トランジスタN3、N4は、いわゆるメモリセルを構成する。 CMOS inverter circuit IV1, IV2, transistors N3, N4 constitute a so-called memory cells. 定電圧電源線V1、V2は、それぞれ零電位、正電位VDDを呈する回路節点である。 The constant-voltage power supply line V1, V2, a circuit node which exhibits zero potential, respectively, the positive potential VDD.

スイッチ素子S1、S2は、ここでは、それぞれnMOSトランジスタとし、そのゲート電圧が正電位VDDになってオンすることとする。 Switching elements S1, S2, here, respectively an nMOS transistor, and being turned on its gate voltage becomes a positive potential VDD. なお、スイッチ素子をpMOSトランジスタとしてもよい。 It is also a switch element as pMOS transistors.

また、トランジスタN3、N4を、それぞれnMOSトランジスタとし、そのゲート電圧が正電位VDDになってオンすることとする。 Further, the transistors N3, N4, respectively an nMOS transistor, and being turned on its gate voltage becomes a positive potential VDD. なお、トランジスタをpMOSトランジスタとしてもよい。 In addition, the transistor may be a pMOS transistor.

CMOSインバータ回路IV1の出力(pMOSトランジスタP1とnMOSトランジスタN1とのドレイン電極)は、CMOSインバータ回路IV2の入力(pMOSトランジスタP2とnMOSトランジスタN2とのゲート電極)に接続され、同様に、CMOSインバータ回路IV2の出力(pMOSトランジスタP2とnMOSトランジスタN2とのドレイン電極)は、CMOSインバータ回路IV1の入力(pMOSトランジスタP1とnMOSトランジスタN1とのゲート電極)に接続されている。 The output of the CMOS inverter circuit IV1 (drain electrode of the pMOS transistor P1 and an nMOS transistor N1) is connected to the input of the CMOS inverter circuit IV2 (gate electrode of the pMOS transistor P2 and the nMOS transistor N2), similarly, a CMOS inverter circuit the output of IV2 (drain electrode of the pMOS transistor P2 and the nMOS transistor N2) is connected to the input of the CMOS inverter circuit IV1 (gate electrode of the pMOS transistor P1 and an nMOS transistor N1).

pMOSトランジスタP1とnMOSトランジスタN1とのゲート電極とメモリセルアレイのビット線BLとの間にnMOSトランジスタN3が接続され、このnMOSトランジスタN3のゲート電極が、ワード線WLに接続されている。 nMOS transistor N3 is connected between the bit line BL of the gate electrode and the memory cell array of the pMOS transistor P1 and an nMOS transistor N1, the gate electrode of the nMOS transistor N3 is connected to a word line WL. 同様に、pMOSトランジスタP2とnMOSトランジスタN2とのゲート電極とメモリセルアレイのビット線NBLとの間にnMOSトランジスタN4が接続され、このnMOSトランジスタN4のゲート電極もワード線WLに接続されている。 Similarly, the nMOS transistor N4 is connected between the bit line NBL gate electrode and the memory cell array of the pMOS transistor P2 and the nMOS transistor N2, and the gate electrode of the nMOS transistor N4 is also connected to the word line WL.

次に、第1の実施の形態に係る断熱充電メモリ回路の動作、特にデータの書き込み時における動作について、図2を用いて説明する。 Next, the operation of the adiabatic charging memory circuit according to the first embodiment, the operation in particular at the time of writing data will be described with reference to FIG. 図2は、第1の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。 Figure 2 is a timing chart showing an operation of when writing data to adiabatic charging memory circuit according to the first embodiment.

まず、ワード線WLを零電位とし、つまり、各トランジスタN3、N4をオフさせ、且つ、スイッチ素子S1がオン、スイッチ素子S2がオフの状態で、ビット線BL、NBLを正電位VDDまで昇圧する。 First, the word line WL is set to zero potential, i.e., the transistors N3, N4 is turned off, and, to the boost switch element S1 is turned on and the switch element S2 is off, the bit lines BL, NBL to a positive potential VDD .

次に、スイッチ素子S1をオフし、スイッチ素子S2をオンする(t1)。 Then, turning off the switch element S1, it turns ON the switching element S2 (t1). 例えば、比較的にオン抵抗の大きいnMOSトランジスタをスイッチ素子S2とすることにより、グラウンド線MCGLが、フリップフロップ回路FFの時定数より長い時間をかけて、正電位VDDに昇圧する(t2)。 For example, by a large nMOS transistors of relatively on-resistance switching element S2, the ground line MCGL is, over a longer time than the time constant of the flip-flop circuit FF, for boosting a positive potential VDD (t2). これにより、フリップフロップ回路FFに書き込まれているデータが消去される。 Thus, data written in the flip-flop circuit FF is erased.

グラウンド線MCGLが正電位VDDに昇圧したらスイッチ素子S2をオフする(t2)。 Ground lines MCGL turns off the switching element S2 After boosted to a positive potential VDD (t2). これにより、グラウンド線MCGLがハイインピーダンスの状態になる。 As a result, the ground line MCGL is in a state of high impedance.

次に、ワード線を正電位VDDとする。 Next, the word line and the positive potential VDD. つまり、各トランジスタN3、N4をオンさせる(t3)。 That is, to turn on the transistors N3, N4 (t3).

次に、ビット線BL、NBLの内のフリップフロップ回路FFに書き込むべきデータ0に対応するビット線、例えば、ビット線NBLを、フリップフロップ回路FFの時定数より長い時間をかけて、零電位に降圧する(t3→t4)。 Then, the bit line BL, and the bit line corresponding to data 0 to be written to the flip-flop circuit FF of the NBL, for example, the bit line NBL, over a longer time than the time constant of the flip-flop circuit FF, the zero potential to step down (t3 → t4).

このとき、正電位VDDのグラウンド線MCGLから、ビット線NBLへと電流が流れ、グラウンド線MCGLが正電位VDDから緩やかに零電位になる(t3→t4)。 At this time, the ground line MCGL positive potential VDD, a current flows to the bit line NBL, ground line MCGL becomes gradually zero potential from the positive potential VDD (t3 → t4). こうして、フリップフロップ回路FFの電源側電位が正電位VDD、接地側電位が零電位となる。 Thus, the power source side potential of the flip-flop circuit FF is a positive potential VDD, a ground-side potential becomes the zero potential. つまり、フリップフロップ回路FFは従来の方法でデータが書き込まれた状態と同じになり、具体的には、ノードND1に高電圧、ノードND2に低電圧が書き込まれる。 In other words, the flip-flop circuit FF is the same as the state wherein data is written in a conventional manner, specifically, a low voltage is written to the node ND1 high voltage to the node ND2.

次に、スイッチ素子S1をオンし(t5)、ワード線WLを零電位とする。 Next, turn on the switching element S1 (t5), and zero potential of the word line WL. これにより、グラウンド線MCGLが零電位に保たれ、各トランジスタN3、N4がオフに保たれ、つまり、書き込まれたデータが保持される。 Thus, ground line MCGL is maintained at zero potential, the transistors N3, N4 is held off, i.e., the written data is retained.

ここで、上記のように、例えば、ビット線NBLを、フリップフロップ回路FFの時定数より長い時間をかけて、零電位に降圧することは、ビット線NBLに断熱充電信号を与えるともいう。 Here, as described above, for example, the bit line NBL, over a longer time than the time constant of the flip-flop circuit FF, the steps down to the zero potential, also referred to as the bit line NBL give adiabatic charging signal.

この断熱充電信号について説明する。 About this adiabatic charging signal it will be explained. 断熱充電とは、回路の時定数よりも非常に緩やかに充電を行う方法であり、断熱という言葉は、物理学において、系を非常に緩やかに変化させる場合に用いられていることから、この言葉が用いられている。 The adiabatic charging is a method of performing very slowly charging than the time constant of the circuit, the word insulation, in physics, since it has been used in the case that the system very slowly changing, this word It has been used.

その意味では、上記のように、グラウンド線MCGLを、フリップフロップ回路FFの時定数より長い時間をかけて、正電位VDDに昇圧する(t2)ことは、グラウンド線MCGLにスイッチ素子S2を介して断熱充電信号を与えるともいう。 In this sense, as described above, the ground line MCGL, over a longer time than the time constant of the flip-flop circuit FF, the boost to (t2) that a positive potential VDD, via the switch S2 to the ground line MCGL also referred to as giving the adiabatic charging signal.

上記の説明では、定電圧電源線V2の電位を正電位VDDとし(一定とし)、比較的にオン抵抗の大きいnMOSトランジスタをスイッチ素子S2とすることにより、これを実現したが、スイッチ素子S2のオン抵抗は任意とし、V2に与える断熱充電信号の電位を零電位から正電位VDDに高めることにより、これを実現してもよい。 In the above description, the potential of the constant voltage power supply line V2 (a constant) and the positive potential VDD, and by the switching element S2 large nMOS transistors of relatively on-resistance has been achieved this, the switching element S2 on-resistance and optionally, by increasing the potential of the adiabatic charging signal applied to V2 from zero potential to a positive potential VDD, may achieve this.

さて、そのようにグラウンド線MCGLを、フリップフロップ回路FFの時定数より長い時間をかけて、正電位VDDに昇圧すべく、断熱充電信号の電位を緩やかに昇圧すること、ならびに、ビット線NBLを、フリップフロップ回路FFの時定数より長い時間をかけて、零電位に降圧すべく、断熱充電信号の電位を緩やかに降圧する方法について説明する。 Well, so the ground line MCGL, over a longer time than the time constant of the flip-flop circuit FF, in order to boost the positive potential VDD, to gently boost the potential of the adiabatic charging signal, and the bit line NBL , over a longer time than the time constant of the flip-flop circuit FF, in order to step down to zero potential, the method for gradually step down the potential of the adiabatic charging signal.

断熱充電信号の電位を緩やかに昇圧降圧させる具体的な回路は、電荷を再利用する方法を使用するインダクタとコンデンサを用いた交流電源回路や、コンデンサをN−1個用いたN段の階段状電圧を生成する電源回路を用いることができる。 Specific circuit for gradually boosted down the potential of the adiabatic charging signal, inductor and an AC power supply circuit and using a capacitor that uses the method of recycling a charge, stepped N stages (N-1) using a capacitor it can be used a power supply circuit for generating a voltage. 尚、電荷の再利用とは、電源から負荷容量に充電した電荷をGNDに捨てることなく、再び電源のほうに戻すことにより、電荷を再利用する方法である。 Note that the charge recycle, without discarding the electric charges charged from the power source to the load capacitance to GND, the by returning towards again power, a method for recycling a charge.

図3は、インダクタLとコンデンサCと用いた交流電源回路の例を、図4は、3個のコンデンサC1〜C3を用いて4段の階段状電圧を発生する電源回路の例を示す。 Figure 3 is an example of the AC power supply circuit using the inductor L and the capacitor C, Figure 4 shows an example of a power supply circuit for generating a staircase voltage of 4 stages using three capacitors C1 to C3. 図4において、階段状電圧を発生する電源回路は、4つの定電圧電源VDD,3/4VDD,2/4VDD,1/4VDD、3個のコンデンサC1〜C3、8個のnMOSトランジスタN5〜N12を備えた構成である。 4, a power supply circuit for generating a stepped voltage, four constant voltage power source VDD, 3 / 4VDD, 2 / 4VDD, 1 / 4VDD, 3 single capacitor C1~C3,8 four nMOS transistors N5~N12 it is configured to include. 3つのコンデンサC1〜C3は各々1/4VDD,2/4VDD,3/4VDDの電圧により充電される。 Three capacitors C1~C3 is charged by each 1 / 4VDD, 2 / 4VDD, 3 / 4VDD voltage. 3つのnMOSトランジスタN5〜N7のゲート電極には入力信号Preが印加され、4つのnMOSトランジスタN8〜N11のゲート電極には入力信号T1〜T4が印加され、1つのnMOSトランジスタN12のゲートには入力信号CLが印加される。 The three gate electrodes of the nMOS transistors N5~N7 input signal Pre is applied to the gate electrode of the four nMOS transistors N8~N11 input signal T1~T4 is applied, the input to the gate of one of the nMOS transistors N12 signal CL is applied. 尚、1/4VDD,2/4VDD,3/4VDDの各電源は、図5に示す、これらがない回路でも自然にコンデンサC1〜C3はそれぞれ1/4VDD,2/4VDD,3/4VDDに充電され安定状態となる。 Incidentally, 1 / 4VDD, 2 / 4VDD, 3 / the power of 4VDD is shown in FIG. 5, the capacitor C1~C3 naturally even these are no circuits are respectively charged to the 1 / 4VDD, 2 / 4VDD, 3 / 4VDD a stable state. まず、入力信号Preを一定時間だけHighにして、nMOSトランジスタN5〜N7をオンとし、コンデンサC1〜C3を各々1/4VDD,2/4VDD,3/4VDDの電圧に充電する。 First, in the High input signal Pre predetermined time, the nMOS transistor N5~N7 is turned on to charge each 1 / 4VDD, 2 / 4VDD, 3 / 4VDD voltage capacitor C1 to C3. 次に、各入力信号T1〜T4を、T1→T2→T3→T4→T3→T2→T1の順に所定時間ずつHighにしてnMOSトランジスタN8〜N11をオンさせ、コンデンサC1〜C3に充電されている電圧1/4VDD,2/4VDD,3/4VDDを時分割的に出力電圧Voutとして出力し、最後に入力信号T1がLowになったら入力信号CLをHighにしてnMOSトランジスタN12を所定時間だけオンして出力電圧Voutを接地電位とする。 Next, each input signal T1-T4, to turn on the nMOS transistor N8~N11 in the High by a predetermined time in the order of T1 → T2 → T3 → T4 → T3 → T2 → T1, is charged in the capacitor C1~C3 voltage 1 / 4VDD, 2 / 4VDD, 3 / 4VDD output as division manner the output voltage Vout when the the input signal CL Finally, when the input signal T1 becomes Low to High nMOS transistor N12 is turned on for a predetermined time the ground potential of the output voltage Vout Te. このようなタイミング制御により、階段状電圧を発生する電源回路の出力電圧Voutは、立ち上がり立ち下がりに4つの階段をもつ波形となる。 Such timing control, the output voltage Vout of the power supply circuit for generating a staircase voltage has a waveform having four stairs rise and fall. これらの電源回路では、その出力電圧を緩やかに上昇させ緩やかに下降させる交流波形(繰り返し波形)とすることができる。 In these power supply circuits, may be an AC waveform (repetitive waveform) which gradually drops to increase its output voltage slowly.

また、電荷を再利用することなく、図6に示すように、フリップフロップ回路の時定数よりも1桁程度以上長い時間で電圧を変化させることを可能とする抵抗値の大きいトランジスタを用いたインバータを利用して昇圧降圧することも可能である。 Further, without re-use charge, as shown in FIG. 6, an inverter using a large transistor resistance value that makes it possible to vary the voltage in one order or more longer than the time constant of the flip-flop circuit it is also possible to boost buck utilized. 具体的には、ゲート長を長くする方法や、トランジスタ幅を小さくする方法、また、ソースやドレインのイオン注入ドーピング濃度を小さくする方法などがある。 Specifically, a method to increase the gate length, the method for reducing the transistor width, also, there is a method to reduce the ion implantation doping concentration of the source and drain. また、トランジスタのしきい値電圧を大きくする方法を用いても良い。 It is also possible to use a method of increasing the threshold voltage of the transistor.

また、段階波形の生成において、キャパシタを用いた図4の回路に限定はされず、図7の回路でも良い。 Further, in the generation step waveform limited to the circuit of Figure 4 using the capacitor is not the sole may be in the circuit of FIG. 入力信号を、T0→T1→T2→T3→T4→T3→T2→T1→T0の順にHighにして、これを繰り返しても良い。 The input signal, in the High in the order of T0 → T1 → T2 → T3 → T4 → T3 → T2 → T1 → T0, may be repeated this.

したがって、第1の実施の形態に係る断熱充電メモリ回路によれば、直列に接続されたpMOSトランジスタとnMOSトランジスタとを含むCMOSインバータ回路が相補的に接続され、各pMOSトランジスタのソース電極を接続する電源線が正電位VDDに保たれるフリップフロップ回路FFと、一方のCMOSインバータ回路IV1の入力端(ND1)と第1のビット線BLの間に接続されたトランジスタN3と、他方のCMOSインバータ回路IV2の入力端(ND2)と第2のビット線NBLの間に接続されたトランジスタN4と、各nMOSトランジスタ(N1,N2)のソース電極を接続するグラウンド線MCGLと零電位を呈する回路節点(V1)との間を開閉する第1のスイッチ素子S1と、グラウンド線MCGLに一 Therefore, according to the adiabatic charging memory circuit according to the first embodiment, CMOS inverter circuit including a pMOS transistor and an nMOS transistor connected in series are complementarily connected, connecting the source electrode of each of pMOS transistors a flip-flop circuit FF of the power supply line is maintained at a positive potential VDD, the transistor N3 connected between the input end of one of the CMOS inverter circuit IV1 and (ND1) the first bit line BL, and the other of the CMOS inverter circuit input of IV2 and (ND2) and the transistor N4 connected between the second bit line NBL, ground line MCGL and circuit node exhibiting zero potential for connecting the source electrode of each nMOS transistor (N1, N2) (V1 ) and the first switching element S1 which opens and closes between the one ground line MCGL を接続された第2のスイッチ素子S2とを備え、各トランジスタN3、N4がオフにされ、第1のスイッチ素子S1がオン、第2のスイッチ素子S2がオフの状態で、第1、第2のビット線BL、NBLを正電位VDDまで昇圧し、第1のスイッチ素子S1がオフに変化し、第2のスイッチ素子S2がオンに変化した状態で、第2のスイッチ素子S2を介して、前記フリップフロップ回路の時定数よりも長い時間をかけて、グラウンド線MCGLを正電位VDDまで昇圧し、第2のスイッチ素子S2がオフに変化し、各トランジスタN3、N4がオンにされた状態で、前記時定数よりも長い時間をかけて、第1、第2のビット線BL、NBLの内のフリップフロップ回路FFにデータ0を書き込む側のビット線(上記例では、ビット線NB And a second switching element S2 connected to the respective transistors N3, N4 is turned off, the first switching element S1 is turned on, the state of the second switching element S2 is turned off, first, second bit lines BL, NBL pressurized to a positive potential VDD, with the first switching element S1 is changed to off, the second switching element S2 is changed to oN, via a second switch element S2, over time than the time constant of the flip-flop circuit, it boosts the ground line MCGL to a positive potential VDD, the second switching element S2 is changed to off, in a state where the transistors N3, N4 is turned on , over a longer time than the time constant, the first and second bit line BL, and the flip-flop circuit side of the bit line to write data 0 to FF (above example of the NBL, the bit line NB )を正電位VDDから零電位まで降圧させるので、pMOSトランジスタP1、P2のソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。 ) And since stepping down from the positive potential VDD to zero potential, it is possible to prevent with the potential of the source electrode of the pMOS transistor P1, P2 constant, disconnection of the wiring due to electromigration resulting from the miniaturization.

[第2の実施の形態] Second Embodiment
次に、第2の実施の形態に係る断熱充電メモリ回路について説明する。 It will now be described adiabatic charging memory circuit according to the second embodiment. 断熱充電メモリ回路の回路構成は、第1の実施の形態と同じなので、重複説明を省略する。 The circuit configuration of the adiabatic charging memory circuit is the same as in the first embodiment, a repeated explanation thereof. ただし、定電圧電源線V2の電位は、正電位VDDより低い電位(ここでは、正電位VDDの1/2の電位(以下、「正電位VDD/2」)とする。 However, the potential of the constant-voltage power supply line V2 is a lower than the positive potential VDD potential (here, half the potential of the positive potential VDD (hereinafter referred to as "positive potential VDD / 2").

第2の実施の形態に係る断熱充電メモリ回路の動作、特にデータの書き込み時における動作について、説明する。 Operation of adiabatic charging memory circuit according to the second embodiment, the operation in particular at the time of writing data will be described. 図8は、第2の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。 Figure 8 is a timing chart showing an operation of when writing data to adiabatic charging memory circuit according to the second embodiment.

まず、ワード線WLを零電位とし、つまり、各トランジスタN3、N4をオフさせ、且つ、スイッチ素子S1がオン、スイッチ素子S2がオフの状態で、ビット線BL、NBLを正電位VDDまで昇圧する。 First, the word line WL is set to zero potential, i.e., the transistors N3, N4 is turned off, and, to the boost switch element S1 is turned on and the switch element S2 is off, the bit lines BL, NBL to a positive potential VDD .

次に、スイッチ素子S1をオフし、スイッチ素子S2をオンする(t1)。 Then, turning off the switch element S1, it turns ON the switching element S2 (t1). 例えば、比較的にオン抵抗の大きいnMOSトランジスタをスイッチ素子S2とすることにより、グラウンド線MCGLが、フリップフロップ回路FFの時定数より長い時間をかけて、正電位VDD/2に昇圧する。 For example, by a large nMOS transistors of relatively on-resistance switching element S2, the ground line MCGL is, over a longer time than the time constant of the flip-flop circuit FF, for boosting a positive potential VDD / 2. これにより、フリップフロップ回路FFに書き込まれているデータが保持される。 Thus, data written in the flip-flop circuit FF is held.

グラウンド線MCGLが正電位VDD/2に昇圧したらスイッチ素子S2をオフする(t2)。 Ground lines MCGL turns off the switching element S2 After boosted to a positive potential VDD / 2 (t2). これにより、グラウンド線MCGLがハイインピーダンスの状態になる。 As a result, the ground line MCGL is in a state of high impedance.

次に、ビット線BL、NBLの内のフリップフロップ回路FFに書き込むべきデータである0に対応するビット線、例えば、ビット線NBLを、フリップフロップ回路FFの時定数より長い時間をかけて、正電位VDD/2に降圧する(t3→t4)。 Then, the bit line BL, and the bit line corresponding to 0 is the data to be written to the flip-flop circuit FF of the NBL, for example, the bit line NBL, over a longer time than the time constant of the flip-flop circuit FF, positive to step down to the potential VDD / 2 (t3 → t4).

次に、ワード線を正電位VDDとする。 Next, the word line and the positive potential VDD. つまり、各トランジスタN3、N4をオンさせる(t4)。 That is, to turn on the transistors N3, N4 (t4). そして、同じビット線(上記例では、ビット線NBL)を、フリップフロップ回路FFの時定数より長い時間をかけて、零電位に降圧する(t4→t5)。 Then, the same bit lines (in the above example, the bit line NBL), and over a longer time than the time constant of the flip-flop circuit FF, steps down to zero potential (t4 → t5).

このとき、正電位VDD/2のグラウンド線MCGLから、ビット線NBLへと電流が流れ、グラウンド線MCGLが正電位VDD/2から緩やかに零電位になる(t4→t5)。 At this time, the positive potential VDD / 2 ground line MCGL, current flows to the bit line NBL, ground line MCGL becomes gradually zero potential from the positive potential VDD / 2 (t4 → t5). こうして、フリップフロップ回路FFの電源側電位が正電位VDD、接地側電位が零電位となる。 Thus, the power source side potential of the flip-flop circuit FF is a positive potential VDD, a ground-side potential becomes the zero potential. つまり、フリップフロップ回路FFは従来の方法でデータが書き込まれた状態と同じになり、具体的には、ノードND1に高電圧、ノードND2に低電圧が書き込まれる。 In other words, the flip-flop circuit FF is the same as the state wherein data is written in a conventional manner, specifically, a low voltage is written to the node ND1 high voltage to the node ND2.

次に、スイッチ素子S1をオンし(t6)、ワード線WLを零電位とする。 Next, turn on the switching element S1 (t6), the zero potential of the word line WL. これにより、グラウンド線MCGLが零電位に保たれ、各トランジスタN3、N4がオフに保たれ、つまり、書き込まれたデータが保持される。 Thus, ground line MCGL is maintained at zero potential, the transistors N3, N4 is held off, i.e., the written data is retained.

したがって、第2の実施の形態に係る断熱充電メモリ回路によれば、直列に接続されたpMOSトランジスタとnMOSトランジスタとを含むCMOSインバータ回路が相補的に接続され、各pMOSトランジスタのソース電極を接続する電源線が第1の正電位VDDに保たれるフリップフロップ回路FFと、一方のCMOSインバータ回路IV1の入力端(ND1)と第1のビット線BLの間に接続されたトランジスタN3と、他方のCMOSインバータ回路IV2の入力端(ND2)と第2のビット線NBLの間に接続されたトランジスタN4と、フリップフロップ回路内の各nMOSトランジスタのソース電極を接続するグラウンド線MCGLと零電位を呈する回路節点(V1)との間を開閉する第1のスイッチ素子S1と、グラウン Therefore, according to the adiabatic charging memory circuit according to the second embodiment, CMOS inverter circuit including a pMOS transistor and an nMOS transistor connected in series are complementarily connected, connecting the source electrode of each of pMOS transistors a flip-flop circuit FF of the power supply line is maintained at the first positive potential VDD, the transistor N3 connected between the input end of one of the CMOS inverter circuit IV1 and (ND1) the first bit line BL, and the other circuit exhibiting the input terminal of CMOS inverter circuit IV2 and (ND2) and the transistor N4 connected between the second bit line NBL, the ground line MCGL and zero potential connecting the source electrode of each of the nMOS transistors in the flip-flop circuit a first switch element S1 which opens and closes between the node (V1), ground 線MCGLに一端を接続された第2のスイッチ素子S2とを備え、各トランジスタN3、N4がオフにされ、第1のスイッチ素子S1がオン、第2のスイッチ素子S2がオフの状態で、第1、第2のビット線BL、NBLを正電位VDDまで昇圧し、第1のスイッチ素子S1がオフに変化し、第2のスイッチ素子S2がオンに変化した状態で、第2のスイッチ素子S2を介して、前記フリップフロップ回路の時定数よりも長い時間をかけて、グラウンド線MCGLを正電位VDD/2まで昇圧し、第2のスイッチ素子S2がオフに変化した状態で、前記時定数よりも長い時間をかけて、第1、第2のビット線BL、NBLの内のフリップフロップ回路FFにデータ0を書き込む側のビット線(上記例では、ビット線NBL)を正電位VDD And a second switching element S2 connected at one end to line MCGL, the transistors N3, N4 is turned off, the first switching element S1 is turned on, the second switching element S2 is off, the 1, the second bit lines BL, NBL pressurized to a positive potential VDD, with the first switching element S1 is changed to off, the second switching element S2 is changed to oN, the second switching element S2 through, said over time than the time constant of the flip-flop circuit, boosts the ground line MCGL to a positive potential VDD / 2, in a state where the second switching element S2 is changed to off, than the time constant even over a long time, the first and second bit lines BL, (in the above example, the bit line NBL) flip-flop circuit side of the bit line to write data 0 to FF of the NBL a positive potential VDD 2まで降圧させ、さらに各トランジスタN3、N4がオンにされた状態で、前記時定数よりも長い時間をかけて、当該ビット線(上記例では、ビット線NBL)を零電位まで降圧させるので、pMOSトランジスタP1、P2のソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。 Until 2 is stepped down further in a state where the transistors N3, N4 is turned on, over time than the time constant (in the above example, the bit line NBL) the bit line since stepping down until zero potential, while the potential of the source electrode of the pMOS transistor P1, P2 constant, it is possible to prevent disconnection of the wiring due to electromigration resulting from the miniaturization. また、グラウンド線MCGLを正電位VDDより低い正電位まで昇圧すればよいので、データを迅速に書き込むことができる。 Further, since it is sufficient boosted ground line MCGL to lower positive potential than the positive potential VDD, data can be written quickly.

次に、各実施の形態に係る断熱充電メモリ回路(総称して、単に断熱充電メモリ回路という)のレイアウトについて説明する。 Next, (collectively referred to simply as adiabatic charging memory circuit) adiabatic charging memory circuit according to each embodiment described layout.

SRAMのレイアウトについては、図9に示す縦型と、図10に示す横型が知られている。 The SRAM layout, the vertical shown in Figure 9, is known horizontal illustrated in Figure 10.

図11は、縦型の2×2セルのレイアウトを示す図である。 Figure 11 is a diagram showing a layout of a vertical 2 × 2 cells. 図1のワード線WLに該当するワード線WL0、WL1、図1のグラウンド線MCGLに該当するグラウンド線MCGL0、MCGL1を横方向に配置し、図1のビット線BLに該当するビット線BL0、BL1、正電位VDDに設定される配線(図示せず)を縦方向に配置するレイアウトが可能である。 Word line WL0 corresponding to the word line WL in FIG. 1, WL1, the ground line MCGL0, MCGL1 corresponding to the ground line MCGL Figure 1 arranged laterally, the bit lines corresponding to bit lines BL in FIG. 1 BL0, BL1 , it is possible layout to place wiring to be set to a positive potential VDD (not shown) in the vertical direction.

図12は、横型の2×2セルのレイアウトを示す図である。 Figure 12 is a diagram showing a layout of 2 × 2 cells of the lateral. 図1のワード線WLに該当するワード線WL0、WL1、正電位VDDに設定される配線(図示せず)を横方向に配置し、図1のビット線BLに該当するビット線BL0、BL1、図1のグラウンド線MCGLに該当するグラウンド線MCGL0、MCGL1を縦方向に配置するレイアウトが可能である。 Word line WL0 corresponding to the word line WL in FIG. 1, WL1, set the wire to a positive potential VDD (not shown) disposed in the lateral direction, the bit lines BL0, BL1 corresponding to the bit line BL of FIG 1, layout to arrange the ground line MCGL0, MCGL1 corresponding to the ground line MCGL Figure 1 in the longitudinal direction are possible. このレイアウトで、第1の実施の形態で説明した書き込みを行うと、グラウンド線が正電位VDDとなった際に、選択していない他の行のワード線のメモリセルのデータを消去してしまうので、このレイアウトで第1の実施の形態に係る書き込みは行えない。 In this layout, when the writing described in the first embodiment, when the ground line becomes a positive potential VDD, erases the data of the memory cells of word line of another row is not selected because, the write according to the first embodiment in the layout can not perform. 一方、このレイアウトで、第2の実施の形態で説明した書き込みを行っても、グラウンド線は正電位VDD/2までしか昇圧されないので、選択していない他の行のワード線のデータを保持でき、よって、このレイアウトで第2の実施の形態に係る書き込みを行うことができる。 On the other hand, in this layout, even if data is written as described in the second embodiment, the ground line so only to a positive potential VDD / 2 not boosted, can hold data of a word line of another row is not selected , therefore, it can be written to in this layout according to the second embodiment. なお、縦型のレイアウトでは、グラウンド線は、異なるワード間で共有されることがないので、いずれの実施の形態に係る書き込みでも行うことができる。 In the vertical layout, the ground line, so the it is not shared between different word can be performed even in writing according to any of the embodiments.

また、各実施の形態では、ビット線BL、NBLを共に正電位VDDとしているために、選択しないワードのメモリセルへ誤ってデータが書き込まれることがない。 Further, in the embodiments, the bit line BL, and to have both a positive potential VDD and NBL, is never written data by mistake into the memory cells of word is not selected.

すなわち、ワード線WLを制御するデコーダ回路(図示せず)が、あるワード線WLを正電位VDDとする際、グリッチなどの影響により、他のワード線WLを瞬間的に正電位VDDにすることがある。 In other words, (not shown) the decoder circuit for controlling the word line WL, when a certain word line WL and the positive potential VDD, due to the effects of glitches, that momentarily positive potential VDD and the other word lines WL there is. このときに、ビット線BLを正電位VDD、ビット線NBLを零電位(または逆)にすると、反対のデータを誤って書き込むことが起こり得る。 At this time, the bit line BL positive potential VDD, when the bit line NBL zero potential (or vice versa) can occur be written incorrectly opposite data. これを避けるためには、十分時間が経過した後、ワード線イネーブル信号を立ち上げ、グリッチのない安定状態の信号をワード線WLに伝達するという回路が必要となる。 To avoid this, after a sufficient time has elapsed, raises the word line enable signal, the circuit is required that transmits a signal of a stable state with no glitches to the word line WL.

図13は、この回路を示す図である。 Figure 13 is a diagram showing this circuit. 図14は、NANDゲートとインバータで構成した等価な回路を示す図である。 Figure 14 is a diagram showing an equivalent circuit constituted by the NAND gate and an inverter. 図15は、回路のタイミングチャートである。 Figure 15 is a timing chart of the circuit.

信号PRE−WORDは、デコーダ回路からの信号であり、グリッチを有する。 Signal PRE-WORD is a signal from the decoder circuit comprises a glitch. ワード線イネーブル信号WORD−ENは、時刻t1において、正電位VDDとなる。 Word line enable signal WORD-EN at time t1, a positive potential VDD. この直後、信号WORDが正電位VDDとなる。 Immediately after this, the signal WORD has a positive potential VDD. よって、信号WORDにはグリッチが発生しないようにすることが可能となる。 Therefore, it becomes possible to make the glitch does not occur in the signal WORD. この信号WORDをワード線WLに伝達すればよいのである。 I can I transmitted to the word line WL of this signal WORD. しかし、図13、図14に示すような回路が必要となる。 However, FIG. 13, it is necessary circuit as shown in FIG. 14.

そこで、本発明の各実施の形態では、ビット線BL、NBLを共に正電位VDDとしているため、図13、図14に示すような回路が無くとも、選択しないワードのメモリセルへ誤ってデータが書き込まれることがないという利点がある。 Therefore, in the embodiments of the present invention, the bit line BL, and because it both a positive potential VDD to NBL, 13, even without the circuit as shown in FIG. 14, the data incorrectly into the memory cells of word is not selected It has the advantage that it will not be written.

BL,NBL…ビット線 FF…フリップフロップ回路 IV1,IV2…CMOSインバータ回路 MCGL…グラウンド線 N1〜N4…nMOSトランジスタ P1,P2…pMOSトランジスタ S1、S2…スイッチ素子 V1、V2…定電圧電源線 WL…ワード線 BL, NBL ... bit line FF ... flip-flop circuit IV1, IV2 ... CMOS inverter circuit MCGL ... ground line N1-N4 ... nMOS transistors P1, P2 ... pMOS transistors S1, S2 ... switching elements V1, V2 ... constant-voltage power supply line WL ... word line

Claims (2)

  1. 直列に接続されたpMOSトランジスタとnMOSトランジスタとを含むCMOSインバータ回路が相補的に接続されたフリップフロップ回路と、 A flip-flop circuit CMOS inverter circuits are complementarily connected including a pMOS transistor and an nMOS transistor connected in series,
    前記一方のCMOSインバータ回路の入力端と第1のビット線の間に接続されたトランジスタと、 A transistor connected between the input terminal and the first bit line of the CMOS inverter circuit of the one,
    前記他方のCMOSインバータ回路の入力端と第2のビット線の間に接続されたトランジスタと、 A transistor connected between the input end and the second bit line of the other CMOS inverter circuit,
    前記フリップフロップ回路内の各nMOSトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第1のスイッチ素子と、 A first switch element that opens and closes between said circuit node exhibiting ground line and the zero potential connected to the source electrode of each of the nMOS transistors in the flip-flop circuit,
    前記グラウンド線に一端を接続された第2のスイッチ素子とを備え、 And a second switching element having one end connected to the ground line,
    前記各pMOSトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第1のスイッチ素子がオン、前記第2のスイッチ素子がオフの状態で、前記第1、第2のビット線を前記正電位まで昇圧し、 The source electrode of each of the pMOS transistor is maintained at a positive potential, each transistor is turned off, the first switching element is turned on, a state of the second switching element is turned off, the first and second bit lines It boosts up to the positive potential,
    前記第1のスイッチ素子がオフに変化し、前記第2のスイッチ素子がオンに変化した状態で、前記第2のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記グラウンド線を前記正電位まで昇圧し、 Said first switching element is changed to OFF, in a state where the second switching element is changed to ON, via the second switching element, over a longer time than the time constant, the ground line It boosts up to the positive potential,
    前記第2のスイッチ素子がオフに変化し、前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、前記第1、第2のビット線の内の、前記フリップフロップ回路にデータ0を書き込む側のビット線を前記正電位から零電位まで降圧させることを特徴とする断熱充電メモリ回路。 Said second switching element is changed to OFF, the state where each of the transistors is changed to ON, over a longer time than the time constant, the first, of the second bit line, said flip-flop adiabatic charging memory circuit, characterized in that to step down the side of the bit lines for writing data 0 in the circuit to zero potential from the positive potential.
  2. 直列に接続されたpMOSトランジスタとnMOSトランジスタとを含むCMOSインバータ回路が相補的に接続されたフリップフロップ回路と、 A flip-flop circuit CMOS inverter circuits are complementarily connected including a pMOS transistor and an nMOS transistor connected in series,
    前記一方のCMOSインバータ回路の入力端と第1のビット線の間に接続されたトランジスタと、 A transistor connected between the input terminal and the first bit line of the CMOS inverter circuit of the one,
    前記他方のCMOSインバータ回路の入力端と第2のビット線の間に接続されたトランジスタと、 A transistor connected between the input end and the second bit line of the other CMOS inverter circuit,
    前記フリップフロップ回路内の各nMOSトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第1のスイッチ素子と、 A first switch element that opens and closes between said circuit node exhibiting ground line and the zero potential connected to the source electrode of each of the nMOS transistors in the flip-flop circuit,
    前記グラウンド線に一端を接続された接続された第2のスイッチ素子とを備え、 And a second switching element connected one end is connected to the ground line,
    前記各pMOSトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第1のスイッチ素子がオン、前記第2のスイッチ素子がオフの状態で、前記第1、第2のビット線を前記第1の正電位まで昇圧し、 The source electrode of each of the pMOS transistor is maintained at a positive potential, each transistor is turned off, the first switching element is turned on, a state of the second switching element is turned off, the first and second bit lines It boosts up the first positive potential,
    前記第1のスイッチ素子がオフに変化し、前記第2のスイッチ素子がオンに変化した状態で、前記第2のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記第1の正電位より低い第2の正電位まで前記グラウンド線を昇圧し、 It said first switching element is changed to OFF, in a state where the second switching element is changed to ON, via the second switching element, over a longer time than the time constant, the first said to boost the ground line to the positive potential of the lower second from the positive potential,
    前記第2のスイッチ素子がオフに変化した状態で、前記時定数よりも長い時間をかけて、前記第1、第2のビット線の内の、前記フリップフロップ回路にデータ0を書き込む側のビット線を前記第2の正電位まで降圧させ、さらに前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、当該ビット線を零電位まで降圧させることを特徴とする断熱充電メモリ回路。 In a state where the second switching element is changed to off, over a longer time than the time constant, the first, of the second bit line, the side of the bit to write data 0 to the flip-flop circuit It is stepped down a line to the second positive potential, further wherein in a state where each of the transistors is changed to oN, over a longer time than the time constant, characterized in that to step down the bit line to zero voltage insulation charging memory circuit.
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