JP6213040B2

JP6213040B2 - 半導体記憶装置および半導体記憶装置の制御方法

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Publication number: JP6213040B2
Application number: JP2013169707A
Authority: JP
Inventors: 清己柴田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-08-19
Filing date: 2013-08-19
Publication date: 2017-10-18
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Description

開示の技術は、半導体記憶装置および半導体記憶装置の制御方法に関する。

一般に、高集積・大容量の不揮発性半導体記憶装置（メモリ）は、書き換え回数が有限であり、アクセスが限定された部分（アドレス）に集中すると、アクセスが集中した部分が他の部分に比べて早期に劣化し、記憶動作不能となる場合がある。この問題が発生すると、メモリの故障となる。

そこで、各部分（アドレス）に対する書き換え回数を平準化するウェアレベリングを行うことが提案されている。メモリにアクセスする場合、外部から入力される論理アドレスを物理アドレスに変換し、物理アドレスをデコードしてメモリ内の記憶セルにアクセスする。一般のメモリでは、論理アドレスと物理アドレスの関係は固定である。ウェアレベリングを行う場合には、論理アドレスをアドレス変換情報に基づいて物理アドレスに変換するアドレス変換部を設け、アドレス変換情報を適宜変更する。

しかし、書き込まれたデータは、元の物理アドレスでアクセスする必要があるため、アドレス変換情報を変更すると記憶してあるデータにアクセスできない。そこで、書き込まれたデータの消去要求や初期化要求があり、記憶してあるデータにアクセスする必要がなくなった時に、アドレス変換情報を変更する。なお、物理アドレス空間を複数のブロックに分け、アドレス変換をブロック単位で行う場合もある。

特開平０９−２９３３８６号公報特開２００７−１８４０７２号公報特開２００８−２８７８０３号公報特開２０１２−０２７９９１号公報米国特許出願公開第２０１２／０２０４０７１号明細書

Moinuddin K. Qureshi, John Karidis, Michele Franceschini, Vijayalakshmi Srinivasan, Luis Lastras, and Bulent Abali. 2009. Enhancing lifetime and security of PCM-based main memory with start-gap wear leveling. In Proceedings of the 42nd Annual IEEE/ACM International Symposium on Microarchitecture (MICRO 42)

アドレス変換情報の変更がメモリの初期化要求時やデータの消去要求時に限定される場合、応用によっては、アドレス変換情報変更の頻度が低くなり、ウェアレベリングの効果が得られない場合がある。

開示の実施形態は、アドレス変換情報の変更時期が限定されない半導体記憶装置を開示する。

第１の態様の半導体記憶装置は、記憶部と、アドレス変換部と、制御部と、を有する。アドレス変換部は、記憶部へアクセスする論理アドレスを、アドレス変換情報に基づいて物理アドレスに変換する。制御部は、アドレス変換情報をアドレス変換部へ出力し、アドレス変換情報の変更時に、記憶部における、変更前のアドレス変換情報に基づく旧物理アドレスのデータと変更後のアドレス変換情報に基づく新物理アドレスのデータとを交換するスワップ処理を行う。

第２の態様の半導体記憶装置の制御方法は、半導体記憶装置へアクセスする論理アドレスを、アドレス変換情報に基づいて物理アドレスに変換する。制御方法は、アドレス変換情報を変更し、アドレス変換情報の変更時に、記憶部における、変更前のアドレス変換情報に基づく旧物理アドレスのデータと変更後のアドレス変換情報に基づく新物理アドレスのデータとを交換するスワップ処理を行う。

第１の態様によれば、ウェアレベリングのためのアドレス変換情報の変更時期が限定されない上、スワップ処理の対象となるメモリセルの選択アルゴリズムが単純であるために、高速の動作が可能で、単純な構成にできる半導体記憶装置が実現される。

図１は、実施形態の半導体記憶装置（メモリ）の概要を説明する図である。図２は、実施形態の半導体記憶装置（メモリ）の概略構成を示す図である。図３は、実施形態の半導体記憶装置（メモリ）のより詳細な構成を示す図である。図４は、アドレス変換（ＸＯＲ）部の回路構成を示す図である。図５は、スワップ処理部を含む制御部の全体の動作を示すフローチャートである。図６は、第１実施形態の半導体記憶装置における書き込み処理を示すフローチャートである。図７は、第１実施形態の半導体記憶装置における読み出し処理を示すフローチャートである。図８は、旧反転マスクの新反転マスクへの更新処理を示すフローチャートである。図９は、新反転マスクの生成方法を示すフローチャートである。図１０は、スワップ処理を示すフローチャートである。図１１は、反転マスク更新を起動する処理を示すフローチャートである。図１２は、動作時間に応じて反転マスクの更新処理を起動する場合の処理を示すフローチャートであり、（Ａ）がタイマ処理を、（Ｂ）がタイマで起動される処理を示す。図１３は、新しい反転マスクの生成処理の他の例を示すフローチャートである。図１４は、反転マスクを生成する別の処理例を示すフローチャートであり、（Ａ）が初期化処理を、（Ｂ）が反転マスクの更新処理を示す。図１５は、３ビットの一般的な２進数とグレイコードの対応関係を示す図である。図１６は、擬似乱数生成アルゴリズムXorshiftを使用して発生した乱数を利用して新しい反転マスクを生成する処理を示すフローチャートであり、（Ａ）が擬似乱数の種の初期化を、（Ｂ）が新しい反転マスクの生成を示す。図１７は、スワップ処理中のアドレス変換処理を示すフローチャートである。図１８は、以上の前提条件および式に基づいて算出した結果を示すグラフの図である。

実施形態の半導体記憶装置の詳細を説明する前に、その概要を説明する。
図１は、実施形態の半導体記憶装置（メモリ）の概要を説明する図である。

実施形態のメモリは、記憶部（メモリ部）１１と、アドレス変換部（ＸＯＲ）１２と、反転マスク部１３と、カウンタ１４と、スワッパ（スワップ処理部）１５と、を有する。メモリ部１１は、不揮発性のメモリである。図１では、ＣＰＵ１がメモリにアクセスする場合の例を示しが、これに限定されるものではない。ＣＰＵ１がメモリをアクセス（書き込みまたは読み出し）する場合、ＣＰＵ１は、メモリに対して論理アドレスを出力する。ＣＰＵ１は、書き込みの場合には、書き込みデータをメモリに出力し、読み出しの場合には、メモリから読み出されたデータを受ける。ＣＰＵ１は、さらに、書き込みの場合には書き込み信号（ライトイネーブル）を、読み出しの場合には読み出し信号（リードイネーブル）信号を、他に必要な制御信号があればそれらと共に、メモリに出力する。

アドレス変換部（ＸＯＲ）１２は、メモリに入力された論理アドレスと、反転マスク部１３に記憶されたアドレス変換情報（反転マスク）との排他的論理和（ＸＯＲ）を演算して物理アドレスを生成し、メモリ部１１に供給する。書き込みの場合には、物理アドレスのメモリ部１１への供給に同期して、書き込みデータがメモリ１１に供給される。読み出しの場合には、物理アドレスのメモリ部１１への供給に同期して、メモリ部１１から読み出しデータがＣＰＵ１に出力される。この動作は、ＸＯＲ１２によるアドレス変換処理を除けば通常のメモリへのアクセス動作と同じである。

ＸＯＲ１２は、論理アドレスと反転マスクとのＸＯＲを演算して物理アドレスを生成しており、反転マスクを変化させれば異なる物理アドレスが生成される。したがって、反転マスクを変化させることにより、論理アドレスと物理アドレスの対応関係が変化し、書き込み動作の論理アドレスのアドレス値が偏在する場合でも、物理アドレスが偏在しないようにするウェアレベリングが行われる。

しかし、反転マスクの変更の前後で、同じ論理アドレスで読み出すメモリの物理アドレスが変化するため、読み出しデータが変わってしまう。そのため、これまでは、反転マスクの変更は、メモリの初期化要求時やデータの消去要求時に限定されていた。

実施形態のメモリでは、スワッパ１５が、所定のタイミングで、反転マスクを変更し、メモリ部１１における、変更前の旧反転マスクに基づく旧物理アドレスのデータと変更後の新反転マスクに基づく新物理アドレスのデータとを交換するスワップ処理を行う。図１では、カウンタ１４がメモリへの書き込み動作数をカウントし、カウンタ１４のカウント値が所定値を超えたら（桁あふれが発生したら）、反転マスクの変更およびスワッパ１５の起動を行う。スワッパ１５の起動は、書き込み動作数に限定されず、経過時間等によって行ってもよい。

図２は、実施形態の半導体記憶装置（メモリ）の概略構成を示す図である。
実施形態の半導体記憶装置（メモリ）１０は、記憶部（メモリ部）１１と、アドレス変換部（ＸＯＲ）１２と、制御部２０と、を有する。図１の反転マスク部１３、カウンタ１４およびスワッパ１５は、制御部２０内に形成される。図２では、ＣＰＵ１がメモリ１０にアクセスする例を示す。

ＣＰＵ１が出力する論理アドレスＡ_Lは、アドレス変換部１２に入力される。ＸＯＲ１２で変換された物理アドレスＡ_Pは、メモリ部１１に供給される。ＣＰＵ１と制御部２０の間で、入出力データＤ_S（読み出しデータおよび書き込みデータ）の入出力が行われる。ＣＰＵ１は、書き込み信号Ｗ_Sおよび読み出し信号Ｒ_Sを制御部２０に出力する。

制御部２０は、旧反転マスクＭ₁、新反転マスクＭ₂、スワップアドレスＡ_X、スワップアドレス有効信号Ｙを、ＸＯＲ１２に出力する。これらの信号については後述する。制御部２０は、メモリ部１１に書き込み信号Ｗ_Mおよび読み出し信号Ｒ_Mを出力すると共に、メモリ部１１との間で、入出力データＤ_S（読み出しデータおよび書き込みデータ）の入出力を行う。書き込み信号Ｗ_Mおよび読み出し信号Ｒ_Mは、ＣＰＵ１からメモリ１０に出力される書き込み信号Ｗ_Sおよび読み出し信号Ｒ_Sに対応し、物理アドレスＡ_Pのメモリ部１１への供給に同期してタイミングが調整される。入出力データＤ_Sは、ＣＰＵ１とメモリ１０の間で入出力される入出力データＤ_Sに対応し、タイミングが異なる。さらに、制御部２０は、書き込み、読み出し、またはスワップ処理中であり、アクセスを受けることができないことを示すアクセス保留フラグＫを出力する。アクセス保留フラグＫは、書き込み処理中または読み出し処理中に「１」になり、書き込み処理および読み出し処理が終了すると「０」になる。さらに、アクセス保留フラグＫは、スワップ処理中に、１ライン分の旧物理アドレスのデータと新物理アドレスのデータとを交換している間「１」となり、１ライン分のデータ交換終了時に書き込み信号Ｗ_Sまたは読み出し信号Ｒ_Sが入力されていないと維持される。

ＸＯＲ１２は、通常動作時に、スワップアドレス有効信号Ｙが「真（０）」となり、論理アドレスＡ_Lと新反転マスクＭ₂のＸＯＲを演算して物理アドレスＡ_Pをメモリ部１１に供給する。ＸＯＲ１２は、スワップ処理時に、スワップアドレス有効信号Ｙが「偽（１）」となり、スワップアドレスＡ_Xをメモリ部１１に供給する。ＸＯＲ１２は、スワップ処理時にＣＰＵ１からメモリへのアクセスがあると、スワップアドレス有効信号Ｙが「真」となり、ＣＰＵ１からの論理アドレスＡ_Lが書き換え済みのアドレスであればＡ_Lと新反転マスクＭ₀のＸＯＲを演算して物理アドレスＡ_Pを出力する。一方、ＸＯＲ１２は、スワップ処理時にＣＰＵ１からメモリへのアクセスがあると、スワップアドレス有効信号Ｙが「真」となり、ＣＰＵ１からの論理アドレスＡ_Lが書き換え前のアドレスであればＡ_Lと旧反転マスクＭ₁のＸＯＲを演算して物理アドレスＡ_Pを出力する。

メモリ部１１は、物理アドレスＡ_Pで指示されたアドレスについて、書き込み信号Ｗ_Mであれば、入出力データ（書き込みデータ）Ｄ_Sの書き込みを行い、読み出し信号Ｒ_Mであれば、入出力データ（読み出しデータ）Ｄ_Sを出力する。

図３は、実施形態の半導体記憶装置（メモリ）１０のより詳細な構成を示す図である。
実施形態のメモリ１０は、記憶部（メモリデバイス）１１と、スワップ処理部３１と、アドレス変換（ＸＯＲ）部１２と、書き込み信号切換スイッチ４２と、読み出し信号切換スイッチ４３と、データ切換スイッチ４４と、を有する。

スワップ処理部３１は、制御部２０の一部として、例えばステートマシン等により実現される。スワップ処理部３１は、旧反転マスクＭ₁を保持する旧反転マスクレジスタ３２と、新反転マスクＭ₂を保持する新反転マスクレジスタ３３と、ＸＯＲ演算器３４と、ＸＯＲ演算結果Ｘを保持するレジスタ３５、とを有し、一連のスワップ処理を実行する。ＸＯＲ演算器３４は、Ｍ₁とＭ₂の排他的論理和（ＸＯＲ）を演算する。ＸＯＲ演算器３４の演算結果は、Ｍ₁とＭ₂の異なるビットが１となり、他が０となるデータである。スワップ処理部３１は、アドレス変換（ＸＯＲ）部１２に、旧反転マスクＭ₁と、新反転マスクＭ₂と、スワップアドレスＡ_Xと、スワップアドレス有効信号Ｙと、を出力する。スワップ処理部３１は、書き込み信号切換スイッチ４２および読み出し信号切換スイッチ４３に、スワップ用書き込み信号Ｗ_Xおよびスワップ用読み出し信号Ｒ_Xを出力する。スワップ処理部３１は、データ切換スイッチ４４との間で、スワップデータＤ_Xの入出力を行う。スワップ処理部３１は、書き込み信号切換スイッチ４２、読み出し信号切換スイッチ４３およびデータ切換スイッチ４４の接続を制御する。スワップ処理部３１における処理内容については後述する。

アドレス変換（ＸＯＲ）部１２は、論理アドレスＡ_Lと、旧反転マスクＭ₁と、新反転マスクＭ₂と、スワップアドレスＡ_Xと、スワップアドレス有効信号Ｙと、を受けて、物理アドレスＡ_Pを生成する。書き込み信号切換スイッチ４２は、スワップ処理部３１の制御に応じて、ＣＰＵ１からの書き込み信号Ｗ_Sとスワップ用書き込み信号Ｗ_Xの一方を選択してメモリデバイス１１に出力する。読み出し信号切換スイッチ４３は、スワップ処理部３１の制御に応じて、ＣＰＵ１からの読み出し信号Ｗ_Sとスワップ用読み出し信号Ｗ_Xの一方を選択してメモリデバイス１１に出力する。データ切換スイッチ４４は、スワップ処理部３１の制御に応じて、ＣＰＵ１との間の入出力データＤ_SとスワップデータＤ_Xの一方を選択してメモリデバイス１１との間で入出力を行う。

図４は、アドレス変換（ＸＯＲ）部１２の回路構成を示す図である。
ＸＯＲ部１２は、２個のＸＯＲゲート５１および５２と、２個の比較器５３および５４と、ＯＲゲート５５と、２個のスイッチ５６および５７と、を有する。ＸＯＲゲート５１は、論理アドレスＡ_Lと旧反転マスクＭ₁の排他的論理和（ＸＯＲ）演算を行い、旧マスク変換アドレスＡ_P1を出力する。ＸＯＲゲート５２は、Ａ_Lと新反転マスクＭ₂のＸＯＲ演算を行い、新マスク変換アドレスＡ_P2を出力する。比較器５３は、旧マスク変換アドレスＡ_P1をスワップアドレスＡ_Xと比較し、スワップアドレスＡ_Xが大きければ比較結果「真（０）」を、スワップアドレスＡ_Xが小さければ比較結果「偽（１）」を出力する。比較器５４は、新マスク変換アドレスＡ_P2をスワップアドレスＡ_Xと比較し、スワップアドレスＡ_Xが大きければ比較結果「真（０）」を、スワップアドレスＡ_Xが小さければ比較結果「偽（１）」を出力する。ＯＲゲート５５は、比較器５３および５４の出力の論理和（ＯＲ）を演算する。したがって、スワップアドレスＡ_Xが、旧マスク変換アドレスＡ_P1および新マスク変換アドレスＡ_P2の両方より大きければ、ＯＲゲート５５の出力は「真（０）」となる。スイッチ５６は、ＯＲゲート５５の出力が「真（０）」の時には旧マスク変換アドレスＡ_P1を、ＯＲゲート５５の出力が「偽（１）」の時には新マスク変換アドレスＡ_P2を、選択する。スイッチ５７は、スワップアドレス有効信号Ｙが「真（０）」の時にはスイッチ５６の出力を、スワップアドレス有効信号Ｙが「偽（１）」の時にはスワップアドレスＡ_Xを、選択する。

上記の処理をまとめると、ＸＯＲ部１２は、スワップアドレス有効信号Ｙが「真（０）」の時で、スワップ処理を行っていない時には、新マスク変換アドレスＡ_P2を物理アドレスＡ_Pとして出力する。ＸＯＲ部１２は、スワップ処理中にＹが「真」になった時には、旧マスク変換アドレスＡ_P1と新マスク変換アドレスＡ_P2の両方がスワップアドレスＡ_Xより小さければＡ_P1を、大きければＡ_P2を、物理アドレスＡ_Pとして出力する。さらに、ＸＯＲ部１２は、スワップアドレス有効信号Ｙが「偽（１）」の時には、スワップアドレスＡ_Xを物理アドレスＡ_Pとして出力する。

スワップ処理は、書き込み処理が所定回数行われると起動され、新反転マスクＭ₂を生成し、旧反転マスクＭ₁を置き換える。書き込み処理の回数をカウントするカウンタの値を示すパラメータをＣ_Wで表す。スワップ処理では、スワップアドレスＡ_Xを順に変化させ、Ａ_XがＡ_XとＭ₁とＭ₂の排他的論理和（ＸＯＲ）より小さければ、スワップアドレスＡ_Xの指すメモリ部１１のデータと、Ａ_XとＭ₁とＭ₂のＸＯＲ指すメモリ部１１のデータとをスワップする。Ａ_XがＡ_XとＭ₁とＭ₂のＸＯＲより大きければ、スワップ済みなので、何も行わない。ここで、図では排他的論理和を記号∧で表す。したがって、Ａ_XとＭ₁とＭ₂の排他的論理和は、Ａ_X∧Ｍ₁∧Ｍ₂で表される。

図５は、スワップ処理部３１を含む制御部２０の全体の動作を示すフローチャートである。
処理を開始する前に、旧反転マスクＭ₁＝新反転マスクＭ₂＝０、スワップアドレスＡ_X＝０およびパラメータＣ_W＝０に初期化される。

ステップＳ１１では、ＣＰＵ１からの書き込み信号Ｗ_S＝１であるか、すなわち書き込み要求であるか判定し、Ｗ_S＝１であればステップＳ１４に進み、Ｗ_S＝１でなければステップＳ１２に進む。

ステップＳ１２では、ＣＰＵ１からの読み出し信号Ｒ_S＝１であるか、すなわち読み出し要求であるか判定し、Ｒ_S＝１であればステップＳ２１に進み、Ｒ_S＝１でなければステップＳ１３に進む。

ステップＳ１３では、旧反転マスクＭ₁＝新反転マスクＭ₂であるか、すなわち、スワップ処理中であるか判定し、Ｍ₁＝Ｍ₂であればステップＳ２４に進み、Ｍ₁＝Ｍ₂でなければステップＳ１１に戻り、動作を繰り返す。

ステップＳ１４では、アクセス保留フラグＫを１にする。
ステップＳ１５では、パラメータＣ_Wを１増加させる。
ステップＳ１６では、パラメータＣ_Wが所定値Ｃ_L以上であるか判定し、所定値Ｃ_L以上であればステップＳ１７に進み、所定値Ｃ_L以上でなければステップＳ１８に進む。

ステップＳ１７では、それまでの反転マスクとは異なる反転マスクを生成し、新反転マスクＭ₂とする。新反転マスクＭ₂の生成方法については、後述する。
ステップＳ１８では、記憶部１１への書き込みを行う。
ステップＳ１９では、アクセス保留フラグＫを０にした後、ステップＳ１１に戻る。

ステップＳ２１では、アクセス保留フラグＫを１にする。
ステップＳ２２では、記憶部１１からの読み出しを行う。
ステップＳ２３では、アクセス保留フラグＫを０にした後、ステップＳ１１に戻る。
ステップＳ２４では、スワップ処理を行い、終了後ステップＳ１１に戻る。

次に、各動作をより詳細に説明する。
図６は、第１実施形態の半導体記憶装置における書き込み処理を示すフローチャートである。

ステップＳ３１では、ＣＰＵ１から論理アドレスＡ_Lを受け取る。
ステップＳ３２では、ＣＰＵ１から書き込みデータＤ_Sを受け取る。
ステップＳ３３では、アクセス保留フラグＫ＝０であるか、すなわちアクセス可能であるか判定し、Ｋ＝０であればステップＳ３４に進み、Ｋ＝０でなければ待機する。

ステップＳ３４では、論理アドレスＡ_Lと反転マスクとのＸＯＲ演算を行い、物理アドレスＡ_Pを算出する。この時に使用する反転マスクは、スワップ中でなければ、旧反転マスクを使用し（新反転マスクはこの時点では存在しない）する。スワップ中であれば、書き込みアドレスが未スワップアドレスであれば旧反転マスクを、スワップ済みアドレスであれば新反転マスクを使用する。

ステップＳ３５では、物理アドレスＡ_Pをメモリ部１１に出力する。
ステップＳ３６では、書き込みデータＤ_M（Ｄ_Sと同じ）をメモリ部１１に出力する。
ステップＳ３７では、書き込み信号Ｗ_Mをメモリ部１１に出力する。

図７は、第１実施形態の半導体記憶装置における読み出し処理を示すフローチャートである。
ステップＳ４１では、ＣＰＵ１から論理アドレスＡ_Lを受け取る。
ステップＳ４２では、アクセス保留フラグＫ＝０であるか、すなわちアクセス可能であるか判定し、Ｋ＝０であればステップＳ４３に進み、Ｋ＝０でなければ待機する。

ステップＳ４３では、論理アドレスＡ_Lと反転マスクとのＸＯＲ演算を行い、物理アドレスＡ_Pを算出する。この時に使用する反転マスクは、スワップ中でなければ、旧反転マスクを使用し（新反転マスクはこの時点では存在しない）する。スワップ中であれば、書き込みアドレスが未スワップアドレスであれば旧反転マスクを、スワップ済みアドレスであれば新反転マスクを使用する。

ステップＳ４４では、物理アドレスＡ_Pをメモリ部１１に出力する。
ステップＳ４５では、読み出し信号Ｒ_Mをメモリ部１１に出力する。
ステップＳ４６では、読み出しデータＤ_Mをメモリ部１１から読み出す。
ステップＳ４７では、ＣＰＵ１に読み出しデータＤ_Sを出力する。

図８は、旧反転マスクＭ₁の新反転マスクＭ₂への更新処理を示すフローチャートである。
ステップＳ５１では、新反転マスクＭ₂を生成する。新反転マスクＭ₂の生成方法については後述する。

ステップＳ５２では、アクセス保留フラグＫ＝１にする。
ステップＳ５３では、スワップ処理を行う。スワップ処理については後述する。
ステップＳ５４では、旧反転マスクレジスタ３２に記憶する反転マスクを、旧反転マスクＭ₁から新反転マスクＭ₂に更新する。
ステップＳ５５では、アクセス保留フラグＫ＝０にする。

図９は、新反転マスクＭ₂の生成方法を示すフローチャートである。
ステップＳ６１で、旧反転マスクＭ₁を１増加させた値を３２で除した時の剰余を、新反転マスクＭ₂とする。なお、この例は、アドレスビット数が３２ビットである場合の例であり、１６ビットであれば１６で除した時の剰余を使用する。また、新反転マスクＭ₂の生成方法はこれに限定されず、後述するグレイコード等を使用する方法で生成してもよい。

図１０は、スワップ処理を示すフローチャートである。
ステップＳ７１では、スワップアドレスＡ_Xを０に初期化する。
ステップＳ７２で、ＣＰＵ１からのアクセス要求があるか（Ｗ_SまたはＲ_Sが１であるか）判定し、アクセス要求があれば待機する。この間にメモリ部１１へのＣＰＵ１からのアクセスが行われる。アクセス要求が無ければ、ステップＳ７３に進む。

ステップ７３では、アクセス保留フラグＫ＝１にセットする。
ステップＳ７４では、Ａ_XがＡ_XとＭ₁とＭ₂の排他的論理和（ＸＯＲ）より小さいか判定され（Ａ_X＜Ａ_X∧Ｍ₁∧Ｍ₂？）、小さければステップＳ７５に進み、大きければスワップ済みなのでステップＳ７７に進む。

ステップＳ７５では、メモリ部１１のアドレスＡ_Xからデータを読み出してＰとしレジスタに保持し、アドレスＡ_X∧Ｍ₁∧Ｍ₂からデータを読み出してＱとしてレジスタに保持する。
ステップＳ７６では、データＱをメモリ部１１のアドレスＡ_Xに書き込み、データＰをメモリ部１１のアドレスＡ_X∧Ｍ₁∧Ｍ₂に書き込む。

ステップＳ７７では、スワップアドレスＡ_Xを１増加する。
ステップＳ７８では、アクセス保留フラグＫ＝０にセットする。
ステップＳ７９では、スワップアドレスＡ_Xがアドレス最大値に到達したかを判定し、到達していなければステップＳ７２に戻り、到達していればステップＳ８０に進む。

ステップＳ８０では、スワップ処理が終了するので、旧反転マスクレジスタ３２に新反転マスクＭ₂を記憶し、旧反転マスクＭ₁を新反転マスクＭ₂で置き換える。
以上のようにしてスワップ処理が終了する。実施形態では、スワップ処理中は、１ライン（１アドレス）のデータを他のラインのデータと置き換えるごとにアクセス保留フラグＫ＝０にすることにより、スワップ処理のためにＣＰＵ１から長時間アクセスができなくなるのを防止している。

図１１は、反転マスク更新を起動する処理を示すフローチャートである。
ステップＳ８１では、カウンタの初期化を行う。初期化は、例えば、パワーオンリセットや反転マスクの更新処理が行われた後に行われる。

ステップＳ８２では、書き込みが行われたかを判定し、書き込みが行われるまで待機し、書き込みが行われるとステップＳ８３に進む。
ステップＳ８３では、カウンタを１増加（インクリメント）する。

ステップＳ８４では、カウント値が所定値Ｌに到達したかを判定し、到達していなければステップＳ８２に戻り、達した時にはステップＳ８５に進む。
ステップＳ８５では、図８に示した反転マスクの更新処理を実行する。

実施形態の半導体記憶装置（メモリ）では、図１１に示すように、Ｌ回の書き込み処理が行われるたびに、反転マスクの更新処理を起動したが、他の判定基準で起動するようにしてもよい。

図１２は、動作時間に応じて反転マスクの更新処理を起動する場合の処理を示すフローチャートであり、（Ａ）がタイマ処理を、（Ｂ）がタイマで起動される処理を示す。
図１２の（Ａ）に示すように、半導体記憶装置（メモリ）に電源が投入されると、ステップＳ８７で、Ｔ秒後に通知するように、タイマが設定される。

図１２の（Ｂ）に示すように、Ｔ秒経過しタイマから通知が来ると、ステップＳ８８で、図８に示した反転マスクの更新処理を実行する。さらに、ステップＳ８９で、タイマを再設定し、終了する。

実施形態の半導体記憶装置（メモリ）では、図９に示すように、新しい反転マスクは、直前の反転マスクを剰余演算することにより生成したが、他の方法で生成してもよい。

図１３は、新しい反転マスクの生成処理の他の例を示すフローチャートである。
ステップＳ９１では、旧反転マスクＭ₁で反転するビット（ｎ番目）を選ぶ。
ステップＳ９２では、旧反転マスクＭ₁のｎ番目のビットを反転し、新反転マスクＭ₂とする。

図１４は、反転マスクを生成する別の処理例を示すフローチャートであり、（Ａ）が初期化処理を、（Ｂ）が反転マスクの更新処理を示す。

図１４の（Ａ）に示すように、半導体記憶装置（メモリ）の電源投入に応じて、ステップＳ１０１で、コード生成用のカウンタの値Ｕを初期化する。なお、電源投入ではなくて、半導体記憶装置（メモリ）の出荷時にステップＳ１０１を行うようにしてもよい。
ステップＳ１０２では、反転マスクの初期化を行い、旧反転マスクレジスタ３２に旧反転マスクＭ₁＝０を記憶する。

図１１または図１２に示した方法などで反転マスク更新処理が起動されると、ステップＳ１０３で、カウンタをインクリメントし、カウンタ値Ｕが１増加する。
ステップＳ１０４では、カウンタ値Ｕに応じてグレイコードにより新反転マスクＭ₂の値を算出する。具体的には、カウンタ値Ｕを１ビット右シフトした値と、カウンタ値ＵのＸＯＲを算出する。

図１５は、３ビットの一般的な２進数とグレイコードの対応関係を示す図である。図１５に示すように、隣接するグレイコードは３ビット中の１ビットのみが異なる。他のビット数についても同様である。

図１４に戻り、ステップＳ１０５では、図１０に示したスワップ処理を行う。
ステップＳ１０６では、スワップ処理が終了したので、旧反転マスクレジスタ３２に新反転マスクＭ₂を記憶し、旧反転マスクＭ₁を新反転マスクＭ₂で置き換える。

図１６は、擬似乱数生成アルゴリズムXorshiftを使用して発生した乱数を利用して新しい反転マスクを生成する処理を示すフローチャートであり、（Ａ）が擬似乱数の種の初期化を、（Ｂ）が新しい反転マスクの生成を示す。

図１６の（Ａ）に示すように、半導体記憶装置（メモリ）の電源投入に応じて、ステップＳ１１１で、x=123456789、y=362436069、z=521288629、w=88675123に設定する擬似乱数の種の初期化を行う。なお、電源投入ではなくて、半導体記憶装置（メモリ）の出荷時にステップＳ１０１を行うようにしてもよい。

ステップＳ１１２では、上記の初期値に基づいて、図１６の（Ｂ）に示す処理で新しい反転マスクＭ₂の生成を行う。

図１６の（Ｂ）に示すように、ステップＳ１１３では、ｘとｘを左側に１１ビットシフトした値のＸＯＲを算出してｔとし、さらに、ｘ＝ｙ、ｙ＝ｚ、ｚ＝ｗとする。さらに、ｗと、ｗを右側に１９ビットシフトした値と、ｔを右側に８ビットシフトした値と、のＸＯＲを算出し新しいｗとする。
ステップＳ１１４では、ステップＳ１１３で生成したｗを新しい反転マスクＭ₂とする。

前述のように、実施形態の半導体記憶装置では、スワップ処理を行っている途中でもＣＰＵ１からのアクセス（書き込み処理または読出し処理）を受けられるようにしている。そのため、アクセスするアドレスが、スワップ処理の途中で旧反転マスクによるアドレスのデータの新反転マスクによるアドレスへのスワップが終了しているスワップ済みの場合と、未スワップの場合が生じる。そこで、実施形態の半導体記憶装置では、ＣＰＵ１からの論理アドレスＡ_Lがスワップ済みのアドレスであるか未スワップのアドレスであるか判定してアドレス変換を行う。

図１７は、スワップ処理中のアドレス変換処理を示すフローチャートである。
ステップＳ１２１では、論理アドレスＡ_Lと旧反転マスクＭ₁とのＸＯＲがスワップアドレスＡ_Xより小さいかを判定し、小さければステップＳ１２３に進み、そうでなければステップＳ１２２に進む。

ステップＳ１２２では、論理アドレスＡ_Lと新反転マスクＭ₂とのＸＯＲがスワップアドレスＡ_Xより小さいかを判定し、小さければステップＳ１２３に進み、そうでなければステップＳ１２２に進む。

ステップＳ１２３では、未スワップのアドレスであるので、論理アドレスＡ_Lと旧反転マスクＭ₁とのＸＯＲを物理アドレスＡ_Pとする。
ステップＳ１２４では、スワップ済みのアドレスであるので、論理アドレスＡ_Lと新反転マスクＭ₂とのＸＯＲを物理アドレスＡ_Pとする。

以上説明した実施形態の半導体記憶装置が、何も対策をしない半導体記憶装置に比べてどの程度寿命が長くなるかについて説明する。

前提条件とし、メモリ部１１は、Ｎ本のラインを有し、アドレスは０、１、…、Ｎ−１である。１本のラインに対する書き込み回数の限界をＷ_maxとし、書き込み回数がＷ_maxに達すとそのラインは不良となる。書き込みがＴ回あるごとに反転マスクを更新し、言い換えればスワップ周期はＴである。新しい反転マスクは、擬似乱数生成アルゴリズムで生成される。

１周期（Ｔ回の書き込み）の中での、１ラインに対する書き込み回数の分散をσ²とする。なお、この場合も１ラインの平均書き込み回数はＴ／Ｎである。さらに、スワップによる書き込み回数が１回増加するので、言い換えればスワップによるオーバーヘッドが各ラインについて１ずつあるので、これを含めたメモリの各ラインの書き込み回数の平均は、Ｔ／Ｎ＋１となる。

１周期ごとにランダムな反転マスクへ更新するので、特定の論理アドレスに対応する物理アドレスはランダムの変化する。したがって、中心極限定理より、ｋ周期目までの１ラインに対する総書き込み回数は、平均がｋ（Ｔ／Ｎ＋１）、分散ｋ・σ²の正規分布に近づく。

したがって、ある１ラインの書き込み回数がＷ_max以下である確率は、式（１）で示す０からＷ_maxまでの累積分布になる。

ここで、関数ｅｒｆは、誤差関数を表す。
さらに、すべてのラインの書き込み回数がＷ_max以下である確率は、式（２）で示すようになる。

図１８は、以上の前提条件および式に基づいて算出した結果を示すグラフの図であり、縦軸はＮ本すべてのラインがどれも不良とならない確率を、横軸は総書き込み回数を最大書き込み回数×ライン数Ｎで正規化した値で、理想的に平準化されれば１００％となる。

図１８では、１周期での１ラインに対する書き込み回数の標準偏差σが１００、２００、４００、８００の場合をプロットしており、それぞれ９８％、９７％、９５％、９１％の付近でメモリ全体が急激に不良となる。

具体的に標準偏差σ＝１００というのは、全ラインの５０％に書き込みが集中した場合に相当する。ランダムなアドレス変換を施さなければ寿命は５０％となるのに対して、約９８％に延命される。同様に、σ＝２００の場合は全ラインの２０％が約９７％に、σ＝４００の場合は全ラインの約５．８％が約９５％に、σ＝８００の場合は全ラインの約１．５％が約９１％に、それぞれ延命される。

なお、書き込みの集中の具合を示すｒは、次のように算出する。
ｒ・Ｎ本のラインに書き込みが集中した時の標準偏差σは、平均値μ＝Ｔ／Ｎとすると、式（３）で表される。

以上の通り、実施形態の半導体記憶装置は、何も対策をしない場合に比べて寿命が長くなる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１ＣＰＵ
１１記憶部（メモリ部）
１２アドレス変換部（ＸＯＲ）
１３反転マスク
１４カウンタ
１５スワッパ（スワップ処理回路）
２０制御部

Claims

記憶部と、
前記記憶部へアクセスする論理アドレスを、アドレス変換情報に基づいて物理アドレスに変換するアドレス変換部と、
前記アドレス変換情報を前記アドレス変換部へ出力する制御部と、を備え、
前記アドレス変換情報は、複数ビットを含む変換マスクであり、
前記アドレス変換部は、前記論理アドレスと前記変換マスクとの排他的論理和演算を行うことにより、前記論理アドレスを前記物理アドレスに変換し、
前記制御部は、変更前の前記変換マスクと変更後の前記変換マスクが、前記複数ビットのうちの１ビットのみが異なるように変更し、前記アドレス変換情報の変更時に、前記記憶部における、変更前の前記アドレス変換情報に基づく旧物理アドレスのデータと変更後の前記アドレス変換情報に基づく新物理アドレスのデータとを交換するスワップ処理を行うことを特徴とする半導体記憶装置。
前記制御部は、前記記憶部への書き込みが所定の回数に達した時に、前記アドレス変換情報を変更することを特徴とする請求項１に記載の半導体記憶装置。
前記制御部は、所定時間が経過するごとに、前記アドレス変換情報を変更することを特徴とする請求項１に記載の半導体記憶装置。
前記制御部は、前記変換マスクをグレイコードとして変更することを特徴とする請求項１に記載の半導体記憶装置。
前記アドレス変換部は、前記スワップ処理中に、前記記憶部へのアクセスがあった時、交換の終了していない論理アドレスについては変更前の前記アドレス変換情報に基づく旧物理アドレスに変換し、交換の終了している論理アドレスについては変更後の前記アドレス変換情報に基づく新物理アドレスに変換することを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
前記記憶部は、不揮発性メモリを含むことを特徴とする請求項１から５のいずれか１項に記載の半導体記憶装置。
半導体記憶装置へアクセスする論理アドレスを、複数ビットを含む変換マスクであるアドレス変換情報に基づいて、前記論理アドレスと前記変換マスクとの排他的論理和演算を行うことにより、前記論理アドレスを物理アドレスに変換し、
変更前の前記変換マスクと変更後の前記変換マスクが、前記複数ビットのうちの１ビットのみが異なるように前記アドレス変換情報を変更し、前記アドレス変換情報の変更時に、記憶部における、変更前の前記アドレス変換情報に基づく旧物理アドレスのデータと変更後の前記アドレス変換情報に基づく新物理アドレスのデータとを交換するスワップ処理を行うことを特徴とする半導体記憶装置の制御方法。
前記スワップ処理中に、前記記憶部へのアクセスがあった時、交換の終了していない論理アドレスについては変更前の前記アドレス変換情報に基づく旧物理アドレスに変換し、交換の終了している論理アドレスについては変更後の前記アドレス変換情報に基づく新物理アドレスに変換することを特徴とする請求項７に記載の半導体記憶装置の制御方法。