JP5869649B2 - データ処理のための方法、機器、および装置 - Google Patents

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Description

本発明の実施形態は、差動読取りを用いる不揮発性メモリのデータ・ビットのブランク検出に関する。
差動読取りを使用して、不揮発性メモリのデータ・ビットを検出することができる。不揮発性メモリ（ＮＶＭ）において差動読取りを導入すると、たとえば、書込み／消去サイクルの回数が多くなった後でも信頼性が改善するが、データ・ビット当たり（少なくとも）２つのＮＶＭセル（セル・ペアとも呼ばれる）が必要となる。しかし、これらのセルを読み取ることによって、予測できない結果が生じる可能性がある。
第１の実施形態は、
− いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定すること
を含む、データ処理のための方法に関する。
第２の実施形態は、
− いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定する
ように構成された処理ユニットを備える、データ処理用の機器に関する。
第３の実施形態は、具体的にはデータ・ビットのブランク状態を決定する、データ処理用の装置であって、
− いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定するための手段
を備える装置に関する。
図面を参照しながら、各実施形態を示して図示する。各図面は、基本原理を示す働きをするので、したがって、この基本原理を理解するのに必要な態様だけを示す。各図面は縮尺通りではない。各図面において、同じ参照文字は同様の機能を表す。
差動読取りＮＶＭのセル・ペアの状態を要約する表を示す。 書込みセル電流分布および消去セル電流分布を有する、正しくプログラムされたセル・ペアにおけるセル電流（「Ｉｃｅｌｌ」）の分布を示す。 ２つのセル・ペア、すなわち、ブランク状態にあるセル・ペアにおけるセル電流の分布を示す。 ブランク状態検出の問題を示す、図２と図３のオーバレイを示す。 セル電流の分布、ならびにこの分布内に含まれる書込みペアおよびブランク・ペアを示し、潜在的にブランクなセル・ペアの数を識別するための電流閾値が提示される。 読み取られたデータ・ワードがブランクとみなされるか、そうでないとみなされるかを示すブランク・インジケータを含む例示的な表を示す。 読取り／書込みサイクルの回数が多くなること、および／または温度の影響によってシフトする読取り窓の限界を視覚化する２つのグラフを示す。 セルのセル電流に加えられ、それによって曲線がシフトすることになるオフセットを示す。 オフセットが加えられたときの、反転されたセル・ペアの一例を示す。 データ・ビットがブランクかどうか判定するために所定の閾値ｎｔｈと比較される、反転されたセル・ペアの数ｎｆｌを示す列を含む例示的な表を示す。 書込みセル電流の分布、およびセル・ペアが潜在的に未定義状態にあるかどうか判定するための電流閾値を示す。 ブランク状態と、異常状態と、有効状態との間での区別を可能にするために、比率ｍ／ｎにおいて２つの閾値を利用する例示的な表を示す。 完全消去された状態がＥＣＣクリーンでないと仮定する、誤り訂正符号（ＥＣＣ）機構も考慮する、例示的なユースケース・シナリオを有する表を示す。 完全消去された状態がＥＣＣクリーンであると仮定する、互いに異なる例示的なユースケース・シナリオを有する表を示す。
不揮発性メモリ（ＮＶＭ）において差動読取りを導入すると、たとえば、書込み／消去サイクルの回数が多くなった後でも信頼性が改善するが、データ・ビット当たり（少なくとも）２つのＮＶＭセル（セル・ペアとも呼ばれる）が必要となる。
ペアの２つのセル（すなわち、ｃｅｌｌ＿ｔおよびｃｅｌｌ＿ｃであり、ここでｔ＝真であり、ｃ＝補である）の状態に応じて、図１に示す例示的な表に基づいて、記憶されたデータ・ビットの状態を決定してもよい。
したがって、メモリの２つの関連したＮＶＭセルは、相補的情報を記憶してもよく、すなわち、逆の状態を有する。図１に示すように、相補的なセル状態のビットのみが首尾よく復号化できる。すなわち、データの復号化を首尾よく実行できるようにするには、セル・ペアの２つのセルのうち一方が書込み状態にあり、もう一方のセルが消去状態になければならない。
しかし、いくつかのデータ・ビットを含み、それぞれが２つのメモリ・セルによって表されるページを消去すると、結果として、両方のセルが消去状態いわゆる「ブランク状態」になるという状態に陥る。したがって、消去動作の後、このセル・ペアにおけるデータ・ビットは、まだ定義されていない。このようなセル・ペアを読み取ると、予測不可能な結果になるか、または読取り動作を繰り返すことで結果が変化することにもなりかねない。
したがって、ソフトウェアの読取り動作がブランク状態を読み取る場合、このような読取り動作の結果は予測不可能である。ソフトウェアは、プロセッサまたはプロセッサ・ベースのシステム上で実行される、かつ／または実行されている命令を含むことができる。したがって、セルのペアがこのようなブランク状態にあるかどうか判定するためには、追加対策が必要になることがある。
したがって、例および／または実施形態を以下に提示して、差動読取りの利点を維持しつつブランク状態の読取りを検出することを容易にする。
図２には、書込みセル電流分布２０１および消去セル電流分布２０２を含む、正しくプログラムされたセル・ペアにおけるセル電流（「Ｉｃｅｌｌ」）の分布が示してある。書込みセル・ペア２０３（「書込みペア１」）は２つのセルを含み、このセルは、相補的な電流（一方のセルが書込み状態にあり、もう一方のセルが消去状態にある）を供給する。したがって、それらは、図２に示した残りのセル・ペア、すなわち書込みペア２〜４に当てはまる。
図２での消去分布２０２および書込み分布２０１は、オーバラップ領域２０４を有し、ここで、書込みセル・ペア２〜４の各セルのうちの１つのセル電流が、このオーバラップ領域２０４に含まれる。しかし、図２に示す書込みセル・ペア１〜４全てについて、相補的な各セルの電流間の差は、明白な復号化、したがって値「０」または「１」をそれぞれのセル・ペアに関連するデータ・ビットに割り当てることを考慮する。
図３には、消去セルのセル電流の分布が示してあり、２つの例示的な消去セル・ペア「ブランク・ペア１」および「ブランク・ペア２」、すなわちブランク状態にあるセル・ペアを有している。
図４には、ブランク状態検出の問題を示す、図２と図３のオーバレイが示してある。書込みセルおよび消去セルの分布がオーバラップしているので、「書込みペア４」の状態と、「ブランク・ペア２」の状態を区別することができない。したがって、単一のセル・ペアのセル電流に基づいたこのようなシナリオでは、ブランク検出が不可能である。
例：いくつかのデータ・ビットを考慮する
本明細書において提示される一例は、（実質的に）同時に書込みおよび／または読取りをおこなってもよい、データ・ワードを形成することができるいくつかのデータ・ビットを考慮することによって、セル・ペアの状態のブランク検出を考慮する。考慮されるデータ・ビット（すなわちセル・ペア）の数はｎで表される。
各セル・ペアは、いくつかのメモリ・セルを含んでもよく、２つの相補的なセルだけに限定されないことに留意されたい。たとえば、このようなセル・ペアにおいていくつかの相補的なセルを使用して、データ・ビットを表すことができる。いくつかのデータ・ビットはワードを形成してもよく、ワードは、このような状況ではデータ・ビットの特定の数に限定されない。ワードは、消去手順に従う。すなわち、このような消去動作中にワードの全てのビットを消去してもよい。この状況では、ワードはページとみなしてもよく、またはこのようなページはいくつかのワードを含んでもよい。
この手法は、（実質的に）同じセル電流（「書込みペア４」および「ブランク・ペア２」として図４に示す）を有する書込みセル・ペアおよびブランク・セル・ペアのような状態を有する確率が相対的に低いという事実を利用してもよいが、それというのも、このような場合には、セル・ペアの各セルのうち少なくとも１つが、可能性の低いオーバラップ領域２０４にある電流を供給する必要があるからである。
図５には、セル電流２０２の分布、ならびに、書込みペア２および４とブランク・ペア１および２とが示してあり、これらのペアは、この分布２０２内に含まれる。潜在的にブランクなセル・ペアの数ｍを識別するために、電流閾値５０１が提示される。各セル・ペアの電流差を読み取って、ワードのデータ・ビットを復号化するとき、電流閾値５０１を利用することができる。したがって、全てのセル・ペアによって潜在的にブランクなセル・ペアの数ｍが決定され、ここで、両方のセルが、電流閾値５０１よりも高いセル電流を有する。
図５に示す例では、潜在的にブランクなセル・ペアの数は４つになり、書込みセル・ペアである「書込みペア２」および「書込みペア４」を含む。
次に、セル・ペアの総数ｎに対する潜在的にブランクなセル・ペアｍの比率ｍ／ｎは、所定の閾値、たとえば５０％と比較してもよい。したがって、ｍ／ｎがこの所定の閾値に達するか、またはそれを超える場合、読み取られた完全なワード（データ・ビット）をブランクであると規定することができる。これにより、一連のデータ・ビット（データ・ワード）がブランク状態にあるかどうか、ソフトウェアが自動的に決定することが可能になる。ソフトウェアは、プロセッサまたはプロセッサ・ベースのシステム上で実行される、かつ／または実行されている命令を含むことができる。
図６には、読み取られたデータ・ワードがブランクとみなされるか、そうでないとみなされるかを示すブランク・インジケータを含む例示的な表が示してある。したがって、ｍ／ｎの比が５０％未満である場合、データ・ワードは有効であると仮定され、このデータ・ワードの各ビットは、そのそれぞれの相補的なセルの電流に応じて、「０」または「１」いずれかの値を有すると仮定される。このような場合、ブランク・インジケータは「０」に設定される。残りのビット誤りは、誤り訂正符号（ＥＣＣ）を用いて訂正してもよい。
ｍ／ｎの比が５０％に達するかまたはそれを超える場合、すなわちセル・ペアの少なくとも半分が電流閾値５０１に達するかまたはそれを超える場合、データ・ワードはまた、有効であるがブランクであると仮定される。したがって、ブランク・インジケータは「１」に設定される。
この手法により、確定データを得ることができ、もはや「未確定」データは存在しない。さらに、差動読取りの利点が維持されている。
例：差動検査
時が経つにつれて、また、特に大量の読取りサイクルおよび書込みサイクルに耐える必要があるセルに関しては、読取り窓がセル電流の高い方に移動することがある。さらに、温度も、セル電流に影響を及ぼす可能性がある。
読取り窓が移動する場合、絶対的かつ固定的な電流閾値により、図７に示すように不完全な結果につながる。グラフ７０１には、読取り窓の電流閾値７０３が、書込みセルの電流分布７０４と消去セルの電流分布７０５との間にある様子が示してある。したがって、セル・ペアの復号化が実現可能である。
グラフ７０２には、読取り窓の電流閾値７０３が、書込みセルの電流分布７０４の電流範囲の下方にあり、それによってセル・ペアの正確な検出が損なわれる様子が示してある。
データ・ワードのセル・ペアがブランク状態にあるかどうか判定するために、差動検査を実行してもよい。このような差動検査は、以下の例示的な仮定のうち少なくとも１つに基づいてサポートすることができる。
− 消去状態では、セルの分布と相補的分布の間のオーバラップを仮定することができるが、それというのも、それらが同時に消去され、同じ繰返し履歴で遭遇するからである。
− 外乱は（統計的に）等しく分布し、セルとその相補的アレイの間に不均衡を生じない。
− 相補的検知の増幅器は、いかなるシステマティック・オフセットも示さない。
これらの仮定に基づくと、相補的な検知での出力は、平均して５０％がゼロであり、５０％が１である。
（所定のオフセット量、たとえば＋１／＋２／＋３シグマの）追加電流オフセットが、セル検知増幅器または相補的なセル検知増幅器の入力いずれかに送出される場合、オフセットの有無の両方でデータは著しく変化することになる。
図８には、セル「ｃｅｌｌ＿ｃ」のセル電流に加えられた単一シグマ８０３の正のオフセットが示してあり、これにより、曲線８０１と比較して曲線８０２がシフトすることになる。このシフトが全てのセル・ペアに影響を及ぼすが、その影響は異なる、すなわち、セル電流Ｉｃｅｌｌ＿ｃがセル電流Ｉｃｅｌｌ＿ｔよりも高い状態（図９によれば論理的な「０」に割り当てられる）にあるセル・ペアは、電流距離が大きくなる（＋１シグマ）。対照的に、セル電流Ｉｃｅｌｌ＿ｔがセル電流Ｉｃｅｌｌ＿ｃよりも高い状態（図９によれば論理的な「１」に割り当てられる）にあるセル・ペアは、電流距離が減少する。この減少が、セル電流Ｉｃｅｌｌ＿ｃとセル電流Ｉｃｅｌｌ＿ｔの間の元の電流差を超える場合、すなわち（Ｉｃｅｌｌ＿ｃ＋シグマ＞Ｉｃｅｌｌ＿ｔ）である場合、ビットは論理的な「１」から「０」に変化する。「１」から「０」に変化したビットの数は、この電流オフセットによって調整することができる。電流オフセットが大きいほど、ビットが反転する確率は高くなり、逆の場合も同じである。セル電流Ｉｃｅｌｌ＿ｔの分布に正のシフトを加えることもでき、それにより、ビットが「０」から「１」に反転することになる。したがって、この場合、加えられたオフセットに基づくシフトに基づいて、どの程度の数のセル・ペアがその状態を変更するか決定することができる。この変更は、排他的論理和（ＸＯＲ）関数を用いて決定してもよく、またこれを使用して、ブランク分布と正常にプログラムされているが潜在的に歪んでいる分布との間で区別することができる。オフセットは、図８に示す電流とすることができ、それぞれの検知増幅器で利用されるパラメータに応じて、電圧または他の任意の適切なパラメータを使用することができる。
図９には、オフセットが加えられるときの、反転したセル・ペアの一例が示してある（オフセットがない場合９０１のセル・ペアを表すビットと、オフセットが加えられた後９０２のセル・ペアを表すビットである）。（Ｉｃｅｌｌ＿ｔ＞Ｉｃｅｌｌ＿ｃなので）論理的に「１」を示す追加の電流オフセットがないいくつかのビットは、電流Ｉｃｅｌｌ＿ｃに追加の電流が加えられることから、ここで反転し、論理的に「０」を示す。なぜならば、Ｉｃｅｌｌ＿ｔ＜Ｉｃｅｌｌ＿ｃに変化するからである。
したがって、この例によれば、オフセットが加えられるのに基づいて、６つのセル・ペアが、その値を「１」から「０」に変化させる。
（排他的論理和（ＸＯＲ）関数を用いて決定してもよい）変更のレベルを使用して、ブランク分布と正常にプログラムされているが潜在的に歪んでいる分布との間で区別することができる。
変更のレベルは、反転したセル・ペアの数を示すことができる。この数を所定の閾値と比較することができ、こうした比較に基づいて、データ・ワードがブランク・ビットを有しているかどうか判定することが可能になる。
すなわち、隣接セルが認識されるが、それというのも隣接セルにより、オフセットが加えられる場合にはセル・ペアが反転することになるからである。そうしてこのことは、ブランクなセル・ペアについてはどちらかと言えば正常であるが、書込みセル・ペアについてはむしろ異常である。したがって、加えられたオフセットに基づいて反転したセル・ペアの数は、データ・ワードが書込み（プログラムされる）状態にあるか、またはブランク状態にあるかの確率を示す。
図１０には例示的な表が示してあり、列１００３において、反転したセル・ペアの数ｎｆｌが、所定の閾値ｎｔｈと比較される。反転したセル・ペアの数ｎｆｌが閾値ｎｔｈよりも大きい場合、ブランク・インジケータ（列１００４）が「１」に設定される。あるいは、反転したビットと、論理的に「１」を示す以前のビットとの比を、所定の閾値と比較することができる。
反転したセルの数ｎｆｌが閾値ｎｔｈよりも多い（または少ない）場合、ブランク・インジケータは「０」に設定され、各セル・ペアは、「ＥＣＣクリーン」状況（列１００２を参照）に応じて、プログラムされるか、または破損している。部分的に破損したデータを誤り訂正が再構成できるか、または破損したデータが全くない場合、ＥＣＣクリーン状況が実現される（列１００２において「はい（ｙｅｓ）」）。誤り訂正が全ての誤りを訂正できない場合は、ＥＣＣクリーン状況が実現されない（列１００２において「いいえ（ｎｏ）」）。このような場合、破損したデータ・ビット（列１００５）は「１」に設定される（そうでなければ「０」に設定される）。
したがって、列１００１は、データの状況、すなわち「プログラムされた状況」、「消去された状況」、または「破損した状況」を集約する。
追加の態様
選択肢として、読取りワードのセル・ペアの一部分を決定することができ、セル・ペアの両方のセルが潜在的に書込み状態にある。これは、ソフトウェア処理および／またはＮＶＭへのアクセスに対して別々に示すことができる。ソフトウェアは、プロセッサまたはプロセッサ・ベースのシステム上で実行される、かつ／または実行されている命令を含むことができる。
図１１には、書込みセルの電流分布１１０１および電流閾値１１０２が示してある。したがって、セル・ペアの両方のセルに書き込み、このセル・ペアについての未定義状態を生成することが可能であり、これはセル・ペアのブランク状態と区別することができる。したがって、ワード内のセル・ペアの両方のセルを（上）書きすることを使用して、データ・ワード全体を消去する必要なく、データを無効化することができる。
提示された解決策は、差動読取りを有するＮＶＭ、具体的には、浮遊ゲート、相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）、抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ（登録商標））、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、金属酸化窒化酸化シリコン（ＭＯＮＯＳ）デバイス、ナノ結晶セルなどのようなＮＶＭセル・タイプに適用することができる。この解決策は、全てのメモリ・タイプ、具体的には読取り専用メモリ（ＲＯＭ）に使用することができる。
この解決策は、様々な種類の用途で実施することができ、たとえば、具体的にはたとえばハードディスクのような記憶装置上でのデータ伝送、データ記憶を対象とする。
この解決策はまた、様々なタイプの誤り検出方式および／または誤り訂正方式、たとえばブロック符号、巡回符号、ＢＣＨ符号などと組み合わせることができる。
セルの各ペアは、いくつかのセル、具体的には３つ以上のメモリ・セルを含んでもよい。
図１２には、ブランク状態と、異常状態と、有効状態との間での区別を可能にするために、比率ｍ／ｎにおいて２つの閾値を利用する例示的な表が示してある。示された閾値の値は例に過ぎず、それぞれのユースケース・シナリオ、ハードウェア、および／または安全要求事項に応じて変化してもよい。
ｍ／ｎの比が４０％未満の場合、ブランク・インジケータが「０」に設定され、誤りインジケータが「０」に設定され、それによって有効なデータを仮定する。
ｍ／ｎの比が少なくとも４０％、ただし６０％未満の場合、ブランク・インジケータは「０」または「１」（「Ｘ」で示す）に設定してもよく、誤りインジケータは「１」に設定され、それによってデータ・ワードが無効であると仮定する。すなわち、この場合は、データに対して潜在的にブランクなセル・ペアが多すぎて、有効（書込み済またはプログラム済）にはならないが、潜在的にブランクなセル・ペアがまだ不十分なので、ブランクなデータ・ワードを仮定することができない。
ｍ／ｎの比が少なくとも６０％の場合、ブランク・インジケータは「１」に設定され、誤りインジケータは「０」に設定され、それによってブランクなデータ・ワードを仮定する。
図１３には、誤り訂正符号（ＥＣＣ）機構をも考慮する、例示的なユースケース・シナリオを有する表が示してある。これにより、「ＥＣＣクリーン」とは、誤りを少なくとも訂正できる（または、訂正が必要な誤りがなくてもよい）ことを意味する。したがって、「ＥＣＣ非クリーン」（ＥＣＣクリーン−ＮＯ）とは、ＥＣＣ手段では誤りを訂正できないことを意味する。図１３によるシナリオでは、完全消去された状態はＥＣＣクリーンではないと仮定される。
「ＥＣＣクリーン」の場合、
− ｍ／ｎの比が少なくとも８０％になる場合は、データ・ワードのブランク状態が仮定され、
− ｍ／ｎの比が少なくとも５０％、ただし８０％未満の場合は、データ・ワードの誤り状態が仮定され、
− ｍ／ｎの比が５０％未満の場合は、有効データ・ワードが仮定される。
「ＥＣＣ非クリーン」の場合、
− ｍ／ｎの比が少なくとも３０％になる場合（データ・ワードの完全消去された状態ではＥＣＣはクリーンでないという基本的な仮定により、低い値で十分である）、データ・ワードのブランク状態が仮定され、
− ｍ／ｎの比が３０％未満の場合は、データ・ワードの誤り状態が仮定される。
図１４には、異なる例示的なユースケース・シナリオを有する表が示してある。図１３の専門用語が、図１４にも適用される。図１４によるシナリオでは、完全消去された状態はＥＣＣクリーンであると仮定される。
「ＥＣＣクリーン」の場合、
− ｍ／ｎの比が少なくとも６０％になる場合は、データ・ワードのブランク状態が仮定され、
− ｍ／ｎの比が少なくとも５０％、ただし６０％未満の場合は、データ・ワードの誤り状態が仮定され、
− ｍ／ｎの比が５０％未満の場合は、有効データ・ワードが仮定される。
「ＥＣＣ非クリーン」の場合、
− ｍ／ｎの比が少なくとも８０％になる場合は（データ・ワードの完全消去された状態ではＥＣＣはクリーンであり、したがって、データ・ワードの全てのセル・ペアに対して多数の潜在的にブランクなセル・ペアが必要となるという基本的な仮定により、高い値が設定される）、データ・ワードのブランク状態が仮定され、
− ｍ／ｎの比が８０％未満の場合は（完全消去状態での「ＥＣＣクリーン」の基本的な仮定を用いるとき、ｍ／ｎの比が（それほど）高くない場合は誤りの可能性が高い）、データ・ワードの誤り状態が仮定される。
本明細書で提案された例は、具体的には、以下の解決策のうちの少なくとも１つに基づいてもよい。具体的には、以下の特徴の組合せを利用して、所望の結果を達成することもできる。この方法の特徴は、装置、機器、もしくはシステムの任意の特徴と組み合わせてもよく、またその逆でもよい。
いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定することを含む、データ処理のための方法が提供される。
少なくとも２つのメモリ・セルのグループを、セル・ペア、すなわち差動読取りメモリの２つの相補的なメモリ・セルとして実装することができる。
一実施形態では、各データ・ビットは、少なくとも２つのメモリ・セルのグループによって表され、このグループの少なくとも２つのメモリ・セルは、差動読取りメモリの相補的なセルである。
一実施形態では、この１つまたは複数のメモリ・セルは、不揮発性メモリのものである。
一実施形態では、差動読取りメモリには、以下の少なくとも１つが含まれる。
− 浮遊ゲート・セル
− ＰＣＲＡＭ
− ＲＲＡＭ（登録商標）
− ＭＲＡＭ
− ＭＯＮＯＳデバイス
− ナノ結晶セル
− ＲＯＭ
一実施形態では、この方法は、
− いくつかのデータ・ビットについてブランク状態が決定される場合、ブランク・インジケータを設定することと、
− いくつかのデータ・ビットについてブランク状態が決定されない場合、ブランク・インジケータを再設定することとのうちの１つまたは複数を含む。
一実施形態では、この方法は、誤り訂正符号の状況に基づいて、ブランク状態を決定することを含む。
一実施形態では、この方法は、完全消去されたデータ・ビットの誤り訂正状況に基づいて、ブランク状態を決定することを含む。
一実施形態では、この方法は、
− メモリ・セルの電流が所定の電流閾値に達するか、それを超える場合、潜在的にブランクなデータ・ビットを決定することと、
− データ・ビット全体に対する潜在的にブランクなデータ・ビットの比を決定することと、
− この比が所定の判定基準を満たす場合、データ・ビットについてブランク状態を決定することとを含む。
一実施形態では、この方法は、メモリ・セルのうちの全てのセルの電流が所定の電流閾値に達するか、それを超える場合、潜在的にブランクなデータ・ビットを決定することを含む。
一実施形態では、この比が所定の閾値に達するか、それを超える場合、この比は所定の判定基準を満たす。
一実施形態では、この方法は、データ・ビットの読取り動作中、またはその後に、潜在的にブランクなデータ・ビットを決定することを含む。
一実施形態では、この方法は、
− セル検知増幅器と相補的検知増幅器のどちらかに所定のオフセットを加えることと、
− 反転したデータ・ビットの数を決定することと、
− 反転したデータ・ビットの数が所定の判定基準を満たす場合、データ・ビットについてブランク状態を決定することとを含む。
オフセットは、任意の電流、電圧、時間情報（たとえば遅延）、もしくは、たとえば検知増幅器が利用してもよい任意の適切なパラメータ、またはそれらの組合せとすることができることに留意されたい。
一実施形態では、この方法は、反転したデータ・ビットの数および／または比が、所定の閾値に達するか、それを超える場合、データ・ビットについてブランク状態を決定することを含む。
一実施形態では、この方法は、排他的論理和関数を用いて、反転したデータ・ビットの数を決定することを含む。
一実施形態では、この方法は、少なくとも１つのデータ・ビットの少なくとも１つのメモリ・セルを上書きすることによって、少なくとも１つのデータ・ビットを無効化することを含む。
したがって、ワード内のセル・ペアの各セルを（上）書きすることを使用して、データ・ワード全体を消去する必要なく、データを無効化することができる。
データ処理用の機器が提案されており、この機器は、
− いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定する
ように構成された処理ユニットを有する。
一実施形態では、各データ・ビットは、少なくとも２つのメモリ・セルのグループによって表される。このグループの少なくとも２つのメモリ・セルは、差動読取りメモリの相補的なセルである。
一実施形態では、このメモリ・セルは、不揮発性メモリのメモリ・セルである。
一実施形態では、差動読取りメモリには、以下の少なくとも１つが含まれる。
− 浮遊ゲート・セル
− ＰＣＲＡＭ
− ＲＲＡＭ（登録商標）
− ＭＲＡＭ
− ＭＯＮＯＳデバイス
− ナノ結晶セル
− ＲＯＭ
一実施形態では、処理ユニットは、
− メモリ・セルの電流が所定の電流閾値に達するか、それを超える場合、潜在的にブランクなデータ・ビットを決定し、
− データ・ビット全体に対する潜在的にブランクなデータ・ビットの比を決定し、
− この比が所定の判定基準を満たす場合、データ・ビットについてブランク状態を決定する
ように構成される。
一実施形態では、処理ユニットは、
− セル検知増幅器と相補的検知増幅器のどちらかに所定のオフセットを加え、
− 反転したデータ・ビットの数を決定し、
− 反転したデータ・ビットの数が所定の判定基準を満たす場合、データ・ビットについてブランク状態を決定する
ように構成される。
一実施形態では、処理ユニットは、
− 少なくとも１つのデータ・ビットの少なくとも１つのメモリ・セルを上書きすることによって、少なくとも１つのデータ・ビットを無効化する
ように構成される。
また、データ・ビットのブランク状態を決定することを含むデータ処理用の装置は、
− いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定するための手段
を備える。
一実施形態によれば、各データ・ビットは、少なくとも２つのメモリ・セルのグループによって表される。このグループの少なくとも２つのメモリ・セルは、差動読取りメモリの相補的なセルである。
本発明の様々な実施形態を開示してきたが、本発明の精神および範囲から逸脱することなく、本発明の利点のいくつかを実現することになる様々な変更および修正を加えることができることが当業者には明白になろう。それらの機能を実行する他の構成要素を適切に代用してもよいことが、当業者には自明になろう。具体的な図を参照しながら説明した特徴は、明瞭に述べられてこなかった場合でも、他の図の特徴と組み合わせてもよいと言わなければならない。さらに、本発明の方法は、適切なプロセッサ命令を使用してソフトウェア・ベースの実装形態で実現してもよく、またはハードウェア論理回路とソフトウェア論理回路の組合せを利用して、そうした結果を実現するハイブリッドの実装形態で実現してもよい。本発明の考え方に対するこのような修正形態は、添付特許請求の範囲によって包含されるものである。
２０１ 書込みセル電流分布
２０２ 消去セル電流分布
２０３ 書込みセル・ペア
２０４ オーバラップ領域
５０１ 電流閾値
７０１ グラフ
７０２ グラフ
７０３ 読取り窓の電流閾値
７０４ 書込みセルの電流分布
７０５ 消去セルの電流分布
８０１ 曲線
８０２ 曲線
８０３ 単一シグマ
９０１ オフセットがない場合
９０２ オフセットが加えられた後
１００１ 列
１００２ 列
１００３ 列
１００４ 列
１００５ 列
１１０１ 書込みセルの電流分布
１１０２ 電流閾値

Claims (22)

  1. いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定することを含み、
    セル検知増幅器または相補的検知増幅器のどちらかに所定のオフセットを加えることと、
    反転したデータ・ビットの数を決定することと、
    反転したデータ・ビットの数が所定の判定基準を満たす場合、前記データ・ビットについて前記ブランク状態を決定することと
    をさらに含む、データ処理のための方法。
  2. 前記いくつかのデータ・ビットの各データ・ビットが、少なくとも２つのメモリ・セルのグループによって表され、このグループの前記少なくとも２つのメモリ・セルが、差動読取りメモリの相補的なセルである、請求項１に記載の方法。
  3. 前記メモリ・セルが、不揮発性メモリのものである、請求項１に記載の方法。
  4. 前記差動読取りメモリが、以下の、
    浮遊ゲート・セル、
    ＰＣＲＡＭ、
    ＲＲＡＭ（登録商標）、
    ＭＲＡＭ、
    ＭＯＮＯＳデバイス、
    ナノ結晶セル、および
    ＲＯＭ
    のうちの少なくとも１つを含む、請求項２に記載の方法。
  5. いくつかのデータ・ビットについて前記ブランク状態が決定される場合、ブランク・インジケータを設定することと、
    いくつかのデータ・ビットについて前記ブランク状態が決定されない場合、前記ブランク・インジケータを再設定することと
    をさらに含む、請求項１に記載の方法。
  6. 誤り訂正符号の状況に基づいて、前記ブランク状態を決定することをさらに含む、請求項１に記載の方法。
  7. 完全消去されたデータ・ビットの誤り訂正状況に基づいて、前記ブランク状態を決定することをさらに含む、請求項１に記載の方法。
  8. メモリ・セルの電流が所定の電流閾値に達するか、それを超える場合、１つまたは複数の潜在的にブランクなデータ・ビットを決定することと、
    前記メモリ・セルのデータ・ビット全体に対する前記潜在的にブランクなデータ・ビットの比を決定することと、
    前記比が所定の判定基準を満たす場合、前記データ・ビット全体についてブランク状態を決定することと
    をさらに含む、請求項１に記載の方法。
  9. 前記メモリ・セルのうちの全てのセルの電流が前記所定の電流閾値に達するか、それを超える場合、潜在的にブランクな別のデータ・ビットを決定することをさらに含む、請求項８に記載の方法。
  10. 前記比が所定の閾値に達するか、それを超える場合、前記比は前記所定の判定基準を満たす、請求項８に記載の方法。
  11. 前記データ・ビットの読取り動作中、またはその後に、前記潜在的にブランクなデータ・ビットを決定することをさらに含む、請求項８に記載の方法。
  12. 反転したデータ・ビットの数および／または比が、所定の閾値に達するか、それを超える場合、前記データ・ビットについて前記ブランク状態を決定することをさらに含む、請求項１に記載の方法。
  13. 排他的論理和関数を用いて、反転したデータ・ビットの前記数を決定することをさらに含む、請求項１に記載の方法。
  14. 少なくとも１つのデータ・ビットの少なくとも１つのメモリ・セルを上書きすることによって、少なくとも１つのデータ・ビットを無効化することをさらに含む、請求項１に記載の方法。
  15. いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定するように構成された処理ユニットを備え、
    前記処理ユニットが、
    セル検知増幅器または相補的検知増幅器のどちらかに所定のオフセットを加え、
    反転したデータ・ビットの数を決定し、
    反転したデータ・ビットの前記数が所定の判定基準を満たす場合、前記データ・ビットについてブランク状態を決定する
    ように構成されている、データ処理用の機器。
  16. 前記いくつかのうちの各データ・ビットが、少なくとも２つのメモリ・セルのグループによって表され、前記少なくとも２つのメモリ・セルが、差動読取りメモリの相補的なセルである、請求項１５に記載の機器。
  17. 前記メモリ・セルが、不揮発性メモリのものである、請求項１５に記載の機器。
  18. 前記差動読取りメモリが、以下の、
    浮遊ゲート・セル、
    ＰＣＲＡＭ、
    ＲＲＡＭ（登録商標）、
    ＭＲＡＭ、
    ＭＯＮＯＳデバイス、
    ナノ結晶セル、および
    ＲＯＭ
    のうちの少なくとも１つを含む、請求項１５に記載の機器。
  19. 前記処理ユニットが、
    メモリ・セルの電流が所定の電流閾値に達するか、それを超える場合、潜在的にブランクなデータ・ビットを決定し、
    前記データ・ビット全体に対する前記潜在的にブランクなデータ・ビットの比を決定し、
    前記比が所定の判定基準を満たす場合、前記データ・ビットについてブランク状態を決定する
    ように構成されている、請求項１５に記載の機器。
  20. 前記処理ユニットが、少なくとも１つのデータ・ビットの少なくとも１つのメモリ・セルを上書きすることによって、少なくとも１つのデータ・ビットを無効化するように構成される、請求項１５に記載の機器。
  21. データ・ビットのブランク状態を決定することを含むデータ処理用の装置であって、いくつかのデータ・ビットについてブランク状態を多数決に基づいて決定するための手段を備え、
    前記決定するための手段が、
    セル検知増幅器または相補的検知増幅器のどちらかに所定のオフセットを加え、
    反転したデータ・ビットの数を決定し、
    反転したデータ・ビットの前記数が所定の判定基準を満たす場合、前記データ・ビットについてブランク状態を決定する
    ように構成されている、装置。
  22. 各データ・ビットが、少なくとも２つのメモリ・セルのグループによって表され、このグループの前記少なくとも２つのメモリ・セルが、差動読取りメモリの相補的なセルである、請求項２１に記載の装置。
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