JP6194467B2 - Power converter and power conversion method - Google Patents

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Description

本発明は、電力制御用半導体電子デバイス（以下、パワーデバイスと呼ぶ）を利用したスイッチング電力変換器に関する。   The present invention relates to a switching power converter using a power control semiconductor electronic device (hereinafter referred to as a power device).

図１１に、特許文献１の降圧型ＤＣ−ＤＣ電力変換器の回路１００を示す。   FIG. 11 shows a circuit 100 of a step-down DC-DC power converter disclosed in Patent Document 1.

ハイサイドスイッチ１０１とローサイドスイッチ１０２は従来回路１００に一度実装されると、ハイサイドスイッチ１０１のチップ面積とローサイドスイッチ１０２のチップ面積を変更させることはできない。ある負荷電流１１４のときにおいて、効率が最大となるハイサイドスイッチのチップ面積とローサイドのチップ面積を選択して回路に実装している。 Once the high-side switch 101 and the low-side switch 102 are mounted on the conventional circuit 100, the chip area of the high-side switch 101 and the chip area of the low-side switch 102 cannot be changed. In the case of certain load current 1 14, efficiency is mounted on the circuit by selecting the chip area of the chip surface product and low-side high-side switch with the maximum.

特許第４７２２２２９号公報Japanese Patent No. 4722229

しかしながら、従来の電力変換器は、負荷電流が変動したときに、電力変換の効率が低下する課題を有していた。   However, the conventional power converter has a problem that the efficiency of power conversion decreases when the load current fluctuates.

入力電源から入力された電圧を変換する電力変換器は、
前記電力変換器は、
並列に接続されている、複数のハイサイドスイッチセットを有するハイサイドスイッチ回路と、
並列に接続されている、複数のローサイドスイッチセットを有するローサイドスイッチ回路と、
チップ面積制御回路と、
インダクターと、
コンデンサと、
電流検出器と、
負荷抵抗とを備え、
前記ハイサイドスイッチ回路は、第１の端部が、入力電源と接続され、第２端部が、前記チップ面積制御回路と接続され、第３の端部が、前記ローサイドスイッチ回路及び前記インダクターと接続され、
前記ローサイドスイッチ回路は、第１の端部が、前記入力電源、グランド、前記コンデンサ、及び前記負荷抵抗と接続され、第２の端部が、前記チップ面積制御回路３と接続され、第３の端部が、前記ハイサイドスイッチ回路１及び前記インダクター８と接続され、
前記チップ面積制御回路は、第１の端部が、前記ハイサイドスイッチ回路１と接続され、第２の端部が前記ローサイドスイッチ回路２と接続され、第３の端部が前記電流検出器４と接続され、
前記電流検出器は、第１の端部が前記インダクター及び前記コンデンサと接続され、第２の端部が前記負荷抵抗と接続され、
前記入力電源は、第１の端部が前記ハイサイドスイッチ回路１と接続され、第２の端部が前記ローサイドスイッチ回路、前記コンデンサ、及び前記負荷抵抗７と接続され、
前記負荷抵抗７は、第１の端部が前記電流検出器と接続され、第２の端部が前記入力電源、前記グランド、前記ローサイドスイッチ回路、及び前記コンデンサと接続され、
前記インダクターは、第１の端部が前記ハイサイドスイッチ回路及び前記ローサイドスイッチ回路と接続され、第２の端部が前記電流検出器と及び前記コンデンサと接続され、
前記コンデンサは、第１の端部が前記インダクター及び前記電流検出器と接続され、第２の端部が前記入力電源、前記グランド、前記ローサイドスイッチ回路、及び前記負荷抵抗と接続され、
前記複数のハイサイドスイッチのそれぞれは、直列に接続されている、ハイサイドスイッチングパワーデバイスと、ハイサイド制御スイッチとを有し、
前記複数のローサイドスイッチのそれぞれは、直列に接続されている、ローサイドスイッチングパワーデバイスと、ローサイド制御スイッチとを有し、
前記チップ面積制御回路は、前記電流検出器が検出する負荷抵抗の電流の値に基づいて、前記複数のハイサイドスイッチ及び前記複数のローサイドスイッチのうち、オンにするハイサイドスイッチ及びローサイドスイッチの数を決定する。 The power converter that converts the voltage input from the input power supply
The power converter is
A high-side switch circuit having a plurality of high-side switch sets connected in parallel;
A low-side switch circuit having a plurality of low-side switch sets connected in parallel;
A chip area control circuit;
An inductor,
A capacitor,
A current detector;
With load resistance,
The high side switch circuit has a first end connected to the input power supply, a second end connected to the chip area control circuit, and a third end connected to the low side switch circuit and the inductor. Connected,
The low-side switch circuit has a first end connected to the input power supply, the ground, the capacitor, and the load resistor, a second end connected to the chip area control circuit 3, and a third end An end is connected to the high side switch circuit 1 and the inductor 8;
The chip area control circuit has a first end connected to the high-side switch circuit 1, a second end connected to the low-side switch circuit 2, and a third end connected to the current detector 4. Connected with
The current detector has a first end connected to the inductor and the capacitor, a second end connected to the load resistor,
The input power source has a first end connected to the high-side switch circuit 1, and a second end connected to the low-side switch circuit, the capacitor, and the load resistor 7.
The load resistor 7 has a first end connected to the current detector and a second end connected to the input power source, the ground, the low-side switch circuit, and the capacitor.
The inductor has a first end connected to the high-side switch circuit and the low-side switch circuit, and a second end connected to the current detector and the capacitor,
The capacitor has a first end connected to the inductor and the current detector, and a second end connected to the input power supply, the ground, the low-side switch circuit, and the load resistor.
Each of the plurality of high-side switches has a high-side switching power device and a high-side control switch connected in series,
Each of the plurality of low-side switches has a low-side switching power device and a low-side control switch connected in series,
The chip area control circuit is configured to turn on a high-side switch and a low-side switch among the plurality of high-side switches and the plurality of low-side switches based on a current value of a load resistor detected by the current detector. To decide.

本発明の一態様は、負荷電流が変動したときに、電力変換の効率の低下を抑制する。   One embodiment of the present invention suppresses a decrease in efficiency of power conversion when a load current fluctuates.

実施形態１に係る電力変換器の構成図を示す図である。It is a figure which shows the block diagram of the power converter which concerns on Embodiment 1. FIG. 実施形態１に係る電力変換器のスイッチセットを示す図である。It is a figure which shows the switch set of the power converter which concerns on Embodiment 1. FIG. 実施形態１に係る電力変換器のスイッチ回路を示す図である。It is a figure which shows the switch circuit of the power converter which concerns on Embodiment 1. FIG. 実施形態１に係る電力変換器のチップ面積制御回路を示す図である。2 is a diagram illustrating a chip area control circuit of the power converter according to the first embodiment. FIG. 効率とハイサイドスイッチ回路のチップ面積の関係を示す図である。It is a figure which shows the relationship between efficiency and the chip area of a high side switch circuit. 効率とローサイドスイッチ回路のチップ面積の関係を示す図である。It is a figure which shows the relationship between efficiency and the chip area of a low side switch circuit. 効率とチップ面積の関係の２次元プロットした図である。It is the figure which plotted two-dimensionally the relationship between efficiency and chip area. 最適なチップ面積と負荷電流の関係を示す図である。It is a figure which shows the relationship between the optimal chip area and load current. チップ面積を最適化したときと一定のときの効率の比較した図である。It is the figure which compared the efficiency when a chip area is optimized, and fixed. 実施形態１における最適なチップ面積比とデューティー比の関係を示す図である。5 is a diagram illustrating a relationship between an optimum chip area ratio and a duty ratio in the first embodiment. FIG. 従来技術の回路を示す図である。It is a figure which shows the circuit of a prior art.

（実施の形態１）
以下、図面を参照しながら、本実施形態を説明する。 (Embodiment 1)
Hereinafter, this embodiment will be described with reference to the drawings.

図１に、実施の形態１に係る電力変換器の一例を示す。本明細書において、電力変換器は、降圧型ＤＣ−ＤＣ電力変換器とも表記する。   FIG. 1 shows an example of a power converter according to the first embodiment. In this specification, the power converter is also expressed as a step-down DC-DC power converter.

図１に示す電力変換器は、ハイサイドパワースイッチングデバイス１ａ及びハイサイド制御スイッチ１ｂを有するハイサイドスイッチ回路１と、ローサイドパワースイッチングデバイス２ａ及びローサイド制御スイッチ２ｂを有するローサイドスイッチ回路２と、入力電源５と、電流平滑用のインダクター８と、電圧平滑用のコンデンサ９と、グランド１０と、負荷抵抗７と、チップ面積制御回路３と、電流検出器４とを備える。   The power converter shown in FIG. 1 includes a high-side switch circuit 1 having a high-side power switching device 1a and a high-side control switch 1b, a low-side switch circuit 2 having a low-side power switching device 2a and a low-side control switch 2b, and an input power supply. 5, a current smoothing inductor 8, a voltage smoothing capacitor 9, a ground 10, a load resistor 7, a chip area control circuit 3, and a current detector 4.

なお、電力変換器は入力電源５に電気的に接続されていれば良く、入力電源５は電力変換器の必須の構成ではない。また、チップ面積制御回路３が電流検出器４から検出した電流の情報を受け付ければ良く、電流検出器４は電力変換器の必須の構成ではない。   In addition, the power converter should just be electrically connected to the input power supply 5, and the input power supply 5 is not an essential structure of a power converter. Moreover, what is necessary is just to receive the information of the electric current which the chip area control circuit 3 detected from the current detector 4, and the current detector 4 is not an essential structure of a power converter.

ハイサイドスイッチ回路１及びローサイドスイッチ回路２は、後述する負荷電流１４に基づいて、チップ面積を変動させる機能回路を有している。   The high-side switch circuit 1 and the low-side switch circuit 2 have a functional circuit that varies the chip area based on a load current 14 described later.

また、図１に、電力変換器の各構成の間を送受信する信号を示す。   Moreover, the signal transmitted / received between each structure of a power converter is shown in FIG.

負荷電流１４は、負荷抵抗７に流れる電流である。   The load current 14 is a current that flows through the load resistor 7.

負荷電流情報１１は負荷電流１４に相当する情報である。負荷電流情報１１は、電流検出器４により計測された情報であり、かつ、電流検出器４からチップ面積制御回路３に入力される。   The load current information 11 is information corresponding to the load current 14. The load current information 11 is information measured by the current detector 4 and is input from the current detector 4 to the chip area control circuit 3.

ハイサイド制御信号１２は、ハイサイドスイッチ回路１のハイサイド制御スイッチ１ｂを制御するための信号であり、かつ、チップ面積制御回路３からハイサイドスイッチ回路１に入力される。   The high side control signal 12 is a signal for controlling the high side control switch 1 b of the high side switch circuit 1, and is input from the chip area control circuit 3 to the high side switch circuit 1.

ローサイド制御信号１３は、ローサイドスイッチ回路２のローサイド制御スイッチ２ｂを制御するための信号であり、かつ、チップ面積制御回路３からローサイドスイッチ回路２に入力される。   The low side control signal 13 is a signal for controlling the low side control switch 2 b of the low side switch circuit 2, and is input from the chip area control circuit 3 to the low side switch circuit 2.

＜電力変換器の接続関係＞
電力変換器は、ハイサイドスイッチ回路１と、インダクター８と、負荷抵抗７と、入力電源５とを有する第１の回路と、ローサイドスイッチ回路２と、インダクター８と、コンデンサ９と有する第２の回路を含む。ここで、第１の回路と、第２の回路とは、それぞれ１つの閉回路を形成することを意味している。 <Connection of power converter>
The power converter includes a high-side switch circuit 1, an inductor 8, a load resistor 7, a first circuit having an input power supply 5, a low-side switch circuit 2, an inductor 8, and a capacitor 9. Includes circuitry. Here, each of the first circuit and the second circuit means that one closed circuit is formed.

ハイサイドスイッチ回路１は、第１の端部が入力電源５と接続され、第２端部がチップ面積制御回路３と接続され、第３の端部がローサイドスイッチ回路２及びインダクター８と接続されている。   The high side switch circuit 1 has a first end connected to the input power supply 5, a second end connected to the chip area control circuit 3, and a third end connected to the low side switch circuit 2 and the inductor 8. ing.

ローサイドスイッチ回路２は、第１の端部が入力電源５、グランド１０、コンデンサ９、及び負荷抵抗７と接続されている。ローサイドスイッチ回路２の第２の端部は、チップ面積制御回路３と接続され、第３の端部がハイサイドスイッチ回路１及びインダクター８と接続されている。   The low-side switch circuit 2 has a first end connected to the input power supply 5, the ground 10, the capacitor 9, and the load resistor 7. The second end of the low side switch circuit 2 is connected to the chip area control circuit 3, and the third end is connected to the high side switch circuit 1 and the inductor 8.

チップ面積制御回路３は、第１の端部がハイサイドスイッチ回路１と接続され、第２の端部がローサイドスイッチ回路２と接続され、第３の端部が電流検出器４と接続されている。   The chip area control circuit 3 has a first end connected to the high side switch circuit 1, a second end connected to the low side switch circuit 2, and a third end connected to the current detector 4. Yes.

電流検出器４は、第１の端部がインダクター８及びコンデンサ９と接続され、第２の端部が負荷抵抗７と接続されている。   The current detector 4 has a first end connected to the inductor 8 and the capacitor 9, and a second end connected to the load resistor 7.

入力電源５は、第１の端部がハイサイドスイッチ回路１と接続され、第２の端部がローサイドスイッチ回路２、コンデンサ９、及び負荷抵抗７と接続されている。   The input power supply 5 has a first end connected to the high-side switch circuit 1 and a second end connected to the low-side switch circuit 2, the capacitor 9, and the load resistor 7.

負荷抵抗７は、第１の端部が電流検出器４と接続され、第２の端部が入力電源５、グランド１０、ローサイドスイッチ回路２、及びコンデンサ９と接続されている。   The load resistor 7 has a first end connected to the current detector 4 and a second end connected to the input power supply 5, the ground 10, the low-side switch circuit 2, and the capacitor 9.

インダクター８は、第１の端部がハイサイドスイッチ回路１及びローサイドスイッチ回路２と接続され、第２の端部が電流検出器４と及びコンデンサ９と接続されている。   The inductor 8 has a first end connected to the high-side switch circuit 1 and the low-side switch circuit 2, and a second end connected to the current detector 4 and the capacitor 9.

コンデンサ９は、第１の端部がインダクター８及び電流検出器４と接続され、第２の端部が入力電源５、グランド１０、ローサイドスイッチ回路２、負荷抵抗７と接続されている。   The capacitor 9 has a first end connected to the inductor 8 and the current detector 4, and a second end connected to the input power supply 5, the ground 10, the low-side switch circuit 2, and the load resistor 7.

また、電流検出器４及び負荷抵抗７の間から出力電圧６が出力される。   An output voltage 6 is output from between the current detector 4 and the load resistor 7.

なお、ハイサイドスイッチ回路１の有する第１の端部、第２の端部、及び第３の端部は、ハイサイドスイッチ回路１の第１の端部、ハイサイドスイッチ回路１の第２の端部、及びハイサイドスイッチ回路１の第３の端部とも表記する。他の構成についても同様である。   Note that the first end, the second end, and the third end of the high-side switch circuit 1 are the first end of the high-side switch circuit 1 and the second end of the high-side switch circuit 1. Also referred to as an end and a third end of the high-side switch circuit 1. The same applies to other configurations.

＜電力変換器の動作の概要＞
図１に示す電力変換器の動作の概要を説明する。 <Overview of power converter operation>
The outline | summary of operation | movement of the power converter shown in FIG. 1 is demonstrated.

ハイサイドスイッチ回路１がオンされている時、入力電源５からインダクター８にエネルギーが蓄積される。電流が負荷抵抗７を通って、グランド１０に流れ、入力電源５に戻る。   When the high side switch circuit 1 is turned on, energy is stored in the inductor 8 from the input power supply 5. The current flows through the load resistor 7 to the ground 10 and returns to the input power supply 5.

ハイサイドスイッチ回路１がオフされている時、インダクター８からエネルギーが放出される。電流が負荷抵抗７を通って、ローサイドスイッチ回路２を通って、インダクター８に戻る。   When the high side switch circuit 1 is turned off, energy is released from the inductor 8. The current passes through the load resistor 7, passes through the low side switch circuit 2, and returns to the inductor 8.

ハイサイドスイッチ回路１がオフされた後、所定時間（デッドタイム期間とも表記する。）の後に、ローサイドスイッチ回路２がオンされる。ローサイドスイッチ回路２がオフされた後、所定時間（デッドタイム期間）の後に、ハイサイドスイッチ回路１がオンされる。   After the high-side switch circuit 1 is turned off, the low-side switch circuit 2 is turned on after a predetermined time (also referred to as a dead time period). After the low-side switch circuit 2 is turned off, the high-side switch circuit 1 is turned on after a predetermined time (dead time period).

デッドタイム期間を用いて、ハイサイドスイッチ回路１及びローサイドスイッチ回路２を制御することにより、ハイサイドスイッチ回路１及びローサイドスイッチ回路２の両方がオンされて、入力電源５のプラス端子とマイナス端子が電気的に短絡するのを避けることができる。   By controlling the high-side switch circuit 1 and the low-side switch circuit 2 using the dead time period, both the high-side switch circuit 1 and the low-side switch circuit 2 are turned on, and the positive terminal and the negative terminal of the input power supply 5 are turned on. An electrical short circuit can be avoided.

＜ハイサイドスイッチ回路１＞
ハイサイドスイッチ回路１は、複数のハイサイドスイッチセット２０ａを有する。図２（ａ）に、１つのハイサイドスイッチセット２０ａの構成の一例を示す。 <High-side switch circuit 1>
The high side switch circuit 1 includes a plurality of high side switch sets 20a. FIG. 2A shows an example of the configuration of one high-side switch set 20a.

図２（ａ）に示すハイサイドスイッチセット２０ａは、ハイサイドパワースイッチングデバイス２１ａと、ハイサイド制御スイッチ２２ａと、ハイサイドスイッチセットドレイン端子２３ａと、ハイサイドスイッチセットソース端子２４ａと、ハイサイドパワースイッチングデバイス２１ａのハイサイドスイッチセットゲート端子２５ａと、ハイサイド制御スイッチ２２ａのハイサイドスイッチセット制御端子２６ａとを有する。 High-side switch set 20a illustrated in FIG. 2 (a), the high-side power switching device 21a, and the high-side control switch 22a, a high side dos switch sets the drain terminal 23a, and the high side dos switch sets the source terminal 24a, the high-side power It has a Haisai dos switch sets the gate terminal 25a of the switching device 21a, and a high side dos switch set control terminal 26a of the high-side control switch 22a.

図３（ａ）に、複数のハイサイドスイッチセットを有するハイサイドスイッチ回路３０ａの詳細な構成を示す。   FIG. 3A shows a detailed configuration of a high-side switch circuit 30a having a plurality of high-side switch sets.

図３（ａ）に示すハイサイドスイッチ回路３０ａは、第１のハイサイドスイッチセット３１ａと、第２のハイサイドスイッチセット３２ａと、・・・、第ｎのハイサイドスイッチセット３３ａとを含む。図３（ａ）では３つのハイサイドスイッチセットを記載しているが、ハイサイドスイッチ回路３０ａは、少なくとも２個以上のハイサイドスイッチセットを有していれば良い。つまり、ｎは、２以上の整数である。各ハイサイドスイッチセットは、それぞれ電気的に並列に接続されている。   A high side switch circuit 30a shown in FIG. 3A includes a first high side switch set 31a, a second high side switch set 32a,..., An nth high side switch set 33a. FIG. 3A shows three high-side switch sets, but the high-side switch circuit 30a only needs to have at least two high-side switch sets. That is, n is an integer of 2 or more. Each high side switch set is electrically connected in parallel.

また、ハイサイドスイッチ回路３０ａは、ハイサイドスイッチドレイン端子３４ａと、ハイサイドスイッチソース端子３５ａと、複数のハイサイドスイッチセットの制御端子とを有する。 The high-side switch circuit 30a includes a high-side switch drain terminal 34a, a high-side switch source terminal 35a, and control terminals for a plurality of high-side switch sets.

図３(ａ)に示す複数のハイサイドスイッチセットは、第１のハイサイドスイッチ制御端子３７ａと、第２のハイサイドスイッチ制御端子３８ａと、・・・、第ｎのハイサイドスイッチ制御端子３９ａを含む計ｎ個（ｎは２以上の整数）のハイサイドスイッチ制御端子を有する。   A plurality of high-side switch sets shown in FIG. 3A includes a first high-side switch control terminal 37a, a second high-side switch control terminal 38a,..., An n-th high-side switch control terminal 39a. In total, n high-side switch control terminals are included (n is an integer of 2 or more).

ｎ個のハイサイドスイッチセットの各々のハイサイドスイッチセットドレイン端子２３ａは、ハイサイドスイッチドレイン端子３４ａに、電気的に接続される。ｎ個のハイサイドスイッチセットの各々のハイサイドスイッチセットソース端子２４ａは、ハイサイドスイッチソース端子３５ａに、電気的に接続される。ｎ個のハイサイドスイッチセットの各々のハイサイドスイッチセットゲート端子２５ａは、ハイサイドスイッチゲート端子３６ａに電気的に接続される。 The high side switch set drain terminal 23a of each of the n high side switch sets is electrically connected to the high side switch drain terminal 34a. The high side switch set source terminal 24a of each of the n high side switch sets is electrically connected to the high side switch source terminal 35a. The high side switch set gate terminal 25a of each of the n high side switch sets is electrically connected to the high side switch gate terminal 36a.

第１のハイサイドスイッチセット制御端子２６ａは、第１のハイサイドスイッチ制御端子３７ａに接続される。第２のハイサイドスイッチセット制御端子２６ａは、第２のハイサイドスイッチ制御端子３８ａに接続される。第ｎのハイサイドスイッチセット制御端子２６ａは、第ｎのハイサイドスイッチ制御端子３９ａに接続される。   The first high side switch set control terminal 26a is connected to the first high side switch control terminal 37a. The second high side switch set control terminal 26a is connected to the second high side switch control terminal 38a. The nth high side switch set control terminal 26a is connected to the nth high side switch control terminal 39a.

＜ローサイドスイッチ回路２＞
ローサイドスイッチ回路２は、複数のローサイドスイッチセット２０ｂを有する。図２（ｂ）に、１つのローサイドスイッチセット２０ｂの構成を示す。 <Low-side switch circuit 2>
The low side switch circuit 2 includes a plurality of low side switch sets 20b. FIG. 2B shows the configuration of one low side switch set 20b.

図２（ｂ）に示すローサイドスイッチセット２０ｂは、ローサイドパワースイッチングデバイス２１ｂと、ローサイド制御スイッチ２２ｂと、ローサイドスイッチセットドレイン端子２３ｂと、ローサイドスイッチセットソース端子２４ｂと、ローサイドパワースイッチングデバイス２１ｂのローサイドスイッチセットゲート端子２５ｂと、ローサイド制御スイッチ２２ｂのローサイドスイッチセット制御端子２６ｂと、ローサイド還流ダイオード２７ｂとを有する。 Low-side switch set 20b shown in FIG. 2 (b), and the low-side power switching device 21b, and the low-side control switch 22b, a low-side dos switch sets the drain terminal 23b, a low-side dos switch sets the source terminal 24b, the low-side power switching device 21b It has a low side dos switch sets the gate terminal 25b, and the low-side dos switch set control terminal 26b of the low-side control switch 22b, and a low-side wheel diode 27b of.

図３（ｂ）に、複数のローサイドスイッチセットを有するローサイドスイッチ回路３０ｂの詳細な構成を示す。   FIG. 3B shows a detailed configuration of the low-side switch circuit 30b having a plurality of low-side switch sets.

図３（ｂ）に示すローサイドスイッチ回路３０ｂは、第１のローサイドスイッチセット３１ｂと、第２のローサイドスイッチセット３２ｂと、・・・、第ｎのローサイドスイッチセット３３ｂとを含む。図３（ｂ）では、３つのローサイドスイッチセットを記載しているが、ローサイドスイッチ回路３０ｂは、少なくとも２個以上のローサイドスイッチセットを有していれば良い。つまり、ｎは、２以上の整数である。各ローサイドスイッチセットは、それぞれ電気的に並列に接続されている。   The low side switch circuit 30b shown in FIG. 3B includes a first low side switch set 31b, a second low side switch set 32b,..., An nth low side switch set 33b. FIG. 3B shows three low-side switch sets, but the low-side switch circuit 30b only needs to have at least two low-side switch sets. That is, n is an integer of 2 or more. Each low side switch set is electrically connected in parallel.

また、ローサイドスイッチ回路３０ｂは、ローサイドスイッチドレイン端子３４ｂと、ローサイドスイッチソース端子３５ｂと、第１のローサイドスイッチ制御端子３７ｂと、第２のローサイドスイッチ制御端子３８ｂと、複数のローサイドスイッチセットの制御端子とを有する。 Further, the low-side switch circuit 30b, and the low-side switch drain terminal 34b, and the low-side switch source terminal 35b, a first low-side switch control terminal 37b, and a second low-side switch control terminal 3 8 b, a plurality of low-side switch set And a control terminal.

図３（ｂ）に示す複数のローサイドスイッチセットは、第１のローサイドスイッチ制御端子３７ｂと、第２のローサイドスイッチ制御端子３８ｂと、・・・、第ｎのローサイドスイッチ制御端子３９ｂを含む計ｎ個（ｎは２以上の整数）のローサイドスイッチ制御端子を有する。 A plurality of low-side switch set shown in FIG. 3 (b), a first low-side switch control terminal 37 b, and a second low-side switch control terminal 38 b, · · ·, low-side switch control terminal of the n total of n containing 39 b (n is an integer of 2 or more) having a low-side switch control terminal.

ｎ個のローサイドスイッチセットの各々のローサイドスイッチセットドレイン端子２３ｂは、ローサイドスイッチドレイン端子３４ｂに電気的に接続される。ｎ個のローサイドスイッチセットの各々のローサイドスイッチセットソース端子２４ｂは、ローサイドスイッチソース端子３５ｂに電気的に接続される。ｎ個のローサイドスイッチセットの各々のローサイドスイッチセットゲート端子２５ｂは、ローサイドスイッチゲート端子３６ｂに電気的に接続される。 The low side switch set drain terminal 23b of each of the n low side switch sets is electrically connected to the low side switch drain terminal 34b. The low side switch set source terminal 24b of each of the n low side switch sets is electrically connected to the low side switch source terminal 35b. The low side switch set gate terminal 25b of each of the n low side switch sets is electrically connected to the low side switch gate terminal 36b.

第１のローサイドスイッチセット制御端子２６ｂは、第１のローサイドスイッチ制御端子３７ｂに接続される。第２のローサイドスイッチセット制御端子２６ｂは、第２のローサイドスイッチ制御端子３８ｂに接続される。第ｎのローサイドスイッチセット制御端子２６ｂは、第ｎのローサイドスイッチ制御端子３９ｂに接続される。   The first low side switch set control terminal 26b is connected to the first low side switch control terminal 37b. The second low side switch set control terminal 26b is connected to the second low side switch control terminal 38b. The nth low side switch set control terminal 26b is connected to the nth low side switch control terminal 39b.

ハイサイドパワースイッチングデバイス２１ａとローサイドパワースイッチングデバイス２１ｂとは、Ｓｉ、ＧａＮ、ＳｉＣ、またはダイアモンドなどを用いた公知のパワースイッチングデバイスで構成される。   The high-side power switching device 21a and the low-side power switching device 21b are configured by known power switching devices using Si, GaN, SiC, diamond, or the like.

なお、ハイサイドパワースイッチングデバイス２１ａとローサイドパワースイッチングデバイス２１ｂとを、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｃｈｏｔｔｋｙ−Ｇａｔｅ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）、またはＨＥＭＴ（Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ−Ｔｒａｎｓｉｓｔｏｒ）で構成した場合、ゲート電圧が０Ｖであっても、ソースからドレインへの方向に電流を流すことができるので、ローサイド還流ダイオード２７ｂは削除可能である。   Note that the high-side power switching device 21a and the low-side power switching device 21b are made up of a MISFET (Metal-Insulator-Semiconductor-Field-Effect-Transistor), a MESFET (Metal-Schottky-Gate-Field-Effect-TransHistor), In the case of a high-electron-mobility-transistor), even if the gate voltage is 0 V, a current can flow in the direction from the source to the drain, so the low-side freewheeling diode 27b can be eliminated.

上述のように、並列に接続するスイッチセットの数を意味するｎは、原理的に、２以上であればよい。ｎの具体例は、３以上１０以下である。降圧型ＤＣ−ＤＣ電力変換器において、実際に電気的に接続される数であるｎ個は、負荷電流などに基づいて、決定できる。   As described above, n, which means the number of switch sets connected in parallel, may be 2 or more in principle. Specific examples of n are 3 or more and 10 or less. In the step-down DC-DC power converter, the number n that is actually electrically connected can be determined based on the load current or the like.

ハイサイドスイッチ回路１の損失とハイサイドパワースイッチングデバイス１ａのチップ面積は依存関係がある。任意の大きさを有する負荷電流が与えられたとき、ハイサイドスイッチ回路１の損失が最も低くなる、ハイサイドパワースイッチングデバイス１ａのチップ面積は決まる。負荷電流に依存して決定される、最も小さい損失を有するチップ面積を、ハイサイド最適チップ面積と表記する。   The loss of the high-side switch circuit 1 and the chip area of the high-side power switching device 1a have a dependency relationship. When a load current having an arbitrary magnitude is given, the chip area of the high-side power switching device 1a where the loss of the high-side switch circuit 1 is lowest is determined. The chip area having the smallest loss that is determined depending on the load current is referred to as the high-side optimum chip area.

同様に、ローサイドスイッチ回路２の損失とローサイドパワースイッチングデバイス２ａのチップ面積は依存関係がある。任意の大きさを有する負荷電流が与えられたとき、ローサイドスイッチ回路２の損失が最も低くなる、ローサイドパワースイッチングデバイス２ａのチップ面積は決まる。負荷電流に依存して決定される、最も小さい損失を有するチップ面積をローサイド最適チップ面積と表記する。   Similarly, the loss of the low-side switch circuit 2 and the chip area of the low-side power switching device 2a are dependent. When a load current having an arbitrary magnitude is given, the chip area of the low-side power switching device 2a at which the loss of the low-side switch circuit 2 is lowest is determined. The chip area having the smallest loss, which is determined depending on the load current, is expressed as the low-side optimum chip area.

ハイサイド最適チップ面積及びローサイド最適チップ面積は、パワースイッチングデバイスのチップ表面におけるアクティブ面積を意味する。   The high-side optimum chip area and the low-side optimum chip area mean an active area on the chip surface of the power switching device.

最大の大きさの負荷電流が与えられた時のハイサイド最適チップ面積と、ハイサイドパワースイッチングデバイス２１ａのチップ面積及び並列接続数ｎ個の積とが一致することが望ましい。こうすることで、最大負荷電流が流れたときに、たとえば、並列接続数ｎ個全ての制御スイッチをオンにすることで、ハイサイドスイッチ回路１の損失を最小にすることが可能になる。 It is desirable that the high-side optimum chip area when the maximum load current is applied is equal to the product of the chip area of the high-side power switching device 21a and n parallel connections. By doing so, when the maximum load current flows, for example, by turning on all the control switches of n in parallel connection, it is possible to minimize the loss of the high-side switch circuit 1.

同様に、最大の大きさの負荷電流が与えられた時のローサイド最適チップ面積と、ローサイドパワースイッチングデバイス２７ｂのチップ面積及び並列接続数ｎ個の積が一致することが望ましい。こうすることで、最大負荷電流が流れたときに、たとえば、並列接続数ｎ個全てのローサイド制御スイッチをオンにすることで、ローサイドスイッチ回路２の損失を最小にすることが可能になる。   Similarly, it is desirable that the low-side optimum chip area when the maximum load current is given, the product of the chip area of the low-side power switching device 27b and the number of parallel connections n are the same. In this way, when the maximum load current flows, for example, by turning on all the low-side control switches of n in parallel connection, the loss of the low-side switch circuit 2 can be minimized.

なお、負荷電流の大きさに対して、最も小さい損失になるチップ面積にする必要はない。負荷電流の大きさに応じて、少なくとも損失が小さくなるように、チップ面積を変更すればよい。   Note that it is not necessary to make the chip area the smallest loss with respect to the magnitude of the load current. The chip area may be changed according to the magnitude of the load current so that at least the loss is reduced.

＜チップ面積制御回路＞
図４に、チップ面積制御回路５０を示す。図４に示すチップ面積制御回路５０は、制御スイッチ用ドライバー５１と、オンスイッチ数演算回路５２と、周期制御回路５３とを備える。 <Chip area control circuit>
FIG. 4 shows a chip area control circuit 50. The chip area control circuit 50 shown in FIG. 4 includes a control switch driver 51, an ON switch number calculation circuit 52, and a cycle control circuit 53.

また、図４には、各構成の間で送受信される信号を示している。負荷電流情報５４は、電流検出器４で計測された負荷電流１４の情報である。図示しない電流検出器４からオンスイッチ演算回路５２に入力される。オンスイッチ数情報５５は、オンスイッチ数演算回路５２が、負荷電流情報５４を用いて演算して得られた情報である。演算方法は後述する。 FIG. 4 shows signals transmitted and received between the components. The load current information 54 is information on the load current 14 measured by the current detector 4. The current is input from the current detector 4 (not shown) to the ON switch arithmetic circuit 52. On switch number information 55, the on switch number calculation circuit 52, the information obtained it was to computation using the load current information 54. The calculation method will be described later.

また、チップ面積制御回路において、第１のスイッチセットの制御端子３７に接続される第１の制御出力５６と、第２のスイッチセットの制御端子３８に接続される第２の制御出力５７と、第ｎのスイッチセットの制御端子３９に接続される第ｎの制御出力５８と、周期制御回路の出力信号である周期制御信号５９とを有する。   In the chip area control circuit, a first control output 56 connected to the control terminal 37 of the first switch set, a second control output 57 connected to the control terminal 38 of the second switch set, It has an nth control output 58 connected to the control terminal 39 of the nth switch set and a cycle control signal 59 which is an output signal of the cycle control circuit.

オンスイッチ数情報５５は、オンスイッチ数演算回路５４から制御スイッチ用ドライバー５１に入力される。周期制御信号は、周期制御回路５３からオンスイッチ数演算回路に入力される。   The on-switch number information 55 is input from the on-switch number calculation circuit 54 to the control switch driver 51. The cycle control signal is input from the cycle control circuit 53 to the ON switch number calculation circuit.

制御スイッチ用ドライバー５１から出力される、第１の制御出力５６は、ハイサイドスイッチ回路３０ａのハイサイドスイッチ制御端子３７ａとローサイドスイッチ回路３０ｂのローサイドスイッチ制御端子３７ｂに接続される。第１の制御出力５７は、ハイサイドスイッチ制御端子３８ａとローサイドスイッチ制御端子３８ｂに接続される。第ｎの制御出力５８は、ハイサイドスイッチ制御端子３９ａとローサイドスイッチ制御端子３９ｂに接続される。   The first control output 56 output from the control switch driver 51 is connected to the high side switch control terminal 37a of the high side switch circuit 30a and the low side switch control terminal 37b of the low side switch circuit 30b. The first control output 57 is connected to the high side switch control terminal 38a and the low side switch control terminal 38b. The nth control output 58 is connected to the high side switch control terminal 39a and the low side switch control terminal 39b.

オンスイッチ数演算回路５２は、負荷電流情報５４を電流値に変換した負荷電流値を用いて、負荷電流値÷最大負荷電流値×並列接続数ｎ個を演算する。オンスイッチ数演算回路５２は、演算により得られた値を、オンスイッチ数情報５５として、制御スイッチ用ドライバー５１に出力する。なお、負荷電流値÷最大負荷電流値×並列接続数ｎ個が整数にならない場合には、四捨五入等により、整数にすることが望ましい。 The on-switch number calculation circuit 52 calculates load current value ÷ maximum load current value × n parallel connections using the load current value obtained by converting the load current information 54 into a current value. The on switch number calculation circuit 52 outputs the value obtained by the calculation to the control switch driver 51 as the on switch number information 55. In addition, when load current value ÷ maximum load current value × n parallel connections does not become an integer, it is desirable to round the number to an integer.

並列接続数ｎ個は、図２で示すハイサイドスイッチ回路３０ａとローサイドスイッチ回路３０ｂがそれぞれ内部に含むスイッチセットの数である。周期制御回路５３が周期制御信号５９を周期的に出力することによって、オンスイッチ数演算回路５２が、負荷電流情報５４を受けてからスイッチセット数情報５５を出力するまでの一連の動作が周期的に行われる。周期制御信号５９の周期は、オンスイッチ数演算回路５２の動作時間と制御スイッチドライバー５１の動作時間と、スイッチセット２０の制御スイッチ２２の動作時間の和よりも、大きく設定しておく必要がある。   The number n of parallel connections is the number of switch sets included in each of the high-side switch circuit 30a and the low-side switch circuit 30b shown in FIG. When the cycle control circuit 53 periodically outputs the cycle control signal 59, a series of operations from when the on-switch number calculation circuit 52 receives the load current information 54 to the output of the switch set number information 55 is periodic. To be done. The cycle of the cycle control signal 59 needs to be set larger than the sum of the operation time of the ON switch number calculation circuit 52, the operation time of the control switch driver 51, and the operation time of the control switch 22 of the switch set 20. .

（実施例）
回路シミュレーター（ソフトウエア名ＰＳＰＩＣＥ）を用いて、図１に示す電力変換器のシミュレーションを行った。以下、結果を説明する。 (Example)
The power converter shown in FIG. 1 was simulated using a circuit simulator (software name PSPICE). Hereinafter, the results will be described.

ハイサイドパワースイッチングデバイス２１ａとローサイドパワースイッチングデバイス２１ｂは、３０Ｖ〜５０Ｖの耐圧を有する代表的なＧａＮ−ＨＥＭＴスイッチングデバイスの基本特性に近い特性に設定された。正規化オン抵抗は２ｍΩｃｍ2であった。 The high-side power switching device 21a and the low-side power switching device 21b were set to characteristics close to the basic characteristics of a typical GaN-HEMT switching device having a breakdown voltage of 30V to 50V. The normalized on-resistance was 2 mΩcm 2 .

入力電圧が１２Ｖであり、出力電圧６が１Ｖであり、負荷抵抗７に流れる負荷電流１４は２５Ａであった。ハイサイドスイッチ回路１とローサイドスイッチ回路２のスイッチング周波数は２ＭＨｚであった。   The input voltage was 12V, the output voltage 6 was 1V, and the load current 14 flowing through the load resistor 7 was 25A. The switching frequency of the high side switch circuit 1 and the low side switch circuit 2 was 2 MHz.

具体的には、出力電圧６が１Ｖになるように、Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ（ＰＷＭ）制御を行った。   Specifically, Pulse Width Modulation (PWM) control was performed so that the output voltage 6 was 1V.

図５から図８にシミュレーションを示す。図５から図８のシミュレーションにおいて、チップ面積制御回路３は使用していない。１つのスイッチセット３１と、ハイサイド制御スイッチ１ｂと、ローサイド制御スイッチ２ｂとを備える回路を用いた。ここで、ローサイド制御スイッチ２ｂは、は常時オンにした。ハイサイドスイッチ回路１のチップ面積をパラメタとして変化させることで、シミュレーションを行った。   A simulation is shown in FIGS. In the simulations of FIGS. 5 to 8, the chip area control circuit 3 is not used. A circuit including one switch set 31, a high side control switch 1b, and a low side control switch 2b was used. Here, the low-side control switch 2b is always on. The simulation was performed by changing the chip area of the high-side switch circuit 1 as a parameter.

図５に、降圧型ＤＣ−ＤＣ電力変換器の効率とハイサイドスイッチ回路１のチップ面積の関係をシミュレーションした結果を示す。横軸がハイサイドスイッチ回路１のチップ面積であり、縦軸が効率である。   FIG. 5 shows the result of simulating the relationship between the efficiency of the step-down DC-DC power converter and the chip area of the high-side switch circuit 1. The horizontal axis is the chip area of the high-side switch circuit 1, and the vertical axis is the efficiency.

図５が示すように、ハイサイドスイッチ回路１のチップ面積の変化に対して、効率は凸のカーブを持ち、効率が最大になるチップ面積が存在するのがわかる。効率が最大になる点を黒丸で示している。そのときのチップ面積がハイサイドスイッチ回路１の最適なチップ面積値である。   As shown in FIG. 5, the efficiency has a convex curve with respect to the change in the chip area of the high-side switch circuit 1, and it can be seen that there is a chip area where the efficiency is maximized. The point where efficiency is maximized is indicated by a black circle. The chip area at that time is the optimum chip area value of the high-side switch circuit 1.

図６に、ローサイドスイッチ回路２のチップ面積と効率の関係をシミュレーションした結果を示す。横軸がローサイドスイッチ回路２のチップ面積であり、縦軸が降圧型ＤＣ−ＤＣ電力変換器の効率である。図５と同様に、効率はローサイドスイッチ回路２のチップ面積に対し、凸のカーブを持ち、効率が最大になる最適なチップ面積が存在していることがわかる。最大効率の点を黒丸で示す。   FIG. 6 shows a simulation result of the relationship between the chip area of the low-side switch circuit 2 and the efficiency. The horizontal axis is the chip area of the low-side switch circuit 2, and the vertical axis is the efficiency of the step-down DC-DC power converter. Similar to FIG. 5, the efficiency has a convex curve with respect to the chip area of the low-side switch circuit 2, and it can be seen that there is an optimum chip area where the efficiency is maximized. The point of maximum efficiency is indicated by a black circle.

ハイサイドスイッチ回路１のチップ面積とローサイドスイッチ回路２の両方のチップ面積を変化させて、降圧型ＤＣ−ＤＣ電力変換器の効率をシミュレーションした結果を２次元分布の等高線グラフとして図７に示す。横軸がローサイドスイッチ回路２のチップ面積、縦軸がハイサイドスイッチ回路１のチップ面積である。グラフ中の数値は等高線に対応する効率の値である。２次元分布は等高線を持ち、周辺から最大効率に向かって単調増加することを示している。   FIG. 7 shows a result of simulating the efficiency of the step-down DC-DC power converter by changing the chip area of both the high-side switch circuit 1 and the low-side switch circuit 2 as a contour graph of a two-dimensional distribution. The horizontal axis represents the chip area of the low-side switch circuit 2, and the vertical axis represents the chip area of the high-side switch circuit 1. The numerical values in the graph are efficiency values corresponding to the contour lines. The two-dimensional distribution has contour lines and shows a monotonic increase from the periphery toward the maximum efficiency.

以下、理論的な説明をする。   The following is a theoretical explanation.

一般的にスイッチングデバイスの損失は、導通損とスイッチング損の和で表される。前述したように、導通損はチップ面積に反比例し、スイッチング損はチップ面積に比例する。   In general, the loss of a switching device is represented by the sum of conduction loss and switching loss. As described above, the conduction loss is inversely proportional to the chip area, and the switching loss is proportional to the chip area.

そこで、導通損とチップ面積Ａｃｈの反比例係数をＸとし、スイッチング損とチップ面積の比例係数をＹとすると、Ｐ＝Ｘ／Ａｃｈ＋Ｙ＊Ａｃｈ、で表せる。 Therefore, if the inverse proportionality coefficient between the conduction loss and the chip area Ach is X and the proportionality coefficient between the switching loss and the chip area is Y, it can be expressed as P = X / Ach + Y * Ach.

これを用いて、ハイサイドスイッチ回路のチップ面積をＡＨ、ローサイドスイッチ回路２のチップ面積をＡＬとし、デューティー比をＤｕｔｙとすると、ハイサイドスイッチ回路１の損失ＰＨは、式１で表せる。   Using this, assuming that the chip area of the high-side switch circuit is AH, the chip area of the low-side switch circuit 2 is AL, and the duty ratio is Duty, the loss PH of the high-side switch circuit 1 can be expressed by Equation 1.

ＰＨ ＝ Ｄｕｔｙ＊Ｘ／ＡＨ ＋ Ｙ＊ＡＨ・・・（式１）
ローサイドスイッチ回路２の損失ＰＬは、式２で表せる。
ＰＬ ＝ （１−Ｄｕｔｙ）＊Ｘ／ＡＬ ＋ Ｙ＊ＡＬ・・・（式２）
この式を加工することで、ハイサイドスイッチ回路１の損失ＰＨが最小になるときの最適なチップ面積はＤｕｔｙの平方根に比例し、ローサイドスイッチ回路２の損失ＰＬが最小になるときの最適なチップ面積は（１−Ｄｕｔｙ）の平方根に比例することが導出された。 PH = Duty * X / AH + Y * AH (Formula 1)
The loss PL of the low-side switch circuit 2 can be expressed by Equation 2.
PL = (1-Duty) * X / AL + Y * AL (Formula 2)
By processing this equation, the optimum chip area when the loss PH of the high-side switch circuit 1 is minimized is proportional to the square root of the duty, and the optimum chip when the loss PL of the low-side switch circuit 2 is minimized. The area was derived to be proportional to the square root of (1-Duty).

よって、ハイサイドスイッチ回路１の最適なチップ面積に対する、ローサイドスイッチ回路２の最適なチップ面積の比を、式３のように導出される。   Therefore, the ratio of the optimum chip area of the low-side switch circuit 2 to the optimum chip area of the high-side switch circuit 1 is derived as shown in Equation 3.

最適なチップ面積比＝√（１／Ｄｕｔｙ−１）・・・（式３）
図８に、負荷電流１４を変化させたときの効率が最大となる最適なチップ面積の変化をシミュレーションで求めた結果を示す。太い線（図８のＡ）がハイサイドスイッチ回路１の結果であり、実線がシミュレーション結果、点線がその線形近似の線である。細い線（図８のＢ）がローサイドスイッチ回路２の結果であり、実線がシミュレーション結果、点線がその線形近似の線である。 Optimal chip area ratio = √ (1 / Duty−1) (Equation 3)
FIG. 8 shows a result obtained by simulating an optimal change in the chip area that maximizes the efficiency when the load current 14 is changed. The thick line (A in FIG. 8) is the result of the high-side switch circuit 1, the solid line is the simulation result, and the dotted line is the linear approximation line. The thin line (B in FIG. 8) is the result of the low-side switch circuit 2, the solid line is the simulation result, and the dotted line is the linear approximation line.

ハイサイドスイッチ回路１もローサイドスイッチ回路２の結果も線形近似に近く、その線形近似線はほぼ原点を通る。この結果が、本発明の、負荷電流１４とチップ面積が比例するように制御することの根拠である。   The results of the high-side switch circuit 1 and the low-side switch circuit 2 are close to linear approximation, and the linear approximation line almost passes through the origin. This result is the basis for controlling the load current 14 and the chip area in proportion to each other.

次に、ハイサイドスイッチ回路１とローサイドスイッチ回路２のスイッチセット数を共に１０個にし、ハイサイド制御スイッチ１とローサイド制御スイッチ２とチップ面積制御回路を有効にしてシミュレーションを実施した。   Next, the number of switch sets of the high-side switch circuit 1 and the low-side switch circuit 2 was both set to 10, and the simulation was performed with the high-side control switch 1, the low-side control switch 2, and the chip area control circuit enabled.

図９に、負荷電流１４を変化させたときの、降圧型ＤＣ−ＤＣ電力変換器の効率を示す。具体的には、それぞれの負荷電流１４においてハイサイドスイッチ回路１とローサイドスイッチ回路２のそれぞれのチップ面積を最適化させたとき（図中四角印の線）と、チップ面積を一定にしたとき（図中ひし形の線）の比較結果である。   FIG. 9 shows the efficiency of the step-down DC-DC power converter when the load current 14 is changed. Specifically, when the chip area of each of the high-side switch circuit 1 and the low-side switch circuit 2 is optimized for each load current 14 (indicated by a square line in the figure), and when the chip area is constant ( It is a comparison result of a rhombus line in the figure.

チップ面積を一定にしたときのチップ面積は、負荷電流１４が２５Ａのときのハイサイドスイッチとローサイドスイッチはそれぞれ最適なチップ面積を使用している。Ｘ軸は正規化した負荷電流１４であり、２５Ａを１にしている。Ｙ軸は正規化したときの効率であり、負荷電流１４が２５Ａのときの効率を１にしている。   As for the chip area when the chip area is constant, the high side switch and the low side switch when the load current 14 is 25 A respectively use the optimum chip area. The X-axis is the normalized load current 14, and 25A is set to 1. The Y axis shows the efficiency when normalized, and the efficiency when the load current 14 is 25 A is set to 1.

チップ面積を固定にした場合は、正規化負荷電流が１より減少しても増加しても、効率は大きく減少する。一方、チップ面積を最適化した場合は、効率は負荷電流１４に殆ど依存せず、ほぼ一定になり、最高の効率を維持している。これが、本発明の効果である。   When the chip area is fixed, the efficiency is greatly reduced regardless of whether the normalized load current decreases from 1 or increases. On the other hand, when the chip area is optimized, the efficiency hardly depends on the load current 14 and is almost constant, and the highest efficiency is maintained. This is the effect of the present invention.

次に、式３について、シミュレーションを使って検証を行った。   Next, Formula 3 was verified using simulation.

デューティー比を変化させるために、出力電圧を０．５、１、３Ｖに変化させて、降圧型ＤＣ−ＤＣ電力変換器をシミュレーションし、ハイサイドスイッチ回路１とローサイドスイッチ回路２の最適なチップ面積を探索し、その比を求めた。 In order to change the duty ratio, the output voltage is changed to 0.5, 1, and 3 V, the step-down DC-DC power converter is simulated, and the optimum chip areas of the high-side switch circuit 1 and the low-side switch circuit 2 are simulated. Was searched and the ratio was calculated.

図１０にその結果を示す。図中の△がシミュレーション結果である。デューティーは約０．０４２〜０．２５の幅で変化している。点線は式３で求めたものである。シミュレーション結果と式３が良く一致しており、式３が正しいことが判る。   FIG. 10 shows the result. Δ in the figure is the simulation result. The duty varies in a range of about 0.042 to 0.25. The dotted line is obtained by Equation 3. The simulation result and Equation 3 are in good agreement, and it can be seen that Equation 3 is correct.

独立に負荷電流を１０Ａ、２５Ａ、５０Ａの３つの条件で変化させ、独立にスイッチング周波数を１Ｍ、２Ｍ、５ＭＨｚの３つの条件で変化させてシミュレーションを行った結果、Ｄｕｔｙの変動は０．０８３から０．０８８であった。出力電圧（Ｖｏｕｔ＝１Ｖ）÷入力電源電圧（Ｖｉｎ＝１２Ｖ）で求められる理想Ｄｕｔｙは、０．０８３３３であるので、回路動作中のＤｕｔｙと理想Ｄｕｔｙの比は、低いＤｕｔｙ０．０８３において０．９９６であり、高いＤｕｔｙ０．０８８において１．０５６である。   As a result of performing the simulation by independently changing the load current under three conditions of 10A, 25A, and 50A and independently changing the switching frequency under the three conditions of 1M, 2M, and 5MHz, the variation of the duty is 0.083. 0.088. Since the ideal duty obtained by output voltage (Vout = 1V) ÷ input power supply voltage (Vin = 12V) is 0.08333, the ratio of duty during circuit operation to ideal duty is 0.996 at a low duty 0.083. It is 1.056 at the high duty 0.088.

そこで、理想Ｄｕｔｙから求めるチップ面積の比（式３）の値の幅は、下限の√（１／（デューティー比×１．０５６） − １）から、上限の√（１／（デューティー比×０．９９６） − １）になる。   Therefore, the width of the value of the chip area ratio (formula 3) obtained from the ideal duty is from the lower limit √ (1 / (duty ratio × 1.056) −1) to the upper limit √ (1 / (duty ratio × 0 .996)-1).

この値の範囲内で、ハイサイドパワースイッチングデバイス２７ａに対するローサイドパワースイッチングデバイス２７ｂの比を決めることが望ましい。   It is desirable to determine the ratio of the low-side power switching device 27b to the high-side power switching device 27a within this value range.

また、出力電圧はＣＰＵの仕様によって異なる。仕様を０．８Ｖから１．２Ｖまでの範囲にした場合は、０．８Ｖのときの理想Ｄｕｔｙは０．８Ｖ÷１２Ｖより０．０６７になり、１．２Ｖの時は同様に０．１になる。この理想Ｄｕｔｙを用いて、ハイサイドパワースイッチングデバイスのチップ面積に対するローサイドパワースイチングデバイスのチップ面積の比は、下限の３から上限の３．７４の範囲になるように決めるとよい。 The output voltage varies depending on the CPU specifications. When the specification is in the range from 0.8V to 1.2V, the ideal duty at 0.8V is 0.8V / 12V. It becomes 0 67, and when it is 1.2V, it becomes 0.1 similarly. Using this ideal duty, the ratio of the chip area of the low-side power switching device to the chip area of the high-side power switching device may be determined to be in the range from the lower limit of 3 to the upper limit of 3.74.

本実施形態に係る降圧型ＤＣ−ＤＣ電力変換器は、少なくともチップ面積を変化させることができるハイサイドスイッチとローサイドスイッチと、チップ面積制御回路とを有し、負荷電流の大きさに基づいて、ハイサイドスイッチのチップ面積とローサイドスイッチのチップ面積とを変化させる。これにより、本実施形態の電力変換器は、負荷電流が変化した場合でも、電力変換の効率の低下を抑制できる。たとえば、常時、最大の効率を維持することも可能である。   The step-down DC-DC power converter according to the present embodiment includes at least a high-side switch and a low-side switch that can change the chip area, and a chip area control circuit. Based on the magnitude of the load current, The chip area of the high side switch and the chip area of the low side switch are changed. Thereby, the power converter of this embodiment can suppress the fall of the efficiency of power conversion, even when a load current changes. For example, it is possible to always maintain maximum efficiency.

ＰＷＭ制御、または同期整流制御方式の降圧型ＤＣ−ＤＣ電力変換器などに有効に用いられる。   It is effectively used for a step-down DC-DC power converter of PWM control or synchronous rectification control type.

入力電源から入力された電圧を変換する電力変換器であって、
前記電力変換器は、
並列に接続されている、複数のハイサイドスイッチセットを有するハイサイドスイッチ回路と、
並列に接続されている、複数のローサイドスイッチセットを有するローサイドスイッチ回路と、
チップ面積制御回路と、
インダクターと、
コンデンサと、
電流検出器と、
負荷抵抗とを備え、
前記ハイサイドスイッチ回路は、第１の端部が、入力電源と接続され、第２端部が、前記チップ面積制御回路と接続され、第３の端部が、前記ローサイドスイッチ回路及び前記インダクターと接続され、
前記ローサイドスイッチ回路は、第１の端部が、前記入力電源、グランド、前記コンデンサ、及び前記負荷抵抗と接続され、第２の端部が、前記チップ面積制御回路３と接続され、第３の端部が、前記ハイサイドスイッチ回路１及び前記インダクター８と接続され、
前記チップ面積制御回路は、第１の端部が、前記ハイサイドスイッチ回路１と接続され、第２の端部が前記ローサイドスイッチ回路２と接続され、第３の端部が前記電流検出器４と接続され、
前記電流検出器は、第１の端部が前記インダクター及び前記コンデンサと接続され、第２の端部が前記負荷抵抗と接続され、
前記入力電源は、第１の端部が前記ハイサイドスイッチ回路１と接続され、第２の端部が前記ローサイドスイッチ回路、前記コンデンサ、及び前記負荷抵抗７と接続され、
前記負荷抵抗７は、第１の端部が前記電流検出器と接続され、第２の端部が前記入力電源、前記グランド、前記ローサイドスイッチ回路、及び前記コンデンサと接続され、
前記インダクターは、第１の端部が前記ハイサイドスイッチ回路及び前記ローサイドスイッチ回路と接続され、第２の端部が前記電流検出器と及び前記コンデンサと接続され、
前記コンデンサは、第１の端部が前記インダクター及び前記電流検出器と接続され、第２の端部が前記入力電源、前記グランド、前記ローサイドスイッチ回路、及び前記負荷抵抗と接続され、
前記複数のハイサイドスイッチのそれぞれは、直列に接続されている、ハイサイドスイッチングパワーデバイスと、ハイサイド制御スイッチとを有し、
前記複数のローサイドスイッチのそれぞれは、直列に接続されている、ローサイドスイッチングパワーデバイスと、ローサイド制御スイッチとを有し、
前記チップ面積制御回路は、前記電流検出器が検出する負荷抵抗の電流の値に基づいて、前記複数のハイサイドスイッチ及び前記複数のローサイドスイッチのうち、オンにするハイサイドスイッチ及びローサイドスイッチの数を決定する、
電力変換器。 A power converter for converting a voltage input from an input power source,
The power converter is
A high-side switch circuit having a plurality of high-side switch sets connected in parallel;
A low-side switch circuit having a plurality of low-side switch sets connected in parallel;
A chip area control circuit;
An inductor,
A capacitor,
A current detector;
With load resistance,
The high side switch circuit has a first end connected to the input power supply, a second end connected to the chip area control circuit, and a third end connected to the low side switch circuit and the inductor. Connected,
The low-side switch circuit has a first end connected to the input power supply, the ground, the capacitor, and the load resistor, a second end connected to the chip area control circuit 3, and a third end An end is connected to the high side switch circuit 1 and the inductor 8;
The chip area control circuit has a first end connected to the high-side switch circuit 1, a second end connected to the low-side switch circuit 2, and a third end connected to the current detector 4. Connected with
The current detector has a first end connected to the inductor and the capacitor, a second end connected to the load resistor,
The input power source has a first end connected to the high-side switch circuit 1, and a second end connected to the low-side switch circuit, the capacitor, and the load resistor 7.
The load resistor 7 has a first end connected to the current detector and a second end connected to the input power source, the ground, the low-side switch circuit, and the capacitor.
The inductor has a first end connected to the high-side switch circuit and the low-side switch circuit, and a second end connected to the current detector and the capacitor,
The capacitor has a first end connected to the inductor and the current detector, and a second end connected to the input power supply, the ground, the low-side switch circuit, and the load resistor.
Each of the plurality of high-side switches has a high-side switching power device and a high-side control switch connected in series,
Each of the plurality of low-side switches has a low-side switching power device and a low-side control switch connected in series,
The chip area control circuit is configured to turn on a high-side switch and a low-side switch among the plurality of high-side switches and the plurality of low-side switches based on a current value of a load resistor detected by the current detector. Decide
Power converter.

１、３０ａ ハイサイドスイッチ回路
１ａ、２１ａ、２７ａ ハイサイドパワースイッチングデバイス
１ｂ、２２ａ ハイサイド制御スイッチ
２、３０ｂ ローサイドスイッチ回路
２ａ、２１ｂ、２７ｂ ローサイドパワースイッチングデバイス
２ｂ、２２ｂ ローサイド制御スイッチ
３、５０ チップ面積制御回路
４ 電流検出器
５ 入力電源
６ 出力電圧
７ 負荷抵抗
８ インダクター
９ コンデンサ
１０ グランド
１１、５４ 負荷電流情報
１２ ハイサイド制御信号
１３ ローサイド制御信号
１４ 負荷電流 DESCRIPTION OF SYMBOLS 1, 30a High side switch circuit 1a, 21a, 27a High side power switching device 1b, 22a High side control switch 2, 30b Low side switch circuit 2a, 21b, 27b Low side power switching device 2b, 22b Low side control switch 3, 50 Chip area Control circuit 4 Current detector 5 Input power supply 6 Output voltage 7 Load resistance 8 Inductor 9 Capacitor 10 Ground 11, 54 Load current information 12 High side control signal 13 Low side control signal 14 Load current

Claims (6)

入力電源と、ハイサイドスイッチ回路と、ローサイドスイッチ回路と、電流平滑用インダクターと、電圧平滑用コンデンサと、負荷電流を検出するための負荷電流検出器と、出力端子と、チップ面積制御回路とを有し、
前記ハイサイドスイッチ回路は、並列接続された並列接続数ｎ個のハイサイドスイッチセットにより構成され、
前記ハイサイドスイッチセットは、直列接続されたハイサイドパワースイッチングデバイスとハイサイド制御スイッチとで構成され、
前記ローサイドスイッチ回路は、並列接続された並列接続数ｎ個のローサイドスイッチセットにより構成され、
前記ローサイドスイッチセットは直列接続されたローサイドパワースイッチングデバイスとローサイド制御スイッチと、前記ローサイドパワースイッチングデバイスに並列接続された逆方向のローサイド還流ダイオードにより構成され、
前記入力電源は入力電源プラス端子と入力電源マイナス端子を有し、前記ハイサイドスイッチ回路はハイサイドスイッチドレイン端子とハイサイドスイッチソース端子とハイサイドスイッチゲート端子とハイサイドスイッチ制御端子を有し、前記ローサイドスイッチ回路はローサイドスイッチドレイン端子とローサイドスイッチソース端子とローサイドスイッチゲート端子とローサイドスイッチ制御端子を有し、前記出力端子は出力プラス端子と出力マイナス端子によって構成され、前記インダクターはインダクタープラス端子とインダクターマイナス端子を有し、前記コンデンサはコンデンサプラス端子とコンデンサマイナス端子を有し、前記負荷電流検出器は負荷電流検出端子と検出した情報を出力する負荷電流情報出力端子を有し、
前記ハイサイドスイッチセットはハイサイドスイッチセットドレイン端子とハイサイドスイッチセットソース端子とハイサイドスイッチセットゲート端子とハイサイドスイッチセット制御端子を有し、前記ローサイドスイッチセットはローサイドスイッチセットドレイン端子とローサイドスイッチセットソース端子とローサイドスイッチセットゲート端子とローサイドスイッチセット制御端子を有し、
前記ハイサイドパワースイッチングデバイスはハイサイドパワースイッチングデバイスドレイン端子とハイサイドパワースイッチングデバイスソース端子とハイサイドパワースイッチングデバイスゲート端子を有し、前記ローサイドパワースイッチングデバイスはローサイドパワースイッチングデバイスドレイン端子とローサイドパワースイッチングデバイスソース端子とローサイドパワースイッチングデバイスゲート端子を有し、
前記ハイサイド制御スイッチはハイサイド制御スイッチプラス端子とハイサイド制御スイッチマイナス端子とハイサイド制御スイッチ制御端子を有し、前記ローサイド制御スイッチはローサイド制御スイッチプラス端子とローサイド制御スイッチマイナス端子とローサイド制御スイッチ制御端子を有し、前記ローサイド還流ダイオードはローサイド還流ダイオードアノード端子とローサイド還流ダイオードカソード端子を有し、
前記チップ面積制御回路は、負荷電流情報入力端子とハイサイド制御出力端子とローサイド制御出力端子を有し、
前記入力電源プラス端子と前記ハイサイドスイッチドレイン端子が接続され、前記ハイサイドスイッチソース端子と前記ローサイドスイッチドレイン端子が接続され、前記ローサイドスイッチソース端子と前記入力電源マイナス端子が接続され、前記ハイサイドスイッチソース端子と前記インダクタープラス端子が接続され、前記インダクターマイナス端子と前記出力プラス端子が接続され、前記ローサイドスイッチソース端子と前記出力マイナス端子が接続され、出力プラス端子と出力マイナス端子に負荷が接続され、前記インダクターマイナス端子と前記出力プラス端子を接続する前記接続に流れる負荷電流を検出する前記負荷電流検出端子を配置し、前記ハイサイドスイッチソース端子と前記負荷電流検出端子の間に位置し且つ前記ハイサイドスイッチソース端子と前記インダクタープラス端子を
接続する前記接続と前記コンデンサプラス端子が接続され、前記コンデンサマイナス端子と前記入力電源マイナス端子が接続され、
前記ハイサイドスイッチセットドレイン端子と前記ハイサイドスイッチドレイン端子が接続され、前記ハイサイドスイッチセットソース端子と前記ハイサイドスイッチソース端子が接続され、前記ハイサイドスイッチセットゲート端子と前記ハイサイドスイッチゲート端子が接続され、 前記ローサイドスイッチセットドレイン端子と前記ローサイドスイッチドレイン端子が接続され、前記ローサイドスイッチセットソース端子と前記ローサイドスイッチソース端子が接続され、前記ローサイドスイッチセットゲート端子と前記ローサイドスイッチゲート端子が接続され、
前記ハイサイドパワースイッチデバイスドレイン端子と前記ハイサイドスイッチセットドレイン端子が接続され、前記ハイサイドパワースイッチングデバイスソース端子と前記ハイサイド制御スイッチプラス端子が接続され、前記ハイサイド制御スイッチマイナス端子が前記ハイサイドスイッチセットソース端子に接続され、前記ハイサイドパワースイッチングデバイスゲート端子と前記ハイサイドスイッチセットゲート端子が接続され、前記ハイサイド制御スイッチ制御端子が前記ハイサイドスイッチセット制御端子に接続され、
前記ローサイドパワースイッチデバイスドレイン端子と前記ローサイドスイッチセットドレイン端子が接続され、前記ローサイドパワースイッチングデバイスソース端子と前記ローサイド制御スイッチプラス端子が接続され、前記ローサイド制御スイッチマイナス端子が前記ローサイドスイッチセットソース端子に接続され、前記ローサイドパワースイッチングデバイスゲート端子と前記ローサイドスイッチセットゲート端子が接続され、前記ローサイド制御スイッチ制御端子が前記ローサイドスイッチセット制御端子に接続され、前記ローサイド還流ダイオードカソード端子と前記ローサイドスイッチドレイン端子が接続され、前記ローサイド還流ダイオードアノード端子と前記ローサイドスイッチソース端子に接続され、
前記負荷電流情報出力端子と前記負荷電流情報入力端子が接続され、前記ハイサイド制御出力端子と前記ハイサイドスイッチ制御端子が接続され、前記ローサイド制御出力端子と前記ローサイドスイッチ制御端子が接続され、
前記ハイサイドスイッチ回路がオンするときに前記入力電源から前記インダクターに電流が流れ、前記ハイサイドスイッチ回路がオフのときに前記インダクターマイナス端子から前記負荷を通して前記ローサイド還流ダイオードを通して前記インダクタープラス端子に還流電流が流れ、
前記負荷電流の値によって、前記ハイサイド制御スイッチをオンする個数と、前記ローサイド制御スイッチをオンする個数を決定する機能を有する、電力変換器。 An input power supply, a high-side switch circuit, a low-side switch circuit, a current smoothing inductor, a voltage smoothing capacitor, a load current detector for detecting a load current, an output terminal, and a chip area control circuit Have
The high-side switch circuit is composed of n high-side switch sets connected in parallel.
The high-side switch set includes a high-side power switching device and a high-side control switch connected in series,
The low-side switch circuit is constituted by a low-side switch set of n parallel connections connected in parallel,
The low-side switch set includes a low-side power switching device and a low-side control switch connected in series, and a reverse low-side return diode connected in parallel to the low-side power switching device,
The input power source has an input power source positive terminal and an input power source negative terminal, and the high side switch circuit has a high side switch drain terminal, a high side switch source terminal, a high side switch gate terminal, and a high side switch control terminal, The low-side switch circuit has a low-side switch drain terminal, a low-side switch source terminal, a low-side switch gate terminal, and a low-side switch control terminal, the output terminal is constituted by an output plus terminal and an output minus terminal, and the inductor is an inductor plus terminal. And an inductor minus terminal, the capacitor has a capacitor plus terminal and a capacitor minus terminal, the load current detector has a load current information output terminal for outputting detected information as a load current detection terminal,
The high side switch set includes a high side switch set drain terminal, a high side switch set source terminal, a high side switch set gate terminal, and a high side switch set control terminal, and the low side switch set includes a low side switch set drain terminal and a low side switch. It has a set source terminal, a low side switch set gate terminal, and a low side switch set control terminal,
The high side power switching device has a high side power switching device drain terminal, a high side power switching device source terminal, and a high side power switching device gate terminal, and the low side power switching device has a low side power switching device drain terminal and low side power switching. It has a device source terminal and a low-side power switching device gate terminal,
The high side control switch includes a high side control switch plus terminal, a high side control switch minus terminal, and a high side control switch control terminal, and the low side control switch includes a low side control switch plus terminal, a low side control switch minus terminal, and a low side control switch. A low-side freewheeling diode anode terminal and a low-side freewheeling diode cathode terminal;
The chip area control circuit has a load current information input terminal, a high side control output terminal, and a low side control output terminal,
The input power source positive terminal and the high side switch drain terminal are connected, the high side switch source terminal and the low side switch drain terminal are connected, the low side switch source terminal and the input power source negative terminal are connected, and the high side The switch source terminal and the inductor plus terminal are connected, the inductor minus terminal and the output plus terminal are connected, the low side switch source terminal and the output minus terminal are connected, and the load is applied to the output plus terminal and the output minus terminal The load current detection terminal for detecting the load current flowing through the connection connecting the inductor minus terminal and the output plus terminal is disposed, and between the high side switch source terminal and the load current detection terminal Located and said ha The connection between the capacitor positive terminal is connected to be connected to the side switch source terminals said inductor positive terminal, the input power supply negative terminal and the capacitor negative terminal is connected,
The high side switch set drain terminal and the high side switch drain terminal are connected, the high side switch set source terminal and the high side switch source terminal are connected, the high side switch set gate terminal and the high side switch gate terminal The low-side switch set drain terminal and the low-side switch drain terminal are connected, the low-side switch set source terminal and the low-side switch source terminal are connected, and the low-side switch set gate terminal and the low-side switch gate terminal are connected And
The high side power switch device drain terminal and the high side switch set drain terminal are connected, the high side power switching device source terminal and the high side control switch plus terminal are connected, and the high side control switch minus terminal is the high side. Connected to the side switch set source terminal, the high side power switching device gate terminal and the high side switch set gate terminal are connected, the high side control switch control terminal is connected to the high side switch set control terminal,
The low-side power switch device drain terminal and the low-side switch set drain terminal are connected, the low-side power switching device source terminal and the low-side control switch plus terminal are connected, and the low-side control switch minus terminal is connected to the low-side switch set source terminal Connected, the low-side power switching device gate terminal and the low-side switch set gate terminal are connected, the low-side control switch control terminal is connected to the low-side switch set control terminal, the low-side reflux diode cathode terminal and the low-side switch drain terminal Connected to the low-side reflux diode anode terminal and the low-side switch source terminal,
The load current information output terminal and the load current information input terminal are connected, the high side control output terminal and the high side switch control terminal are connected, the low side control output terminal and the low side switch control terminal are connected,
When the high-side switch circuit is turned on, a current flows from the input power source to the inductor, and when the high-side switch circuit is turned off, the inductor plus terminal passes through the load through the load from the inductor minus terminal to the inductor plus terminal. A reflux current flows through
A power converter having a function of determining a number of turning on the high side control switch and a number of turning on the low side control switch according to a value of the load current. 前記チップ面積制御回路は、オンスイッチ数演算回路と周期制御回路と制御スイッチ用ドライバーとで構成され、
前記オンスイッチ数演算回路は、電流情報入力端子と周期制御信号入力端子とオンスイッチ数出力端子を有し、
前記周期制御回路は、周期制御信号出力端子を有し、
前記制御スイッチ用ドライバーは、オンスイッチ数情報入力端子と、並列接続数ｎ個のハイサイド制御出力端子と、並列接続数ｎ個のローサイド制御出力端子を有し、
前記オンスイッチ数情報入力端子と前記オンスイッチ数出力端子を接続し、前記周期制御信号入力端子と前記周期制御信号出力端子を接続し、前記並列接続数ｎ個の前記ハイサイド制御出力端子と前記並列接続数ｎ個の第１の前記ハイサイド制御端子が１対１で接続され、
前記オンスイッチ数演算回路は、前記負荷電流情報入力端子から入力される前記負荷電流情報を使って演算しオンスイッチ数を求め、前記オンスイッチ数を前記オンスイッチ数出力端子に出力し、前記周期制御信号入力端子に入力される周期制御信号に同期して前記演算から前記オンスイッチ数出力端子に出力するまでの一連の動作を行う、請求項１に記載の電力変換器。 The chip area control circuit includes an on-switch number calculation circuit, a cycle control circuit, and a control switch driver.
The on-switch number calculation circuit has a current information input terminal, a cycle control signal input terminal, and an on-switch number output terminal ,
The cycle control circuit has a cycle control signal output terminal,
Driver for the control switch has a ON switch number information input terminal, a parallel connections of n high-side control output terminal, the parallel connections of n low-side control output terminal,
The on-switch number information input terminal and the on-switch number output terminal are connected, the cycle control signal input terminal and the cycle control signal output terminal are connected, the parallel connection number n of the high-side control output terminals and the The first high-side control terminals having n parallel connections are connected one-to-one,
The on-switch number calculating circuit calculates the number of on-switches using the load current information input from the load current information input terminal, outputs the on-switch number to the on-switch number output terminal, and the cycle The power converter according to claim 1, wherein a series of operations from the calculation to output to the on-switch number output terminal is performed in synchronization with a cycle control signal input to the control signal input terminal. 前記負荷電流の値と前記オンスイッチ数が比例関係である、請求項２に記載の電力変換器。 The power converter according to claim 2, wherein a value of the load current and the number of on-switches are in a proportional relationship. パワースイッチングデバイスのアクティブ面積をチップ面積としたときに、
前記負荷電流が最大になる最大負荷電流のときに、前記ハイサイドスイッチ回路の損失が最小になるときのハイサイドチップ面積と、前記ハイサイドパワースイッチングデバイスのハイサイドチップ面積に前記並列接続数ｎ個を掛けた値が同じであり、
前記最大負荷電流のときに、前記ローサイドスイッチ回路の損失が最小になるときのローサイドチップ面積と、前記ローサイドパワースイッチングデバイスのローサイドチップ面積に前記並列接続数ｎ個を掛けた値が同じである、請求項１から３のいずれか１つに記載の電力変換器。 When the active area of the power switching device is the chip area,
The number of parallel connections n is equal to the high-side chip area when the loss of the high-side switch circuit is minimized and the high-side chip area of the high-side power switching device when the load current is the maximum load current. Multiplied by the same value,
When the maximum load current, the low-side chip area when the loss of the low-side switch circuit is minimized, and the value obtained by multiplying the low-side chip area of the low-side power switching device by the number n of parallel connections, The power converter according to any one of claims 1 to 3. 入力電源電圧が１２Ｖ、出力電圧が０．８Ｖ以上１．２Ｖ以下である降圧型ＤＣ−ＤＣ電力変換器のときに、前記ハイサイドチップ面積と前記オンスイッチ数の積であるハイサイドオンチップ面積に対する、前記ローサイドチップ面積と前記オンスイッチ数の積であるローサイドオンチップ面積の比が３以上３．７４以下である、請求項２に記載の降圧型ＤＣ−ＤＣ電力変換器。   A high-side on-chip area that is the product of the high-side chip area and the number of on-switches when the step-down DC-DC power converter has an input power supply voltage of 12 V and an output voltage of 0.8 V to 1.2 V. The step-down DC-DC power converter according to claim 2, wherein a ratio of a low-side on-chip area, which is a product of the low-side chip area and the number of on-switches, is 3 or more and 3.74 or less. 入力電源電圧に対する出力電圧の比がディーティー比のとき、前記チップ面積比が、√（１／（デューティー比×０．９９６） − １）から√（１／（デューティー比×１．０５６） − １）の範囲である、請求項１から５のいずれか１つに記載の電力変換器。 When the ratio of the output voltage to the input power supply voltage is the duty ratio, the chip area ratio is changed from √ (1 / (duty ratio × 0.996) −1) to √ (1 / (duty ratio × 1.056) − The power converter according to any one of claims 1 to 5 , which is in the range of 1).
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