JP6143470B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
図11は、半導体装置の一従来例を示すブロック図(本願出願人によって提案された特許文献1の図8に相当)である。本従来例の半導体装置1は、単一の外部端子Txを介してプロテクトバス信号PBUS(デジタル信号)の出力と入力の双方を行うことにより、複数の半導体装置間でプロテクトバス信号PBUSの相互監視を行い、一つの半導体装置に異常が生じた時点で、全ての半導体装置を強制停止させる異常保護機能を備えている。
FIG. 11 is a block diagram showing a conventional example of a semiconductor device (corresponding to FIG. 8 of
しかしながら、外部端子Txは、プロテクトバス信号PBUS(デジタル信号)の入出力にしか対応しておらず、アナログ信号の入力を受け付けるためには、別途の外部端子を設ける必要があった。 However, the external terminal Tx only supports input / output of the protect bus signal PBUS (digital signal), and it is necessary to provide a separate external terminal in order to receive an analog signal input.
本発明は、本願の発明者によって見い出された上記の問題点に鑑み、単一の外部端子を用いてデジタル信号とアナログ信号の両方を取り扱うことが可能な半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device capable of handling both a digital signal and an analog signal using a single external terminal in view of the above-described problems found by the inventors of the present application. .
上記目的を達成するために、本発明に係る半導体装置は、外部端子と、前記外部端子の端子電圧をデジタル信号として処理するデジタル信号処理部と、前記端子電圧をアナログ信号として処理するアナログ信号処理部と、を有する構成(第1の構成)とされている。 In order to achieve the above object, a semiconductor device according to the present invention includes an external terminal, a digital signal processing unit that processes a terminal voltage of the external terminal as a digital signal, and an analog signal processing that processes the terminal voltage as an analog signal. A configuration (first configuration).
なお、上記第1の構成から成る半導体装置は、負荷への出力電流を生成する出力電流生成部をさらに有し、前記アナログ信号処理部は、前記端子電圧の電圧値に応じて前記出力電流の目標値を可変制御する出力電流制御部を含む構成(第2の構成)にするとよい。 The semiconductor device having the first configuration further includes an output current generation unit that generates an output current to a load, and the analog signal processing unit is configured to output the output current according to a voltage value of the terminal voltage. A configuration (second configuration) including an output current control unit that variably controls the target value may be used.
また、上記第2の構成から成る半導体装置は、異常の有無を監視して異常検出信号を生成する異常検出部をさらに有し、前記デジタル信号処理部は、前記外部端子と接地端との間を導通/遮断するトランジスタと、前記異常検出信号に応じて前記トランジスタをオン/オフさせる保護ロジック部と、を含む構成(第3の構成)にするとよい。 The semiconductor device having the second configuration further includes an abnormality detection unit that monitors the presence or absence of an abnormality and generates an abnormality detection signal. The digital signal processing unit is provided between the external terminal and the ground terminal. It is preferable to have a configuration (third configuration) including a transistor that conducts / cuts off and a protection logic unit that turns on / off the transistor in accordance with the abnormality detection signal.
また、上記第3の構成から成る半導体装置において、前記保護ロジック部は、前記端子電圧と所定の閾値電圧との比較結果に応じて前記デジタル信号の論理レベルを判定し、その判定結果に応じて前記出力電流生成部のイネーブル信号を生成する構成(第4の構成)にするとよい。 In the semiconductor device having the third configuration, the protection logic unit determines a logic level of the digital signal according to a comparison result between the terminal voltage and a predetermined threshold voltage, and according to the determination result. A configuration for generating an enable signal of the output current generation unit (fourth configuration) is preferable.
また、上記第4の構成から成る半導体装置において、前記端子電圧は、前記閾値電圧を跨がないようにアナログ可変範囲が設定されている構成(第5の構成)にするとよい。 In the semiconductor device having the fourth configuration, the terminal voltage may have a configuration (fifth configuration) in which an analog variable range is set so as not to cross the threshold voltage.
また、上記第5の構成から成る半導体装置において、前記異常検出部は、減電圧を検出する減電圧検出部、温度異常を検出する温度異常検出部、負荷オープンを検出する負荷オープン検出部、負荷ショートを検出する負荷ショート検出部、及び、過電流を検出する過電流検出部のうち、少なくとも一つを含む構成(第6の構成)にするとよい。 In the semiconductor device having the fifth configuration, the abnormality detection unit includes a voltage drop detection unit that detects a voltage drop, a temperature abnormality detection unit that detects a temperature abnormality, a load open detection unit that detects a load open, and a load A configuration (sixth configuration) including at least one of a load short detection unit that detects a short circuit and an overcurrent detection unit that detects an overcurrent may be used.
また、上記第6の構成から成る半導体装置において、前記外部端子には、周囲温度に応じて抵抗値が変化するサーミスタが外付けされる構成(第7の構成)にするとよい。 In the semiconductor device having the sixth configuration, the external terminal may have a configuration (seventh configuration) in which a thermistor whose resistance value changes according to the ambient temperature is externally attached.
また、本発明に係るLED照明装置は、LED[light emitting diode]と、前記LEDに出力電流を供給する上記第1〜第7いずれかの構成から成る半導体装置と、を有する構成(第8の構成)とされている。 An LED lighting device according to the present invention includes an LED [light emitting diode] and a semiconductor device having any one of the first to seventh configurations for supplying an output current to the LED (eighth). Composition).
なお、上記第8の構成から成るLED照明装置は、LEDヘッドライトモジュール、LEDターンランプモジュール、または、LEDリアランプモジュールとして提供される構成(第9の構成)にするとよい。 Note that the LED lighting device having the eighth configuration may be configured as a LED headlight module, an LED turn lamp module, or an LED rear lamp module (ninth configuration).
また、本発明に係る車両は、上記第8または第9の構成から成るLED照明装置を有する構成(第10の構成)とされている。 Further, the vehicle according to the present invention has a configuration (tenth configuration) including the LED lighting device having the eighth or ninth configuration.
本発明によれば、単一の外部端子を用いてデジタル信号とアナログ信号の両方を取り扱うことが可能な半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device capable of handling both a digital signal and an analog signal using a single external terminal.
<ブロック図>
図1は、車両用LEDドライバICの一構成例を示すブロック図である。本構成例の車両用LEDドライバIC100(以下、IC100と略称する)は、Nチャネル型MOS[metal oxide semiconductor]電界効果トランジスタ101と、ドライバ部102と、CRタイマ部103と、基準電圧生成部104と、減電圧検出部105と、温度異常検出部106と、過電流検出部107と、LEDオープン検出部108と、LEDショート検出部109と、出力電流検出部110と、保護ロジック部111と、Nチャネル型MOS電界効果トランジスタ112と、入力バッファ部113と、出力電流制御部114と、電圧源115〜117と、を有するシリコンモノリシック半導体集積回路装置である。
<Block diagram>
FIG. 1 is a block diagram illustrating a configuration example of a vehicle LED driver IC. The vehicle LED driver IC 100 (hereinafter abbreviated as IC 100) of this configuration example includes an N-channel MOS [metal oxide semiconductor]
また、IC100は、外部との電気的な接続を確立するための手段として、外部端子T1〜T8を有する。外部端子T1は、入力電圧VINが印加される電源電圧端子である。外部端子T2は、出力電流ILEDに応じたセンス電圧VSEが印加される出力電流検出端子である。外部端子T3は、CRタイマ部103のディスチャージ設定端子である。外部端子T4は、CRタイマ部103のPWM[pulse width modulation]調光タイマ設定端子である。外部端子T5は、基準電圧VREGが印加される基準電圧出力端子である。外部端子T6は、異常検出入出力端子、兼、出力電流ディレーティング設定端子である。外部端子T7は、トランジスタ101のドレイン接続端子(出力端子)である。外部端子T8は、パワー系のグランド端子である。
Further, the
<アプリケーション図>
図2は、IC100の一利用例(LED照明装置)を示すアプリケーション図である。本アプリケーションにおいて、IC100には、バッテリE1と、スイッチSW1及びSW2と、ダイオードD1〜D3と、ツェナダイオードD4及びD5と、コンデンサC1〜C3と、抵抗R1〜R6と、負特性サーミスタR7と、発光ダイオード列LEDと、コイルL1と、Pチャネル型MOS電界効果トランジスタP1と、Nチャネル型MOS電界効果トランジスタN1と、が外部接続される。
<Application diagram>
FIG. 2 is an application diagram showing an example of use of the IC 100 (LED lighting device). In this application, the
バッテリE1の正極端は、スイッチSW1及びSW2の第1端に各々接続されている。バッテリE1の負極端は、接地端に接続されている。スイッチSW1の第2端は、ダイオードD1のアノードに接続されている。スイッチSW2の第2端は、ダイオードD2及びD3のアノードに各々接続されている。ダイオードD1及びD2のカソードは、外部端子T1に接続されている。ダイオードD3のカソードは、外部端子T4に接続されている。コンデンサC1の第1端とツェナダイオードD4のカソードは、外部端子T1に接続されている。コンデンサC1の第2端とツェナダイオードZD1のアノードは、接地端に接続されている。 The positive terminal of the battery E1 is connected to the first terminals of the switches SW1 and SW2. The negative terminal of the battery E1 is connected to the ground terminal. The second end of the switch SW1 is connected to the anode of the diode D1. The second end of the switch SW2 is connected to the anodes of the diodes D2 and D3. The cathodes of the diodes D1 and D2 are connected to the external terminal T1. The cathode of the diode D3 is connected to the external terminal T4. The first end of the capacitor C1 and the cathode of the Zener diode D4 are connected to the external terminal T1. The second terminal of the capacitor C1 and the anode of the Zener diode ZD1 are connected to the ground terminal.
抵抗R1の第1端は、外部端子T1に接続されている。抵抗R1の第2端は、外部端子T2に接続されている。抵抗R3の第1端は、基準電圧VREGの印加端に接続されている。抵抗R3の第2端と抵抗R4の第1端は、外部端子T3に接続されている。抵抗R4の第2端とコンデンサC2の第1端は、外部端子T4に接続されている。コンデンサC2の第2端は、接地端に接続されている。 A first end of the resistor R1 is connected to the external terminal T1. A second end of the resistor R1 is connected to the external terminal T2. A first end of the resistor R3 is connected to an application end of the reference voltage VREG. A second end of the resistor R3 and a first end of the resistor R4 are connected to the external terminal T3. The second end of the resistor R4 and the first end of the capacitor C2 are connected to the external terminal T4. The second end of the capacitor C2 is connected to the ground end.
トランジスタP1のソースは、抵抗R1の第2端に接続されている。トランジスタP1のドレインは、発光ダイオード列LEDのアノードに接続されている。発光ダイオード列LEDのカソードは、コイルL1の第1端に接続されている。コイルL1の第2端は、外部端子T7に接続されると共に、ツェナダイオードD5のアノードにも接続されている。ツェナダイオードD5のカソードと抵抗R2の第1端は、抵抗R1の第1端に接続されている。抵抗R2の第2端とトランジスタN1のドレインは、トランジスタP1のゲートに接続されている。トランジスタN1のソースは、接地端に接続されている。トランジスタN1のゲートは、外部端子T6に接続されている。 The source of the transistor P1 is connected to the second end of the resistor R1. The drain of the transistor P1 is connected to the anode of the light emitting diode array LED. The cathode of the light emitting diode array LED is connected to the first end of the coil L1. The second end of the coil L1 is connected to the external terminal T7 and is also connected to the anode of the Zener diode D5. The cathode of the Zener diode D5 and the first end of the resistor R2 are connected to the first end of the resistor R1. The second end of the resistor R2 and the drain of the transistor N1 are connected to the gate of the transistor P1. The source of the transistor N1 is connected to the ground terminal. The gate of the transistor N1 is connected to the external terminal T6.
抵抗R5の第1端とコンデンサC3の第1端は、外部端子T5に接続されている。抵抗R5の第2端と抵抗R6の第1端は、外部端子T6に接続されている。抵抗R6の第2端は、負特性サーミスタR7の第1端に接続されている。負特性サーミスタR7の第2端とコンデンサC3の第2端は、接地端に接続されている。外部端子T8は、接地端に接続されている。 A first end of the resistor R5 and a first end of the capacitor C3 are connected to the external terminal T5. A second end of the resistor R5 and a first end of the resistor R6 are connected to the external terminal T6. The second end of the resistor R6 is connected to the first end of the negative characteristic thermistor R7. The second end of the negative characteristic thermistor R7 and the second end of the capacitor C3 are connected to the ground terminal. The external terminal T8 is connected to the ground terminal.
本アプリケーションにおいて、PWMモード時には、スイッチSW1がオンされて、スイッチSW2がオフされる。その結果、PWMモード時には、バッテリE1からスイッチSW1とダイオードD1を介して外部端子T1に入力電圧VINが印加される。また、外部端子T4は、バッテリE1に対してオープン状態とされる。一方、DCモード時には、スイッチSW1がオフされて、スイッチSW2がオンされる。その結果、DCモード時には、バッテリE1からスイッチSW2とダイオードD2を介して外部端子T1に入力電圧VINが印加される。また、外部端子T4には、バッテリE1からスイッチSW2とダイオードD3を介してDC電圧(バッテリ電圧VB)が印加される。 In this application, in the PWM mode, the switch SW1 is turned on and the switch SW2 is turned off. As a result, in the PWM mode, the input voltage VIN is applied from the battery E1 to the external terminal T1 via the switch SW1 and the diode D1. The external terminal T4 is in an open state with respect to the battery E1. On the other hand, in the DC mode, the switch SW1 is turned off and the switch SW2 is turned on. As a result, in the DC mode, the input voltage VIN is applied from the battery E1 to the external terminal T1 via the switch SW2 and the diode D2. A DC voltage (battery voltage VB) is applied to the external terminal T4 from the battery E1 via the switch SW2 and the diode D3.
<回路ブロックの概要>
図1に戻り、IC100に集積化された回路ブロック毎の概要を説明する。
<Outline of circuit block>
Returning to FIG. 1, the outline of each circuit block integrated in the
トランジスタ101は、ゲート信号G1に基づいて外部端子T7と外部端子T8との間を導通/遮断するスイッチ素子(出力トランジスタ)である。トランジスタ101のドレインは、外部端子T7に接続されている。トランジスタ101のソース及びバックゲートは、外部端子T8に接続されている。トランジスタ101のゲートは、ドライバ部102に接続されている。トランジスタ101は、ゲート信号G1がハイレベルであるときにオンとなり、ゲート信号G1がローレベルであるときにオフとなる。トランジスタ101のオン期間中には、トランジスタ101を介して出力電流ILED(発光ダイオード列LEDの駆動電流)が流れる。一方、トランジスタ101のオフ期間中には、ツェナダイオードD5を介して出力電流ILEDが環流する。
The
ドライバ部102は、出力電流検出信号S1に応じて出力電流ILEDが一定値となるように、トランジスタ101のオン/オフ制御(ゲート信号G1の生成)を行う。また、ドライバ部102は、シャットダウン信号S2やPWM調光信号S3に応じてトランジスタ101を強制的にオフさせる機能も備えている。
The
CRタイマ部103は、外部端子T4にDC電圧が印加されないPWMモード(SW2:オフ)において、発光ダイオード列LEDのPWM調光を実施するためにPWM調光信号S3のパルス駆動を行う。例えば、図2のアプリケーションにおいて、CRタイマ部103は、自身のCRタイマ機能を用いて外部端子T4の端子電圧VCRTを三角波状に駆動し、この端子電圧VCRTに基づいてPWM調光信号S3のパルス駆動を行う。
In the PWM mode (SW2: OFF) in which no DC voltage is applied to the external terminal T4, the
PWM調光信号S3は、端子電圧VCRTの立上り期間(VCRTL(例えば1.67V)→VCRTH(例えば3.33V))に第1論理レベルとなり、端子電圧VCRTの立下り期間(VCRTH→VCRTL)に第2論理レベルとなる。PWM調光信号S3の第2論理レベル期間には、出力電流検出信号S1に応じたトランジスタ101のオン/オフ制御(出力電流ILEDの定電流制御)が行われる。一方、PWM調光信号S3の第1論理レベル期間には、出力電流検出信号S1に依ることなくトランジスタ101がオフ状態に維持される。
The PWM dimming signal S3 becomes the first logic level during the rising period (VCRTL (eg, 1.67V) → VCRTH (eg, 3.33V)) of the terminal voltage VCRT, and during the falling period (VCRTH → VCRTL) of the terminal voltage VCRT. Second logic level. During the second logic level period of the PWM dimming signal S3, on / off control of the transistor 101 (constant current control of the output current ILED) according to the output current detection signal S1 is performed. On the other hand, during the first logic level period of the PWM dimming signal S3, the
従って、PWM調光信号S3のオンデューティ(一周期に占める第2論理レベル期間の割合)が大きいほど、出力電流ILEDの時間平均値は大きくなり、逆に、PWM調光信号S3のオンデューティが小さいほど、出力電流ILEDの時間平均値は小さくなる。なお、PWM調光信号S3の周期やオンデューティは、抵抗R3及びR4の抵抗値やコンデンサC2の容量値を調整することにより、任意に設定することが可能である。 Therefore, the larger the on-duty (ratio of the second logic level period in one cycle) of the PWM dimming signal S3, the larger the time average value of the output current ILED, and conversely, the on-duty of the PWM dimming signal S3 is The smaller the value is, the smaller the time average value of the output current ILED is. The cycle and on-duty of the PWM dimming signal S3 can be arbitrarily set by adjusting the resistance values of the resistors R3 and R4 and the capacitance value of the capacitor C2.
一方、CRタイマ部103は、外部端子T4にDC電圧(バッテリ電圧VB)が印加されるDCモード(SW2:オン)において、PWM調光信号S3を第2論理レベルに維持する。従って、出力電流検出信号S1に応じたトランジスタ101のオン/オフ制御(出力電流ILEDの定電流制御)が実施される。
On the other hand, the
このように、IC100にCRタイマ部103を内蔵した構成であれば、マイコンレスによるPWM調光を実現することができるので、セットの低コスト化を図ることが可能となる。ただし、CRタイマ部103は、外部端子T4にPWM信号が外部入力された場合に、これをPWM調光信号S3としてドライバ102に出力する機能も備えているので、マイコン等を用いたPWM調光にも対応することが可能である。
As described above, if the
基準電圧生成部104は、外部端子T1に印加される入力電圧VIN(例えば4.5〜60V)から基準電圧VREG(例えば5V)を生成して外部端子T5に出力する。
The reference
減電圧検出部105は、入力電圧VINを監視して減電圧検出信号S11を生成する。減電圧検出信号S11は、入力電圧VINがUVLO[under voltage lock out]検出電圧Vuvlo1(例えば3.5V)以下になると第1論理レベル(UVLO検出時の論理レベル)となり、入力電圧VINがUVLO解除電圧Vuvlo2(例えば4V)以上になると第2論理レベル(UVLO解除時の論理レベル)となる。
The reduced
温度異常検出部106は、IC100の接合温度Tjを監視して温度異常検出信号S12を生成する。温度異常検出信号S12は、接合温度TjがTSD[thermal shutdown]検出温度Tj1(例えば175℃)以上になると第1論理レベル(TSD検出時の論理レベル)となり、接合温度TjがTSD解除温度Tj2(例えば150℃)以下になると第2論理レベル(TSD解除時の論理レベル)となる。
The temperature
過電流検出部107は、トランジスタ101のオン期間中に外部端子T7へ流れ込む流入電流IDRV(ないしは外部端子T7の端子電圧VDRV)を監視して過電流検出信号S13を生成する。過電流検出信号S13は、流入電流IDRVがOCP[over current protection]検出電流IDRV1(例えば3.5A)以上になると第1論理レベル(OCP検出時の論理レベル)となり、OCP検出から所定時間(例えば100μs)が経過すると第2論理レベル(OCP解除時の論理レベル)に自動復帰する。
The
LEDオープン検出部108は、センス電圧VSEを監視してLEDオープン検出信号S14を生成する。LEDオープン検出信号S14は、センス電圧VSEがオープン検出/解除電圧Vopen(例えばVIN−50mV)以上になると第1論理レベル(オープン検出時の論理レベル)となり、オープン検出/解除電圧Vopen以下になると第2論理レベル(オープン解除時の論理レベル)となる。
The LED
LEDショート(地絡)検出部109は、センス電圧VSEを監視してLEDショート検出信号S15を生成する。LEDショート検出信号S15は、センス電圧VSEがSCP[short circuit protection]検出電圧Vscp1(例えばVIN−350mV)以下になると第1論理レベル(SCP検出時の論理レベル)となり、SCP解除電圧Vscp2(例えばVIN−50mV)以上になると、第2論理レベル(SCP解除時の論理レベル)に自動復帰する。
The LED short (ground fault)
出力電流検出部110は、センス電圧VSEを監視して出力電流検出信号S1(センス電圧VSEと上限電圧VH及び下限電圧VLとの比較信号)を生成する。出力電流検出部110の構成及び動作については、後ほど詳細に説明する。
The output
保護ロジック部111は、減電圧検出信号S11、温度異常検出信号S12、過電流検出信号S13、LEDオープン検出信号S14、LEDショート検出信号S15、及び、プロテクトバス信号S16を監視し、異常の有無に応じてシャットダウン信号S2(ドライバ部102の動作を許可/禁止するためのイネーブル信号に相当)とゲート信号G2を生成する。
The
具体的に述べると、保護ロジック部111は、IC100の内外に何ら異常が検出されていない場合、シャットダウン信号S2を第1論理レベル(シャットダウン解除時の論理レベル)としてドライバ部102の動作を許可すると共に、ゲート信号G2をローレベルとしてトランジスタ112をオフさせる。一方、保護ロジック部111は、IC100の内外に何らかの異常が検出された場合、シャットダウン信号S2を第2論理レベル(シャットダウン時の論理レベル)としてドライバ部102の動作を禁止すると共に、ゲート信号G2をハイレベルとしてトランジスタ112をオンさせる。
More specifically, the
トランジスタ112は、ゲート信号G2に基づいて外部端子T6と接地端(外部端子T8)との間を導通/遮断するスイッチ素子(オープンドレイン型トランジスタ)である。トランジスタ112のドレインは、外部端子T6に接続されている。トランジスタ112のソースとバックゲートは、接地端に接続されている。トランジスタ112のゲートは、保護ロジック部111に接続されている。トランジスタ112は、ゲート信号G2がハイレベルであるときにオンとなり、ゲート信号G2がローレベルであるときにオフとなる。外部端子T6の端子電圧VPBUSは、トランジスタ112がオンされているときにローレベル(GND)となり、トランジスタ112がオフされているときにハイレベル(α×VREG)となる。パラメータαは、抵抗R5及びR6と負特性サーミスタR7の各抵抗値によって定まる分圧比(=(R6+R7)/(R5+R6+R7))であり、抵抗R5のみを用いる構成(温度ディレーティング機能を持たない基本構成)ではα=1となる。
The
なお、端子電圧VPBUSがローレベルとされた場合には、トランジスタN1がオフとなるので、トランジスタP1のゲート電圧がハイレベルに引き下げられて、トランジスタP1がオフとなる。従って、発光ダイオード列LEDのカソードに地絡(接地端またはこれに準ずる低電位端への短絡)が生じて、端子電圧VPBUSがローレベルとされた場合には、バッテリE1から発光ダイオード列LEDに流れ込む電流を遮断することが可能となる。また、発光ダイオード列LEDのアノードに地絡が生じて、端子電圧VPBUSがローレベルとされた場合には、バッテリE1から地絡端に流れ込む電流を遮断することが可能となる。ただし、このような地絡保護機能が不要である場合には、トランジスタP1及びN1を省略することも可能である。 Note that when the terminal voltage VPBUS is at a low level, the transistor N1 is turned off, so that the gate voltage of the transistor P1 is pulled down to a high level and the transistor P1 is turned off. Accordingly, when a ground fault occurs in the cathode of the light emitting diode array LED (short circuit to the ground terminal or a low potential terminal corresponding thereto) and the terminal voltage VPBUS is set to the low level, the battery E1 changes to the light emitting diode array LED. It is possible to cut off the flowing current. Further, when a ground fault occurs in the anode of the light emitting diode array LED and the terminal voltage VPBUS is set to a low level, it is possible to cut off the current flowing from the battery E1 to the ground fault end. However, when such a ground fault protection function is unnecessary, the transistors P1 and N1 can be omitted.
入力バッファ部113は、端子電圧VPBUSと閾値電圧Vthとを比較することにより、2値のデジタル信号(プロテクトバス信号S16)として保護ロジック部111に出力する一方、端子電圧VPBUSを単にバッファすることにより、アナログ信号として出力電流制御部114に出力する。入力バッファ部113の構成及び動作については、後ほど詳細に説明する。
The
出力電流制御部114は、端子電圧VPBUSの電圧値(アナログ信号)に応じて、出力電流ILEDの目標値(センス電圧VSEの上限電圧VH及び下限電圧VL)を可変制御するように電圧源117を制御する。また、出力電流制御部114は、オープン検出/解除電圧Vopenやショート検出電圧Vscpについても、出力電流ILEDの目標値(VH/VL)と同様の挙動で変化させるように、電圧源115及び116を制御する。出力電流制御部114の構成及び動作については、後ほど詳細に説明する。
The output
電圧源115は、入力電圧VINを基準としてオープン検出/解除電圧Vopenを生成する。電圧源116は、入力電圧VINを基準としてショート検出電圧Vscpを生成する。電圧源117は、入力電圧VINを基準としてセンス電圧VSEの上限電圧VH及び下限電圧VLを生成する。
The
なお、上記構成要素のうち、保護ロジック部111、トランジスタ112、及び、入力バッファ部113は、端子電圧VPBUSをデジタル信号として処理するデジタル信号処理部に相当する。また、入力バッファ部113と出力電流制御部114は、端子電圧VPBUSをアナログ信号として処理するアナログ信号処理部に相当する。また、トランジスタ101、ドライバ部102、CRタイマ部103、出力電流検出部110、及び、電圧源117は、発光ダイオード列LEDへの出力電流ILEDを生成する出力電流生成部に相当する。また、減電圧検出部105、温度異常検出部106、過電流検出部107、LEDオープン検出部108、及び、LEDショート検出部109は、異常の有無を監視して異常検出信号を生成する異常検出部に相当する。
Among the above components, the
<タイミングチャート>
図3は、IC100の一動作例を示すタイミングチャートであり、上から順番に、入力電圧VIN、基準電圧VREG、端子電圧VCRT、センス電圧VSE、端子電圧VDRV、出力電流ILED、及び、端子電圧VPBUSが描写されている。
<Timing chart>
FIG. 3 is a timing chart showing an operation example of the
時刻t11〜t12では、入力電圧VINの上昇時におけるUVLO解除動作(VIN≧Vuvlo2)が描写されている。 At times t11 to t12, the UVLO release operation (VIN ≧ Vuvlo2) when the input voltage VIN is increased is depicted.
時刻t12〜t13では、PWMモードにおける出力電流ILEDのPWM調光動作が描写されている。 At times t12 to t13, the PWM dimming operation of the output current ILED in the PWM mode is depicted.
時刻t13〜t14では、DCモードにおける出力電流ILEDの定電流制御動作が描写されている。 At times t13 to t14, the constant current control operation of the output current ILED in the DC mode is depicted.
時刻t14〜t15では、TSD保護動作(時刻t14:TSD検出、時刻t15:TSD解除)が描写されている。 At times t14 to t15, a TSD protection operation (time t14: TSD detection, time t15: TSD release) is depicted.
時刻t16〜t17では、LEDオープン保護動作(時刻t16:オープン検出、時刻t17:オープン解除)が描写されている。 At times t16 to t17, an LED open protection operation (time t16: open detection, time t17: open release) is depicted.
時刻t18〜t19では、入力電圧VINの低下時におけるUVLO検出動作(VIN≦Vuvlo1)が描写されている。 From time t18 to t19, the UVLO detection operation (VIN ≦ Vuvlo1) when the input voltage VIN is reduced is depicted.
<プロテクトバス機能>
図4は、外部端子T6の一接続例を示すアプリケーション図である。例えば、図4で示したように、3個のIC100a〜IC100cを使用して、3チャンネル(CHa〜CHc)の発光ダイオード列LEDa〜LEDcを駆動する際に、万一あるチャンネルの発光ダイオード列にオープンなどの異常が生じた場合には、全チャンネルの発光ダイオード列LEDa〜LEDcを一括して強制オフさせることが可能となる。従って、検査工程では、全チャンネルの発光ダイオード列LEDa〜LEDcの一括選別を行うことが可能となり、また、量産後(出荷後)では、いずれかのチャンネルの発光ダイオード列に故障が生じても、これを遅滞なく発見することが可能となる。
<Protect bus function>
FIG. 4 is an application diagram showing a connection example of the external terminal T6. For example, as shown in FIG. 4, when driving the three-channel (CHa-CHc) light-emitting diode arrays LEDa-LEDc using the three
図5はプロテクトバスを用いた連携保護動作の一例を示すタイミングチャートであり、上から順に、チャンネルCHaのセンス電圧VSEa、出力電流ILEDa、及び、端子電圧VPBUSと、チャンネルCHbのセンス電圧VSEb及び出力電流ILEDbと、チャンネルCHcのセンス電圧VSEc及び出力電流ILEDcが描写されている。 FIG. 5 is a timing chart showing an example of the cooperative protection operation using the protect bus. From the top, the sense voltage VSEa of the channel CHa, the output current ILEDa, the terminal voltage VPBUS, the sense voltage VSEb of the channel CHb, and the output are shown. The current ILEDb, the sense voltage VSEc and the output current ILEDc of the channel CHc are depicted.
例えば、チャンネルCHaの発光ダイオード列LEDaがオープン状態となり、センス電圧VSEaがオープン検出電圧Vopenを上回ると、IC100aでは、出力電流ILEDaがオフされると共に、プロテクトバス信号PBUSがローレベルに立ち下げられる。また、プロテクトバス信号PBUSがローレベルに立ち下げられたことを受けて、IC100b及びIC100cにおいても、出力電流ILEDb及びILEDcがオフされる。このように、あるチャンネルの発光ダイオード列にオープンなどの異常が生じた場合には、全チャンネルの発光ダイオード列が一括して強制オフされる。
For example, when the light emitting diode row LEDa of the channel CHa is in an open state and the sense voltage VSEa exceeds the open detection voltage Vopen, the
<VPBUSに応じた出力電流制御>
図6は、IC100の要部構成を示す回路図である。まず、入力バッファ部113、出力電流制御部114、電圧源117、及び、出力電流検出部110の順に、各々の具体的な回路構成を説明する。
<Output current control according to VPBUS>
FIG. 6 is a circuit diagram showing a main configuration of the
入力バッファ部113は、オペアンプ113aと、コンパレータ113bと、電圧源113cと、を含む。オペアンプ113aの非反転入力端(+)は、外部端子T6に接続されている。オペアンプ113aの反転入力端(−)は、オペアンプ113aの出力端に接続されている。オペアンプ113aの出力端は、アナログ信号(バッファ後の端子電圧VPBUS)の出力端として、出力電流制御部114に接続されている。コンパレータ113bの非反転入力端(+)は、外部端子T6に接続されている。コンパレータ113bの反転入力端(−)は、電圧源113cの正極端(閾値電圧Vthの印加端)に接続されている。電圧源113cの負極端は、接地端に接続されている。コンパレータ113bの出力端は、デジタル信号(プロテクトバス信号S16)の出力端として、保護ロジック部111に接続されている。
The
出力電流制御部114は、抵抗114a〜114cと、オペアンプ114dと、Nチャネル型MOS電界効果トランジスタ114eと、カレントミラー114fと、電圧源114g及び114hと、を含む。抵抗114aの第1端は、オペアンプ113aの出力端に接続されている。抵抗114aの第2端は、抵抗114bの第1端に接続されている。抵抗114bの第2端は、接地端に接続されている。オペアンプ114dの第1非反転入力端(+)は、抵抗114aと抵抗114bとの接続ノード(電圧V1(=端子電圧VPBUSの分圧電圧)の印加端)に接続されている。オペアンプ114dの第2非反転入力端(+)は、電圧源114gの正極端(電圧V2の印加端)に接続されている。電圧源114gの負極端は、接地端に接続されている。オペアンプ114dの反転入力端(−)は、トランジスタ114eのソース及びバックゲートに接続されている。オペアンプ114dの出力端は、トランジスタ114eのゲートに接続されている。トランジスタ114eのソース及びバックゲートは、抵抗114cの第1端に接続されている。抵抗114cの第2端は、電圧源114hの正極端(電圧V3の印加端)に接続されている。電圧源114hの負極端は、接地端に接続されている。トランジスタ114eのドレインは、カレントミラー114fの入力端に接続されている。カレントミラー114fの出力端は、電圧源117に接続されている。
The output
電圧源117は、抵抗117a(抵抗値:Ra)と、抵抗117b(抵抗値:Rb>Ra)と、カレントミラー117cを含む。抵抗117a及び117bの第1端は、いずれも外部端子T1(入力電圧VINの印加端)に接続されている。抵抗117a及び117bの第2端は、それぞれ上限電圧VH及び下限電圧VLの出力端として、出力電流検出部110に接続されている。カレントミラー117cの入力端は、カレントミラー114fの出力端に接続されている。カレントミラー117cの第1出力端及び第2出力端は、それぞれ抵抗117a及び117bの第2端に接続されている。
The
出力電流検出部110は、コンパレータ110a及び110bを含む。コンパレータ110aの反転入力端(−)は、抵抗117aの第2端(上限電圧VHの印加端)に接続されている。コンパレータ110bの非反転入力端(+)は、抵抗117bの第2端(下限電圧VLの印加端)に接続されている。コンパレータ110aの非反転入力端(+)と、コンパレータ110bの反転入力端(−)は、いずれも外部端子T2(センス電圧VSEの印加端)に接続されている。コンパレータ110a及び110bの出力端は、それぞれ出力電流検出信号S1a及びS1bの出力端としてドライバ部102に接続されている。
The output
次に、入力バッファ部113、出力電流制御部114、電圧源117、及び、出力電流検出部110の順に、各々の具体的な動作を説明する。
Next, specific operations of the
入力バッファ部113において、オペアンプ113aは、端子電圧VPBUS(0V≦VPBUS≦VREG(例えば5V))をアナログ信号として出力電流制御部114にバッファ出力する。一方、コンパレータ113bは、端子電圧VPBUSと閾値電圧Vth(例えば0.8V)とを比較し、その比較結果をデジタル信号(プロテクトバス信号S16)として保護ロジック部111に出力する。プロテクトバス信号S16は、端子電圧VPBUSが閾値電圧Vthよりも高いときにハイレベル(異常未検出時の論理レベル)となり、端子電圧VPBUSが閾値電圧Vthよりも低いときにローレベル(異常検出時の論理レベル)となる。
In the
出力電流制御部114において、オペアンプ114dは、電圧V1及びV2のいずれか低い方と電圧V4とが一致するように、トランジスタ114eのゲート電圧を生成する。このとき、抵抗114cには、その抵抗値Rと電圧V3及びV4によって定まる電流I1(電流値I=(V4−V3)/R)が流れる。カレントミラー114fは、電流I1をミラーすることにより、基準電圧VREGの印加端から接地端へ流れる電流I2(電流値:I)を生成して電圧源117に出力する。
In the output
例えば、V1=(1/3)×VPBUS、V2=1V、V3=0.33Vである場合、端子電圧VPBUSが3Vよりも高いときには、V1>V2となるので、I=(1−0.33)/Rとなる。すなわち、電流値Iは端子電圧VPBUSに依らない固定値となる。一方、端子電圧VPBUSが3Vよりも低いときには、V1<V2となるので、I=(V1−0.33)/Rとなる。すなわち、電流値Iは端子電圧VPBUSに応じた可変値となる。なお、端子電圧VPBUSが1Vよりも低いときには、V1<0.33Vとなるので、I≒0となる。 For example, when V1 = (1/3) × VPBUS, V2 = 1V, and V3 = 0.33V, when the terminal voltage VPBUS is higher than 3V, V1> V2, and therefore I = (1−0.33). ) / R. That is, the current value I is a fixed value that does not depend on the terminal voltage VPBUS. On the other hand, when the terminal voltage VPBUS is lower than 3V, V1 <V2, so that I = (V1−0.33) / R. That is, the current value I is a variable value corresponding to the terminal voltage VPBUS. Note that when the terminal voltage VPBUS is lower than 1V, V1 <0.33V, and therefore I≈0.
電圧源117において、カレントミラー117cは、出力電流制御部114からの電流I2をミラーすることにより、入力電圧VINの印加端から抵抗117a及び117bを介して各々接地端へ流れる電流I3及びI4(電流値:I)を生成する。このとき、抵抗117a及び117bの第2端に各々現れる上限電圧VH及び下限電圧VLは、電流I3及びI4に応じた電圧値(VH=VIN−I×Ra、VL=VIN−I×Rb)となる。
In the
例えば、端子電圧VPBUSが3Vよりも高いときには、電流値Iが端子電圧VPBUSに依らない固定値となるので、上限電圧VH及び下限電圧VLも固定値(例えば、VH=VIN−190mV、VL=VIN−210mV)となる。一方、端子電圧VPBUSが3Vよりも低いときには、端子電圧VPBUSが低いほど電流値Iが小さくなるので、上限電圧VH及び下限電圧VLはそれぞれ入力電圧VINに近付いていく。なお、端子電圧VPBUSが1Vよりも低いときには、電流値Iがほぼ0Aとなるので、上限電圧VH及び下限電圧VLはそれぞれ入力電圧VINとほぼ等しくなる。 For example, when the terminal voltage VPBUS is higher than 3V, the current value I is a fixed value that does not depend on the terminal voltage VPBUS, so the upper limit voltage VH and the lower limit voltage VL are also fixed values (for example, VH = VIN-190 mV, VL = VIN). −210 mV). On the other hand, when the terminal voltage VPBUS is lower than 3V, the current value I decreases as the terminal voltage VPBUS decreases, so that the upper limit voltage VH and the lower limit voltage VL approach the input voltage VIN. Note that when the terminal voltage VPBUS is lower than 1V, the current value I is substantially 0 A, so that the upper limit voltage VH and the lower limit voltage VL are substantially equal to the input voltage VIN, respectively.
出力電流検出部110において、コンパレータ110aは、反転入力端(−)に印加される上限電圧VHと非反転入力端(+)に印加されるセンス電圧VSEを比較して、出力電流検出信号S1aを生成する。従って、出力電流検出信号S1aは、センス電圧VSEが上限電圧VHよりも低いときにローレベルとなり、センス電圧VSEが上限電圧VHよりも高いときにハイレベルとなる。言い換えると、出力電流検出信号S1aは、抵抗R1に流れる出力電流ILEDが下限設定値ILED_MIN(=(VIN−VH)/R1=(Ra/R1)×I)よりも小さくなったときに、ローレベルからハイレベルに立ち上がる。一方、コンパレータ110bは、非反転入力端(+)に印加される下限電圧VLと反転入力端(−)に印加されるセンス電圧VSEを比較して、出力電流検出信号S1bを生成する。従って、出力電流検出信号S1bは、センス電圧VSEが下限電圧VLよりも高いときにローレベルとなり、センス電圧VSEが下限電圧VLよりも低いときにハイレベルとなる。言い換えると、出力電流検出信号S1bは、抵抗R1に流れる出力電流ILEDが上限設定値ILED_MAX(=(VIN−VL)/R1=(Rb/R1)×I)よりも大きくなったときに、ローレベルからハイレベルに立ち上がる。
In the output
ドライバ部102は、出力電流検出信号S1a及びS1bに応じてトランジスタ101のオン/オフ制御を行う。より具体的に述べると、ドライバ部102は、出力電流検出信号S1aがハイレベルに立ち上がったときにトランジスタ101をオンとし、出力電流検出信号S1bがハイレベルに立ち上がったときにトランジスタ101をオフとする。
The
このようなオン/オフ制御を行うことにより、単位時間当たりの出力電流ILEDは、上限設定値ILED_MAXと下限設定値ILED_MINとの平均値ILED_AVE(=(ILED_MAX+ILED_MIN)/2)に維持される。 By performing such on / off control, the output current ILED per unit time is maintained at an average value ILED_AVE (= (ILED_MAX + ILED_MIN) / 2) of the upper limit set value ILED_MAX and the lower limit set value ILED_MIN.
図7は、端子電圧VPBUSと出力電流ILEDの設定値との相関図である。端子電圧VPBUSがアナログ可変範囲の上限値VAH(例えば3V)よりも高いときには、出力電流ILEDの設定値が100%(例えば、VH=VIN−190mV、VL=VIN−210mV)に設定される。このように、端子電圧VPBUSに不感領域を設けておくことにより、端子電圧VPBUSのハイレベル電圧(例えばVREG)に多少の変動が生じても、発光ダイオード列LEDの意図しない輝度変化を防止することができる。 FIG. 7 is a correlation diagram between the terminal voltage VPBUS and the set value of the output current ILED. When the terminal voltage VPBUS is higher than the upper limit value VAH (for example, 3 V) of the analog variable range, the set value of the output current ILED is set to 100% (for example, VH = VIN-190 mV, VL = VIN-210 mV). In this way, by providing a dead area in the terminal voltage VPBUS, even if a slight fluctuation occurs in the high level voltage (for example, VREG) of the terminal voltage VPBUS, an unintended luminance change of the light emitting diode array LED is prevented. Can do.
端子電圧VPBUSがアナログ可変範囲内(VAL<VPBUS<VAH)であるときには、端子電圧VPBUSが低いほど出力電流ILEDの設定値が引き下げられていく。例えば、周囲温度Taが高いほど抵抗値が小さくなる負特性サーミスタR7を外部端子T6に外付けしたアプリケーションであれば、図8で示したように、周囲温度Taが閾値温度Ta1よりも低い温度範囲において、出力電流ILEDの設定値を100%に維持する一方、周囲温度Taが閾値温度Ta1を上回る温度範囲では、周囲温度Taが高いほど出力電流ILEDの設定値を引き下げる機能(温度ディレーティング機能)を実現することが可能となる。 When the terminal voltage VPBUS is within the analog variable range (VAL <VPBUS <VAH), the lower the terminal voltage VPBUS, the lower the set value of the output current ILED. For example, in the case of an application in which a negative characteristic thermistor R7 whose resistance value decreases as the ambient temperature Ta increases is externally connected to the external terminal T6, a temperature range in which the ambient temperature Ta is lower than the threshold temperature Ta1 as shown in FIG. , While maintaining the set value of the output current ILED at 100%, in the temperature range where the ambient temperature Ta exceeds the threshold temperature Ta1, the function of lowering the set value of the output current ILED as the ambient temperature Ta increases (temperature derating function) Can be realized.
なお、端子電圧VPBUSの可変制御手法としては、負特性サーミスタR7を用いた温度ディレーティングだけでなく、例えば、外部端子T6を制御電圧の印加端にプルアップしておき、上記の制御電圧を任意に可変制御する手法が考えられる。このような手法によれば、例えば、バルブランプを模擬した発光ダイオード列LEDの点消灯制御を実現することが可能となる。 As a variable control method of the terminal voltage VPBUS, not only the temperature derating using the negative characteristic thermistor R7 but also, for example, the external terminal T6 is pulled up to the control voltage application terminal, and the above control voltage is arbitrarily set. It is possible to variably control. According to such a method, for example, it is possible to realize the on / off control of the light-emitting diode array LED simulating a bulb lamp.
端子電圧VPBUSがアナログ可変範囲の下限値VAL(先の例では1V)よりも低くなると、出力電流ILEDの設定値がほぼ0%となる。そして、端子電圧VPBUSがコンパレータ113bの閾値電圧Vth(例えば0.8V)を下回ると、プロテクトバス信号S16がローレベルとなるので、ドライバ部102がシャットダウンされて出力電流ILEDが完全に0となる。
When the terminal voltage VPBUS is lower than the lower limit value VAL (1 V in the previous example) of the analog variable range, the set value of the output current ILED becomes almost 0%. When the terminal voltage VPBUS falls below the threshold voltage Vth (for example, 0.8 V) of the
なお、端子電圧VPBUSのアナログ可変範囲は、コンパレータ113bの閾値電圧Vthを跨がないように設定することが望ましい。例えば、図7では、閾値電圧Vthが比較的低い電圧値(例えば0.8V)に設定されていることに鑑み、Vth<VAL<VAHとなるように、端子電圧VPBUSのアナログ可変範囲を設定しているが、仮に、閾値電圧Vthが比較的高い電圧値に設定されている場合には、VAL<VAH<Vthとなるように、端子電圧VPBUSのアナログ可変範囲を設定することも可能である。
The analog variable range of the terminal voltage VPBUS is desirably set so as not to cross the threshold voltage Vth of the
また、端子電圧VPBUSがマスク電圧Vmaskを下回る場合には、LEDオープン検出動作をマスクすることが望ましい。このような構成とすることにより、出力電流ILEDを意図的に小さく絞ったことに起因して、センス電圧VSEが上昇した場合であっても、これをLEDオープンによるものと誤検出することがなくなる。 Further, when the terminal voltage VPBUS is lower than the mask voltage Vmask, it is desirable to mask the LED open detection operation. With such a configuration, even when the sense voltage VSE rises due to the intentional reduction of the output current ILED, this is not erroneously detected as being due to LED open. .
上記したように、本構成例のIC100によれば、単一の外部端子T6を用いてデジタル信号(プロテクトバス信号)とアナログ信号(出力電流制御信号)の両方を取り扱うことができるので、外部端子数を削減することが可能となる。
As described above, according to the
<車両、LEDランプモジュール>
IC100は、例えば、図9A及び図9Bで示すように、車両Xのヘッドライト(ハイビーム/ロービーム/スモールランプ/フォグランプなどを適宜含む)X1、白昼夜走行(DRL)用光源X2、テールランプ(スモールランプやバックランプ等を適宜含む)X3、ストップランプX4、及び、ターンランプX5などの駆動手段として好適に用いることができる。なお、IC100は、駆動対象となるLEDと共にLEDランプモジュール(図10AのLEDヘッドライトモジュールY1、図10BのLEDターンランプモジュールY2、及び、図10CのLEDリアランプモジュールY3など)として提供されるものであってもよいし、LEDとは独立にIC単体として提供されるものであってもよい。
<Vehicle, LED lamp module>
For example, as shown in FIGS. 9A and 9B, the
<その他の変形例>
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態では、本発明を車両用LEDドライバICに適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、デジタル信号とアナログ信号の両方を取り扱う半導体装置全般に広く適用することが可能である。
<Other variations>
The configuration of the present invention can be variously modified within the scope of the present invention in addition to the above embodiment. For example, in the above embodiment, the configuration in which the present invention is applied to an LED driver IC for a vehicle is described as an example. However, the application target of the present invention is not limited to this, and a digital signal and an analog signal It can be widely applied to all semiconductor devices that handle both.
また、上記実施形態では、デジタル信号の入出力を行う外部端子とアナログ信号の入力を受け付ける外部端子とを共用する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、デジタル信号の入力及び出力の一方のみを行う外部端子とアナログ信号の入力を受け付ける外部端子とを共用する構成としても構わない。 In the above-described embodiment, the description has been given by taking as an example a configuration in which an external terminal that inputs and outputs digital signals and an external terminal that receives analog signals are input, but the configuration of the present invention is not limited thereto. For example, an external terminal that performs only one of input and output of a digital signal and an external terminal that receives an input of an analog signal may be shared.
このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 As described above, the above embodiments are examples in all respects and should not be considered to be restrictive, and the technical scope of the present invention is not the description of the above embodiments, but the claims. It is to be understood that all changes that come within the scope of the claims, are equivalent in meaning to the claims, and fall within the scope of the claims.
本発明は、半導体装置の外部端子数を削減するために利用することが可能である。 The present invention can be used to reduce the number of external terminals of a semiconductor device.
100 車両用LEDドライバIC(半導体装置)
101 Nチャネル型MOS電界効果トランジスタ(出力トランジスタ)
102 ドライバ部
103 CRタイマ部
104 基準電圧生成部
105 減電圧検出部
106 温度異常検出部
107 過電流検出部
108 LEDオープン検出部
109 LEDショート検出部
110 出力電流検出部
110a、110b コンパレータ
111 保護ロジック部
112 Nチャネル型MOS電界効果トランジスタ
113 入力バッファ部
113a オペアンプ
113b コンパレータ
113c 電圧源
114 出力電流制御部
114a〜114c 抵抗
114d オペアンプ
114e Nチャネル型MOS電界効果トランジスタ
114f カレントミラー
114g、114h 電圧源
115、116、117 電圧源
117a、117b 抵抗
117c カレントミラー
T1〜T8 外部端子
E1 バッテリ
LED 発光ダイオード列
SW1、SW2 スイッチ
D1〜D3 ダイオード
D4、D5 ツェナダイオード
R1〜R6 抵抗
R7 負特性サーミスタ
C1〜C3 コンデンサ
L1 コイル
P1 Pチャネル型MOS電界効果トランジスタ
N1 Nチャネル型MOS電界効果トランジスタ
X 車両
X1 ヘッドライト
X2 白昼夜走行(DRL)用光源
X3 テールランプ
X4 ストップランプ
X5 ターンランプ
Y1 LEDヘッドライトモジュール
Y2 LEDターンランプモジュール
Y3 LEDリアランプモジュール
100 Vehicle LED Driver IC (Semiconductor Device)
101 N-channel MOS field effect transistor (output transistor)
DESCRIPTION OF
Claims (10)
前記外部端子の端子電圧をデジタル信号として処理するデジタル信号処理部と、
前記端子電圧をアナログ信号として処理するアナログ信号処理部と、
負荷への出力電流を生成する出力電流生成部と、
異常の有無を監視して異常検出信号を生成する異常検出部と、
を有し、
前記アナログ信号処理部は、前記端子電圧の電圧値に応じて前記出力電流の目標値を可変制御する出力電流制御部を含み、
前記デジタル信号処理部は、
前記外部端子と接地端との間を導通/遮断するトランジスタと、
前記端子電圧と所定の閾値電圧とを比較し、その比較結果を前記デジタル信号として出力するコンパレータと、
前記異常検出信号及び前記デジタル信号に応じて前記トランジスタをオン/オフさせる保護ロジック部と、
を含み、
前記保護ロジック部は、前記端子電圧が前記閾値電圧よりも低いときには、前記外部端子と前記接地端との間を前記トランジスタにより導通させて、前記端子電圧を接地電圧とし、前記端子電圧が前記閾値電圧よりも高いときには、前記外部端子と前記接地端との間を前記トランジスタにより遮断させて、前記出力電流制御部が前記端子電圧の電圧値に応じて前記出力電流の目標値を可変制御し得る状態とする、
ことを特徴とする半導体装置。 An external terminal,
A digital signal processor that processes the terminal voltage of the external terminal as a digital signal;
An analog signal processing unit for processing the terminal voltage as an analog signal;
An output current generator for generating an output current to the load;
An abnormality detection unit that monitors the presence or absence of an abnormality and generates an abnormality detection signal;
I have a,
The analog signal processing unit includes an output current control unit that variably controls a target value of the output current according to a voltage value of the terminal voltage,
The digital signal processor is
A transistor that conducts / cuts off between the external terminal and the ground terminal;
A comparator that compares the terminal voltage with a predetermined threshold voltage and outputs the comparison result as the digital signal;
A protection logic unit for turning on / off the transistor according to the abnormality detection signal and the digital signal;
Including
When the terminal voltage is lower than the threshold voltage, the protection logic unit causes the transistor to conduct between the external terminal and the ground terminal, thereby setting the terminal voltage as a ground voltage, and the terminal voltage is the threshold voltage. When the voltage is higher than the voltage, the external terminal and the ground terminal are blocked by the transistor, and the output current control unit can variably control the target value of the output current according to the voltage value of the terminal voltage. State
A semiconductor device.
前記第1抵抗の第1端は、前記オペアンプの出力端に接続されており、前記第1抵抗の第2端は、前記第2抵抗の第1端に接続されており、前記第2抵抗の第2端は、前記接地端に接続されており、前記オペアンプの第1非反転入力端は、前記第1抵抗と前記第2抵抗との接続ノードに接続されており、前記オペアンプの第2非反転入力端は、前記第1電圧源の正極端に接続されており、前記第1電圧源の負極端は、前記接地端に接続されており、前記オペアンプの反転入力端は、前記Nチャネル型MOS電界効果トランジスタのソース及びバックゲートに接続されており、前記オペアンプの出力端は、前記Nチャネル型MOS電界効果トランジスタのゲートに接続されており、前記Nチャネル型MOS電界効果トランジスタのソース及びバックゲートは、前記第3抵抗の第1端に接続されており、前記第3抵抗の第2端は、前記第2電圧源の正極端に接続されており、前記第2電圧源の負極端は、前記接地端に接続されており、前記Nチャネル型MOS電界効果トランジスタのドレインは、前記カレントミラーの入力端に接続されており、前記カレントミラーの出力端から出力される電流に応じて前記出力電流の目標値が可変制御される、
ことを特徴とする請求項1に記載の半導体装置。 The output current control unit includes a first resistor, a second resistor, a third resistor, an operational amplifier, an N-channel MOS field effect transistor, a current mirror, a first voltage source, and a second voltage source. Including
The first end of the first resistor is connected to the output end of the operational amplifier, the second end of the first resistor is connected to the first end of the second resistor, and the second resistor A second terminal is connected to the ground terminal, and a first non-inverting input terminal of the operational amplifier is connected to a connection node between the first resistor and the second resistor. The inverting input terminal is connected to the positive terminal of the first voltage source, the negative terminal of the first voltage source is connected to the ground terminal, and the inverting input terminal of the operational amplifier is the N-channel type. The operational amplifier is connected to the source and back gate of the MOS field effect transistor, and the output terminal of the operational amplifier is connected to the gate of the N channel MOS field effect transistor. The gate is connected to the first end of the third resistor, the second end of the third resistor is connected to the positive end of the second voltage source, and the negative end of the second voltage source is And the drain of the N-channel MOS field effect transistor is connected to the input end of the current mirror, and the output according to the current output from the output end of the current mirror. The target value of current is variably controlled.
The semiconductor device according to claim 1.
前記LEDに出力電流を供給する請求項1〜請求項7のいずれか一項に記載の半導体装置と、
を有することを特徴とするLED照明装置。 LED [light emitting diode]
The semiconductor device according to claim 1, wherein an output current is supplied to the LED.
LED lighting device characterized by having.
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