JP6123891B2 - 光論理回路 - Google Patents

Description

本発明は、光論理回路に関する。

従来より、光信号に基づき論理演算を行う光論理回路の開発が進められているが、既存の光論理回路に採用されている光論理ゲートは、通常、非線形光学効果を利用して論理演算を行うものとなっている。

そのため、既存の光論理回路は、波長の異なる多数の光信号を入力すると、クロストークにより、各波長の光信号に基づく論理演算が正確に行われないものとなっている。

特表２０１０−５３４８６８号公報

開示の技術の課題は、波長の異なる複数の光信号を入力して、各光信号に対する論理演算を並列的に行わせることが出来る光論理回路を提供することにある。

開示の技術の一観点による光論理回路は、
標準光パルスと同波長且つ同強度のＯＮパルス、前記標準光パルスをＯＦＦ変調したＯＦＦパルスのいずれかであるデータパルスが入力される光論理回路において、
前記入力されたデータパルスを固定端反射させ、前記固定端反射させたデータパルスと、前記標準光パルスとを合波して出力するＮＯＴ回路を、備える。

開示の技術の一観点による光論理回路は、波長の異なる複数の光信号を入力して、各光信号に対する論理演算を並列的に行わせることが出来る。

図１は、第１実施形態に係る光論理回路の構成図である。 図２は、光論理回路に光信号を供給するために使用できる第１信号生成装置の構成図である。 図３は、第１実施形態に係る光論理回路に入力される光信号、及び、第１実施形態に係る光論理回路から出力される光信号の説明図である。 図４は、光論理回路に光信号を供給するために使用できる第２信号生成装置の構成図である。 図５は、第１実施形態に係る光論理回路に入力される光信号、及び、第１実施形態に係る光論理回路から出力される光信号の説明図である。 図６は、第１実施形態に係る光論理回路に使用されているＡＮＤ回路の構成図である。 図７は、第１実施形態に係る光論理回路に使用されているＸＯＲ回路の構成図である。 図８は、第１実施形態に係る光論理回路に使用されているＮＯＴ回路の構成図である。 図９は、第１実施形態に係る光論理回路に使用されているＯＲ回路の構成図である。 図１０は、出力レベル調整部の構成例の説明図である。 図１１は、第２ＯＲ回路の構成図である。 図１２は、第２ＮＯＴ回路の構成図である。 図１３は、ハーフミラー部の説明図である。 図１４は、第２ＯＲ回路の機能の説明図である。 図１５は、第２ＯＲ回路用の出力レベル調整部の構成例の説明図である。 図１６は、第２ＮＯＴ回路の機能の説明図である。 図１７は、第３実施形態に係る光論理回路の構成図である。 図１８は、第３実施形態に係る光論理回路の機能の説明図である。 図１９は、第４実施形態に係る光論理回路の構成図である。 図２０は、光マルチプレクサの構成例の説明図である。 図２１は、光デマルチプレクサの構成例の説明図である。 図２２は、光Ｄ−ＦＦの構成例の説明図である。 図２３は、光Ｄ−ＦＦの構成例の説明図である。 図２４は、図２２の光Ｄ−ＦＦに関するタイミングチャートである。 図２５は、光ＲＳ−ＦＦの構成例の説明図である。 図２６は、光ＲＳ−ＦＦに関するタイミングチャートである。 図２７は、光論理回路に搭載できる位相調整回路の構成例の説明図である。 図２８は、光論理回路に搭載できる位相調整回路の構成例の説明図である。 図２９は、位相調整回路を備えた第２ＯＲ回路及び第２ＮＯＴ回路の主要部分の構成の説明図である。

以下、開示の技術の実施の形態について、図面を参照して詳細に説明する。

《第１実施形態》
図１に、第１実施形態に係る光論理回路の概略構成を示す。

本実施形態に係る光論理回路は、１組（２個）のｎ（例えば、８）ビットデータの加算演算を行わせることや、ｍ（≧２）組のｎビットデータの加算演算を同時に行わせることが出来る回路である。図１に示してあるように、光論理回路は、入力ポート３０Ａ〜３０Ｃ、光セレクタ１０Ａ及び１０Ｂ、ｎ個の加算器２０₁〜２０_n、光合波器２９及び出力ポート３２を備える。

本実施形態に係る光論理回路の詳細を説明する前に、ここで、光論理回路の利用法を、１組のｎビットデータの加算演算を行わせる場合と、ｍ組のｎビットデータの同時加算演算を行わせる場合とに分けて、説明しておくことにする。

１組のｎビットデータ（以下、データＡ，Ｂと表記する）の加算演算を光論理回路に行わせる場合、光論理回路には、例えば、図２に示した構成を有する第１光信号生成装置が接続される。

この第１光信号生成装置は、出力ポート６８Ａ〜６８Ｃが、それぞれ、光論理回路の入力ポート３０Ａ〜３０Ｃと接続される装置である。図２に示してあるように、第１光信号生成装置は、出力ポート６８Ａ〜６８Ｃ以外の構成要素として、連続パルス生成源６１、光分波器６２、光変調器（“ＭＯＤ”）６５Ａ及び６５Ｂを、備える。

連続パルス生成源６１（以下、生成源６１とも表記する）は、所定波長、所定強度且つ所定パルス幅の光パルスが時間Ｔ（通常、１ｎｓｅｃ以下）毎に含まれる連続パルス列を生成するユニットである。

光分波器６２は、生成源６１が出力する連続パルス列を、強度比が１：１：Ｎ_NOTの第１変調対象パルス列、第２変調対象パルス列、第０パルス列に分けるデバイスである。ここで、Ｎ_NOTとは、光論理回路内に存在するＮＯＴ回路２５（図６〜図８参照；詳細は後述）の数のことである。尚、本実施形態に係る光論理回路は、後述するように、１４ｎ個のＮＯＴ回路２５を備える。従って、本実施形態におけるＮ_NOTは、１４ｎである。

光分波器６２の、第１変調対象パルス列、第２変調対象パルス列、第０パルス列が出力される接続部は、それぞれ、光ファイバー等の光伝送路により、光変調器６５Ａ、光変調器６５Ｂ、出力ポート６８Ｃと接続されている。

光変調器６５Ａは、第１変調対象パルス列を、データＡ（ｎビットデータＡ）を表す光信号となるようにＯＮ／ＯＦＦ変調するための変調器である。光変調器６５Ｂは、第２変調対象パルス列を、データＢを表す光信号となるようにＯＮ／ＯＦＦ変調するための変調器である。ここで、『パルス列をデータＸを表す光信号となるようにＯＮ／ＯＦＦ変調する』とは、『データＸの、値が０のビットに対応する各光パルスの強度がほぼ０となり、他ビットに対応する各光パルスの強度が変わらないようにパルス列を変調する』ということである。各光変調器６５（６５Ａ、６５Ｂ）による変調対象パルス列の変調は、データＸの第１ビット（最下位ビット）側から順々に周期Ｔで行われる。

図２に示してあるように、光変調器６５Ａの出力、光変調器６５Ｂの出力は、それぞれ、出力ポート６８Ａ、出力ポート６８Ｂに入力されている。従って、出力ポート６８Ａ、出力ポート６８Ｂからは、それぞれ、データＡを表す光信号、データＢを表す光信号が出力される。

以上、第１光信号生成装置の概略構成を説明したが、第１光信号生成装置は、通常、以下の条件１、２を満たすように、設計・製造される。
・条件１：生成源６１・出力ポート６８Ａ間の光信号経路の光路長（光学距離）と、生成源６１・出力ポート６８Ｂ間の光信号経路の光路長と、生成源６１・出力ポート６８Ｃ間の光信号経路の光路長とが、一致
・条件２：生成源６１・光変調器６５Ａ間の光信号経路の光路長と、生成源６１・光変調器６５Ｂ間の光信号経路の光路長とが、一致
以下、第１光信号生成装置が、通常、上記条件１、２を満たすように製造される理由を説明する。

尚、以下の説明において、データパルス列Ｄ[Ｘ]（又は単にＤ［Ｘ］；Ｘ＝Ａ，Ｂ等）とは、データＸを表す光信号のことである。Ｉｓとは、第１及び第２変調対象パルス列中の各光パルスの強度と、ほぼ一致する（伝送損失等を無視すれば一致する）強度のことである。ＯＦＦパルス、ＯＮパルス、データパルスとは、それぞれ、強度がほぼ０の光パルス、強度がほぼＩｓの光パルス、ＯＦＦパルス又はＯＮパルスのことである。Ｄ[Ｘ]の第ｋ（ｋ＝１〜ｎ）パルスとは、データＸの第ｋビットの値を表しているデータパルスのことである。『複数の光パルスが同時に入力される』とは、『複数の光パルスが、それらの間の位相差が、光論理回路の規模に基づき定められる値（例えば、π／２０ラジアン）以下となる入力タイミングで入力される』ということである。

本実施形態に係る光論理回路は、データＡ、Ｂの加算演算時に以下の条件を満たす光信号を入力して使用する回路として構成されている。
条件ｉ：入力ポート３０Ａに、Ｄ[Ａ]の第１パルス〜第ｎパルスが、第１パルスから順々に周期Ｔ（Ｔは、第０パルス列、第１変調対象パルス列及び第２変調対象パルス列のパルス周期）で入力される。
条件ii：Ｄ[Ａ]の第ｋ（ｋ＝１〜ｎ）パルスの入力ポート３０Ａへの入力と同時に、Ｄ[Ｂ]の第ｋパルス、第０パルス列中の或る光パルスが、それぞれ、入力ポート３０Ｂ、入力ポート３０Ｃに入力される。
条件iii：Ｄ[Ａ]の第１〜第ｎパルスが入力されている間に光論理回路に入力される光パルス群が互いに可干渉である。

これらの条件ｉ〜iiiを満たす光信号を光論理回路に供給できる装置としては様々なものが考えられる。ただし、上記した条件１を満たすようにしておけば、以下の３種の光パルスを時間Ｔ毎にほぼ同時に光論理回路に供給できる第１光信号生成装置を実現できる。
（１）生成源６１から或る時刻に出力された光パルスＰ０から、光分波器６２により第１変調対象パルス列の要素として生成された光パルスＰ１の光変調器６５ＡによるＯＮ／ＯＦＦ変調結果
（２）光パルスＰ０から、光分波器６２により第２変調対象パルス列の要素として生成された光パルスＰ２の光変調器６５ＢによるＯＮ／ＯＦＦ変調結果
（３）光パルスＰ０から、光分波器６２により第０連続パルス列の要素として生成された光パルスＰ３
すなわち、上記した条件１を満たすように第１光信号生成装置を製造しておけば、条件ｉ〜iiiを満たす，干渉性が極めて高い３種の光パルスを光論理回路に供給できる。

そして、上記条件２も満たすように第１光信号生成装置を製造しておけば、光変調器６５Ａ及び光変調器６５Ｂ用の制御装置として、光変調器６５Ａの制御と光変調器６５Ｂの制御とを同時に開始する装置（つまり、簡単に実現できる装置）を使用できる。

そのため、第１光信号生成装置は、通常、上記条件１及び２を満たすように製造されるのである。

尚、以下に記す３種の光パルスも可干渉なものとなる。
（α）生成源６１から或る時刻に出力された光パルスＰ０から、第１変調対象パルス列の要素として光分波器６２により生成された光パルスの光変調器６５ＡによるＯＮ／ＯＦＦ変調結果
（β）光パルスＰ０との出力時間差が、過度に大きくない（例えば、数Ｔから数十Ｔ程度の）光パルスから、第２変調対象パルス列の要素として光分波器６２により生成された光パルスの光変調器６５ＢによるＯＮ／ＯＦＦ変調結果
（γ）光パルスＰ０との出力時間差が、過度に大きくない光パルスから、第３連続パルス列の要素として光分波器６２により生成された光パルス
さらに、上記した条件２を満たしていなくても、光変調器６５Ａ及び６５Ｂの制御タイミングを調整すれば（異ならせれば）、（１）と（２）の光パルス（又は、（α）と（β）の光パルス）を光論理回路に同時に入力することが出来る。

従って、光論理回路にデータＡ、Ｂの加算演算を行わせる場合に使用する第１光信号生成装置を、条件１及び／又は条件２を満たさない装置としておくことも出来る。

次に、データＡ，Ｂの加算演算を光論理回路に行わせる場合に、光論理回路の出力ポート３２に接続される装置について説明する。

詳細については後述するが、図３に示してあるように、光論理回路にＤ[Ａ]、Ｄ[Ｂ]及び第０パルス列（以下、ＰＴ０とも表記する）を入力した場合、出力ポート３２からは、“Ａ＋Ｂ”を表すデータパルス列Ｄ[Ａ＋Ｂ]が出力される。尚、図３における各データパルス列波形は、ＯＮパルス、ＯＦＦパルスを、それぞれ、実線、点線で示したものである。また、各データパルス列波形は、時間的に先に入力／出力されるデータパルスを右側に示したものとなっている。

従って、データＡ，Ｂの加算演算を光論理回路に行わせる場合、光論理回路の出力ポート３２には、データパルス列（つまり、ＯＮ／ＯＦＦ変調された連続パルス列）をデジタルデータに変換できる光・電気変換装置が接続される。この光・電気変換装置としては、例えば、ＰＤ（フォトダイオード）により出力ポート３２から出力される各光パルスの強度を測定して閾値（例えば、Ｉｓ／２）と比較することにより、データパルス列をｎビットデータ（通常、パラレルデータ）に変換する装置が使用される。

次に、ｍ組のデータＡｋ，Ｂｋ（ｋ＝１〜ｍ）の同時加算演算を行わせる場合における光論理回路の利用法を説明する。

ｍ組のデータＡｋ，Ｂｋ（ｋ＝１〜ｍ）の同時加算演算を光論理回路に行わせる場合、光論理回路の入力ポート３０Ａ〜３０Ｃには、例えば、図４に示した構成を有する第２光信号生成装置が接続される。

この第２光信号生成装置は、出力ポート７８Ａ〜７８Ｃが、それぞれ、光論理回路の入力ポート３０Ａ〜３０Ｃに接続される装置である。図４に示してあるように、第２光信号生成装置は、出力ポート７８Ａ〜７８Ｃ以外の構成要素として、多波長連続パルス生成源７１、光分波器７２、ＷＤＭ（波長分割多重）光分波器７３、及び、光分波器７４₁〜７４_mを備える。また、第２光信号生成装置は、光変調器７５Ａ₁〜７５Ａ_m、光変調器７５Ｂ₁〜７５Ｂ_m、光合波器７６Ａ及び７６Ｂも、備える。

多波長連続パルス生成源７１は、パルス周期がＴであり、波長が互いに異なるｍ個の連続パルス列を同時に生成・出力するユニットである。この多波長連続パルス生成源７１としては、通常、光パルスが現れるタイミングが一致し、強度が大きく異ならないｍ個の連続パルス列を出力するものが使用される。以下、多波長連続パルス生成源７１が出力するｍ個の連続パルス列の波長のことを、λ１〜λｍと表記する。また、多波長連続パルス生成源７１のことを、生成源７１と表記し、生成源７１が出力する光信号等の，ｍ個のパルス列が重畳された光信号のことを、複合パルス列と表記する。

光分波器７２は、生成源７１から出力される複合パルス列を、強度比が２：Ｎ_NOTの２つの複合パルス列に分けるデバイスである。

光分波器７２からの，強度比がＮ_NOTの方の複合パルス列は、光ファイバー等の光伝送路により出力ポート７８Ｃに供給される。また、光分波器７２からの，強度比が１の方の複合パルス列は、光ファイバー等の光伝送路によりＷＤＭ光分波器７３に供給される。

ＷＤＭ光分波器７３は、光分波器７２から供給される複合パルス列を、波長λ１〜λｍのｍ個の連続パルス列に分ける光分波器である。ＷＤＭ光分波器７３により分波された波長λｋ（ｋ＝１〜ｍ）の連続パルス列は、光分波器７４_kに供給される。そして、波長λｋの連続パルス列は、光分波器７４_kにより強度がほぼ等しい第１変調対象パルス列と第２変調対象パルス列とに分けられて、光変調器７５Ａ_kと光変調器７５Ｂ_kとに供給される。

光変調器７５Ａ_k（ｋ＝１〜ｍ）は、波長λｋの第１変調対象パルス列を、データＡｋを表す光信号となるようにＯＮ／ＯＦＦ変調するためのデバイスである。波長λｋの第１変調対象パルス列は、光変調器７５Ａ_kにより、Ｄ[Ａｋ]（データＡｋを表すデータパルス列）に変調されて光合波器７６Ａに供給される。

光変調器７５Ｂ_k（ｋ＝１〜ｍ）は、波長λｋの第２変調対象パルス列を、データＢｋを表す光信号となるようにＯＮ／ＯＦＦ変調するためのデバイスである。波長λｋの第２変調対象パルス列は、光変調器７５Ｂ_kにより、Ｄ［Ｂｋ]に変調されて光合波器７６Ｂに供給される。

光合波器７６Ａは、光変調器７５Ａ₁〜７５Ａ_mからのデータパルス列Ｄ[Ａ１]〜Ｄ[Ａｍ]を合波して合波結果（つまり、Ｄ[Ａ１]〜Ｄ[Ａｍ]が重畳された複合パルス列）を出力ポート７８Ａに供給するデバイスである。光合波器７６Ｂは、光変調器７５Ｂ₁〜７５Ｂ_mからのデータパルス列Ｄ［Ｂ１］〜Ｄ［Ｂｍ］を合波して合波結果を出力ポート７８Ｂに供給するデバイスである。

また、この第２光信号生成装置は、通常、以下の条件３、４を満たすように、設計・製造される。
条件３：生成源７１・出力ポート７８Ａ間の各光変調器７５Ａを経由する光信号経路の光路長と、生成源７１・出力ポート７８Ｂ間の各光変調器７５Ｂを経由する光信号経路の光路長と、生成源７１・出力ポート７８Ｃ間の光信号経路の光路長とが、一致
条件４：生成源７１と各光変調器７５Ａとの間の光信号経路の光路長と、生成源７１と各光変調器７５Ｂとの間の光信号経路の光路長とが、一致
条件３，４を満たすように第２光信号生成装置が設計・製造される理由は、第１光信号生成装置が条件１，２を満たすように設計・製造される理由と同様のものである。そのため、当該理由の詳細説明は省略する。

以上、説明した第２信号生成装置の構成から明らかなように、ｍ組のデータＡｋ，Ｂｋ（ｋ＝１〜ｍ）の同時加算演算を光論理回路に行わせる場合、光論理回路の入力ポート３０Ａ〜３０Ｃには、図５に模式的に示したような光信号が入力される。

すなわち、入力ポート３０Ａには、Ｄ［Ａ１］〜Ｄ［Ａｍ］が重畳された複合パルス列が入力される。また、入力ポート３０Ｂには、Ｄ［Ｂ１］〜Ｄ［Ｂｍ］が重畳された複合パルス列が、Ｄ［Ｂ１］〜Ｄ［Ｂｍ］の第１パルスの入力時刻が、Ｄ［Ａ１］〜Ｄ［Ａｍ］の第１パルスの入力時刻と一致するタイミングで、入力される。また、入力ポート３０Ｃには、互いに波長が異なるｍ個の第０パルス列ＰＴ０が重畳された複合パルス列が、特定の光パルスの入力時刻が各データパルス列の第１パルスの入力時刻と一致するタイミングで入力される。

次に、ｍ組のデータＡｋ，Ｂｋ（ｋ＝１〜ｍ）の同時加算演算を光論理回路に行わせる場合に、光論理回路の出力ポート３２に接続される装置について説明する。

ｍ組のデータＡｋ，Ｂｋの同時加算演算を光論理回路に行わせた場合、光論理回路の出力ポート３２からは、図５に模式的に示してあるように、波長が互いに異なるｍ個のＤ[Ａ１＋Ｂ１]〜Ｄ[Ａｍ＋Ｂｍ]が重畳された光信号（複合パルス列）が出力される。

従って、この場合、出力ポート３２には、出力ポート３２から出力される光信号を波長λ１〜λｍのｍ個のデータパルス列に分けるＷＤＭ光分波器と、当該ｍ個のデータパルス列をデジタルデータに変換するｍ個の光・電気変換装置とを含む装置が接続される。尚、当該装置中の光・電気変換装置としては、既に説明したように、例えば、ＰＤにより各光パルスの強度を測定して閾値と比較することにより、データパルス列をｎビットのパラレルデータに変換する装置を使用することが出来る。

図１に戻って、第１実施形態に係る光論理回路の構成及び機能を説明する。尚、以下の説明において、接続部（接続部１１、接続部２１−１等）とは、光論理回路の各種構成要素（セレクタ１０、ＸＯＲ回路２２、ＡＮＤ回路２３等）の設計上の境界のことである。従って、接続部の中には、他の部材を接続するためにわざわざ製造されない部分（換言すれば、導波路等の光伝送路の一部として製造される部分）も含まれる。

図１に示してあるように、光論理回路の入力ポート３０Ａ、入力ポート３０Ｂは、それぞれ、光セレクタ１０Ａの接続部１１、光セレクタ１０Ｂの接続部１１と接続されている。

光セレクタ１０Ａは、接続部１１と接続部１２₁〜１２_nとを有し、接続部１１から入力された光の出力先（接続部１２₁〜１２_nのいずれか）を、電気的な制御信号（図示略）により指定できるデバイスである。光セレクタ１０Ａの各接続部１２_k（ｋ＝１〜ｎ）は、接続部１１に入力された各光パルス（データパルス）が、或る時間ｔ０で加算器２０_kの接続部２１−１に到達する光路長の光伝送路により加算器２０_kと接続される。

光セレクタ１０Ｂも、接続部１１と接続部１２₁〜１２_nとを有し、接続部１１に入力された光の出力先を、制御信号により指定できるデバイスである。光セレクタ１０Ｂの各接続部１２_k（ｋ＝１〜ｎ）は、接続部１１に入力された各光パルス（データパルス）が、上記した時間ｔ０で加算器２０_kの接続部２１−２に到達する光路長の光伝送路により加算器２０_kと接続される。

既に説明したように、データＡ，Ｂの加算演算を光論理回路に行わせる場合（図３参照）、入力ポート３０Ａ、３０Ｂには、それぞれ、Ｄ[Ａ]、Ｄ［Ｂ］が入力される。

データＡ，Ｂの加算演算を光論理回路に行わせる場合、光セレクタ１０Ａは、Ｄ[Ａ]の第ｋ（ｋ＝１〜ｎ）パルスが接続部１２_kから出力されるように制御され、光セレクタ１０Ｂは、Ｄ［Ｂ］の第ｋパルスが接続部１２_kから出力されるように制御される。尚、光セレクタ１０（１０Ａ，１０Ｂ）を上記のように動作させるための制御としては、通常、『光セレクタ１０に対して、時間Ｔ毎に、入力光の出力先を次の出力先に切り替えることを指示する制御』が行われる。

一方、ｍ組のｎビットデータの同時加算演算を光論理回路に行わせる場合、光セレクタ１０Ａは、Ｄ［Ａ１］〜Ｄ［Ａｍ］の総計ｍ個の第ｋ（ｋ＝１〜ｎ）パルスが接続部１２_kから出力されるように制御される。また、光セレクタ１０Ｂは、Ｄ［Ｂ１］〜Ｄ［Ｂｍ］の総計ｍ個の第ｋパルスが接続部１２_kから出力されるように制御される。

ただし、Ｄ［Ａ１］〜Ｄ［Ａｍ］の総計ｍ個の第ｋパルスは、それらが重畳された光信号（以下、複合パルスとも表記する）として、入力ポート３０Ａに入力される（図５参照）。また、Ｄ［Ｂ１］〜Ｄ［Ｂｍ］の総計ｍ個の第ｋパルスも、それらが重畳された複合パルスとして、入力ポート３０Ｂに入力される。従って、ｍ組のｎビットデータの同時加算演算、１組のデータＡ，Ｂの加算演算のいずれを光論理回路に行わせる場合にも、各光セレクタ１０に対しては、同じ制御が行われる。

光論理回路（図１）内には、入力ポート３０Ｃに単独で入力された第０パルス列ＰＴ０や、入力ポート３０Ｃに重畳されて入力されたｍ個の第０パルス列ＰＴ０を、Ｎ_NOT個のほぼ同強度の光信号に分けるための複数の光分波器（図示略）が設けられている。

以下、入力ポート３０Ｃに単独で入力された１個の第０パルス列ＰＴ０を、Ｎ_NOT個のほぼ同強度の光信号に分けた各光信号のことを、標準パルス列ＰＴと表記する。入力ポート３０Ｃに重畳されて入力されたｍ個の第０パルス列ＰＴ０を、Ｎ_NOT個のほぼ同強度の光信号に分けた各光信号のことを、複合標準パルス列ＰＴと表記する。また、複合標準パルス列ＰＴに含まれる各波長の連続パルス列のことを、標準パルス列ＰＴと表記する。

さらに、Ｄ［Ｘ１］〜Ｄ［Ｘｍ］が重畳された複合パルス列のことを、複合データパルス列と表記する。尚、既に説明したように、或る波長の第０パルス列の強度は、同一波長のデータパルス列の強度のほぼＮ_NOT倍である。従って、標準パルス列ＰＴは、各光パルスの強度がほぼＩｓとなっているパルス列である。

図１に示してある回路構成から明らかなように、加算器２０_k（ｋ＝１〜ｎ）は、基本的には、電子回路用の全加算器のＸＯＲゲート、ＡＮＤゲート、ＯＲゲートを、夫々、ＸＯＲ回路２２、ＡＮＤ回路２３、ＯＲ回路２４に置換した回路である。

図６、図７に、夫々、ＡＮＤ回路２３、ＸＯＲ回路２２の構成を示す。

これらの図に示してあるように、ＡＮＤ回路２３（図６）、ＸＯＲ回路２２（図７）は、いずれも、ＮＯＴ回路２５（２５₁等）とＯＲ回路２４（２４₁等）とを組み合わせた回路となっている。

そのため、ＸＯＲ回路２２及びＡＮＤ回路２３の詳細を説明する前に、ＮＯＴ回路２５及びＯＲ回路２４の構成及び機能を説明することにする。

図８に、ＮＯＴ回路２５の構成を示す。この図８に示してあるように、ＮＯＴ回路２５は、３つの接続部２５ａ−１〜２５ａ−３と、ミラー２５ｂと、光合波器２５ｃと、光伝送路２５ｄ−１及び２５ｄ−２とを、備える。

接続部２５ａ−１、２５ａ−２は、夫々、データパルス列又は複合データパルス列、標準パルス列ＰＴ又は複合標準パルス列ＰＴが入力される部分である。尚、既に説明（定義）したように、複合データパルス列とは、Ｄ［Ｘ１］〜Ｄ［Ｘｍ］が重畳された光信号のことである。また、複合標準パルス列ＰＴとは、波長が異なるｍ個の第０パルス列が重畳された光信号のことである。

ミラー２５ｂは、接続部２５ａ−１側から入力される光を、その表面で固定端反射させて光合波器２５ｃ側へ出力する部材である。すなわち、ミラー２５ｂは、接続部２５ａ−２側から或る波長のデータパルス列が単独で入力されると、各データパルスの位相が当該データパルス列とはπラジアン異なるデータパルス列を光合波器２５ｃ側へ出力する。また、ミラー２５ｂは、接続部２５ａ−２側から、複合データパルス列が入力されると、複合データパルス列中のデータパルス列毎に、各データパルスの位相が当該データパルス列とはπラジアン異なるデータパルス列を光合波器２５ｃ側へ出力する。尚、このミラー２５ｂは、例えば、金属膜により実現される。

光伝送路２５ｄ−１は、接続部２５ａ−１に入力された光信号（データパルス列又は複合データパルス列）をミラー２５ｂに供給し、当該光信号のミラー２５ｂによる反射光を光合波器２５ｃに供給する光伝送路である。この光伝送路２５ｄ−１は、例えば、ミラー２５ｂがその側面に設けられたスラブ導波路、スラブ導波路と接続部２５ａ−１とを接続する導波路、及び、スラブ導波路と接続部２５ａ−２とを接続する導波路により実現される。

光伝送路２５ｄ−２は、接続部２５ａ−２に入力された標準パルス列ＰＴ又は複合標準パルス列ＰＴを光合波器２５ｃに供給する光伝送路である。この光伝送路２５ｄ−２の形状及び構成材料は、光路長が光伝送路２５ｄ−１と一致するように定められる。

光合波器２５ｃは、入力された２光信号を合波するデバイス（例えば、Ｙ字型に形成した導波路）である。ＮＯＴ回路２５の接続部２５ａ−３には、この光合波器２５ｃの出力が光伝送路により供給される。

以下、ＮＯＴ回路２５の機能を説明する。尚、以下の説明において、標準パルスとは、標準パルス列ＰＴ中の光パルスのことである。

同一波長のデータパルス及び標準パルスが同時にＮＯＴ回路２５に入力された場合を考える。

この場合、接続部２５ａ−１に入力されたデータパルスは、ミラー２５ｂにより位相がπラジアンシフトされてから光合波器２５ｃに供給される。また、当該データパルスと同時に入力された標準パルスは、位相がシフトされることなく、光合波器２５ｃに供給される。

そして、光伝送路２５ｄ−１と光伝送路２５ｄ−２の光路長は一致しており、標準パルスの強度は、ＯＮパルスの強度とほぼ等しい。従って、接続部２５ａ−１に入力されたデータパルスがＯＮパルスであった場合には、光合波器２５ｃによる合波時に、ＯＮパルスの位相をπラジアンシフトさせた光パルスと標準パルスとが干渉により打ち消しあう。そして、その結果として、光合波器２５ｃからは、強度がほぼ“０”の光パルス（つまり、ＯＦＦパルス）が出力されることになる。

また、接続部２５ａ−１に入力されたデータパルスがＯＦＦパルスであった場合には、光合波器２５ｃから、標準パルスと、位相がπラジアンシフトしたＯＦＦパルスとの合波結果が出力される。そして、ＯＦＦパルスの強度はほぼ“０”であるので、当該合波結果としては、強度がほぼＩｓの光パルス（つまり、ＯＮパルス）が出力されることになる。

このように、或るデータパルスが入力されると、ＮＯＴ回路２５は、当該データパルスのＯＮ／ＯＦＦを反転したデータパルスを出力する。そして、同一波長のデータパルス列と標準パルス列とをほぼ同時にＮＯＴ回路２５に入力した場合には、当該データパルス列のデータパルス毎に、そのデータパルスを反転したデータパルスがＮＯＴ回路２５から出力される。従って、ＮＯＴ回路２５は、入力されたデータパルス列の各データパルスのＯＮ／ＯＦＦを反転したデータパルス列（入力されたデータパルス列のＮＯＴ演算結果とも表記する）を出力できる回路となっていることになる。

さらに、ＮＯＴ回路２５は、光の固定端反射と２光の重ね合わせとにより、各データパルスのＯＮ／ＯＦＦを反転させる回路となっている。そして、光の固定端反射と２光の重ね合わせとは、他波長の光が存在していても影響を殆ど受けないものである。従って、複合データパルス列と複合標準パルス列とをＮＯＴ回路２５に入力した場合には、入力されたデータパルス列のＮＯＴ演算結果を生成・出力する処理が、波長別に、他波長の光信号による悪影響を受けない形で、行われることになる。

次に、ＯＲ回路２４の構成及び機能を説明する。

図９に、ＯＲ回路２４の構成を示す。この図９に示してあるように、ＯＲ回路２４は、３つの接続部２４ａ−１〜２４ａ−３と、光合波器２４ｂと、出力レベル調整部２４ｃとを、備える。

接続部２４ａ−１は、それらの間のＯＲ演算を行う２つのデータパルス列又は複合データパルス列の中の一方のデータパルス列又は複合データパルス列が入力される部分である。接続部２４ａ−２は、当該２つのデータパルス列又は複合データパルス列の中の他方のデータパルス列又は複合データパルス列が入力される部分である。

光合波器２４ｂは、接続部２４ａ−１に入力された光信号と、接続部２４ａ−２に入力された光信号とを合波するデバイスである。光合波器２４ｂとしては、例えば、Ｙ字型に形成した導波路が用いられる。尚、光合波器２４ｃと接続部２４ａ−１との間、光合波器２４ｃと接続部２４ａ−２との間は、光路長が等しい光伝送路により接続される。

出力レベル調整部２４ｃは、光合波器２４ｂから出力される，ＯＦＦパルスではない各光パルスを、強度がほぼＩｓのＯＮパルスに変換して接続部２４ａ−３に供給するデバイスである。

具体的には、上記した構成から明らかなように、ＯＲ回路２４に１組のデータパルスを入力した場合、光合波器２４ｂからは、強度がほぼ０の光パルス（つまり、ＯＦＦパルス）、強度がほぼＩｓの光パルス、又は、強度がほぼ２Ｉｓの光パルスが出力される。また、ＯＲ回路２４に波長が互いに異なるｍ組のデータパルスを入力した場合、光合波器２４ｂからは、波長別に、強度がほぼ０の光パルス、強度がほぼＩｓの光パルス、又は、強度がほぼ２Ｉｓの光パルスが出力される。

従って、ＯＲ回路２４の出力レベル調整部２４ｃは、各種波長の、強度がＩｓ〜２Ｉｓの光パルスを、強度がほぼＩｓの光パルスに変換できるものでありさえすれば良い。そのような出力レベル調整部２４ｃとしては、例えば、強度がＩｓ程度の光パルスの入力により、ＳＢＳ（Stimulated Brillouin Scattering：誘導ブリルアン散乱）が発生する導波路媒質（光ファイバー等）を使用することが出来る。

上記のＳＢＳ散乱は、ある強度以上の光が反射して戻る現象であり、各波長の光に対して、独立して起こる現象である。つまり、ＳＢＳ散乱は、非線形光学効果ではあるものの、一方の波長の光強度が他方の波長の光強度に影響を及ぼさない。よって、ＳＢＳ散乱が発生する導波路媒質が使用された光論理回路に、波長多重光が入力されても、波長毎の演算を行うことが出来る。

また、例えば、図１０に示したような構成のデバイスを、出力レベル調整部２４ｃとして使用することも出来る。すなわち、上記のような仕様の導波路媒質８３の前後に、ＳＢＳ散乱反射光を入力側に戻さないための光サーキュレータ８２と分散補償部８４（分散補償ファイバー等）とを設けたものを、出力レベル調整部２４ｃとして使用することも出来る。

尚、図１０に示した構成のデバイス（又は導波路媒質８３のみ）を出力レベル調整部２４ｃとして用いた場合、強度がＩｓの光パルスの光パルスから生成された光パルスの位相と、強度が２Ｉｓの光パルスから生成された光パルスの位相とが異なることがあり得る。ただし、強度がＩｓの光パルスの光パルスから生成された光パルスと強度が２Ｉｓの光パルスから生成された光パルスの間の位相差が、２πの整数倍であれば、光論理回路は問題無く機能する。また、当該位相差は、光論理回路に供給する光パルスの強度を変更することや、光論理回路に供給する光パルスの波長を特定の波長とすることにより、２πの整数倍とすることが出来る。

従って、出力レベル調整部２４ｃとして、図１０に示した構成のデバイス（又は導波路媒質８３のみ）を用いる際に、光論理回路の回路構成を変更する必要はなく、位相差が２πの整数倍となるように光信号生成装置の構成（仕様）を変更すれば良い。

以下、第１実施形態に係る光論理回路の残りの部分の構成及び機能を説明する。

ＡＮＤ回路２３（図６）は、ＮＯＴゲートとＯＲゲートとを組み合わせたＡＮＤゲート中の３つのＮＯＴゲート、ＯＲゲートを、夫々、ＮＯＴ回路２５₁〜２５₃、ＯＲ回路２４₁に置換した回路である。ＡＮＤ回路２３内のＮＯＴ回路２５₁〜２５₃は、いずれも、上記したＮＯＴ回路２５（図８）と同構成の回路である。ＯＲ回路２４₁も、上記したＯＲ回路２４（図９）と同構成の回路である。

すなわち、ＡＮＤ回路２３は、各ＮＯＴ回路２５_L（Ｌ＝１〜３）が実際にＮＯＴ回路として機能し、ＯＲ回路２４₁が実際にＯＲ回路として機能すれば、光信号に基づくＡＮＤ演算を行えるＡＮＤ回路として機能する構成を有している。尚、光信号に基づくＡＮＤ演算を行えるＡＮＤ回路とは、接続部２３−１及び２３−２に入力された２つのデータパルス列又は複合データパルス列のＡＮＤ演算結果を示すデータパルス列又は複合データパルス列を接続部２３−３から出力できる回路のことである。

そのため、ＡＮＤ回路２３は、以下の条件を満たすように、設計・製造される。

接続部２３ａ−１からＯＲ回路２４₁までのＮＯＴ回路２５₁を経由する光信号経路の光路長と、接続部２３ａ−２からＯＲ回路２４₁までのＮＯＴ回路２５₂を経由する光信号経路の光路長とが、一致
換言すれば、ＡＮＤ回路２３は、接続部２３ａ−１、２３ａ−２に同時に２データパルスを入力すれば、それらのデータパルスのＮＯＴ回路２５₁、２５₂による処理結果がＯＲ回路２４₁に同時に入力されるように設計・製造される。

また、ＡＮＤ回路２３内の各ＮＯＴ回路２５_L（Ｌ＝１〜３）に標準信号ＰＴを供給するための光信号経路は、各ＮＯＴ回路２５_Lが、入力されたデータパルスを反転できるように、設計・製造される。すなわち、各ＮＯＴ回路２５_Lに標準パルス列ＰＴ又は複合標準パルス列ＰＴを供給するための光信号経路は、接続部２５ａ−１へのデータパルスの入力とほぼ同時に、接続部２５ａ−２に標準パルスが供給されるように、設計・製造される。

ＸＯＲ回路２２（図７）は、基本的には、ＮＯＴゲートとＯＲゲートとを組み合わせたＸＯＲゲート中の４つのＮＯＴゲート、３つのＯＲゲートを、夫々、ＮＯＴ回路２５₄〜２５₇、ＯＲ回路２４₂〜２４₄に置換した回路である。

このＸＯＲ回路２２内の各ＮＯＴ回路２５_L（Ｌ＝４〜７）も、上記したＮＯＴ回路２５（図８）と同構成の回路である。ＯＲ回路２４_M（Ｍ＝２〜４）も、上記したＯＲ回路２４（図９）と同構成の回路である。

すなわち、ＸＯＲ回路２２も、各構成要素が実際にＮＯＴ回路／ＯＲ回路として機能すれば、接続部２３−１及び２３−２に入力された２光信号のＸＯＲ演算結果を示す光信号を接続部２３−３から出力する回路として機能するものとなっている。

そして、ＸＯＲ回路２２の各構成要素を実際にＮＯＴ回路／ＯＲ回路として機能させるためには、各ＮＯＴ回路２５_L、各ＯＲ回路２４_Mに、各ＯＮパルスの強度がほぼＩｓとなっているデータパルス列／複合データパルス列を供給することが望まれる。そのため、ＸＯＲ回路２２には、接続部２２ａ−１に入力されたものと同強度の光信号をＯＲ回路２４₂とＮＯＴ回路２５₄とに供給できるようにするための光増幅器２７（つまり、増幅率がほぼ２の光増幅器２７）が設けられている。また、ＸＯＲ回路２２には、接続部２２ａ−２に入力されたものと同強度の光信号をＯＲ回路２４₃とＮＯＴ回路２５₄とに供給できるようにするための光増幅器２７も設けられている。

また、ＸＯＲ回路２２内の各ＯＲ回路２４_M（Ｍ＝２〜４）を実際にＯＲ回路として機能させるために、ＸＯＲ回路２２は、以下の条件を満たすように設計・製造される。
・ＮＯＴ回路２５₅等を経由する接続部２２ａ−１からＯＲ回路２４₃までの光信号経路の光路長と、接続部２２ａ−１からＯＲ回路２４₂までの光信号経路の光路長とが、一致
・ＮＯＴ回路２５₄等を経由する接続部２２ａ−２からＯＲ回路２４₂までの信号経路の光路長と、接続部２２ａ−１からＯＲ回路２４₃までの光信号経路の光路長が、一致
・ＮＯＴ回路２５₆等を経由する接続部２２ａ−１からＯＲ回路２４₄までの光信号経路の光路長と、ＮＯＴ回路２５₇等を経由する接続部２２ａ−２からＯＲ回路２４₄までの光信号経路の光路長とが、一致
また、ＸＯＲ回路２２内の各ＮＯＴ回路２５_L（Ｌ＝４〜７）を実際にＮＯＴ回路として機能させるために、各ＮＯＴ回路２５_Lに標準信号ＰＴを供給するための光信号経路は、以下の条件を満たすように設計・製造される。
・ＮＯＴ回路２５_L（Ｌ＝４〜７）の接続部２５ａ−１への或る波長のデータパルスの入力とほぼ同時に、ＮＯＴ回路２５_Lの接続部２５ａ−２に同じ波長の標準パルスが供給される。

尚、各ＸＯＲ回路２２内や各ＡＮＤ回路２３内の各ＮＯＴ回路２５への、上記条件を満たすＰＴ伝送用の信号系の設計は、例えば、以下に記すような形で行われる。

光論理回路を、データパルス伝送用の光伝送路と各種論理回路（ＮＯＴ回路２５等）とが形成される第１層と、ＰＴ生成・伝送用の光分波器及び光伝送路が形成される第２層とを含む回路とする。そして、第１層を、各ＮＯＴ回路２５の接続部２５ａ−２近傍に第２層からのＰＴの取り出し部分が存在する形で設計してから、各ＮＯＴ回路２５へのデータパルス及びＰＴの供給経路の光路長が一致するように、第２層（ＰＴの供給経路の形状等）を設計する。

また、ＸＯＲ回路２２、ＡＮＤ回路２３、他論理回路の構成要素ではないＯＲ回路２４及びＮＯＴ回路２５は、データパルスの処理に要する時間（以下、処理時間と表記する）が同一となるように設計しておくことが望ましい。何故ならば、各回路の処理時間を同一としておけば、各回路の処理時間が同一でない場合よりも光伝送路の形状の設計を容易に行えることになるからである。

各回路の処理時間を同一にすることは、例えば、以下の手順で実現できる。
手順１：ＡＮＤ回路２３等の構成要素として使用するＮＯＴ回路２５₁〜２５₇、ＯＲ回路２４₁〜２４₄を処理時間が短い回路として設計する。
手順２：ＮＯＴ回路２５₄〜２５₇とＯＲ回路２４₂〜２４₄とを組み合わせたＸＯＲ回路２２を設計する。
手順３：設計したＸＯＲ回路２２と処理時間が同一となるように、ＡＮＤ回路２３、ＯＲ回路、ＮＯＴ回路２５を設計する。

図１に戻って、光論理回路の説明を続ける。

既に説明したように、加算器２０_k（ｋ＝１〜ｎ）は、基本的には、全加算器のＡＮＤゲート、ＸＯＲゲート、ＯＲゲートを、夫々、ＸＯＲ回路２２、ＡＮＤ回路２３、ＯＲ回路２４に置換した回路である。ただし、ＸＯＲ回路２２、ＡＮＤ回路２３、ＯＲ回路２４は、上記したように、いずれも、２つの強度Ｉｓのデータパルス列又は複合データパルス列を同時に入力することにより使用する回路となっている。ここで、強度Ｉｓのデータパルス列又は複合データパルス列とは、各ＯＮパルスの強度がほぼＩｓとなっているデータパルス列又は複合データパルス列のことである。

そして、同じ光信号（データパルス列又は複合データパルス列）を２つの論理回路に供給するために、当該光信号を光分波器により２信号に分けただけでは、２つの論理回路に強度Ｉｓのデータ信号を供給することが出来ない。そのため、加算器２０_k（ｋ＝１〜ｎ）内の各光分波器の前には、入力された光信号をほぼ２倍の強度の光信号に増幅する光増幅器２７が設けられている。尚、図１において、各光増幅器２７近傍に示してある光伝送路（回路／接続部間を接続している実線）の分岐箇所が、光分波器である。光分波器としては、例えば、Ｙ字形状を有する導波路を採用することができ、光増幅器２７としては、例えば、光ファイバー増幅器を採用することができる。

さらに、各加算器２０_kの各部間を接続する光伝送路は、それらの間の論理演算を行う同一波長の２データパルスを各論理回路にほぼ同時に供給できるように設計・製造される。すなわち、例えば、入力ポート２１−１・ＸＯＲ回路２２₁間の光信号経路（光増幅器２７を含む光信号経路）は、入力ポート２１−３・ＸＯＲ回路２２₁間の光信号経路と光路長が一致するように設計・製造される。入力ポート２１−１・ＡＮＤ回路２３₁間の光信号経路は、入力ポート２１−３・ＡＮＤ回路２３₁間の光信号経路と光路長が一致するように設計・製造される。入力ポート２１−２からＯＲ回路２４までのＡＮＤ回路２３₂等を経由した光信号経路は、入力ポート２１−１からＯＲ回路２４までの間のＡＮＤ回路２３₁等を経由した光信号経路と光路長が一致するように設計・製造される。

また、全加算器の回路構成と本質的には同じ回路構成を有するため、各加算器２０_k（ｋ＝１〜ｎ）のＯＲ回路２４からは、桁上げの要否を示すデータパルス（以下、桁上げパルスと表記する）が出力される。ただし、加算器２０_kのＯＲ回路２４から桁上げパルスが出力されるのは、１組のデータＡ，Ｂの加算演算時を例に説明すれば、Ｄ［Ａ］及びＤ［Ｂ］の第ｋパルスが入力された後、加算器２０の構成によって定まる時間ｔ１が経過したときである。そして、次の加算器２０_k+1に、Ｄ［Ａ］及びＤ［Ｂ］の第ｋ＋１パルスが入力されるのは、加算器２０_kに、Ｄ［Ａ］及びＤ［Ｂ］の第ｋパルスが入力されてから、時間Ｔが経過したときである。

そのため、加算器２０_k（ｋ＝１〜ｎ−１）のＯＲ回路２４と加算器２０_k+1の入力ポート２１−３との間の光信号経路には、およそ“Ｔ−ｔ１”時間、桁上げパルスを遅延させるための光遅延回路２６が設けられている。より正確には、加算器２０_kのＯＲ回路２４と加算器２０_k+1の入力ポート２１−３との間の光信号経路には、桁上げパルスが当該光信号経路を通過するのに要する時間を“Ｔ−ｔ１”時間とするための光遅延回路２６が設けられている。尚、光遅延回路２６としては、例えば、遅延させる時間に応じた長さの光ファイバーが使用される。

尚、加算器２０₁の入力ポート２１−３には、何も入力されていない。従って、加算器２０₁は、半加算器として機能することになる。

加算器２０₁〜２０_nの出力が入力されている光合波器２９は、ｎ個の入力用接続部を有し、各入力用接続部から入力された光信号を、各光信号の波長によらず合波するデバイスである。光論理回路の出力ポート３２には、この光合波器２９から出力される光信号が供給されている。

本実施形態に係る光論理回路は、このような構成を有している。そして、既に説明したように、データＡ，Ｂの加算演算を光論理回路に行わせる場合、各光セレクタ１０Ｘ（Ｘ＝Ａ、Ｂ）は、Ｄ[Ｘ]の第ｋ（ｋ＝１〜ｎ）パルスが光セレクタ１０Ｘの接続部１２_kから出力されるように制御される。

従って、データＡ，Ｂの加算演算を光論理回路に行わせた場合には、まず、Ｄ［Ａ］及びＤ［Ｂ］の第１パルスが加算器２０₁に入力される。そして、加算器２０₁からＤ［Ａ＋Ｂ］の第１パルスが出力される。その後、Ｄ［Ａ］及びＤ［Ｂ］の第２パルスが加算器２０₂に入力されるが、その際、加算器２０₂には、加算器２０₁からの桁上げパルスも入力される。従って、加算器２０₂から、Ｄ［Ａ＋Ｂ］の第２パルスが出力される。

そして、加算器２０₃〜２０_nからも、同様のタイミングで、Ｄ［Ａ＋Ｂ］の第３パルス〜第ｎパルスが出力されるので、結局、光論理回路の出力ポート３２から、データパルス列Ｄ［Ａ＋Ｂ］（図３参照）が出力されることになる。

また、光論理回路に用いられている各論理回路（ＸＯＲ回路２２、ＡＮＤ回路２３等）は、２光の重ね合わせ、又は、光の固定端反射及び２光の重ね合わせにより、データパルス列に対するＮＯＴ演算やデータパルス列間の論理演算を行う回路となっている。そして、光の固定端反射と２光の重ね合わせとは、他波長の光が存在していても影響を殆ど受けないものである。そのため、本実施形態に係る光論理回路に、ｍ組のデータＡｋ，Ｂｋ（ｋ＝１〜ｍ）の同時加算演算を行わせた場合、各論理回路にて、各波長のデータパルスが他波長のデータパルスの影響を受けずに処理される。従って、光論理回路の出力ポート３２からは、ｍ個のＤ[Ａ１＋Ｂ１]〜Ｄ[Ａｍ＋Ｂｍ]が重畳された複合データパルス列（図５参照）が出力されることになる。

《第２実施形態》
以下、第２実施形態に係る光論理回路の構成及び機能を、第１実施形態に係る光論理回路と異なる部分を中心に説明する。

本実施形態に係る光論理回路（以下、第２光論理回路とも表記する）は、上記した第１実施形態に係る光論理回路（以下、第１光論理回路とも表記する）と、ほぼ同構成の回路である。ただし、第２光論理回路は、図１１に示した構成を有するＯＲ回路２４が、ＸＯＲ回路２２、加算器２０等の構成要素として使用され、図１２に示した構成を有するＮＯＴ回路２５が、ＸＯＲ回路２２等の構成要素として使用された回路となっている。

まず、第２光論理回路に使用されているＯＲ回路２４（以下、第２ＯＲ回路２４とも表記する）について、説明する。

図１１に示してあるように、第２ＯＲ回路２４は、３つの接続部２４ａ−１〜２４ａ−３とハーフミラー部４０と出力レベル調整部４６とを備える。

第２ＯＲ回路２４の接続部２４ａ−１〜２４ａ−３は、夫々、第１実施形態に係る光論理回路内のＯＲ回路２４（以下、第１ＯＲ回路２４とも表記する）の接続部２４ａ−１〜２４ａ−３と同じものである。すなわち、第２ＯＲ回路２４の接続部２４ａ−１、２４ａ−２には、ＯＲ演算対象である２つの光信号（データパルス列又は複合データパルス列）が入力される。また、第２ＯＲ回路２４の接続部２４ａ−３からは、接続部２４ａ−１、２４ａ−２に入力された２つの光信号のＯＲ演算結果を示す光信号が出力される。

図１１に示してあるように、ハーフミラー部４０は、接続部２４ａ−１と接続された接続部４１、接続部２４ａ−２と接続された接続部４２、及び、出力レベル調整部４６と接続された接続部４４を備える。また、ハーフミラー部４０は、光論理回路外へ光を導くための伝送路（図示略）に接続された接続部４３、及び、ハーフミラー４５を、備える。

ハーフミラー４５は、非対称ハーフミラー等と呼ばれているものである。すなわち、ハーフミラー４５は、図１３に模式的に示してあるように、接続部４１側からの光（実線）を、位相がπラジアンシフト（図１３では、πシフト）した反射光と、当該反射光とほぼ同強度の，位相がシフトしていない透過光とに分岐する。さらに、ハーフミラー４５は、接続部４２側からの光（点線）を、位相がシフトしていない、ほぼ同強度の反射光及び透過光に分岐する。尚、ハーフミラー４５としては、通常、金属薄膜が使用される。

また、ハーフミラー部４０（図１３参照）の各部の位置関係は、以下の条件を満たすように、定められている。

パルス列Ｙ、パルス列Ｚを、夫々、接続部４１、４２から入力すると、パルス列Ｙの反射光とパルス列Ｚの透過光とが合波されて接続部４３から出力され、パルス列Ｙの透過光とパルス列Ｚの反射光とが合波されて接続部４４から出力される。

上記した構成から明らかなように、ハーフミラー部４０は、以下の機能を有するデバイスとなっている。

ハーフミラー部４０の接続部４１及び接続部４２の一方に或る波長のＯＮパルスを入力し、他方に同じ波長のＯＦＦパルスを入力した場合、接続部４４から、強度がほぼＩｓ／２の光パルスが出力される。また、接続部４１及び接続部４２の双方に同じ波長のＯＮパルスを入力した場合には、接続部４４から、強度がほぼＩｓの光パルスが出力される。接続部４１及び接続部４２の双方に同じ波長のＯＦＦパルスを入力した場合には、接続部４４から、強度がほぼ“０”の光パルス（つまりＯＦＦパルス）が出力される。

要するに、ハーフミラー部４０の接続部４４からは、図１４に示したように、接続部２４ａ−１、２４ａ−２に入力されたデータパルスの組み合わせに応じて、ＯＦＦパルス、強度がほぼＩｓ／２の光パルス、強度がほぼＩｓの光パルスのいずれかが出力される。

接続部４４から出力されるパルス列は、強度が所定の閾値（例えば、３Ｉｓ／８）以上であるか否かにより各パルスがＯＮパルスであるか否かを判断すれば、入力された２つのデータパルス列のＯＲ演算結果を示していると解釈できるものである。そのため、接続部４４の出力を、ＯＲ演算結果として使用することも可能なのであるが、他回路との接続上、第２ＯＲ回路２４は、強度がほぼＩｓのＯＮパルスを出力するものであることが望まれる。

第２ＯＲ回路２４から出力される各ＯＮパルスの強度をほぼＩｓとするために第２ＯＲ回路２４内に設けられているデバイスが、出力レベル調整部４６である。

すなわち、出力レベル調整部４６としては、各種波長の、強度がほぼＩｓ／２〜Ｉｓの光パルスを、強度がほぼＩｓの光パルスに変換できるデバイスが使用される。尚、出力レベル調整部４６としては、例えば、図１５に示したような構成のデバイスを使用することが出来る。すなわち、図１０に示した出力レベル調整部２３ｃの前段に、信号強度をおよそ２倍にする光増幅器８１を設けたデバイスを、出力レベル調整部４６として使用することが出来る。

尚、この図１５に示した構成のデバイスを出力レベル調整部４６として用いた場合にも、強度がＩｓの光パルスの光パルスから生成された光パルスの位相と、強度が２Ｉｓの光パルスから生成された光パルスの位相とが異なることがあり得る。ただし、強度がＩｓの光パルスの光パルスから生成された光パルスと強度が２Ｉｓの光パルスから生成された光パルスの間の位相差が、２πの整数倍であれば、光論理回路は問題無く機能する。また、当該位相差は、光論理回路に供給する光パルスの強度を変更することや、光論理回路に供給する光パルスの波長を特定の波長とすることにより、２πの整数倍とすることが出来る。

従って、出力レベル調整部４６として、図１５に示した構成のデバイスを用いる際にも、光論理回路の回路構成を変更する必要はなく、位相差が２πの整数倍となるように光信号生成装置の構成（仕様）を変更すれば良いだけである。

次に、第２実施形態に係る光論理回路に使用されているＮＯＴ回路２５（以下、第２ＮＯＴ回路２５とも表記する）について、説明する。

図１２に示してあるように、第２ＮＯＴ回路２５は、３つの接続部２５ａ−１〜２５ａ−３とハーフミラー部４０と出力レベル調整部４８とを備える。

第２ＮＯＴ回路２５の接続部２５ａ−１〜２５ａ−３は、夫々、第１光論理回路内のＮＯＴ回路２５（以下、第１ＮＯＴ回路２５とも表記する）の接続部２５ａ−１〜２５ａ−３と同じものである。すなわち、第２ＮＯＴ回路２５の接続部２５ａ−１、接続部２５ａ−２には、夫々、データパルス列又は複合データパルス列、標準パルス列ＰＴ又は複合標準パルス列ＰＴが入力される。また、第２ＮＯＴ回路２５の接続部２５ａ−３からは、接続部２５ａ−１に入力された光信号（データパルス列又は複合データパルス列）の各光パルスのＯＮ／ＯＦＦが反転した光信号が出力される。

第２ＮＯＴ回路２５のハーフミラー部４０は、第２ＯＲ回路２４のハーフミラー部４０と同じものである。ただし、図１２に示してあるように、第２ＮＯＴ回路２５のハーフミラー部４０の接続部４３は、出力レベル調整部４８を介して接続部２５ａ−３と接続されている。また、第２ＮＯＴ回路２５のハーフミラー部４０の接続部４４は、光論理回路外へ光を導くための伝送路（図示略）に接続されている。

要するに、第２ＮＯＴ回路２５内のハーフミラー部４０は、以下のように機能する。

まず、或る波長のＯＮパルス（強度がほぼＩｓの光パルス）が接続部４１に入力された場合を考える。この場合、接続部４１に入力されたＯＮパルスの一部がハーフミラー４５により反射され、位相がπラジアンシフトし、強度がほぼＩｓ／２の光パルス（以下、第２種ＯＮパルスと表記する）として接続部４３側に出力される。

また、接続部４１にＯＮパルスが入力される際には、そのＯＮパルスと同波長の標準パルス（強度Ｉｓの光パルス）が接続部４２に入力される。従って、接続部４２に入力された標準パルスの一部がハーフミラー４５を透過し、位相がシフトせず、強度がＩｓ／２となった光パルス（以下、第２種標準パルスと表記する）として接続部４３側に出力される。

第２種標準パルス及び第２種ＯＮパルスは、重ね合わせると干渉により打ち消し合う光パルスである。そして、それらの光パルスが接続部４３側に出力されるので、結局、ハーフミラー部４０の接続部４１にＯＮパルスが入力されると、ハーフミラー部４０の接続部４３から、ＯＦＦパルス（強度がほぼ０の光パルス）が出力されることになる。

また、ＯＦＦパルスが接続部４１に入力された場合には、当該ＯＦＦパルスのハーフミラー４５による反射光の強度もほぼ０となる。従って、この場合、第２種標準パルス（強度がＩｓ／２の光パルス）がほぼそのまま接続部４３から出力されることになる。

このように、ハーフミラー部４０は、入力されたＯＮパルス、ＯＦＦパルスを、夫々、ＯＦＦパルス、強度がほぼＩｓ／２の光パルスに変換できる。

そのため、ハーフミラー部４０の接続部４３の出力を、ＮＯＴ演算結果として使用することも可能なのであるが、他回路との接続上、第２ＮＯＴ回路２５は、強度がほぼＩｓのＯＮパルスを出力するものであることが望まれる。

第２ＮＯＴ回路２５を強度がほぼＩｓのＯＮパルスを出力する回路とするために設けられているのが、出力レベル調整部４８である。この出力レベル調整部４８としては、上記した出力レベル調整部４６（図１５）のようなものを採用することも出来る。ただし、ハーフミラー部４０の接続部４３から出力される光パルスは、図１６に模式的に示してあるように、ＯＦＦパルスか、強度がほぼＩｓ／２の光パルスである。そのため、出力レベル調整部４８としては、通常、増幅率がほぼ２の光増幅器が用いられる。

以上の説明から明らかなように、第２光論理回路（第２実施形態に係る光論理回路）に採用されている各論理回路も、非線形光学効果を全く利用せずに、データパルス列に対するＮＯＴ演算やデータパルス列間の論理演算を行うものとなっている。従って、この第２光論理回路も、第１光論理回路と同様に、他波長の光の存在に起因する問題が生じない形で、多数組（ｍ組）のデータＡｋ，Ｂｋ（ｋ＝１〜ｍ）の同時加算演算を行える回路として機能することになる。

《第３実施形態》
第３実施形態に係る光論理回路は、上記した第１光論理回路及び第２光論理回路に使用されている各種論理回路（以下、線形光学型論理回路とも表記する）を用いて構成可能な、ｎ（例えば、８）ビットデータ用の乗算器の一例である。

図１７に、第３実施形態に係る光論理回路（以下、第３光論理回路とも表記する）の構成を示す。

この図１７に示してあるように、第３光論理回路は、入力ポート３０Ａ〜３０Ｃ、光増幅器５０、光分波器５１、ｎ−１個の光遅延回路５２₁〜５２_n-1、光合波器５３及びＡＮＤ回路２３_INを、備える。また、第３光論理回路は、加算回路５４、光増幅器２７ｂ、光遅延回路５５、光分波器５６及び出力ポート３２を、備える。

入力ポート３０Ａに接続されている光増幅器５０は、光信号を増幅するための，増幅率がほぼｎの光増幅器である。光分波器５１は、光増幅器４０からの光信号をｎ個の同強度の光信号に分ける光分波器である。直接又は光遅延回路５２ｋ（ｋ＝１〜ｎ−１）を介して光分波器５１と接続されている光合波器５３は、光分波器５１からの各光信号をＡＮＤ回路２３_INに供給するための光合波器である。

光遅延回路５２ｋ（ｋ＝１〜ｎ−１）は、入力された光信号を、およそ（ｋ−１）・（Ｔ＋Ｔａ）時間分、遅延させて出力するデバイス（光ファイバー等）である。ここで、『およそ（ｋ−１）・（Ｔ＋Ｔａ）時間』とは、以下の時間のことである。

或る光パルスから生成され、光遅延回路５２ｋを経由した光パルスのＡＮＤ回路２３_INへの入力時刻が、同じ光パルスから生成された、光遅延回路５２を経由していない光パルスのＡＮＤ回路２３_INへの入力時刻の（ｋ−１）・（Ｔ＋Ｔａ）時間後となる時間
尚、入力ポート３０Ａ・ＡＮＤ回路２３_IN間の各光信号経路の光路長は一致しており、入力ポート３０Ｂ・ＡＮＤ回路２３_IN間は、入力ポート３０Ａ・ＡＮＤ回路２３_IN間の各光信号経路と同じ光路長の伝送路により接続されている。

図１７と図１とを比較すれば明らかように、加算回路５４は、加算器２０と同じ回路構成を有する回路である。ただし、加算回路５４は、加算器２０では、次位の加算器２０に供給されている光遅延回路２６の出力（つまり、桁上がりパルス）が、自回路の接続部２１−３に相当する部分に入力された回路となっている。

そして、図１７に示してあるように、加算回路５４の接続部２１−２には、ＡＮＤ回路２３_INの出力が入力されている。また、加算回路５４の接続部２１−１には、加算回路５４の後段のＸＯＲ回路２２から出力される光信号が、光増幅器２７ｂ、光分波器５６及び光遅延回路５５を介して入力されている。

光増幅器２７ｂは、加算回路５４の後段のＸＯＲ回路２２から出力される光信号を増幅するための，増幅率がほぼ２の光増幅器である。光分波器５６は、光増幅器２７ｂから出力される光信号を、同強度の２つの光信号に分ける光分波器である。図１７に示してあるように、この光分波器５６から出力される一方の光信号は、出力ポート３２に供給されており、他方の光信号は、光遅延回路５５に供給されている。

光遅延回路５５は、加算回路５４の後段のＸＯＲ回路２２から出力される光信号が、時間Ｔａ（≧２Ｔ）の経過後に、加算回路５４の接続部２１−１に入力されるようにするための光遅延回路である。

以下、ｎビットデータＡ，Ｂの乗算を第３光論理回路に行わせる場合を例に、第３光論理回路の利用法及び機能を説明する。

ｎビットデータＡ、Ｂの乗算を行わせる場合、第３光論理回路の入力ポート３０Ａには、データパルス列Ｄ［Ａ］が入力される。また、入力ポート３０Ｃには、強度がＤ［Ａ］のＮ_NOT（本実施形態では、Ｎ_NOT＝１７）倍の第０パルス列が入力され、入力ポート３０Ｂには、第１ビットパルス列〜第ｎビットパルス列が、周期“Ｔａ＋Ｔ”で、順次、入力される。ここで、第ｋ（ｋ＝１〜ｎ）ビットパルス列とは、全パルスが、Ｄ［Ｂ］の第ｋパルスと同じ値を示しているデータパルス列のことである。

尚、第３光論理回路への上記光信号入力は、例えば、第１光信号生成装置（図２）を用いて、行われる。その際、第１光信号生成装置の変調器６５Ａ，６５Ｂは、第１ビットパルス列中の先頭の光パルスと、Ｄ［Ａ］の第１パルスと、第０パルス列中の或る光パルスとが同時に第３光論理回路に入力されるように、制御される。

要するに、ｎビットデータＡ，Ｂの乗算を第３光論理回路に行わせる場合、ＡＮＤ回路２３_INには、図１８に模式的に示したように、Ｄ［Ａ］と、第ｋビットパルス列とが、“Ｔａ＋Ｔ”時間毎に入力される。尚、図１８において、ａｉ、ｂｉ（ｉ＝１〜ｎ）とは、夫々、データＡ、Ｂの第ｉビット（最下位ビットが第１ビット）の値のことである。

そして、Ｄ［Ａ］と第１ビットパルス列とが入力された場合、ＡＮＤ回路２３_INは、ｂ１×Ａ（図１８では、ｂ１×（ａ１，ａ２，ａ３，…，ａｎ））を表すデータパルス列を出力する。従って、当該データパルス列が加算回路５４の接続部２１−２に入力されるが、その際、加算回路５４の接続部２１−１には、何も入力されていない。換言すれば、加算回路５４の接続部２１−１には、全ビットの値が“０”であることを示すデータパルス列が入力されている。そのため、加算回路５４からは、ｂ１×Ａを表すデータパルス列が出力される。

そして、当該データパルス列がＴａ時間後に、加算回路５４の接続部２１−１に供給され始めるが、加算回路５４の接続部２１−２には、ｂ２×Ａを表すデータパルス列が、前データパルス列の供給開始時刻のＴａ＋Ｔ時間後に、供給され始める。

従って、ｂ１×Ａを表すデータパルス列とｂ２×Ａを表すデータパルス列とが１ビット分ずらした形で加算されることになり、その結果として、加算回路５４からは、（ｂ１＋２ｂ２）×Ａを表すデータパルス列が出力される。そして、そのような処理が繰り返されるため、結局、第ｎビットパルス列までの入力が完了すると、２ｎビットの乗算結果を表すデータパルス列が出力ポート３２から出力されることになる。

そして、この第３光論理回路（第３実施形態に係る光論理回路）に採用されている各論理回路は、第１、第２光論理回路に採用されている各論理回路と同じものである。そのため、この第３光論理回路に、ｍ組のデータＡｋ，Ｂｋ（ｋ＝１〜ｍ）の同時乗算演算を行わせた場合、各論理回路にて、各波長のデータパルスが他波長のデータパルスの影響を受けずに処理される。従って、ｍ組のデータＡｋ，Ｂｋ（ｋ＝１〜ｍ）の同時乗算演算を第３光論理回路に行わせた場合、ｍの値に依らず、出力ポート３２からは、Ｄ[Ａ１×Ｂ１]〜Ｄ[Ａｍ×Ｂｍ]が重畳された光信号（複合データパルス列）が出力されることになる。

《第４実施形態》
第４実施形態に係る光論理回路は、様々な演算処理を行わせることが出来るものとして開発した回路である。

図１９に、第４実施形態に係る光論理回路の構成及び使用形態を示す。

この図１９に示してあるように、本実施形態に係る光論理回路（以下、第４光論理回路とも表記する）は、光クロスコネクト（光ＸＣ）８５と、複数の光パルス処理回路８６とを備えた回路である。また、第４光論理回路は、信号生成装置９１、制御ユニット９２及び光電変換ユニット９３と組み合わせて使用される回路となっている。

信号生成装置９１としては、通常、第２信号生成装置（図４）に、複数の制御用光信号を生成する機能を付加したものに相当する装置（以下、第２装置と表記する）が使用される。ここで、制御用光信号とは、生成源７１から出力される光信号の一部を変調することによって生成される、各波長の各ＯＮパルスの強度がほぼＩｓとなっている信号（以下、複合制御用パルス列とも表記する）のことである。

ただし、信号生成装置９１として、第１信号生成装置（図２）に、複数の制御用光信号を生成する機能を付加したものに相当する装置（以下、第１装置と表記する）を使用することも出来る。尚、この第１装置の場合、制御用光信号とは、生成源６１から出力される光信号の一部を変調することによって生成される、各ＯＮパルスの強度がほぼＩｓとなっている信号（以下、制御用パルス列とも表記する）のことである。

光電変換ユニット９３は、光ＸＣ８５から出力される光信号をデジタルデータに変換するためのユニットである。信号生成装置９１として第２装置を用いる場合、光電変換ユニット９３としては、例えば、光ＸＣ８５から出力される光信号を波長λ１〜λｍのｍ個のデータパルス列に分けるＷＤＭ光分波器と、各波長の信号用のｍ個の光・電気変換装置とを含むユニットが使用される。また、信号生成装置９１として第１装置を用いる場合、光電変換ユニット９３としては、例えば、１個の光・電気変換装置が使用される。

制御ユニット９２は、所望の演算が第４光論理回路によって行われるように、信号生成装置９１及び光電変換ユニット９３を制御するユニットである。この制御ユニット９２としては、例えば、信号生成装置９１用の通信インタフェースと、光電変換ユニット９３用の通信インタフェースとを備えたコンピュータが使用される。尚、光ＸＣ８５に接続されている光パルス処理回路８６（詳細は後述）の中に電気的な制御が必要な幾つかの光パルス処理回路８６が含まれる場合には、制御ユニット９２として、当該幾つかの光パルス処理回路８６も制御できるユニットが使用される。

光ＸＣ８５は、自身に接続されている任意のユニット（信号生成装置９１、光パルス処理回路９６）の出力ポートを、他の任意のユニット（光パルス処理回路９６、光電変換ユニット９３）の入力ポートに接続できるユニットである。この光ＸＣ８５は、線形光学型論理回路（上記した第１〜第３光論理回路に使用されている各種論理回路）を用いて構成された光マルチプレクサや光デマルチプレクサを組み合わせることによって実現される。

図２０、図２１に、光ＸＣ８５の構成要素として使用できる光マルチプレクサ、光デマルチプレクサの一例を示す。

図２０に示した光マルチプレクサ１００は、４入力１出力の光マルチプレクサである。図２０に示してあるように、光マルチプレクサ１００は、入力ポート１０１−１及び１０１−２と、入力ポート１０２−１〜１０２−４と、出力ポート１０３とを備える。また、光マルチプレクサ１００は、光増幅器１０４−１及び１０４−２と、光分波器１０５−１及び１０５−２と、ＮＯＴ回路２５−１〜２５−４と、ＡＮＤ回路２３−１〜２３−８と、光合波器１０６とを備える。

入力ポート１０２−１〜１０２−４は、夫々、データ信号（データパルス列又は複合データパルス列）Ｉｎ１〜Ｉｎ４が入力されるポートである。入力ポート１０１−１、１０１−２は、夫々、制御用光信号（制御用パルス列又は複合制御用パルス列）ＳＥＬ１、ＳＥＬ２が入力されるポートである。

光増幅器１０４−１、１０４−２は、いずれも、光信号を増幅するための、増幅率がおよそ４の光増幅器である。光分波器１０５−１、１０５−２は、いずれも、入力された光信号を、ほぼ同強度の４つの光信号に分ける光分波器である。要するに、光増幅器１０４−１と光分波器１０５−１とからなる光回路は、ＳＥＬ１と同強度の４つの光信号を出力する回路となっている。また、光増幅器１０４−２と光分波器１０５−２とからなる光回路は、ＳＥＬ２と同強度の４つの光信号を出力する回路となっている。以下、光分波器１０５−１／１０５−２から出力される、ＳＥＬ１／ＳＥＬ２と同強度の各光信号のことも、ＳＥＬ１／ＳＥＬ２と表記する。

図２０に示してあるように、２つの光分波器１０５から出力される１組のＳＥＬ１及びＳＥＬ２は、ＮＯＴ回路２５−１、２５−２により反転されてから、ＡＮＤ回路２３−１に入力されている。２つの光分波器１０５から出力される他の１組のＳＥＬ１及びＳＥＬ２は、ＳＥＬ２だけがＮＯＴ回路２５−３により反転されてから、ＡＮＤ回路２３−２に入力されている。２つの光分波器１０５から出力される他の１組のＳＥＬ１及びＳＥＬ２は、ＳＥＬ１だけがＮＯＴ回路２５−４により反転されてから、ＡＮＤ回路２３−３に入力されている。２つの光分波器１０５から出力される残りの１組のＳＥＬ１及びＳＥＬ２は、そのまま、ＡＮＤ回路２３−４に入力されている。

ＡＮＤ回路２３−ｋ（ｋ＝１〜４）の出力は、データ信号Ｉｎｋと共に、ＡＮＤ回路２３−（ｋ＋４）に入力されている。そして、ＡＮＤ回路２３−５〜２３−８の出力が、入力信号を合波して出力する機能を有する光合波器１０６を介して出力ポート１０３に供給されている。

さらに、光マルチプレクサ１００の各構成要素間の光信号経路の光路長は、以下の条件を満たすように定められている。

入力ポート１０１−１とＡＮＤ回路２３−ｋ（ｋ＝１〜４）との間の光信号経路の光路長と、入力ポート１０１−２とＡＮＤ回路２３−ｋとの間の光信号経路の光路長とが、一致
入力ポート１０１−１とＡＮＤ回路２３−（ｋ＋４）（ｋ＝１〜４）との間の光信号経路の光路長と、入力ポート１０２−ｋとＡＮＤ回路２３−（ｋ＋４）との間の光信号経路の光路長とが、一致

従って、この光マルチプレクサ１００は、以下のように機能する。

光マルチプレクサ１００は、全波長の光パルスがＯＦＦパルスとなっている制御用光信号ＳＥＬ１と、全波長の光パルスがＯＦＦパルスとなっている制御用光信号ＳＥＬ２とが入力されている間は、データ信号Ｉｎ１を出力ポート１０３から出力する。

光マルチプレクサ１００は、全波長の光パルスがＯＮパルスとなっている制御用光信号ＳＥＬ１と、全波長の光パルスがＯＦＦパルスとなっている制御用光信号ＳＥＬ２とが入力されている間は、データ信号Ｉｎ２を出力ポート１０３から出力する。

光マルチプレクサ１００は、全波長の光パルスがＯＦＦパルスとなっている制御用光信号ＳＥＬ１と、全波長の光パルスがＯＮパルスとなっている制御用光信号ＳＥＬ２とが入力されている間は、データ信号Ｉｎ３を出力ポート１０３から出力する。

光マルチプレクサ１００は、全波長の光パルスがＯＮパルスとなっている制御用光信号ＳＥＬ１と、全波長の光パルスがＯＮパルスとなっている制御用光信号ＳＥＬ２とが入力されている間は、データ信号Ｉｎ４を出力ポート１０３から出力する。

図２１に示した光デマルチプレクサ１１０は、１入力４出力のデマルチプレクサである。図２１に示してあるように、光デマルチプレクサ１１０は、入力ポート１１１−１及び１１１−２と、入力ポート１１２と、光合波器１０５−３と、出力ポート１１３−１〜１１３−４とを備える。また、光デマルチプレクサ１１０は、光増幅器１０４−１及び１０４−２と、光分波器１０５−１及び１０５−２と、ＮＯＴ回路２５−１〜２５−４と、ＡＮＤ回路２３−１〜２３−８とを備える。

入力ポート１１２は、データ信号Ｉｎが入力されるポートである。入力ポート１１１−１、１１１−２は、夫々、この光デマルチプレクサ１１０用の制御用光信号ＳＥＬ１、ＳＥＬ２が入力されるポートである。

この光デマルチプレクサ１１０の、光増幅器１０４−１及び１０４−２、光分波器１０５−１及び１０５−２、ＮＯＴ回路２５−１〜２５−４及びＡＮＤ回路２３−１〜２３−８は、光マルチプレクサ１００の、同名・同符号の構成要素と同じものである。

光分波器１０５−３は、光分波器１０５−１及び１０５−２と同様に、入力された光信号を、ほぼ同強度の４つの光信号に分ける光分波器である。

そして、光デマルチプレクサ１１０の各構成要素間の光信号経路の光路長は、以下の条件を満たすように定められている。

入力ポート１１１−１とＡＮＤ回路２３−ｋ（ｋ＝１〜４）との間の光信号経路の光路長と、入力ポート１１１−２とＡＮＤ回路２３−ｋとの間の光信号経路の光路長とが、一致
入力ポート１１１−１とＡＮＤ回路２３−（ｋ＋４）（ｋ＝１〜４）との間の光信号経路の光路長と、入力ポート１１２−ｋとＡＮＤ回路２３−（ｋ＋４）との間の光信号経路の光路長とが、一致
従って、この光デマルチプレクサ１１０は、以下のように機能する。

光デマルチプレクサ１１０は、全波長の光パルスがＯＦＦパルスとなっている制御用光信号ＳＥＬ１と、全波長の光パルスがＯＦＦパルスとなっている制御用光信号ＳＥＬ２とが入力されている間は、データ信号Ｉｎを出力ポート１０３−１から出力する。

光デマルチプレクサ１１０は、全波長の光パルスがＯＮパルスとなっている制御用光信号ＳＥＬ１と、全波長の光パルスがＯＦＦパルスとなっている制御用光信号ＳＥＬ２とが入力されている間は、データ信号Ｉｎを出力ポート１０３−２から出力する。

光デマルチプレクサ１１０は、全波長の光パルスがＯＦＦパルスとなっている制御用光信号ＳＥＬ１と、全波長の光パルスがＯＮパルスとなっている制御用光信号ＳＥＬ２とが入力されている間は、データ信号Ｉｎを出力ポート１０３−３から出力する。

光デマルチプレクサ１１０は、全波長の光パルスがＯＮパルスとなっている制御用光信号ＳＥＬ１と、全波長の光パルスがＯＮパルスとなっている制御用光信号ＳＥＬ２とが入力されている間は、データ信号Ｉｎを出力ポート１０３−４から出力する。

このように、データ信号の入力元／出力先を、制御用光信号ＳＥＬ１，ＳＥＬ２により制御できる光マルチプレクサ１００、光デマルチプレクサ１１０を、線形光学論理回路を用いて実現できる。従って、組み合わせる光マルチプレクサ１００、光デマルチプレクサ１１０の数や、具体的な回路構成（入力ポート１０１、１０２の数等）を、接続するユニット数に応じて調整すれば、任意のユニット間を接続できる光ＸＣ８５を実現できることになる。

光ＸＣ８５（図１９）と接続される各光パルス処理回路８６は、線形光学型論理回路を用いて構成される、１つ或いは２つのデータ信号に対して何らかの処理を行う回路である。光ＸＣ８５には、光パルス処理回路８６として、例えば、以下のような回路が接続される。

第１又は第２光論理回路と同構成の回路
第１又は第２光論理回路のセレクタ１０Ａ、１０Ｂを、制御用光信号により制御できる光デマルチプレクサ（図２１参照）に置換した回路
第３光論理回路と同構成の回路
光Ｄ−フリップフロップ
光ＳＲ−フリップフロップ
以下、光パルス処理回路８６として使用可能な光Ｄ−フリップフロップ、光ＳＲ−フリップフロップの構成例を説明する。尚、以下で説明する各回路も、上記した各種回路と同様に、演算対象とすべき２値を表す２光パルスが各論理回路に同時に入力されるように、設計・製造されるものである。

図２２、図２３に、光パルス処理回路８６として使用可能な光Ｄ−フリップフロップ（以下、光Ｄ−ＦＦとも表記する）の構成例を示す。

まず、図２２に、その構成を示してある光Ｄ−ＦＦ１２０について説明する。

図２２から明らかなように、この光Ｄ−ＦＦ１２０は、通常のＤ−ＦＦの各ＯＲゲート、各ＮＯＴゲートを、夫々、ＯＲ回路２４（２４−１〜２４−４）、ＮＯＴ回路２５に置換した回路である。ただし、光Ｄ−ＦＦ１２０内には、各回路に同強度のデータ信号を供給できるようにするための４つの，増幅率がおよそ２の光増幅器２７が設けられている。

光Ｄ−ＦＦ１２０内には、或る時刻ｔにＯＲ回路２４−３に入力された同波長の２光パルスからＯＲ回路２４−３によって生成される光パルスが、時刻ｔ＋ＴにＯＲ回路２４−４に入力されるようにするための光遅延回路２８−１も設けられている。さらに、光Ｄ−ＦＦ１２０内には、或る時刻ｔにＯＲ回路２４−４に入力された同波長の２光パルスからＯＲ回路２４−４によって生成される光パルスが、時刻ｔ＋ＴにＯＲ回路２４−３に入力されるようにするための光遅延回路２８−２も設けられている。

次に、光Ｄ−ＦＦ１２０の機能を説明する。

この光Ｄ−ＦＦ１２０は、Ｄポートに、データ信号（データパルス列又は複合データパルス列）が入力され、ＣＬＫポートに、ＣＬＫとして制御用光信号（制御用パルス列又は複合制御用パルス列）が入力されて使用される回路である。尚、光Ｄ−ＦＦ１２０のＣＬＫポートに入力されるＣＬＫは、電子回路におけるクロックのようなものではなく、Ｄポートに入力したデータ信号を保持させたい期間中、ＯＦＦパルスが連続する制御用光信号である。

図２４に、データパルス列、ＯＮパルスが連続した制御用パルス列を、夫々、Ｄポート、ＣＬＫポートに入力した場合における光Ｄ−ＦＦ１２０のタイミング図を示す。

この図２４から明らかなように、光Ｄ−ＦＦ１２０は、入力（Ｄポートに入力された光パルス）を取り込ませることが出来る回路である。尚、『入力を取り込ませる』とは、『入力とＯＮ／ＯＦＦが同じ光パルスがＱポートから出力される状態で動作させる』ということである。

ただし、光Ｄ−ＦＦ１２０は、或る光パルス（図２４におけるＯＦＦパルス１２１やＯＮパルス１２２）とＣＬＫパルスとが入力された段階では、入力の取り込みが完了せず、同じ光パルスが続けて入力されたときに入力の取り込みが完了する回路となっている。

換言すれば、光Ｄ−ＦＦ１２０は、或る情報（或る値を示す光パルス）を保持させるために、当該情報を２度入力しなければならないという欠点を有している。

光Ｄ−ＦＦ１３０（図２３）は、上記欠点を無くした光Ｄ−ＦＦである。

具体的には、図２３に示してあるように、光Ｄ−ＦＦ１３０は、光Ｄ−ＦＦ１２０の前段に、分周回路１３１ａ、１３１ｂを設けた構成を有している。各分周回路１３１ｘ（ｘ＝ａ，ｂ）は、入力された光信号を光増幅器２７及び光分波器１３２により同強度の２信号に分け、一方の信号を光遅延回路１３３によりＴ／２時間だけ遅延し、遅延した信号と遅延していない信号とを光合波器１３４により合波して出力する回路である。

すなわち、分周回路１３１ａは、入力された各データパルス列を、特定のデータを表す光パルスが２個ずつ連続する，単位時間当たりのパルス数が２倍のデータパルス列に変換して光Ｄ−ＦＦ１２０のＤポートに供給できる回路となっている。また、分周回路１３１ｂは、入力された各制御用パルス列を、各制御値を表す光パルスが２個ずつ連続する，単位時間当たりのパルス数が２倍の制御パルス列に変換して光Ｄ−ＦＦ１２０のＣＬＫポートに供給できる回路となっている。

尚、光Ｄ−ＦＦ１３０は、各標準パルス列ＰＴをパルス数が２倍の標準パルス列ＰＴに変換して光Ｄ−ＦＦ１２０内の各ＮＯＴ回路２５の接続部２５ａ−２に供給するための、分周回路１３１ａ、１３１ｂと同構成の複数の分周回路（図示略）も備える。

さらに、光Ｄ−ＦＦ１３０は、光Ｄ−ＦＦ１２０のＱポートから出力される信号（以下、分周Ｑ信号と表記する）とＰＴ（標準パルス列／複合パルス列）とのＡＮＤ演算結果を光Ｄ−ＦＦ１３０のＱポートに供給するＡＮＤ回路２４を備える。このＡＮＤ回路２４に分周Ｑ信号及びＰＴを供給するための光伝送路は、２個目の光パルス（遅延された光パルス）から光Ｄ−ＦＦ１２０により生成された光パルスと標準パルスとがＡＮＤ回路２４に同時に供給されるように、設計・製造される。

以上の説明から明らかなように、光Ｄ−ＦＦ１３０内の光Ｄ−ＦＦ１２０のＤ／ＣＬＫポートには、光Ｄ−ＦＦ１３０のＤ／ＣＬＫポートに或る光パルスが入力される度に、強度（ＯＮ／ＯＦＦの別）が当該光パルスと同じ光パルスが２回入力される。また、光Ｄ−ＦＦ１３０内（光Ｄ−ＦＦ１２０内）の各ＮＯＴ回路２５の接続部２５ａ−２には、単位時間当たりのパルス数がＰＴの２倍の、ＰＴと同強度の信号が入力される。

そして、光Ｄ−ＦＦ１２０内の各論理回路（ＮＯＴ回路２５、ＯＲ回路２４）は、光パルスの入力周期がＴでなくても問題なく動作する回路である。従って、光Ｄ−ＦＦ１３０では、ＣＬＫポートに光パルス／複合パルスが入力される度に、Ｄポートに入力された光信号の取り込みが完了することになる。ただし、光Ｄ−ＦＦ１２０のＱポートから出力される分周Ｑ信号には、不要な光パルス（１回目に入力された光パルスから生成された光パルス）が含まれる。そのため、光Ｄ−ＦＦ１２０の後段にＡＮＤ回路２４を設けことにより、不要な光パルスを含まない信号が光Ｄ−ＦＦ１３０のＱポートから出力されるようにしているのである。

図２５に、光パルス処理回路８６として使用可能な光ＲＳ−フリップフロップ（以下、光ＲＳ−ＦＦとも表記する）１４０の構成を示す。

この図２５に示した光ＲＳ−ＦＦ１４０は、基本的には、ＮＯＲゲートを組み合わせたＲＳ−ＦＦのＮＯＲゲートを、ＮＯＲ回路３５に置換した回路である。尚、ＮＯＲ回路３５とは、ＯＲ回路２４（図９、図１１）の後段にＮＯＴ回路２５（図８、図１２）を接続した回路のことである。

ただし、光ＲＳ−ＦＦ１４０内には、各ＮＯＲ回路３５に同強度のデータ信号を供給するための光増幅器２７も設けられている。また、光ＲＳ−ＦＦ１４０内には、各ＮＯＲ回路３５から出力される光パルス又は複合パルスを、およそＴ時間後に他方のＮＯＲ回路３５に供給するための２つの光遅延回路２８も設けられている。

図２６に、データパルス列をＲ及びＳポートに入力した場合における光ＲＳ−ＦＦ１４０のタイミング図を示す。

図２６から明らかなように、ＲＳ−ＦＦ１４０は、基本的には、ＲＳ−ＦＦと同様に機能する回路である。ただし、ＲＳ−ＦＦ１４０は、Ｄ−ＦＦ１２０と同様に、Ｒ及びＳポートに同じ光パルスの組み合わせを２回連続して入力しないと出力が確定しない回路となっている。

そのため、このＲＳ−ＦＦ１４０に対しても、光Ｄ−ＦＦ１２０に対する改良（図２４参照）と同様の改良を施しておくことが望ましい。

光パルス処理回路８６として使用できる回路は、上記したものに限られない。例えば、図２４に示した光Ｄ−ＦＦ１４０を複数個組み合わせた光シフトレジスタや、線形光学型論理回路を組み合わせたＪＫ−フリップフロップを、光パルス処理回路８６として使用することも出来る。

以上、説明したように、第４光論理回路（第４実施形態に係る光論理回路）は、或る信号生成回路９１の出力を他の信号生成回路９１の入力することにより当該他の信号生成回路９１に処理させることが出来る構成を有している。そして、第４光論理回路に採用されている各論理回路は、波長が異なるデータパルス列や制御用パルス列を多数入力しても問題なく機能する回路である。従って、この第４光論理回路によれば、異なるデータに対する様々な演算処理を高速に行うことが可能となる。

さらに、上記のフリップフロップ回路を、３R再生中継器に適用することで、電気信号に変換せずに、光のまま３R再生を行うことが出来る。

《変形形態》
上記した各実施形態に係る光論理回路は、各種の変形を行うことが出来るものである。

例えば、各実施形態に係る光論理回路の製造後に各光信号間の位相差を調整できるようにするために、各実施形態に係る光論理回路の各所に、位相調整回路を設けておくことが出来る。換言すれば、製造誤差等により、幾つかの論理回路に同時に光パルスが供給されない光論理回路が製造されてしまっても当該光論理回路を正常な回路として機能させることが出来るようにするために、光論理回路の各所に位相調整回路を設けておくことが出来る。

位相調整回路としては、各種波長の光信号に同じ位相差を付与できれば良い。従って、位相調整回路として、リチウム二オベートなどの非線形効果をもつ媒質を用いた回路を採用することも出来る。ただし、そのような回路は、製造コストがかかるものとなる。

そのため、位相調整回路としては、より安価に製造できる、図２７に示した構成を有する位相調整回路１５０ａや、図２８に示した構成を有する位相調整回路１５０ｂを採用しておくことが好ましい。

まず、位相調整回路１５０ａの構成及び機能を説明する。

図２７に模式的に示してあるように、位相調整回路１５０ａは、光分波器１５１と、位相変更部１５２と、液晶ドット１５３−１及び１５３−２と、光合波器１５４とを、備える。

液晶ドット１５３（１５３−１、１５３−２）は、反射率を、電気的な制御信号（図示略）により制御（変更）できるデバイスである。光合波器１５４は、位相調整回路１５０ａ内の２つの液晶ドット１５３からの反射光を合波する光合波器である。

光分波器１５１は、入力された光信号を同強度の２信号に分ける光分波器である。位相変更部１５２は、入力された各種波長の光信号に同じ位相差を与えるユニットである。この位相変更部１５２としては、広帯域の波長に対して位相をずらせる位相板（四分の一位相板、二分の一位相板）や、光論理回路に入力される全波長の信号に、所定量の位相差を付与できるようにプリズムを組み合わせたユニットを使用することが出来る。

要するに、同波長の、位相がずれた２信号を合波すると、当該２信号の強度比に応じた位相の信号が生成される。位相調整回路１５０ａは、そのことを利用して、回路１５０ａから出力される光信号の位相を調整する回路となっている。ただし、位相調整回路１５０ａは、回路１５０ａから出力される光信号の位相を変更すると、信号強度も変わる回路となっている。従って、位相調整回路１５０ａを光論理回路内に設ける場合には、位相調整回路１５０ａの後段に、出力レベル調整部４６（図１５）のような回路を設けておくことが望ましい。

位相調整回路１５０ａは、合波する２信号の強度比を、２つの液晶ドット１５３の反射率を変更することにより変更する回路であったが、液晶ドット１５３は、反射率を変更すると透過率も変わるデバイスである。

従って、位相調整回路１５０ａと同じ構成要素を用いて、図２８に示した構成の位相調整回路１５０ｂ、すなわち、２つの液晶ドット１５３の透過光の合波結果が出力される位相調整回路１５０ｂを製造することも出来る。尚、この位相調整回路１５０ｂも、回路１５０ｂから出力される光信号の位相を変更すると、信号強度が変わる回路である。従って、位相調整回路１５０ｂを光論理回路内に設ける場合には、位相調整回路１５０ｂの後段に、出力レベル調整部４６（図１５）のような回路を設けておくことが望ましい。

また、液晶を用いた、光の位相のみを変更できるデバイス（空間光変調器等と呼ばれているもの）も開発されている。従って、位相調整回路として、そのようなデバイス自体を採用することも出来る。

また、第２ＯＲ回路２４（図１１）や第２ＮＯＴ回路２５（図１２）を、位相調整回路を備えた回路に変形することも出来る。

図２９に、位相調整回路を備えた第２ＯＲ回路２４及び第２ＮＯＴ回路２５の主要部分１６０の構成を示す。

この主要部分１６０は、第２ＯＲ回路２４（図１１）のハーフミラー部４０とその前後の光伝送路とからなる部分、及び、第２ＮＯＴ回路２５（図１２）のハーフミラー部４０とその前後の光伝送路とからなる部分に相当するものである。

図２９に示してあるように、主要部分１６０は、導波路層１６１〜１６４と、ミラー層１６５及び１６７と、液晶ミラー層１７１〜１７４と、ハーフミラー層１７６とを備える。

ハーフミラー層１７６は、ハーフミラー４５（非対称ハーフミラー）を、光を透過する物質層で挟んだ層である。液晶ミラー層１７１〜１７４は、複数の液晶ドット１５３が、等間隔に配置された層である。図２８に示してあるように、液晶ミラー層１７１及び１７４には、ハーフミラー層１７６に関し面対称な位置に液晶ドット１５３が配置される。また、液晶ミラー層１７２及び１７３の各液晶ドット１５３は、液晶ミラー層１７１及び１７４の隣り合う２つの液晶ドット１５３のほぼ中央に配置される。尚、液晶ドット１５３の間隔は、導波路層１６１，１６４の厚さＬ１，Ｌ２、及び、導波路層１６１，１６４への光信号の入射角θを考慮して定められる。

主要部分１６０内の各液晶ドット１５３は、光をほぼ１００％透過する状態、光をほぼ１００％反射する状態のいずれかに制御されるものである。尚、主要部分１６０は、通常、各点線枠内に示してある４つの液晶ドット１５３単位で、液晶ドット１５３の状態を制御できる回路として設計・製造される。

ミラー層１６５は、液晶ミラー層１７１（液晶ミラー層１７１内の液晶ドット１５３）により反射された光を反射する，反射率がほぼ“１”の層である。ミラー層１６６は、液晶ミラー層１７４により反射された光を反射する，反射率がほぼ“１”の層である。

導波路層１６１〜１６４は、光を透過する物質からなる層である。導波路層１６２及び導波路層１６３の厚さは、通常、導波路層１６１又は導波路層１６２の厚さＬ１又はＬ２と同じ厚さとされる。導波路層１６１の厚さＬ１は、導波路層１６４の厚さＬ２との間に数ｎｍ程度の差（例えば、５ｎｍ）があるものとされる。

以上、説明した構成から明らかなように、主要部分１６０は、透過状態に制御する液晶ドット１５３の組み合わせを１つ隣の組み合わせに変更すると、入力されている２光信号の位相差が、“2(L1-L2)/sinθ”だけ増減するユニットとなっている。

従って、この主要部分１６０の、図２９における右側に、出力レベル調整部４６又は４８を接続しておけば、位相調整回路を備えた第２ＯＲ回路２４又は第２ＮＯＴ回路２５を実現できることになる。

また、ＳＢＳが発生する導波路媒質８３を用いた出力レベル調整部２４ｃ、４６を実現しやすくするために、データパルス列を、データパルスと、データパルスではないＯＮパルスとが交互に並んだパルス列としておくことも出来る。ただし、そのようなパルス列（以下、交番パルス列と表記する）をＮＯＴ回路２５に入力すると、ＮＯＴ回路２５により、交番パルス列が、交番パルス列ではないパルス列に変換されてしまうことになる。そして、交番パルス列が交番パルス列ではないパルス列に変換されてしまっては、ＳＢＳが発生する導波路媒質８３を用いた出力レベル調整部２４ｃ、４６を実現しやすくするという目的を達成することが出来ない。そのため、データパルス列として交番パルス列を採用する場合、光論理回路は、各ＮＯＴ回路２５の出力に、当該出力が交番パルス列となるように、周期２ＴのＯＮパルス列を追加する構成を備えた回路として設計・製造される。

また、上記した各光論理回路を、入力ポート３０Ｃに、標準パルス列ＰＴ又は複合標準パルス列ＰＴが入力されて使用する回路、すなわち、光論理回路内で、入力されたＰＴを増幅してＮ_NOT個のＰＴを生成する回路に、変形することも出来る。

さらに、各光論理回路をデータパルス列相当のものをパラレルに入出力する回路に変形しても良いことや、各光論理回路に光信号を供給する装置として、上記した第１，第２信号生成装置とは構成の異なる装置を用いても良いこと等は、当然のことである。

また、上記したＮＯＴ回路を用いて光伝送装置を実現することも出来る。すなわち、
標準光パルスと同波長且つ同強度のＯＮパルス、前記標準光パルスをＯＦＦ変調したＯＦＦパルスのいずれかであるデータパルスを受信する受信部と、
前記受信したデータパルスのタイミングを再生する再生部と、
前記タイミングが再生されたデータパルスを送信する送信部と、を有し、
前記再生部は、
前記入力されたデータパルスを固定端反射させ、前記固定端反射させたデータパルスと、前記標準光パルスとを合波して出力するＮＯＴ回路を有する光伝送装置を実現することも出来る。

１０Ａ，１０Ｂ 光セレクタ
２０ 加算器
２２ ＸＯＲ回路
２３ ＡＮＤ回路
２４ ＯＲ回路
２５ ＮＯＴ回路
３５ ＮＯＲ回路
４０ ハーフミラー部

Claims (10)

1. 標準光パルスと同波長且つ同強度のＯＮパルス、前記標準光パルスをＯＦＦ変調したＯＦＦパルスのいずれかであるデータパルスが入力される光論理回路において、
   前記入力されたデータパルスを固定端反射させ、前記固定端反射させたデータパルスと、前記標準光パルスとを合波して出力するＮＯＴ回路
   を備えることを特徴とする光論理回路。
2. 前記ＮＯＴ回路は、
   入力されたデータパルスを固定端反射させると共に、前記固定端反射させたデータパルスと、前記標準光パルスとを合波して出力するハーフミラー部と、
   前記ハーフミラー部から出力される光パルスを、強度が２倍になるように増幅する光増幅部と、
   を含む
   ことを特徴とする請求項１に記載の光論理回路。
3. ２つのデータパルスを合波して出力する合波部と、
   誘導ブリルアン散乱が発生する導波路媒質と、を有するＯＲ回路を更に有し、
   前記合波部から出力される光パルスは、前記導波路媒質に入力されることを特徴とする請求項１又は２に記載の光論理回路。
4. 光パルスの位相を調整する位相調整回路
   を、さらに備え、
   前記位相が調整された光パルスが、前記ＮＯＴ回路に入力されることを特徴とする請求項１乃至３のいずれかに記載の光論理回路。
5. 光パルスの位相を調整する位相調整回路
   を、さらに備え、
   前記位相が調整された光パルスが、前記ＯＲ回路に入力されることを特徴とする請求項３に記載の光論理回路。
6. 前記位相調整回路は、
   液晶ドットを含むことを特徴とする請求項４又は５に記載の光論理回路。
7. 前記ＮＯＴ回路を含むフリップフロップであって、
   前記フリップフロップからの出力パルスが帰還されるゲートに、前記出力パルスが１ビット分遅延されて入力されるフリップフロップを備える
   ことを特徴とする請求項１に記載の光論理回路。
8. 前記データパルスを、各パルスを２個ずつ含むデータパルスに変換して前記フリップフロップに供給する回路を、さらに備える
   ことを特徴とする請求項７に記載の光論理回路。
9. 第１論理演算を行う第１光パルス処理回路と、
   第２論理演算を行う第２光パルス処理回路と、
   前記データパルスを前記第１光パルス処理回路と前記第２光パルス処理回路の何れかに出力するセレクタと、を更に備え、
   前記第１光パルス処理回路と、前記第２光パルス処理回路とは、前記ＯＲ回路と前記ＮＯＴ回路のうち、少なくとも何れか一方を含むことを特徴とする請求項３に記載の光論理回路。
10. 標準光パルスと同波長且つ同強度のＯＮパルス、前記標準光パルスをＯＦＦ変調したＯＦＦパルスのいずれかであるデータパルスを受信する受信部と、
    前記受信したデータパルスのタイミングを再生する再生部と、
    前記タイミングが再生されたデータパルスを送信する送信部と、を有し、
    前記再生部は、
    前記入力されたデータパルスを固定端反射させ、前記固定端反射させたデータパルスと、前記標準光パルスとを合波して出力するＮＯＴ回路を有することを特徴とする光伝送装置。

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