JP6111984B2 - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 53
- 239000003990 capacitor Substances 0.000 claims description 84
- 239000011347 resin Substances 0.000 claims description 32
- 229920005989 resin Polymers 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 238000007789 sealing Methods 0.000 claims description 12
- 238000010992 reflux Methods 0.000 claims description 3
- 238000011084 recovery Methods 0.000 description 45
- 238000010586 diagram Methods 0.000 description 28
- 238000006073 displacement reaction Methods 0.000 description 9
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 9
- 229910010271 silicon carbide Inorganic materials 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Description
この発明は、半導体装置に関し、特に、ＳｉＣ系のパワー半導体素子を搭載した半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device on which a SiC-based power semiconductor element is mounted.
図１８は、従来のパワー半導体モジュール５００の要部断面図である。このパワー半導体モジュール５００は、放熱ベース５１と、放熱ベース５１にはんだ５２で固着されるＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板５３と、ＤＣＢ基板５３の表側の導体バターン５４に半田５２で固着されるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）チップ５５およびＦＷＤ（フリーホイールダイオード）チップ５６を備える。表側の導体パターン５４に固着する外部導出端子５７と、放熱ベース５１に接着される樹脂ケース５８と、ＩＧＢＴチップ５５、ＦＷＤチップ５６、表側の導体パターン５４および外部導出端子５７を接続するボンディングワイヤ５９を備える。樹脂ケース５８内を充填するシリコーンゲルなどの封止材６０と、樹脂ケース５８上部を覆う蓋６１を備える。尚、ＤＣＢ基板５３はセラミック絶縁板５３ａと、このセラミック絶縁板５３ａの裏側に配置される裏面の導電板５３ｂと、表側に配置される表側の導体パターン５４で構成される。 FIG. 18 is a cross-sectional view of a main part of a conventional power semiconductor module 500. This power semiconductor module 500 includes a heat dissipation base 51, a DCB (Direct Copper Bonding) substrate 53 fixed to the heat dissipation base 51 with solder 52, and an IGBT (IGBT) fixed to the conductor pattern 54 on the front side of the DCB substrate 53 with solder 52. An insulated gate bipolar transistor) chip 55 and an FWD (free wheel diode) chip 56 are provided. An external lead terminal 57 fixed to the front conductor pattern 54, a resin case 58 bonded to the heat dissipation base 51, an IGBT chip 55, an FWD chip 56, a bonding wire 59 for connecting the front conductor pattern 54 and the external lead terminal 57. Is provided. A sealing material 60 such as silicone gel filling the inside of the resin case 58 and a lid 61 covering the top of the resin case 58 are provided. The DCB substrate 53 includes a ceramic insulating plate 53a, a back conductive plate 53b disposed on the back side of the ceramic insulating plate 53a, and a front conductive pattern 54 disposed on the front side.
また、ＩＧＢＴチップ５５の図示しないゲートパットおよびエミッタパットはボンディングワイヤ５９を介してゲートの外部導出端子５７およびエミッタの外部導出端子５７にそれぞれ接続する。コレクタは表側の導体パターン５３ｂを介してコレクタの外部導出端子５７に接続する。また、ＩＧＢＴチップ５５とＦＷＤチップ５６は逆並列接続され、それらが直列接続されて樹脂ケース５８に収納されている。 In addition, a gate pad and an emitter pad (not shown) of the IGBT chip 55 are connected to an external lead terminal 57 of the gate and an external lead terminal 57 of the emitter via bonding wires 59, respectively. The collector is connected to the external lead-out terminal 57 of the collector through the conductor pattern 53b on the front side. Further, the IGBT chip 55 and the FWD chip 56 are connected in reverse parallel, and they are connected in series and stored in the resin case 58.
つぎに、図１８のパワー半導体モジュール５００を搭載した３相インバータについて説明する。ここではスイッチング素子としてＭＯＳＦＥＴ（Ｍ１〜Ｍ６）を例に挙げた。
図１９は、３相インバータの回路図である。上アームのＭＯＳＦＥＴ（Ｍ１〜Ｍ３）と還流ダイオード（Ｄ１〜Ｄ３）はそれぞれ逆並列接続し、下アームのＭＯＳＦＥＴ（Ｍ４〜Ｍ６）と還流ダイオード（Ｄ４〜Ｄ６）はそれぞれ逆並列接続する。
Next, a three-phase inverter equipped with the power semiconductor module 500 of FIG. 18 will be described. Here, MOSFETs (M1 to M6) are exemplified as switching elements.
FIG. 19 is a circuit diagram of a three-phase inverter. The upper arm MOSFETs (M1 to M3) and the freewheeling diodes (D1 to D3) are connected in antiparallel, and the lower arm MOSFETs (M4 to M6) and the freewheeling diodes (D4 to D6) are connected in antiparallel.
また、上アームと下アームのＭ１とＭ２、Ｍ３とＭ４，Ｍ５とＭ６はそれぞれ直列接続し、その接続点ａがインバータの出力ＯＵＴとなりモータＭに接続する。Ｕ相、Ｖ相、Ｗ相の上アームのスイッチング素子Ｍ１，Ｍ３，Ｍ５の高電位側（例えば、ドレイン）はそれぞれＰ端子に接続し、Ｐ端子は直流電源Ｅの高電位側端子に接続する。Ｕ相、Ｖ相、Ｗ相の下アームのＭ２，Ｍ４，Ｍ６の低電位側（例えば、ＭＯＳＦＥＴのソース）はそれぞれＮ端子に接続し、Ｎ端子は直流電源Ｅの低電位側端子に接続する。 Further, M1 and M2, M3 and M4, M5 and M6 of the upper arm and the lower arm are respectively connected in series, and the connection point a becomes the output OUT of the inverter and is connected to the motor M. The high potential sides (for example, drains) of the switching elements M1, M3, and M5 of the upper arms of the U phase, V phase, and W phase are connected to the P terminal, and the P terminal is connected to the high potential side terminal of the DC power source E. . The low potential side (for example, the source of the MOSFET) of the lower arms M2, M4, and M6 of the lower arms of the U phase, V phase, and W phase are connected to the N terminal, and the N terminal is connected to the low potential side terminal of the DC power supply E. .
このインバータ回路において、Ｍ１〜Ｍ６が、例えば２０ｋＨｚの周波数でオン・オフを繰り返し、オン期間、オフ期間を変化させることで、負荷のモータＭへ電力が供給される。 In this inverter circuit, M1 to M6 are repeatedly turned on and off at a frequency of 20 kHz, for example, and the on period and the off period are changed, whereby electric power is supplied to the motor M of the load.
図２０と図２１および図２２は、図１９のインバータ回路の動作を説明する図であり、図２０と図２１は電流の流れを説明する図、図２２は動作波形を説明する図である。。
図２０（ａ）において、Ｍ１およびＭ４，Ｍ６を同時にオンさせる。直流電源ＥからＰ端子を通り、Ｍ１，モータＭ、Ｍ４，Ｍ６を通ってＮ端子へ電流が流れて、モータＭへ電力が供給される。
20, 21 and 22 are diagrams for explaining the operation of the inverter circuit of FIG. 19, FIG. 20 and FIG. 21 are diagrams for explaining the flow of current, and FIG. 22 is a diagram for explaining the operation waveforms. .
In FIG. 20A, M1, M4, and M6 are simultaneously turned on. A current flows from the DC power source E through the P terminal, passes through the M1, motors M, M4, and M6 to the N terminal, and power is supplied to the motor M.
つぎに、図２０（ｂ）において、Ｍ１をオフさせる。モータＭに流れている電流ＩＭはＭ４，Ｍ６，Ｄ２を通りモータＭに戻る還流電流となる。この還流電流は還流ダイオードＤ２の順電流Ｉｆとなる。 Next, in FIG. 20B, M1 is turned off. The current IM flowing through the motor M becomes a reflux current that returns to the motor M through M4, M6, and D2. This return current becomes the forward current If of the return diode D2.
図２１（ｃ）において、再度、Ｍ１をオンすると、Ｍ１に電流ＩＭＯＳが流れ、このＩＭＯＳはＤ２の順電流Ｉｆを打ち消し、逆回復電流ＩｒｒとなってＮ端子へ流れて、Ｄ２をオフ（逆回復）させる。 In FIG. 21C, when M1 is turned on again, a current IMOS flows through M1, and this IMOS cancels the forward current If of D2, flows as the reverse recovery current Irr to the N terminal, and turns off D2 (reverse) Recovery).
Ｄ２の逆回復電流Ｉｒｒがピークになる時点（逆回復電流のピーク値Ｉｃｐ）から、Ｄ２に逆回復電圧Ｖｒｒが印加され、このＤ２の逆回復電圧ＶｒｒがＭ２のドレイン・ソースに順電圧ＶＤとして印加される。 From the point when the reverse recovery current Irr of D2 reaches its peak (reverse recovery current peak value Icp), the reverse recovery voltage Vrr is applied to D2, and the reverse recovery voltage Vrr of D2 is applied to the drain and source of M2 as the forward voltage VD. Applied.
つぎに、図２１（ｄ）において、前記の逆回復電流Ｉｒｒが流れ終わった段階で、Ｕ端子を経由してモータＭへ電流ＩＭが流れて、モータＭに流れた電流ＩＭはＶ端子に接続するＭ４、Ｗ端子に接続するＭ６を経由してＮ端子へ流れる。これらの一連の動作を繰り返して、モータＭへ電力が供給される。 Next, in FIG. 21D, when the reverse recovery current Irr has finished flowing, the current IM flows to the motor M via the U terminal, and the current IM flowing to the motor M is connected to the V terminal. Flows to the N terminal via M4 connected to the W terminal and M6 connected to the W terminal. Electric power is supplied to the motor M by repeating these series of operations.
図２２は、Ｍ１がオン、オフしたときのＭ１，Ｄ２の電圧電流波形図であり、同図（ａ）は、Ｍ１がオンしたときの電流ＩＭＯＳと電圧ＶＤの波形図である。同図（ｂ）は、Ｍ１がオフしたときの、Ｍ１の電流ＩＭＯＳ（モータ電流ＩＭ）、電圧ＶＤ、Ｄ２の電流Ｉｆ（ＩＭ）の波形図である。同図（ｃ）はＭ１が再度オンしたときの、Ｍ１のターンオン電流Ｉｏｎ、Ｍ１に流れる電流ＩＭＯＳ，Ｄ２の順電流Ｉｆ，逆回復電流Ｉｒｒ，逆回復電流のピークＩｃｐ，逆回復電圧Ｖｒｒ，逆回復電圧のピークＶｒｐなどの波形図である。 FIG. 22 is a voltage / current waveform diagram of M1 and D2 when M1 is turned on / off, and FIG. 22 (a) is a waveform diagram of the current IMOS and voltage VD when M1 is turned on. FIG. 4B is a waveform diagram of the current IMOS (motor current IM) of M1 and the current If (IM) of voltages VD and D2 when M1 is turned off. FIG. 6C shows the turn-on current Ion of M1, the current IMOS flowing in M1, the forward current If of D2, the reverse recovery current Irr, the peak of reverse recovery current Icp, the reverse recovery voltage Vrr, and the reverse when M1 is turned on again. It is a waveform diagram such as a peak Vrp of the recovery voltage.
同図（ａ）において、Ｍ１がオンすると、Ｍ１に電流ＩＭＯＳが流れ、この電流がモータＭに流れれる電流ＩＭとなり、Ｍ４，Ｍ６を通ってＮ端子へ流れて行く。
同図（ｂ）において、Ｍ１がオフすると、ＩＭＯＳ、ＩＭが減少し、Ｍ１にＶＤが印加される。モータＭに流れている電流ＩＭはＤ２の順電流Ｉｆとして流れて、モータＭに戻る還流電流となる。
In FIG. 5A, when M1 is turned on, a current IMOS flows through M1, and this current becomes a current IM flowing through the motor M, and flows to the N terminal through M4 and M6.
In FIG. 5B, when M1 is turned off, IMOS and IM decrease, and VD is applied to M1. The current IM flowing in the motor M flows as a forward current If of D2, and becomes a return current returning to the motor M.
同図（ｃ）において、還流電流が流れているときに、再度Ｍ１をオンさせると、Ｍ１にターンオン電流Ｉｏｎが流れ、Ｄ２を通してＮ端子へ流れて行く。このターンオン電流Ｉｏｎの立ち上がり（＋ｄｉ／ｄｔ）は、Ｄ２に流れる順電流Ｉｆの立下り（−ｄｉ／ｄｔ）となる。そのため、Ｍ１の＋ｄｉ／ｄｔが大きくなるとＤ２の−ｄｉ／ｄｔも大きくなる。Ｄ２の−ｄｉ／ｄｔが大きくなると、Ｄ２の逆回復電流のピーク値Ｉｃｐが大きくなり、逆回復電圧Ｖｒｐのピークが高も大きくなる。 In FIG. 4C, when M1 is turned on again when the return current is flowing, the turn-on current Ion flows through M1, and flows to the N terminal through D2. The rising edge (+ di / dt) of the turn-on current Ion is the falling edge (−di / dt) of the forward current If flowing through D2. Therefore, as + di / dt of M1 increases, −di / dt of D2 also increases. As -di / dt of D2 increases, the peak value Icp of the reverse recovery current of D2 increases, and the peak of the reverse recovery voltage Vrp increases.
この逆回復電流ＩｒｒはＭ１に流れる電流ＩＭＯＳに重畳されて、Ｍ１のターンオン電流Ｉｏｎは跳ね上がる。
また、Ｄ２の逆回復時の急峻な逆回復電圧Ｖｒｒの変化（−ｄｖ／ｄｔ）はＭ２のドレイン・ソース間に急峻な電圧の変化（＋ｄｖ／ｄｔ）として印加される。これはＤ２とＭ２は互いに逆並列接続されているので、Ｄ２の−ｄｖ／ｄｔはＭ２としては極性が逆転して＋ｄｖ／ｄｔになるためである。
The reverse recovery current Irr is superimposed on the current IMOS flowing through M1, and the turn-on current Ion of M1 jumps up.
The steep reverse recovery voltage Vrr change (−dv / dt) during the reverse recovery of D2 is applied as a steep voltage change (+ dv / dt) between the drain and source of M2. This is because D2 and M2 are connected in reverse parallel to each other, so that -dv / dt of D2 is reversed as M2 to + dv / dt.
このＭ２のドレイン・ソース間に印加される急峻な電圧の変化（＋ｄｖ／ｄｔ）は、Ｍ２のドレイン・ゲート間にも印加される。この＋ｄｖ／ｄｔの印加により、Ｍ２の帰還容量Ｃｒｓｓ（ドレイン・ゲート間の容量）を通して、Ｍ２の入力容量Ｃｉｓｓ（ゲート・エミッタ容量）へ向かって図２１（ｃ）に示す変位電流Ｉｄｉｓ（＝Ｃｒｓｓ×ｄｖ／ｄｔ）が流れる。この変位電流Ｉｄｉｓにより入力容量Ｃｉｓｓが充電されて入力容量Ｃｉｓｓの電圧は上昇する。この電圧はＭ２のゲート電圧となる。この入力容量Ｃｉｓｓの電圧がＭ２のゲートしきい値電圧Ｖｔｈを超えるとＭ２は誤オンして、Ｍ２に誤オン電流Ｉｍｏｎが流れる。誤オン電流ＩｍｏｎがＭ２に流れるとＭ２で発生する損失は大きくなる。 The steep voltage change (+ dv / dt) applied between the drain and source of M2 is also applied between the drain and gate of M2. By applying + dv / dt, the displacement current Idis (= Crss) shown in FIG. 21C is directed toward the input capacitance Ciss (gate-emitter capacitance) of M2 through the feedback capacitance Crss (drain-gate capacitance) of M2. Xdv / dt) flows. The input capacitor Ciss is charged by the displacement current Idis, and the voltage of the input capacitor Ciss increases. This voltage becomes the gate voltage of M2. When the voltage of the input capacitance Ciss exceeds the gate threshold voltage Vth of M2, M2 is erroneously turned on, and an erroneous on-current Imon flows through M2. When the erroneous ON current Imon flows through M2, the loss generated in M2 increases.
Ｍ２の入力容量Ｃｉｓｓの電圧がＭ２のゲートしきい値電圧Ｖｔｈを超える期間は、Ｍ１がターンオンしている短い期間（１μｓ以下）である。そのため、この短い期間にＭ２が劣化や破壊を起こすことは少ない。 The period in which the voltage of the input capacitor Ciss of M2 exceeds the gate threshold voltage Vth of M2 is a short period (1 μs or less) in which M1 is turned on. Therefore, M2 is unlikely to deteriorate or break down in this short period.
しかし、Ｍ２に誤オン電流Ｉｍｏｎが流れて発生する誤オン損失Ｅｍｏｎは、Ｍ２のターンオン損失Ｅｏｎに重畳される。この誤オン損失Ｅｍｏｎが重畳されたターンオン損失Ｅｏｎは高い動作周波数（例えば、２０ｋＨｚ）で繰り返し発生するため、Ｍ２の長期信頼性に影響を与える惧れがある。このことはＭ１，Ｍ３〜Ｍ６についても同様に発生する。その結果、半導体装置５００の長期信頼性を低下させる惧れがある。 However, the erroneous ON loss Emon generated when the erroneous ON current Imon flows through M2 is superimposed on the turn-on loss Eon of M2. Since the turn-on loss Eon on which the erroneous on-loss Emon is superimposed is repeatedly generated at a high operating frequency (for example, 20 kHz), there is a possibility of affecting the long-term reliability of M2. This similarly occurs for M1, M3 to M6. As a result, the long-term reliability of the semiconductor device 500 may be reduced.
また、特許文献１では、ゲート駆動回路のトランジスタに抵抗とコンデンサを並列した回路を直列接続することで、絶縁ゲート型半導体素子の高周波動作を活かすことができ、インバータ等の電力変換装置を安定に駆動する信頼性の高い絶縁ゲート型半導体素子のゲート回路が開示されている。 Further, in Patent Document 1, a circuit in which a resistor and a capacitor are connected in parallel to a transistor of a gate drive circuit can be connected in series, so that the high-frequency operation of an insulated gate semiconductor element can be utilized, and a power conversion device such as an inverter can be stably used. A gate circuit of an insulated gate semiconductor element having high reliability for driving is disclosed.
また、特許文献２では、金属ピン一体のプリント基板（配線基板）を内蔵する半導体装置と、さらに、金属ピン一体のプリント基板上にコンデンサを実装できることが記載されている。 Further, Patent Document 2 describes a semiconductor device incorporating a printed circuit board (wiring board) integrated with metal pins and that a capacitor can be mounted on the printed circuit board integrated with metal pins.
また、特許文献３および特許文献４では、半導体モジュール内のＩＧＢＴのゲート・エミッタ間にコンデンサＣｇｅを接続することと、Ｃｇｅの効果を高めるため、コンデンサＣｇｅをモジュールに内蔵することが記載されている。 Patent Document 3 and Patent Document 4 describe that a capacitor Cge is connected between the gate and emitter of an IGBT in a semiconductor module and that the capacitor Cge is built in the module in order to enhance the effect of Cge. .
前記したＭＯＳＦＥＴの誤オンを防止するために、ＭＯＳＦＥＴのゲート・ソース間にコンデンサＣｇｓを接続したり、ゲート抵抗Ｒｇを接続することが行なわれている。これらの対策を講じることにより、（１）上アームのＭＯＳＦＥＴのターンオン電流Ｉｏｎの立ち上がり（＋ｄｉ／ｄｔ）を低下させて、還流ダイオードの逆回復電流Ｉｒｒを抑制する。（２）下アームのＭＯＳＦＥＴのゲート・エミッタ間に印加される電圧の立ち上がりが低下する。などができる。その結果、誤オン対策には有効である。尚、Ｃｇｓ，ＲｇはＭ１〜Ｍ６にそれぞれ接続されるが、図２２（ｄ）では図が煩雑になるのでＭ１、Ｍ２に接続した例を示す。 In order to prevent the above-described MOSFET from being erroneously turned on, a capacitor Cgs or a gate resistor Rg is connected between the gate and source of the MOSFET. By taking these measures, (1) the rise (+ di / dt) of the turn-on current Ion of the upper arm MOSFET is lowered, and the reverse recovery current Irr of the freewheeling diode is suppressed. (2) The rise of the voltage applied between the gate and the emitter of the lower arm MOSFET decreases. Etc. As a result, it is effective as a countermeasure against erroneous ON. Note that Cgs and Rg are connected to M1 to M6, respectively, but FIG. 22 (d) shows an example of connection to M1 and M2 because the figure becomes complicated.
しかし、特許文献１〜４において、樹脂ケース内のゲート配線のインダクタンスの値Ｌｇｏ、コンデンサＣｇｓの値Ｃｇｓｏ、ゲート抵抗Ｒｇの値Ｒｇｏを具体的に定めてパワー半導体モジュール５００に搭載して誤オン対策すること、さらに、誤オンを防止するためのゲートインダクタンスの値Ｌｇｏ、コンデンサＣｇｓの値Ｃｇｓｏ、ゲート抵抗Ｒｇの値Ｒｇｏを誤オン防止の関係式に基づいて定めることについては記載されていない。 However, in Patent Documents 1 to 4, the inductance value Lgo of the gate wiring in the resin case, the value Cgso of the capacitor Cgs, and the value Rgo of the gate resistance Rg are specifically determined and mounted on the power semiconductor module 500 to prevent erroneous ON. In addition, there is no description about determining the gate inductance value Lgo, the capacitor Cgs value Cgso, and the gate resistance Rg value Rgo based on the relational expression for preventing the erroneous ON.
また、パワー半導体モジュール５００に搭載されるスイッチング素子として、特に、ＳｉＣ（炭化シリコン）系のスイッチング素子、例えば、ＳｉＣ−ＭＯＳＦＥＴなどでを用いる場合には、ＳｉＣ−ＭＯＳＦＥＴのチップサイズが小さく、入力容量Ｃｉｓｓが小さい。そのため、上アームのＳｉＣ−ＭＯＳＦＥＴのターンオン時に下アームのＳｉＣ−ＭＯＳＦＥＴのゲートがゲートしきい値電圧に達して、下アームのＳｉＣ−ＭＯＳＦＥＴが誤オンするという現象が起こり易い。そのため、ＳｉＣ−ＭＯＳＦＥＴのゲートに、前記したように、コンデンサＣｇｓとゲート抵抗Ｒｇを付加することが必要になる。 In addition, as a switching element mounted on the power semiconductor module 500, in particular, when using a SiC (silicon carbide) -based switching element, for example, a SiC-MOSFET, the chip size of the SiC-MOSFET is small and the input capacitance is small. Ciss is small. Therefore, when the upper arm SiC-MOSFET is turned on, the gate of the lower arm SiC-MOSFET reaches the gate threshold voltage, and the phenomenon that the lower arm SiC-MOSFET is erroneously turned on is likely to occur. Therefore, it is necessary to add the capacitor Cgs and the gate resistance Rg to the gate of the SiC-MOSFET as described above.
この発明の目的は、前記課題を解決して、誤オン防止のためのコンデンサＣｇｓとゲート抵抗ＲｇもしくはコンデンサＣｇｓのみを内蔵した半導体装置を提供することである。 An object of the present invention is to solve the above-described problem and provide a semiconductor device having only a capacitor Cgs and a gate resistor Rg or a capacitor Cgs for preventing erroneous ON.
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、スイッチング素子と該スイッチング素子に逆並列に接続した還流ダイオードを搭載した半導体装置において、前記スイッチング素子のゲートと低電位側との間に接続するコンデンサと、前記ゲートとゲート外部導出端子の間に接続するゲート抵抗と、前記ゲートと前記ゲート外部導出端子の間に接続される配線とを樹脂ケース内に格納し、前記コンデンサの容量値Ｃｇｓｏ、前記ゲート抵抗の抵抗値Ｒｇｏ，前記配線のインダクタンス値Ｌｇｏを、下記に示す値を満たすようにする。
Ｃｇｓｏ＝２ｎＦ〜２０ｎＦ
Ｒｇｏ＝３Ω〜２０Ω
Ｌｇｏ＝２．５ｎＨ〜１０ｎＨ
また、特許請求の範囲の請求項２に記載の発明によれば、スイッチング素子と該スイッチング素子に逆並列に接続した還流ダイオードを搭載した半導体装置において、
前記スイッチング素子のゲートと低電位側との間に接続するコンデンサを樹脂ケース内に格納し、ゲートとゲート外部導出端子を配線を介して接続し、該ゲート外部導出端子に接続するゲート抵抗を樹脂ケース外に配置し、前記コンデンサの容量値Ｃｇｓｏ、前記ゲート抵抗の抵抗値Ｒｇｏ、前記配線のインダクタンス値Ｌｇｏが、下記の値を満たすようにする。
Ｃｇｓｏ＝２ｎＦ〜２０ｎＦ
Ｒｇｏ＝３Ω〜２０Ω
Ｌｇｏ＝２．５ｎＨ〜１０ｎＨ
また、特許請求の範囲の請求項３に記載の発明によれば、請求項１，２に記載の発明において、前記のＣｇｓｏ（ｎＦ），Ｒｇｏ（Ω），Ｌｇｏ（ｎＨ）が下記に示す数式を満たす値にする。
[数１]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）３
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１または３に記載の発明において、絶縁板と裏面導電板と表面導電パターンで構成される導電パターン付絶縁基板と、導電パターン上に接合材を介して固着する前記スイッチング素子と、前記スイッチング素子と逆並列接続する前記還流ダイオードと、前記スイッチング素子上および前記還流ダイオード上に接合材で金属ピンを介して固着する金属ピン一体プリント基板と、前記スイッチング素子のゲートに一端が接続する前記コンデンサと、前記コンデンサの他端が接続する低電位側外部導出端子と、前記スイッチング素子のゲートに一端が接続する前記抵抗と、前記抵抗の他端が接続する前記ゲート外部導出端子と、前記導電パターン付絶縁基板に接着し、前記裏面導電板と前記低電位側外部導出端子の先端部と前記ゲート外部導出端子の先端部を露出して、全体を封止する封止樹脂とを備える構成とする。
In order to achieve the above object, according to the first aspect of the present invention, in a semiconductor device equipped with a switching element and a free-wheeling diode connected in antiparallel to the switching element, the switching element A capacitor connected between the gate and the low potential side, a gate resistor connected between the gate and the gate external lead terminal, and a wiring connected between the gate and the gate external lead terminal are disposed in the resin case. And the capacitance value Cgso of the capacitor, the resistance value Rgo of the gate resistance, and the inductance value Lgo of the wiring satisfy the following values.
Cgso = 2nF-20nF
Rgo = 3Ω ～ 20Ω
Lgo = 2.5nH-10nH
According to the invention described in claim 2 of the claims, in a semiconductor device including a switching element and a free-wheeling diode connected in antiparallel to the switching element,
The capacitor connected between the gate of the switching element and the low potential side is stored in a resin case, the gate and the gate external lead terminal are connected via a wiring, and the gate resistance connected to the gate external lead terminal is resin The capacitor is arranged outside the case so that the capacitance value Cgso of the capacitor, the resistance value Rgo of the gate resistance, and the inductance value Lgo of the wiring satisfy the following values.
Cgso = 2nF-20nF
Rgo = 3Ω ～ 20Ω
Lgo = 2.5nH-10nH
According to the invention described in claim 3, the Cgso (nF), Rgo (Ω), and Lgo (nH) in the inventions described in claims 1 and 2 are represented by the following formulas: Set to a value that satisfies.
[Equation 1]
Cgso> 22 × (Lgo / 2.5) 0.5 × exp (−0.18 × Rgo)
+ 0.025 × Rgo × (Lgo / 2.5) 3
Further, according to the invention described in claim 4 of the claims, in the invention described in claim 1 or 3, an insulating substrate with a conductive pattern constituted by an insulating plate, a back conductive plate, and a surface conductive pattern; The switching element fixed on the conductive pattern via a bonding material, the freewheeling diode connected in reverse parallel to the switching element, and the metal fixed on the switching element and the freewheeling diode via a metal pin with a bonding material A pin-integrated printed circuit board, the capacitor having one end connected to the gate of the switching element, a low-potential-side external lead terminal connected to the other end of the capacitor, and the resistor having one end connected to the gate of the switching element, Adhering to the gate external lead terminal to which the other end of the resistor is connected and the insulating substrate with the conductive pattern, the back conductive plate The exposed tip portion of the distal end portion of the low-potential-side external lead terminals the gate external lead terminals, a structure and a molding resin for sealing the whole.
また、特許請求の範囲の請求項５に記載の発明によれば、請求項２または３に記載の発明において、絶縁板と裏面導電板と表面導電パターンで構成される導電パターン付絶縁基板と、導電パターン上に接合材を介して固着する前記スイッチング素子と、前記スイッチング素子と逆並列接続する前記還流ダイオードと、前記スイッチング素子上および前記還流ダイオード上に接合材で金属ピンを介して固着する金属ピン一体プリント基板と、前記スイッチング素子のゲートに一端が接続する前記コンデンサと、前記コンデンサの他端が接続する低電位側外部導出端子と、前記スイッチング素子のゲートに一端が接続する前記抵抗と、前記抵抗の他端が接続する前記ゲート外部導出端子と、前記導電パターン付絶縁基板に接着し、前記裏面導電板と前記低電位側外部導出端子の先端部と前記ゲート外部導出端子の先端部および前記抵抗を露出して、全体を封止する封止樹脂とを備える構成とする。 According to the invention described in claim 5 of the claims, in the invention described in claim 2 or 3, an insulating substrate with a conductive pattern constituted by an insulating plate, a back conductive plate, and a surface conductive pattern; The switching element fixed on the conductive pattern via a bonding material, the freewheeling diode connected in reverse parallel to the switching element, and the metal fixed on the switching element and the freewheeling diode via a metal pin with a bonding material A pin-integrated printed circuit board, the capacitor having one end connected to the gate of the switching element, a low-potential-side external lead terminal connected to the other end of the capacitor, and the resistor having one end connected to the gate of the switching element, Adhering to the gate external lead terminal to which the other end of the resistor is connected and the insulating substrate with the conductive pattern, the back conductive plate Wherein exposing the tip and the resistance between the tip of the low-potential-side external lead terminals the gate external lead terminals, a structure and a molding resin for sealing the whole.
また、特許請求の範囲の請求項６に記載の発明によれば、請求項４または５に記載の発明において、前記還流ダイオードがＳｉＣ系ショットキーダイオードであると好ましい。
また、特許請求の範囲の請求項７に記載の発明によれば、請求項４〜６のいずれか一項に記載の発明において、前記スイッチング素子が、ＳｉＣ系スイッチング素子であると好ましい。
According to the invention described in claim 6 of the claims, in the invention described in claim 4 or 5, it is preferable that the free-wheeling diode is a SiC Schottky diode.
According to the invention described in claim 7 of the claims, in the invention described in any one of claims 4 to 6, it is preferable that the switching element is a SiC switching element.
また、特許請求の範囲の請求項８に記載の発明によれば、請求項７に記載の発明において、前記ＳｉＣ系スイッチング素子がＳｉＣ−ＭＯＳＦＥＴであると好ましい。 According to the invention described in claim 8, it is preferable that in the invention described in claim 7, the SiC switching element is a SiC-MOSFET.
この発明によれば、ゲートとソースに接続するコンデンサＣｇｓの値Ｃｇｓｏ（キャパシタンスの値）を２ｎＦ〜２０ｎＦ、ゲート抵抗Ｒｇの値Ｒｇｏ（抵抗値）を３Ω〜２０Ω、ゲート配線Ｌｇのインダクタンスの値Ｌｇｏ（ゲートインダクタンス値）を２．５ｎＨ〜１０ｎＨにしたコンデンサＣｇｓとゲート抵抗Ｒｇとゲート配線ＬｇもしくはコンデンサＣｇｓとゲート配線Ｌｇだけを半導体装置の樹脂ケース内に内蔵することで、半導体装置の誤オンを防止することができる。 According to the present invention, the value Cgso (capacitance value) of the capacitor Cgs connected to the gate and the source is 2 nF to 20 nF, the value Rgo (resistance value) of the gate resistance Rg is 3Ω to 20Ω, and the inductance value Lgo of the gate wiring Lg. By incorporating the capacitor Cgs and the gate resistance Rg and the gate wiring Lg or the capacitor Cgs and the gate wiring Lg (with a gate inductance value) of 2.5 nH to 10 nH in the resin case of the semiconductor device, the semiconductor device is erroneously turned on. Can be prevented.
また、コンデンサＣｇｓとゲート抵抗Ｒｇとゲート配線Ｌｇのインダクタンスの各値（Ｃｇｓｏ，Ｒｇｏ，Ｌｇｏ）を（２）式を満たすように設定することで半導体装置の誤オンを防止できる。
[数２]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）３
Ｃｇｓｏ：ゲート・ソースに接続するコンデンサの容量をｎＦで表わした数値
Ｒｇｏ：ゲート抵抗をΩで表わした数値
Ｌｇｏ：ゲート配線のインダクタンスをｎＨで表わした数値
但し、Ｃｇｓｏは３ｎＦ〜２０ｎＦ，Ｒｇｏは３Ω〜２０Ω，Ｌｇｏは２．５ｎＨ〜１０ｎＨの範囲である。
In addition, by setting each value (Cgso, Rgo, Lgo) of the capacitor Cgs, the gate resistance Rg, and the inductance of the gate wiring Lg so as to satisfy the expression (2), erroneous turn-on of the semiconductor device can be prevented.
[Equation 2]
Cgso> 22 × (Lgo / 2.5) 0.5 × exp (−0.18 × Rgo)
+ 0.025 × Rgo × (Lgo / 2.5) 3
Cgso: Capacitance of the capacitor connected to the gate and source expressed in nF. Rgo: Gate resistance expressed in Ω. Lgo: Gate wiring inductance expressed in nH. However, Cgso is 3nF to 20nF, Rgo is 3Ω. ˜20Ω and Lgo are in the range of 2.5 nH to 10 nH.
前記の誤オンを防止するためのコンデンサＣｇｓの値Ｃｇｓｏとゲート抵抗Ｒｇの値Ｒｇｏおよびゲート配線のインダクタンスＬｇの値Ｌｇｏの関係式を求めるための実験回路４００について説明する。ここでは、ＣｇｓｏとＲｇおよびＬｇは、半導体装置４０の樹脂ケース（図１４で示す封止樹脂３４）内に入れた場合を示したが、ゲート抵抗Ｒｇは樹脂ケースの外に接続しても構わない。また、樹脂ケースの外に接続するゲート配線とソース補助配線は同軸にしたり、互いに撚るなどしてインダクタンスを無視できる程度に小さくした。 An experimental circuit 400 for obtaining a relational expression of the value Cgso of the capacitor Cgs, the value Rgo of the gate resistance Rg, and the value Lgo of the gate wiring inductance Lg for preventing the erroneous ON will be described. Here, the case where Cgso, Rg, and Lg are put in the resin case (the sealing resin 34 shown in FIG. 14) of the semiconductor device 40 is shown, but the gate resistance Rg may be connected outside the resin case. Absent. In addition, the gate wiring and the source auxiliary wiring connected to the outside of the resin case are made coaxial, or twisted together so that the inductance can be ignored.
図１は、樹脂ケース内に配置されるコンデンサＣｇｓの値Ｃｇｓｏとゲート抵抗Ｒｇの値Ｃｇｏおよびゲート配線のインダクタンスＬｇの値Ｌｇｏの関係式を求めるための実験回路図である。この実験回路４００は、直流電源１６と、電源用コンデンサ１５と、モータを模擬したコイル１４と、供試品である半導体装置４０を構成する上下アームのＭＯＳＦＥＴ１，３と、還流ダイオード２，４と、上下アームのＭＯＳＦＥＴ１，３のゲートＧに接続するコンデンサＣｇｓとゲート抵抗Ｒｇおよびゲート駆動回路１２，１３で構成される。図中の符号で、５〜８は外部に露出した制御端子（Ｇ，Ｓ）、９、１０、１１は外部に露出したドレイン端子Ｄ、ソース・ドレイン端子Ｓ／Ｄ、ソース端子Ｓである。ここでは便宜的にＭＯＳＦＥＴ１，３のドレイン、ゲート、ソースにも同一の符号（Ｄ，Ｇ，Ｓ）を付した。また、ＣｒｓｓはＭＯＳＦＥＴ１，３の寄生容量である帰還容量、ＣｉｓｓはＭＯＳＦＥＴ１，３の寄生容量である入力容量（内蔵のゲート容量である）、ＣｏｓｓはＭＯＳＦＥＴ１，３の寄生容量である出力容量である。 FIG. 1 is an experimental circuit diagram for obtaining a relational expression between a value Cgso of a capacitor Cgs arranged in a resin case, a value Cgo of a gate resistance Rg, and a value Lgo of an inductance Lg of a gate wiring. This experimental circuit 400 includes a DC power supply 16, a power supply capacitor 15, a coil 14 that simulates a motor, MOSFETs 1 and 3 of upper and lower arms constituting a semiconductor device 40 as a test product, and free-wheeling diodes 2 and 4. The capacitor Cgs connected to the gate G of the MOSFETs 1 and 3 of the upper and lower arms, the gate resistance Rg, and the gate drive circuits 12 and 13 are configured. In the figure, reference numerals 5 to 8 are control terminals (G, S) exposed to the outside, and 9, 10 and 11 are a drain terminal D, a source / drain terminal S / D, and a source terminal S exposed to the outside. Here, for convenience, the same symbols (D, G, S) are also given to the drains, gates, and sources of the MOSFETs 1 and 3. Also, Crss is a feedback capacitance that is a parasitic capacitance of the MOSFETs 1 and 3, Ciss is an input capacitance that is a parasitic capacitance of the MOSFETs 1 and 3 (a built-in gate capacitance), and Coss is an output capacitance that is a parasitic capacitance of the MOSFETs 1 and 3. .
上アームのＭＯＳＦＥＴ１のゲートＧへはゲート駆動回路１２からゲート抵抗ＲｇおよびコンデンサＣｇｓを介してゲート電圧Ｖｇが印加される。このゲート電圧Ｖｇがゲートしきい値電圧Ｖｔｈを超える正電圧のときは、上アームのＭＯＳＦＥＴ１はオン状態となり、負電圧のときはオフ状態になる。また、下アームのＭＯＳＦＥＴ３のゲートＧはゲート抵抗ＲｇおよびコンデンサＣｇｓを介して常時負電圧（−Ｖｇ）が印加されている。 A gate voltage Vg is applied from the gate drive circuit 12 to the gate G of the upper arm MOSFET 1 via the gate resistor Rg and the capacitor Cgs. When the gate voltage Vg is a positive voltage exceeding the gate threshold voltage Vth, the upper arm MOSFET 1 is turned on, and when the gate voltage Vg is a negative voltage, it is turned off. Further, a negative voltage (−Vg) is always applied to the gate G of the MOSFET 3 in the lower arm via the gate resistance Rg and the capacitor Cgs.
尚、図中の符号で５，７はゲート端子、６，８はソース補助端子である。
図２〜図４は、図１の実験回路４００の動作を説明する。図２において、先ず、下アームのＭＯＳＦＥＴ３のゲートＧは例えば−Ｖｇ＝−２０Ｖ程度に負バイアスする。続いて、上アームのＭＯＳＦＥＴ１のゲートＧに正電圧Ｖｇ＝１５Ｖ〜２０Ｖを印加して、上アームのＭＯＳＦＥＴ１をターンオンさせて、電源用コンデンサ１５の高電位側から、上アームのＭＯＳＦＥＴ１、負荷であるコイル１４を介して電源用コンデンサ１５の低電位側（グランド）へ通電電流Ｉｍ（図２０（ａ）のＩＭに相当する）を流す。
In the figure, reference numerals 5 and 7 denote gate terminals, and reference numerals 6 and 8 denote source auxiliary terminals.
2-4 illustrate the operation of the experimental circuit 400 of FIG. In FIG. 2, first, the gate G of the lower arm MOSFET 3 is negatively biased to, for example, about −Vg = −20V. Subsequently, a positive voltage Vg = 15V to 20V is applied to the gate G of the upper arm MOSFET 1 to turn on the upper arm MOSFET 1, and the upper arm MOSFET 1 is the load from the high potential side of the power supply capacitor 15. An energizing current Im (corresponding to IM in FIG. 20A) is passed through the coil 14 to the low potential side (ground) of the power supply capacitor 15.
つぎに、図３において、上アームのＭＯＳＦＥＴ１のゲートＧに負電圧（−Ｖｇ）を印加して上アームのＭＯＳＦＥＴ１をオフさせる。前記のコイル１４を流れている通電電流Ｉｍは下アームの還流ダイオード４を介してコイル１４に戻る還流電流Ｉｍｏ（図２０（ｂ）のＩＭに相当する）となって流れる。 Next, in FIG. 3, a negative voltage (−Vg) is applied to the gate G of the upper arm MOSFET 1 to turn off the upper arm MOSFET 1. The energization current Im flowing through the coil 14 flows as a return current Imo (corresponding to IM in FIG. 20B) that returns to the coil 14 via the lower-arm return diode 4.
つぎに、図４において、上アームのＭＯＳＦＥＴ１のゲートＧに正電圧Ｖｇを印加し、ＭＯＳＦＥＴ１を再びターンオンさせて、電源用コンデンサ１５から上アームのＭＯＳＦＥＴ１に通電電流Ｉｍ（図２１（ｃ）のＩＭＯＳに相当する）を流す。この通電電流Ｉｍは還流ダイオード４を流れる還流電流Ｉｍｏ（還流ダイオード４の順電流Ｉｆ）を打ち消し、還流ダイオード４は逆回復過程に移行する。このとき還流ダイオード４には逆回復電流Ｉｒｒが流れる。還流ダイオード４がオフした時点に上アームのＭＯＳＦＥＴ１に流れていた通電電流Ｉｍは点線で示すようにコイル（モータのインダクタンスを模擬）側に流れて行き、電源用コンデンサ１５に戻る。この還流ダイオード４がオフする過程で、逆回復電圧Ｖｒｒが発生し、これがＭＯＳＦＥＴ３のドレイン・ソース間の出力容量Ｃｏｓｓの電圧を上昇させる。この電圧はＭＯＳＦＥＴ３のドレイン・ソース間に急峻なｄｖ／ｄｔを持つＶＤとして印加される。このｄｖ／ｄｔはＭＯＳＦＥＴ３のドレイン・ゲート間の帰還容量Ｃｒｓｓに印加されて、Ｃｒｓｓ×ｄｖ／ｄｔの変位電流Ｉｄｉｓが帰還容量Ｃｒｓｓに流れる。この変位電流Ｉｄｉｓは入力容量Ｃｉｓｓを充電し、入力容量Ｃｉｓｓの電圧は上昇する。また、この変位電流Ｉｄｉｓはゲート駆動回路１３へも流れ行く。ゲート駆動回路１３に抵抗（例えば、図４のＲｇなど）が接続されていると、この抵抗で発生する電圧も前記の入力容量Ｃｉｓｓの電圧を上昇させる。 Next, in FIG. 4, a positive voltage Vg is applied to the gate G of the upper arm MOSFET 1 to turn on the MOSFET 1 again, and the energization current Im (IMOS in FIG. 21C) flows from the power supply capacitor 15 to the upper arm MOSFET 1. ). This energization current Im cancels the return current Imo (forward current If of the return diode 4) flowing through the return diode 4, and the return diode 4 shifts to the reverse recovery process. At this time, the reverse recovery current Irr flows through the freewheeling diode 4. The energizing current Im flowing in the upper arm MOSFET 1 when the freewheeling diode 4 is turned off flows to the coil (simulating motor inductance) side as indicated by the dotted line, and returns to the power supply capacitor 15. In the process of turning off the free wheel diode 4, a reverse recovery voltage Vrr is generated, which increases the voltage of the output capacitance Coss between the drain and source of the MOSFET 3. This voltage is applied as VD having a steep dv / dt between the drain and source of the MOSFET 3. This dv / dt is applied to the feedback capacitance Crss between the drain and the gate of the MOSFET 3, and a displacement current Idis of Crss × dv / dt flows through the feedback capacitance Crss. The displacement current Idis charges the input capacitor Ciss, and the voltage of the input capacitor Ciss increases. The displacement current Idis also flows to the gate drive circuit 13. When a resistor (for example, Rg in FIG. 4) is connected to the gate drive circuit 13, the voltage generated by this resistor also raises the voltage of the input capacitance Ciss.
この入力容量Ｃｉｓｓの電圧はＭＯＳＦＥＴ３のゲート電圧であるので、ＭＯＳＦＥＴ３のゲートしきい値電圧Ｖｇｔｈを超えると、ＭＯＳＦＥＴ３は誤オンし、点線で示す誤オン電流Ｉｍｏｎが流れる。 Since the voltage of the input capacitance Ciss is the gate voltage of the MOSFET 3, when the voltage exceeds the gate threshold voltage Vgth of the MOSFET 3, the MOSFET 3 is erroneously turned on and an erroneous on-current Imon indicated by a dotted line flows.
図５は、還流ダイオード４の逆回復過程を示す波形図である。逆回復過程は、還流ダイオード４に流れる逆回復電流Ｉｒｒがピークになった時点で逆回復電圧Ｖｒｒが発生し、逆回復電流Ｉｒｒが減衰してゼロになり、還流ダイオード４はオフ状態になる。 FIG. 5 is a waveform diagram showing the reverse recovery process of the freewheeling diode 4. In the reverse recovery process, the reverse recovery voltage Vrr is generated when the reverse recovery current Irr flowing through the freewheeling diode 4 reaches a peak, the reverse recovery current Irr is attenuated to zero, and the freewheeling diode 4 is turned off.
逆回復電流Ｉｒｒの−ｄｉ／ｄｔが大きくなると逆回復電流のピーク値Ｉｃｐが大きくなる。また、逆回復電流のピーク値Ｉｃｐが大きくなると、逆回復電圧Ｖｒｒと逆回復電圧Ｖｒｒの変化率（−ｄｖ／ｄｔ）も大きくなる。この逆回復電圧Ｖｒｒは、下アームのＭＯＳＦＥＴ３のドレイン・ソース間にドレイン・ソース間電圧ＶＤとして印加され、ドレイン・ソース間電圧ＶＤの変化率（＋ｄｖ／ｄｔ）は逆回復電圧Ｖｒｒの変化率（−ｄｖ／ｄｔ）と極性が逆で同じ大きさになる。これはＭＯＳＦＥＴ３と還流ダイオード４が逆並列接続されているためである。 As -di / dt of the reverse recovery current Irr increases, the peak value Icp of the reverse recovery current increases. Further, as the peak value Icp of the reverse recovery current increases, the rate of change (−dv / dt) between the reverse recovery voltage Vrr and the reverse recovery voltage Vrr also increases. This reverse recovery voltage Vrr is applied as the drain-source voltage VD between the drain and source of the MOSFET 3 of the lower arm, and the rate of change of the drain-source voltage VD (+ dv / dt) is the rate of change of the reverse recovery voltage Vrr ( -Dv / dt) and opposite in polarity and the same magnitude. This is because the MOSFET 3 and the freewheeling diode 4 are connected in reverse parallel.
この＋ｄｖ／ｄｔは、下アームのＭＯＳＦＥＴ３の帰還容量Ｃｒｓｓにも印加されて、変位電流Ｉｄｉｓ（Ｃｒｓｓ×（ｄｖ／ｄｔ）が帰還容量Ｃｉｓｓに流れる。この変位電流Ｉｄｉｓは下アームのＭＯＳＦＥＴの入力容量Ｃｉｓｓを充電し、入力容量Ｃｉｓｓの電圧を上昇させる。 This + dv / dt is also applied to the feedback capacitance Crss of the lower arm MOSFET 3, and a displacement current Idis (Crss × (dv / dt) flows through the feedback capacitance Ciss. This displacement current Idis is the input capacitance of the lower arm MOSFET. Ciss is charged, and the voltage of the input capacitance Ciss is increased.
下アームのＭＯＳＦＥＴ３のゲートＧとソースＳの間にコンデンサＣｇｓを接続すると、変位電流ＩｄｉｓがコンデンサＣｇｓにも分流して流れ、下アームのＭＯＳＦＥＴ３のゲート電圧は抑制されて誤オンは防止される。また、上アームのＭＯＳＦＥＴ１のゲート抵抗Ｒｇの値ＲｇｏとコンデンサＣｇｓの値Ｃｇｓｏを増大させると、上アームのＭＯＳＦＥＴ１のターンオン時の＋ｄｉ／ｄｔが減少し、逆回復電流のピーク値Ｉｃｐが低下する。その結果、下アームのＭＯＳＦＥＴ３の誤オンは防止される。 When the capacitor Cgs is connected between the gate G and the source S of the lower arm MOSFET 3, the displacement current Idis also flows to the capacitor Cgs, the gate voltage of the lower arm MOSFET 3 is suppressed, and erroneous ON is prevented. Further, when the value Rgo of the gate resistance Rg of the MOSFET 1 of the upper arm and the value Cgso of the capacitor Cgs are increased, + di / dt at the turn-on time of the MOSFET 1 of the upper arm decreases, and the peak value Icp of the reverse recovery current decreases. As a result, erroneous turn-on of the lower arm MOSFET 3 is prevented.
そこで、図１に示す実験回路４００で上アームのＭＯＳＦＥＴ１のゲート抵抗ＲｇおよびコンデンサＣｇｓと、下アームのＭＯＳＦＥＴ３のゲート抵抗ＲｇおよびコンデンサＣｇｓの値を共に同じ値Ｒｇｏ，Ｃｇｓｏで変化させ、下アームのＭＯＳＦＥＴ３が誤オンするゲート抵抗Ｒｇの値ＲｇｏとコンデンサＣｇｓの値Ｃｇｏを求めた。 Therefore, in the experimental circuit 400 shown in FIG. 1, the values of the gate resistance Rg and capacitor Cgs of the upper arm MOSFET 1 and the gate resistance Rg and capacitor Cgs of the lower arm MOSFET 3 are changed by the same values Rgo and Cgso, respectively. A value Rgo of the gate resistance Rg at which the MOSFET 3 is erroneously turned on and a value Cgo of the capacitor Cgs were obtained.
図６は、逆回復電流のピーク値Ｉｃｐとゲート抵抗Ｒｇの値Ｒｇｏの関係をコンデンサＣｇｓの値Ｃｇｓｏをパラメータにして示した図である。ここでは、Ｌｇｏ＝２．５ｎＨとしてＲｇｏ＝３Ω〜２０Ω、Ｃｇｏ＝０〜１７．８ｎＦの範囲で実験した。また、逆回復電流のピーク値Ｉｃｐは、前記したように、下アームの還流ダイオード４の逆回復電流Ｉｒｒおよび下アームのＭＯＳＦＥＴ３の誤オン電流Ｉｍｏｎを合わせた電流のピーク値である。 FIG. 6 is a diagram showing the relationship between the peak value Icp of the reverse recovery current and the value Rgo of the gate resistance Rg, using the value Cgso of the capacitor Cgs as a parameter. Here, Lgo = 2.5 nH, Rgo = 3Ω to 20Ω, and Cgo = 0 to 17.8 nF. Further, as described above, the peak value Icp of the reverse recovery current is a peak value of the current obtained by combining the reverse recovery current Irr of the lower arm freewheeling diode 4 and the erroneous ON current Imon of the lower arm MOSFET 3.
実験により逆回復電流のピーク値Ｉｃｐが４０Ａになると、下アームのＭＯＳＦＥＴ３のゲートＧに印加されるゲート電圧Ｖｇが、ＭＯＳＦＥＴ３のゲートしきい値電圧Ｖｔｈを上回り、下アームのＭＯＳＦＥＴ３は誤オンして誤オン電流Ｉｍｏｎが流れる。そのため、Ｉｃｐ＜４０Ａにすることで下アームのＭＯＳＦＥＴの誤オンは防止される。 When the peak value Icp of the reverse recovery current is 40A by experiment, the gate voltage Vg applied to the gate G of the lower arm MOSFET 3 exceeds the gate threshold voltage Vth of the MOSFET 3, and the lower arm MOSFET 3 is erroneously turned on. An erroneous on-current Imon flows. Therefore, by setting Icp <40A, erroneous turn-on of the lower arm MOSFET is prevented.
図７は、図６からＩｃｐ＝４０ＡになるＣｇｓｏとＲｇｏおよびＬｇｏの関係を求めた誤オンする関係式を示す図である。図７の実験値から、誤オンする関係式を（１）式のように求めた。
[数３]
Ｃｇｓｏ＝２２×（Ｌｇｏ／２．５）０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）３・・・・・・（１）
Ｃｇｓｏ：ゲート・ソースに接続するコンデンサの容量をｎＦで表わした数値
Ｒｇｏ：ゲート抵抗をΩで表わした数値
Ｌｇｏ：ゲート配線のインダクタンスをｎＨで表わした数値
この（１）式で示す曲線（点線）より大きな値のＣｇｓｏとＲｇｏを用いることで、Ｉｃｐ＜４０Ａにすることができて、下アームのＭＯＳＦＥＴ３の誤オンを防止することができる。
FIG. 7 is a diagram showing a relational expression for erroneously turning on, which determines the relationship between Cgso, Rgo, and Lgo where Icp = 40A from FIG. From the experimental values shown in FIG. 7, a relational expression for erroneously turning on was obtained as shown in Equation (1).
[Equation 3]
Cgso = 22 × (Lgo / 2.5) 0.5 × exp (−0.18 × Rgo)
+ 0.025 × Rgo × (Lgo / 2.5) 3 (1)
Cgso: Capacitance of the capacitor connected to the gate and the source expressed in nF Rgo: Gate resistance expressed in Ω Lgo: Gate wiring inductance expressed in nH Curve (dotted line) shown by the equation (1) By using larger values of Cgso and Rgo, Icp <40A can be achieved, and erroneous turn-on of the lower arm MOSFET 3 can be prevented.
但し、図７に示す白丸は、樹脂ケース内のゲート配線のインダクタンスの値Ｌｇｏが２．５ｎＨの場合であり、黒丸は５ｎＨの場合である。
つぎに、ＭＯＳＦＥＴ３が誤オンしない領域を示す関係式（誤オン防止の関係式）を（２）式として示す。
[数４]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）３・・・・・・（２）
但し、Ｃｇｓｏは２ｎＦ〜２０ｎＦ，Ｒｇｏは３Ω〜２０Ω、Ｌｇｏは２．５ｎＨ〜１０ｎＨの範囲である。
However, the white circle shown in FIG. 7 is the case where the inductance value Lgo of the gate wiring in the resin case is 2.5 nH, and the black circle is the case where 5 nH.
Next, a relational expression (relational expression for preventing erroneous ON) indicating a region where the MOSFET 3 is not erroneously turned on is shown as an expression (2).
[Equation 4]
Cgso> 22 × (Lgo / 2.5) 0.5 × exp (−0.18 × Rgo)
+ 0.025 × Rgo × (Lgo / 2.5) 3 (2)
However, Cgso ranges from 2 nF to 20 nF, Rgo ranges from 3Ω to 20Ω, and Lgo ranges from 2.5 nH to 10 nH.
図８は、誤オンを防止するコンデンサＣｇｓの値Ｃｇｓｏとゲート抵抗Ｒｇの値Ｒｇｏの領域をゲート配線のインダクタンスＬｇの値Ｌｇｏをパラメータにして示す図である。Ｃｇｓｏが２ｎＦ〜２０ｎＦ，Ｒｇｏが３Ω〜２０Ωで囲まれる領域が誤オンを防止できる。但し、Ｌｇｏは２．５ｎＨ〜１０ｎＨの範囲である。 FIG. 8 is a diagram showing a region of the capacitor Cgs value Cgso and the gate resistance Rg value Rgo for preventing erroneous ON, using the value Lgo of the gate wiring inductance Lg as a parameter. A region surrounded by Cgso of 2 nF to 20 nF and Rgo of 3Ω to 20Ω can prevent erroneous ON. However, Lgo is in the range of 2.5 nH to 10 nH.
図８に示すように、ゲート配線Ｌｇのインダクタンスの値Ｌｇｏが大きくなると誤オンを防止する領域は矢印で示すように上方へ移動する。
前記のＣｇｓｏ，Ｒｇｏは大きい値ほど、誤オン防止にとっては好ましい。しかし、コンデンサＣｇｓの値Ｃｇｓｏやゲート抵抗Ｒｇの値Ｒｇｏを大きくすると、それらの外形が大きくなり、また上アームのＭＯＳＦＥＴ１および下アームＭＯＳＦＥＴ３のターンオン損失が増大する。また、前記のＣｇｓｏ，Ｒｇｏが小さすぎると、上アームのＭＯＳＦＥＴ１のターンオン時の＋ｄｉ／ｄｔが大きくなり、Ｉｃｐ＜４０Ａを満足できなくなる。また、下アームの還流ダイオード４の逆回復損失が増大する。そのため、これらを考慮すると、Ｃｇｓｏは２ｎＦ〜２０ｎＦ，Ｒｇｏは３Ω〜２０Ωの範囲がよい。
As shown in FIG. 8, when the inductance value Lgo of the gate line Lg increases, the region for preventing erroneous ON moves upward as indicated by an arrow.
A larger value of Cgso, Rgo is preferable for preventing erroneous ON. However, when the value Cgso of the capacitor Cgs and the value Rgo of the gate resistance Rg are increased, their outer shapes are increased, and turn-on losses of the upper arm MOSFET 1 and the lower arm MOSFET 3 are increased. If Cgso and Rgo are too small, + di / dt when the upper arm MOSFET 1 is turned on becomes large, and Icp <40A cannot be satisfied. Also, the reverse recovery loss of the lower arm freewheeling diode 4 increases. Therefore, in consideration of these, Cgso is preferably in the range of 2 nF to 20 nF, and Rgo is preferably in the range of 3Ω to 20Ω.
また、コンデンサＣｇｓの値ＣｇｓｏはＭＯＳＦＥＴ１，３の入力容量Ｃｉｓｓのキャパシタンスの３倍以下にするのが好ましい。３倍超になるとコンデンサＣｇｓの外形寸法が大きくなり好ましくない。また、ＳｉＣ−ＭＯＳＦＥＴの場合はチップサイズが小さいため複数個並列で使用されることが多い。そのため、全体のＣｉｓｓのキャパシタンスはｎＦのオーダで大きくなり、コンデンサＣｇｓの値Ｃｇｓｏは十数ｎＦ程度に抑えるのが好ましい。また、帰還容量ＣｒｓｓのキャパシタンスはＭＯＳＦＥＴのドレイン・ソース間に印加される電圧ＶＤに依存するが、下アームのＭＯＳＦＥＴ３の電圧ＶＤの立ち上がり時の帰還容量Ｃｒｓｓのキャパシタンスには、入力容量Ｃｉｓｓのキャパシタンスの数十分の一程度と極めて小さい値になる。そのため、下アームのＭＯＳＦＥＴ３のドレイン・ソース間の電圧ＶＤの大部分は帰還容量Ｃｒｓｓに印加され、入力容量Ｃｉｓｓに印加される電圧は低くなる。下アームのＭＯＳＦＥＴ３の入力容量Ｃｉｓｓの電圧上昇は、変位電流Ｉｄｉｓによる充電が大きな要因である。 Further, the value Cgso of the capacitor Cgs is preferably set to not more than three times the capacitance of the input capacitance Ciss of the MOSFETs 1 and 3. If it exceeds three times, the outer dimension of the capacitor Cgs becomes large, which is not preferable. In the case of SiC-MOSFETs, a plurality of chips are often used in parallel because the chip size is small. For this reason, the capacitance of the entire Ciss increases on the order of nF, and the value Cgso of the capacitor Cgs is preferably suppressed to about several tens of nF. The capacitance of the feedback capacitor Crss depends on the voltage VD applied between the drain and source of the MOSFET, but the capacitance of the feedback capacitor Crss at the rise of the voltage VD of the MOSFET 3 of the lower arm includes the capacitance of the input capacitor Ciss. It is an extremely small value of about several tenths. Therefore, most of the drain-source voltage VD of the MOSFET 3 of the lower arm is applied to the feedback capacitor Crss, and the voltage applied to the input capacitor Ciss is lowered. The increase in the voltage of the input capacitance Ciss of the lower arm MOSFET 3 is largely due to charging by the displacement current Idis.
また、前記のＲｇｏが小さくなると上アームのＭＯＳＦＥＴ１に印加されるゲート電圧Ｖｇが高くなり、上アームのＭＯＳＦＥＴ１のターンオン電流の立ち上がり（＋ｄｉ／ｄｔ）が急峻になる。それを効果的に抑制するためにはゲート抵抗Ｒｇの値Ｒｇｏは５Ω以上が好ましい。 When the Rgo is reduced, the gate voltage Vg applied to the upper arm MOSFET 1 is increased, and the rise (+ di / dt) of the turn-on current of the upper arm MOSFET 1 is steep. In order to effectively suppress it, the value Rgo of the gate resistance Rg is preferably 5Ω or more.
また、樹脂ケース（封止樹脂３４）内のゲート配線のインダクタンスＬｇの値Ｌｇｏが大きくなると、ゲート配線長さが長くなり配線スペースが大きくなる。また、ゲート抵抗Ｒｇの値ＲｇｏやコンデンサＣｇｓの値Ｃｇｓｏも大きくする必要が出てくるので、Ｌｇｏは出来るだけ小さい値にするのが好ましい。 Further, when the value Lgo of the inductance Lg of the gate wiring in the resin case (sealing resin 34) is increased, the gate wiring length is increased and the wiring space is increased. Also, since it is necessary to increase the value Rgo of the gate resistance Rg and the value Cgso of the capacitor Cgs, it is preferable to set Lgo as small as possible.
前記の（２）式の範囲にある値のコンデンサＣｇｓとゲート抵抗ＲｇまたはコンデンサＣｇｓのみを半導体装置の内部に搭載する。
つぎに、通電電流Ｉｍと、還流ダイオードの逆回復電流のピーク値Ｉｃｐ、ＭＯＳＦＥＴの全損失Ｅｔｏｔａｌ、ターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆと還流ダイオードの逆回復損失Ｅｒｒの関係について説明する。以下の図９〜図１３のパラメータは、（１）はＣｇｓｏ＝７．８ｎＦ，Ｒｇｏ＝９．１Ω、（２）はＣｇｓｏ＝０ｎＦ，Ｒｇｏ＝１５Ω、（３）はＣｇｓｏ＝０ｎＦ，Ｒｇｏ＝６．８Ωである。
Only the capacitor Cgs and the gate resistance Rg or the capacitor Cgs having a value within the range of the expression (2) are mounted inside the semiconductor device.
Next, the relationship between the energization current Im, the peak value Icp of the reverse recovery current of the return diode, the total loss Etotal of the MOSFET, the turn-on loss Eon, the turn-off loss Eoff, and the reverse recovery loss Err of the return diode will be described. The following parameters of FIGS. 9 to 13 are as follows: (1) Cgso = 7.8 nF, Rgo = 9.1Ω, (2) Cgso = 0 nF, Rgo = 15Ω, (3) Cgso = 0 nF, Rgo = 6 .8Ω.
図９は、Ｉｃｐと通電電流Ｉｍの関係を示す図である。通電電流ＩｍはモータＭに流れる電流ＩＭに相当する電流である。
（１）の場合は、通電電流Ｉｍが６０Ａまでは誤オンとなるＩｃｐ＝４０Ａに達しないので、ＭＯＳＦＥＴに６０Ａまで流すことができる。（２）の場合は、通電電流Ｉｍは２５Ａまで誤オンしない。（３）の場合は、通電電流Ｉｍは１０ＡからＩｃｐが４０Ａ以上となるので、小さな通電電流Ｉｍでも誤オンすることになる。
FIG. 9 is a diagram illustrating the relationship between Icp and energization current Im. The energization current Im is a current corresponding to the current IM flowing through the motor M.
In the case of (1), since the energization current Im does not reach Icp = 40A which is erroneously turned on until 60A, it can flow up to 60A through the MOSFET. In the case of (2), the energization current Im is not erroneously turned on until 25A. In the case of (3), since the energization current Im changes from 10 A to Icp of 40 A or more, even a small energization current Im turns on erroneously.
図１０は、Ｅｔｏｔａｌと通電電流Ｉｍの関係を示す図である。
図１１は、Ｅｏｎと通電電流Ｉｍの関係を示す図である。
図１２は、Ｅｏｆｆと通電電流Ｉｍの関係を示す図である。
FIG. 10 is a diagram illustrating the relationship between Etotal and the energization current Im.
FIG. 11 is a diagram illustrating the relationship between Eon and the energization current Im.
FIG. 12 is a diagram illustrating a relationship between Eoff and the energization current Im.
図１３は、Ｅｒｒと通電電流Ｉｍの関係を示す図である。
前記の（１）〜（３）のいずれの場合も損失は通電電流Ｉｍが大きくなると増加する。また、ＭＯＳＦＥＴ３が誤オンすると、誤オン電流Ｉｍｏｎが流れるため、ＭＯＳＦＥＴ１のターンオン損失は増大する。また、この誤オン電流ＩｍｏｎはＭＯＳＦＥＴ３のオフ損失に重畳されやはり損失を増大させる。
FIG. 13 is a diagram showing the relationship between Err and energization current Im.
In any of the cases (1) to (3), the loss increases as the energization current Im increases. Further, when the MOSFET 3 is erroneously turned on, an erroneous on-current Imon flows, so that the turn-on loss of the MOSFET 1 increases. The erroneous on-current Imon is superimposed on the off-loss of the MOSFET 3 and increases the loss.
つぎに、前記の内容を踏まえた実施の形態を以下の実施例で説明する。 Next, embodiments based on the above contents will be described in the following examples.
図１４および図１５は、この発明に係る第１実施例の半導体装置１００の構成図であり、図１４（ａ）は概念的な要部断面図、図１４（ｂ）は金属ピン一体プリント基板の実際の要部上面図、図１５は実際の外形斜視図である。 FIGS. 14 and 15 are configuration diagrams of the semiconductor device 100 according to the first embodiment of the present invention. FIG. 14A is a conceptual cross-sectional view of the principal part, and FIG. FIG. 15 is a perspective view of an actual outer shape.
図１６は、半導体装置１００の等価回路図である。図１の半導体装置４０と回路構成は同じである。
尚、半導体装置１００としては２ｉｎ１のパワー半導体モジュールの場合であり、図１４（ｂ）および図１５はこれに対応する図である。
FIG. 16 is an equivalent circuit diagram of the semiconductor device 100. The circuit configuration is the same as that of the semiconductor device 40 of FIG.
Note that the semiconductor device 100 is a 2-in-1 power semiconductor module, and FIGS. 14B and 15 are diagrams corresponding thereto.
樹脂ケースである封止樹脂３４内に格納される半導体素子としては、例えば、ＳｉＣ（炭化珪素）−ＭＯＳＦＥＴ２５とＳｉＣ−ＳＢＤ２６（ショットキーダイオード）の組み合わせを取り上げたが、Ｓｉ（シリコン）−ＭＯＳＦＥＴとＳｉＣ−ＳＢＤの組み合わせの場合もある。また、スイッチング素子はＭＯＳＦＥＴではなくＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合もある。尚、ＳｉＣ−とは、ＳｉＣ基板を用いて形成したことを示す。 For example, a combination of SiC (silicon carbide) -MOSFET 25 and SiC-SBD 26 (Schottky diode) is taken up as a semiconductor element stored in the sealing resin 34 which is a resin case. There may be a combination of SiC-SBD. In some cases, the switching element is not a MOSFET but an IGBT (insulated gate bipolar transistor). In addition, SiC- means that it was formed using a SiC substrate.
この半導体装置１００のゲート抵抗Ｒｇ１の値Ｒｇｏ，コンデンサＣｇｓ１の値Ｃｇｓｏ，ゲート配線Ｌｇ１のインダクタンスの値Ｌｇｏは、図１の試験回路で求めた（２）式に基づいて決めた値である。 The value Rgo of the gate resistance Rg1, the value Cgso of the capacitor Cgs1, and the inductance value Lgo of the gate wiring Lg1 of the semiconductor device 100 are values determined based on the equation (2) obtained by the test circuit of FIG.
図１４において、この半導体装置１００は、裏面金属板２１と表面導電パターン２２を絶縁板２３の両側に固着した導電パターン付絶縁基板２４と、表面導電パターン２２に接合材２８で固着したＳｉＣ−ＭＯＳＦＥＴ２５および前記ＳｉＣ−ＭＯＳＦＥＴ２５に逆並列接続する点線で示したＳｉＣ−ＳＢＤ２６を備える。前記ＳｉＣ−ＭＯＳＦＥＴ２５のソース電極パッド２５ａ上、ゲート電極パッド２５ｂ上、前記ＳｉＣ−ＳＢＤ２６のアノード電極２６ａ上および前記表面導電パターン２２に金属ピン２７を介して接合材２８で固着する金属ピン一体プリント基板２９とを備える。前記の表面導電パターン２２に接合材２８を介して固着するゲート外部導出端子３１、ソース外部導出端子３２、ドレイン外部導出端子３３、図示しない中間端子３６（Ｓ／Ｄ端子）を備える。裏面金属板２１とゲート外部導出端子３１、ソース外部導出端子３２、ソース補助外部導出端子３２ａ、ドレイン外部導出端子３３の各先端部を露出して全体を被覆する樹脂成型体である封止樹脂３４（樹脂ケース）を備える。 In FIG. 14, the semiconductor device 100 includes an insulating substrate 24 with a conductive pattern in which a back metal plate 21 and a surface conductive pattern 22 are fixed to both sides of an insulating plate 23, and an SiC-MOSFET 25 fixed to the surface conductive pattern 22 with a bonding material 28. And a SiC-SBD 26 indicated by a dotted line connected in reverse parallel to the SiC-MOSFET 25. Metal pin integrated printed circuit board which is fixed to the surface electrode pattern 22 on the source electrode pad 25a, the gate electrode pad 25b of the SiC-MOSFET 25, the anode electrode 26a of the SiC-SBD 26, and the surface conductive pattern 22 with the bonding material 28 via the metal pin 27. 29. A gate external lead terminal 31, a source external lead terminal 32, a drain external lead terminal 33, and an intermediate terminal 36 (S / D terminal) (not shown) that are fixed to the surface conductive pattern 22 via a bonding material 28 are provided. Sealing resin 34, which is a resin molding that covers the entire surface of the back metal plate 21, gate external lead-out terminal 31, source external lead-out terminal 32, source auxiliary external lead-out terminal 32a, and drain external lead-out terminal 33. (Resin case).
前記ＳｉＣ−ＭＯＳＦＥＴ２５のゲートとソースに接続する金属ピン一体プリント基板２９のそれぞれのゲート配線Ｌｇ１とソース配線３５ａに接続するコンデンサＣｇｓと、コンデンサＣｇｓが接続するゲート配線Ｌｇ１を切断して、切断されたゲート配線３５ｂ，３５ｃの間に接続するゲート抵抗Ｒｇ１とを備える。ゲート配線３５ｃ（Ｌｇ１）は金属ピン２７を介して前記ゲート外部導出端子３１に接続する。 The gate wiring Lg1 of the metal pin integrated printed circuit board 29 connected to the gate and source of the SiC-MOSFET 25, the capacitor Cgs connected to the source wiring 35a, and the gate wiring Lg1 connected to the capacitor Cgs were cut off. A gate resistor Rg1 connected between the gate lines 35b and 35c. The gate wiring 35c (Lg1) is connected to the gate external lead terminal 31 through the metal pin 27.
この半導体装置１００で用いるコンデンサＣｇｓ１の値Ｃｇｓｏとゲート抵抗Ｒｇ１の値Ｒｇｏおよびゲート配線Ｌｇ１のインダクタンスの値Ｌｇｏを下式（（２）式と同じ）で求める領域の値とする（図８の発明の範囲の領域）。
[数５]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）３
但し、Ｃｇｓｏは２ｎＦ〜２０ｎＦ，Ｒｇｏは３Ω〜２０Ω、Ｌｇｏは２．５ｎＨ〜１０ｎＨの範囲である。例えば、一例を挙げると、Ｃｇｓｏ＝８ｎＦ，Ｒｇｏ＝７．５Ω，Ｌｇｏ＝２．５ｎＨなどである（図８のＱ点）。
The value Cgso of the capacitor Cgs1 and the value Rgo of the gate resistance Rg1 and the inductance value Lgo of the gate wiring Lg1 used in the semiconductor device 100 are set as the values of the area obtained by the following formula (same as the formula (2)) (invention of FIG. 8). Range area).
[Equation 5]
Cgso> 22 × (Lgo / 2.5) 0.5 × exp (−0.18 × Rgo)
+ 0.025 × Rgo × (Lgo / 2.5) 3
However, Cgso ranges from 2 nF to 20 nF, Rgo ranges from 3Ω to 20Ω, and Lgo ranges from 2.5 nH to 10 nH. For example, for example, Cgso = 8 nF, Rgo = 7.5Ω, Lgo = 2.5 nH, etc. (Q point in FIG. 8).
この発明は、ゲート抵抗Ｒｇ１の値ＲｇｏとコンデンサＣｇｓ１の値Ｃｇｓｏの相互関係から誤オンしない条件の値のゲート抵抗Ｒｇ１とコンデンサＣｇｓ１を用いて回路を駆動することと同時に、その中でもゲート抵抗Ｒｇ１は可能な限り小さなＲｇｏを使用することが好ましい。誤オンが防止されることで、半導体装置１００の高信頼性を実現できる。また、前記の値のコンデンサＣｇｓ１とゲート抵抗Ｒｇ１を付加することで、還流ダイオードＳｉＣ−ＳＢＤ２６の逆回復電流が小さくなり、半導体装置１００の低損失化を実現することができる。 The present invention drives the circuit using the gate resistance Rg1 and the capacitor Cgs1 under conditions that do not erroneously turn on from the mutual relationship between the value Rgo of the gate resistance Rg1 and the value Cgso of the capacitor Cgs1, and at the same time, the gate resistance Rg1 It is preferred to use as small Rgo as possible. By preventing erroneous ON, high reliability of the semiconductor device 100 can be realized. Further, by adding the capacitor Cgs1 and the gate resistance Rg1 having the above values, the reverse recovery current of the free wheel diode SiC-SBD 26 is reduced, and the loss of the semiconductor device 100 can be reduced.
特に、前記したＳｉＣ−ＭＯＳＦＥＴ２５で構成する回路では、半導体装置１００が小型になり、それに伴って、前記したｄｉ／ｄｔやｄｖ／ｄｔが大きくなり、ＳｉＣ−ＭＯＳＦＥＴ２５は誤オンし易くなる。 In particular, in the circuit composed of the SiC-MOSFET 25 described above, the semiconductor device 100 becomes smaller, and accordingly, the di / dt and dv / dt increase, and the SiC-MOSFET 25 is likely to be erroneously turned on.
前記したように、Ｃｇｓｏを２ｎＦ〜２０ｎＦ，Ｒｇｏを３Ω〜２０Ω，Ｌｇｏを２．５ｎＨ〜１０ｎＨの範囲で使用することで、ＳｉＣ−ＭＯＳＦＥＴ３５の誤オンを防止できる。 As described above, by using Cgso in a range of 2 nF to 20 nF, Rgo in a range of 3Ω to 20Ω, and Lgo in a range of 2.5 nH to 10 nH, erroneous turn-on of the SiC-MOSFET 35 can be prevented.
また、Ｃｇｓｏを２ｎＦ〜２０ｎＦ，Ｒｇｏを３Ω〜２０Ω，Ｌｇｏを２．５ｎＨ〜１０ｎＨの範囲にし、さらに（２）式の誤オン防止の関係式で決まる範囲のコンデンサＣｇｓ１の値Ｃｇｓｏとゲート抵抗Ｒｇ１の値Ｒｇｏを用いることで、半導体装置１００の信頼性を確実に高めることができる。 Further, Cgso is set to 2 nF to 20 nF, Rgo is set to 3 Ω to 20 Ω, Lgo is set to 2.5 nH to 10 nH, and the value Cgso of the capacitor Cgs1 and the gate resistance Rg1 in a range determined by the relational expression for preventing erroneous ON in Expression (2). By using the value Rgo, the reliability of the semiconductor device 100 can be reliably increased.
尚、図１５の中の符号の後に付けた（ ）内の番号は対応する図１の番号である。 Note that the numbers in parentheses after the reference numerals in FIG. 15 are the corresponding numbers in FIG.
図１７は、この発明に係る第２実施例の半導体装置２００の要部断面図である。図１４との違いは、封止樹脂３４内に前記したコンデンサＣｇｓ１のみを内蔵した点である。半導体装置２００内に搭載されるコンデンサＣｇｓ１と外付けのゲート抵抗Ｒｇ１の値Ｒｇｏを（２）式を満足する値にすることで、ＭＯＳＦＥＴ２５の誤オンを防止することができる。ゲート抵抗Ｒｇ１は、半導体装置２００の封止樹脂３４の外に露出したゲート外部導出端子３１と、図示しないゲート駆動回路に繋がる新規に設けた専用ゲート端子３９の間に接続するようにする。 FIG. 17 is a cross-sectional view of a principal part of a semiconductor device 200 according to the second embodiment of the present invention. The difference from FIG. 14 is that only the capacitor Cgs1 described above is incorporated in the sealing resin. By setting the value Rgo of the capacitor Cgs1 mounted in the semiconductor device 200 and the external gate resistance Rg1 to a value satisfying the expression (2), erroneous turn-on of the MOSFET 25 can be prevented. The gate resistor Rg1 is connected between the gate external lead-out terminal 31 exposed outside the sealing resin 34 of the semiconductor device 200 and a newly provided dedicated gate terminal 39 connected to a gate drive circuit (not shown).
１，３ ＭＯＳＦＥＴ
２，４ 還流ダイオード
５，７ ゲート端子
６，８ ソース補助端子
９ ドレイン端子
１０ ソース・ドレイン端子
１１ ソース端子
１２，１３ ゲート駆動回路
１４ コイル
１５ 電源用コンデンサ
１６ 直流電源
２１ 裏面金属板
２２ 表面導電パターン
２３ 絶縁板
２４ 導電パターン付絶縁基板
２５ ＳｉＣ−ＭＯＳＦＥＴ
２５ａ ソース電極パッド
２５ｂ ゲート電極パッド
２６ ＳｉＣ−ＳＢＤ
２７ 金属ピン
２８ 接合材
２９ 金属ピン一体プリント基板
３１ ゲート外部導出端子
３２ ソース外部導出端子
３３ ドレイン外部導出端子
３４ 封止樹脂
３５ａ ソース配線
３５ｂ，３５ｃ，Ｌｇ，Ｌｇ１ ゲート配線
３６ ソース・ドレイン外部導出端子
４０，１００，２００ 半導体装置
４００ 実験回路
Ｒｇ、Ｒｇ１ ゲート抵抗
Ｃｇｓ、Ｃｇｓ１ コンデンサ
Ｒｇｏ ゲート抵抗の値
Ｃｇｓｏ コンデンサのキャパシタンスの値
Ｌｇｏ ゲート配線のインダクタンスの値
Ｉｍ 通電電流
ＩＭ モータに流れる電流
ＩＭＯＳ ＭＯＳＦＥＴに流れる電流
Ｉｆ 還流ダイオードに流れる順電流
Ｉｒｒ 還流ダイオードの逆回復電流
Ｉｃｐ 逆回復電流のピーク値
1,3 MOSFET
2,4 Freewheeling diode 5,7 Gate terminal 6,8 Source auxiliary terminal 9 Drain terminal 10 Source / drain terminal 11 Source terminal 12, 13 Gate drive circuit 14 Coil 15 Power supply capacitor 16 DC power supply 21 Back surface metal plate 22 Surface conductive pattern 23 Insulating plate 24 Insulating substrate with conductive pattern 25 SiC-MOSFET
25a Source electrode pad 25b Gate electrode pad 26 SiC-SBD
27 Metal Pin 28 Bonding Material 29 Metal Pin Integrated Printed Circuit Board 31 Gate External Deriving Terminal 32 Source External Deriving Terminal 33 Drain External Deriving Terminal 34 Sealing Resin 35a Source Wiring 35b, 35c, Lg, Lg1 Gate Wiring 36 Source / Drain External Deriving Terminal 40, 100, 200 Semiconductor device 400 Experimental circuit Rg, Rg1 Gate resistance Cgs, Cgs1 Capacitor Rgo Gate resistance value Cgso Capacitor capacitance value Lgo Gate wiring inductance value Im Current flowing through IM Motor Current flowing through IMOS MOSFET If Forward current flowing in freewheeling diode Irr Reverse recovery current of freewheeling diode Icp Peak value of reverse recovery current
Claims (8)
前記スイッチング素子のゲートと低電位側との間に接続するコンデンサと、前記ゲートとゲート外部導出端子の間に接続するゲート抵抗と、前記ゲートと前記ゲート外部導出端子の間に接続される配線とを樹脂ケース内に格納し、前記コンデンサの容量値Ｃｇｓｏ、前記ゲート抵抗の抵抗値Ｒｇｏ，前記配線のインダクタンス値Ｌｇｏを、下記に示す値を満たすことを特徴とした半導体装置。
Ｃｇｓｏ＝２ｎＦ〜２０ｎＦ
Ｒｇｏ＝３Ω〜２０Ω
Ｌｇｏ＝２．５ｎＨ〜１０ｎＨ In a semiconductor device equipped with a switching element and a free-wheeling diode connected in reverse parallel to the switching element,
A capacitor connected between the gate and the low potential side of the switching element, a gate resistor connected between the gate and the gate external lead terminal, and a wiring connected between the gate and the gate external lead terminal Is stored in a resin case, and the capacitance value Cgso of the capacitor, the resistance value Rgo of the gate resistance, and the inductance value Lgo of the wiring satisfy the following values.
Cgso = 2nF-20nF
Rgo = 3Ω ～ 20Ω
Lgo = 2.5nH-10nH
前記スイッチング素子のゲートと低電位側との間に接続するコンデンサを樹脂ケース内に格納し、ゲートとゲート外部導出端子を配線を介して接続し、該ゲート外部導出端子に接続するゲート抵抗を樹脂ケース外に配置し、前記コンデンサの容量値Ｃｇｓｏ、前記ゲート抵抗の抵抗値Ｒｇｏ、前記配線のインダクタンス値Ｌｇｏが、下記の値を満たすことを特徴とした半導体装置。
Ｃｇｓｏ＝２ｎＦ〜２０ｎＦ
Ｒｇｏ＝３Ω〜２０Ω
Ｌｇｏ＝２．５ｎＨ〜１０ｎＨ In a semiconductor device equipped with a switching element and a free-wheeling diode connected in reverse parallel to the switching element,
The capacitor connected between the gate of the switching element and the low potential side is stored in a resin case, the gate and the gate external lead terminal are connected via a wiring, and the gate resistance connected to the gate external lead terminal is resin A semiconductor device arranged outside a case, wherein a capacitance value Cgso of the capacitor, a resistance value Rgo of the gate resistance, and an inductance value Lgo of the wiring satisfy the following values.
Cgso = 2nF-20nF
Rgo = 3Ω ～ 20Ω
Lgo = 2.5nH-10nH
[数１]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）３ 3. The semiconductor device according to claim 1, wherein the Cgso (nF), Rgo (Ω), and Lgo (nH) have values that satisfy the following mathematical formula.
[Equation 1]
Cgso> 22 × (Lgo / 2.5) 0.5 × exp (−0.18 × Rgo)
+ 0.025 × Rgo × (Lgo / 2.5) 3
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| Publication Number | Publication Date |
|---|---|
| JP2015095946A JP2015095946A (en) | 2015-05-18 |
| JP6111984B2 true JP6111984B2 (en) | 2017-04-12 |
Family
ID=53198019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013233681A Expired - Fee Related JP6111984B2 (en) | 2013-11-12 | 2013-11-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6111984B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105914192B (en) * | 2015-12-25 | 2019-02-01 | 苏州捷芯威半导体有限公司 | Semiconductor package based on cascade circuit |
| JP6679967B2 (en) * | 2016-02-08 | 2020-04-15 | 富士電機株式会社 | Driving device for semiconductor element |
| JP6811674B2 (en) * | 2017-04-27 | 2021-01-13 | 日立オートモティブシステムズ株式会社 | ATCU with suppressed fever |
| CN117637731A (en) | 2018-02-23 | 2024-03-01 | 罗姆股份有限公司 | Semiconductor device and power module |
| JP7466673B2 (en) * | 2020-09-15 | 2024-04-12 | アルプスアルパイン株式会社 | Power Conversion Equipment |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204065A (en) * | 1995-01-24 | 1996-08-09 | Hitachi Ltd | Semiconductor device |
| JP3787037B2 (en) * | 1999-02-22 | 2006-06-21 | 株式会社東芝 | Semiconductor module |
| JP5518004B2 (en) * | 2011-06-29 | 2014-06-11 | 三菱電機株式会社 | Power converter |
| JP5940281B2 (en) * | 2011-11-01 | 2016-06-29 | 株式会社東芝 | Gate drive circuit |
-
2013
- 2013-11-12 JP JP2013233681A patent/JP6111984B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015095946A (en) | 2015-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20151005 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20151005 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170214 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170216 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170227 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6111984 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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