JP6102717B2

JP6102717B2 - Memory device and memory device control method

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Publication number: JP6102717B2
Application number: JP2013259418A
Authority: JP
Inventors: 亮田辺
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2013-12-16
Filing date: 2013-12-16
Publication date: 2017-03-29
Anticipated expiration: 2033-12-16
Also published as: JP2015118718A

Description

本発明は、メモリ装置及びメモリ装置の制御方法に関する。 The present invention relates to a memory device and a memory device control method.

行列状に配置された複数のメモリセルと、メモリセルの行毎に対応して配線された複数のワード線と、メモリセルの列毎に対応して配線された複数のビット線対とを有する半導体記憶装置が知られている（例えば、特許文献１参照）。カラムセレクタは、複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続する。プリチャージ回路は、データ線対をプリチャージする。センスアンプは、データ線対の電位差を増幅する。制御回路は、プリチャージ後のデータ線対の電位差がセンスアンプによって増幅され始めてから所定期間経過後のデータ線対の電位に基づいて、センスアンプを駆動する電流を制御する。 A plurality of memory cells arranged in a matrix, a plurality of word lines wired corresponding to each row of memory cells, and a plurality of bit line pairs wired corresponding to each column of memory cells A semiconductor memory device is known (see, for example, Patent Document 1). The column selector selects one of the plurality of bit line pairs based on the column selection signal and connects to the data line pair. The precharge circuit precharges the data line pair. The sense amplifier amplifies the potential difference between the data line pair. The control circuit controls the current for driving the sense amplifier based on the potential of the data line pair after a predetermined period has elapsed after the potential difference between the precharged data line pair starts to be amplified by the sense amplifier.

また、ワード線に接続され、データの読出しを行う複数のメモリセルと、複数のメモリセルのそれぞれに接続された複数のビット線対とを有する半導体記憶装置が知られている（例えば、特許文献２参照）。プリチャージ回路は、プリチャージ信号に応じて、複数のビット線対をプリチャージする。カラムセレクタは、カラム選択信号に応じて、複数のビット線対の１つを選択する。センスアンプ回路は、入力端子対がカラムセレクタに接続され、センスアンプ活性化信号に応じて活性化する。重み付け制御回路は、センスアンプ回路の出力端子対に接続され、活性化したセンスアンプ回路の出力に応じた値の重み付け制御信号を出力する。オフセット電圧調整回路は、センスアンプ回路に接続され、重み付け制御信号に応じて、センスアンプ回路のオフセット電圧を調整する。 There is also known a semiconductor memory device having a plurality of memory cells connected to a word line and reading data, and a plurality of bit line pairs connected to each of the plurality of memory cells (for example, Patent Documents). 2). The precharge circuit precharges a plurality of bit line pairs in response to a precharge signal. The column selector selects one of the plurality of bit line pairs in response to the column selection signal. The sense amplifier circuit has an input terminal pair connected to the column selector and is activated according to a sense amplifier activation signal. The weighting control circuit is connected to the output terminal pair of the sense amplifier circuit and outputs a weighting control signal having a value corresponding to the output of the activated sense amplifier circuit. The offset voltage adjustment circuit is connected to the sense amplifier circuit and adjusts the offset voltage of the sense amplifier circuit in accordance with the weighting control signal.

また、外部から入力される情報を記憶するための多数のメモリセル（主メモリセルと称す）を具備し、主メモリセルから出力される電気信号を検出するためのセンス増幅回路を具備するメモリ回路が知られている（例えば、特許文献３参照）。補正用メモリは、センス増幅回路を補正するための情報を記憶する。メモリ回路は、補正用メモリセルに記憶された情報に基づいてセンス増幅回路のオフセット電圧の絶対値を小さくするように補正する。また、メモリ回路は、外部から入力される情報を主メモリセルに入力する時に２つの論理値に対応して主メモリセルの記憶節点に与えられる２種の電圧の一方より低く他方より高い電圧を主メモリセルの記憶節点に生じさせて、主メモリセルからセンス増幅回路へ電気信号を出力することにより、補正用メモリセルに記憶される情報を得る。 A memory circuit having a large number of memory cells (referred to as main memory cells) for storing information input from the outside and a sense amplifier circuit for detecting an electric signal output from the main memory cells Is known (see, for example, Patent Document 3). The correction memory stores information for correcting the sense amplifier circuit. The memory circuit corrects the absolute value of the offset voltage of the sense amplifier circuit based on the information stored in the correction memory cell. The memory circuit also applies a voltage lower than one of the two voltages applied to the storage node of the main memory cell corresponding to two logical values when information input from the outside is input to the main memory cell. The information stored in the correction memory cell is obtained by generating an electrical signal from the main memory cell to the sense amplifier circuit, which is generated at the storage node of the main memory cell.

特開２０１３−４１１６号公報JP 2013-4116 A 特開２０１１−１３４４２７号公報JP 2011-134427 A 特公昭６１−２９０７０号公報Japanese Patent Publication No.61-29070

メモリ装置は、センスアンプを有する。センスアンプは、製造ばらつき等により、動作がばらつく。センスアンプの動作がばらつくと、メモリ装置の動作マージンが減少したり、メモリ装置の動作速度が低下する。 The memory device has a sense amplifier. The operation of the sense amplifier varies due to manufacturing variations. If the operation of the sense amplifier varies, the operation margin of the memory device decreases or the operation speed of the memory device decreases.

本発明の目的は、センスアンプの動作のばらつきを低減することができるメモリ装置及びメモリ装置の制御方法を提供することである。 An object of the present invention is to provide a memory device and a method for controlling the memory device that can reduce variation in operation of a sense amplifier.

メモリ装置は、データを記憶する第１のメモリセルと、データを記憶する第２のメモリセルと、前記第１又は第２のメモリセルにデータを入出力するための第１のビット線と、前記第１のビット線に供給されるデータに対して相補のデータを前記第１又は第２のメモリセルに入出力するための第２のビット線と、第１の電源電圧を基に、前記第２のビット線のデータを反転増幅して前記第１のビット線に出力する第１のセンスアンプと、第２の電源電圧を基に、前記第１のビット線のデータを反転増幅して前記第２のビット線に出力する第２のセンスアンプと、前記第１の電源電圧を制御する第１の電源電圧制御回路と、前記第２の電源電圧を制御する第２の電源電圧制御回路とを有し、前記第２のメモリセルには、前記第１及び第２のビット線をハイレベルにプリチャージした状態で、前記第１及び第２のセンスアンプにより反転増幅された前記第１及び第２のビット線のデータが格納され、前記第１及び第２の電源電圧制御回路は、前記第２のメモリセルに格納されるデータに応じて、前記第１の電源電圧及び前記第２の電源電圧を制御する。 The memory device includes a first memory cell for storing data, a second memory cell for storing data, a first bit line for inputting / outputting data to / from the first or second memory cell, Based on the second bit line for inputting / outputting data complementary to the data supplied to the first bit line to / from the first or second memory cell, and the first power supply voltage, A first sense amplifier that inverts and amplifies the data of the second bit line and outputs the data to the first bit line; and inverts and amplifies the data of the first bit line based on the second power supply voltage A second sense amplifier for outputting to the second bit line; a first power supply voltage control circuit for controlling the first power supply voltage; and a second power supply voltage control circuit for controlling the second power supply voltage. The second memory cell includes the first and second bits. In a state where the line is precharged to a high level, data of the first and second bit lines inverted and amplified by the first and second sense amplifiers are stored, and the first and second power supply voltage controls are stored. The circuit controls the first power supply voltage and the second power supply voltage in accordance with data stored in the second memory cell.

第１及び第２の電源電圧を制御することにより、センスアンプの動作のばらつきを低減させることができるので、メモリ装置の動作マージン及び／又は動作速度を向上させることができる。 By controlling the first and second power supply voltages, variation in operation of the sense amplifier can be reduced, so that an operation margin and / or an operation speed of the memory device can be improved.

図１は、本実施形態によるメモリ装置の構成例を示す図である。FIG. 1 is a diagram illustrating a configuration example of the memory device according to the present embodiment. 図２は、メモリセル、補正データ用メモリセル及びセンスアンプ回路の構成例を示す図である。FIG. 2 is a diagram illustrating a configuration example of a memory cell, a correction data memory cell, and a sense amplifier circuit. 図３は、スイッチ制御信号の生成回路の構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a switch control signal generation circuit. 図４は、メモリ装置の制御方法を示すタイミングチャートである。FIG. 4 is a timing chart showing a control method of the memory device. 図５は、メモリ装置の制御方法を示すフローチャートである。FIG. 5 is a flowchart illustrating a method for controlling the memory device. 図６（Ａ）及び（Ｂ）は、センスアンプのオフセット電圧のばらつきを示す図である。6A and 6B are diagrams showing variations in the offset voltage of the sense amplifier.

図１は、本実施形態によるメモリ装置の構成例を示す図である。メモリ装置は、メインデコーダ１０１、コントロールパルスジェネレータ１０２、ローカルコントロールパルスジェネレータ１０３、メモリセル１０４、補正データ用メモリセル１０５、センスアンプ回路１０６、及び入出力回路１０７を有する。メモリセル１０４は、データを記憶する。メインデコーダ１０１は、アドレスに応じたメモリセル１０４を選択する。センスアンプ回路１０６は、選択されたメモリセルＭＣに記憶されているデータを増幅する。入出力回路１０７は、メモリセル１０４に対してデータを入出力する。コントロールパルスジェネレータ１０２及びローカルコントロールパルスジェネレータ１０３は、メモリ装置を制御するためのコントロールパルスを生成する。補正データ用メモリセル１０５は、センスアンプ回路１０６の電源電圧を補正するための補正データを記憶する。センスアンプ回路１０６は、補正データ用メモリセル１０５に記憶された補正データに応じて、電源電圧が補正される。この補正により、センスアンプ回路１０６の動作のばらつきを低減し、メモリ装置の動作マージン及び／又は動作速度を向上させることができる。 FIG. 1 is a diagram illustrating a configuration example of the memory device according to the present embodiment. The memory device includes a main decoder 101, a control pulse generator 102, a local control pulse generator 103, a memory cell 104, a correction data memory cell 105, a sense amplifier circuit 106, and an input / output circuit 107. The memory cell 104 stores data. The main decoder 101 selects the memory cell 104 corresponding to the address. The sense amplifier circuit 106 amplifies data stored in the selected memory cell MC. The input / output circuit 107 inputs / outputs data to / from the memory cell 104. The control pulse generator 102 and the local control pulse generator 103 generate control pulses for controlling the memory device. The correction data memory cell 105 stores correction data for correcting the power supply voltage of the sense amplifier circuit 106. The sense amplifier circuit 106 corrects the power supply voltage according to the correction data stored in the correction data memory cell 105. By this correction, variation in operation of the sense amplifier circuit 106 can be reduced, and the operation margin and / or operation speed of the memory device can be improved.

図２は、図１のメモリセル１０４、補正データ用メモリセル１０５及びセンスアンプ回路１０６の構成例を示す図である。４個のメモリセル１０４ａ，１０４ｂ，１０４ｃ，１０４ｄは、第１のメモリセルであり、図１のメモリセル１０４に対応する。４個の補正データ用メモリセル１０５ａ，１０５ｂ，１０５ｃ，１０５ｄは、第２のメモリセルであり、図１の補正データ用メモリセル１０５に対応する。メモリ装置は、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。 FIG. 2 is a diagram illustrating a configuration example of the memory cell 104, the correction data memory cell 105, and the sense amplifier circuit 106 in FIG. Four memory cells 104a, 104b, 104c, and 104d are first memory cells, and correspond to the memory cell 104 in FIG. The four correction data memory cells 105a, 105b, 105c, and 105d are second memory cells and correspond to the correction data memory cell 105 of FIG. The memory device is, for example, a static random access memory (SRAM).

メモリセル１０４ａは、データを記憶する第１のカラムのメモリセルであり、電界効果トランジスタ２０１〜２０６及びビット線ｂｌ，ｂｌｘを有する。第１のビット線ｂｌは、メモリセル１０４ａ又は１０５ａにデータを入出力するためのビット線である。第２のビット線ｂｌｘは、第１のビット線ｂｌに供給されるデータに対して相補のデータをメモリセル１０４ａ又は１０５ａに入出力するためのビット線である。ｎチャネル電界効果トランジスタ２０３は、ゲートがワード線ＷＬに接続され、ドレインが第１のビット線ｂｌに接続され、ソースがノードＮ１に接続される。ｐチャネル電界効果トランジスタ２０１は、ゲートがノードＮ２に接続され、ソースが電源電位ノードに接続され、ドレインがノードＮ１に接続される。ｎチャネル電界効果トランジスタ２０４は、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続され、ソースがグランド電位ノードに接続される。ｐチャネル電界効果トランジスタ２０２は、ゲートがノードＮ１に接続され、ソースが電源電位ノードに接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ２０５は、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続され、ソースがグランド電位ノードに接続される。ｎチャネル電界効果トランジスタ２０６は、ゲートがワード線ＷＬに接続され、ドレインが第２のビット線ｂｌｘに接続され、ソースがノードＮ２に接続される。トランジスタ２１１ａ及び２１２ａは、第１のカラム選択のためのトランジスタである。ｎチャネル電界効果トランジスタ２１１ａは、ゲートが第１のカラム選択信号ｃｏｌ０の線に接続され、ドレインがメモリセル１０４ａの第１のビット線ｂｌに接続され、ソースが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２１２ａは、ゲートが第１のカラム選択信号ｃｏｌ０の線に接続され、ドレインがメモリセル１０４ａの第２のビット線ｂｌｘに接続され、ソースが第２のビット線ＤＢＸに接続される。 The memory cell 104a is a memory cell in the first column for storing data, and includes field effect transistors 201 to 206 and bit lines bl and blx. The first bit line bl is a bit line for inputting / outputting data to / from the memory cell 104a or 105a. The second bit line blx is a bit line for inputting / outputting data complementary to the data supplied to the first bit line bl to / from the memory cell 104a or 105a. The n-channel field effect transistor 203 has a gate connected to the word line WL, a drain connected to the first bit line bl, and a source connected to the node N1. In the p-channel field effect transistor 201, the gate is connected to the node N2, the source is connected to the power supply potential node, and the drain is connected to the node N1. The n-channel field effect transistor 204 has a gate connected to the node N2, a drain connected to the node N1, and a source connected to the ground potential node. In the p-channel field effect transistor 202, the gate is connected to the node N1, the source is connected to the power supply potential node, and the drain is connected to the node N2. In the n-channel field effect transistor 205, the gate is connected to the node N1, the drain is connected to the node N2, and the source is connected to the ground potential node. The n-channel field effect transistor 206 has a gate connected to the word line WL, a drain connected to the second bit line blx, and a source connected to the node N2. The transistors 211a and 212a are transistors for selecting the first column. The n-channel field effect transistor 211a has a gate connected to the first column selection signal col0 line, a drain connected to the first bit line bl of the memory cell 104a, and a source connected to the first bit line DB. The The n-channel field effect transistor 212a has a gate connected to the first column selection signal col0 line, a drain connected to the second bit line blx of the memory cell 104a, and a source connected to the second bit line DBX. The

メモリセル１０４ｂは、データを記憶する第２のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６及びビット線ｂｌ，ｂｌｘを有し、ワード線ＷＬに接続される。トランジスタ２１１ｂ及び２１２ｂは、第２のカラム選択のためのトランジスタである。ｎチャネル電界効果トランジスタ２１１ｂは、ゲートが第２のカラム選択信号ｃｏｌ１の線に接続され、ドレインがメモリセル１０４ｂの第１のビット線ｂｌに接続され、ソースが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２１２ｂは、ゲートが第２のカラム選択信号ｃｏｌ１の線に接続され、ドレインがメモリセル１０４ｂの第２のビット線ｂｌｘに接続され、ソースが第２のビット線ＤＢＸに接続される。 The memory cell 104b is a memory cell in the second column for storing data. Like the memory cell 104a, the memory cell 104b includes field effect transistors 201 to 206 and bit lines bl and blx, and is connected to the word line WL. The transistors 211b and 212b are transistors for selecting the second column. The n-channel field effect transistor 211b has a gate connected to the line of the second column selection signal col1, a drain connected to the first bit line bl of the memory cell 104b, and a source connected to the first bit line DB. The The n-channel field effect transistor 212b has a gate connected to the second column selection signal col1 line, a drain connected to the second bit line blx of the memory cell 104b, and a source connected to the second bit line DBX. The

メモリセル１０４ｃは、データを記憶する第３のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６及びビット線ｂｌ，ｂｌｘを有し、ワード線ＷＬに接続される。トランジスタ２１１ｃ及び２１２ｃは、第３のカラム選択のためのトランジスタである。ｎチャネル電界効果トランジスタ２１１ｃは、ゲートが第３のカラム選択信号ｃｏｌ２の線に接続され、ドレインがメモリセル１０４ｃの第１のビット線ｂｌに接続され、ソースが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２１２ｃは、ゲートが第３のカラム選択信号ｃｏｌ２の線に接続され、ドレインがメモリセル１０４ｃの第２のビット線ｂｌｘに接続され、ソースが第２のビット線ＤＢＸに接続される。 The memory cell 104c is a memory cell in the third column for storing data. Like the memory cell 104a, the memory cell 104c includes field effect transistors 201 to 206 and bit lines bl and blx, and is connected to the word line WL. The transistors 211c and 212c are transistors for the third column selection. The n-channel field effect transistor 211c has a gate connected to the line of the third column selection signal col2, a drain connected to the first bit line bl of the memory cell 104c, and a source connected to the first bit line DB. The In the n-channel field effect transistor 212c, the gate is connected to the line of the third column selection signal col2, the drain is connected to the second bit line blx of the memory cell 104c, and the source is connected to the second bit line DBX. The

メモリセル１０４ｄは、データを記憶する第４のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６及びビット線ｂｌ，ｂｌｘを有し、ワード線ＷＬに接続される。トランジスタ２１１ｄ及び２１２ｄは、第４のカラム選択のためのトランジスタである。ｎチャネル電界効果トランジスタ２１１ｄは、ゲートが第４のカラム選択信号ｃｏｌ３の線に接続され、ドレインがメモリセル１０４ｄの第１のビット線ｂｌに接続され、ソースが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２１２ｄは、ゲートが第４のカラム選択信号ｃｏｌ３の線に接続され、ドレインがメモリセル１０４ｄの第２のビット線ｂｌｘに接続され、ソースが第２のビット線ＤＢＸに接続される。 The memory cell 104d is a memory cell in the fourth column for storing data. Like the memory cell 104a, the memory cell 104d includes field effect transistors 201 to 206 and bit lines bl and blx, and is connected to the word line WL. The transistors 211d and 212d are transistors for the fourth column selection. The n-channel field effect transistor 211d has a gate connected to the fourth column selection signal col3 line, a drain connected to the first bit line bl of the memory cell 104d, and a source connected to the first bit line DB. The The n-channel field effect transistor 212d has a gate connected to the fourth column selection signal col3 line, a drain connected to the second bit line blx of the memory cell 104d, and a source connected to the second bit line DBX. The

メモリセル１０４ａへの書き込み動作を説明する。メモリセル１０４ａにハイレベルを書き込む場合、第１のビット線ｂｌをハイレベルにし、第２のビット線ｂｌｘをローレベルにし、ワード線ＷＬをハイレベルにする。すると、トランジスタ２０３及び２０６がオンし、ノードＮ１がハイレベルになり、ノードＮ２がローレベルになる。トランジスタ２０１及び２０４は、インバータを構成し、ノードＮ２のデータを反転増幅してノードＮ１に出力する。トランジスタ２０２及び２０５は、インバータを構成し、ノードＮ１のデータを反転増幅してノードＮ２に出力する。その後、ワード線ＷＬをローレベルにすると、ノードＮ１にハイレベルが記憶され、ノードＮ２にローレベルが記憶され、書き込みが終了する。 A write operation to the memory cell 104a will be described. When writing a high level to the memory cell 104a, the first bit line bl is set to high level, the second bit line blx is set to low level, and the word line WL is set to high level. Then, the transistors 203 and 206 are turned on, the node N1 becomes high level, and the node N2 becomes low level. Transistors 201 and 204 constitute an inverter, which inverts and amplifies data at node N2 and outputs the inverted data to node N1. Transistors 202 and 205 constitute an inverter, which inverts and amplifies the data at node N1 and outputs it to node N2. Thereafter, when the word line WL is set to the low level, the high level is stored in the node N1, the low level is stored in the node N2, and the writing is completed.

次に、センスアンプ回路１０６について説明する。センスアンプ回路１０６は、プリチャージ用トランジスタ２２９，２３０、電源供給用トランジスタ２２１，２２２、第１のセンスアンプ２３６、第２のセンスアンプ２３７、トランジスタ２３５、第１の電源電圧制御回路２３８及び第２の電源電圧制御回路２３９を有する。第１のセンスアンプ２３６は、トランジスタ２３１及び２３３を有する。第２のセンスアンプ２３７は、トランジスタ２３２及び２３４を有する。第１の電源電圧制御回路２３８は、トランジスタ２２３，２２４，２２７を有する。第２の電源電圧制御回路２３９は、トランジスタ２２５，２２６，２２８を有する。 Next, the sense amplifier circuit 106 will be described. The sense amplifier circuit 106 includes precharge transistors 229 and 230, power supply transistors 221 and 222, a first sense amplifier 236, a second sense amplifier 237, a transistor 235, a first power supply voltage control circuit 238, and a second power supply voltage control circuit 238. Power supply voltage control circuit 239. The first sense amplifier 236 includes transistors 231 and 233. The second sense amplifier 237 includes transistors 232 and 234. The first power supply voltage control circuit 238 includes transistors 223, 224, and 227. The second power supply voltage control circuit 239 includes transistors 225, 226, and 228.

ｐチャネル電界効果トランジスタ２２９は、ゲートがプリチャージ信号ＥＱＤ＿ｓａの線に接続され、ソースが電源電位ノードに接続され、ドレインが第１のビット線ＤＢに接続される。ｐチャネル電界効果トランジスタ２３０は、ゲートがプリチャージ信号ＥＱＤ＿ｓａの線に接続され、ソースが電源電位ノードに接続され、ドレインが第２のビット線ＤＢＸに接続される。 The p-channel field effect transistor 229 has a gate connected to the line of the precharge signal EQD_sa, a source connected to the power supply potential node, and a drain connected to the first bit line DB. The p-channel field effect transistor 230 has a gate connected to the line of the precharge signal EQD_sa, a source connected to the power supply potential node, and a drain connected to the second bit line DBX.

ｐチャネル電界効果トランジスタ２２１は、トランジスタ２２３及び２２４に比べて大きなサイズのトランジスタであり、ゲートがセンスアンプ用ワード線信号ＷＬ＿ＳＡの線に接続され、ソースが電源電位ノードに接続され、ドレインが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続される。第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードは、第１のセンスアンプ２３６の電源端子である。ｐチャネル電界効果トランジスタ２２３は、ゲートが信号ｓｗ１の線に接続され、ソースが電源電位ノードに接続され、ドレインが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続される。ｐチャネル電界効果トランジスタ２２４は、ゲートが信号ｓｗ２の線に接続され、ソースが電源電位ノードに接続され、ドレインが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続される。ｐチャネル電界効果トランジスタ２２７は、ゲートがグランド電位ノードに接続され、ソースが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続され、ドレインがグランド電位ノードに接続される。第１の電源電圧制御回路２３８は、信号ｓｗ１及びｓｗ２を制御することにより第１の電源電圧ｖｄｄ＿ｌｅｆｔを制御することができる。 The p-channel field effect transistor 221 is a transistor having a size larger than those of the transistors 223 and 224, the gate is connected to the line of the sense amplifier word line signal WL_SA, the source is connected to the power supply potential node, and the drain is the first. Is connected to the node of the power supply voltage vdd_left. A node of the first power supply voltage vdd_left is a power supply terminal of the first sense amplifier 236. In the p-channel field effect transistor 223, the gate is connected to the line of the signal sw1, the source is connected to the power supply potential node, and the drain is connected to the node of the first power supply voltage vdd_left. In the p-channel field effect transistor 224, the gate is connected to the line of the signal sw2, the source is connected to the power supply potential node, and the drain is connected to the node of the first power supply voltage vdd_left. In the p-channel field effect transistor 227, the gate is connected to the ground potential node, the source is connected to the node of the first power supply voltage vdd_left, and the drain is connected to the ground potential node. The first power supply voltage control circuit 238 can control the first power supply voltage vdd_left by controlling the signals sw1 and sw2.

ｐチャネル電界効果トランジスタ２２２は、トランジスタ２２５及び２２６に比べて大きなサイズのトランジスタであり、ゲートがセンスアンプ用ワード線信号ＷＬ＿ＳＡの線に接続され、ソースが電源電位ノードに接続され、ドレインが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続される。第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードは、第２のセンスアンプ２３７の電源端子である。ｐチャネル電界効果トランジスタ２２５は、ゲートが信号ｓｗ３の線に接続され、ソースが電源電位ノードに接続され、ドレインが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続される。ｐチャネル電界効果トランジスタ２２６は、ゲートが信号ｓｗ４の線に接続され、ソースが電源電位ノードに接続され、ドレインが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続される。ｐチャネル電界効果トランジスタ２２８は、ゲートがグランド電位ノードに接続され、ソースが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続され、ドレインがグランド電位ノードに接続される。第２の電源電圧制御回路２３９は、信号ｓｗ３及びｓｗ４を制御することにより第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御することができる。 The p-channel field effect transistor 222 is a transistor having a size larger than those of the transistors 225 and 226, the gate is connected to the line of the sense amplifier word line signal WL_SA, the source is connected to the power supply potential node, and the drain is the second. Are connected to the node of the power supply voltage vdd_right. A node of the second power supply voltage vdd_right is a power supply terminal of the second sense amplifier 237. In the p-channel field effect transistor 225, the gate is connected to the signal sw3 line, the source is connected to the power supply potential node, and the drain is connected to the node of the second power supply voltage vdd_right. In the p-channel field effect transistor 226, the gate is connected to the line of the signal sw4, the source is connected to the power supply potential node, and the drain is connected to the node of the second power supply voltage vdd_right. In the p-channel field effect transistor 228, the gate is connected to the ground potential node, the source is connected to the node of the second power supply voltage vdd_right, and the drain is connected to the ground potential node. The second power supply voltage control circuit 239 can control the second power supply voltage vdd_right by controlling the signals sw3 and sw4.

ｐチャネル電界効果トランジスタ２３１は、ゲートが第２のビット線ＤＢＸに接続され、ソースが第１の電源電圧ｖｄｄ＿ｌｅｆｔのノードに接続され、ドレインが第１のビット線ＤＢに接続される。ｎチャネル電界効果トランジスタ２３３は、ゲートが第２のビット線ＤＢＸに接続され、ドレインが第１のビット線ＤＢに接続され、ソースがトランジスタ２３５のドレインに接続される。第１のセンスアンプ２３６は、インバータであり、第１の電源電圧ｖｄｄ＿ｌｅｆｔを基に、第２のビット線ＤＢＸのデータを反転増幅して第１のビット線ＤＢに出力する。 The p-channel field effect transistor 231 has a gate connected to the second bit line DBX, a source connected to the node of the first power supply voltage vdd_left, and a drain connected to the first bit line DB. The n-channel field effect transistor 233 has a gate connected to the second bit line DBX, a drain connected to the first bit line DB, and a source connected to the drain of the transistor 235. The first sense amplifier 236 is an inverter, and inverts and amplifies data of the second bit line DBX based on the first power supply voltage vdd_left and outputs the data to the first bit line DB.

ｐチャネル電界効果トランジスタ２３２は、ゲートが第１のビット線ＤＢに接続され、ソースが第２の電源電圧ｖｄｄ＿ｒｉｇｈｔのノードに接続され、ドレインが第２のビット線ＤＢＸに接続される。ｎチャネル電界効果トランジスタ２３４は、ゲートが第１のビット線ＤＢに接続され、ドレインが第２のビット線ＤＢＸに接続され、ソースがトランジスタ２３５のドレインに接続される。第２のセンスアンプ２３７は、インバータであり、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを基に、第１のビット線ＤＢのデータを反転増幅して第２のビット線ＤＢＸに出力する。 The p-channel field effect transistor 232 has a gate connected to the first bit line DB, a source connected to the node of the second power supply voltage vdd_right, and a drain connected to the second bit line DBX. The n-channel field effect transistor 234 has a gate connected to the first bit line DB, a drain connected to the second bit line DBX, and a source connected to the drain of the transistor 235. The second sense amplifier 237 is an inverter, and inverts and amplifies data on the first bit line DB based on the second power supply voltage vdd_right and outputs the data to the second bit line DBX.

ｎチャネル電界効果トランジスタ２３５は、ゲートが起動信号ＳＡＥの線に接続され、ソースがグランド電位ノードに接続される。起動信号ＳＡＥをハイレベルにすると、センスアンプ２３６及び２３７は、活性化状態になり、増幅を行う。 The n-channel field effect transistor 235 has a gate connected to the line of the activation signal SAE and a source connected to the ground potential node. When the activation signal SAE is set to a high level, the sense amplifiers 236 and 237 are activated and perform amplification.

次に、メモリセル１０４ａの読み出し動作を説明する。プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、トランジスタ２２９及び２３０をオンさせる。すると、第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされる。次に、メモリセル１０４ａを選択するため、ワード線ＷＬ及び第１のカラム選択信号ｃｏｌ０がハイレベルになる。すると、トランジスタ２０３，２０６及びトランジスタ２１１ａ，２１２ａがオンする。例えば、メモリセル１０４ａが、ノードＮ１にハイレベルを記憶し、ノードＮ２にローレベルを記憶している場合、第１のビット線ｂｌはハイレベルを維持し、第２のビット線ｂｌｘはハイレベルからローレベルに向けて電位が下がる。起動信号ＳＡＥがハイレベルになり、センスアンプ２３６及び２３７は、第１のビット線ＤＢをハイレベルに増幅し、第２のビット線ＤＢＸをローレベルに増幅する。 Next, a read operation of the memory cell 104a will be described. The precharge signal EQD_sa is set to low level, and the transistors 229 and 230 are turned on. Then, the first bit line DB and the second bit line DBX are precharged to a high level. Next, in order to select the memory cell 104a, the word line WL and the first column selection signal col0 become high level. Then, the transistors 203 and 206 and the transistors 211a and 212a are turned on. For example, when the memory cell 104a stores a high level at the node N1 and stores a low level at the node N2, the first bit line bl maintains a high level and the second bit line blx maintains a high level. The potential drops from low to low. The activation signal SAE becomes high level, and the sense amplifiers 236 and 237 amplify the first bit line DB to high level and amplify the second bit line DBX to low level.

ここで、第１のセンスアンプ２３６及び第２のセンスアンプ２３７の強さが同じであることが望ましい。しかし、製造ばらつき等により、第１のセンスアンプ２３６及び第２のセンスアンプ２３７の強さが同じでない場合が多い。両者の強さが同じでない場合、センスアンプ２３６及び２３７が増幅を開始する第１のビット線ＤＢ及び第２のビット線ＤＢＸの電位差にずれが生じる。そのずれが生じると、メモリ装置の動作マージンが減少し、メモリ装置の動作速度が低下してしまう。 Here, it is desirable that the first sense amplifier 236 and the second sense amplifier 237 have the same strength. However, the first sense amplifier 236 and the second sense amplifier 237 often do not have the same strength due to manufacturing variations. If the strengths of the two are not the same, a difference occurs in the potential difference between the first bit line DB and the second bit line DBX at which the sense amplifiers 236 and 237 start amplification. When the deviation occurs, the operation margin of the memory device decreases, and the operation speed of the memory device decreases.

そこで、本実施形態では、第１のセンスアンプ２３６及び第２のセンスアンプ２３７の強さを補正するための補正データを補正データ用メモリセル１０５ａ〜１０５ｄに格納する。 Therefore, in the present embodiment, correction data for correcting the strengths of the first sense amplifier 236 and the second sense amplifier 237 is stored in the correction data memory cells 105a to 105d.

補正データ用メモリセル１０５ａは、補正データを記憶する第１のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６を有し、第１のカラムのメモリセル１０４ａの第１のビット線ｂｌ及び第２のビット線ｂｌｘに接続される。なお、補正データ用メモリセル１０５ａは、ワード線ＷＬの代わりに、センスアンプ用ワード線ＷＬ＿ｓａに接続される。また、補正データ用メモリセル１０５ａは、ノードＮ２のデータを補正データｃｎｔ０として出力する。 The correction data memory cell 105a is a memory cell in the first column that stores correction data. Like the memory cell 104a, the correction data memory cell 105a includes field effect transistors 201 to 206, and the memory cell 104a in the first column. The first bit line bl and the second bit line blx are connected. The correction data memory cell 105a is connected to the sense amplifier word line WL_sa instead of the word line WL. The correction data memory cell 105a outputs the data of the node N2 as the correction data cnt0.

補正データ用メモリセル１０５ｂは、補正データを記憶する第２のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６を有し、第２のカラムのメモリセル１０４ｂの第１のビット線ｂｌ及び第２のビット線ｂｌｘに接続される。なお、補正データ用メモリセル１０５ｂは、ワード線ＷＬの代わりに、センスアンプ用ワード線ＷＬ＿ｓａに接続される。また、補正データ用メモリセル１０５ｂは、ノードＮ２のデータを補正データｃｎｔ１として出力する。 The correction data memory cell 105b is a memory cell in the second column that stores correction data. Like the memory cell 104a, the correction data memory cell 105b includes field effect transistors 201 to 206, and the memory cell 104b in the second column. The first bit line bl and the second bit line blx are connected. The correction data memory cell 105b is connected to the sense amplifier word line WL_sa instead of the word line WL. The correction data memory cell 105b outputs the data of the node N2 as the correction data cnt1.

補正データ用メモリセル１０５ｃは、補正データを記憶する第３のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６を有し、第３のカラムのメモリセル１０４ｃの第１のビット線ｂｌ及び第２のビット線ｂｌｘに接続される。なお、補正データ用メモリセル１０５ｃは、ワード線ＷＬの代わりに、センスアンプ用ワード線ＷＬ＿ｓａに接続される。また、補正データ用メモリセル１０５ｃは、ノードＮ１のデータを補正データｃｎｔ２として出力する。 The correction data memory cell 105c is a third column memory cell that stores correction data. Like the memory cell 104a, the correction data memory cell 105c includes field-effect transistors 201 to 206, and the third column memory cell 104c has a second memory cell 104c. The first bit line bl and the second bit line blx are connected. The correction data memory cell 105c is connected to the sense amplifier word line WL_sa instead of the word line WL. The correction data memory cell 105c outputs the data of the node N1 as the correction data cnt2.

補正データ用メモリセル１０５ｄは、補正データを記憶する第４のカラムのメモリセルであり、メモリセル１０４ａと同様に、電界効果トランジスタ２０１〜２０６を有し、第４のカラムのメモリセル１０４ｄの第１のビット線ｂｌ及び第２のビット線ｂｌｘに接続される。なお、補正データ用メモリセル１０５ｄは、ワード線ＷＬの代わりに、センスアンプ用ワード線ＷＬ＿ｓａに接続される。また、補正データ用メモリセル１０５ｄは、ノードＮ１のデータを補正データｃｎｔ３として出力する。 The correction data memory cell 105d is a memory cell in the fourth column that stores correction data. Like the memory cell 104a, the correction data memory cell 105d includes field effect transistors 201 to 206, and the memory cell 104d in the fourth column. The first bit line bl and the second bit line blx are connected. The correction data memory cell 105d is connected to the sense amplifier word line WL_sa instead of the word line WL. The correction data memory cell 105d outputs the data of the node N1 as the correction data cnt3.

信号ｓｗ１，ｓｗ２，ｓｗ３，ｓｗ４は、図３に示すように、補正データｃｎｔ０，ｃｎｔ１，ｃｎｔ２，ｃｎｔ３等に応じて、生成される。第１の電源電圧制御回路２３８は、信号ｓｗ１及びｓｗ２に応じて、第１の電源電圧ｖｄｄ＿ｌｅｆｔを制御する。第１の電源電圧ｖｄｄ＿ｌｅｆｔを低くすると、第１のセンスアンプ２３６の増幅力（駆動力）を弱くすることができる。 As shown in FIG. 3, the signals sw1, sw2, sw3, and sw4 are generated in accordance with the correction data cnt0, cnt1, cnt2, cnt3, and the like. The first power supply voltage control circuit 238 controls the first power supply voltage vdd_left in accordance with the signals sw1 and sw2. When the first power supply voltage vdd_left is lowered, the amplification power (driving power) of the first sense amplifier 236 can be weakened.

第２の電源電圧制御回路２３９は、信号ｓｗ３及びｓｗ４に応じて、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御する。第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを低くすると、第２のセンスアンプ２３７の増幅力を弱くすることができる。 The second power supply voltage control circuit 239 controls the second power supply voltage vdd_right according to the signals sw3 and sw4. When the second power supply voltage vdd_right is lowered, the amplification power of the second sense amplifier 237 can be weakened.

第１のセンスアンプ２３６及び第２のセンスアンプ２３７の強さがほぼ同じになるように、第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御することにより、センスアンプ２３６，２３７の動作ばらつきを低減させることができる。これにより、メモリ装置の動作マージン及び／又は動作速度を向上させることができる。 The operation of the sense amplifiers 236 and 237 is controlled by controlling the first power supply voltage vdd_left and the second power supply voltage vdd_right so that the first sense amplifier 236 and the second sense amplifier 237 have substantially the same strength. Variations can be reduced. Thereby, the operation margin and / or the operation speed of the memory device can be improved.

図３は、図１のスイッチ制御信号ｓｗ１〜ｓｗ４の生成回路３００の構成例を示す図である。生成回路３００は、例えば、センスアンプ回路１０６内に設けられる。まず、信号ｓｗ１を生成するための回路を説明する。論理和（ＯＲ）回路３０１は、第１のカラム選択信号ｃｏｌ０及び第２のカラム選択信号ｃｏｌ１の論理和信号を出力する。論理積（ＡＮＤ）回路３０２は、論理和回路３０１の出力信号及びテスト信号ｓａ＿ｔｅｓｔの論理積信号を出力する。インバータ３０３は、テスト信号ｓａ＿ｔｅｓｔの論理反転信号を出力する。論理積回路３０４は、インバータ３０３の出力信号及び補正データｃｎｔ０の論理積信号を出力する。論理和回路３０５は、論理積回路３０２の出力信号及び論理積回路３０４の出力信号の論理和信号を信号ｓｗ１として出力する。 FIG. 3 is a diagram illustrating a configuration example of the generation circuit 300 for the switch control signals sw1 to sw4 in FIG. The generation circuit 300 is provided in the sense amplifier circuit 106, for example. First, a circuit for generating the signal sw1 will be described. A logical sum (OR) circuit 301 outputs a logical sum signal of the first column selection signal col0 and the second column selection signal col1. A logical product (AND) circuit 302 outputs a logical product signal of the output signal of the logical sum circuit 301 and the test signal sa_test. The inverter 303 outputs a logical inversion signal of the test signal sa_test. The logical product circuit 304 outputs a logical product signal of the output signal of the inverter 303 and the correction data cnt0. The logical sum circuit 305 outputs a logical sum signal of the output signal of the logical product circuit 302 and the output signal of the logical product circuit 304 as the signal sw1.

次に、信号ｓｗ２を生成するための回路を説明する。論理積回路３１１は、第２のカラム選択信号ｃｏｌ１及びテスト信号ｓａ＿ｔｅｓｔの論理積信号を出力する。インバータ３１２は、テスト信号ｓａ＿ｔｅｓｔの論理反転信号を出力する。論理積回路３１３は、インバータ３１２の出力信号及び補正データｃｎｔ１の論理積信号を出力する。論理和回路３１４は、論理積回路３１１の出力信号及び論理積回路３１３の出力信号の論理和信号を信号ｓｗ２として出力する。 Next, a circuit for generating the signal sw2 will be described. The AND circuit 311 outputs a logical product signal of the second column selection signal col1 and the test signal sa_test. The inverter 312 outputs a logic inversion signal of the test signal sa_test. The logical product circuit 313 outputs a logical product signal of the output signal of the inverter 312 and the correction data cnt1. The logical sum circuit 314 outputs a logical sum signal of the output signal of the logical product circuit 311 and the output signal of the logical product circuit 313 as a signal sw2.

次に、信号ｓｗ３を生成するための回路を説明する。論理和回路３２１は、第３のカラム選択信号ｃｏｌ２及び第４のカラム選択信号ｃｏｌ３の論理和信号を出力する。論理積回路３２２は、論理和回路３２１の出力信号及びテスト信号ｓａ＿ｔｅｓｔの論理積信号を出力する。インバータ３２３は、テスト信号ｓａ＿ｔｅｓｔの論理反転信号を出力する。論理積回路３２４は、インバータ３２３の出力信号及び補正データｃｎｔ２の論理積信号を出力する。論理和回路３２５は、論理積回路３２２の出力信号及び論理積回路３２４の出力信号の論理和信号を信号ｓｗ３として出力する。 Next, a circuit for generating the signal sw3 will be described. The logical sum circuit 321 outputs a logical sum signal of the third column selection signal col2 and the fourth column selection signal col3. The AND circuit 322 outputs a logical product signal of the output signal of the OR circuit 321 and the test signal sa_test. The inverter 323 outputs a logical inversion signal of the test signal sa_test. The logical product circuit 324 outputs a logical product signal of the output signal of the inverter 323 and the correction data cnt2. The logical sum circuit 325 outputs a logical sum signal of the output signal of the logical product circuit 322 and the output signal of the logical product circuit 324 as the signal sw3.

次に、信号ｓｗ４を生成するための回路を説明する。論理積回路３３１は、第４のカラム選択信号ｃｏｌ３及びテスト信号ｓａ＿ｔｅｓｔの論理積信号を出力する。インバータ３３２は、テスト信号ｓａ＿ｔｅｓｔの論理反転信号を出力する。論理積回路３３３は、インバータ３３２の出力信号及び補正データｃｎｔ３の論理積信号を出力する。論理和回路３３４は、論理積回路３３１の出力信号及び論理積回路３３３の出力信号の論理和信号を信号ｓｗ４として出力する。 Next, a circuit for generating the signal sw4 will be described. The logical product circuit 331 outputs a logical product signal of the fourth column selection signal col3 and the test signal sa_test. The inverter 332 outputs a logic inversion signal of the test signal sa_test. The AND circuit 333 outputs an AND signal of the output signal of the inverter 332 and the correction data cnt3. The logical sum circuit 334 outputs a logical sum signal of the output signal of the logical product circuit 331 and the output signal of the logical product circuit 333 as the signal sw4.

図４は図１のメモリ装置の制御方法を示すタイミングチャートであり、図５は図１のメモリ装置の制御方法を示すフローチャートである。メモリ装置の電源が投入されると、ステップＳ５００では、メモリ装置は、第１のセンスアンプ２３６及び第２のセンスアンプ２３７のバランス補正処理を含む初期化処理を行う。ステップＳ５００は、ステップＳ５０１〜Ｓ５１３を含む。ステップＳ５０１では、メモリ装置（ＲＡＭ）は、初期化処理を行う。時刻ｔ１では、メモリ装置は、テスト信号ｓａ＿ｔｅｓｔをハイレベル（テストモード）にする。 FIG. 4 is a timing chart showing a control method of the memory device of FIG. 1, and FIG. 5 is a flowchart showing a control method of the memory device of FIG. When the power of the memory device is turned on, in step S500, the memory device performs an initialization process including a balance correction process for the first sense amplifier 236 and the second sense amplifier 237. Step S500 includes steps S501 to S513. In step S501, the memory device (RAM) performs an initialization process. At time t1, the memory device sets the test signal sa_test to a high level (test mode).

次に、時刻ｔ２では、メモリ装置は、ステップＳ５０２〜Ｓ５０４の処理を行う。メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをハイレベルにする（ステップＳ５０２）。すると、補正データ用メモリセル１０５ａ〜１０５ｄのトランジスタ２０３及び２０６がオンする。また、メモリ装置は、センスアンプ用ワード線信号ＷＬ＿ＳＡをローレベルにし、トランジスタ２２１及び２２２をオンさせる。また、メモリ装置は、第１のカラム選択信号線ｃｏｌ０をハイレベルにする（ステップＳ５０３）。すると、第１のカラムのトランジスタ２１１ａ及び２１２ａがオンし、第１のカラムの補正データ用メモリセル１０５ａの第１のビット線ｂｌ及び第２のビット線ｂｌｘはそれぞれ第１のビット線ＤＢ及び第２のビット線ＤＢＸに接続される。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであり、第１のカラム選択信号ｃｏｌ０がハイレベルであるので、信号ｓｗ１をハイレベルにし、信号ｓｗ２，ｓｗ３，ｓｗ４をローレベルにする。すると、トランジスタ２２３がオフし、トランジスタ２２４〜２２６がオンする。トランジスタ２２５及び２２６がオンしているので、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは通常レベルになる。これに対し、トランジスタ２２３がオフし、トランジスタ２２４がオンしているので、第１の電源電圧ｖｄｄ＿ｌｅｆｔは、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔより少し低くなる。これにより、第１のセンスアンプ２３６を第２のセンスアンプ２３７に対して少し弱くすることができる。また、メモリ装置は、プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、起動信号ＳＡＥをハイレベルにする（ステップＳ５０４）。すると、トランジスタ２２９，２３０，２３５がオンする。第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされ、センスアンプ２３６及び２３７は活性化状態になる。 Next, at time t2, the memory device performs the processes of steps S502 to S504. The memory device sets the sense amplifier word line WL_sa to the high level (step S502). Then, the transistors 203 and 206 of the correction data memory cells 105a to 105d are turned on. In addition, the memory device sets the sense amplifier word line signal WL_SA to a low level and turns on the transistors 221 and 222. In addition, the memory device sets the first column selection signal line col0 to the high level (step S503). Then, the transistors 211a and 212a of the first column are turned on, and the first bit line bl and the second bit line blx of the correction data memory cell 105a of the first column are respectively the first bit line DB and the first bit line DB. 2 bit line DBX. The generation circuit 300 in FIG. 3 sets the signal sw1 to the high level and the signals sw2, sw3, and sw4 to the low level because the test signal sa_test is at the high level and the first column selection signal col0 is at the high level. Then, the transistor 223 is turned off and the transistors 224 to 226 are turned on. Since the transistors 225 and 226 are on, the second power supply voltage vdd_right is at a normal level. On the other hand, since the transistor 223 is turned off and the transistor 224 is turned on, the first power supply voltage vdd_left is slightly lower than the second power supply voltage vdd_right. As a result, the first sense amplifier 236 can be slightly weaker than the second sense amplifier 237. Further, the memory device sets the precharge signal EQD_sa to the low level and sets the activation signal SAE to the high level (step S504). Then, the transistors 229, 230, and 235 are turned on. The first bit line DB and the second bit line DBX are precharged to a high level, and the sense amplifiers 236 and 237 are activated.

この状態で、第１のセンスアンプ２３６が第２のセンスアンプ２３７より強い場合には、第１のビット線ＤＢがローレベルになり、第２のビット線ＤＢＸがハイレベルになる。これにより、第１のカラムの補正データ用メモリセル１０５ａは、ノードＮ１にローレベルを書き込み、ノードＮ２にハイレベルを書き込む。ノードＮ２の補正データｃｎｔ０は、ハイレベルになる。 In this state, when the first sense amplifier 236 is stronger than the second sense amplifier 237, the first bit line DB is at a low level and the second bit line DBX is at a high level. Thus, the correction data memory cell 105a in the first column writes a low level to the node N1 and writes a high level to the node N2. The correction data cnt0 of the node N2 becomes high level.

また、第２のセンスアンプ２３７が第１のセンスアンプ２３６より強い場合には、第１のビット線ＤＢがハイレベルになり、第２のビット線ＤＢＸがローレベルになる。これにより、第１のカラムの補正データ用メモリセル１０５ａは、ノードＮ１にハイレベルを書き込み、ノードＮ２にローレベルを書き込む。ノードＮ２の補正データｃｎｔ０は、ローレベルになる。 When the second sense amplifier 237 is stronger than the first sense amplifier 236, the first bit line DB is at a high level and the second bit line DBX is at a low level. As a result, the correction data memory cell 105a in the first column writes a high level to the node N1, and writes a low level to the node N2. The correction data cnt0 of the node N2 becomes a low level.

次に、時刻ｔ３では、メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをローレベルにし、第１のカラム選択信号ｃｏｌ０をローレベルにし、プリチャージ信号ＥＱＤ＿ｓａをハイレベルにする。これにより、信号ｓｗ１は、ローレベルになる。 Next, at time t3, the memory device sets the sense amplifier word line WL_sa to low level, the first column selection signal col0 to low level, and the precharge signal EQD_sa to high level. As a result, the signal sw1 becomes low level.

次に、時刻ｔ４では、メモリ装置は、ステップＳ５０５〜Ｓ５０７の処理を行う。メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをハイレベルにする（ステップＳ５０５）。すると、補正データ用メモリセル１０５ａ〜１０５ｄのトランジスタ２０３及び２０６がオンする。また、メモリ装置は、センスアンプ用ワード線信号ＷＬ＿ＳＡをローレベルにし、トランジスタ２２１及び２２２をオンさせる。また、メモリ装置は、第２のカラム選択信号線ｃｏｌ１をハイレベルにする（ステップＳ５０６）。すると、第２のカラムのトランジスタ２１１ｂ及び２１２ｂがオンし、第２のカラムの補正データ用メモリセル１０５ｂの第１のビット線ｂｌ及び第２のビット線ｂｌｘはそれぞれ第１のビット線ＤＢ及び第２のビット線ＤＢＸに接続される。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであり、第２のカラム選択信号ｃｏｌ１がハイレベルであるので、信号ｓｗ１及びｓｗ２をハイレベルにし、信号ｓｗ３及びｓｗ４をローレベルにする。すると、トランジスタ２２３及び２２４がオフし、トランジスタ２２５及び２２６がオンする。トランジスタ２２５及び２２６がオンしているので、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは通常レベルになる。これに対し、トランジスタ２２３及び２２４がオフしているので、第１の電源電圧ｖｄｄ＿ｌｅｆｔは、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔよりかなり低くなる。時刻ｔ４の第１の電源電圧ｖｄｄ＿ｌｅｆｔは、時刻ｔ２の第１の電源電圧ｖｄｄ＿ｌｅｆｔより低い。これにより、第１のセンスアンプ２３６を第２のセンスアンプ２３７に対してかなり弱くすることができる。また、メモリ装置は、プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、起動信号ＳＡＥをハイレベルにする（ステップＳ５０７）。すると、トランジスタ２２９，２３０，２３５がオンする。第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされ、センスアンプ２３６及び２３７は活性化状態になる。 Next, at time t4, the memory device performs the processes of steps S505 to S507. The memory device sets the sense amplifier word line WL_sa to the high level (step S505). Then, the transistors 203 and 206 of the correction data memory cells 105a to 105d are turned on. In addition, the memory device sets the sense amplifier word line signal WL_SA to a low level and turns on the transistors 221 and 222. In addition, the memory device sets the second column selection signal line col1 to the high level (step S506). Then, the transistors 211b and 212b of the second column are turned on, and the first bit line bl and the second bit line blx of the correction data memory cell 105b of the second column are respectively the first bit line DB and the first bit line DB. 2 bit line DBX. In the generation circuit 300 of FIG. 3, since the test signal sa_test is at a high level and the second column selection signal col1 is at a high level, the signals sw1 and sw2 are set to a high level, and the signals sw3 and sw4 are set to a low level. Then, the transistors 223 and 224 are turned off, and the transistors 225 and 226 are turned on. Since the transistors 225 and 226 are on, the second power supply voltage vdd_right is at a normal level. On the other hand, since the transistors 223 and 224 are off, the first power supply voltage vdd_left is considerably lower than the second power supply voltage vdd_right. The first power supply voltage vdd_left at time t4 is lower than the first power supply voltage vdd_left at time t2. Thereby, the first sense amplifier 236 can be made considerably weaker than the second sense amplifier 237. Further, the memory device sets the precharge signal EQD_sa to the low level and sets the activation signal SAE to the high level (step S507). Then, the transistors 229, 230, and 235 are turned on. The first bit line DB and the second bit line DBX are precharged to a high level, and the sense amplifiers 236 and 237 are activated.

この状態で、第１のセンスアンプ２３６が第２のセンスアンプ２３７より強い場合には、第１のビット線ＤＢがローレベルになり、第２のビット線ＤＢＸがハイレベルになる。これにより、第２のカラムの補正データ用メモリセル１０５ｂは、ノードＮ１にローレベルを書き込み、ノードＮ２にハイレベルを書き込む。ノードＮ２の補正データｃｎｔ１は、ハイレベルになる。 In this state, when the first sense amplifier 236 is stronger than the second sense amplifier 237, the first bit line DB is at a low level and the second bit line DBX is at a high level. As a result, the correction data memory cell 105b in the second column writes a low level to the node N1, and writes a high level to the node N2. The correction data cnt1 of the node N2 becomes high level.

また、第２のセンスアンプ２３７が第１のセンスアンプ２３６より強い場合には、第１のビット線ＤＢがハイレベルになり、第２のビット線ＤＢＸがローレベルになる。これにより、第２のカラムの補正データ用メモリセル１０５ｂは、ノードＮ１にハイレベルを書き込み、ノードＮ２にローレベルを書き込む。ノードＮ２の補正データｃｎｔ１は、ローレベルになる。 When the second sense amplifier 237 is stronger than the first sense amplifier 236, the first bit line DB is at a high level and the second bit line DBX is at a low level. As a result, the correction data memory cell 105b in the second column writes a high level to the node N1, and writes a low level to the node N2. The correction data cnt1 of the node N2 becomes a low level.

次に、時刻ｔ５では、メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをローレベルにし、第２のカラム選択信号ｃｏｌ１をローレベルにし、プリチャージ信号ＥＱＤ＿ｓａをハイレベルにする。これにより、信号ｓｗ１及びｓｗ２は、ローレベルになる。 Next, at time t5, the memory device sets the sense amplifier word line WL_sa to the low level, sets the second column selection signal col1 to the low level, and sets the precharge signal EQD_sa to the high level. As a result, the signals sw1 and sw2 become low level.

次に、時刻ｔ６では、メモリ装置は、ステップＳ５０８〜Ｓ５１０の処理を行う。メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをハイレベルにする（ステップＳ５０８）。すると、補正データ用メモリセル１０５ａ〜１０５ｄのトランジスタ２０３及び２０６がオンする。また、メモリ装置は、センスアンプ用ワード線信号ＷＬ＿ＳＡをローレベルにし、トランジスタ２２１及び２２２をオンさせる。また、メモリ装置は、第３のカラム選択信号線ｃｏｌ２をハイレベルにする（ステップＳ５０９）。すると、第３のカラムのトランジスタ２１１ｃ及び２１２ｃがオンし、第３のカラムの補正データ用メモリセル１０５ｃの第１のビット線ｂｌ及び第２のビット線ｂｌｘはそれぞれ第１のビット線ＤＢ及び第２のビット線ＤＢＸに接続される。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであり、第３のカラム選択信号ｃｏｌ２がハイレベルであるので、信号ｓｗ３をハイレベルにし、信号ｓｗ１，ｓｗ２，ｓｗ４をローレベルにする。すると、トランジスタ２２５がオフし、トランジスタ２２３，２２４，２２６がオンする。トランジスタ２２３及び２２４がオンしているので、第１の電源電圧ｖｄｄ＿ｌｅｆｔは通常レベルになる。これに対し、トランジスタ２２５がオフし、トランジスタ２２６がオンしているので、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、第１の電源電圧ｖｄｄ＿ｌｅｆｔより少し低くなる。これにより、第２のセンスアンプ２３７を第１のセンスアンプ２３６に対して少し弱くすることができる。また、メモリ装置は、プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、起動信号ＳＡＥをハイレベルにする（ステップＳ５１０）。すると、トランジスタ２２９，２３０，２３５がオンする。第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされ、センスアンプ２３６及び２３７は活性化状態になる。 Next, at time t6, the memory device performs the processes of steps S508 to S510. The memory device sets the sense amplifier word line WL_sa to the high level (step S508). Then, the transistors 203 and 206 of the correction data memory cells 105a to 105d are turned on. In addition, the memory device sets the sense amplifier word line signal WL_SA to a low level and turns on the transistors 221 and 222. In addition, the memory device sets the third column selection signal line col2 to the high level (step S509). Then, the transistors 211c and 212c in the third column are turned on, and the first bit line bl and the second bit line blx of the correction data memory cell 105c in the third column are respectively connected to the first bit line DB and the first bit line DB. 2 bit line DBX. The generation circuit 300 in FIG. 3 sets the signal sw3 to the high level and the signals sw1, sw2, and sw4 to the low level because the test signal sa_test is at the high level and the third column selection signal col2 is at the high level. Then, the transistor 225 is turned off and the transistors 223, 224, and 226 are turned on. Since the transistors 223 and 224 are on, the first power supply voltage vdd_left is at a normal level. On the other hand, since the transistor 225 is turned off and the transistor 226 is turned on, the second power supply voltage vdd_right is slightly lower than the first power supply voltage vdd_left. Thereby, the second sense amplifier 237 can be slightly weaker than the first sense amplifier 236. Further, the memory device sets the precharge signal EQD_sa to the low level and sets the activation signal SAE to the high level (step S510). Then, the transistors 229, 230, and 235 are turned on. The first bit line DB and the second bit line DBX are precharged to a high level, and the sense amplifiers 236 and 237 are activated.

この状態で、第１のセンスアンプ２３６が第２のセンスアンプ２３７より強い場合には、第１のビット線ＤＢがローレベルになり、第２のビット線ＤＢＸがハイレベルになる。これにより、第３のカラムの補正データ用メモリセル１０５ｃは、ノードＮ１にローレベルを書き込み、ノードＮ２にハイレベルを書き込む。ノードＮ１の補正データｃｎｔ２は、ローレベルになる。 In this state, when the first sense amplifier 236 is stronger than the second sense amplifier 237, the first bit line DB is at a low level and the second bit line DBX is at a high level. As a result, the correction data memory cell 105c in the third column writes a low level to the node N1, and writes a high level to the node N2. The correction data cnt2 of the node N1 becomes a low level.

また、第２のセンスアンプ２３７が第１のセンスアンプ２３６より強い場合には、第１のビット線ＤＢがハイレベルになり、第２のビット線ＤＢＸがローレベルになる。これにより、第３のカラムの補正データ用メモリセル１０５ｃは、ノードＮ１にハイレベルを書き込み、ノードＮ２にローレベルを書き込む。ノードＮ１の補正データｃｎｔ２は、ハイレベルになる。 When the second sense amplifier 237 is stronger than the first sense amplifier 236, the first bit line DB is at a high level and the second bit line DBX is at a low level. As a result, the correction data memory cell 105c in the third column writes a high level to the node N1 and writes a low level to the node N2. The correction data cnt2 of the node N1 becomes high level.

次に、時刻ｔ７では、メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをローレベルにし、第３のカラム選択信号ｃｏｌ２をローレベルにし、プリチャージ信号ＥＱＤ＿ｓａをハイレベルにする。これにより、信号ｓｗ３は、ローレベルになる。 Next, at time t7, the memory device sets the sense amplifier word line WL_sa to low level, the third column selection signal col2 to low level, and the precharge signal EQD_sa to high level. As a result, the signal sw3 becomes low level.

次に、時刻ｔ８では、メモリ装置は、ステップＳ５１１〜Ｓ５１３の処理を行う。メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをハイレベルにする（ステップＳ５１１）。すると、補正データ用メモリセル１０５ａ〜１０５ｄのトランジスタ２０３及び２０６がオンする。また、メモリ装置は、センスアンプ用ワード線信号ＷＬ＿ＳＡをローレベルにし、トランジスタ２２１及び２２２をオンさせる。また、メモリ装置は、第４のカラム選択信号線ｃｏｌ３をハイレベルにする（ステップＳ５１２）。すると、第４のカラムのトランジスタ２１１ｄ及び２１２ｄがオンし、第４のカラムの補正データ用メモリセル１０５ｄの第１のビット線ｂｌ及び第２のビット線ｂｌｘはそれぞれ第１のビット線ＤＢ及び第２のビット線ＤＢＸに接続される。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであり、第４のカラム選択信号ｃｏｌ３がハイレベルであるので、信号ｓｗ１及びｓｗ２をローレベルにし、信号ｓｗ３及びｓｗ４をハイレベルにする。すると、トランジスタ２２５及び２２６がオフし、トランジスタ２２３及び２２４がオンする。トランジスタ２２３及び２２４がオンしているので、第１の電源電圧ｖｄｄ＿ｌｅｆｔは通常レベルになる。これに対し、トランジスタ２２５及び２２６がオフしているので、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、第１の電源電圧ｖｄｄ＿ｌｅｆｔよりかなり低くなる。時刻ｔ８の第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、時刻ｔ６の第２の電源電圧ｖｄｄ＿ｒｉｇｈｔより低い。これにより、第２のセンスアンプ２３７を第１のセンスアンプ２３６に対してかなり弱くすることができる。また、メモリ装置は、プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、起動信号ＳＡＥをハイレベルにする（ステップＳ５１３）。すると、トランジスタ２２９，２３０，２３５がオンする。第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされ、センスアンプ２３６及び２３７は活性化状態になる。 Next, at time t8, the memory device performs the processes of steps S511 to S513. The memory device sets the sense amplifier word line WL_sa to the high level (step S511). Then, the transistors 203 and 206 of the correction data memory cells 105a to 105d are turned on. In addition, the memory device sets the sense amplifier word line signal WL_SA to a low level and turns on the transistors 221 and 222. In addition, the memory device sets the fourth column selection signal line col3 to the high level (step S512). Then, the transistors 211d and 212d of the fourth column are turned on, and the first bit line bl and the second bit line blx of the correction data memory cell 105d of the fourth column are respectively the first bit line DB and the first bit line DB. 2 bit line DBX. In the generation circuit 300 of FIG. 3, since the test signal sa_test is at a high level and the fourth column selection signal col3 is at a high level, the signals sw1 and sw2 are set to a low level and the signals sw3 and sw4 are set to a high level. Then, the transistors 225 and 226 are turned off and the transistors 223 and 224 are turned on. Since the transistors 223 and 224 are on, the first power supply voltage vdd_left is at a normal level. On the other hand, since the transistors 225 and 226 are off, the second power supply voltage vdd_right is considerably lower than the first power supply voltage vdd_left. The second power supply voltage vdd_right at time t8 is lower than the second power supply voltage vdd_right at time t6. As a result, the second sense amplifier 237 can be made considerably weaker than the first sense amplifier 236. Further, the memory device sets the precharge signal EQD_sa to a low level and sets the activation signal SAE to a high level (step S513). Then, the transistors 229, 230, and 235 are turned on. The first bit line DB and the second bit line DBX are precharged to a high level, and the sense amplifiers 236 and 237 are activated.

この状態で、第１のセンスアンプ２３６が第２のセンスアンプ２３７より強い場合には、第１のビット線ＤＢがローレベルになり、第２のビット線ＤＢＸがハイレベルになる。これにより、第４のカラムの補正データ用メモリセル１０５ｄは、ノードＮ１にローレベルを書き込み、ノードＮ２にハイレベルを書き込む。ノードＮ１の補正データｃｎｔ３は、ローレベルになる。 In this state, when the first sense amplifier 236 is stronger than the second sense amplifier 237, the first bit line DB is at a low level and the second bit line DBX is at a high level. As a result, the correction data memory cell 105d in the fourth column writes a low level to the node N1, and writes a high level to the node N2. The correction data cnt3 of the node N1 becomes a low level.

また、第２のセンスアンプ２３７が第１のセンスアンプ２３６より強い場合には、第１のビット線ＤＢがハイレベルになり、第２のビット線ＤＢＸがローレベルになる。これにより、第４のカラムの補正データ用メモリセル１０５ｄは、ノードＮ１にハイレベルを書き込み、ノードＮ２にローレベルを書き込む。ノードＮ１の補正データｃｎｔ３は、ハイレベルになる。 When the second sense amplifier 237 is stronger than the first sense amplifier 236, the first bit line DB is at a high level and the second bit line DBX is at a low level. As a result, the correction data memory cell 105d in the fourth column writes a high level to the node N1, and writes a low level to the node N2. The correction data cnt3 of the node N1 becomes high level.

次に、時刻ｔ９では、メモリ装置は、センスアンプ用ワード線ＷＬ＿ｓａをローレベルにし、第４のカラム選択信号ｃｏｌ３をローレベルにし、プリチャージ信号ＥＱＤ＿ｓａをハイレベルにする。これにより、信号ｓｗ３及びｓｗ４は、ローレベルになる。 Next, at time t9, the memory device sets the sense amplifier word line WL_sa to the low level, sets the fourth column selection signal col3 to the low level, and sets the precharge signal EQD_sa to the high level. As a result, the signals sw3 and sw4 become low level.

次に、時刻ｔ１０では、メモリ装置は、テスト信号ｓａ＿ｔｅｓｔをローレベル（ノーマルモード）にし、ステップＳ５００の初期化処理（テストモード）を終了させる。 Next, at time t10, the memory device sets the test signal sa_test to the low level (normal mode), and ends the initialization process (test mode) in step S500.

以上のように、第１のセンスアンプ２３６が第２のセンスアンプ２３７に対してかなり強い場合には、補正データｃｎｔ０及びｃｎｔ１がハイレベルになり、補正データｃｎｔ２及びｃｎｔ３がローレベルになる。 As described above, when the first sense amplifier 236 is considerably stronger than the second sense amplifier 237, the correction data cnt0 and cnt1 are at a high level, and the correction data cnt2 and cnt3 are at a low level.

また、第１のセンスアンプ２３６が第２のセンスアンプ２３７に対して少し強い場合には、補正データｃｎｔ０がハイレベルになり、補正データｃｎｔ１、ｃｎｔ２及びｃｎｔ３がローレベルになる。 When the first sense amplifier 236 is slightly stronger than the second sense amplifier 237, the correction data cnt0 is at a high level, and the correction data cnt1, cnt2, and cnt3 are at a low level.

また、第２のセンスアンプ２３７が第１のセンスアンプ２３６に対してかなり強い場合には、補正データｃｎｔ２及びｃｎｔ３がハイレベルになり、補正データｃｎｔ０及びｃｎｔ１がローレベルになる。 When the second sense amplifier 237 is much stronger than the first sense amplifier 236, the correction data cnt2 and cnt3 are at a high level, and the correction data cnt0 and cnt1 are at a low level.

また、第２のセンスアンプ２３７が第１のセンスアンプ２３６に対して少し強い場合には、補正データｃｎｔ２がハイレベルになり、補正データｃｎｔ０、ｃｎｔ１及びｃｎｔ３がローレベルになる。図４のビット線ＤＢ及びＤＢＸは、この場合を示す。 When the second sense amplifier 237 is slightly stronger than the first sense amplifier 236, the correction data cnt2 is at a high level, and the correction data cnt0, cnt1, and cnt3 are at a low level. The bit lines DB and DBX in FIG. 4 show this case.

次に、ステップＳ５１４では、メモリ装置は、通常のメモリ装置（ＲＡＭ）の動作を行う。図３の生成回路３００は、テスト信号ｓａ＿ｔｅｓｔがローレベル（ノーマルモード）であるので、補正データｃｎｔ０〜ｃｎｔ３に応じて、信号ｓｗ１〜ｓｗ４を生成する。 Next, in step S514, the memory device performs an operation of a normal memory device (RAM). Since the test signal sa_test is at a low level (normal mode), the generation circuit 300 in FIG. 3 generates signals sw1 to sw4 according to the correction data cnt0 to cnt3.

上記のように、第１のセンスアンプ２３６が第２のセンスアンプ２３７に対してかなり強い場合には、補正データｃｎｔ０及びｃｎｔ１がハイレベルになり、補正データｃｎｔ２及びｃｎｔ３がローレベルになる。この場合、生成回路３００は、信号ｓｗ１及びｓｗ２をハイレベルにし、信号ｓｗ３及びｓｗ４をローレベルにする。これにより、トランジスタ２２３及び２２４がオフし、トランジスタ２２５及び２２６がオンする。第１の電源電圧ｖｄｄ＿ｌｅｆｔは、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔに対してかなり低くなる。これにより、第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、ほぼ同じ強さに補正される。 As described above, when the first sense amplifier 236 is considerably stronger than the second sense amplifier 237, the correction data cnt0 and cnt1 are at a high level, and the correction data cnt2 and cnt3 are at a low level. In this case, the generation circuit 300 sets the signals sw1 and sw2 to the high level and sets the signals sw3 and sw4 to the low level. Accordingly, the transistors 223 and 224 are turned off and the transistors 225 and 226 are turned on. The first power supply voltage vdd_left is considerably lower than the second power supply voltage vdd_right. As a result, the first sense amplifier 236 and the second sense amplifier 237 are corrected to substantially the same strength.

また、第１のセンスアンプ２３６が第２のセンスアンプ２３７に対して少し強い場合には、補正データｃｎｔ０がハイレベルになり、補正データｃｎｔ１、ｃｎｔ２及びｃｎｔ３がローレベルになる。この場合、生成回路３００は、信号ｓｗ１をハイレベルにし、信号ｓｗ２、ｓｗ３及びｓｗ４をローレベルにする。これにより、トランジスタ２２３がオフし、トランジスタ２２４、２２５及び２２６がオンする。第１の電源電圧ｖｄｄ＿ｌｅｆｔは、第２の電源電圧ｖｄｄ＿ｒｉｇｈｔに対して少し低くなる。これにより、第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、ほぼ同じ強さに補正される。 When the first sense amplifier 236 is slightly stronger than the second sense amplifier 237, the correction data cnt0 is at a high level, and the correction data cnt1, cnt2, and cnt3 are at a low level. In this case, the generation circuit 300 sets the signal sw1 to the high level and sets the signals sw2, sw3, and sw4 to the low level. Accordingly, the transistor 223 is turned off and the transistors 224, 225, and 226 are turned on. The first power supply voltage vdd_left is slightly lower than the second power supply voltage vdd_right. As a result, the first sense amplifier 236 and the second sense amplifier 237 are corrected to substantially the same strength.

また、第２のセンスアンプ２３７が第１のセンスアンプ２３６に対してかなり強い場合には、補正データｃｎｔ２及びｃｎｔ３がハイレベルになり、補正データｃｎｔ０及びｃｎｔ１がローレベルになる。この場合、生成回路３００は、信号ｓｗ３及びｓｗ４をハイレベルにし、信号ｓｗ１及びｓｗ２をローレベルにする。これにより、トランジスタ２２５及び２２６がオフし、トランジスタ２２３及び２２４がオンする。第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、第１の電源電圧ｖｄｄ＿ｌｅｆｔに対してかなり低くなる。これにより、第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、ほぼ同じ強さに補正される。 When the second sense amplifier 237 is much stronger than the first sense amplifier 236, the correction data cnt2 and cnt3 are at a high level, and the correction data cnt0 and cnt1 are at a low level. In this case, the generation circuit 300 sets the signals sw3 and sw4 to the high level and sets the signals sw1 and sw2 to the low level. Accordingly, the transistors 225 and 226 are turned off and the transistors 223 and 224 are turned on. The second power supply voltage vdd_right is considerably lower than the first power supply voltage vdd_left. As a result, the first sense amplifier 236 and the second sense amplifier 237 are corrected to substantially the same strength.

また、第２のセンスアンプ２３７が第１のセンスアンプ２３６に対して少し強い場合には、補正データｃｎｔ２がハイレベルになり、補正データｃｎｔ０、ｃｎｔ１及びｃｎｔ３がローレベルになる。この場合、生成回路３００は、信号ｓｗ３をハイレベルにし、信号ｓｗ１、ｓｗ２及びｓｗ４をローレベルにする。これにより、トランジスタ２２５がオフし、トランジスタ２２３、２２４及び２２６がオンする。第２の電源電圧ｖｄｄ＿ｒｉｇｈｔは、第１の電源電圧ｖｄｄ＿ｌｅｆｔに対して少し低くなる。これにより、第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、ほぼ同じ強さに補正される。 When the second sense amplifier 237 is slightly stronger than the first sense amplifier 236, the correction data cnt2 is at a high level, and the correction data cnt0, cnt1, and cnt3 are at a low level. In this case, the generation circuit 300 sets the signal sw3 to the high level and sets the signals sw1, sw2, and sw4 to the low level. Accordingly, the transistor 225 is turned off and the transistors 223, 224, and 226 are turned on. The second power supply voltage vdd_right is slightly lower than the first power supply voltage vdd_left. As a result, the first sense amplifier 236 and the second sense amplifier 237 are corrected to substantially the same strength.

補正後、メモリ装置は、例えば、メモリセル１０４ａの読み出し動作を行う。プリチャージ信号ＥＱＤ＿ｓａをローレベルにし、トランジスタ２２９及び２３０をオンさせる。すると、第１のビット線ＤＢ及び第２のビット線ＤＢＸはハイレベルにプリチャージされる。次に、メモリセル１０４ａを選択するため、ワード線ＷＬ及び第１のカラム選択信号ｃｏｌ０がハイレベルになる。すると、トランジスタ２０３，２０６及びトランジスタ２１１ａ，２１２ａがオンする。なお、メモリセル１０４ｂ〜１０４ｄの読み出しを行う場合には、カラム選択信号ｃｏｌ１〜ｃｏｌ３をそれぞれハイレベルにすればよい。例えば、メモリセル１０４ａが、ノードＮ１にハイレベルを記憶し、ノードＮ２にローレベルを記憶している場合、第１のビット線ｂｌはハイレベルを維持し、第２のビット線ｂｌｘはハイレベルからローレベルに向けて電位が下がる。起動信号ＳＡＥがハイレベルになり、センスアンプ２３６及び２３７は、第１のビット線ＤＢをハイレベルに増幅し、第２のビット線ＤＢＸをローレベルに増幅する。 After the correction, the memory device performs a read operation of the memory cell 104a, for example. The precharge signal EQD_sa is set to low level, and the transistors 229 and 230 are turned on. Then, the first bit line DB and the second bit line DBX are precharged to a high level. Next, in order to select the memory cell 104a, the word line WL and the first column selection signal col0 become high level. Then, the transistors 203 and 206 and the transistors 211a and 212a are turned on. Note that when reading data from the memory cells 104b to 104d, the column selection signals col1 to col3 may be set to a high level, respectively. For example, when the memory cell 104a stores a high level at the node N1 and stores a low level at the node N2, the first bit line bl maintains a high level and the second bit line blx maintains a high level. The potential drops from low to low. The activation signal SAE becomes high level, and the sense amplifiers 236 and 237 amplify the first bit line DB to high level and amplify the second bit line DBX to low level.

以上のように、補正データ用メモリセル１０５ａ〜１０５ｄは、第１のビット線ＤＢ及び第２のビット線ＤＢＸをハイレベルにプリチャージした状態で、第１のセンスアンプ２３６及び第２のセンスアンプ２３７により反転増幅された第１のビット線ＤＢ及び第２のビット線ＤＢＸのデータを格納する。第１の電源電圧制御回路２３８及び第２の電源電圧制御回路２３９は、補正データ用メモリセル１０５ａ〜１０５ｄが格納するデータに応じて、第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御する。 As described above, the correction data memory cells 105a to 105d have the first sense amplifier 236 and the second sense amplifier in a state where the first bit line DB and the second bit line DBX are precharged to a high level. The data of the first bit line DB and the second bit line DBX that are inverted and amplified by 237 are stored. The first power supply voltage control circuit 238 and the second power supply voltage control circuit 239 control the first power supply voltage vdd_left and the second power supply voltage vdd_right according to the data stored in the correction data memory cells 105a to 105d. To do.

なお、補正データ用メモリセル１０５ａ〜１０５ｄの数は、限定されない。補正データ用メモリセル１０５ａ〜１０５ｄの数及びトランジスタ２２３〜２２６の数が多いほど、高精度の補正を行うことができる。 The number of correction data memory cells 105a to 105d is not limited. As the number of the correction data memory cells 105a to 105d and the number of the transistors 223 to 226 increase, the correction can be performed with higher accuracy.

メモリセル１０４ａ〜１０４ｄ、補正データ用メモリセル１０５ａ〜１０５ｄ、第１のビット線ｂｌ及び第２のビット線ｂｌｘの組みが複数設けられる。第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、複数の第１のビット線ｂｌ及び第２のビット線ｂｌｘの組みに対して選択的に接続される。複数の補正データ用メモリセル１０５ａ〜１０５ｄは、相互に第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔが異なる状態における補正データｃｎｔ０〜ｃｎｔ３を格納する。第１の電源電圧制御回路２３８及び第２の電源電圧制御回路２３９は、複数の補正データ用メモリセル１０５ａ〜１０５ｄが格納する補正データｃｎｔ０〜ｃｎｔ３に応じて、第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔを制御する。 A plurality of sets of memory cells 104a to 104d, correction data memory cells 105a to 105d, first bit line bl, and second bit line blx are provided. The first sense amplifier 236 and the second sense amplifier 237 are selectively connected to a set of a plurality of first bit lines bl and second bit lines blx. The plurality of correction data memory cells 105a to 105d store correction data cnt0 to cnt3 in a state in which the first power supply voltage vdd_left and the second power supply voltage vdd_right are different from each other. The first power supply voltage control circuit 238 and the second power supply voltage control circuit 239 have the first power supply voltage vdd_left and the second power supply voltage control circuit 239 in accordance with the correction data cnt0 to cnt3 stored in the plurality of correction data memory cells 105a to 105d. The power supply voltage vdd_right is controlled.

第１のセンスアンプ２３６及び第２のセンスアンプ２３７は、テスト信号ｓａ＿ｔｅｓｔがハイレベルであるテストモードでは、第１のビット線ＤＢ及び第２のビット線ＤＢＸをハイレベルにプリチャージした状態で反転増幅を行い、テスト信号ｓａ＿ｔｅｓｔがローレベルであるノーマルモードでは、メモリセル１０４ａ〜１０４ｄのいずれかが第１のビット線ＤＢ及び第２のビット線ＤＢＸに出力したデータを反転増幅する。 In the test mode in which the test signal sa_test is at a high level, the first sense amplifier 236 and the second sense amplifier 237 are inverted while the first bit line DB and the second bit line DBX are precharged to a high level. Amplification is performed, and in the normal mode in which the test signal sa_test is at a low level, the data output from the memory cells 104a to 104d to the first bit line DB and the second bit line DBX is inverted and amplified.

図６（Ａ）は補正データ用メモリセル１０５ａ〜１０５ｄ及び電源電圧制御回路２３８，２３９がない場合のメモリ装置のセンスアンプのオフセット電圧のばらつきを示す図であり、図６（Ｂ）は図２のメモリ装置のセンスアンプのオフセット電圧のばらつきを示す図である。横軸は、センスアンプ２３６及び２３７が増幅可能なビット線ＤＢ及びＤＢＸの最低電位差のオフセット電圧を示し、その最低電位差の平均値を０Ｖのオフセット電圧として示す。縦軸は、度数を示す。図６（Ａ）の場合、補正を行わないので、オフセット電圧のばらつきの幅が１９０ｍＶと比較的大きい。これに対し、図６（Ｂ）の場合、補正を行うので、オフセット電圧のばらつきの幅が１００ｍＶと比較的小さい。オフセット電圧のばらつきの幅は、５０〜１００ｍＶ程度低減させることができる。本実施形態によれば、オフセット電圧のばらつきを約半分にすることができるので、メモリ装置の動作マージン及び／又は動作速度を向上させることができる。 6A is a diagram showing variations in the offset voltage of the sense amplifier of the memory device in the case where the correction data memory cells 105a to 105d and the power supply voltage control circuits 238 and 239 are not provided. FIG. It is a figure which shows the dispersion | variation in the offset voltage of the sense amplifier of the memory device. The horizontal axis shows the offset voltage of the lowest potential difference between the bit lines DB and DBX that can be amplified by the sense amplifiers 236 and 237, and the average value of the lowest potential difference is shown as an offset voltage of 0V. The vertical axis indicates the frequency. In the case of FIG. 6A, since correction is not performed, the width of variation in offset voltage is relatively large at 190 mV. On the other hand, in the case of FIG. 6B, since the correction is performed, the width of the variation of the offset voltage is as relatively small as 100 mV. The width of variation in offset voltage can be reduced by about 50 to 100 mV. According to the present embodiment, the variation in offset voltage can be reduced to about half, so that the operation margin and / or the operation speed of the memory device can be improved.

なお、トランジスタ２２３〜２２６のばらつきは、第１の電源電圧ｖｄｄ＿ｌｅｆｔ及び第２の電源電圧ｖｄｄ＿ｒｉｇｈｔに反映されるので、第１のセンスアンプ２３６及び第２のセンスアンプ２３７のバランス補正に悪影響を与えない。 Note that variations in the transistors 223 to 226 are reflected in the first power supply voltage vdd_left and the second power supply voltage vdd_right, and thus do not adversely affect the balance correction of the first sense amplifier 236 and the second sense amplifier 237. .

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１０１メインデコーダ
１０２コントロールパルスジェネレータ
１０３ローカルコントロールパルスジェネレータ
１０４メモリセル
１０５補正データ用メモリセル
１０６センスアンプ回路
１０７入出力回路
２３６第１のセンスアンプ
２３７第２のセンスアンプ
２３８第１の電源電圧制御回路
２３９第２の電源電圧制御回路 101 Main decoder 102 Control pulse generator 103 Local control pulse generator 104 Memory cell 105 Correction data memory cell 106 Sense amplifier circuit 107 Input / output circuit 236 First sense amplifier 237 Second sense amplifier 238 First power supply voltage control circuit 239 Second power supply voltage control circuit

Claims

A first memory cell for storing data;
A second memory cell for storing data;
A first bit line for inputting / outputting data to / from the first or second memory cell;
A second bit line for inputting / outputting data complementary to the data supplied to the first bit line to / from the first or second memory cell;
A first sense amplifier that inverts and amplifies data of the second bit line based on a first power supply voltage and outputs the inverted data to the first bit line;
A second sense amplifier that inverts and amplifies data of the first bit line based on a second power supply voltage and outputs the inverted data to the second bit line;
A first power supply voltage control circuit for controlling the first power supply voltage;
A second power supply voltage control circuit for controlling the second power supply voltage;
In the second memory cell, the first and second bits inverted and amplified by the first and second sense amplifiers with the first and second bit lines precharged to a high level. Line data is stored,
The first and second power supply voltage control circuits control the first power supply voltage and the second power supply voltage in accordance with data stored in the second memory cell. apparatus.

A plurality of sets of the first memory cell, the second memory cell, the first bit line and the second bit line are provided;
The first and second sense amplifiers are selectively connected to the set of the first and second bit lines,
The plurality of second memory cells store the data in a state where the first and second power supply voltages are different from each other,
The first and second power supply voltage control circuits control the first power supply voltage and the second power supply voltage in accordance with data stored in the plurality of second memory cells. The memory device according to claim 1.

The first power supply voltage control circuit includes a first field effect transistor connected between a power supply terminal of the first sense amplifier and a power supply potential node,
The second power supply voltage control circuit includes a second field effect transistor connected between a power supply terminal of the second sense amplifier and a power supply potential node,
3. The memory device according to claim 1, wherein the first and second field effect transistors are turned on / off according to data stored in the second memory cell.

In the test mode, the first and second sense amplifiers perform inversion amplification with the first and second bit lines being precharged to a high level, and in the normal mode, the first memory cells are 4. The memory device according to claim 1, wherein the data output to the first and second bit lines is inverted and amplified.

A first memory cell for storing data;
A second memory cell for storing data;
A first bit line for inputting / outputting data to / from the first or second memory cell;
A second bit line for inputting / outputting data complementary to the data supplied to the first bit line to / from the first or second memory cell;
A first sense amplifier that inverts and amplifies data of the second bit line based on a first power supply voltage and outputs the inverted data to the first bit line;
A second sense amplifier that inverts and amplifies data of the first bit line based on a second power supply voltage and outputs the inverted data to the second bit line;
A first power supply voltage control circuit for controlling the first power supply voltage;
And a second power supply voltage control circuit for controlling the second power supply voltage.
In a state where the first and second bit lines are precharged to a high level, the data of the first and second bit lines inverted and amplified by the first and second sense amplifiers is stored in the second memory. Store it in a cell
The first and second power supply voltage control circuits control the first power supply voltage and the second power supply voltage according to data stored in the second memory cell. Control method of the device.