JP6085460B2 - Hall element and manufacturing method thereof - Google Patents
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Description
本発明は、ホール素子及びその製造方法に関し、より詳細には、システマティックなオフセット電圧が小さいSiモノリシックホール素子及びその製造方法に関する。 The present invention relates to a Hall element and a manufacturing method thereof, and more particularly, to a Si monolithic Hall element having a low systematic offset voltage and a manufacturing method thereof.
ホール素子は、磁界を検知し、その磁界の強度を電気信号に変換する磁電変換素子、つまり、磁気センサの一種であり、この磁場センサとして用いられているホール素子は、ホールICに搭載されて、例えば、地磁気を検出して方位を求める方位角センサなどに用いられている。 The Hall element is a magnetoelectric conversion element that detects a magnetic field and converts the intensity of the magnetic field into an electric signal, that is, a kind of magnetic sensor. The Hall element used as the magnetic field sensor is mounted on the Hall IC. For example, it is used for an azimuth angle sensor that detects geomagnetism and obtains an azimuth.
この種の従来のホールICでは、構成する信号処理ICは、バルクSi基板やSOI(silicon on insulator)基板などSiにCMOSプロセスやバイポーラプロセスなどを用いて作製される。そして、ホールICの構造としては、ホール素子の動作層にSiを使用し、信号処理ICと同一基板上にモノリシックで接続するモノリシック型ホールICと、Siホール素子よりも高感度な化合物半導体を動作層に使用したホール素子と、信号処理ICの2つのチップを1つのパッケージ内に収納し接続するハイブリッド型ホールICがある。 In this type of conventional Hall IC, a signal processing IC to be formed is manufactured by using a CMOS process, a bipolar process, or the like on Si such as a bulk Si substrate or an SOI (silicon on insulator) substrate. The Hall IC structure uses Si for the Hall element operating layer and operates a monolithic Hall IC that is connected monolithically on the same substrate as the signal processing IC and a compound semiconductor that is more sensitive than the Si Hall element. There is a hybrid Hall IC in which the Hall element used for the layer and the two chips of the signal processing IC are housed and connected in one package.
一般的なホール素子としては、基板面に対して垂直な磁界成分を検出する横型ホール素子が知られている。このホール素子は、磁場に比例する電圧を出力する素子であり、理想的には無磁場時に出力電圧は0である。しかし、実際には無磁場時にもオフセット電圧と呼ばれる電圧が出力に生じ、測定磁場の誤差となる。 As a general Hall element, a horizontal Hall element that detects a magnetic field component perpendicular to the substrate surface is known. This Hall element is an element that outputs a voltage proportional to a magnetic field, and ideally the output voltage is zero when there is no magnetic field. However, in reality, a voltage called an offset voltage is generated in the output even when there is no magnetic field, resulting in an error in the measurement magnetic field.
図1(a)及び(b)は、オフセット電圧が発生しないホール素子とそのモデル回路であるホイートストンブリッジ回路との対応を示す構成図である。図1(a)は、ホール素子のn型不純物領域12とn型領域14a、n型不純物領域12の実物のレイアウトからのずれ17a乃至17dを示した模式図である。n型領域14aは、端子にあたりホール素子には4つの端子A乃至Dが存在する。端子A,Cは、電圧をドライブするための端子であり、端子AにはVbias「V」、端子Bには0[V]が印加されている。端子B,Dは、出力電圧を取り出すための端子であり、それぞれVS1[V],VS2[V]が出力されている。
FIGS. 1A and 1B are configuration diagrams showing the correspondence between a Hall element that does not generate an offset voltage and a Wheatstone bridge circuit that is a model circuit thereof. FIG. 1A is a schematic
図1(b)において、抵抗成分R1乃至R4が「R1×R3=R2×R4」なる関係を満たす時、ホール素子の出力=VS1−VS2[V]は0[V]となる。抵抗成分R1乃至R4は、n型不純物領域12の変形によって変化する。そのためホール素子の4辺でn型不純物領域12の実物とレイアウトとのずれ17a乃至17dが等しければ、抵抗成分R1乃至R4は全て同じになり、オフセット電圧は発生しない。
In FIG. 1B, when the resistance components R1 to R4 satisfy the relationship “R1 × R3 = R2 × R4”, the output of the Hall element = VS1-VS2 [V] is 0 [V]. The resistance components R1 to R4 change due to the deformation of the n-
図2(a)及び(b)は、オフセット電圧が発生しているホール素子とそのモデル回路であるホイートストンブリッジ回路との対応を示す構成図である。図2(a)においては、n型不純物領域12の実物とレイアウトとのずれ17a乃至17dの内17cのみ小さくなっている。この時、ブリッジ回路はR1=R2=R4=R、R3=R+ΔRと表され、システマティックなオフセット電圧が発生してしまう。
2A and 2B are configuration diagrams showing the correspondence between the Hall element in which the offset voltage is generated and the Wheatstone bridge circuit that is a model circuit thereof. In FIG. 2A, only 17c out of the
このようなオフセット電圧の発生を防ぐための方法として、各々のコンタクト領域間に設けた絶縁膜を介した電極材への電圧印可により抵抗分布を変化させる方法が開示されている(例えば、特許文献1参照)。
図3(a)及び(b)は、特許文献1に記載されている横型ホール素子の構成図で、図3(a)は上面図、図3(b)は図3(a)のL1―L1線断面図である。
As a method for preventing the occurrence of such an offset voltage, a method is disclosed in which a resistance distribution is changed by applying a voltage to an electrode material through an insulating film provided between the contact regions (for example, Patent Documents). 1).
3A and 3B are configuration diagrams of the horizontal Hall element described in
P型のシリコンからなる半導体層(P−SUB)1と、この表面にN型の導電型不純物が導入される形で形成された拡散層(ウェル)からなる半導体領域2とを共有して構成されている。半導体領域2の表面には、同表面の不純物濃度が選択的に高められる形で、コンタクト領域3a乃至3dが形成される。コンタクト領域3aと3c、3aと3dについて各々の領域間に、互いに絶縁された電極材G1,G3が形成される。G1,G3をフローティング電極として利用して不揮発性メモリ、より詳しくは、EEPROM((Electrically Erasable Programmable Read−Only Memory))を形成するようにしている。
A semiconductor layer (P-SUB) 1 made of P-type silicon and a
EEPROMは、N型の拡散層(N+層)MD1,MD3と、この上にトンネル絶縁膜TWを介して形成される電子捕獲用のフローティングゲート電極(電極材G1,G3)と、これに絶縁膜4を介して重畳されて書き込みやアクセスの際に用いられるコントロールゲート電極CG1,CG3とを有して構成されている。
こうした構造では、CG1及びCG3による電極G1,G3への電圧の印加を通じてオフセット電圧を調整すれば、同電極材G1及びG3にてその時の電荷が保持されることになる。このためCG1,CG3への電圧の印加を止めたとしても電極材G1,G3に保持される電荷によって電圧は印加され続け、抵抗分布は固定、維持される。
The EEPROM includes N type diffusion layers (N + layers) MD1 and MD3, an electron trapping floating gate electrode (electrode materials G1 and G3) formed thereon via a tunnel insulating film TW, and an insulating film 4 and control gate electrodes CG1 and CG3 which are superposed via 4 and used for writing and access.
In such a structure, if the offset voltage is adjusted by applying a voltage to the electrodes G1 and G3 by the CG1 and CG3, the charges at that time are held in the electrode materials G1 and G3. For this reason, even if the application of the voltage to CG1 and CG3 is stopped, the voltage is continuously applied by the electric charge held in the electrode materials G1 and G3, and the resistance distribution is fixed and maintained.
しかしながら、上述した特許文献1に開示されている構成では、電極材の電圧を維持するために、不揮発性メモリを用いて電極材の電荷を保持しなければならないという問題が生じる
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、システマティックなオフセット電圧が小さいSiモノリシックホール素子及びその製造方法を提供することにある。
However, in the configuration disclosed in
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、p型のシリコンからなるp型半導体性基板層(11)と、該p型半導体性基板層(11)の表面に設けられたn型不純物領域(12)と、該n型不純物領域(12)の表面に設けられた第1のp型領域(13a)と、前記n型不純物領域(12)の表面で、かつ前記第1のp型領域(13a)の二組の対向する辺のそれぞれの両側に設けられたn型領域(14a)と、前記p型半導体性基板層の表面に、前記n型不純物領域(12)の周囲を囲むように設けられたp型不純物領域(15a)と、該p型不純物領域(15a)の表面に設けられた第2のp型領域(13b)と、前記p型半導体性基板層の表面に、前記p型不純物領域(15a)の周囲を囲み前記n型不純物領域との距離が均一となるように設けられたダミーパターンn型不純物領域(19)とを備えていることを特徴とする。 The present invention has been made in order to achieve the above object, a first aspect of the present invention, p-type semiconductor substrate layer made of p-type silicon (11), said p-type semiconductor substrate An n-type impurity region (12) provided on the surface of the layer (11), a first p-type region (13a) provided on the surface of the n-type impurity region (12), and the n-type impurity region ( 12) and n-type regions (14a) provided on both sides of each of two opposing sides of the first p-type region (13a), and on the surface of the p-type semiconductor substrate layer , A p-type impurity region (15a) provided so as to surround the n-type impurity region (12), and a second p-type region (13b) provided on the surface of the p-type impurity region (15a). When, on the surface of the p-type semiconductor substrate layer, enclose the periphery of the p-type impurity region (15a) Wherein the distance between the n-type impurity region and a provided so as to be uniform dummy patterns n-type impurity region (19).
また、請求項2に記載の発明は、請求項1に記載の発明において、前記第1のp型領域(13a)と前記n型領域(14a)及び該n型領域(14a)と前記第2のp型領域(13b)との間に設けられた素子分離用酸化膜(16)を備えることを特徴とする。
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記ダミーパターンn型不純物領域(19)が、前記n型不純物領域(12)の不均一な変形を抑える機能を有することを特徴とする。
また、請求項4に記載の発明は、請求項1,2又は3に記載の発明において、前記p型不純物領域(15a)が、前記p型半導体性基板層(11)であることを特徴とする。
According to a second aspect of the present invention, in the first aspect of the present invention, the first p-type region (13a), the n-type region (14a), the n-type region (14a), and the second characterized in that it comprises the provided device isolation oxide film (16) between the p-type region (13b).
According to a third aspect of the present invention, in the first or second aspect of the present invention, the dummy pattern n-type impurity region (19) suppresses non-uniform deformation of the n-type impurity region (12). It is characterized by having.
The invention according to claim 4 is the invention according to
また、請求項5に記載の発明は、p型のシリコンからなるp型半導体性基板層(11)の表面にn型不純物を注入することにより、n型不純物領域(12)及びダミーパターンn型不純物領域を形成する工程と、前記n型不純物領域(12)の表面に第1のp型領域(13a)を形成する工程と、前記n型不純物領域(12)の表面で、かつ該第1のp型領域(13a)の二組の対向する辺のそれぞれの両側にn型領域(14a)を形成する工程と、前記n型不純物領域と前記ダミーパターンn型不純物領域との間に、前記n型不純物領域(12)の周囲を囲むようにp型不純物領域(15a)を形成する工程と、該p型不純物領域(15a)の表面に第2のp型領域(13b)を形成する工程と、を有し、前記n型不純物領域及び前記ダミーパターンn型不純物領域を形成する工程において、前記p型半導体性基板層の表面の前記n型不純物領域と前記ダミーパターンn型不純物領域を除く領域に、前記n型不純物領域と前記ダミーパターンn型不純物領域との間の幅が均一であるレジストを形成してn型不純物の注入を行うことを特徴とする。
The invention described in
また、請求項6に記載の発明は、請求項5に記載の発明において、前記第1のp型領域(13a)と前記n型領域(14a)及び該n型領域(14a)と前記第2のp型領域(13b)との間に順次素子分離用酸化膜(16)を形成することを特徴とする。
また、請求項7に記載の発明は、請求項5又は6に記載の発明において、前記ダミーパターンn型不純物領域(19)を前記n型不純物領域(12)の不均一な変形を抑える機能を有するように形成することを特徴とする。
また、請求項8に記載の発明は、請求項5,6又は7に記載の発明において、前記p型不純物領域(15a)を前記p型半導体性基板層(11)で形成することを特徴とする。
The invention according to claim 6 is the invention according to
According to a seventh aspect of the invention, in the invention of the fifth or sixth aspect, the dummy pattern n-type impurity region (19) has a function of suppressing uneven deformation of the n-type impurity region (12). It is characterized by forming so that it may have.
The invention according to claim 8 is characterized in that, in the invention according to
本発明によれば、不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、それにより不揮発性メモリを搭載しないプロセスにおいてもオフセット電圧が小さいホール素子を使用することができる。
また、標準的な条件で作製したホール素子のシステマティックなオフセット電圧がダミーパターンを導入する事により112uVから30uVに低減して、システマティックなオフセット電圧が小さいSiモノリシックホール素子及びその製造方法を実現することができる。
According to the present invention, a Hall element structure with a small offset voltage can be realized without using a nonvolatile memory, and a Hall element with a small offset voltage can be used even in a process in which a nonvolatile memory is not mounted.
Moreover, the systematic offset voltage of a Hall element manufactured under standard conditions is reduced from 112 uV to 30 uV by introducing a dummy pattern, and a Si monolithic Hall element having a low systematic offset voltage and a method for manufacturing the same are realized. Can do.
本発明者は、上述した課題を解決するためにオフセット発生原因を考え、それがホール素子の各辺でのレジストの不均一な変形であることを見出した。
図4(a)及び(b)は、ベーク(熱処理)によるレジスト変形を説明するための構成図で、図中符号21はレジスト、22は開口部を示している。図4(a)はベーク前のレジストの断面図、図4(b)はベーク後の断面図で、レジストの断面はベークによりテーパーを持つように変形する。
In order to solve the above-mentioned problems, the present inventor considered the cause of the occurrence of offset, and found that this is a non-uniform deformation of the resist on each side of the Hall element.
FIGS. 4A and 4B are configuration diagrams for explaining resist deformation by baking (heat treatment), in which
図5は、レジストの変形によりNウェル変形が発生することを説明するための構成図である。図5に示すように、テーパー部分の一部をNウェルインプラ23が突き抜けてしまい、レイアウトで意図したn型不純物領域24以外にも、レイアウトで意図していないn型不純物領域25が出来てしまうため、Nウェル変形が発生する。
図6(a)及び(b)は、レジスト変形量とレジスト幅の関係を示す図である。図6(a)に示すように、レジスト31に対してレジスト幅32、レジスト変形量33を定義すると、図6(b)に示すように、レジスト幅が小さい場合は、レジスト幅の増加に従いレジスト変形量は増加し、ある一定以上のレジスト幅ではレジスト変形量の変化は無くなる。
FIG. 5 is a configuration diagram for explaining that N well deformation occurs due to deformation of a resist. As shown in FIG. 5, the N-
6A and 6B are diagrams showing the relationship between the resist deformation amount and the resist width. When a resist
図7は、レジスト変形量の不均一性が発生する状況を説明するための構成図で、ホール素子1,2の2つが縦に並んでいる場合のn型不純物領域12、n型不純物領域12の実物とレイアウトとのずれ17a乃至17d、レジスト幅18a乃至18dを示したものである。レジスト幅18a乃至18dの内18cのみが隣にホール素子が存在するためレジスト幅が小さく、18a,18b,18dについては、隣のホール素子と十分に距離が離れているため、レジスト変形量が等しい。
FIG. 7 is a configuration diagram for explaining a situation where non-uniformity in resist deformation amount occurs. The n-
このような状況下では、ホール素子1についてインプラがレジストを突き抜ける領域が下辺のみ小さくなる、つまり、Nウェルの変形量が下の辺のみ小さくなってしまうため、図2(a)及び(b)で説明を行ったように、システマティックなオフセット電圧が発生してしまう。この状況は、複数個のホール素子を使用する場合において起こりやすい状況である。
本発明は、オフセット発生原因であるレジストの不均一な変形をダミーのパターンを入れることで抑え、不揮発性メモリを用いずともオフセットが小さいホール素子を提供するものである。
Under such circumstances, the area where the implanter penetrates the resist in the
The present invention provides a Hall element having a small offset without using a non-volatile memory by suppressing a non-uniform deformation of a resist that causes an offset by inserting a dummy pattern.
以下、図面を参照して本発明の実施例について説明する。
図8(a)及び(b)は、本発明に係るホール素子の実施例を説明するための構成図で、図8(a)は上面図、図8(b)は図8(a)のA−B線断面図である。図中符号10はホール素子、11は半導体基板層(p基板)、12はn型不純物領域(Nウェル)、13a,13bはp型領域(p+拡散層)、14a,14bはn型領域(n+拡散層)、15a,15bはp型不純物領域(pウェル)、16は素子分離用酸化膜(LOCOS)、19はダミーパターンn型不純物領域を示している。
Embodiments of the present invention will be described below with reference to the drawings.
FIGS. 8A and 8B are configuration diagrams for explaining an embodiment of the Hall element according to the present invention. FIG. 8A is a top view and FIG. 8B is a diagram of FIG. It is an AB sectional view. In the figure,
本発明のホール素子10は、ホール効果を利用して磁界を検出し、オフセット電圧を低減するように構成されたホール素子である。p型のシリコンからなるp型半導体性基板層11と、このp型半導体性基板層11の表面に設けられたn型不純物領域12と、このn型不純物領域12の表面に設けられた第1のp型領域13aと、n型不純物領域12の表面で、かつ第1のp型領域13aの二組の対向する辺のそれぞれの両側に設けられたn型領域14aと、p型半導体性基板層の表面に、n型不純物領域12の周囲を囲むように設けられたp型不純物領域15aと、このp型不純物領域15aの表面に設けられた第2のp型領域13bと、p型半導体性基板層の表面に、p型不純物領域15aの周囲を囲みn型不純物領域との距離が均一となるように設けられたダミーパターンn型不純物領域19とを備えている。
The
また、ダミーパターンn型不純物領域19の表面には、n型領域14bが設けられている。ダミーパターンn型不純物領域19のには、p型不純物領域15bが設けられる。また、第1のp型領域13aとn型領域14a及びこのn型領域14aと第2のp型領域13bとの間に設けられた素子分離用酸化膜(LOCOS)16を備えている。このLOCOS(local oxidation of silicon;素子分離用酸化膜)は、素子分離の手法で、Si基板に窒化膜などのマスクを形成し、熱酸化して素子分離用の酸化膜を形成する。熱酸化時に拡散が起こるため、酸化膜の側面は急峻にしづらい。
An n-
また、ダミーパターンn型不純物領域19は、n型不純物領域12の不均一な変形を抑える機能を有している。また、p型不純物領域15aは、p型半導体性基板層(P基板)11であっても良い。
図9(a)乃至(d)は、ダミーパターンの効果を説明するための構成図で、図9(a)は従来のレイアウトの上面図、図9(b)はダミーパターンレイアウトの上面図で、どちらもホール素子1の隣に別のホール素子2が存在する場合を想定している。また、図9(c)は図9(a)のA1−B1線断面図、図9(d)は図9(b)のA2−B2線断面図を示している。
The dummy pattern n-
9A to 9D are configuration diagrams for explaining the effect of the dummy pattern, FIG. 9A is a top view of the conventional layout, and FIG. 9B is a top view of the dummy pattern layout. In both cases, it is assumed that another
図9(a)乃至(d)は、ホール素子用NWELL工程後のホール素子を示しており、半導体基板層11、n型不純物領域12、n型不純物領域12の実物のレイアウトからのずれ17a〜17d、ダミーパターンn型不純物領域19を示している。
図9(a)の従来のレイアウトでは、隣のホール素子2に面している辺のレジスト幅18cが他の辺のレジスト幅18a,18b,18dに比べ小さくなるため、n型不純物領域12の実物のレイアウトからのずれ17cは他の17a,17b,17dに比べ小さくなる。よって、Nウェルの不均一な変形によりシステマティックなオフセットが発生してしまう。
9A to 9D show the Hall element after the Hall element NWELL process, and the
In the conventional layout of FIG. 9A, the resist
図9(b)のダミーパターンレイアウトでは、n型不純物領域12周りにダミーパターンn型不純物領域19を設けているためホール素子1の各辺でレジスト幅が、18a乃至18dが均一になる。よって、インプラを突き抜ける領域も各辺で均一になるため、n型不純物領域12の実物のレイアウトからのずれ17a乃至17dが均一になるため、システマティックなオフセットを抑制する事が出来る。
このように、本発明のホール素子によれば、不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、システマティックなオフセット電圧が小さいSiモノリシックホール素子を実現することができる。
In the dummy pattern layout of FIG. 9B, since the dummy pattern n-
As described above, according to the Hall element of the present invention, it is possible to realize a Hall element structure with a small offset voltage without using a non-volatile memory and to realize a Si monolithic Hall element with a small systematic offset voltage.
次に、本発明のホール素子の製造方法について説明する。
本発明のホール素子10の製造方法は、ホール効果を利用して磁界を検出し、オフセット電圧を低減するように形成するホール素子の製造方法である。
まず、p型のシリコンからなるp型半導体性基板層11の表面にn型不純物を注入することにより、n型不純物領域(12)及びダミーパターンn型不純物領域を形成する。次に、n型不純物領域12の表面に第1のp型領域13aを形成する。次に、n型不純物領域12の表面で、かつ第1のp型領域13aの二組の対向する辺のそれぞれの両側にn型領域14aを形成する。次に、n型不純物領域とダミーパターンn型不純物領域との間に、n型不純物領域12の周囲を囲むようにp型不純物領域15aを形成する。次に、p型不純物領域15aの表面に第2のp型領域13bを形成し、n型不純物領域及びダミーパターンn型不純物領域を形成する工程において、p型半導体性基板層の表面のn型不純物領域とダミーパターンn型不純物領域を除く領域に、n型不純物領域とダミーパターンn型不純物領域との間の幅が均一であるレジストを形成してn型不純物の注入を行う。
Next, a method for manufacturing the Hall element of the present invention will be described.
The method for manufacturing the
First, an n-type impurity region (12) and a dummy pattern n-type impurity region are formed by implanting an n-type impurity into the surface of the p-type
また、第1のp型領域13aとn型領域14a及びこのn型領域14aと第2のp型領域13bとの間に順次素子分離用酸化膜16を形成する。また、ダミーパターンn型不純物領域19をn型不純物領域12の不均一な変形を抑える機能を有するように形成する。さらに、p型不純物領域15aをp型半導体性基板層11で形成しても良い。
このように、本発明のホール素子の製造方法によれば、不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、システマティックなオフセット電圧が小さいSiモノリシックホール素子の製造方法を実現することができる。
Further, an element
Thus, according to the Hall element manufacturing method of the present invention, there is provided a method for manufacturing a Si monolithic Hall element having a small systematic offset voltage while realizing a Hall element structure having a small offset voltage without using a nonvolatile memory. Can be realized.
1 半導体層
2,2a 半導体領域
3a乃至3c コンタクト領域(N−層)
4 絶縁膜
G1,G3 電極材
CG1,CG3 コントロールゲート電極
MD1,MD3 拡散層
10 ホール素子
11 半導体基板層
12 n型不純物領域(Nウェル)
13a,13b p型領域(p+拡散層)
14a,14b n型領域(n+拡散層)
15a,15b p型不純物領域(pウェル)
16 素子分離用酸化膜(LOCOS)
17a,17b,17c,17d n型不純物領域12の実物のレイアウトからのずれ
18a,18b,18c,18d レジスト幅
19 ダミーパターンn型不純物領域
21 レジスト
22 Nウェル開口部
23 Nウェルインプラ
24 レイアウトで意図したn型不純物領域
25 レイアウトで意図していないn型不純物領域
31 レジスト
32 レジスト幅
33 レジスト変形量
4 Insulating film G1, G3 Electrode material CG1, CG3 Control gate electrode MD1,
13a, 13b p-type region (p + diffusion layer)
14a, 14b n-type region (n + diffusion layer)
15a, 15b p-type impurity region (p-well)
16 Oxide film for element isolation (LOCOS)
17a, 17b, 17c, 17d Deviation from actual layout of n-
Claims (8)
該p型半導体性基板層の表面に設けられたn型不純物領域と、
該n型不純物領域の表面に設けられた第1のp型領域と、
前記n型不純物領域の表面で、かつ前記第1のp型領域の二組の対向する辺のそれぞれの両側に設けられたn型領域と、
前記p型半導体性基板層の表面に、前記n型不純物領域の周囲を囲むように設けられたp型不純物領域と、
該p型不純物領域の表面に設けられた第2のp型領域と、
前記p型半導体性基板層の表面に、前記p型不純物領域の周囲を囲み前記n型不純物領域との距離が均一となるように設けられたダミーパターンn型不純物領域と
を備えていることを特徴とするホール素子。 a p -type semiconducting substrate layer made of p-type silicon;
And n-type impurity region provided on the surface of the p-type semiconductor substrate layer,
A first p-type region provided on the surface of the n-type impurity region;
N-type regions provided on the surface of the n-type impurity region and on both sides of each of two opposing sides of the first p-type region;
A p-type impurity region provided on the surface of the p-type semiconductor substrate layer so as to surround the periphery of the n-type impurity region;
A second p-type region provided on the surface of the p-type impurity region;
A dummy pattern n-type impurity region provided on the surface of the p-type semiconductor substrate layer so as to surround the p-type impurity region and to have a uniform distance from the n-type impurity region; Characteristic hall element.
前記n型不純物領域の表面に第1のp型領域を形成する工程と、
前記n型不純物領域の表面で、かつ該第1のp型領域の二組の対向する辺のそれぞれの両側にn型領域を形成する工程と、
前記n型不純物領域と前記ダミーパターンn型不純物領域との間に、前記n型不純物領域の周囲を囲むようにp型不純物領域を形成する工程と、
該p型不純物領域の表面に第2のp型領域を形成する工程と、
を有し、
前記n型不純物領域及び前記ダミーパターンn型不純物領域を形成する工程において、前記p型半導体性基板層の表面の前記n型不純物領域と前記ダミーパターンn型不純物領域を除く領域に、前記n型不純物領域と前記ダミーパターンn型不純物領域との間の幅が均一であるレジストを形成してn型不純物の注入を行うことを特徴とするホール素子の製造方法。 by implanting an n-type impurity on the surface of the p-type semiconductor substrate layer made of p-type silicon, forming an n-type impurity regions and the dummy patterns n-type impurity regions,
Forming a first p-type region in a surface of the n-type impurity regions,
Forming an n-type region on the surface of the n-type impurity region and on both sides of each of two opposing sides of the first p-type region;
Forming a p-type impurity region between the n-type impurity region and the dummy pattern n-type impurity region so as to surround the n-type impurity region;
Forming a second p-type region on the surface of the p-type impurity region;
I have a,
In the step of forming the n-type impurity region and the dummy pattern n-type impurity region, the n-type impurity region and the dummy pattern n-type impurity region except for the n-type impurity region and the dummy pattern n-type impurity region are formed on the surface of the p-type semiconductor substrate layer. A method of manufacturing a Hall element, comprising forming a resist having a uniform width between an impurity region and the dummy pattern n-type impurity region and implanting n-type impurities .
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