JP6083254B2 - Optical semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、光半導体素子及びその製造方法に関する。   The present invention relates to an optical semiconductor element and a method for manufacturing the same.

近年、微小で高密度アレイを形成することが可能なナノワイヤ型の光半導体素子の応用が期待されている。特に、１つの半導体ナノワイヤで２種の波長成分の動作を可能にする光半導体素子は、２波長測光型の光センサアレイや２波長微小光源(印刷パターン識別用光源、カラーセンサ用光源、紙質判別センサ用光源等) としての用途が期待されている。   In recent years, application of nanowire-type optical semiconductor elements capable of forming minute and high-density arrays is expected. In particular, optical semiconductor elements that enable operation of two types of wavelength components with a single semiconductor nanowire include two-wavelength photometric photosensor arrays and two-wavelength micro-light sources (print pattern identification light source, color sensor light source, paper quality discrimination It is expected to be used as a light source for sensors.

２種、或いは更に多種の波長成分を利用するナノワイヤ型の光半導体素子の従来技術としては、太陽光のスペクトル有効活用を目的とした、例えば特許文献１のようなタンデム型太陽電池がある。この光半導体素子は、下部及び上部に直列接続された２本の半導体ナノワイヤを有している。下部の半導体ナノワイヤには、その側面に第１のダイオードが形成されている。上部の半導体ナノワイヤには、その側面に第２のダイオードが形成されている。   As a conventional technique of a nanowire type optical semiconductor element using two or more types of wavelength components, there is a tandem solar cell as disclosed in Patent Document 1, for example, for the purpose of effective use of sunlight spectrum. This optical semiconductor element has two semiconductor nanowires connected in series at the lower part and the upper part. The lower semiconductor nanowire has a first diode formed on its side surface. A second diode is formed on the side surface of the upper semiconductor nanowire.

特開２０１１−２２４７４９号公報JP 2011-224749 A

しかしながら、上記の光半導体素子には以下の課題がある。
上部の半導体ナノワイヤを形成する際に、下部の半導体ナノワイヤとの間で位置ずれが生じ易く、そのため光が通らない場合がある。また、半導体ナノワイヤ間で長さが揃わず、所期の電極形成が困難になる。
半導体ナノワイヤ間の接続にトンネル接合を用いるところ、ｐ型及びｎ型の高濃度(１０19／ｃｍ3以上)のドーピングが必要であるため、光のロスが増大する。
第２のダイオードのみにｐ型電極が形成され、第１のダイオードを第２のダイオードと独立に駆動することができない。 However, the above optical semiconductor element has the following problems.
When forming the upper semiconductor nanowire, misalignment is likely to occur between the lower semiconductor nanowire and light may not pass therethrough. In addition, the lengths are not uniform between the semiconductor nanowires, making it difficult to form the desired electrodes.
When a tunnel junction is used for the connection between semiconductor nanowires, p-type and n-type high concentration (10 19 / cm 3 or more) doping is required, which increases light loss.
A p-type electrode is formed only on the second diode, and the first diode cannot be driven independently of the second diode.

本発明は、上記の課題に鑑みてなされたものであり、簡素な構成で、半導体ナノワイヤの位置ずれがなく、所期の電極形成が容易であり、高濃度のドーピングが不要であるため光のロスが少なく、各ダイオード構造を独立に駆動することができる信頼性の高い光半導体素子及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above-described problems, and has a simple configuration, no misalignment of semiconductor nanowires, easy formation of an intended electrode, and high concentration doping is unnecessary, so It is an object of the present invention to provide a highly reliable optical semiconductor device that can drive each diode structure independently with little loss and a method for manufacturing the same.

光半導体素子の一態様は、半導体基板と、前記半導体基板の表面に起立する半導体ナノワイヤと、前記半導体ナノワイヤの側面の第１の領域に設けられた、第１の波長の光で機能する第１のダイオード構造と、前記半導体ナノワイヤの側面の、前記第１の領域の上方の第２の領域に前記第１のダイオード構造とは独立に設けられた、前記第１の波長と異なる第２の波長の光で機能する第２のダイオード構造と、前記第１のダイオード構造と電気的に接続された第１の電極と、前記第１のダイオード構造と電気的に分離され、前記第２のダイオード構造と電気的に接続された第２の電極とを含む。 One aspect of the optical semiconductor element is a semiconductor substrate, a semiconductor nanowire that stands on the surface of the semiconductor substrate, and a first wavelength that is provided in a first region on a side surface of the semiconductor nanowire and functions with light of a first wavelength. and a diode structure, the semiconductor nanowire aspect, wherein the first said second region above the region first diode structure provided independently, the first wavelength and the second Naru different A second diode structure functioning with light of a wavelength; a first electrode electrically connected to the first diode structure; and the second diode electrically isolated from the first diode structure. And a second electrode electrically connected to the structure.

光半導体素子の製造方法の一態様は、半導体基板の表面に起立する半導体ナノワイヤを形成する工程と、前記半導体ナノワイヤの側面に、第１の波長の光で機能する第１のダイオード構造を形成する工程と、前記半導体ナノワイヤの側面の、前記第１の領域の上方の第２の領域に前記第１のダイオード構造とは独立に、前記第１の波長と異なる第２の波長の光で機能する第２のダイオード構造を形成する工程と、前記第１のダイオード構造と電気的に接続される第１の電極を形成する工程と、前記第１のダイオード構造と電気的に分離され、前記第２のダイオード構造と電気的に接続される第２の電極を形成する工程とを含む。 According to one aspect of a method for manufacturing an optical semiconductor element, a semiconductor nanowire standing on a surface of a semiconductor substrate is formed, and a first diode structure that functions with light of a first wavelength is formed on a side surface of the semiconductor nanowire. process and the semiconductor nanowire aspect, independently of the first of said first diode structure to a second region of the upper region, functional in the first wavelength and the second wavelength light Naru different Forming a second diode structure, forming a first electrode electrically connected to the first diode structure, being electrically separated from the first diode structure, and Forming a second electrode electrically connected to the two diode structures.

本発明によれば、簡素な構成で、半導体ナノワイヤの位置ずれがなく、所期の電極形成が容易であり、高濃度のドーピングが不要であるため光のロスが少なく、各ダイオード構造を独立に駆動することができる信頼性の高い光半導体素子が実現する。   According to the present invention, the position of the semiconductor nanowire is not misaligned with a simple configuration, the expected electrode formation is easy, and there is little light loss because high-concentration doping is unnecessary, and each diode structure can be made independently. A highly reliable optical semiconductor element that can be driven is realized.

第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the light receiving element by 1st Embodiment to process order. 図１に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view subsequent to FIG. 1, illustrating a method for manufacturing the light receiving element according to the first embodiment in order of processes. 図２に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 3 is a schematic cross-sectional view illustrating the method of manufacturing the light receiving element according to the first embodiment in the order of steps, following FIG. 2. 図３に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 4 is a schematic cross-sectional view subsequent to FIG. 3, illustrating the method for manufacturing the light receiving element according to the first embodiment in order of processes. 図４に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 5 is a schematic cross-sectional view subsequent to FIG. 4, illustrating the method for manufacturing the light receiving element according to the first embodiment in order of processes. 図５に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 6 is a schematic cross-sectional view subsequent to FIG. 5, illustrating the method for manufacturing the light receiving element according to the first embodiment in the order of steps. 図６に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 7 is a schematic cross-sectional view subsequent to FIG. 6, illustrating the method for manufacturing the light receiving element according to the first embodiment in the order of steps. 図７に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 8 is a schematic cross-sectional view subsequent to FIG. 7, illustrating the method for manufacturing the light receiving element according to the first embodiment in the order of steps. 図８に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 9 is a schematic cross-sectional view illustrating the method of manufacturing the light receiving element according to the first embodiment in order of processes, following FIG. 8. 図９に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 10 is a schematic cross-sectional view illustrating the method of manufacturing the light receiving element according to the first embodiment in order of processes subsequent to FIG. 9. 図１０に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 11 is a schematic cross-sectional view illustrating the method of manufacturing the light receiving element according to the first embodiment in the order of steps, following FIG. 10. 図１１に引き続き、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。FIG. 12 is a schematic cross-sectional view illustrating the method of manufacturing the light receiving element according to the first embodiment in order of processes subsequent to FIG. 11. 第２の実施形態による発光素子の製造方法の主要工程を示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of the light emitting element by 2nd Embodiment. 図１３に引き続き、第２の実施形態による発光素子の製造方法の主要工程を示す概略断面図である。FIG. 14 is a schematic cross-sectional view showing main steps of the method for manufacturing the light emitting element according to the second embodiment, following FIG. 13. 図１４に引き続き、第２の実施形態による発光素子の製造方法の主要工程を示す概略断面図である。FIG. 15 is a schematic cross-sectional view illustrating main steps of the method for manufacturing the light emitting element according to the second embodiment, following FIG. 14. 図１５に引き続き、第２の実施形態による発光素子の製造方法の主要工程を示す概略断面図である。FIG. 16 is a schematic cross-sectional view illustrating main steps of the method for manufacturing the light-emitting device according to the second embodiment, following FIG. 15. 図１６に引き続き、第２の実施形態による発光素子の製造方法の主要工程を示す概略断面図である。FIG. 17 is a schematic cross-sectional view showing main steps of the method for manufacturing the light emitting element according to the second embodiment, following FIG. 16. 図１７に引き続き、第２の実施形態による発光素子の製造方法の主要工程を示す概略断面図である。FIG. 18 is a schematic cross-sectional view illustrating main steps of the method for manufacturing the light-emitting device according to the second embodiment, following FIG. 17. 図１８に引き続き、第２の実施形態による発光素子の製造方法の主要工程を示す概略断面図である。FIG. 19 is a schematic cross-sectional view showing main steps of the method for manufacturing the light emitting element according to the second embodiment, following FIG. 18.

以下、本発明を適用した光半導体素子及びその製造方法の諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、光半導体素子の構造をその製造方法と共に説明する。   Hereinafter, embodiments of an optical semiconductor device to which the present invention is applied and a method for manufacturing the same will be described in detail with reference to the drawings. In the following embodiments, the structure of an optical semiconductor element will be described together with its manufacturing method.

（第１の実施形態）
本実施形態では、光半導体素子として受光素子を開示する。
図１〜図１２は、第１の実施形態による受光素子の製造方法を工程順に示す概略断面図である。 (First embodiment)
In the present embodiment, a light receiving element is disclosed as an optical semiconductor element.
1 to 12 are schematic cross-sectional views illustrating a method of manufacturing a light receiving element according to the first embodiment in the order of steps.

先ず、図１（ａ）に示すように、半導体基板１の表面上に、第１の絶縁膜２及び半導体ナノワイヤ３を形成する。
詳細には、半導体基板１として、例えばｎ型ＩｎＰ(111)Ｂ基板を用意する。半導体基板１上に例えばシリコン酸化膜をＣＶＤ法により数十ｎｍ程度の厚みに堆積し、第１の絶縁膜２を形成する。第１の絶縁膜２の所定部位に、例えばＥＢ露光を用いたリソグラフィにより直径１００ｎｍ程度の開口を形成する。この開口を埋め込み半導体基板１上に起立するように、ＶＬＳ(Vapor-Liquid-Solid)法等により高さ３μｍ程度のｎ型ＩｎＰを成長する。これにより、半導体基板１上に半導体ナノワイヤ３が形成される。 First, as shown in FIG. 1A, the first insulating film 2 and the semiconductor nanowire 3 are formed on the surface of the semiconductor substrate 1.
Specifically, for example, an n-type InP (111) B substrate is prepared as the semiconductor substrate 1. For example, a silicon oxide film is deposited on the semiconductor substrate 1 to a thickness of about several tens of nanometers by a CVD method to form a first insulating film 2. An opening having a diameter of about 100 nm is formed in a predetermined portion of the first insulating film 2 by lithography using, for example, EB exposure. An n-type InP having a height of about 3 μm is grown by a VLS (Vapor-Liquid-Solid) method or the like so that this opening stands on the buried semiconductor substrate 1. Thereby, the semiconductor nanowire 3 is formed on the semiconductor substrate 1.

続いて、図１（ｂ）に示すように、半導体ナノワイヤ３を覆う第２の絶縁膜４を形成する。
詳細には、半導体ナノワイヤ３を覆うように、ＣＶＤ法等により第１の絶縁膜２上に例えばシリコン酸化膜又はシリコン窒化膜を堆積する。これにより、第２の絶縁膜４が形成される。第２の絶縁膜４は、垂直部分では平坦部分に比べて７割程度の厚みに形成され、半導体ナノワイヤ３の保護膜（パシベーション膜）として機能する。 Subsequently, as shown in FIG. 1B, a second insulating film 4 covering the semiconductor nanowire 3 is formed.
Specifically, for example, a silicon oxide film or a silicon nitride film is deposited on the first insulating film 2 by a CVD method or the like so as to cover the semiconductor nanowire 3. Thereby, the second insulating film 4 is formed. The second insulating film 4 is formed with a thickness of about 70% in the vertical portion as compared with the flat portion, and functions as a protective film (passivation film) for the semiconductor nanowire 3.

続いて、図１（ｃ）に示すように、ポジ型レジスト２１を形成する。
詳細には、第２の絶縁膜４の下面から半導体ナノワイヤ３の下方部分、例えば当該下面から１μｍ程度の高さまで第２の絶縁膜４の側面を介して覆うように、ポジ型レジスト２１を形成する。 Subsequently, as shown in FIG. 1C, a positive resist 21 is formed.
Specifically, the positive resist 21 is formed so as to cover from the lower surface of the second insulating film 4 to the lower portion of the semiconductor nanowire 3, for example, from the lower surface to a height of about 1 μm through the side surface of the second insulating film 4. To do.

続いて、図１（ｄ）に示すように、ネガ型レジスト２２を形成する。
詳細には、ポジ型レジスト２１上で半導体ナノワイヤ３の上方部分を第２の絶縁膜４を介して覆うように、ネガ型レジスト２２を形成する。 Subsequently, as shown in FIG. 1D, a negative resist 22 is formed.
Specifically, the negative resist 22 is formed on the positive resist 21 so as to cover the upper part of the semiconductor nanowire 3 via the second insulating film 4.

続いて、図２（ａ），（ｂ）に示すように、ネガ型レジスト２２のフォトリソグラフィーを行う。
詳細には、図２（ａ）に示すように、半導体ナノワイヤ３の周囲を遮蔽して上方を開口するフォトマスク２３（開口２３ａが形成されている）を用い、光照射する。ネガ型レジスト２２を現像等することにより、図２（ｂ）に示すように、半導体ナノワイヤ３を覆う一部のネガ型レジスト２２が残存する。これにより、ネガ型レジスト２２の下方では、ポジ型レジスト２１の一部が露出する。 Subsequently, as shown in FIGS. 2A and 2B, photolithography of the negative resist 22 is performed.
Specifically, as shown in FIG. 2A, light irradiation is performed using a photomask 23 (opening 23a is formed) that shields the periphery of the semiconductor nanowire 3 and opens upward. By developing the negative resist 22, a part of the negative resist 22 covering the semiconductor nanowire 3 remains as shown in FIG. 2B. As a result, a part of the positive resist 21 is exposed below the negative resist 22.

続いて、図２（ｃ），（ｄ）に示すように、ポジ型レジスト２１のフォトリソグラフィーを行う。
詳細には、図２（ｃ）に示すように、ネガ型レジスト２２と共にその下方で露出するポジ型レジスト２１に光照射する。ポジ型レジスト２１を現像等することにより、図２（ｄ）に示すように、ネガ型レジスト２２を残してポジ型レジスト２１が除去される。 Subsequently, as shown in FIGS. 2C and 2D, photolithography of the positive resist 21 is performed.
Specifically, as shown in FIG. 2C, the negative resist 22 and the positive resist 21 exposed below are irradiated with light. By developing the positive resist 21, the positive resist 21 is removed leaving the negative resist 22 as shown in FIG.

続いて、図３（ａ）に示すように、第２の絶縁膜４をコントロールエッチングする。
詳細には、バッファードフッ酸（Buffered Hydrogen Fluoride：ＢＨＦ）等を用いて、第２の絶縁膜４の半導体ナノワイヤ３の側面で露出する部分をコントロールエッチングして除去する。このとき、第２の絶縁膜４の下面部分（第１の絶縁膜２上の部分）は、２μｍ程度の厚み分だけ残存する。 Subsequently, as shown in FIG. 3A, the second insulating film 4 is subjected to control etching.
Specifically, the portion exposed on the side surface of the semiconductor nanowire 3 of the second insulating film 4 is removed by control etching using buffered hydrofluoric acid (BHF) or the like. At this time, the lower surface portion of the second insulating film 4 (the portion on the first insulating film 2) remains by a thickness of about 2 μm.

続いて、図３（ｂ）に示すように、ネガ型レジスト２２を除去する。
詳細には、所定の薬液を用いたウェット処理、又は酸素プラズマを用いたアッシング処理等により、ネガ型レジスト２２を除去する。このとき、第２の絶縁膜４は、下面部分（第１の絶縁膜２上の部分）と、半導体ナノワイヤ３の上方部分（半導体ナノワイヤ３の側面では２μｍ程度まで）を覆う部分が残存する。 Subsequently, as shown in FIG. 3B, the negative resist 22 is removed.
Specifically, the negative resist 22 is removed by wet processing using a predetermined chemical solution or ashing processing using oxygen plasma. At this time, the second insulating film 4 remains to cover the lower surface portion (portion on the first insulating film 2) and the upper portion of the semiconductor nanowire 3 (up to about 2 μm on the side surface of the semiconductor nanowire 3).

続いて、図３（ｃ）に示すように、第１のダイオード構造５を形成する。
詳細には、ＭＯＣＶＤ法により、半導体ナノワイヤ３の側面の露出部分（下方部分）を覆うように、以下の各層を順次選択成長する。各層は、例えば、ｎ−ＩｎＰ(厚み１００ｎｍ程度)、ｉ−ＩｎＧａＡｓ吸収層(組成波長λｇ＝１．６５μｍ、厚み３００ｎｍ程度)、ｐ−ＩｎＰ(厚み３００ｎｍ程度)、及びｐ−ＩｎＧａＡｓコンタクト層（厚み１００ｎｍ程度)である。ｎ−ＩｎＰがｎ型層５ａ、ｉ−ＩｎＧａＡｓ吸収層がｉ層５ｂ、ｐ−ＩｎＰ及びｐ−ＩｎＧａＡｓコンタクト層がｐ型層５ｃとなり、これらを備えた第１のダイオード構造５が形成される。ここで、ｉ−ＩｎＧａＡｓ吸収層であるｉ層５ｂが第１の波長で機能する層となる。 Subsequently, as shown in FIG. 3C, a first diode structure 5 is formed.
Specifically, the following layers are sequentially grown selectively so as to cover the exposed portion (lower portion) of the side surface of the semiconductor nanowire 3 by MOCVD. Each layer includes, for example, n-InP (thickness of about 100 nm), i-InGaAs absorption layer (composition wavelength λg = 1.65 μm, thickness of about 300 nm), p-InP (thickness of about 300 nm), and p-InGaAs contact layer (thickness). About 100 nm). The n-InP becomes the n-type layer 5a, the i-InGaAs absorption layer becomes the i-layer 5b, and the p-InP and p-InGaAs contact layers become the p-type layer 5c, and the first diode structure 5 including these is formed. Here, the i layer 5b, which is an i-InGaAs absorption layer, is a layer that functions at the first wavelength.

続いて、図３（ｄ）に示すように、第２の絶縁膜４をコントロールエッチングする。
詳細には、ＢＨＦ等を用いて、第２の絶縁膜４のうちで半導体ナノワイヤ３の側面を覆う部分及び下面（第１の絶縁膜２上）で露出する部分をコントロールエッチングして除去する。これにより、第２の絶縁膜４は、半導体ナノワイヤ３の頭頂部分と、下面（第１の絶縁膜２上）で第１のダイオード構造５下の部分に残存する。 Subsequently, as shown in FIG. 3D, the second insulating film 4 is subjected to control etching.
Specifically, using BHF or the like, the portion of the second insulating film 4 that covers the side surface of the semiconductor nanowire 3 and the portion that is exposed on the lower surface (on the first insulating film 2) are removed by control etching. As a result, the second insulating film 4 remains on the top of the semiconductor nanowire 3 and on the lower surface (on the first insulating film 2) below the first diode structure 5.

続いて、図４（ａ）に示すように、半導体ナノワイヤ３及び第１のダイオード構造５を覆う第３の絶縁膜６を形成する。
詳細には、半導体ナノワイヤ３及び第１のダイオード構造５を覆うように、ＣＶＤ法等により例えばシリコン酸化膜又はシリコン窒化膜を堆積する。これにより、第３の絶縁膜６が形成される。第３の絶縁膜６は、半導体ナノワイヤ３及び第１のダイオード構造５のパシベーション膜として機能する。 Subsequently, as shown in FIG. 4A, a third insulating film 6 covering the semiconductor nanowire 3 and the first diode structure 5 is formed.
Specifically, for example, a silicon oxide film or a silicon nitride film is deposited by CVD or the like so as to cover the semiconductor nanowire 3 and the first diode structure 5. Thereby, the third insulating film 6 is formed. The third insulating film 6 functions as a passivation film for the semiconductor nanowire 3 and the first diode structure 5.

続いて、図４（ｂ）に示すように、第３の絶縁膜６をコントロールエッチングする。
詳細には、第１のダイオード構造５を含む半導体ナノワイヤ３の下方部分を第３の絶縁膜６を介して覆うように、ポジ型レジスト２４を形成する。この状態で、ＢＨＦ等を用いて、第３の絶縁膜６のポジ型レジスト２４で覆われていない部分をコントロールエッチングする。このコントロールエッチングでは、第３の絶縁膜６のうち、半導体ナノワイヤ３の上方部分で側面を覆う部分が除去される。これにより、第３の絶縁膜６は、半導体ナノワイヤ３の頭頂部分（第２の絶縁膜４上）と、第１のダイオード構造５を含む半導体ナノワイヤ３の下方部分に残存する。 Subsequently, as shown in FIG. 4B, the third insulating film 6 is subjected to control etching.
Specifically, the positive resist 24 is formed so as to cover the lower part of the semiconductor nanowire 3 including the first diode structure 5 via the third insulating film 6. In this state, a portion of the third insulating film 6 that is not covered with the positive resist 24 is subjected to control etching using BHF or the like. In this control etching, the portion of the third insulating film 6 that covers the side surface with the upper portion of the semiconductor nanowire 3 is removed. As a result, the third insulating film 6 remains in the top portion of the semiconductor nanowire 3 (on the second insulating film 4) and in the lower portion of the semiconductor nanowire 3 including the first diode structure 5.

続いて、図４（ｃ）に示すように、ポジ型レジスト２４を除去する。
詳細には、所定の薬液を用いたウェット処理、又は酸素プラズマを用いたアッシング処理等により、ポジ型レジスト２４を除去する。 Subsequently, as shown in FIG. 4C, the positive resist 24 is removed.
Specifically, the positive resist 24 is removed by wet processing using a predetermined chemical solution or ashing processing using oxygen plasma.

続いて、図４（ｄ）に示すように、第２のダイオード構造７を形成する。
詳細には、ＭＯＣＶＤ法により、半導体ナノワイヤ３の側面の露出部分（上方部分）を覆うように、以下の各層を順次選択成長する。各層は、例えば、ｎ−ＩｎＰ(厚み１００ｎｍ程度)、ｉ−ＩｎＧａＡｓＰ吸収層(組成波長λｇ＝１．１μｍ、厚み３００ｎｍ程度)、ｐ−ＩｎＰ(厚み３００ｎｍ程度)、ｐ−ＩｎＧａＡｓコンタクト層(厚み１００ｎｍ程度)である。ｎ−ＩｎＰがｎ型層７ａ、ｉ−ＩｎＧａＡｓＰ吸収層がｉ層７ｂ、ｐ−ＩｎＰ及びｐ−ＩｎＧａＡｓコンタクト層がｐ型層７ｃとなり、これらを備えた第２のダイオード構造７が形成される。ここで、ｉ−ＩｎＧａＡｓＰ吸収層であるｉ層７ｂが第１の波長と異なる第２の波長で機能する層となる。 Subsequently, as shown in FIG. 4D, a second diode structure 7 is formed.
Specifically, the following layers are sequentially grown selectively so as to cover the exposed portion (upper portion) of the side surface of the semiconductor nanowire 3 by MOCVD. Each layer includes, for example, n-InP (thickness of about 100 nm), i-InGaAsP absorption layer (composition wavelength λg = 1.1 μm, thickness of about 300 nm), p-InP (thickness of about 300 nm), p-InGaAs contact layer (thickness of 100 nm). Degree). The n-InP becomes the n-type layer 7a, the i-InGaAsP absorption layer becomes the i-layer 7b, and the p-InP and p-InGaAs contact layers become the p-type layer 7c, and the second diode structure 7 including these is formed. Here, the i layer 7b, which is an i-InGaAsP absorption layer, is a layer that functions at a second wavelength different from the first wavelength.

続いて、図５（ａ）に示すように、半導体ナノワイヤ３、第１のダイオード構造５、及び第２のダイオード構造７を覆う第４の絶縁膜８を形成する。
詳細には、半導体ナノワイヤ３、第１のダイオード構造５、及び第２のダイオード構造７を覆うように、ＣＶＤ法等により例えばシリコン酸化膜又はシリコン窒化膜を堆積する。これにより、第４の絶縁膜８が形成される。第４の絶縁膜８は、半導体ナノワイヤ３及び第１のダイオード構造５については第３の絶縁膜６を介して覆い、第２のダイオード構造７については直接的に覆う。第４の絶縁膜８は、半導体ナノワイヤ３、第１のダイオード構造５、及び第２のダイオード構造７のパシベーション膜として機能する。 Subsequently, as shown in FIG. 5A, a fourth insulating film 8 covering the semiconductor nanowire 3, the first diode structure 5, and the second diode structure 7 is formed.
Specifically, for example, a silicon oxide film or a silicon nitride film is deposited by a CVD method or the like so as to cover the semiconductor nanowire 3, the first diode structure 5, and the second diode structure 7. Thereby, the fourth insulating film 8 is formed. The fourth insulating film 8 covers the semiconductor nanowire 3 and the first diode structure 5 via the third insulating film 6 and directly covers the second diode structure 7. The fourth insulating film 8 functions as a passivation film for the semiconductor nanowire 3, the first diode structure 5, and the second diode structure 7.

続いて、図５（ｂ）に示すように、ポジ型レジスト２５及びネガ型レジスト２６を形成する。
詳細には、第１のダイオード構造５を第３の絶縁膜６及び第４の絶縁膜８を介して覆うように、ポジ型レジスト２５を形成する。ポジ型レジスト２５は、その上面が第１のダイオード構造５の上面よりも例えば０．２μｍ程度低くなるように形成される。
次に、第２のダイオード構造７を第４の絶縁膜８を介して覆うように、ネガ型レジスト２６を形成する。 Subsequently, as shown in FIG. 5B, a positive resist 25 and a negative resist 26 are formed.
Specifically, a positive resist 25 is formed so as to cover the first diode structure 5 with the third insulating film 6 and the fourth insulating film 8 interposed therebetween. The positive resist 25 is formed such that its upper surface is lower than the upper surface of the first diode structure 5 by, for example, about 0.2 μm.
Next, a negative resist 26 is formed so as to cover the second diode structure 7 via the fourth insulating film 8.

続いて、図５（ｃ），（ｄ）に示すように、ネガ型レジスト２６のフォトリソグラフィーを行う。
詳細には、図５（ｃ）に示すように、第１のダイオード構造５の周囲を遮蔽して上方を開口するフォトマスク２７（開口２７ａが形成されている）を用い、光照射する。ネガ型レジスト２６を現像等することにより、図５（ｄ）に示すように、第１のダイオード構造５を覆う一部のネガ型レジスト２６が残存する。これにより、ネガ型レジスト２６の下方では、ポジ型レジスト２５の一部が露出する。 Subsequently, as shown in FIGS. 5C and 5D, photolithography of the negative resist 26 is performed.
Specifically, as shown in FIG. 5C, light irradiation is performed using a photomask 27 (opening 27a is formed) that shields the periphery of the first diode structure 5 and opens upward. By developing the negative resist 26, a part of the negative resist 26 covering the first diode structure 5 remains as shown in FIG. As a result, a part of the positive resist 25 is exposed below the negative resist 26.

続いて、図６（ａ），（ｂ）に示すように、ポジ型レジスト２５のフォトリソグラフィーを行う。
詳細には、図６（ａ）に示すように、ネガ型レジスト２６と共にその下方で露出するポジ型レジスト２５に光照射する。ポジ型レジスト２５を現像等することにより、図６（ｂ）に示すように、ネガ型レジスト２６を残してポジ型レジスト２５が除去される。 Subsequently, as shown in FIGS. 6A and 6B, photolithography of the positive resist 25 is performed.
Specifically, as shown in FIG. 6A, the negative resist 26 and the positive resist 25 exposed under the negative resist 26 are irradiated with light. By developing the positive resist 25, the positive resist 25 is removed leaving the negative resist 26, as shown in FIG. 6B.

続いて、図６（ｃ）に示すように、第３の絶縁膜６及び第４の絶縁膜８をコントロールエッチングする。
詳細には、ＢＨＦ等を用いて、第３の絶縁膜６及び第４の絶縁膜８の第１のダイオード構造５の側面を覆う部分（ネガ型レジスト２６で覆われていない部分）をコントロールエッチングして除去する。 Subsequently, as shown in FIG. 6C, the third insulating film 6 and the fourth insulating film 8 are subjected to control etching.
Specifically, using BHF or the like, the portion of the third insulating film 6 and the fourth insulating film 8 that covers the side surface of the first diode structure 5 (the portion that is not covered with the negative resist 26) is controlled-etched. And remove.

続いて、図７（ａ）に示すように、全面に第１の電極９となる金属膜を形成する。
詳細には、全面にスパッタ法又は蒸着法等により、例えばＴｉ／Ｐｔ／Ａｕを順次成膜して、第１の電極９となる金属膜を形成する。 Subsequently, as shown in FIG. 7A, a metal film to be the first electrode 9 is formed on the entire surface.
Specifically, for example, Ti / Pt / Au is sequentially formed on the entire surface by sputtering or vapor deposition to form a metal film to be the first electrode 9.

続いて、図７（ｂ）に示すように、第１の電極９を形成する。
詳細には、リフトオフ法により、ネガ型レジスト２６及びこれを覆う金属膜を除去する。以上により、第１のダイオード構造５の側面から第３の絶縁膜６上にかけて覆う第１の電極９が形成される。第１の電極９は、第１のダイオード構造５の側面と電気的に接続される。 Subsequently, as shown in FIG. 7B, a first electrode 9 is formed.
Specifically, the negative resist 26 and the metal film covering it are removed by a lift-off method. Thus, the first electrode 9 is formed to cover from the side surface of the first diode structure 5 to the third insulating film 6. The first electrode 9 is electrically connected to the side surface of the first diode structure 5.

続いて、図７（ｃ）に示すように、第５の絶縁膜１０を形成する。
詳細には、絶縁膜の堆積により、第２のダイオード構造７の下方まで（例えば第１の電極９の水平面から０．２μｍ程度の高さまで）覆う第５の絶縁膜１０を形成する。第５の絶縁膜１０は、例えばベンゾシクロブテン（ＢＣＢ）のような絶縁樹脂、或いはシリコン酸化膜又はシリコン窒化膜等で形成され、半導体ナノワイヤ３、第１のダイオード構造５及び第１の電極９のパシベーション膜として機能する。 Subsequently, as shown in FIG. 7C, a fifth insulating film 10 is formed.
Specifically, a fifth insulating film 10 is formed by depositing an insulating film so as to cover the lower part of the second diode structure 7 (for example, from the horizontal plane of the first electrode 9 to a height of about 0.2 μm). The fifth insulating film 10 is formed of, for example, an insulating resin such as benzocyclobutene (BCB), a silicon oxide film, a silicon nitride film, or the like, and the semiconductor nanowire 3, the first diode structure 5, and the first electrode 9. Functions as a passivation film.

続いて、図７（ｄ）に示すように、第４の絶縁膜８をコントロールエッチングする。
詳細には、ＢＨＦ等を用いて、露出する第４の絶縁膜８のうちで第２のダイオード構造７の側面を覆う部分をコントロールエッチングして除去する。これにより、露出する第４の絶縁膜８は、第２のダイオード構造７の上面（半導体ナノワイヤ３の頭頂部分を含む）のみに残存する。 Subsequently, as shown in FIG. 7D, the fourth insulating film 8 is subjected to control etching.
Specifically, using BHF or the like, the portion of the exposed fourth insulating film 8 that covers the side surface of the second diode structure 7 is removed by control etching. As a result, the exposed fourth insulating film 8 remains only on the upper surface of the second diode structure 7 (including the top of the semiconductor nanowire 3).

続いて、図８（ａ）に示すように、第２の電極１１を形成する。
詳細には、第２のダイオード構造７の側面を含む全面にスパッタ法又は、蒸着法等により、例えばＴｉ／Ｐｔ／Ａｕを順次成膜する。これにより、第２の電極１１が形成される。第２の電極１１は、第４の絶縁膜８及び第５の絶縁膜１０により第１のダイオード構造５と電気的に分離され、第２のダイオード構造７の側面と電気的に接続される。 Subsequently, as shown in FIG. 8A, the second electrode 11 is formed.
Specifically, for example, Ti / Pt / Au is sequentially formed on the entire surface including the side surface of the second diode structure 7 by sputtering or vapor deposition. Thereby, the second electrode 11 is formed. The second electrode 11 is electrically separated from the first diode structure 5 by the fourth insulating film 8 and the fifth insulating film 10, and is electrically connected to the side surface of the second diode structure 7.

続いて、図８（ｂ）に示すように、第６の絶縁膜１２を形成する。
詳細には、第５の絶縁膜１０の上方で第２の電極１１を覆うように、ＢＣＢのような絶縁樹脂、或いはシリコン酸化膜又はシリコン窒化膜等を堆積する。これにより、第６の絶縁膜１２が形成される。第６の絶縁膜１２は、第２のダイオード構造７及び第２の電極１１のパシベーション膜として機能する。 Subsequently, as shown in FIG. 8B, a sixth insulating film 12 is formed.
Specifically, an insulating resin such as BCB, a silicon oxide film, a silicon nitride film, or the like is deposited so as to cover the second electrode 11 above the fifth insulating film 10. Thereby, the sixth insulating film 12 is formed. The sixth insulating film 12 functions as a passivation film for the second diode structure 7 and the second electrode 11.

続いて、図９（ａ）に示すように、第６の絶縁膜１２をエッチングする。
詳細には、第６の絶縁膜１２上の第２のダイオード構造７の上方に相当する部分を覆うポジ型レジスト２８を形成する。ポジ型レジスト２８をマスクとして、第６の絶縁膜１２を第２の電極１１の表面が露出するまでドライエッチングして除去する。ポジ型レジスト２８は、所定の薬液を用いたウェット処理又は酸素プラズマによるアッシング処理により除去される。 Subsequently, as shown in FIG. 9A, the sixth insulating film 12 is etched.
Specifically, a positive resist 28 that covers a portion corresponding to the upper part of the second diode structure 7 on the sixth insulating film 12 is formed. Using the positive resist 28 as a mask, the sixth insulating film 12 is removed by dry etching until the surface of the second electrode 11 is exposed. The positive resist 28 is removed by a wet process using a predetermined chemical solution or an ashing process using oxygen plasma.

続いて、図９（ｂ）に示すように、第２の電極１１をエッチングする。
詳細には、第６の絶縁膜１２から第２の電極１１の一部にかけて覆うポジ型レジスト２９を形成する。ポジ型レジスト２９をマスクとして、第２の電極１１を第５の絶縁膜１０の表面が露出するまでドライエッチングして除去する。ポジ型レジスト２９は、所定の薬液を用いたウェット処理又は酸素プラズマによるアッシング処理により除去される。 Subsequently, as shown in FIG. 9B, the second electrode 11 is etched.
Specifically, a positive resist 29 that covers the sixth insulating film 12 and a part of the second electrode 11 is formed. Using the positive resist 29 as a mask, the second electrode 11 is removed by dry etching until the surface of the fifth insulating film 10 is exposed. The positive resist 29 is removed by a wet process using a predetermined chemical solution or an ashing process using oxygen plasma.

続いて、図１０（ａ）に示すように、第５の絶縁膜１０をエッチングする。
詳細には、第６の絶縁膜１２及び第２の電極１１から第５の絶縁膜１０の一部にかけて覆うポジ型レジスト３０を形成する。ポジ型レジスト３０をマスクとして、第５の絶縁膜１０を第１の電極９の表面が露出するまでドライエッチングして除去する。ポジ型レジスト３０は、所定の薬液を用いたウェット処理又は酸素プラズマによるアッシング処理により除去される。 Subsequently, as shown in FIG. 10A, the fifth insulating film 10 is etched.
Specifically, a positive resist 30 is formed to cover the sixth insulating film 12 and the second electrode 11 and a part of the fifth insulating film 10. Using the positive resist 30 as a mask, the fifth insulating film 10 is removed by dry etching until the surface of the first electrode 9 is exposed. The positive resist 30 is removed by a wet process using a predetermined chemical solution or an ashing process using oxygen plasma.

続いて、図１０（ｂ）に示すように、ポジ型レジスト３１を形成し、金属膜２０を形成する。
詳細には、先ず、全面にポジ型レジスト３１を塗布する。フォトリソグラフィーによりポジ型レジスト３１を加工して、第１の電極９の表面の一部を露出する開口３１ａと、第２の電極１１の表面の一部を露出する開口３１ｂとを形成する。
次に、開口３１ａの底面の第１の電極９上及び開口３１ｂの底面の第２の電極１１上を含むポジ型レジスト３１の全面に金属膜２０として、例えばＡｕを成膜する。 Subsequently, as shown in FIG. 10B, a positive resist 31 is formed, and a metal film 20 is formed.
Specifically, first, a positive resist 31 is applied on the entire surface. The positive resist 31 is processed by photolithography to form an opening 31 a that exposes a part of the surface of the first electrode 9 and an opening 31 b that exposes a part of the surface of the second electrode 11.
Next, for example, Au is deposited as the metal film 20 on the entire surface of the positive resist 31 including the first electrode 9 on the bottom surface of the opening 31a and the second electrode 11 on the bottom surface of the opening 31b.

続いて、図１１（ａ）に示すように、第１のパッド電極１３及び第２のパッド電極１４を形成する。
詳細には、リフトオフ法により、ポジ型レジスト３１及びこれを覆う金属膜２０を除去する。以上により、第１の電極９上には第１のパッド電極１３が、第２の電極１１上には第２のパッド電極１４が、それぞれ形成される。 Subsequently, as shown in FIG. 11A, a first pad electrode 13 and a second pad electrode 14 are formed.
Specifically, the positive resist 31 and the metal film 20 covering the positive resist 31 are removed by a lift-off method. As described above, the first pad electrode 13 is formed on the first electrode 9 and the second pad electrode 14 is formed on the second electrode 11.

続いて、図１１（ｂ）に示すように、第６の絶縁膜１２をエッチングする。
詳細には、第６の絶縁膜１２上の第２のダイオード構造７の上方に相当する部分を露出する開口３２ａを有するポジ型レジスト３２を形成する。ポジ型レジスト３２をマスクとして、第６の絶縁膜１２を第２の電極１１の表面が露出するまでドライエッチングして除去する。 Subsequently, as shown in FIG. 11B, the sixth insulating film 12 is etched.
Specifically, a positive resist 32 having an opening 32a that exposes a portion corresponding to the upper part of the second diode structure 7 on the sixth insulating film 12 is formed. Using the positive resist 32 as a mask, the sixth insulating film 12 is removed by dry etching until the surface of the second electrode 11 is exposed.

続いて、図１２（ａ）に示すように、第２の電極１１をエッチングする。
詳細には、引き続きポジ型レジスト３２をマスクとして、第２の電極１１を第４の絶縁膜８の表面が露出するまでドライエッチングして除去する。ポジ型レジスト３２は、所定の薬液を用いたウェット処理又は酸素プラズマによるアッシング処理により除去される。 Subsequently, as shown in FIG. 12A, the second electrode 11 is etched.
Specifically, using the positive resist 32 as a mask, the second electrode 11 is removed by dry etching until the surface of the fourth insulating film 8 is exposed. The positive resist 32 is removed by a wet process using a predetermined chemical solution or an ashing process using oxygen plasma.

続いて、図１２（ｂ）に示すように、第３の電極１５を形成する。
詳細には、半導体基板１の裏面上に、蒸着法等により、例えばＡｕＧｅ／Ａｕを順次成膜して、第３の電極１５を形成する。第３の電極１５は、第１の電極９及び第２の電極１１の双方と電気的に接続され、両者に共通の電極として機能する。 Subsequently, as shown in FIG. 12B, a third electrode 15 is formed.
Specifically, the third electrode 15 is formed on the back surface of the semiconductor substrate 1 by, for example, sequentially depositing AuGe / Au by vapor deposition or the like. The third electrode 15 is electrically connected to both the first electrode 9 and the second electrode 11 and functions as a common electrode for both.

しかる後、所定の後処理工程等を経て、本実施形態による受光素子が形成される。   Thereafter, the light receiving element according to the present embodiment is formed through a predetermined post-processing process and the like.

本実施形態では、１本の半導体ナノワイヤ３に対して第１のダイオード構造５及び第２のダイオード構造７が形成されるため、半導体ナノワイヤ３の位置ずれがなく、第１の電極９及び第２の電極１１を所期の状態に容易に形成することができる。また、高濃度の不純物ドーピングが不要であるため光のロスが少ない。   In the present embodiment, since the first diode structure 5 and the second diode structure 7 are formed for one semiconductor nanowire 3, there is no displacement of the semiconductor nanowire 3, and the first electrode 9 and the second electrode 9 are not displaced. The electrode 11 can be easily formed in a desired state. In addition, light loss is small because high-concentration impurity doping is unnecessary.

本実施形態による受光素子では、半導体ナノワイヤ３に対して、その下方部分に第１のダイオード構造５が、その上方部分に第２のダイオード構造７が、それぞれ設けられる。第１のダイオード構造５では第１の電極９及び第３の電極１５を用いることにより、第２のダイオード構造７では第２の電極１１及び第３の電極１５を用いることにより、各々独立して駆動される。第１のダイオード構造５では、第１の波長（１．１μｍ〜１．６５μｍの範囲内の波長）の入射光が主にｉ−ＩｎＧａＡｓ吸収層であるｉ層５ｂで吸収される。第２のダイオード構造７では、第２の波長（１．１μｍよりも短波長）の入射光が主にｉ−ＩｎＧａＡｓＰ吸収層であるｉ層７ｂで吸収される。   In the light receiving element according to the present embodiment, the first diode structure 5 is provided in the lower part of the semiconductor nanowire 3, and the second diode structure 7 is provided in the upper part thereof. In the first diode structure 5, the first electrode 9 and the third electrode 15 are used, and in the second diode structure 7, the second electrode 11 and the third electrode 15 are used. Driven. In the first diode structure 5, incident light having a first wavelength (a wavelength in the range of 1.1 μm to 1.65 μm) is mainly absorbed by the i layer 5 b which is an i-InGaAs absorption layer. In the second diode structure 7, incident light having the second wavelength (shorter than 1.1 μm) is mainly absorbed by the i layer 7b which is an i-InGaAsP absorption layer.

以上説明したように、本実施形態によれば、簡素な構成で、半導体ナノワイヤ３の位置ずれがなく、所期の電極形成が容易であり、高濃度のドーピングが不要であるため光のロスが少なく、各ダイオード構造５，７の受光を独立に駆動することができる信頼性の高い受光素子が実現する。   As described above, according to this embodiment, the semiconductor nanowire 3 is not misaligned with a simple configuration, the intended electrode formation is easy, and high-concentration doping is not required, so that light loss occurs. There are few, and the light receiving element with high reliability which can drive light reception of each diode structure 5 and 7 independently is implement | achieved.

（第２の実施形態）
本実施形態では、光半導体素子として発光素子を開示する。
図１３〜図１９は、第２の実施形態による発光素子の製造方法の主要工程を示す概略断面図である。 (Second Embodiment)
In the present embodiment, a light emitting element is disclosed as an optical semiconductor element.
13 to 19 are schematic cross-sectional views illustrating main processes of the method for manufacturing a light emitting device according to the second embodiment.

本実施形態では先ず、第１の実施形態で説明した図１（ａ）〜図７（ａ）の諸工程と同様の工程を実行する。このときの様子を図１３（ａ）に示す。但し、以下のいくつかの点で第１の実施形態と相違する。   In the present embodiment, first, processes similar to the processes in FIGS. 1A to 7A described in the first embodiment are performed. The state at this time is shown in FIG. However, it differs from the first embodiment in the following several points.

図１（ａ）の工程では、半導体基板４１の表面上に、第１の絶縁膜２及び半導体ナノワイヤ４２を形成する。
詳細には、半導体基板４１として、例えばｎ型Ｓｉ(111)基板を用意する。半導体基板１上に例えばシリコン酸化膜をＣＶＤ法により数十ｎｍ程度の厚みに堆積し、第１の絶縁膜２を形成する。第１の絶縁膜２の所定部位に、例えばＥＢ露光を用いたリソグラフィにより直径１００ｎｍ程度の開口を形成する。この開口を埋め込み半導体基板１上に起立するように、ＶＬＳ法等により高さ３μｍ程度のｎ型ＧａＡｓを成長する。これにより、半導体基板４１上に半導体ナノワイヤ４２が形成される。 In the step of FIG. 1A, the first insulating film 2 and the semiconductor nanowire 42 are formed on the surface of the semiconductor substrate 41.
Specifically, for example, an n-type Si (111) substrate is prepared as the semiconductor substrate 41. For example, a silicon oxide film is deposited on the semiconductor substrate 1 to a thickness of about several tens of nanometers by a CVD method to form a first insulating film 2. An opening having a diameter of about 100 nm is formed in a predetermined portion of the first insulating film 2 by lithography using, for example, EB exposure. An n-type GaAs having a height of about 3 μm is grown by the VLS method or the like so that the opening stands up on the buried semiconductor substrate 1. Thereby, the semiconductor nanowire 42 is formed on the semiconductor substrate 41.

図３（ｃ）の工程において、第１のダイオード構造４３を形成する。
詳細には、ＭＯＣＶＤ法により、半導体ナノワイヤ４２の側面の露出部分（下方部分）を覆うように、以下の各層を順次選択成長する。各層は、例えば、ｎ−ＧａＡｓバッファ層(厚み１００ｎｍ程度)、ｎ−ＡｌＧａＡｓクラッド層(厚み３００ｎｍ程度)、ｉ−ＧａＡｓ発光層(組成波長λｇ＝８５０ｎｍ、厚み３００ｎｍ程度)、ｐ−ＡｌＧａＡｓクラッド層(厚み３００ｎｍ程度)、及びｐ−ＧａＡｓコンタクト層（厚み１００ｎｍ程度)である。ｎ−ＧａＡｓバッファ層及びｎ−ＡｌＧａＡｓクラッド層がｎ型層４３ａ、ｉ−ＧａＡｓ発光層がｉ層４３ｂ、ｐ−ＡｌＧａＡｓクラッド層及びｐ−ＧａＡｓコンタクト層がｐ型層４３ｃとなり、これらを備えた第１のダイオード構造４３が形成される。ここで、ｉ−ＧａＡｓ発光層であるｉ層４３ｂが第１の波長で機能する層となる。 In the process of FIG. 3C, the first diode structure 43 is formed.
Specifically, the following layers are sequentially grown selectively so as to cover the exposed portion (lower portion) of the side surface of the semiconductor nanowire 42 by MOCVD. Each layer includes, for example, an n-GaAs buffer layer (thickness of about 100 nm), an n-AlGaAs cladding layer (thickness of about 300 nm), an i-GaAs light emitting layer (composition wavelength λg = 850 nm, thickness of about 300 nm), a p-AlGaAs cladding layer ( And a p-GaAs contact layer (about 100 nm thick). The n-GaAs buffer layer and the n-AlGaAs cladding layer become the n-type layer 43a, the i-GaAs light-emitting layer becomes the i-layer 43b, and the p-AlGaAs cladding layer and the p-GaAs contact layer become the p-type layer 43c. 1 diode structure 43 is formed. Here, the i layer 43b which is an i-GaAs light emitting layer is a layer that functions at the first wavelength.

図４（ｄ）の工程において、第２のダイオード構造４４を形成する。
詳細には、ＭＯＣＶＤ法により、半導体ナノワイヤ４２の側面の露出部分（上方部分）を覆うように、以下の各層を順次選択成長する。各層は、例えば、ｎ−ＧａＡｓバッファ層(厚み１００ｎｍ程度)、ｎ−ＡｌＩｎＰクラッド層(厚み３００ｎｍ程度)、ｉ−ＡｌＧａＩｎＰ発光層(組成波長λｇ＝６００ｎｍ、厚み３００ｎｍ程度)、ｐ−ＡｌＩｎＰクラッド層(厚み３００ｎｍ程度)、ｐ−ＧａＡｓコンタクト層(厚み１００ｎｍ程度)である。ｎ−ＧａＡｓバッファ層及びｎ−ＡｌＩｎＰクラッド層がｎ型層４４ａ、ｉ−ＡｌＧａＩｎＰ発光層がｉ層４４ｂ、ｐ−ＡｌＩｎＰクラッド層及びｐ−ＧａＡｓコンタクト層がｐ型層４４ｃとなり、これらを備えた第２のダイオード構造４４が形成される。ここで、ｉ−ＡｌＧａＩｎＰ発光層であるｉ層４４ｂが第１の波長と異なる第２の波長で機能する層となる。 In the step of FIG. 4D, the second diode structure 44 is formed.
More specifically, the following layers are sequentially selectively grown so as to cover the exposed portion (upper portion) of the side surface of the semiconductor nanowire 42 by MOCVD. Each layer includes, for example, an n-GaAs buffer layer (thickness of about 100 nm), an n-AlInP cladding layer (thickness of about 300 nm), an i-AlGaInP light emitting layer (composition wavelength λg = 600 nm, thickness of about 300 nm), a p-AlInP cladding layer ( A p-GaAs contact layer (thickness of about 100 nm). The n-GaAs buffer layer and the n-AlInP cladding layer become the n-type layer 44a, the i-AlGaInP light emitting layer becomes the i-layer 44b, the p-AlInP cladding layer and the p-GaAs contact layer become the p-type layer 44c, Two diode structures 44 are formed. Here, the i layer 44b which is an i-AlGaInP light emitting layer is a layer that functions at a second wavelength different from the first wavelength.

続いて、図１３（ｂ）に示すように、第１の電極９を形成する。
詳細には、リフトオフ法により、ネガ型レジスト２６及びこれを覆う金属膜を除去する。以上により、第１のダイオード構造４３の側面から第３の絶縁膜６上にかけて覆う第１の電極９が形成される。第１の電極９は、第１のダイオード構造４３の側面と電気的に接続される。 Subsequently, as shown in FIG. 13B, a first electrode 9 is formed.
Specifically, the negative resist 26 and the metal film covering it are removed by a lift-off method. Thus, the first electrode 9 is formed to cover from the side surface of the first diode structure 43 to the third insulating film 6. The first electrode 9 is electrically connected to the side surface of the first diode structure 43.

続いて、図１３（ｃ）に示すように、第５の絶縁膜１０を形成する。
詳細には、絶縁膜の堆積等により、第２のダイオード構造４４の下方まで（例えば第１の電極９の水平面から０．２μｍ程度の高さまで）覆う第５の絶縁膜１０を形成する。第５の絶縁膜１０は、例えばベンゾシクロブテン（ＢＣＢ）のような絶縁樹脂、或いはシリコン酸化膜又はシリコン窒化膜等で形成され、半導体ナノワイヤ４２、第１のダイオード構造４３及び第１の電極９のパシベーション膜として機能する。 Subsequently, as shown in FIG. 13C, a fifth insulating film 10 is formed.
Specifically, the fifth insulating film 10 is formed by covering the bottom of the second diode structure 44 (for example, from the horizontal surface of the first electrode 9 to a height of about 0.2 μm) by depositing an insulating film or the like. The fifth insulating film 10 is formed of, for example, an insulating resin such as benzocyclobutene (BCB), a silicon oxide film, a silicon nitride film, or the like, and the semiconductor nanowire 42, the first diode structure 43, and the first electrode 9. Functions as a passivation film.

続いて、図１３（ｄ）に示すように、第４の絶縁膜８をコントロールエッチングする。
詳細には、ＢＨＦ等を用いて、露出する第４の絶縁膜８のうちで第２のダイオード構造４４の側面を覆う部分をコントロールエッチングして除去する。これにより、露出する第４の絶縁膜８は、第２のダイオード構造４４の上面（半導体ナノワイヤ４２の頭頂部分を含む）のみに残存する。 Subsequently, as shown in FIG. 13D, the fourth insulating film 8 is subjected to control etching.
Specifically, using BHF or the like, a portion of the exposed fourth insulating film 8 that covers the side surface of the second diode structure 44 is removed by control etching. As a result, the exposed fourth insulating film 8 remains only on the upper surface of the second diode structure 44 (including the top of the semiconductor nanowire 42).

続いて、図１４（ａ）に示すように、第７の絶縁膜４５を形成する。
詳細には、第２のダイオード構造４４上を含む第５の絶縁膜１０上に、ＣＶＤ法等により例えばシリコン酸化膜又はシリコン窒化膜を堆積する。これにより、第７の絶縁膜４５が形成される。第７の絶縁膜４５は、第２のダイオード構造４４のパシベーション膜として機能する。 Subsequently, as shown in FIG. 14A, a seventh insulating film 45 is formed.
Specifically, for example, a silicon oxide film or a silicon nitride film is deposited on the fifth insulating film 10 including the second diode structure 44 by a CVD method or the like. As a result, a seventh insulating film 45 is formed. The seventh insulating film 45 functions as a passivation film for the second diode structure 44.

続いて、図１４（ｂ）に示すように、第７の絶縁膜４５をコントロールエッチングする。
詳細には、ＢＨＦ等を用いて、第７の絶縁膜４５のうちで第２のダイオード構造４４の側面を覆う部分をコントロールエッチングして除去する。これにより、第７の絶縁膜４５は、第５の絶縁膜１０上及び第２のダイオード構造４４の上面のみに残存する。 Subsequently, as shown in FIG. 14B, the seventh insulating film 45 is subjected to control etching.
Specifically, the portion of the seventh insulating film 45 covering the side surface of the second diode structure 44 is removed by control etching using BHF or the like. As a result, the seventh insulating film 45 remains only on the fifth insulating film 10 and on the upper surface of the second diode structure 44.

続いて、図１５（ａ）に示すように、第２の電極１１を形成する。
詳細には、第２のダイオード構造４４の側面を含む全面にスパッタ法又は蒸着法等により、例えばＴｉ／Ｐｔ／Ａｕを順次成膜する。これにより、第２の電極１１が形成される。第２の電極１１は、第４の絶縁膜８及び第５の絶縁膜１０により第１のダイオード構造４３と電気的に分離され、第２のダイオード構造４４の側面と電気的に接続される。 Subsequently, as shown in FIG. 15A, the second electrode 11 is formed.
Specifically, for example, Ti / Pt / Au is sequentially formed on the entire surface including the side surface of the second diode structure 44 by sputtering or vapor deposition. Thereby, the second electrode 11 is formed. The second electrode 11 is electrically separated from the first diode structure 43 by the fourth insulating film 8 and the fifth insulating film 10, and is electrically connected to the side surface of the second diode structure 44.

続いて、図１５（ｂ）に示すように、第６の絶縁膜１２を形成する。
詳細には、第５の絶縁膜１０の上方で第２の電極１１を覆うように、ＢＣＢのような絶縁樹脂、或いはシリコン酸化膜又はシリコン窒化膜等を堆積する。これにより、第６の絶縁膜１２が形成される。第６の絶縁膜１２は、第２のダイオード構造４４及び第２の電極１１のパシベーション膜として機能する。 Subsequently, as shown in FIG. 15B, a sixth insulating film 12 is formed.
Specifically, an insulating resin such as BCB, a silicon oxide film, a silicon nitride film, or the like is deposited so as to cover the second electrode 11 above the fifth insulating film 10. Thereby, the sixth insulating film 12 is formed. The sixth insulating film 12 functions as a passivation film for the second diode structure 44 and the second electrode 11.

続いて、図１６（ａ）に示すように、第６の絶縁膜１２をエッチングする。
詳細には、第６の絶縁膜１２上の第２のダイオード構造４４の上方に相当する部分を覆うポジ型レジスト２８を形成する。ポジ型レジスト２８をマスクとして、第６の絶縁膜１２を第２の電極１１の表面が露出するまでドライエッチングして除去する。ポジ型レジスト２８は、所定の薬液を用いたウェット処理又は酸素プラズマによるアッシング処理により除去される。 Subsequently, as shown in FIG. 16A, the sixth insulating film 12 is etched.
Specifically, a positive resist 28 that covers a portion corresponding to the upper part of the second diode structure 44 on the sixth insulating film 12 is formed. Using the positive resist 28 as a mask, the sixth insulating film 12 is removed by dry etching until the surface of the second electrode 11 is exposed. The positive resist 28 is removed by a wet process using a predetermined chemical solution or an ashing process using oxygen plasma.

続いて、図１６（ｂ）に示すように、第２の電極１１及び第７の絶縁膜４５をエッチングする。
詳細には、第６の絶縁膜１２から第２の電極１１の一部にかけて覆うポジ型レジスト２９を形成する。ポジ型レジスト２９をマスクとして、第２の電極１１及び第７の絶縁膜４５を第５の絶縁膜１０の表面が露出するまでドライエッチングして除去する。ポジ型レジスト２９は、所定の薬液を用いたウェット処理又は酸素プラズマによるアッシング処理により除去される。 Subsequently, as shown in FIG. 16B, the second electrode 11 and the seventh insulating film 45 are etched.
Specifically, a positive resist 29 that covers the sixth insulating film 12 and a part of the second electrode 11 is formed. Using the positive resist 29 as a mask, the second electrode 11 and the seventh insulating film 45 are removed by dry etching until the surface of the fifth insulating film 10 is exposed. The positive resist 29 is removed by a wet process using a predetermined chemical solution or an ashing process using oxygen plasma.

続いて、図１７（ａ）に示すように、第５の絶縁膜１０をエッチングする。
詳細には、第６の絶縁膜１２及び第２の電極１１から第５の絶縁膜１０の一部にかけて覆うポジ型レジスト３０を形成する。ポジ型レジスト３０をマスクとして、第５の絶縁膜１０を第１の電極９の表面が露出するまでドライエッチングして除去する。ポジ型レジスト３０は、所定の薬液を用いたウェット処理又は酸素プラズマによるアッシング処理により除去される。 Subsequently, as shown in FIG. 17A, the fifth insulating film 10 is etched.
Specifically, a positive resist 30 is formed to cover the sixth insulating film 12 and the second electrode 11 and a part of the fifth insulating film 10. Using the positive resist 30 as a mask, the fifth insulating film 10 is removed by dry etching until the surface of the first electrode 9 is exposed. The positive resist 30 is removed by a wet process using a predetermined chemical solution or an ashing process using oxygen plasma.

続いて、図１７（ｂ）に示すように、ポジ型レジスト３１を形成し、金属膜２０を形成する。
詳細には、先ず、全面にポジ型レジスト３１を塗布する。フォトリソグラフィーによりポジ型レジスト３１を加工して、第１の電極９の表面の一部を露出する開口３１ａと、第２の電極１１の表面の一部を露出する開口３１ｂとを形成する。
次に、開口３１ａの底面の第１の電極９上及び開口３１ｂの底面の第２の電極１１上を含むポジ型レジスト３１の全面に金属膜２０として、例えばＡｕを成膜する。 Subsequently, as shown in FIG. 17B, a positive resist 31 is formed, and a metal film 20 is formed.
Specifically, first, a positive resist 31 is applied on the entire surface. The positive resist 31 is processed by photolithography to form an opening 31 a that exposes a part of the surface of the first electrode 9 and an opening 31 b that exposes a part of the surface of the second electrode 11.
Next, for example, Au is deposited as the metal film 20 on the entire surface of the positive resist 31 including the first electrode 9 on the bottom surface of the opening 31a and the second electrode 11 on the bottom surface of the opening 31b.

続いて、図１８（ａ）に示すように、第１のパッド電極１３及び第２のパッド電極１４を形成する。
詳細には、リフトオフ法により、ポジ型レジスト３１及びこれを覆う金属膜２０を除去する。以上により、第１の電極９上には第１のパッド電極１３が、第２の電極１１上には第２のパッド電極１４が、それぞれ形成される。 Subsequently, as shown in FIG. 18A, a first pad electrode 13 and a second pad electrode 14 are formed.
Specifically, the positive resist 31 and the metal film 20 covering the positive resist 31 are removed by a lift-off method. As described above, the first pad electrode 13 is formed on the first electrode 9 and the second pad electrode 14 is formed on the second electrode 11.

続いて、図１８（ｂ）に示すように、第６の絶縁膜１２をエッチングする。
詳細には、第６の絶縁膜１２上の第２のダイオード構造４４の上方に相当する部分を露出する開口３２ａを有するポジ型レジスト３２を形成する。ポジ型レジスト３２をマスクとして、第６の絶縁膜１２を第２の電極１１の表面が露出するまでドライエッチングして除去する。 Subsequently, as shown in FIG. 18B, the sixth insulating film 12 is etched.
Specifically, a positive resist 32 having an opening 32a exposing a portion corresponding to the upper part of the second diode structure 44 on the sixth insulating film 12 is formed. Using the positive resist 32 as a mask, the sixth insulating film 12 is removed by dry etching until the surface of the second electrode 11 is exposed.

続いて、図１９（ａ）に示すように、第２の電極１１をエッチングする。
詳細には、引き続きポジ型レジスト３２をマスクとして、第２の電極１１を第４の絶縁膜８の表面が露出するまでドライエッチングして除去する。ポジ型レジスト３２は、所定の薬液を用いたウェット処理又は酸素プラズマによるアッシング処理により除去される。 Subsequently, as shown in FIG. 19A, the second electrode 11 is etched.
Specifically, using the positive resist 32 as a mask, the second electrode 11 is removed by dry etching until the surface of the fourth insulating film 8 is exposed. The positive resist 32 is removed by a wet process using a predetermined chemical solution or an ashing process using oxygen plasma.

続いて、図１９（ｂ）に示すように、第３の電極１５を形成する。
詳細には、半導体基板４１の裏面上に、蒸着法等により、例えばＡｕＧｅ／Ａｕを順次成膜して、第３の電極１５を形成する。第３の電極１５は、第１の電極９及び第２の電極１１の双方と電気的に接続され、両者に共通の電極として機能する。 Subsequently, as shown in FIG. 19B, a third electrode 15 is formed.
Specifically, the third electrode 15 is formed on the back surface of the semiconductor substrate 41 by, for example, sequentially depositing AuGe / Au by vapor deposition or the like. The third electrode 15 is electrically connected to both the first electrode 9 and the second electrode 11 and functions as a common electrode for both.

しかる後、所定の後処理工程等を経て、本実施形態による発光素子が形成される。   Thereafter, the light emitting device according to the present embodiment is formed through a predetermined post-treatment process and the like.

本実施形態では、１本の半導体ナノワイヤ４２に対して第１のダイオード構造４３及び第２のダイオード構造４４が形成されるため、半導体ナノワイヤ４２の位置ずれがなく、第１の電極９及び第２の電極１１を所期の状態に容易に形成することができる。また、高濃度の不純物ドーピングが不要であるため光のロスが少ない。   In the present embodiment, since the first diode structure 43 and the second diode structure 44 are formed with respect to one semiconductor nanowire 42, there is no displacement of the semiconductor nanowire 42, and the first electrode 9 and the second diode structure 44 are not displaced. The electrode 11 can be easily formed in a desired state. In addition, light loss is small because high-concentration impurity doping is unnecessary.

本実施形態による発光素子では、半導体ナノワイヤ４２に対して、その下方部分に第１のダイオード構造４３が、その上方部分に第２のダイオード構造４４が、それぞれ設けられる。第１のダイオード構造４３では第１の電極９及び第３の電極１５を用いることにより、第２のダイオード構造４４では第２の電極１１及び第３の電極１５を用いることにより、各々独立して駆動される。１本の半導体ナノワイヤ４２で第１の波長（本実施形態では８５０ｎｍ）及び第２の波長（本実施形態では６００ｎｍ）の２種の波長で発光する発光素子が実現する。   In the light emitting device according to the present embodiment, the first diode structure 43 is provided in the lower part of the semiconductor nanowire 42, and the second diode structure 44 is provided in the upper part thereof. In the first diode structure 43, the first electrode 9 and the third electrode 15 are used. In the second diode structure 44, the second electrode 11 and the third electrode 15 are used. Driven. A single semiconductor nanowire 42 realizes a light emitting element that emits light at two wavelengths, a first wavelength (850 nm in this embodiment) and a second wavelength (600 nm in this embodiment).

以上説明したように、本実施形態によれば、簡素な構成で、半導体ナノワイヤ４２の位置ずれがなく、所期の電極形成が容易であり、高濃度のドーピングが不要であるため光のロスが少なく、各ダイオード構造４３，４４の光出力を独立に駆動することができる信頼性の高い発光素子が実現する。   As described above, according to the present embodiment, the semiconductor nanowire 42 is not misaligned with a simple configuration, the intended electrode formation is easy, and high-concentration doping is unnecessary, so that light loss is achieved. Less reliable light-emitting elements capable of independently driving the light outputs of the diode structures 43 and 44 are realized.

なお、上述した第１及び第２の実施形態に限定されることなく、種々の変更が可能である。
例えば、各ダイオード構造は、各実施形態で例示したようなバルク層の代わりに、例えば量子井戸又は量子ドット構造を形成するようにしても良い。
また、各実施形態において、１本の半導体ナノワイヤに２つのダイオード構造が設けられる場合を例示したが、１本の半導体ナノワイヤに各々機能する波長の異なる３つ以上のダイオード構造を設けることも可能である。
また、半導体基板について、第１の実施形態ではＩｎＰ基板を、第２の実施形態ではＳｉ基板をそれぞれ例示したが、ＧａＡｓ基板等を用いても良い。
また、各絶縁膜について、ＢＣＢ、Ｓｉ,Ｔｉ等の酸化膜、窒化膜、又はこれらを適宜積層した膜で形成しても良い。 Note that various modifications are possible without being limited to the first and second embodiments described above.
For example, each diode structure may form, for example, a quantum well or a quantum dot structure instead of the bulk layer exemplified in each embodiment.
Moreover, in each embodiment, although the case where two diode structures were provided in one semiconductor nanowire was illustrated, it is also possible to provide three or more diode structures with different wavelengths, each functioning in one semiconductor nanowire. is there.
Further, regarding the semiconductor substrate, the InP substrate is exemplified in the first embodiment and the Si substrate is exemplified in the second embodiment, but a GaAs substrate or the like may be used.
Each insulating film may be formed of an oxide film such as BCB, Si, or Ti, a nitride film, or a film obtained by appropriately stacking these films.

以下、光半導体素子及びその製造方法の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the optical semiconductor element and the manufacturing method thereof will be collectively described as supplementary notes.

（付記１）半導体基板と、
前記半導体基板の表面に起立する半導体ナノワイヤと、
前記半導体ナノワイヤの側面に設けられた、第１の波長の光で機能する第１のダイオード構造と、
前記半導体ナノワイヤの側面に設けられた、前記第１の波長と異なる前記第２の波長の光で機能する第２のダイオード構造と、
前記第１のダイオード構造と電気的に接続された第１の電極と、
前記第１のダイオード構造と電気的に分離され、前記第２のダイオード構造と電気的に接続された第２の電極と
を含むことを特徴とする光半導体素子。 (Appendix 1) a semiconductor substrate;
A semiconductor nanowire standing on the surface of the semiconductor substrate;
A first diode structure provided on a side surface of the semiconductor nanowire and functioning with light of a first wavelength;
A second diode structure provided on a side surface of the semiconductor nanowire and functioning with light of the second wavelength different from the first wavelength;
A first electrode electrically connected to the first diode structure;
An optical semiconductor device comprising: a second electrode electrically isolated from the first diode structure and electrically connected to the second diode structure.

（付記２）前記第１の波長は、前記第２の波長よりも長いことを特徴とする付記１に記載の光半導体素子。   (Supplementary note 2) The optical semiconductor element according to supplementary note 1, wherein the first wavelength is longer than the second wavelength.

（付記３）前記第１のダイオード構造及び前記第２のダイオード構造は、光吸収材料を有することを特徴とする付記１又は２に記載の光半導体素子。   (Additional remark 3) The said 1st diode structure and said 2nd diode structure have a light absorption material, The optical semiconductor element of Additional remark 1 or 2 characterized by the above-mentioned.

（付記４）前記第１のダイオード構造及び前記第２のダイオード構造は、発光材料を有することを特徴とする付記１又は２に記載の光半導体素子。   (Additional remark 4) The said 1st diode structure and said 2nd diode structure have a luminescent material, The optical semiconductor element of Additional remark 1 or 2 characterized by the above-mentioned.

（付記５）前記半導体基板の裏面に設けられた、前記第１の電極及び前記第２の電極の双方と電気的に接続された第３の電極を更に含むことを特徴とする付記１〜４のいずれか１項に記載の光半導体素子。   (Supplementary note 5) The supplementary notes 1-4 further include a third electrode provided on the back surface of the semiconductor substrate and electrically connected to both the first electrode and the second electrode. The optical semiconductor element according to any one of the above.

（付記６）半導体基板の表面に起立する半導体ナノワイヤを形成する工程と、
前記半導体ナノワイヤの側面に、第１の波長の光で機能する第１のダイオード構造を形成する工程と、
前記半導体ナノワイヤの側面に、前記第１の波長と異なる前記第２の波長の光で機能する第２のダイオード構造を形成する工程と、
前記第１のダイオード構造と電気的に接続される第１の電極を形成する工程と、
前記第１のダイオード構造と電気的に分離され、前記第２のダイオード構造と電気的に接続される第２の電極を形成する工程と
を含むことを特徴とする光半導体素子の製造方法。 (Appendix 6) A step of forming semiconductor nanowires standing on the surface of a semiconductor substrate;
Forming on the side surface of the semiconductor nanowire a first diode structure that functions with light of a first wavelength;
Forming a second diode structure on the side surface of the semiconductor nanowire that functions with light of the second wavelength different from the first wavelength;
Forming a first electrode electrically connected to the first diode structure;
Forming a second electrode that is electrically isolated from the first diode structure and electrically connected to the second diode structure.

（付記７）前記第１の波長は、前記第２の波長よりも長いことを特徴とする付記６に記載の光半導体素子の製造方法。   (Supplementary note 7) The method of manufacturing an optical semiconductor element according to supplementary note 6, wherein the first wavelength is longer than the second wavelength.

（付記８）前記第１のダイオード構造及び前記第２のダイオード構造は、光吸収材料を有することを特徴とする付記６又は７に記載の光半導体素子の製造方法。   (Additional remark 8) The said 1st diode structure and said 2nd diode structure have a light absorption material, The manufacturing method of the optical semiconductor element of Additional remark 6 or 7 characterized by the above-mentioned.

（付記９）前記第１のダイオード構造及び前記第２のダイオード構造は、発光材料を有することを特徴とする付記６又は７に記載の光半導体素子の製造方法。   (Additional remark 9) The said 1st diode structure and said 2nd diode structure have a luminescent material, The manufacturing method of the optical semiconductor element of Additional remark 6 or 7 characterized by the above-mentioned.

（付記１０）前記半導体基板の裏面に、前記第１の電極及び前記第２の電極の双方と電気的に接続された第３の電極を形成する工程を更に含むことを特徴とする付記６〜９のいずれか１項に記載の光半導体素子の製造方法。   (Supplementary Note 10) The method further includes the step of forming a third electrode electrically connected to both the first electrode and the second electrode on the back surface of the semiconductor substrate. 10. The method for producing an optical semiconductor element according to any one of 9 above.

１，４１ 半導体基板
２ 第１の絶縁膜
３，４２ 半導体ナノワイヤ
４ 第２の絶縁膜
５，４３ 第１のダイオード構造
５ａ，７ａ，４３ａ，４４ａ ｎ型層
５ｂ，７ｂ，４３ｂ，４４ｂ ｉ層
５ｃ，７ｃ，４３ｃ，４４ｃ ｐ型層
６ 第３の絶縁膜
７，４４ 第２のダイオード構造
８ 第４の絶縁膜
９ 第１の電極
１０ 第５の絶縁膜
１１ 第２の電極
１２ 第６の絶縁膜
１３ 第１のパッド電極
１４ 第２のパッド電極
１５ 第３の電極
２０ 金属膜
２１，２４，２５，２８，２９，３０，３１，３２ ポジ型レジスト
２２，２６ ネガ型レジスト
２３，２７ フォトマスク
２３ａ，２７ａ，３１ａ，３１ｂ，３２ａ 開口
４５ 第７の絶縁膜 1, 41 Semiconductor substrate 2 First insulating film 3, 42 Semiconductor nanowire 4 Second insulating film 5, 43 First diode structure 5a, 7a, 43a, 44a n-type layer 5b, 7b, 43b, 44b i layer 5c , 7c, 43c, 44c p-type layer 6 third insulating film 7, 44 second diode structure 8 fourth insulating film 9 first electrode 10 fifth insulating film 11 second electrode 12 sixth insulating film Film 13 First pad electrode 14 Second pad electrode 15 Third electrode 20 Metal films 21, 24, 25, 28, 29, 30, 31, 32 Positive resists 22, 26 Negative resists 23, 27 Photomask 23a, 27a, 31a, 31b, 32a Opening 45 Seventh insulating film

Claims (8)

半導体基板と、
前記半導体基板の表面に起立する半導体ナノワイヤと、
前記半導体ナノワイヤの側面の第１の領域に設けられた、第１の波長の光で機能する第１のダイオード構造と、
前記半導体ナノワイヤの側面の、前記第１の領域の上方の第２の領域に前記第１のダイオード構造とは独立に設けられた、前記第１の波長と異なる第２の波長の光で機能する第２のダイオード構造と、
前記第１のダイオード構造と電気的に接続された第１の電極と、
前記第１のダイオード構造と電気的に分離され、前記第２のダイオード構造と電気的に接続された第２の電極と
を含むことを特徴とする光半導体素子。 A semiconductor substrate;
A semiconductor nanowire standing on the surface of the semiconductor substrate;
A first diode structure provided in a first region on a side surface of the semiconductor nanowire and functioning with light of a first wavelength;
Wherein the semiconductor nanowire aspect, wherein the first diode structure in the second region above the first region provided independently function in the first wavelength and light of the second wavelength Naru different A second diode structure that
A first electrode electrically connected to the first diode structure;
An optical semiconductor device comprising: a second electrode electrically isolated from the first diode structure and electrically connected to the second diode structure. 前記第１の波長は、前記第２の波長よりも長いことを特徴とする請求項１に記載の光半導体素子。   The optical semiconductor element according to claim 1, wherein the first wavelength is longer than the second wavelength. 前記第１のダイオード構造及び前記第２のダイオード構造は、光吸収材料を有することを特徴とする請求項１又は２に記載の光半導体素子。   The optical semiconductor element according to claim 1, wherein the first diode structure and the second diode structure include a light absorbing material. 前記第１のダイオード構造及び前記第２のダイオード構造は、発光材料を有することを特徴とする請求項１又は２に記載の光半導体素子。   The optical semiconductor device according to claim 1, wherein the first diode structure and the second diode structure include a light emitting material. 半導体基板の表面に起立する半導体ナノワイヤを形成する工程と、
前記半導体ナノワイヤの側面に、第１の波長の光で機能する第１のダイオード構造を形成する工程と、
前記半導体ナノワイヤの側面の、前記第１の領域の上方の第２の領域に前記第１のダイオード構造とは独立に、前記第１の波長と異なる第２の波長の光で機能する第２のダイオード構造を形成する工程と、
前記第１のダイオード構造と電気的に接続される第１の電極を形成する工程と、
前記第１のダイオード構造と電気的に分離され、前記第２のダイオード構造と電気的に接続される第２の電極を形成する工程と
を含むことを特徴とする光半導体素子の製造方法。 Forming a semiconductor nanowire standing on the surface of the semiconductor substrate;
Forming on the side surface of the semiconductor nanowire a first diode structure that functions with light of a first wavelength;
The semiconductor nanowire aspect, the independently of the upper second region to the first diode structure of the first region, a second that functions in said first wavelength and light of the second wavelength Naru different Forming a diode structure of
Forming a first electrode electrically connected to the first diode structure;
Forming a second electrode that is electrically isolated from the first diode structure and electrically connected to the second diode structure. 前記第１の波長は、前記第２の波長よりも長いことを特徴とする請求項５に記載の光半導体素子の製造方法。   6. The method of manufacturing an optical semiconductor element according to claim 5, wherein the first wavelength is longer than the second wavelength. 前記第１のダイオード構造及び前記第２のダイオード構造は、光吸収材料を有することを特徴とする請求項５又は６に記載の光半導体素子の製造方法。   The method of manufacturing an optical semiconductor element according to claim 5, wherein the first diode structure and the second diode structure include a light absorbing material. 前記第１のダイオード構造及び前記第２のダイオード構造は、発光材料を有することを特徴とする請求項５又は６に記載の光半導体素子の製造方法。   7. The method of manufacturing an optical semiconductor element according to claim 5, wherein the first diode structure and the second diode structure include a light emitting material.
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