JP6079070B2 - 電圧生成回路 - Google Patents

Description

本発明は，電圧生成回路に関する。

昨今，環境発電が注目されている。環境発電は，身の回りの利用されずに捨てられている微小エネルギを光，熱，振動，電磁波等から集め発電を行う技術である。

例えば，太陽光発電では，太陽電池単セルの電源電圧は０．３Ｖ〜０．６Ｖ程度の極低電圧である。通常のＣＭＯＳ回路は１．２ｖから１．８ｖ程度で動作するので，太陽電池単セルが生成する極低電圧の電源電圧を供給されても動作しない。そのため，ＣＭＯＳ回路には，直列に接続された複数の太陽電池の電源電圧が供給される。

一方，ゲートとウェルを接続させて，見かけ上閾値Ｖｔｈが低いような動作が可能なＤＴＭＯＳトランジスタは極低電圧で高速に動作することができ，その消費電力は低い。そのため，ＤＴＭＯＳトランジスタを有するＤＴＭＯＳ回路は，極低電圧の電源電圧でも動作が可能である。

特開２００３−７８３６１号公報 特開２０１１−１９８３５２号公報

ＣＭＯＳアナログ回路入門 谷口 研二著 ＣＱ出版 ２００５年１月１日発行

しかしながら，環境発電の出力は天候等の自然条件によって大きく変動し得る。つまり，環境発電の出力を電源電圧とすると，電源電圧も大きく変動する可能性がある。しかも，この変動は予測が困難なものである。

ＤＴＭＯＳ回路に供給される電源電圧が高くなると，ＤＴＭＯＳトランジスタのゲート電圧の上昇とともにウェルの電圧も上昇する。その結果，ソース領域と基板或いはウェル領域間のＰＮ接合が順バイアスとなりリーク電流が増加するため，発電した電力を有効に活用することができない上，リーク電流のために，最悪，デバイスの破壊につながる可能性がある。

そこで，本発明の目的は，電源電圧に応じて所望の出力電圧を生成する電圧生成回路を提供することとする。

電圧生成回路の第１の側面は，
入力端子に入力された電源電圧から出力端子に所望の出力電圧を生成する電圧生成回路において，
前記入力端子と前記出力端子との間に互いに並列に設けられる第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと，
前記電源電圧に応じて，前記第１のＰＭＯＳトランジスタのゲート電圧及び前記第１のＮＭＯＳトランジスタのゲート電圧を制御し，前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタを導通状態又は非導通状態にする電源電圧検出回路とを有し，
前記電源電圧検出回路は，
前記電源電圧が第１の電圧範囲内にある場合，前記第１のＰＭＯＳトランジスタのゲート電圧を，前記第１のＰＭＯＳトランジスタを導通状態にする電圧にし，前記第１のＮＭＯＳトランジスタのゲート電圧を，前記第１のＮＭＯＳトランジスタを非導通状態にする電圧にし，
前記電源電圧が前記第１の電圧範囲より高い電圧である場合，前記第１のＰＭＯＳトランジスタのゲート電圧を，前記第１のＰＭＯＳトランジスタを非導通状態にする電圧にし，前記第１のＮＭＯＳトランジスタのゲート電圧を，前記第１のＮＭＯＳトランジスタを導通状態にする電圧にする。

電圧生成回路第１の側面によれば，電源電圧に応じて所望の出力電圧を生成することができる。

第１の実施の形態における電圧生成回路を示す図である。 第1の実施の形態における電圧生成回路の出力電圧Ｖ１５の一例を示す図である。 第２の実施の形態における電圧生成回路を示す図である。 第２の実施の形態における電圧生成回路の出力電圧Ｖ２８及びＶ３０の一例を示す図である。 第２の実施の形態におけるＤＴＭＯＳ回路が有するリングオシレータの一例を示す図である。 第３の実施の形態における電圧生成回路を示す図である。 第３の実施の形態における電圧生成回路の出力電圧Ｖ５９及びＶ６０の一例を示す図である。 第４の実施の形態における電圧生成回路を示す図である。 第４の実施の形態における電圧生成回路の出力電圧Ｖ７９及びＶ８０の一例を示す図である。 第４の実施の形態における，ディプレッション型トランジスタを使用した電圧生成回路の出力電圧Ｖ７９及びＶ８０の一例を示す図である。 第５の実施の形態における電圧生成回路を示す図である。 第５の実施の形態におけるバイアス回路を示す図である。 第５の実施の形態における電圧生成回路の出力電圧Ｖ９６の一例を示す図である。

以下，図面を用いて本発明の実施の形態について説明する。

［第１の実施の形態］
図１は，第１の実施の形態における電圧生成回路を示す図である。図１に示す電圧生成回路１０は，電源電圧Ｖｓｏｌａｒと電源電圧Ｖｓｏｌａｒを供給されるＤＴＭＯＳ回路１６との間に設けられたＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０と，電源電圧Ｖｓｏｌａｒに応じてＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０を制御する電源電圧検出回路１２とを有する。また，電圧生成回路１０は，電源電圧Ｖｓｏｌａｒに応じてノード１５の電圧Ｖ１５を出力してＤＴＭＯＳ回路１６に供給する。

電源電圧検出回路１２は比較器Ｃ１０を有する。比較器Ｃ１０には，抵抗Ｒ１０とＲ１１の接続ノード１３の電圧Ｖ１３と，抵抗Ｒ１２とダイオードＤ１０の接続ノード１４の電圧Ｖ１４とが入力され，抵抗Ｒ１３が出力端に接続されている。

入力端子１１には，環境発電装置，例えば太陽光発電装置Ｅ１の出力である電源電圧Ｖｓｏｌａｒが入力される。太陽光発電装置Ｅ１は，図示しないが太陽電池セルと充電用コンデンサとを有し，発電した電力を充電用コンデンサに充電し，電源電圧Ｖｓｏｌａｒを出力する。

電源電圧Ｖｓｏｌａｒは，天候等の自然条件や太陽電池セルの複数の使用により，極低電圧から高電圧の間（例えば０．３ｖ〜５．５ｖ）を変動する性質を有するものとする。ここで，ＤＴＭＯＳ回路１６が有するＤＴＭＯＳトランジスタのように０．３ｖ程度の極低電圧を供給されても動作するトランジスタが正常動作可能な電圧の範囲を極低電圧範囲（第１の電圧範囲）と呼ぶこととする。第１の実施の形態では，ＤＴＭＯＳトランジスタにおけるウェル領域と基板領域間のリーク電流が増大し始める電圧０．９ｖを極低電圧範囲の上限電圧Ｖｂ１とし，０．９ｖ未満を極低電圧範囲とする。なお，極低電圧範囲の上限電圧Ｖｂ１はこれに限らず，ＤＴＭＯＳトランジスタが正常に動作可能である０．９ｖ未満の任意の電圧値でも良い。

抵抗Ｒ１０とＲ１１は，入力端子１１と基準電源ＧＮＤとの間で直列に接続される。また，抵抗Ｒ１２とダイオードＤ１０も同様に入力端子１１と基準電源ＧＮＤとの間で直列に接続される。

ダイオードＤ１０は，順方向電圧Ｖｆを有する。電源電圧ＶｓｏｌａｒがＶｆよりも低い場合，ノード１４の電圧Ｖ１４は電源電圧Ｖｓｏｌａｒであるが，電源電圧ＶｓｏｌａｒがＶｆ以上である場合ノード１４の電圧Ｖ１４はＶｆにクランプされる。

第１の実施の形態では，電源電圧Ｖｓｏｌａｒが極低電圧範囲にある場合ノード１３の電圧Ｖ１３＜ノード１４の電圧Ｖ１４となり，電源電圧Ｖｓｏｌａｒが極低電圧範囲以上である場合ノード１３の電圧Ｖ１３≧ノード１４の電圧Ｖ１４となるよう，抵抗Ｒ１０〜Ｒ１２，ダイオードＤ１０が設計されている。

電源電圧Ｖｓｏｌａｒを電源として供給される比較器Ｃ１０は，電圧Ｖ１３及びＶ１４に基づいて，ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のゲート電圧を制御する。

例えば，電源電圧Ｖｓｏｌａｒが極低電圧の低い電圧では，接続ノード１３の電圧Ｖ１３が接続ノード１４の電圧Ｖ１４よりも低く，比較器Ｃ１０はＬレベルを出力し，ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のゲート電圧を基準電源ＧＮＤと等しくする。電源電圧Ｖｓｏｌａｒが上昇すると，接続ノード１３の電圧Ｖ１３が接続ノード１４の電圧Ｖ１４よりも高くなり，比較器Ｃ１０はＨレベルを出力し，ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のゲート電圧を電源電圧Ｖｓｏｌａｒと等しくする。

抵抗Ｒ１３は，電源電圧Ｖｓｏｌａｒが低いために比較器Ｃ１０が動作しないときに，ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のゲート電圧を基準電源ＧＮＤと等しくするためのプルダウン抵抗である。

ＤＴＭＯＳ回路１６は，極低電圧でも動作可能なＤＴＭＯＳトランジスタを有する回路であり，例えばバンドギャップリファレンス回路やオシレータ等であり，ノード１５の電圧Ｖ１５を供給されて動作する。

ここで，図２を参照して，電圧生成回路１０の動作について説明する。図２は，第1の実施の形態における電圧生成回路の出力電圧Ｖ１５の一例を示す図である。

（１−１） 電源電圧Ｖｓｏｌａｒが極低電圧範囲（Ｖｓｏｌａｒ＜０．９ｖ）にある場合
ノード１３の電圧Ｖ１３はノード１４の電圧Ｖ１４よりも低い。そのため，比較器Ｃ１０がＬレベルを出力し，ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のゲート電圧は基準電源ＧＮＤと等しくなる。これにより，ＰＭＯＳトランジスタＰ１０は導通状態，ＮＭＯＳトランジスタＮ１０は非導通状態となる。その結果，ノード１５の電圧Ｖ１５は極低電圧の電源電圧Ｖｓｏｌａｒになる。すなわち，電源電圧Ｖｓｏｌａｒが極低電圧範囲のとき，ＤＴＭＯＳ回路１６に極低電圧範囲の電圧Ｖ１５が供給される。極低電圧の電圧Ｖ１５を供給されたＤＴＭＯＳ回路１６は正常に動作する。

（１−２） 電源電圧Ｖｓｏｌａｒが極低電圧範囲よりも高い電圧（Ｖｓｏｌａｒ≧０．９ｖ）である場合
ノード１３の電圧Ｖ１３はノード１４の電圧Ｖ１４よりも高い。そのため，比較器Ｃ１０がＨレベルを出力し，ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のゲート電圧は電源電圧Ｖｓｏｌａｒと等しくなる。これにより，ＰＭＯＳトランジスタＰ１０は非導通状態，ＮＭＯＳトランジスタＮ１０は導通状態となる。その結果，ノード１５の電圧Ｖ１５は，ＮＭＯＳトランジスタＮ１０のゲート電圧から，ＮＭＯＳトランジスタＮ１０の閾値電圧Ｖｔｈａと，ＮＭＯＳトランジスタＮ１０のゲート電圧に比例して大きくなるオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈａ−Ｖｏｖａ）になる。

なお、オーバードライブ電圧Ｖｏｖａは
Ｖｏｖａ＝｛（２ＩＤＳ／μ・Ｃｏｘ）・（Ｌ／Ｗ）｝^１／２，
で決まる電圧である。

なお、ＩＤＳはトランジスタに流れるドレイン電流、μは移動度、Ｃｏｘはゲート酸化膜単位容量あたりのキャパシタンス、Ｗはトランジスタ幅、Ｌはトランジスタ長である。さらに、詳細は、非特許文献１のＰ．３９を参照されたい。

ノード１３の電圧Ｖ１３はノード１４の電圧Ｖ１４よりも高い。そのため，比較器Ｃ１０がＨレベルを出力し，ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のゲート電圧は電源電圧Ｖｓｏｌａｒと等しくなる。これにより，ＰＭＯＳトランジスタＰ１０は非導通状態，ＮＭＯＳトランジスタＮ１０は導通状態となる。その結果，ノード１５の電圧Ｖ１５は，ＮＭＯＳトランジスタＮ１０のゲート電圧から，ＮＭＯＳトランジスタＮ１０の閾値電圧Ｖｔｈａと，ＮＭＯＳトランジスタＮ１０のゲート電圧に比例して大きくなるオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈａ−Ｖｏｖａ）になる。

例えば，電源電圧Ｖｓｏｌａｒを低電圧範囲の電圧０．９ｖ，ＮＭＯＳトランジスタＮ１０の閾値電圧Ｖｔｈａを０．４ｖ，オーバードライブ電圧Ｖｏｖａを０．１ｖとすると，ノードＮ１４の電圧Ｖ１５は極低電圧範囲の電圧０．４ｖとなる。つまり，ＤＴＭＯＳ回路１６には極低電圧０．４ｖが供給され，ＤＴＭＯＳ回路１６は正常に動作する。

また，電源電圧Ｖｓｏｌａｒが１．４ｖとなると，ＮＭＯＳトランジスタＮ１０の閾値電圧Ｖｔｈａは同様に０．４ｖ，ただしオーバードライブ電圧Ｖｏｖａは０．２ｖと高くなる。その結果，ノードＮ１４の電圧Ｖ１５は極低電圧範囲の電圧０．８ｖとなる。つまり，ＤＴＭＯＳ回路１６には極低電圧範囲内の０．８ｖが供給され，ＤＴＭＯＳ回路１６は正常に動作する。

このように，ＤＴＭＯＳ回路１６に供給される電圧は，電源電圧Ｖｓｏｌａｒよりも閾値電圧Ｖｔｈａとオーバードライブ電圧Ｖｏｖａとだけ低い。これにより，上記例のように，電源電圧Ｖｓｏｌａｒが極低電圧範囲の上限電圧Ｖｂ１（＝０．９ｖ）以上であっても，ＤＴＭＯＳ回路１６に供給される電圧が極低電圧範囲の電圧となるような，電源電圧Ｖｓｏｌａｒの電圧範囲が存在する。この電圧範囲（例えば０．９ｖ≦Ｖｓｏｌａｒ＜１．８ｖ）を低電圧範囲と呼ぶこととする。

つまり，第１の実施の形態では，電源電圧Ｖｓｏｌａｒが極低電圧範囲又は低電圧範囲にある場合，ＤＴＭＯＳ回路１６には極低電圧範囲の電圧が供給される。そして，電源電圧Ｖｓｏｌａｒが低電圧範囲の上限電圧Ｖｂ２以上である場合には，ＤＴＭＯＳ回路１６には極低電圧範囲の上限電圧Ｖｂ１（＝０．９ｖ）以上の電圧Ｖ１５が供給される。

［第２の実施の形態］
図１の電圧生成回路１０では，電源電圧Ｖｓｏｌａｒが低電圧範囲の上限電圧Ｖｂ２以上である場合，ＤＴＭＯＳ回路１６に極低電圧範囲の上限電圧Ｖｂ１（＝０．９ｖ）以上の電圧Ｖ１５が供給されると，ＤＴＭＯＳ回路１６は動作するもののＤＴＭＯＳトランジスタのウェル領域と基板領域間のＰＮ接合がオンしてリーク電流が増大してしまう。

そこで第２の実施の形態では，後述する図２の電圧生成回路２０によって，電源電圧Ｖｓｏｌａｒが低電圧範囲の上限電圧Ｖｂ２以上である場合には，ＤＴＭＯＳ回路３１への電圧供給を停止し，ＤＴＭＯＳ回路３１でのリーク電流の発生を防止する。その代わりに，電源電圧Ｖｓｏｌａｒが低電圧範囲の上限電圧Ｖｂ２以上である場合には，電圧生成回路２０は，１．８ｖ程度で動作するような通常のＣＭＯＳ回路３２へ電圧供給を行う。これにより，ＣＭＯＳ回路３２がＤＴＭＯＳ回路３１に代わって動作する。

図３は，第２の実施の形態における電圧生成回路を示す図である。図３に示す電圧生成回路２０は，ＤＴＭＯＳ回路３１に対して電源としてノード３０の電圧Ｖ３０を供給し，ＣＭＯＳ回路３２に対して動作制御用にノード２８の電圧Ｖ２８を供給する。なお，ＤＴＭＯＳ回路３１は，バンドギャップリファレンス回路や後述する図５に示すオシレータ等，ＤＴＭＯＳトランジスタを有する回路である。また，ＣＭＯＳ回路３２は，ＡＤコンバータ，ＤＡコンバータ，ＤＣ−ＤＣコンバータ等，ＣＭＯＳトランジスタを有し，１．８ｖ程度以上の電源Ｖｓｏｌａｒを供給され，かつノード２８からＨレベルの電圧Ｖ２８を供給されると動作をする回路である。

電圧生成回路２０は，太陽光発電装置Ｅ２の出力である電源電圧ＶｓｏｌａｒとＤＴＭＯＳ３１回路との間に設けられたＰＭＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２０と，電源電圧ＶｓｏｌａｒとＰＭＯＳトランジスタＰ２０との間に設けられたＰＭＯＳトランジスタＰ２１と，電源電圧Ｖｓｏｌａｒに応じてＰＭＯＳトランジスタＰ２０，Ｐ２１及びＮＭＯＳトランジスタＮ２０を制御する電源電圧検出回路２２とを有する。

電源電圧検出回路２２は，電源電圧Ｖｓｏｌａｒを電源として供給される比較器Ｃ２０及びＣ２１を有する。

比較器Ｃ２０には，抵抗Ｒ２１とＲ２２の接続ノード２４の電圧Ｖ２４と，抵抗Ｒ２３とダイオードＤ２０の接続ノード２５の電圧Ｖ２５とが入力され，プルダウン抵抗Ｒ２４が出力端２６に接続されている。また，比較器Ｃ２０の出力電圧Ｖ２６は，ＰＭＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２０のゲートに供給される。

比較器Ｃ２１には，抵抗Ｒ２０とＲ２１の接続ノード２３の電圧Ｖ２３と，抵抗Ｒ２５とダイオードＤ２１の接続ノード２７の電圧Ｖ２７とが入力され，プルダウン抵抗Ｒ２６が出力端２８に接続されている。また，比較器２１の出力電圧Ｖ２８は，ＰＭＯＳトランジスタＰ２１のゲートに供給されると共にＣＭＯＳ回路３２にも供給される。

抵抗Ｒ２０〜Ｒ２２は，入力端子２１と基準電源ＧＮＤとの間で直列に接続される。また，抵抗ＲＲ２３とダイオードＤ２０も同様に入力端子１１と基準電源ＧＮＤとの間で直列に接続される。さらに，抵抗Ｒ２５とダイオードＤ２１，Ｄ２２も同様に入力端子１１と基準電源ＧＮＤとの間で直列に接続される。

ダイオードＤ２０〜Ｄ２２は順方向電圧Ｖｆを有する。電源電圧ＶｓｏｌａｒがＶｆよりも低い場合，ノード２５の電圧Ｖ２５は電源電圧Ｖｓｏｌａｒであるが，電源電圧ＶｓｏｌａｒがＶｆ以上である場合ノード２５の電圧Ｖ２５はＶｆにクランプされる。また，電源電圧Ｖｓｏｌａｒが２Ｖｆよりも低い場合，ノード２７の電圧Ｖ２７は電源電圧Ｖｓｏｌａｒであるが，電源電圧Ｖｓｏｌａｒが２Ｖｆ以上である場合ノード２７の電圧Ｖ２７は２Ｖｆにクランプされる。

第２の実施の形態では，抵抗Ｒ２０〜Ｒ２３，Ｒ２５及びダイオードＤ２０〜Ｄ２２は，電源電圧Ｖｓｏｌａｒに応じて次の４つの条件を満たすように設計されている。

第１の条件は，電源電圧Ｖｓｏｌａｒが極低電圧範囲にある場合，ノード２４の電圧Ｖ２４＜ノード２５の電圧Ｖ２５となることである。

第２の条件は，電源電圧Ｖｓｏｌａｒが極低電圧範囲より高い場合，ノード２４の電圧Ｖ２４≧ノード２５の電圧Ｖ２５となることである。

第３の条件は，電源電圧Ｖｓｏｌａｒが極低電圧範囲又は低電圧範囲にある場合，ノード２３の電圧Ｖ２３＜ノード２７の電圧Ｖ２７となることである。

第４の条件は，電源電圧Ｖｓｏｌａｒが低電圧範囲より高い場合，ノード２３の電圧Ｖ２３≧ノード２７の電圧Ｖ２７となることである。

そのため，電源電圧Ｖｓｏｌａｒが極低電圧範囲にある場合，比較器Ｃ２０，Ｃ２１の出力は共にＬレベルとなる。また，電源電圧Ｖｓｏｌａｒが低電圧範囲にある場合，比較器Ｃ２０の出力はＨレベル，Ｃ２１の出力はＬレベルとなり，電源電圧Ｖｓｏｌａｒが低電圧範囲よりも高い場合，比較器Ｃ２０，Ｃ２１の出力は共にＨレベルとなる。

ここで，図４を参照して，電圧生成回路２０の動作について説明する。図４は，第２の実施の形態における電圧生成回路の出力電圧Ｖ２８及びＶ３０の一例を示す図である。図４では，極低電圧範囲の上限電圧Ｖｂ１を第１の実施の形態と同様に０．９ｖとし，低電圧範囲の上限電圧Ｖｂ２を通常のＣＭＯＳ回路３１が動作可能な１．８ｖとする。

（２−１） 電源電圧Ｖｓｏｌａｒが極低電圧範囲にある場合（Ｖｓｏｌａｒ＜０．９ｖ）
ノード２３の電圧Ｖ２３はノード２７の電圧Ｖ２７よりも低いため，比較器Ｃ２１の出力電圧Ｖ２８は基準電源ＧＮＤとになる。これにより，ＰＭＯＳトランジスタＰ２１は導通状態となる。また，この場合，基準電源ＧＮＤと等しい出力電圧Ｖ２８を供給されるＣＭＯＳ回路３２は動作しない。

一方，ノード２４の電圧Ｖ２４はノード２５の電圧Ｖ２５よりも低い。そのため，比較器Ｃ２０の出力電圧Ｖ２６は基準電源ＧＮＤとになる。これにより，ＰＭＯＳトランジスタＰ２０は導通状態，ＮＭＯＳトランジスタＮ２０は非導通状態となる。これは，第１の実施の形態における極低電圧範囲での電圧生成回路の動作と同様である。

したがって，電源電圧Ｖｓｏｌａｒが極低電圧範囲にある場合，ＰＭＯＳトランジスタＰ２０，Ｐ２１がオンするためノード３０の電圧Ｖ３０は極低電圧の電源電圧Ｖｓｏｌａｒとほぼ等しくなる。すなわち，ＤＴＭＯＳ回路３１に極低電圧範囲の電圧Ｖ３０が供給される。極低電圧範囲の電圧Ｖ３０を供給されたＤＴＭＯＳ回路３１は動作する。

（２−２） 電源電圧Ｖｓｏｌａｒが低電圧範囲にある場合（０．９ｖ≦Ｖｓｏｌａｒ＜１．８ｖ）
電源電圧Ｖｓｏｌａｒが極低電圧範囲の場合と同様，ノード２３の電圧Ｖ２３はノード２７の電圧Ｖ２７よりも低いため，比較器Ｃ２１の出力電圧Ｖ２８は基準電源ＧＮＤとなる。よって，ＰＭＯＳトランジスタＰ２１は導通状態となる。また，ＣＭＯＳ回路３２は動作しない。

一方，ノード２４の電圧Ｖ２４はノード２５の電圧Ｖ２５よりも高い。そのため，比較器Ｃ２０の出力電圧Ｖ２６は電源電圧Ｖｓｏｌａｒになる。これにより，ＰＭＯＳトランジスタＰ１０は非導通状態，ＮＭＯＳトランジスタＮ１０は導通状態となる。これは，第１の実施の形態における極低電圧範囲での電圧生成回路の動作と同様である。

したがって，電源電圧Ｖｓｏｌａｒが低電圧範囲にある場合，ノード３０の電圧Ｖ３０は，電源電圧ＶｓｏｌａｒよりもＮＭＯＳトランジスタＮ２０の閾値電圧Ｖｔｈａとオーバードライブ電圧Ｖｏｖａとだけ低い，極低電圧範囲の電圧となる。極低電圧範囲の電圧Ｖ３０を供給されたＤＴＭＯＳ回路３１は正常に動作する。

（２−３） 電源電圧Ｖｓｏｌａｒが低電圧範囲よりも高い電圧である場合（Ｖｓｏｌａｒ≧１．８ｖ）
ノード２３の電圧Ｖ２３はノード２７の電圧Ｖ２７よりも高いため，比較器Ｃ２１の出力電圧Ｖ２８は電源電圧Ｖｓｏｌａｒと等しくＨレベルとなる。これにより，ＰＭＯＳトランジスタＰ２１は非導通状態となる。また，ＣＭＯＳ回路３２には，１．８ｖ以上の電源電圧Ｖｓｏｌａｒ及びＨレベルの電圧Ｖ２８が供給され動作する。さらに，ＰＭＯＳトランジスタＰ２１が非導通になることで，ＤＴＭＯＳ回路３１には極低電圧範囲よりも高い電圧（０．９ｖ以上）が供給されないため，ＤＴＭＯＳ回路３１でのリーク電流の発生を防止することができる。

このように，第２の実施の形態では，電源電圧Ｖｓｏｌａｒが極低電圧範囲又は低電圧範囲にある場合（例えば図４のように１．８ｖ未満の場合），電圧生成回路２０はＤＴＭＯＳ回路３１に極低電圧範囲の電圧Ｖ３０を供給してＤＴＭＯＳ回路３１を動作させることができる。さらに，電源電圧Ｖｓｏｌａｒが上昇して低電圧範囲よりも高い電圧になった場合（例えば図４のように１．８ｖ以上の場合），電圧生成回路２０は，ＤＴＭＯＳ回路３１への電圧供給を止める。そして，電圧生成回路２０は，電圧供給先をＤＴＭＯＳ回路３１からＣＭＯＳ回路３２に切り替えてＣＭＯＳ回路３２を動作させることで，太陽光発電装置Ｅ２で生成された電力を有効に利用することができる。

しかしながら，電圧生成回路２０では，ＤＴＭＯＳ回路３１が動作しているときに，ＤＴＭＯＳ回路３１の動作に一時的に大電流の消費が発生すると，ノード３０の電圧Ｖ３０が急激に低下してしまいＣＭＯＳ回路３１の動作が止まる可能性がある。図５に示すリングオシレータを例に説明する。

図５は，第２の実施の形態におけるＤＴＭＯＳ回路が有するリングオシレータの一例を示す図である。図５のリングオシレータ４０は，３つのインバータ４１，４２，４３を有する。

インバータ４１は，ＰＭＯＳトランジスタのゲートとウェルを接続させたＤＴＭＯＳトランジスタＰＤ１とＮＭＯＳトランジスタのゲートとウェルを接続させたＤＴＭＯＳトランジスタＮＤ１とを有する。ＤＴＭＯＳトランジスタＰＤ１及びＮＤ１は，電圧生成回路２０のノード３０の電圧Ｖ３０と基準電源との間に直列に接続されている。インバータ４２，４３もインバータ４１と同様に，それぞれ２つのＤＴＭＯＳトランジスタを有する。

ＤＴＭＯＳトランジスタＰＤ１及びＮＤ１のゲートには，入力端子４４から入力電圧ＶＩＮが供給される。インバータ４１の出力端子４５の電圧Ｖ４５は，ＤＴＭＯＳトランジスタＰＤ２及びＮＤ２のゲートに供給される。また，インバータ４２の出力端子４６の電圧Ｖ４６は，ＤＴＭＯＳトランジスタＰＤ３及びＮＤ３のゲートに供給される。そして，インバータ４３の出力端子４７の電圧Ｖ４７は，出力端子４８から出力電圧ＶＯＵＴとして出力するとともに，ＤＴＭＯＳトランジスタＰＤ１及びＮＤ１のゲートに供給される。これにより，リングオシレータ４０は発振動作を行う。

上述のように，電圧生成回路２０のＰＭＯＳトランジスタＰ２０及びＰ２１が導通状態になっているとき，又はＰＭＯＳトランジスタＰ２１及びＮＭＯSトランジスタＮ２０がともに導通状態になっているとき，オシレータ４０に極低電圧範囲の電圧Ｖ３０が供給される。そして，オシレータ４０のインバータ４１〜４３では，ＤＴＭＯＳトランジスタのスイッチング動作が行われる。

しかしながら，インバータ４１〜４３のスイッチング動作時に貫通電流を消費することがある。これによって，電圧生成回路２０のノード３０には一時的に大電流が流れ，ノード３０の電圧Ｖ３０が低下してしまい，各インバータが反転動作不能となり発振動作が一時的に停止し，発振周波数のばらつきやジッターが発生する。

そこで第３の実施の形態では，後述する図６の電圧生成回路５０によって，ＤＴＭＯＳ回路への安定した電圧供給を可能にする。

［第３の実施の形態］
図６は，第３の実施の形態における電圧生成回路を示す図である。図６に示す電圧生成回路５０は，ＤＴＭＯＳ回路６１，ＣＭＯＳ回路６２に対して，それぞれノード６０の電圧Ｖ６０，電源電圧Ｖｓｏｌａｒを供給する。ＤＴＭＯＳ回路６１，ＣＭＯＳ回路６２は，図３のＤＴＭＯＳ回路３１，ＣＭＯＳ回路３２とそれぞれ同様である。

電圧生成回路５０は，太陽光発電装置Ｅ５の出力である電源電圧ＶｓｏｌａｒとＤＴＭＯＳ５１回路との間に設けられたＰＭＯＳトランジスタＰ５０及びＮＭＯＳトランジスタＮ５０と，電源電圧ＶｓｏｌａｒとトランジスタＰ５０，Ｎ５０との間に設けられたＰＭＯＳトランジスタＰ５１及びＮＭＯＳトランジスタＮ５１と，電源電圧Ｖｓｏｌａｒに応じてトランジスタＰ５０，Ｐ５１，Ｎ５０，Ｎ５１を制御する電源電圧検出回路５２とを有する。なお，ＮＭＯＳトランジスタＮ５１は，ＮＭＯＳトランジスタＮ５０の閾値電圧Ｖｔｈａよりも低い閾値電圧Ｖｔｈｂを有するトランジスタである。

電源電圧検出回路５２は，電源電圧Ｖｓｏｌａｒを電源として供給される比較器Ｃ５０及びＣ５１を有する。

比較器Ｃ５０には，図３の比較器Ｃ２０と同様に，接続ノード５４の電圧Ｖ５４と接続ノード５５の電圧Ｖ５５とが入力され，プルダウン抵抗Ｒ５４が出力端５６に接続されている。また，比較器Ｃ２０の出力電圧Ｖ２６は，ＰＭＯＳトランジスタＰ５０，Ｐ５１及びＮＭＯＳトランジスタＮ５０のゲートに供給される。

比較器Ｃ５１には，図３の比較器Ｃ２１と同様に，接続ノード５３の電圧Ｖ５３と，接続ノード５７の電圧Ｖ５７とが入力され，プルダウン抵抗Ｒ５６が出力端５８に接続されている。また，比較器５１の出力電圧Ｖ５８は，ＣＭＯＳ回路６２に供給される。

抵抗Ｒ５０〜５３，Ｒ５５及びダイオードＤ５０〜Ｄ５２は，図３の抵抗Ｒ２０〜Ｒ２３，Ｒ２５及びダイオードＤ２０〜Ｄ２２とそれぞれ同様に構成されている。ただし，図６では，抵抗Ｒ５３とダイオードＤ５０の接続ノード５５の電圧Ｖ５５が，ＰＭＯＳトランジスタＰ５２を介してＮＭＯＳトランジスタＮ５１のゲートに供給される。このＰＭＯＳトランジスタＰ５２のゲートには，インバータ６３を介して比較器Ｃ５０の出力電圧Ｖ５６が供給される。さらに，ダイオード６３の出力がＮＭＯＳトランジスタＮ５２のゲートに供給される。

また，第３の実施の形態では，抵抗Ｒ５０〜５３，Ｒ５５及びダイオードＤ５０〜Ｄ５２は，図３の抵抗Ｒ２０〜Ｒ２３，Ｒ２５及びダイオードＤ２０〜Ｄ２２とそれぞれ同様に，第２の実施の形態で述べた４つの条件を満たすよう設計されている。

さらに，ダイオードＤ５０は，ＮＭＯＳトランジスタＮ５１の閾値電圧Ｖｔｈｂよりも高い順方向電圧Ｖｆを有するダイオードである。ただし，ＤＴＭＯＳトランジスタにおけるウェル領域と基板領域間のリーク電流が増大し始める電圧０．９ｖ程度の電圧よりも低い順方向電圧Ｖｆを有するダイオードＤ５０が使用されているものとする。さらに，第３の実施の形態では，ダイオードＤ５０の順方向電圧Ｖｆは，極低電圧範囲の上限電圧Ｖｂ１よりも低いものとする。その理由については，後述する。

ここで，図７を参照して，電圧生成回路５０の動作について説明する。図７は，第３の実施の形態における電圧生成回路の出力電圧Ｖ５９及びＶ６０の一例を示す図である。また，図７は，ＮＭＯＳトランジスタＮ５１のゲート電圧Ｖｇ５１と，ＰＭＯＳトランジスタＰ５０，Ｐ５１及びＮＭＯＳトランジスタＮ５０に供給される比較器Ｃ５０の出力電圧Ｖ５６とを併せて示す。なお，図７では，ダイオードＤ５０の順方向電圧Ｖｆを０．８ｖ，極低電圧範囲の上限電圧Ｖｂ１を０．９ｖとし，低電圧範囲の上限電圧Ｖｂ２を第２の実施の形態における図４と同様に１．８ｖとする。

（３−１） 電源電圧Ｖｓｏｌａｒが極低電圧範囲である場合（Ｖｓｏｌａｒ＜Ｖｂ１（０．９ｖ））
ノード５４の電圧Ｖ５４はノード５５の電圧Ｖ５５よりも低いため，比較器Ｃ５０の出力はＬレベル（基準電源ＧＮＤ）となる。

そのため，ＰＭＯＳトランジスタＰ５２のゲートにＨレベル（電源電圧Ｖｓｏｌａｒ）が供給されて，ＰＭＯＳトランジスタＰ５２はオフする。また，ＮＭＯＳトランジスタＮ５２のゲートにはＨレベル（電源電圧Ｖｓｏｌａｒ）が供給されて，ＰＭＯＳトランジスタＰ５２はオンする。

そして，ＮＭＯＳトランジスタＮ５１のゲート電圧Ｖｇ５１はＬレベルの基準電源ＧＮＤとなるため，ＮＭＯＳトランジスタＮ５１は非導通状態となる。

また，トランジスタＰ５０，Ｐ５１，Ｎ５０のゲートには，Ｌレベルの基準電源ＧＮＤが供給される。これにより，ＰＭＯＳトランジスタＰ５０，Ｐ５１は導通状態，ＮＭＯＳトランジスタＮ５０は非導通状態となる。したがって，ノード５９，６０の電圧は電源電圧Ｖｓｏｌａｒとなり，ＤＴＭＯＳ回路６１は正常に動作することができる。

一方，ノード５３の電圧Ｖ５３はノード５７の電圧Ｖ５７よりも低いため，比較器Ｃ５１の出力電圧Ｖ５８はＬレベル（基準電源ＧＮＤ）になる。その結果，ＣＭＯＳ回路３２は，基準電源ＧＮＤと等しい出力電圧Ｖ２８をオフ動作の制御信号として伝送されるため，動作しない。

（３−２） 電源電圧Ｖｓｏｌａｒが低電圧範囲である場合（Ｖｂ１（０．９ｖ）≦Ｖｓｏｌａｒ＜Ｖｂ２（１．８ｖ））
電源電圧Ｖｓｏｌａｒが極低電圧範囲の場合と同様，ノード５３の電圧Ｖ５３はノード５７の電圧よりも低いため，比較器Ｃ５１の出力電圧Ｖ５８はＬレベルの基準電源ＧＮＤとなる。また，ＣＭＯＳ回路６２は動作しない。

一方，ノード５４の電圧Ｖ５４はノード５５の電圧Ｖ５５よりも高いため，比較器Ｃ５０の出力はＨレベル（電源電圧Ｖｓｏｌａｒ）となる。これにより，ＰＭＯＳトランジスタＰ５０，Ｐ５１は非導通状態，ＮＭＯＳトランジスタＮ５０は導通状態になる。

さらに，ＰＭＯＳトランジスタＰ５２のゲートにＬレベル（基準電源ＧＮＤ）が供給されて，ＰＭＯＳトランジスタＰ５２はオンする。また，ＮＭＯＳトランジスタＮ５２のゲートにはＬレベル（基準電源ＧＮＤ）が供給されて，ＰＭＯＳトランジスタＰ５２はオフする。そして，ＮＭＯＳトランジスタＮ５１のゲート電圧Ｖｇ５１は閾値電圧Ｖｔｈｂより高いダイオードＶ１０の順方向電圧Ｖｆ（０．８ｖ）となるため，ＮＭＯＳトランジスタＮ５１は導通状態となる。また，ノード５５の電圧Ｖ５５はＶｆにクランプされているため，ＮＭＯＳトランジスタＮ５１のゲート電圧Ｖｇ５１は定電圧Ｖｆとなる。そのため，電源電圧Ｖｓｏｌａｒが低電圧範囲である場合，ＮＭＯＳトランジスタＮ５１のドレイン・ソース間電流Ｉｄは定電流となる。

これにより，ノード５９の電圧Ｖ５９は，ＮＭＯＳトランジスタＮ５１のゲート電圧Ｖｇ５１（＝Ｖｆ）から，ＮＭＯＳトランジスタＮ５１の閾値電圧Ｖｔｈｂと，ＮＭＯＳトランジスタＮ５１のオーバードライフ電圧Ｖｏｖｂとの和だけ低い電圧（＝Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ）になる。さらに，ＮＭＯＳトランジスタＮ５１のゲート電圧は定電圧であるため，ノード５９の電圧Ｖ５９はほぼ一定となる。

前述のとおり，トランジスタＰ５０，Ｐ５１，Ｎ５０のゲートには，比較器Ｃ５０の出力のＨレベルの電源電圧Ｖｓｏｌａｒが供給される。これにより，ＰＭＯＳトランジスタＰ５０，Ｐ５１は非導通状態，ＮＭＯＳトランジスタＮ５１は導通状態となる。

したがって，ノード６０の電圧Ｖ６０は，ＮＭＯＳトランジスタＮ５０のゲート電圧から，ＮＭＯＳトランジスタＮ５０の閾値電圧Ｖｔｈａと，ＮＭＯＳトランジスタＮ５０のオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈａ−Ｖｏｖａ）になり，ノード５９の電圧Ｖ５９より低い電圧でほぼ一定となる。

ここで，オーバードライブ電圧Ｖｏｖａは，ＮＭＯＳトランジスタＮ５０のゲート電圧に比例して大きくなる。したがって，ＮＭＯＳトランジスタＮ５０のゲート電圧Ｖｓｏｌａｒの上昇とともに，オーバードライブ電圧Ｖｏｖａも高くなる。

例えば，電源電圧Ｖｓｏｌａｒを低電圧範囲の電圧０．９ｖ，ＮＭＯＳトランジスタＮ５０の閾値電圧Ｖｔｈａを０．３５ｖ，オーバードライブ電圧Ｖｏｖａを０．１５ｖ，ＮＭＯＳトランジスタＮ５１の閾値電圧Ｖｔｈｂを０．２ｖ，オーバードライブ電圧Ｖｏｖｂを０．１ｖとすると，ノード５９の電圧Ｖ５９は０．５ｖ（＝０．８ｖ−０．２ｖ−０．１ｖ），ノード６０の電圧Ｖ６０は０．４ｖ（＝０．９ｖ−０．３５ｖ−０．１５ｖ）となる。

また，電源電圧Ｖｓｏｌａｒを低電圧範囲の電圧１．４ｖとなると，ＮＭＯＳトランジスタＮ５０の閾値電圧Ｖｔｈａは同様に０．３５ｖ，ただしオーバードライブ電圧Ｖｏｖａは０．６５ｖと高くなり，ＮＭＯＳトランジスタＮ５１の閾値電圧Ｖｔｈｂ，オーバードライブ電圧Ｖｏｖｂはそれぞれ同様に０．２ｖ，０．１ｖとなる。その結果，ノード５９の電圧Ｖ５９は０．５ｖ（＝０．８ｖ−０．２ｖ−０．１ｖ），ノード６０の電圧Ｖ６０は０．４ｖ（＝１．４ｖ−０．３５ｖ−０．６５ｖ）となる。

このようにして，電源電圧Ｖｓｏｌａｒが低電圧範囲の場合，電源電圧Ｖｓｏｌａｒ≧ダイオードＤ５０の順方向電圧Ｖｆ＞ノード５９の電圧Ｖ５９＞ノード６０の電圧Ｖ６０となるため，ＤＴＭＯＳ回路６１には，極低電圧範囲の電圧Ｖ６０が供給される。

さらに，ＮＭＯＳトランジスタＮ５１のドレイン・ソース間電流Ｉｄは定電流であるため，電圧生成回路５０からＤＴＭＯＳ回路６１に供給される電流Ｉ５０は制限されている。これにより，ＤＴＭＯＳ回路６１の消費電流の増加が抑制され，ＤＴＭＯＳ回路６１は正常に動作することができる。

なお，ダイオードＤ５０の順方向電圧Ｖｆを極低電圧範囲の上限電圧Ｖｂ１（０．９ｖ）よりも低い０．８ｖとしている理由は， 以下のとおりである。

ダイオードＤ５０の順方向電圧Ｖｆが極低電圧範囲の上限電圧Ｖｂ１以上とすると，電源電圧Ｖｓｏｌａｒが低電圧範囲以上で，ＮＭＯＳトランジスタＮ５１のゲート電圧Ｖｇ５１が電源電圧Ｖｓｏｌａｒとなってしまい定電圧とならない場合がある。この場合，ＮＭＯＳトランジスタＮ５１のドレイン・ソース間電流Ｉｄは定電流にならず，ＤＴＭＯＳ回路３１に一時的に大電流の消費が発生すると，ノード６０の電圧Ｖ６０が急激に低下してしまいＣＭＯＳ回路３１の動作が止まる可能性がある。

一方，ダイオードＤ５０の順方向電圧Ｖｆを極低電圧範囲の上限電圧Ｖｂ１よりも低いと，電源電圧Ｖｓｏｌａｒが低電圧範囲以上のとき，ノード５５の電圧Ｖ５５が定電圧Ｖｆとなり，ＮＭＯＳトランジスタＮ５１のゲート電圧Ｖｇ５１が定電圧Ｖｆとなる。これにより，ドレイン・ソース間電流Ｉｄは定電流になり，ＤＴＭＯＳ回路６１の消費電流の増加を抑制される。

そのため，第3の実施の形態では，ダイオードＤ５０の順方向電圧Ｖｆを極低電圧範囲の上限電圧Ｖｂ１よりも低いものとしている。

（３−３） 電源電圧Ｖｓｏｌａｒが低電圧範囲よりも高い電圧である場合（Ｖｓｏｌａｒ≧Ｖｂ２（１．８ｖ））
ノード５３の電圧Ｖ５３はノード５７の電圧よりも高いため，比較器Ｃ５１の出力電圧Ｖ５８はＨレベルの電源電圧Ｖｓｏｌａｒとなり，ＣＭＯＳ回路６２は正常に動作する。

一方，ノード５４の電圧Ｖ５４はノード５５の電圧Ｖ５５よりも高いため，比較器Ｃ５０の出力はＨレベル（電源電圧Ｖｓｏｌａｒ）となる。

そのため，電源電圧Ｖｓｏｌａｒが低電圧範囲の場合と同様，ＮＭＯＳトランジスタＮ５１のゲートには，定電圧の順方向電圧Ｖｆ（０．８ｖ）が供給されるため，ＮＭＯＳトランジスタＮ５１は導通状態となる。また，ノード５９の電圧Ｖ５９はほぼ一定となり，ＮＭＯＳトランジスタＮ５１のドレイン・ソース間電流Ｉｄは定電流となる。

トランジスタＰ５０，Ｐ５１，Ｎ５０のゲートには，電源電圧Ｖｓｏｌａｒが低電圧範囲の場合と同様，Ｈレベルの電源電圧Ｖｓｏｌａｒが供給される。これにより，ＰＭＯＳトランジスタＰ５０，Ｐ５１は非導通状態，ＮＭＯＳトランジスタＮ５１は導通状態となる。

ノード６０の電圧Ｖ６０は，ＮＭＯＳトランジスタＮ５０のゲート電圧から，ＮＭＯＳトランジスタＮ５０の閾値電圧Ｖｔｈａと，ＮＭＯＳトランジスタＮ５０のゲート電圧に比例して大きくなるオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈａ−Ｖｏｖａ）になる。したがって，ノード６０の電圧Ｖ６０はほぼ一定である。しかし，電源電圧Ｖｓｏｌａｒが高い電圧になるに従いオーバードライブ電圧Ｖｏｖａが飽和するので，ノード６０の電圧Ｖ６０は徐々に高くなりノード５９の電圧Ｖ５９近傍で収束する。つまり，図７において，電源電圧Ｖｓｏｌａｒが低電圧範囲の上限電圧Ｖｂ２以上において，電圧Ｖ６０が電圧Ｖ５９に近づいている。

このように，電源電圧Ｖｓｏｌａｒが低電圧範囲よりも高い電圧の場合（Ｖｓｏｌａｒ≧１．８ｖ）でも，ＤＴＭＯＳ回路６１は，極低電圧範囲の電圧Ｖ６０と定電流が供給され，正常に動作することができる。この場合，ＣＭＯＳ回路６２及びＤＴＭＯＳ回路６１がともに動作することができるため，ＣＭＯＳ回路６２は独自にバンドギャップリファレンス回路やオシレータ等を持たずに，ＤＴＭＯＳ回路６１のバンドギャップリファレンス回路やオシレータ等を利用することができる。

［第４の実施の形態］
図８は，第４の実施の形態における電圧生成回路を示す図である。図８の電圧生成回路７０は，図６の電圧生成回路５０のＰＭＯＳトランジスタＰ５１，Ｐ５２，ＮＭＯＳトランジスタＮ５２及びインバータ６３を除いた回路である。

ＮＭＯＳトランジスタＮ７１のゲートには，ノード７５の電圧Ｖ７５が供給されている。したがって，電源電圧ＶｓｏｌａｒがダイオードＤ７０の順方向電圧Ｖｆよりも低い場合には，ＮＭＯＳトランジスタＮ７１のゲートには電源電圧Ｖｓｏｌａｒが供給される。また，電源電圧ＶｓｏｌａｒがダイオードＤ７０の順方向電圧Ｖｆよりも高い場合には，ノード７５の電圧Ｖ７５は順方向電圧Ｖｆにクランプされるため，ＮＭＯＳトランジスタＮ７１のゲートには順方向電圧Ｖｆが供給される。但し，ＮＭＯＳトランジスタＮ７１は，閾値電圧Ｖｔｈｂが低くてもよいが，閾値電圧Ｖｔｈｂが例えば−０．２ｖとなるディプレッション型であると，なお望ましい。

図９を参照して，電圧生成回路７０の動作について説明する。図９は，第４の実施の形態における電圧生成回路の出力電圧Ｖ７９及びＶ８０の一例を示す図である。なお，図９では，極低電圧範囲の上限電圧Ｖｂ１をＤＴＭＯＳトランジスタにおけるウェル領域と基板領域間のリーク電流が増大し始める電圧０．９ｖ，低電圧範囲の上限電圧Ｖｂ２を第２の実施の形態における図４と同様に１．８ｖとする。さらに，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂを０．２ｖ，ダイオードＤ７０の順方向電圧Ｖｆを極低電圧範囲の上限電圧Ｖｂ１よりも低い０．８ｖとする。

（４−１） 電源電圧Ｖｓｏｌａｒが極低電圧範囲である場合（Ｖｓｏｌａｒ＜Ｖｂ１（０．９ｖ））
ノード７３の電圧Ｖ７３はノード７７の電圧Ｖ７７よりも低いため，比較器Ｃ７１の出力はＬレベル（基準電源ＧＮＤ）となる。そのため，ＣＭＯＳ回路８２は動作しない。また，ノード５４の電圧Ｖ５４はノード５５の電圧Ｖ５５よりも低いため，比較器Ｃ７０の出力はＬレベルの基準電源ＧＮＤとなる。そして，トランジスタＰ７０,Ｎ７０のゲートには，比較器Ｃ７０からＬレベルの基準電源ＧＮＤが供給される。

（４−１−１） 電源電圧ＶｓｏｌａｒがＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂよりも低い場合には（Ｖｓｏｌａｒ＜Ｖｔｈｂ（０．２ｖ）），ＮＭＯＳトランジスタＮ７１は非導通状態となる。そのため，ＤＴＭＯＳ回路８１には電圧が供給されず，ＤＴＭＯＳ回路８１は動作しない。

（４−１−２） 電源電圧ＶｓｏｌａｒがＮＭＯＳトランジスタＮ７１の閾値電圧ＶｔｈｂとダイオードＤ７０の順方向電圧Ｖｆの間にある場合には（Ｖｔｈｂ（０．２ｖ）≦Ｖｓｏｌａｒ＜Ｖｆ（０．８ｖ）），ゲートに電源電圧Ｖｓｏｌａｒを供給されたＮＭＯＳトランジスタＮ７１は導通状態となる。

したがって，ノード７９の電圧Ｖ７９は，ＮＭＯＳトランジスタＮ７１のゲート電圧から，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂと，ＮＭＯＳトランジスタＮ７１のオーバードライブ電圧Ｖｏｖｂとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈｂ−Ｖｏｖｂ）になる。また，ゲートにＬレベルの基準電源ＧＮＤを供給されるＰＭＯＳトランジスタＰ７０は導通状態となるため，ノード８０の電圧Ｖ８０も電圧Ｖ７９と等しくなる。その結果，ＤＴＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０が供給され，ＤＴＭＯＳ回路８１は正常に動作する。

（４−１−３） 電源電圧ＶｓｏｌａｒがダイオードＤ７０の順方向電圧Ｖｆよりも高い場合（Ｖｆ（０．８ｖ）≦Ｖｓｏｌａｒ＜Ｖｂ１（０．９ｖ）），ＮＭＯＳトランジスタＮ７１はゲートに定電圧Ｖｆ（０．８ｖ）を供給され導通状態となる。

したがって，ノード７９の電圧Ｖ７９は，ＮＭＯＳトランジスタＮ７１のゲート電圧から，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂ（０．２ｖ）と，ＮＭＯＳトランジスタＮ７１のオーバードライブ電圧Ｖｏｖｂ（０．１ｖ）との和だけ低い電圧（＝Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ（０．５ｖ））でほぼ一定となる。さらに，ＮＭＯＳトランジスタＮ７１のゲート電圧は定電圧Ｖｆのため，ＮＭＯＳトランジスタＮ７１のドレイン・ソース間電流Ｉｄは定電流となる。

ＰＭＯＳトランジスタＰ７０は導通状態を維持するため，ノード８０の電圧Ｖ８０は電圧Ｖ７９とほぼ等しくなる。その結果，ＤＴＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０が供給される。さらに，ＮＭＯＳトランジスタＮ７１のドレイン・ソース間電流Ｉｄは定電流であるため，電圧生成回路７０からＤＴＭＯＳ回路７１に供給される電流Ｉ５０は制限されている。

このように，第４の実施の形態では，電源電圧Ｖｓｏｌａｒが順方向電圧Ｖｆ以上の極低電圧範囲である場合でも，ＤＴＭＯＳ回路６１の消費電流の増加が抑制され，ＤＴＭＯＳ回路６１は正常に動作することができる。

（４−２） 電源電圧Ｖｓｏｌａｒが低電圧範囲である場合（Ｖｂ１（０．９ｖ）≦Ｖｓｏｌａｒ＜Ｖｂ２（１．８ｖ））
電源電圧Ｖｓｏｌａｒが極低電圧範囲の場合と同様，ノード７３の電圧Ｖ７３はノード７７の電圧Ｖ７７より低いため，比較器Ｃ７１の出力電圧Ｖ７８はＬレベルの基準電源ＧＮＤとなる。また，ＣＭＯＳ回路８２は動作しない。

一方，ノード７４の電圧Ｖ７４はノード７５の電圧Ｖ７５より高いため，比較器Ｃ７０の出力はＨレベル（電源電圧Ｖｓｏｌａｒ）となる。そのため，ＰＭＯＳトランジスタＰ７０及びＮＭＯＳトランジスタＮ７０のゲートにＨレベルの電源電圧Ｖｓｏｌａｒが供給され，ＰＭＯＳトランジスタＰ７０は非導通状態に，ＮＭＯＳトランジスタＮ７０は導通状態になる。

また，ＮＭＯＳトランジスタＮ７１のゲートには定電圧Ｖｆ（０．８ｖ）が供給されて導通状態になり，ＮＭＯＳトランジスタＮ７１のドレイン・ソース間電流Ｉｄは定電流となる。

これにより，ノード７９の電圧Ｖ７９は，ＮＭＯＳトランジスタＮ７１のゲート電圧から，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂと，ＮＭＯＳトランジスタＮ７１のオーバードライフ電圧Ｖｏｖｂとの和だけ低い電圧（＝Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ）になる。さらに，ＮＭＯＳトランジスタＮ７１のゲート電圧は定電圧Ｖｆであるため，電源電圧Ｖｓｏｌａｒが低電圧範囲である場合，ノード７９の電圧Ｖ７９はほぼ一定となる。

一方，ノード８０の電圧Ｖ８０は，ＮＭＯＳトランジスタＮ７０のゲート電圧から，ＮＭＯＳトランジスタＮ７０の閾値電圧Ｖｔｈａと，ＮＭＯＳトランジスタＮ７０のオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈａ−Ｖｏｖａ）になる。ここで，オーバードライブ電圧ＶｏｖａはＮＭＯＳトランジスタＮ７０のゲート電圧に比例して大きくなる。その結果，ノード７９の電圧Ｖ７９より低い電圧でほぼ一定となる。

このように，電源電圧Ｖｓｏｌａｒが低電圧範囲の場合，電源電圧Ｖｓｏｌａｒ≧ダイオードＤ７０の順方向電圧Ｖｆ＞ノード７９の電圧Ｖ７９＞ノード８０の電圧Ｖ８０となるため，ＤＴＭＯＳ回路８１には，極低電圧範囲の電圧Ｖ８０が供給される。

さらに，ＮＭＯＳトランジスタＮ７１のドレイン・ソース間電流Ｉｄは定電流であるため，電圧生成回路７０からＤＴＭＯＳ回路８１に供給される電流Ｉ７０は制限されている。これにより，ＤＴＭＯＳ回路８１の消費電流の増加が抑制され，ＤＴＭＯＳ回路８１は正常に動作することができる。

（４−３） 電源電圧Ｖｓｏｌａｒが低電圧範囲よりも高い電圧である場合（Ｖｓｏｌａｒ≧１．８ｖ）
ノード７３の電圧Ｖ７３はノード７７の電圧Ｖ７７より高いため，比較器Ｃ７１の出力電圧Ｖ７８はＨレベルの電源電圧Ｖｓｏｌａｒとなる。そのため，ＣＭＯＳ回路８２は正常に動作する。

電源電圧Ｖｓｏｌａｒが低電圧範囲の場合と同様に，ＮＭＯＳトランジスタＮ７１のゲートには，定電圧Ｖｆ（０．８ｖ）が供給されるため，ＮＭＯＳトランジスタＮ７１は導通状態となる。そして，ノード７９の電圧Ｖ７９は，ＮＭＯＳトランジスタＮ７１のゲート電圧から，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂと，ＮＭＯＳトランジスタＮ７１のオーバードライフ電圧Ｖｏｖｂとの和だけ低い電圧（＝Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ）でほぼ一定となる。また，ＮＭＯＳトランジスタＮ７１のドレイン・ソース間電流Ｉｄは定電流となる。

また，ＰＭＯＳトランジスタＰ７０及びＮＭＯＳトランジスタＮ７０のゲートには，電源電圧Ｖｓｏｌａｒが低電圧範囲の場合と同様に，Ｈレベルの電源電圧Ｖｓｏｌａｒが供給される。これにより，ＰＭＯＳトランジスタＰ７０が非導通状態，ＮＭＯＳトランジスタＮ７０が導通状態になる。

ノード８０の電圧Ｖ８０は，ＮＭＯＳトランジスタＮ７０のゲート電圧Ｖｓｏｌａｒから，ＮＭＯＳトランジスタＮ７０の閾値電圧Ｖｔｈａと，ＮＭＯＳトランジスタＮ７０のゲート電圧に比例して大きくなるオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈａ−Ｖｏｖａ）になる。したがって，ノード８０の電圧Ｖ８０はほぼ一定である。しかし，電源電圧Ｖｓｏｌａｒが高い電圧になるに従いオーバードライブ電圧Ｖｏｖａが飽和するので，ノード８０の電圧Ｖ８０は徐々に高くなりノード７９の電圧Ｖ７９近傍で収束する。つまり，図９において，電源電圧Ｖｓｏｌａｒが低電圧範囲の上限電圧Ｖｂ２以上において，電圧Ｖ８０が電圧Ｖ７９に近づいている。

このようにして，ＤＴＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０及び定電流Ｉｄが供給され，ＤＴＭＯＳ回路８１は正常に動作することができる。

以上のように図７と比較すると図９では，電源電圧Ｖｓｏｌａｒが閾値電圧Ｖｔｈｂ以上の場合でないと，ＤＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０が供給されない。しかし，電源電圧Ｖｓｏｌａｒが極低電圧範囲にあり，かつ順方向電圧Ｖｆ以上の場合は，ＮＭＯＳトランジスタＮ７１のゲート電圧が定電圧Ｖｆとなるため，ＤＴＭＯＳ回路８１に供給される電流Ｉ７０は定電流となる。すなわち，図９では，電圧生成回路７０は，図７よりも低い電源電圧ＶｓｏｌａｒでＤＴＭＯＳ回路８１の消費電流の増加を抑制することができる。

なお，第４の実施の形態では，ＮＭＯＳトランジスタＮ７１にディプレッション型のトランジスタを使用してもよい。ＮＭＯＳトランジスタＮ７１にディプレッション型のトランジスタを使用すると，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂが負になる。

ここで，図１０を参照して，ＮＭＯＳトランジスタＮ７１にディプレッション型のトランジスタを使用した場合の，極低電圧範囲での電圧生成回路７０の動作について説明する。図１０は，第４の実施の形態における，ディプレッション型トランジスタを使用した電圧生成回路の出力電圧Ｖ７９及びＶ８０の一例を示す図である。図１０では，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂを−０．２ｖ，オーバードライブ電圧Ｖｏｖｂを０．１ｖ，ダイオードＤ７０の順方向電圧Ｖｆを極低電圧範囲の上限電圧Ｖｂ１よりも低い０．６ｖとし，他の値は図９と同様とする。

ダイオードＤ７０の順方向電圧Ｖｆを図９の０．８ｖよりも低い０．６ｖとしているのは，順方向電圧Ｖｆが高いと，ディプレッション型ＮＭＯＳトランジスタＮ７１のゲートに定電圧Ｖｆが供給された場合，閾値電圧Ｖｔｈｂが負であるためにノード７９の電圧Ｖ７９及びノード８０の電圧Ｖ８０が極低電圧範囲より高い電圧になり得るからである。

（４−４） 電源電圧Ｖｓｏｌａｒが極低電圧範囲である場合（Ｖｓｏｌａｒ＜Ｖｂ１（０．９ｖ））
比較器Ｃ７１の出力は，上述の（４−１）と同様に，Ｌレベル（基準電源ＧＮＤ）となる。そのため，ＣＭＯＳ回路８２は動作しない。また，トランジスタＰ７０,Ｎ７０のゲートには，上述の（４−１）と同様に，比較器Ｃ７０からＬレベルの基準電源ＧＮＤが供給される。

（４−４−１） 電源電圧Ｖｓｏｌａｒが，ダイオードＤ７０の順方向電圧Ｖｆ（０．６ｖ）よりも低い場合（Ｖｓｏｌａｒ＜Ｖｆ（０．６ｖ））
ディプレッション型ＮＭＯＳトランジスタＮ７１のゲートには電源電圧Ｖｓｏｌａｒが供給され，ディプレッション型ＮＭＯＳトランジスタＮ７１は導通状態になる。

一方，ＰＭＯＳトランジスタＰ７０及びＮＭＯＳトランジスタＮ７０のゲートにはＬレベルの基準電源ＧＮＤが供給され，ＰＭＯＳトランジスタＰ７０は導通状態，ＮＭＯＳトランジスタＮ７０は非導通状態となる。

したがって，ノード７９の電圧Ｖ７９及びノード８０の電圧Ｖ８０は共に電源電圧Ｖｓｏｌａｒとなる。その結果，ＤＴＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０が供給され，ＤＴＭＯＳ回路８１は正常に動作する。

このようにＮＭＯＳトランジスタＮ７１をディプレッション型にすることで，図９と異なり図１０では，ＤＴＭＯＳ回路８１に供給する電圧Ｖ８０が極低電圧範囲の０ｖ〜Ｖｆ（０．６ｖ）において，電源電圧Ｖｓｏｌａｒとほぼ等しくなり好ましい。

（４−４−２） 電源電圧Ｖｓｏｌａｒが，ダイオードＤ７０の順方向電圧ＶｆからＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂとオーバードライブ電圧Ｖｏｖｂとの和だけ低い電圧よりも低い場合（Ｖｆ（０．６ｖ）≦Ｖｓｏｌａｒ＜Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ（０．７ｖ））
ノード５５の電圧Ｖ５５はＶｆにクランプされているため，ディプレッション型ＮＭＯＳトランジスタＮ７１のゲートには順方向電圧Ｖｆが供給される。これにより，ディプレッション型ＮＭＯＳトランジスタＮ７１は導通状態になる。その結果，ノード７９の電圧Ｖ７９の電圧は，電源電圧Ｖｓｏｌａｒとほぼ等しくなる。

なお，（４−４−３）で後述するように，ディプレッション型ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂは負の値であるため，ノード７９の電圧Ｖ７９がＶ７５（＝Ｖｆ（０．６ｖ））−Ｖｔｈｂ（−０．２ｖ）−Ｖｏｖb（０．１ｖ）＝０．７ｖを超えると電圧Ｎ７１は非導通となる。したがって，電源電圧ＶｓｏｌａｒがＶｆ−Ｖｔｈｂ−Ｖｏｖｂ（０．７ｖ）を超えると，ノード７９の電圧Ｖ７９がＶｆ−Ｖｔｈｂ−Ｖｏｖｂにクランプされる。

一方，ＰＭＯＳトランジスタＰ７０及びＮＭＯＳトランジスタＮ７０のゲートにはＬレベルの基準電源ＧＮＤが供給され，ＰＭＯＳトランジスタＰ７０は導通状態，ＮＭＯＳトランジスタＮ７０は非導通状態となる。

したがって，ノード７９の電圧Ｖ７９及びノード８０の電圧Ｖ８０は共に電源電圧Ｖｓｏｌａｒとなる。その結果，ＤＴＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０が供給され，ＤＴＭＯＳ回路８１は正常に動作する。

（４−４−３） 電源電圧Ｖｓｏｌａｒが，ダイオードＤ７０の順方向電圧ＶｆからＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂとオーバードライブ電圧Ｖｏｖｂとの和だけ低い電圧以上の場合（Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ（０．７ｖ）≦Ｖｓｏｌａｒ＜Ｖｂ１（０．９ｖ））
ノード７５の電圧Ｖ７５はＶｆにクランプされているため，ディプレッション型ＮＭＯＳトランジスタＮ７１のゲートには定電圧Ｖｆが供給され，ディプレッション型ＮＭＯＳトランジスタＮ７１は導通状態になる。そして，ノード７９の電圧Ｖ７９は，ゲート電圧Ｖｆから閾値電圧Ｖｔｈｂとオーバードライブ電圧Ｖｏｖｂとの和を差し引いた電圧（Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ（０．７ｖ））でほぼ一定となる。また，ドレイン・ソース電流は定電流となる。

一方，ＰＭＯＳトランジスタＰ７０のゲートにはＬレベルの基準電源ＧＮＤが供給され，ＰＭＯＳトランジスタＰ７０は導通状態となり，ノード８０の電圧Ｖ８０はノード７９の電圧Ｖ７９とほぼ等しくなる。

したがって，ＤＴＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０（＝Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ（０．７ｖ））が供給される。さらに，ディプレッション型ＮＭＯＳトランジスタＮ７１のドレイン・ソース間電流Ｉｄは定電流であるため，電圧生成回路７０からＤＴＭＯＳ回路８１に供給される電流Ｉ５０は制限されている。その結果，ＤＴＭＯＳ回路８１は正常に動作する。

（４−５） 電源電圧Ｖｓｏｌａｒが低電圧範囲である場合（Ｖｂ１（０．９ｖ）≦ＶｓｏｌａｒＶｂ２（１．８ｖ））
電圧生成回路７０は，上述の（４−２）と同様に動作する。すなわち，ＰＭＯＳトランジスタＰ７０及びＮＭＯＳトランジスタＮ７０のゲートに電源電圧Ｖｓｏｌａｒが供給され，ＰＭＯＳトランジスタＰ７０は非導通状態，ＮＭＯＳトランジスタＮ７０は導通状態となる。また，ＮＭＯＳトランジスタＮ７１のゲートに定電圧Ｖｆが供給され，ＮＭＯＳトランジスタＮ７１は導通状態となる。

これにより，ノード７９の電圧Ｖ７９は，上述の（４−２）と同様，ＮＭＯＳトランジスタＮ７１のゲート電圧から，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂと，ＮＭＯＳトランジスタＮ７１のオーバードライフ電圧Ｖｏｖｂとの和だけ低い電圧（＝Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ）でほぼ一定となる。

また，ノード８０の電圧Ｖ８０は，上述の（４−２）と同様，ＮＭＯＳトランジスタＮ７０のゲート電圧から，ＮＭＯＳトランジスタＮ７０の閾値電圧Ｖｔｈａと，ＮＭＯＳトランジスタＮ７０のオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈａ−Ｖｏｖａ）でほぼ一定となる。

その結果，ＤＴＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０が供給される。さらに，ＮＭＯＳトランジスタＮ７１のドレイン・ソース間電流Ｉｄは定電流であるため，ＤＴＭＯＳ回路８１の消費電流の増加が抑制され，ＤＴＭＯＳ回路８１は正常に動作することができる。

（４−６） 電源電圧Ｖｓｏｌａｒが低電圧範囲より高い電圧である場合（Ｖｓｏｌａｒ≧１．８ｖ）
電圧生成回路７０は，上述の（４−３）と同様に動作する。すなわち，ＰＭＯＳトランジスタＰ７０及びＮＭＯＳトランジスタＮ７０のゲートに電源電圧Ｖｓｏｌａｒが供給され，ＰＭＯＳトランジスタＰ７０は非導通状態，ＮＭＯＳトランジスタＮ７０は導通状態となる。また，ＮＭＯＳトランジスタＮ７１のゲートに定電圧Ｖｆが供給され，ＮＭＯＳトランジスタＮ７１は導通状態となる。

ノード７９の電圧Ｖ７９は，上述の（４−３）と同様，ＮＭＯＳトランジスタＮ７１のゲート電圧から，ＮＭＯＳトランジスタＮ７１の閾値電圧Ｖｔｈｂと，ＮＭＯＳトランジスタＮ７１のオーバードライフ電圧Ｖｏｖｂとの和だけ低い電圧で（＝Ｖｆ−Ｖｔｈｂ−Ｖｏｖｂ）ほぼ一定となる。また，ＮＭＯＳトランジスタＮ７１のドレイン・ソース間電流Ｉｄは定電流となる。

ノード８０の電圧Ｖ８０は，上述の（４−３）と同様，ＮＭＯＳトランジスタＮ７０のゲート電圧から，ＮＭＯＳトランジスタＮ７０の閾値電圧Ｖｔｈａと，ＮＭＯＳトランジスタＮ７０のゲート電圧に比例して大きくなるオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｓｏｌａｒ−Ｖｔｈａ−Ｖｏｖａ）でほぼ一定となる。しかし，電源電圧Ｖｓｏｌａｒが高い電圧になるに従いオーバードライブ電圧Ｖｏｖａが飽和するので，ノード８０の電圧Ｖ８０は徐々に高くなる。

このようにして，電源電圧Ｖｓｏｌａｒが低電圧範囲より高い電圧である場合，ＤＴＭＯＳ回路８１には極低電圧範囲の電圧Ｖ８０及び定電流Ｉｄが供給され，ＤＴＭＯＳ回路８１は正常に動作することができる。

以上のように，図９と比較すると図１０では，電源電圧Ｖｓｏｌａｒが極低電圧範囲の０ｖに近い電圧であっても，ＮＭＯＳトランジスタＮ７１及びＰＭＯＳトランジスタＰ７０が共に導通状態となるため，電圧生成回路７０は，ＤＴＭＯＳ回路８１に極低電圧範囲の電圧Ｖ８０を供給することができる。すなわち，ディプレッション型のＮＭＯＳトランジスタ７１を使用した場合には，電源電圧Ｖｓｏｌａｒが極低電圧範囲以上のいずれの電圧であっても，電圧生成回路７０はＤＴＭＯＳ回路８１に極低電圧範囲の電圧を供給することができる。

また，第３の実施の形態での図７と比較すると図１０では，電圧生成回路７０は，図７よりも低い電源電圧Ｖｓｏｌａｒで，ＤＴＭＯＳ回路８１に定電流を供給してＤＴＭＯＳ回路８１の消費電流を抑えることができる。

［第５の実施の形態］
第１の実施の形態では，電源電圧Ｖｓｏｌａｒが低電圧範囲より高い電圧である場合（Ｖｓｏｌａｒ≧１．８ｖ），ＤＴＭＯＳ回路１６に供給される電圧が，ＤＴＭＯＳ回路が正常に動作することができる極低電圧範囲よりも高くなってしまう。そこで，第５の実施の形態では，図１１に示すように電圧生成回路９０によって，電源電圧Ｖｓｏｌａｒが低電圧範囲より高い電圧であっても，極低電圧範囲の電圧がＤＴＭＯＳ回路９７に供給されるようにする。

図１１は，第５の実施の形態における電圧生成回路を示す図である。図１１の電圧生成回路９０は，図１の電圧生成回路１０の電源電圧検出回路１２に対してバイアス回路９８を設けた回路である。電圧生成回路９０は，図１と同様に，電源電圧Ｖｓｏｌａｒに応じてノード９６の電圧Ｖ９６を出力してＤＴＭＯＳ回路９７に供給する。

太陽光発電装置Ｅ９，抵抗Ｒ９０〜Ｒ９３，ダイオードＤ９０，比較器Ｃ９０，ＤＴＭＯＳ回路９７は，図１と同様である。

電源電圧検出回路９２のバイアス回路９８は，入力端子９１より電源電圧Ｖｓｏｌａｒを供給される。また，バイアス回路９８は，比較器Ｃ９０が電源電圧Ｖｓｏｌａｒに応じて出力する電圧Ｖ９５に基づいて，ＮＭＯＳトランジスタＮ９０のゲートに定電圧Ｖｂｉａｓを供給する。

図１２は，第５の実施の形態におけるバイアス回路を示す図である。図１２（１），（２）には，バイアス回路９８の例が示されている。

図１２（１）では，バイアス回路９８は，電源電圧Ｖｓｏｌａｒと基準電源ＧＮＤとの間に，比較器Ｃ９０の出力電圧Ｖ９５がゲートに供給されるＮＭＯＳトランジスタＮ９１と，抵抗Ｒ９４と，ダイオードＤ９１とを有する。また，バイアス回路９８は，抵抗Ｒ９４とダイオードＤ９１との間のノード１００の電圧Ｖｂｉａｓを出力し，図１１のＮＭＯＳトランジスタＮ９０のゲートに電圧Ｖｂｉａｓを供給する。なお，ダイオードＤ９１の順方向電圧Ｖｆは，極低電圧範囲の上限電圧Ｖｂ１よりも低いものとする。

図１２（１）において，電源電圧Ｖｓｏｌａｒが極低電圧範囲（Ｖｓｏｌａｒ＜０．９ｖ）である場合，第１の実施の形態と同様，比較器Ｃ９０の出力電圧Ｖ９５はＬレベルとなる。そのため，ＮＭＯＳトランジスタＮ９１は非導通状態となり，電圧Ｖｂｉａｓは基準電源ＧＮＤとなる。

また，電源電圧Ｖｓｏｌａｒが極低電圧範囲よりも高い電圧（Ｖｓｏｌａｒ≧０．９ｖ）である場合，第１の実施の形態と同様，比較器Ｃ９０の出力電圧Ｖ９５はＨレベルとなる。そのため，ＮＭＯＳトランジスタＮ９１は導通状態となる。このとき，電源電圧ＶｓｏｌａｒはダイオードＤ９１の順方向電圧Ｖｆよりも高いため，電圧Ｖｂｉａｓは順方向電圧Ｖｆで一定となる。したがって，図１１のＮＭＯＳトランジスタＮ９０のノード電圧はＶｆで一定となる。

一方，図１２（２）では，バイアス回路９８は，電源電圧Ｖｓｏｌａｒと基準電源ＧＮＤとの間に，ゲートに比較器Ｃ９０の出力電圧Ｖ９５が供給されるＮＭＯＳトランジスタＮ９２と，抵抗Ｒ９４と，ゲートがノード１０１に接続するＮＭＯＳトランジスタＮ９３とを有する。また，バイアス回路９８は，ノード１０１の電圧Ｖｂｉａｓを図１１のＮＭＯＳトランジスタＮ９０のゲートに供給する。なお，ＮＭＯＳトランジスタＮ９２の閾値電圧Ｖｔｈｃとオーバードライブ電圧Ｖｏｖｃとは，極低電圧範囲の上限電圧Ｖｂ１に対して，Ｖｂ１＞Ｖｔｈｃ＋Ｖｏｖｃの関係が成り立つものとする。

図１２（２）において，電源電圧Ｖｓｏｌａｒが極低電圧範囲（Ｖｓｏｌａｒ＜０．９ｖ）である場合，第１の実施の形態と同様，比較器Ｃ９０の出力電圧Ｖ９５はＬレベルとなる。そのため，ＮＭＯＳトランジスタＮ９１は非導通状態となり，電圧Ｖｂｉａｓは基準電源ＧＮＤとなる。

また，電源電圧Ｖｓｏｌａｒが極低電圧範囲よりも高い電圧（Ｖｓｏｌａｒ≧０．９ｖ）である場合，第１の実施の形態と同様，比較器Ｃ９０の出力電圧Ｖ９５はＨレベルとなる。そのため，ＮＭＯＳトランジスタＮ９２は導通状態となる。そして，ＮＭＯＳトランジスタＮ９３のゲートの電圧は，基準電源ＧＮＤよりも閾値電圧Ｖｔｈｃとオーバードライブ電圧Ｖｏｖｃだけ高い電圧（Ｖｔｈｃ＋Ｖｏｖｃ）となり，ＮＭＯＳトランジスタＮ９３はオンする。これにより，ノード１０１の電圧Ｖｂｉａｓは，基準電源ＧＮＤよりも閾値電圧Ｖｔｈｃとオーバードライブ電圧Ｖｏｖｃだけ高い電圧（Ｖｔｈｃ＋Ｖｏｖｃ）で一定となる。

このようなバイアス回路９８を有する電圧生成回路９０の動作について説明する。図１３は，第５の実施の形態における電圧生成回路の出力電圧Ｖ９６の一例を示す図である。なお，極低電圧範囲の上限電圧Ｖｂ１を第１の実施の形態と同様に０．９ｖとする。また，バイアス回路９８には図１２（１）のバイアス回路９８が使用され，ダイオードＤ９１の順方向電圧Ｖｆを０．８ｖとする。

（５−１） 電源電圧Ｖｓｏｌａｒが極低電圧範囲（Ｖｓｏｌａｒ＜０．９ｖ）にある場合
図１１において，比較器Ｃ９０の出力電圧Ｖ９５は，第1の実施の形態と同様に，Ｌレベルの基準電源ＧＮＤとなり，ＰＭＯＳトランジスタＰ９０のゲート電圧は基準電源ＧＮＤと等しくなる。これにより，ＰＭＯＳトランジスタＰ９０は導通状態となる。

一方，図１２（１）において，比較器Ｃ９０の出力電圧Ｖ９５が供給されるバイアス回路９８では，ＮＭＯＳトランジスタＮ９１のゲート電圧が基準電源ＧＮＤと等しくなる。これにより，ＮＭＯＳトランジスタＮ９１は非導通状態となり，バイアス回路９８の出力電圧Ｖｂｉａｓは基準電源ＧＮＤと等しくなる。

そして，図１１のＮＭＯＳトランジスタＮ９０のゲート電圧Ｖｂｉａｓは基準電源ＧＮＤとなるため，ＮＭＯＳトランジスタＮ９０は非導通状態となる。そのため，図１３に示すように，ノード９６の電圧Ｖ９６は極低電圧の電源電圧Ｖｓｏｌａｒになる。その結果，電源電圧Ｖｓｏｌａｒが極低電圧範囲のとき，ＤＴＭＯＳ回路９７に極低電圧範囲の電圧Ｖ９６が供給され，ＤＴＭＯＳ回路９７は正常に動作する。

（５−２） 電源電圧Ｖｓｏｌａｒが極低電圧範囲よりも高い電圧（Ｖｓｏｌａｒ≧０．９ｖ）である場合
比較器Ｃ９０の出力電圧Ｖ９５は，第1の実施の形態と同様にＨレベルの電源電圧Ｖｓｏｌａｒとなり，ＰＭＯＳトランジスタＰ９０のゲート電圧は電源電圧Ｖｓｏｌａｒと等しくなる。これによりＰＭＯＳトランジスタＰ９０は非導通状態となる。

一方，図１２（１）において，比較器Ｃ９０の出力電圧Ｖ９５が供給されるバイアス回路９８では，ＮＭＯＳトランジスタＮ９１のゲート電圧が電源電圧Ｖｓｏｌａｒと等しくなる。これにより，ＮＭＯＳトランジスタＮ９１は導通状態となり，バイアス回路９８の出力電圧ＶｂｉａｓはダイオードＤ９１の順方向電圧Ｖｆ（０．８ｖ）で一定となる。

そして，図１１のＮＭＯＳトランジスタＮ９０のゲート電圧Ｖｂｉａｓは，図１３のように順方向電圧Ｖｆ（０．８ｖ）で一定となり，ＮＭＯＳトランジスタＮ９０は導通状態となる。そのため，ノード９６の電圧Ｖ９６は，ＮＭＯＳトランジスタＮ９０のゲート電圧Ｖｂｉａｓから，ＮＭＯＳトランジスタＮ９０の閾値電圧Ｖｔｈａとオーバードライブ電圧Ｖｏｖａとの和だけ低い電圧（＝Ｖｂｉａｓ−Ｖｔｈａ−Ｖｏｖａ）となる。

また，電源電圧Ｖｓｏｌａｒが極低電圧範囲よりも高い電圧（Ｖｓｏｌａｒ≧０．９ｖ）である場合，ＮＭＯＳトランジスタＮ９０のゲート電圧Ｖｂｉａｓは上述の通り順方向電圧Ｖｆ（０．８ｖ）で一定のため，ＮＭＯＳトランジスタＮ９０のオーバードライブ電圧Ｖｏｖaも一定となる。その結果，図１３のように，ノード９６の電圧Ｖ９６も一定となる。すなわち，ＤＴＭＯＳ回路９７に極低電圧範囲の電圧Ｖ９６が供給され，ＤＴＭＯＳ回路９７は正常に動作する。

さらに，電源電圧Ｖｓｏｌａｒが極低電圧範囲よりも高い電圧（Ｖｓｏｌａｒ≧０．９ｖ）である場合，ＮＭＯＳトランジスタＮ９０のゲート電圧Ｖｂｉａｓが定電圧となることで，ＮＭＯＳトランジスタＮ９０のドレイン・ソース間電流は定電流となる。これにより，ＤＴＭＯＳ回路９７の消費電流の増加が抑制される。

なお，図１２（２）のバイアス回路９８を図１１のバイアス回路９８に使用した場合には，ＮＭＯＳトランジスタＮ９０のゲート電圧Ｖｂｉａｓは，ＮＭＯＳトランジスタＮ９３の閾値電圧とオーバードライブ電圧との和（Ｖｔｈｃ＋Ｖｏｖｃ）で一定となる。そして，（Ｖｔｈｃ＋Ｖｏｖｃ）＞（Ｖｔｈａ−Ｖｏｖａ）とすると，ノード９６の電圧Ｖ９６は極低電圧範囲の電圧（Ｖｔｈｃ＋Ｖｏｖｃ−Ｖｔｈａ−Ｖｏｖａ）で一定となる。

このように，第１〜第５の実施の形態で述べた電圧生成回路により，電源電圧Ｖｓｏｌａｒが低電圧範囲以上の場合でも，極低電圧範囲の電圧がＤＴＭＯＳ回路に供給され，ＤＴＭＯＳ回路は正常に動作することができる。

なお，上述の第１〜第５の実施の形態では，極低電圧範囲で動作する回路として，ＤＴＭＯＳ回路を用いて説明したが，極低電圧範囲で好適に動作し，極低電圧範囲以外で破壊に至る恐れのある耐圧のトランジスタで構成したＣＭＯＳあるいはＢＩＰＯＬＡＲ回路に同様の構成ができることはいうまでもない。

また，第１〜第５の実施の形態では，ＰＭＯＳ及びＮＭＯＳトランジスタを用いて説明したが，バイポーラトランジスタを用いて同様の回路を構成できることはいうまでもない。

さらに，本発明は，上記第１〜第５の実施の形態に限られることなく，特許請求の範囲に記載される範囲内で自由に変形，変更可能である。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
入力端子に入力された電源電圧から出力端子に所望の出力電圧を生成する電圧生成回路において，
前記入力端子と前記出力端子との間に互いに並列に設けられる第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと，
前記電源電圧に応じて，前記第１のＰＭＯＳトランジスタのゲート電圧及び前記第１のＮＭＯＳトランジスタのゲート電圧を制御し，前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタを導通状態又は非導通状態にする電源電圧検出回路とを有し，
前記電源電圧検出回路は，
前記電源電圧が第１の電圧範囲内にある場合，前記第１のＰＭＯＳトランジスタのゲート電圧を，前記第１のＰＭＯＳトランジスタを導通状態にする電圧にし，前記第１のＮＭＯＳトランジスタのゲート電圧を，前記第１のＮＭＯＳトランジスタを非導通状態にする電圧にし，
前記電源電圧が前記第１の電圧範囲より高い電圧である場合，前記第１のＰＭＯＳトランジスタのゲート電圧を，前記第１のＰＭＯＳトランジスタを非導通状態にする電圧にし，前記第１のＮＭＯＳトランジスタのゲート電圧を，前記第１のＮＭＯＳトランジスタを導通状態にする電圧にすることを特徴とする電圧生成回路。

（付記２）
付記１において，
さらに，前記入力端子と前記第１のＰＭＯＳトランジスタとの間に，前記電源電圧検出回路によってゲート電圧が制御される第２のＰＭＯＳトランジスタを有し，
前記電源電圧検出回路は，
前記電源電圧が前記第１の電圧範囲内又は前記第１の電圧範囲より高い第２の電圧範囲内のいずれかにある場合，前記第２のＰＭＯＳトランジスタのゲート電圧を，前記第２のＰＭＯＳトランジスタを導通状態にする電圧にし，
前記電源電圧が前記第２の電圧範囲より高い電圧である場合，前記第２のＰＭＯＳトランジスタのゲート電圧を，前記第２のＰＭＯＳトランジスタを非導通状態にする電圧にすることを特徴とする電圧生成回路。

（付記３）
付記１において，
さらに，前記入力端子と前記第１のＰＭＯＳトランジスタとの間に，前記電源電圧検出回路によってゲート電圧が制御される第２のＰＭＯＳトランジスタと，
前記入力端子と前記第１のＮＭＯＳトランジスタとの間に，前記電源電圧検出回路によってゲート電圧が制御される第２のＮＭＯＳトランジスタとを有し，
前記電源電圧検出回路は，
前記電源電圧が前記第１の電圧範囲にある場合，前記第２のＰＭＯＳトランジスタのゲート電圧を，前記第２のＰＭＯＳトランジスタを導通状態にする電圧にし，前記第２のＮＭＯＳトランジスタのゲート電圧を，前記第２のＮＭＯＳトランジスタを非導通状態にする電圧にし，
前記電源電圧が前記第１の電圧範囲よりも高い電圧である場合，前記第２のＰＭＯＳトランジスタのゲート電圧を，前記第２のＰＭＯＳトランジスタを非導通状態にする電圧にし，前記第２のＮＭＯＳトランジスタのゲート電圧を，前記第２のＮＭＯＳトランジスタを導通状態にする電圧にすることを特徴とする電圧生成回路。

（付記４）
付記１において，
前記入力端子と前記第１のＮＭＯＳトランジスタとの間に，前記電源電圧検出回路によってゲート電圧が制御される第２のＮＭＯＳトランジスタとを有し，
前記電源電圧検出回路は，
前記電源電圧が前記第１の電圧範囲にある場合，前記第２のＮＭＯＳトランジスタのゲート電圧を，前記第２のＮＭＯＳトランジスタを導通状態にする電圧にし，
前記電源電圧が前記第１の電圧範囲よりも高い電圧である場合，前記第２のＮＭＯＳトランジスタのゲート電圧を，前記第２のＮＭＯＳトランジスタを導通状態にする電圧にすることを特徴とする電圧生成回路。

（付記５）
付記１において
前記電源電圧検出回路は，前記電源電圧が前記第１の電圧範囲より高い電圧である場合，前記第１のＮＭＯＳトランジスタのゲート電圧を所定の定電圧にすることを特徴とする電圧生成回路。

（付記６）
付記１において，
前記電源電圧は，環境発電装置で発電されることを特徴とする電圧生成回路。

（付記７）
付記１において，
前記所望の出力電圧は，ＤＴＭＯＳトランジスタを有するＤＴＭＯＳ回路に供給されることを特徴とする電圧生成回路。

（付記８）
付記３において，
前記第２のＮＭＯＳトランジスタの閾値電圧は，前記第１のＮＭＯＳトランジスタの閾値電圧よりも低いことを特徴とする電圧生成回路。

（付記９）
付記４において，
前記第２のＮＭＯＳトランジスタは，ディプレッション型トランジスタであることを特徴とする電圧生成回路。

（付記１０）
付記４において，
前記第２のＮＭＯＳトランジスタを導通状態にする電圧は，前記第４のＮＭＯＳトランジスタの閾値電圧以上で，かつ前記第１の電圧範囲の電圧であることを特徴とする電圧生成回路。

Ｅ１，Ｅ２，Ｅ５，Ｅ７，Ｅ９：太陽光発電装置
１０，２０，５０，７０，９０：電圧生成回路
１２，２２，５２，７２，９２：電源電圧検出回路
Ｐ１０，Ｐ２０，Ｐ２１，Ｐ５０，Ｐ５１，Ｐ５２，Ｐ７０，Ｐ９０：ＰＭＯＳトランジスタ
Ｎ１０，Ｎ２０，Ｎ５０，Ｎ５１，Ｎ７０，Ｎ７１，Ｎ９０，Ｎ９１，Ｎ９２：ＮＭＯＳトランジスタ
１６，３１，６１，８１，９７：ＤＴＭＯＳ回路
３２，６２，８２：ＣＭＯＳ回路

Claims (8)

1. 入力端子に入力された電源電圧から出力端子に所望の出力電圧を生成する電圧生成回路において，
   前記入力端子と前記出力端子との間に互いに並列に設けられる第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと，
   前記電源電圧に応じて，前記第１のＰＭＯＳトランジスタのゲート電圧及び前記第１のＮＭＯＳトランジスタのゲート電圧を制御し，前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタを導通状態又は非導通状態にする電源電圧検出回路とを有し，
   前記電源電圧検出回路は，
   前記電源電圧が第１の電圧範囲内にある場合，前記第１のＰＭＯＳトランジスタのゲート電圧を，前記第１のＰＭＯＳトランジスタを導通状態にする電圧にし，前記第１のＮＭＯＳトランジスタのゲート電圧を，前記第１のＮＭＯＳトランジスタを非導通状態にする電圧にし，
   前記電源電圧が前記第１の電圧範囲より高い電圧である場合，前記第１のＰＭＯＳトランジスタのゲート電圧を，前記第１のＰＭＯＳトランジスタを非導通状態にする電圧にし，前記第１のＮＭＯＳトランジスタのゲート電圧を，前記第１のＮＭＯＳトランジスタを導通状態にする電圧にすることを特徴とする電圧生成回路。
2. 請求項１において，
   さらに，前記入力端子と前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの並列回路との間に，前記電源電圧検出回路によってゲート電圧が制御される第２のＰＭＯＳトランジスタを有し，
   前記電源電圧検出回路は，
   前記電源電圧が前記第１の電圧範囲内又は前記第１の電圧範囲より高い第２の電圧範囲内のいずれかにある場合，前記第２のＰＭＯＳトランジスタのゲート電圧を，前記第２のＰＭＯＳトランジスタを導通状態にする電圧にし，
   前記電源電圧が前記第２の電圧範囲より高い電圧である場合，前記第２のＰＭＯＳトランジスタのゲート電圧を，前記第２のＰＭＯＳトランジスタを非導通状態にする電圧にすることを特徴とする電圧生成回路。
3. 請求項１において，
   さらに，前記入力端子と前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの並列回路との間に，それぞれが前記電源電圧検出回路によってゲート電圧が制御される第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタの並列回路とを有し，
   前記電源電圧検出回路は，
   前記電源電圧が前記第１の電圧範囲にある場合，前記第２のＰＭＯＳトランジスタのゲート電圧を，前記第２のＰＭＯＳトランジスタを導通状態にする電圧にし，前記第２のＮＭＯＳトランジスタのゲート電圧を，前記第２のＮＭＯＳトランジスタを非導通状態にする電圧にし，
   前記電源電圧が前記第１の電圧範囲よりも高い電圧である場合，前記第２のＰＭＯＳトランジスタのゲート電圧を，前記第２のＰＭＯＳトランジスタを非導通状態にする電圧にし，前記第２のＮＭＯＳトランジスタのゲート電圧を，前記第２のＮＭＯＳトランジスタを導通状態にする電圧にすることを特徴とする電圧生成回路。
4. 請求項１において，
   前記入力端子と前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの並列回路との間に，前記電源電圧検出回路によってゲート電圧が制御される第２のＮＭＯＳトランジスタを有し，
   前記電源電圧検出回路は，
   前記電源電圧が前記第１の電圧範囲にある場合，前記第２のＮＭＯＳトランジスタのゲート電圧を，前記第２のＮＭＯＳトランジスタを導通状態にする電圧にし，
   前記電源電圧が前記第１の電圧範囲よりも高い電圧である場合，前記第２のＮＭＯＳトランジスタのゲート電圧を，前記第２のＮＭＯＳトランジスタを導通状態にする電圧にすることを特徴とする電圧生成回路。
5. 請求項１において，
   前記電源電圧検出回路は，前記電源電圧が前記第１の電圧範囲より高い電圧である場合，前記第１のＮＭＯＳトランジスタのゲート電圧を所定の定電圧にすることを特徴とする電圧生成回路。
6. 請求項１において，
   前記電源電圧は，環境発電装置で発電されることを特徴とする電圧生成回路。
7. 請求項１において，
   前記所望の出力電圧は，ＤＴＭＯＳトランジスタを有するＤＴＭＯＳ回路に供給されることを特徴とする電圧生成回路。
8. 請求項４において，
   前記第２のＮＭＯＳトランジスタは，ディプレッション型トランジスタであることを特徴とする電圧生成回路。

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