JP6065536B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体層の面内方向に駆動電流が流されて動作するパワー半導体素子を用いたＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）の構造に関する。   The present invention relates to an IPM (Intelligent Power Module) structure using a power semiconductor element that operates by driving current flowing in the in-plane direction of a semiconductor layer.

近年、大電流をスイッチングする動作を行うパワー半導体素子として、ＩＩＩ族窒化物化合物半導体（ＧａＮ：Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ 等）を用いたものが使用されており、例えばＧａＮ系のＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）は、特に大電力で動作することができるため、特に好ましく使用されている。ＨＥＭＴにおいては、例えばＧａＮ等からなる半導体層の表面にソース電極、ドレイン電極が形成され、ソース電極とドレイン電極間の電流が半導体層の面内方向で流れ、この電流のオン・オフがやはり表面に形成されたゲート電極の電位で制御される。   In recent years, as a power semiconductor element that performs an operation of switching a large current, a group III nitride compound semiconductor (GaN: Gallium Nitride, etc.) is used. For example, a GaN-based HEMT (High Electron Mobility Transistor) is used. In particular, it is preferably used because it can operate with a large power. In the HEMT, a source electrode and a drain electrode are formed on the surface of a semiconductor layer made of, for example, GaN, and a current between the source electrode and the drain electrode flows in the in-plane direction of the semiconductor layer. It is controlled by the potential of the gate electrode formed on the substrate.

このような、ＧａＮ系のＨＥＭＴの特にソース電極とドレイン電極間には高電圧が印加されて動作するため、これを内蔵する半導体モジュール（半導体装置）には、高い耐湿性や耐電圧性が要求される。特許文献１には、特にこうしたＨＥＭＴチップを実装する半導体モジュールの構造が記載されている。   Since a high voltage is applied between the source electrode and the drain electrode of such a GaN-based HEMT, the semiconductor module (semiconductor device) in which it is built requires high moisture resistance and voltage resistance. Is done. Patent Document 1 describes a structure of a semiconductor module on which such a HEMT chip is mounted.

この半導体モジュールにおいては、ＨＥＭＴが形成された半導体チップ（ＨＥＭＴチップ）の表面が樹脂層の多層構造で覆われ、更に全体が樹脂層で封止されている。この構造によって、長期間にわたり高い信頼性でこの半導体モジュールを使用することができる。   In this semiconductor module, the surface of a semiconductor chip (HEMT chip) on which a HEMT is formed is covered with a multilayer structure of resin layers, and the whole is further sealed with a resin layer. With this structure, the semiconductor module can be used with high reliability over a long period of time.

また、一般に、大電力で動作するスイッチング素子をより安全に使用する際には、スイッチング素子と、制御用ＩＣとが組み合わせて使用されたＩＰＭ（ＩＰＭ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）の形態で使用される場合が多い。制御用ＩＣは、スイッチング素子に異常が発生した場合、例えば温度が異常に上昇した場合には、強制的にスイッチング素子をオフし、電流を遮断させる動作を行う。これによって、このスイッチング素子を安全に使用することができる。   In general, when a switching element that operates with high power is used more safely, the switching element and the control IC are used in the form of IPM (IPM: Intelligent Power Module). There are many. When an abnormality occurs in the switching element, for example, when the temperature rises abnormally, the control IC forcibly turns off the switching element and interrupts the current. Thereby, this switching element can be used safely.

こうしたＩＰＭの構成は、例えば、特許文献２に記載されている。この構成においては、通常は、シリコンで構成されたスイッチング素子（パワーＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等）が形成されたスイッチング素子チップと、制御用ＩＣが形成された制御用ＩＣチップとは、別体で製造される。発熱量の大きなスイッチング素子チップの放熱性と、制御用ＩＣチップによる制御性を両立させるように、各々が異なるリードフレームに搭載されている。制御用ＩＣチップには温度センサが搭載され、その温度が異常に上昇した場合には、強制的にスイッチング素子をオフする。これにより、スイッチング素子を安全かつ高い信頼性をもって使用することができる。   Such a configuration of the IPM is described in Patent Document 2, for example. In this configuration, a switching element chip in which a switching element (power MOSFET, IGBT (Insulated Gate Bipolar Transistor), etc.) made of silicon is normally formed, and a control IC chip in which a control IC is formed , Manufactured separately. Each is mounted on a different lead frame so that the heat dissipation of the switching element chip having a large amount of heat generation and the controllability by the control IC chip are compatible. A temperature sensor is mounted on the control IC chip, and when the temperature rises abnormally, the switching element is forcibly turned off. As a result, the switching element can be used safely and with high reliability.

特開２０１２−１６４９３７号公報JP 2012-164937 A 特開２０１１−１９９１６１号公報JP 2011-1991161 A

ここで、制御用ＩＣチップは通常のＩＣと同様の構成をもつため、通常はシリコンで構成される。これに対して、前記の通り、ＨＥＭＴ（スイッチング素子）チップは、化合物半導体で構成される。ＩＰＭにおいては、こうした２つのチップを同一のパッケージ内に搭載し、接続する必要がある。   Here, since the control IC chip has the same configuration as that of a normal IC, it is normally configured of silicon. On the other hand, as described above, the HEMT (switching element) chip is composed of a compound semiconductor. In IPM, it is necessary to mount and connect these two chips in the same package.

しかしながら、高電圧が印加されて動作するＨＥＭＴチップと、これに比べて低電圧で精密な動作を行う制御用ＩＣチップが形成されたシリコンチップとを同一のパッケージ内に搭載することは容易ではない。   However, it is not easy to mount a HEMT chip that operates by applying a high voltage and a silicon chip on which a control IC chip that performs precise operation at a low voltage is formed in the same package. .

特に、ＨＥＭＴにおいては、一般にはノーマリーオン型が容易に製造されるのに対して、ノーマリーオフ型を製造することは困難である。このため、ＨＥＭＴをオン動作させるためのゲート電圧（閾値）は、シリコンのパワーＭＯＳＦＥＴ等と比べると低い。一方で、ＨＥＭＴにおけるドレイン電極には、前記の通り、高電圧が印加される。こうした場合においては、そのスイッチング動作におけるノイズの影響は大きくなる。特に、別体のチップに形成された制御用ＩＣからＨＥＭＴのゲート電圧を制御する場合には、この影響は大きくなる。   In particular, in the HEMT, a normally-on type is generally easily manufactured, whereas a normally-off type is difficult to manufacture. For this reason, the gate voltage (threshold) for turning on the HEMT is lower than that of a silicon power MOSFET or the like. On the other hand, a high voltage is applied to the drain electrode in the HEMT as described above. In such a case, the influence of noise in the switching operation becomes large. In particular, when the HEMT gate voltage is controlled from a control IC formed on a separate chip, this effect is increased.

このため、大電力で動作するスイッチング素子チップと、制御用ＩＣチップとを同時に搭載した半導体装置において、高い信頼性を得ることは困難であった。特に、スイッチング素子としてＨＥＭＴを用いた場合には、高い信頼性を得ることは困難であった。   For this reason, it has been difficult to obtain high reliability in a semiconductor device in which a switching element chip that operates with high power and a control IC chip are simultaneously mounted. In particular, when a HEMT is used as a switching element, it has been difficult to obtain high reliability.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。   The present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、ゲート電極の電圧によって１対の主電極間に流れる電流のオン・オフが制御されるスイッチング素子が形成されＩＩＩ族窒化物半導体からなる半導体層で構成されたスイッチング素子チップと、前記スイッチング素子の制御を行う制御用ＩＣが形成され前記スイッチング素子チップとは別体とされた制御用ＩＣチップとが、同一のパッケージ内に設けられた構成を具備する半導体装置であって、前記スイッチング素子チップと前記制御用ＩＣチップとを上面に搭載し接地電位とされたリードフレームを具備し、前記スイッチング素子における前記電流は、前記スイッチング素子チップを構成する半導体層の面内方向を流れ、前記パッケージ内において、前記リードフレームの上面側で、前記スイッチング素子チップにおける前記ゲート電極と、前記スイッチング素子チップにおける１対の主電極のうちの接地電位に近い側の電極が印加される主電極と、がそれぞれ前記制御用ＩＣチップと接続されたことを特徴とする。
本発明の半導体装置において、前記スイッチング素子はＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする。
本発明の半導体装置において、前記制御用ＩＣチップには温度センサが搭載され、前記制御用ＩＣチップは、前記温度センサによって検知された温度に応じて前記ゲート電極の電位を制御して前記スイッチング素子チップにおいて流れる前記電流を遮断する動作を行うことを特徴とする。
本発明の半導体装置は、前記ゲート電極の電位を制御するために外部から入力された入力信号が入力され、当該入力信号における立ち上がり及び／又は立ち下がり速度を変化させた出力信号を出力して前記ゲート電極に印加するスイッチング速度調整回路が、前記制御用ＩＣチップに設けられたことを特徴とする。
本発明の半導体装置において、前記スイッチング速度調整回路には、前記制御用ＩＣチップの主電源と接続された１対の端子のうちの少なくとも一方と抵抗を介して接続されるスイッチング速度調整端子が設けられ、前記スイッチング速度調整回路は、前記入力信号によってスイッチング制御されることによって、前記スイッチング速度調整端子を前記ゲート電極に接続する動作を行うことを特徴とする。
In order to solve the above problems, the present invention has the following configurations.
A semiconductor device according to the present invention includes a switching element chip formed of a semiconductor layer made of a group III nitride semiconductor in which a switching element in which on / off of a current flowing between a pair of main electrodes is controlled by a voltage of a gate electrode is formed. A control IC chip for controlling the switching element, and a control IC chip separated from the switching element chip is provided in a single package. The switching element chip and the control IC chip are mounted on an upper surface, and a lead frame having a ground potential is provided, and the current in the switching element is in an in-plane direction of a semiconductor layer constituting the switching element chip. In the package, on the upper surface side of the lead frame, on the switching element chip To a kicking the gate electrode, the main electrode side of the electrode close to the ground potential of the one pair of the main electrode in the switching element chips are applied, characterized in that but is connected to each of the control IC chip .
In the semiconductor device of the present invention, the switching element is a HEMT (High Electron Mobility Transistor).
In the semiconductor device of the present invention, a temperature sensor is mounted on the control IC chip, and the control IC chip controls the potential of the gate electrode in accordance with the temperature detected by the temperature sensor, thereby switching the switching element. An operation for cutting off the current flowing in the chip is performed.
The semiconductor device of the present invention receives an input signal input from the outside in order to control the potential of the gate electrode, outputs an output signal in which the rising speed and / or falling speed of the input signal is changed, and A switching speed adjusting circuit applied to the gate electrode is provided in the control IC chip.
In the semiconductor device of the present invention, the switching speed adjustment circuit is provided with a switching speed adjustment terminal connected via a resistor to at least one of a pair of terminals connected to the main power supply of the control IC chip. The switching speed adjustment circuit performs an operation of connecting the switching speed adjustment terminal to the gate electrode by being controlled by the input signal.

本発明は以上のように構成されているので、大電力で動作するスイッチング素子チップと、制御用ＩＣチップとを同時に搭載した半導体装置において、高い信頼性を得ることができる。   Since the present invention is configured as described above, high reliability can be obtained in a semiconductor device in which a switching element chip operating with high power and a control IC chip are mounted simultaneously.

本発明の実施の形態に係る半導体装置の構成を示す上面透視図である。1 is a top perspective view showing a configuration of a semiconductor device according to an embodiment of the present invention. 本発明の実施の形態に係る半導体装置の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置において用いられる端子を模式的に示す構成図である。It is a block diagram which shows typically the terminal used in the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の変形例の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置において用いられるスイッチング速度調整回路（制御用ＩＣ）の構成の例を示す図である。It is a figure which shows the example of a structure of the switching speed adjustment circuit (control IC) used in the semiconductor device which concerns on embodiment of this invention. スイッチング速度調整回路の入力信号ＶＩＮと出力信号ＶＧの関係を示す図である。It is a figure which shows the relationship between the input signal VIN of a switching speed adjustment circuit, and the output signal VG.

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においては、化合物半導体で構成され、スイッチング素子が形成されたチップ（スイッチング素子チップ）と、シリコンで構成され、制御用ＩＣが形成されたチップ（制御用ＩＣチップ）とが、同一のリードフレームに搭載される。   Hereinafter, a semiconductor device according to an embodiment of the present invention will be described. In this semiconductor device, a chip made of a compound semiconductor and having a switching element (switching element chip) is identical to a chip made of silicon and having a control IC (control IC chip). Mounted on the lead frame.

図１は、この半導体装置（半導体モジュール）１０の上面透視図であり、図２は、その断面を模式的に示す図、図３は、この内部で構成される端子の構成を模式的に示す図である。この半導体装置１０においては、単一のリードフレーム２０が用いられ、その上面に、ＨＥＭＴチップ（スイッチング素子チップ）３０と制御用ＩＣチップ４０が搭載されている。なお、図２（断面図）は、断面構造を模式的に示しており、ＨＥＭＴチップ３０、制御用ＩＣチップ４０の上の各電極、各リードの配置は図１とは異なって示されている。   FIG. 1 is a top perspective view of the semiconductor device (semiconductor module) 10, FIG. 2 is a diagram schematically showing a cross section thereof, and FIG. 3 is a diagram schematically showing a configuration of terminals formed therein. FIG. In the semiconductor device 10, a single lead frame 20 is used, and a HEMT chip (switching element chip) 30 and a control IC chip 40 are mounted on the upper surface thereof. FIG. 2 (cross-sectional view) schematically shows a cross-sectional structure, and the arrangement of electrodes and leads on the HEMT chip 30 and the control IC chip 40 is different from FIG. .

ＨＥＭＴチップ３０は、例えば特許文献１に記載されたものと同様である。図２に示されるように、ＨＥＭＴチップ３０においては、基板３１上にＩＩＩ族窒化物半導体層３２が形成され、窒化物半導体層３２中にＨＥＭＴが形成されている。窒化物半導体層３２は、電子走行層３２１とバリア層３２２で構成される。窒化物半導体層３２の表面（図２における上面）に、ソース電極３３、ドレイン電極３４、ゲート電極３５が形成されている。その動作時には、通常はソース電極３３が接地電位とされ、ドレイン電極３４に高電圧（１０Ｖ以上）が印加される。図２に示されるように、１対の主電極となるソース電極３３・ドレイン電極３４間における電子走行層３２１中のチャネルのオン・オフがゲート電極３５の電位によって制御される。すなわち、このＨＥＭＴチップ３０においては、動作電流は窒化物半導体層３２の面内方向（図２における横方向）に流れる。チャネルがオンとされる電位（閾値）は、正電位であるものとする。すなわち、このＨＥＭＴは、ノーマリーオフ型とされており、ゲート電極３５のソース電極３３に対する電位ＶＧがｈｉｇｈレベルの場合にオン、ｌｏｗレベルの場合にオフとなる。   The HEMT chip 30 is the same as that described in Patent Document 1, for example. As shown in FIG. 2, in the HEMT chip 30, the group III nitride semiconductor layer 32 is formed on the substrate 31, and the HEMT is formed in the nitride semiconductor layer 32. The nitride semiconductor layer 32 includes an electron transit layer 321 and a barrier layer 322. A source electrode 33, a drain electrode 34, and a gate electrode 35 are formed on the surface of the nitride semiconductor layer 32 (upper surface in FIG. 2). During the operation, the source electrode 33 is normally set to the ground potential, and a high voltage (10 V or more) is applied to the drain electrode 34. As shown in FIG. 2, on / off of the channel in the electron transit layer 321 between the source electrode 33 and the drain electrode 34 which are a pair of main electrodes is controlled by the potential of the gate electrode 35. That is, in the HEMT chip 30, the operating current flows in the in-plane direction of the nitride semiconductor layer 32 (lateral direction in FIG. 2). The potential (threshold value) at which the channel is turned on is a positive potential. That is, the HEMT is normally off type, and is turned on when the potential VG of the gate electrode 35 with respect to the source electrode 33 is at a high level and turned off when the potential VG is at a low level.

基板３１は、例えば特開２０１１−１８８４４号公報に記載されるように、導電性のものを用いることができる。こうした基板３１の材料としては、導電性のシリコン、ＳｉＣ、ＧａＮ等の単結晶を用いることができる。また、基板３１の裏面（図２における下面）には、基板裏面電極３６が形成されている。一般に、基板裏面電極３６（基板３１）とソース電極３３とは同電位（接地電位）とされる。基板裏面電極３６は、導電性接着剤によってリードフレーム２０に接合されている。   As the substrate 31, for example, a conductive one can be used as described in Japanese Patent Application Laid-Open No. 2011-18844. As the material of the substrate 31, a single crystal such as conductive silicon, SiC, or GaN can be used. A substrate back electrode 36 is formed on the back surface of the substrate 31 (the bottom surface in FIG. 2). In general, the substrate back surface electrode 36 (substrate 31) and the source electrode 33 are set to the same potential (ground potential). The substrate back surface electrode 36 is bonded to the lead frame 20 with a conductive adhesive.

制御用ＩＣチップ４０は、シリコンで構成され、ＨＥＭＴチップ３０と別体とされる。制御用ＩＣチップ４０は、通常のシリコンＩＣチップと同様の構造を具備し、その上面側には、ＭＯＳＦＥＴを用いた通常の制御回路が形成されており、この制御回路に用いられる制御用電極４１がその表面に複数形成されている。制御用電極４１は図２においては２つのみ示されているが、実際には図１、３に示されるように、用途、接続に応じて多数が形成されている。また、制御用ＩＣチップ４０の裏面にも、制御用ＩＣチップ裏面電極４２が形成されている。   The control IC chip 40 is made of silicon and is separate from the HEMT chip 30. The control IC chip 40 has a structure similar to that of a normal silicon IC chip, and a normal control circuit using a MOSFET is formed on the upper surface thereof, and a control electrode 41 used for this control circuit. Are formed on the surface. Although only two control electrodes 41 are shown in FIG. 2, in actuality, as shown in FIGS. 1 and 3, a large number are formed according to applications and connections. A control IC chip back electrode 42 is also formed on the back surface of the control IC chip 40.

図１に示されるように、この半導体装置１０は、矩形体形状のモールド層５０底面の４方の端部にリード６０が設けられたＱＦＮ（Ｑｕａｄ Ｆｏｒ Ｎｏｎ−Ｌｅａｄ）型とされる。ただし、図１の構成においては、左端面側におけるリード６０は使用されておらず、上端面側、右端面側、下端面側のリード６０のみがＨＥＭＴチップ３０又は制御用ＩＣチップ４０の端子と接続されている。ＨＥＭＴチップ３０における各電極、制御用ＩＣチップ４０における制御用電極４１、リード６０との間は、上面側においてボンディングワイヤ７０によって接続されている。なお、図１においては、右端面側の一番上のリード６０は、リードフレーム２０と一体化されている。この半導体装置１０の大きさは、上記のモールド層５０と等しく、例えば８ｍｍ×８ｍｍ×（厚さ）０．８５ｍｍ程度である。   As shown in FIG. 1, the semiconductor device 10 is a QFN (Quad For Non-Lead) type in which leads 60 are provided at four ends of a bottom surface of a rectangular mold layer 50. However, in the configuration of FIG. 1, the lead 60 on the left end surface side is not used, and only the lead 60 on the upper end surface side, right end surface side, and lower end surface side is the terminal of the HEMT chip 30 or the control IC chip 40. It is connected. Each electrode in the HEMT chip 30, the control electrode 41 in the control IC chip 40, and the lead 60 are connected by a bonding wire 70 on the upper surface side. In FIG. 1, the uppermost lead 60 on the right end surface side is integrated with the lead frame 20. The size of the semiconductor device 10 is equal to that of the mold layer 50, and is, for example, about 8 mm × 8 mm × (thickness) 0.85 mm.

ここで、図３に示されるように、ＨＥＭＴチップ３０において設けられた端子は、ドレイン電極３４に対応する端子Ｄ、ソース電極３３に対応する端子Ｓ、ゲート電極３５に対応する端子Ｇである。   Here, as shown in FIG. 3, the terminals provided in the HEMT chip 30 are a terminal D corresponding to the drain electrode 34, a terminal S corresponding to the source electrode 33, and a terminal G corresponding to the gate electrode 35.

一方、制御用ＩＣチップ４０に設けられた端子は、ＶＣＣ、ＥＮＯ、ＥＮＩ、ＶＰＷ、ＶＩＮ、ＣＴＬ、ＧＮＤ、ＶＧである。ここで、端子ＶＣＣはこの制御用ＩＣチップの主電源となる電圧の供給端子であり、端子ＧＮＤ（接地電位）間と端子ＶＣＣ間に例えば５Ｖの直流電圧が主電源として印加される。端子ＶＩＮは、ＨＥＭＴのオン・オフを制御するための外部入力端子である。後述するように、端子ＶＩＮに入力された入力信号（ＶＩＮ）に対して制御用ＩＣチップ４０が出力した出力信号ＶＧがＨＥＭＴの端子Ｇ（ゲート電極３５）に直接入力される。   On the other hand, terminals provided on the control IC chip 40 are VCC, ENO, ENI, VPW, VIN, CTL, GND, and VG. Here, the terminal VCC is a voltage supply terminal serving as a main power source of the control IC chip, and a DC voltage of, for example, 5 V is applied as a main power source between the terminals GND (ground potential) and between the terminals VCC. The terminal VIN is an external input terminal for controlling ON / OFF of the HEMT. As will be described later, the output signal VG output from the control IC chip 40 with respect to the input signal (VIN) input to the terminal VIN is directly input to the terminal G (gate electrode 35) of the HEMT.

端子ＥＮＩ、ＥＮＯは、保護機能に関わる端子である。ＥＮＩは、この保護機能をＥｎａｂｌｅとする信号を入力する端子であり、ＥＮＯは、保護回路が機能してＨＥＭＴチップを強制的にオフする場合（例えば後述するような温度上昇があった場合）にその検出信号を出力する端子である。端子ＶＰＷ、ＣＴＬはスイッチング速度調整端子であり、これを用いてＨＥＭＴのスイッチング速度（ＶＧの立ち上がり、立ち下がり速度）を制御することができる。 Terminals ENI and ENO are terminals related to the protection function. ENI is a terminal for inputting a signal for enabling this protection function, and ENO is for when the protection circuit functions to forcibly turn off the HEMT chip (for example, when there is a temperature rise as described later). This is a terminal for outputting the detection signal. Terminals VPW and CTL are switching speed adjustment terminals, which can be used to control the switching speed of HEMT (rising speed and falling speed of VG).

図２に示されるように、この半導体装置１０においては、図２における下側が、リードフレーム２０によって一定電位（接地電位）とされる。このため、ＨＥＭＴチップ３０においては、基板裏面電極３６を介して基板３１も接地電位とされ、制御用ＩＣチップ４０の裏面側も制御用ＩＣチップ裏面電極４２を介して接地電位とされる。また、図１に示されるように、上側においても、ソース電極３３は、ボンディングワイヤ７０を介して制御用ＩＣチップ４０における制御用電極４１と接続される。この制御用電極４１は、やはりボンディングワイヤ７０を介して右端面側のＧＮＤ端子（リード６０）と接続されている。このため、図２の構造においては、ＨＥＭＴチップ３０、制御用ＩＣチップ４０の裏面側全体が接地電位とされ、かつ上面側においてもソース電極３３及びこれと接続された箇所が接地電位とされる。   As shown in FIG. 2, in the semiconductor device 10, the lower side in FIG. 2 is set to a constant potential (ground potential) by the lead frame 20. For this reason, in the HEMT chip 30, the substrate 31 is also set to the ground potential via the substrate back electrode 36, and the back side of the control IC chip 40 is also set to the ground potential via the control IC chip back electrode 42. As shown in FIG. 1, also on the upper side, the source electrode 33 is connected to the control electrode 41 in the control IC chip 40 through the bonding wire 70. The control electrode 41 is also connected to the GND terminal (lead 60) on the right end face side through the bonding wire 70. For this reason, in the structure of FIG. 2, the entire back surface side of the HEMT chip 30 and the control IC chip 40 is set to the ground potential, and the source electrode 33 and the portion connected thereto are also set to the ground potential on the top surface side. .

最も高電位とされる端子Ｄ（ドレイン電極３４）に接続されたリード６０は、図１における上端面側の複数のリード６０に接続される。また、端子Ｄは、１本のボンディングワイヤ７０を介して制御用ＩＣチップ４０における一つの制御用電極４１にも接続される。接地電位とされる端子Ｓ（ソース電極３３）に接続されたリード６０、あるいは端子ＧＮＤとなるリード６０は、下端面側、あるいは右端面側に設けられ、端子Ｄに接続されたリード６０と離されて設置され、これらの間には充分な沿面距離が確保されるため、端子Ｄと端子Ｓ間における耐圧は確保される。なお、端子Ｄ、Ｓを介して大電流が流されるために、これらの端子とリード６０との接続には、複数のボンディングワイヤ７０が並列に用いられる。   The lead 60 connected to the terminal D (drain electrode 34) having the highest potential is connected to a plurality of leads 60 on the upper end surface side in FIG. The terminal D is also connected to one control electrode 41 in the control IC chip 40 via one bonding wire 70. The lead 60 connected to the terminal S (source electrode 33) to be ground potential or the lead 60 to be the terminal GND is provided on the lower end surface side or the right end surface side, and is separated from the lead 60 connected to the terminal D. Since a sufficient creepage distance is secured between them, a withstand voltage between the terminal D and the terminal S is ensured. Since a large current flows through the terminals D and S, a plurality of bonding wires 70 are used in parallel for connecting these terminals and the lead 60.

一方、この半導体装置１０における動作電流のオン・オフを直接制御するＶＧは、ＶＩＮを入力として制御用ＩＣチップ４０で生成され、ＨＥＭＴチップ３０側のゲート電極３５にボンディングワイヤ７０を介して入力される。ＨＥＭＴチップ３０におけるゲート電極３５、制御用ＩＣチップ４０における端子ＶＧ（制御用電極４１）の位置を近接させることによって、このボンディングワイヤ７０を短くすることができる。   On the other hand, VG that directly controls on / off of the operating current in the semiconductor device 10 is generated by the control IC chip 40 with VIN as an input, and is input to the gate electrode 35 on the HEMT chip 30 side through the bonding wire 70. The By making the positions of the gate electrode 35 in the HEMT chip 30 and the terminal VG (control electrode 41) in the control IC chip 40 close to each other, the bonding wire 70 can be shortened.

ＶＧは、ＨＥＭＴのスイッチング動作を直接制御する電圧であるために、この半導体装置１０においては、最も精密な制御が要求され、ノイズの影響を最も除去すべき信号電圧である。特に、ＨＥＭＴがノーマリーオフ型でありその閾値が低い場合には、ＶＧの制御には高い精度が要求される。   Since VG is a voltage that directly controls the switching operation of the HEMT, the semiconductor device 10 is a signal voltage that requires the most precise control and should eliminate the influence of noise most. In particular, when the HEMT is a normally-off type and its threshold is low, high accuracy is required for VG control.

図１〜３の構成においては、ＨＥＭＴチップ３０、制御用ＩＣチップ４０の裏面側全体が接地電位に保たれ、かつＨＥＭＴチップ３０の上面側においては、必要最小限の部分（ドレイン電極３４、ゲート電極３５及びこれらと接続された部分）のみがこれと異なる電位とされる。また、ＨＥＭＴチップ３０におけるゲート電極３５と制御用ＩＣチップ４０におけるＶＧ端子（制御用電極４１）の位置を近接させ、ボンディングワイヤ７０を短くすることによって、ノイズの影響を低減することができる。また、図１に示されるように、ソース電極３３及びＧＮＤ端子と接続され接地電位とされたボンディングワイヤ７０が、このＶＧ端子と接続されたボンディングワイヤ７０と近接している。   1 to 3, the entire back surface side of the HEMT chip 30 and the control IC chip 40 is kept at the ground potential, and on the upper surface side of the HEMT chip 30, the minimum necessary parts (drain electrode 34, gate Only the electrode 35 and the portion connected thereto are set to different potentials. Moreover, the influence of noise can be reduced by making the position of the gate electrode 35 in the HEMT chip 30 and the VG terminal (control electrode 41) in the control IC chip 40 close to each other and shortening the bonding wire 70. Further, as shown in FIG. 1, the bonding wire 70 connected to the source electrode 33 and the GND terminal and having a ground potential is close to the bonding wire 70 connected to the VG terminal.

このため、この半導体装置１０においては、モールド層５０で封止された部分の中で、ゲート電極３５及びこれに接続されたボンディングワイヤ７０に対するシールド構造が形成され、ＶＧに対するノイズの影響が低減される。すなわち、ＶＧの制御が高精度となり、ＨＥＭＴの閾値が小さな場合でも、安定した動作が可能となる。   Therefore, in this semiconductor device 10, a shield structure for the gate electrode 35 and the bonding wire 70 connected thereto is formed in the portion sealed with the mold layer 50, and the influence of noise on VG is reduced. The That is, VG control is highly accurate, and stable operation is possible even when the HEMT threshold is small.

また、大電流が流されるＨＥＭＴチップ３０は、動作時に発熱する。この場合において、ＨＥＭＴチップ３０の温度上昇が異常となった場合、例えば所定の温度を超えた場合、あるいは温度上昇率が所定の値を超えた場合は、ＨＥＭＴの動作電流を強制的に遮断することが有効である。この点については、特許文献２と同様である。   In addition, the HEMT chip 30 through which a large current flows generates heat during operation. In this case, when the temperature rise of the HEMT chip 30 becomes abnormal, for example, when a predetermined temperature is exceeded or when the temperature rise rate exceeds a predetermined value, the operating current of the HEMT is forcibly cut off. It is effective. This is the same as in Patent Document 2.

この場合において、図１の構成のように、制御用ＩＣチップ４０をＨＥＭＴチップ３０と近接させて単一のリードフレーム２０の上に搭載した構成は、ＨＥＭＴチップ３０の温度を素早く正確に検知するという観点から有効である。こうした場合には、温度センサを制御用ＩＣチップ４０に搭載し、検知された温度によって、ＶＩＮに関わらずＶＧをオフ（ｌｏｗ）とすることによって、強制的にＨＥＭＴをオフすることができ、より安全にこの半導体装置１０を使用することができる。   In this case, the configuration in which the control IC chip 40 is mounted on the single lead frame 20 close to the HEMT chip 30 as in the configuration of FIG. 1 detects the temperature of the HEMT chip 30 quickly and accurately. It is effective from the viewpoint. In such a case, the HEMT can be forcibly turned off by mounting a temperature sensor on the control IC chip 40 and turning off VG regardless of VIN depending on the detected temperature. The semiconductor device 10 can be used safely.

また、同様に、ドレイン電極３４に過電圧が供給された場合、すなわち、ソース電極３３に対するドレイン電極３４の電圧ＶＤＳが所定の値を超えた場合には、ＶＩＮに関わらずＶＧをオフ（低電位）し、強制的にＨＥＭＴをオフすることによっても、この半導体装置１０をより安全に使用することができる。このため、図１に示されるように、ドレイン電極３４は、ボンディングワイヤ７０によって制御用ＩＣチップ４０の一つの制御用電極４１（ドレイン電圧検知用端子）に接続される。ここで、ドレイン電圧検知用端子の入力インピーダンスを充分高くし、この端子を電圧検知のためのみに用いれば、ＶＤＳが高い場合でもボンディングワイヤ７０には大電流が流れない設定とすることができ、このために１本のボンディングワイヤ７０のみを用いることができる。   Similarly, when an overvoltage is supplied to the drain electrode 34, that is, when the voltage VDS of the drain electrode 34 with respect to the source electrode 33 exceeds a predetermined value, VG is turned off regardless of VIN (low potential). However, the semiconductor device 10 can be used more safely by forcibly turning off the HEMT. Therefore, as shown in FIG. 1, the drain electrode 34 is connected to one control electrode 41 (drain voltage detection terminal) of the control IC chip 40 by the bonding wire 70. Here, if the input impedance of the drain voltage detection terminal is made sufficiently high and this terminal is used only for voltage detection, it can be set so that a large current does not flow through the bonding wire 70 even when VDS is high, For this purpose, only one bonding wire 70 can be used.

上記の構成によって、高い信頼性をもってこの半導体装置１０を使用することができる。   With the above configuration, the semiconductor device 10 can be used with high reliability.

なお、上記の例においては、ＨＥＭＴチップ３０における基板３１は導電性であり、その電位がソース電極３３と等しいものとしたが、これらを異ならせることもできる。すなわち、基板３１の電位をソース電極３３の電位と独立に制御することもできる。この場合においては、ＨＥＭＴチップ３０側において基板３１とソース電極３３とを接続せず、リードフレーム２０の電位を基板３１の電位とし、例えば図１における右端面側の一番上のリード６０を、基板３１の電位を入力するための端子として使用することができる。   In the above example, the substrate 31 in the HEMT chip 30 is conductive and has the same potential as the source electrode 33. However, they may be different. That is, the potential of the substrate 31 can be controlled independently of the potential of the source electrode 33. In this case, the substrate 31 and the source electrode 33 are not connected on the HEMT chip 30 side, and the potential of the lead frame 20 is set to the potential of the substrate 31. For example, the uppermost lead 60 on the right end surface side in FIG. It can be used as a terminal for inputting the potential of the substrate 31.

こうした場合においても、一般に、ＨＥＭＴを良好に動作させる際に基板３１に設定される電位はＶＤＳ等と比べて無視できる程度に低電位とされる（接地電位に近い）ために、上記と同様の効果を奏することは明らかである。   Even in such a case, generally, the potential set in the substrate 31 when the HEMT is operated satisfactorily is set to a negligible potential (close to the ground potential) as compared with VDS or the like, so that the same as above It is clear that there is an effect.

更に、ＨＥＭＴチップ３０における基板３１が絶縁性である場合においても、リードフレーム３１側（ＨＥＭＴチップ３０、制御用ＩＣチップ４０の裏面側）が一様に接地電位となるために、シールドとして機能する点は上記と同様である。このため、やはり上記と同様の効果を奏することは明らかである。こうした場合には、基板３１としては、サファイア、半絶縁性（ノンドープ）のシリコン、ＳｉＣ等の単結晶を用いることもできる。すなわち、上記の構成は、基板３１の種類によらず有効である。   Further, even when the substrate 31 in the HEMT chip 30 is insulative, the lead frame 31 side (the back side of the HEMT chip 30 and the control IC chip 40) is uniformly at ground potential, so that it functions as a shield. The point is the same as above. For this reason, it is clear that the same effect as described above is obtained. In such a case, the substrate 31 may be a single crystal such as sapphire, semi-insulating (non-doped) silicon, or SiC. That is, the above configuration is effective regardless of the type of the substrate 31.

この場合、例えば特開２０１１−１８８４４号公報に記載されたように、バリア層３２２、電子走行層３２１、基板３１を貫通する貫通電極３７を用いて、ソース電極３３と基板裏面電極３６、リードフレーム３１とを電気的に接続することもできる。図４は、この場合における断面を図２に対応させて示した図である。こうした場合においても、上記の構成が有効であることは明らかである。あるいは、基板３１を導電性として、バリア層３２２、電子走行層３２１を貫通し、ソース電極３３と基板３１とを接続した貫通電極を用いることもできる。   In this case, for example, as described in Japanese Patent Application Laid-Open No. 2011-18844, the barrier layer 322, the electron transit layer 321, and the through electrode 37 penetrating the substrate 31, the source electrode 33, the substrate back electrode 36, and the lead frame are used. 31 can also be electrically connected. FIG. 4 is a view showing a section in this case corresponding to FIG. Even in such a case, it is clear that the above configuration is effective. Alternatively, it is also possible to use a through electrode in which the substrate 31 is conductive, penetrates the barrier layer 322 and the electron transit layer 321, and connects the source electrode 33 and the substrate 31.

ここで、前記の通り、この半導体装置１０においては、ＶＧの制御の精度を高めることができ、ＨＥＭＴのスイッチング動作を高精度で行うことができる。この際、制御用ＩＣチップ４０（制御用ＩＣ）を以下の構成とすることによって、ＶＧに与えるノイズの影響を更に低減することができる。   Here, as described above, in this semiconductor device 10, the accuracy of VG control can be increased, and the switching operation of the HEMT can be performed with high accuracy. At this time, the influence of noise on the VG can be further reduced by configuring the control IC chip 40 (control IC) as follows.

前記の通り、ＨＥＭＴのスイッチング動作を制御するために、この半導体装置１０に外部から入力される信号はＶＩＮである。ただし、実際にＨＥＭＴのゲート電極３５に入力される電圧ＶＧは、ＶＩＮを基にして制御用ＩＣチップ４０が生成する。ＶＧは、制御用ＩＣチップ４０におけるスイッチング速度調整回路によって、後述する図６上に示すようなＶＩＮの波形に対して、パルスの立ち上がり速度、立ち下がり速度が調整された波形ＶＧが出力される。   As described above, in order to control the switching operation of the HEMT, a signal input to the semiconductor device 10 from the outside is VIN. However, the voltage VG actually input to the gate electrode 35 of the HEMT is generated by the control IC chip 40 based on VIN. As for VG, a waveform VG in which the rising speed and falling speed of the pulse are adjusted with respect to the VIN waveform as shown in FIG. 6 described later by the switching speed adjusting circuit in the control IC chip 40 is output.

このスイッチング速度調整回路について説明する。このスイッチング速度調整回路においては、ＶＩＮが入力され、かつ端子ＶＰＷ、ＣＴＬが用いられる。このスイッチング速度調整回路を用いた場合の構成の例を図５に示す。ここで、制御用ＩＣ回路チップ４０には、実際にはスイッチング速度調整回路以外の回路も構成されているが、ここではスイッチング速度調整回路とこれに関連する端子のみが記載されている。   The switching speed adjustment circuit will be described. In this switching speed adjustment circuit, VIN is input and terminals VPW and CTL are used. An example of the configuration when this switching speed adjustment circuit is used is shown in FIG. Here, the control IC circuit chip 40 actually includes a circuit other than the switching speed adjustment circuit, but only the switching speed adjustment circuit and terminals related thereto are described here.

図５において、端子ＶＰＷは抵抗ＲＶＰＷを介して主電源を供給する端子の一方である端子ＶＣＣに接続され、端子ＣＴＬは抵抗ＲＣＴＬを介して主電源を供給する端子の他方である端子ＧＮＤ（接地電位）に接続される。ＲＶＰＷ、ＲＣＴＬは、この半導体装置１０の外部において設けられ、端子ＶＰＷ、ＣＴＬは、スイッチング速度調整端子として用いられ、前者はＶＧの立ち上がり速度の調整に、後者は立ち下がり速度の調整に用いられる。   In FIG. 5, a terminal VPW is connected to a terminal VCC which is one of terminals for supplying main power via a resistor RVPW, and a terminal CTL is a terminal GND (grounding) which is the other terminal for supplying main power via a resistor RCTL. Potential). RVPW and RCTL are provided outside the semiconductor device 10. The terminals VPW and CTL are used as switching speed adjustment terminals. The former is used for adjusting the rising speed of VG and the latter is used for adjusting the falling speed.

図５におけるスイッチング速度調整回路は、Ｈ側ドライブ回路ブロック８１で制御されるｐチャネルＭＯＳＦＥＴ（ＱＨ）、Ｌ側ドライブ回路ブロック８２で制御されるｎチャネルＭＯＳＦＥＴ（ＱＬ）とで構成される。この際、ＶＩＮにオン信号が入力されると（ＨＥＭＴをオンする場合に相当）、ＱＨはオンとなり、ＱＬはオフとなる。その結果、ＶＧはＱＨのソース電位と等しくなる。この際にＲＶＰＷの定数値でＨ側ドライブ回路ブロック８１の特性が調整され、ＱＨのスイッチング特性が制御されるため、ＶＧの立ち上がり時間を設定することができる。   5 includes a p-channel MOSFET (QH) controlled by the H-side drive circuit block 81 and an n-channel MOSFET (QL) controlled by the L-side drive circuit block 82. At this time, if an ON signal is input to VIN (corresponding to turning on the HEMT), QH is turned on and QL is turned off. As a result, VG becomes equal to the source potential of QH. At this time, the characteristic of the H-side drive circuit block 81 is adjusted by the constant value of RVPW and the switching characteristic of QH is controlled, so that the rise time of VG can be set.

一方、ＶＩＮにオフ信号が入力されると（ＨＥＭＴをオフする場合に相当）、ＱＨはオフとなり、ＱＬはオンとなる。その結果、ＶＧはＱＬのソース電位、すなわち接地電位と等しくなる。この際にＲＣＴＬの定数値でＬ側ドライブ回路ブロック８２の特性が調整され、ＱＬのスイッチング特性が制御されるため、ＶＧの立ち下がり時間を設定することができる。   On the other hand, when an OFF signal is input to VIN (corresponding to turning off HEMT), QH is turned off and QL is turned on. As a result, VG becomes equal to the source potential of QL, that is, the ground potential. At this time, the characteristics of the L-side drive circuit block 82 are adjusted by the constant value of RCTL and the switching characteristics of the QL are controlled, so that the fall time of VG can be set.

また、ＶＩＮがオフ信号入力の状態で維持された場合には、ＶＧはＧＮＤ（接地電位）に維持される。このため、例えばＶＩＮに外部のノイズが重畳した場合でも、ＨＥＭＴのゲート電極３５に直接入力する電圧であるＶＧを適正に保つことができる。以上より、この回路を用いた場合において、入力されるＶＩＮと出力されるＶＧの関係を図６に示す。ここで、ＶＩＮにおけるｌｏｗからｈｉｇｈへの立ち上がり時間、ｈｉｇｈからｌｏｗへの立ち下がり時間は、それぞれ無視できるものとする。   Further, when VIN is maintained in an off signal input state, VG is maintained at GND (ground potential). For this reason, for example, even when external noise is superimposed on VIN, VG, which is a voltage directly input to the gate electrode 35 of the HEMT, can be maintained appropriately. From the above, FIG. 6 shows the relationship between input VIN and output VG when this circuit is used. Here, it is assumed that the rise time from low to high and the fall time from high to low in VIN can be ignored.

ＲＶＰＷ、ＲＣＴＬの抵抗値は、半導体装置１０の外部において、利用者が任意にこれらを独立に設定して接続することができる。ｔ１、ｔ２を大きくした場合にはノイズの影響は小さくすることができるが、スイッチング動作の速度は低くなるために、高速動作には適さない。このため、ＲＶＰＷ、ＲＣＴＬの抵抗値（定数）は、この半導体装置１０の使用状況に応じて設定されたｔ１、ｔ２の値に応じて決定することができる。 The resistance values of RVPW and RCTL can be arbitrarily set and connected by the user outside the semiconductor device 10. When t 1 and t 2 are increased, the influence of noise can be reduced. However, since the speed of the switching operation is reduced, it is not suitable for high-speed operation. For this reason, the resistance values (constants) of RVPW and RCTL can be determined according to the values of t 1 and t 2 set according to the usage status of the semiconductor device 10.

例えば、立ち上がり動作におけるノイズの影響が問題にならないために、ｔ１は伸ばさずにｔ２のみを伸ばしたい場合には、ＲＶＰＷ＝０Ωとすればよい。図５の回路では、ＲＶＰＷの定数値が大きくなればｔ１が長くなり、この定数値が小さくなればｔ１が短くなる設定とした。逆に、立ち下がり動作におけるノイズの影響が問題にならないために、ｔ１のみを伸ばしｔ２を伸ばさない場合には、ＲＣＴＬ＝０Ωとすればよい。ここで、ＲＣＴＬの定数値とｔ２の関係は、ＲＶＰＷの定数値とｔ１の関係と同様の設定とした。こうした設定は、半導体装置１０の外部において利用者が容易に行うことができる。この設定は、この半導体装置１０が用いられる環境等に応じて、ＨＥＭＴのスイッチング動作に及ぼすノイズの影響が小さくなるように、利用者が適宜行うことができる。 For example, if the effect of noise in the rising operation does not become a problem, when it is desired to extend only t 2 without increasing t 1 , RVPW = 0Ω may be set. In the circuit of FIG. 5, t 1 becomes longer when the constant value of RVPW becomes larger, and t 1 becomes shorter when the constant value becomes smaller. On the contrary, since the influence of noise in the falling operation does not become a problem, if only t 1 is extended and t 2 is not extended, RCTL = 0Ω may be set. Here, the relationship between the constant value of RCTL and t 2 was set similarly to the relationship between the constant value of RVPW and t 1 . Such setting can be easily performed by the user outside the semiconductor device 10. This setting can be appropriately performed by the user so that the influence of noise on the switching operation of the HEMT is reduced according to the environment in which the semiconductor device 10 is used.

また、通常のｐチャネルＭＯＳＦＥＴであるＱＨ、ｎチャネルＭＯＳＦＥＴであるＱＬ、Ｈ側ドライブ回路ブロック８１、Ｌ側ドライブ回路ブロック８２は、シリコンで構成された制御用ＩＣチップ４０内に容易に形成することができる。このため、図５に示された構成のスイッチング速度調整回路を内蔵する制御用ＩＣチップ４０を容易に製造することができ、これを半導体装置１０に搭載することができる。   Further, QH, which is a normal p-channel MOSFET, QL, which is an n-channel MOSFET, an H-side drive circuit block 81, and an L-side drive circuit block 82 are easily formed in the control IC chip 40 made of silicon. Can do. For this reason, the control IC chip 40 incorporating the switching speed adjustment circuit having the configuration shown in FIG. 5 can be easily manufactured, and can be mounted on the semiconductor device 10.

その他、制御用ＩＣチップにおけるＶＰＷ端子とＶＧ端子、ＣＴＬ端子とＶＧ端子とを上記と同様にＶＩＮのｈｉｇｈ、ｌｏｗに応じて切り替えて接続できる構成であれば、図５に示された以外の構成の回路によっても、同様にｔ１、ｔ２を設定することができる。 Other than the configuration shown in FIG. 5 as long as the VPW terminal and the VG terminal and the CTL terminal and the VG terminal in the control IC chip can be switched and connected in accordance with VIN high and low in the same manner as above Similarly, t 1 and t 2 can also be set by the circuit ( 1) .

なお、図５の構成において、立ち上がり速度のみを調整する場合にはＶＰＷ端子、立ち下がり速度のみを調整する場合にはＣＴＬ端子のみをそれぞれ設ければ、ＨＥＭＴを適正にスイッチング動作させるＶＧを生成することができる。   In the configuration of FIG. 5, if only the rising speed is adjusted, the VPW terminal is provided, and if only the falling speed is adjusted, only the CTL terminal is provided, thereby generating a VG for appropriately switching the HEMT. be able to.

こうしたスイッチング速度調整回路は、スイッチング動作に対するノイズの影響の少ない上記の半導体装置１０において特に有効である。   Such a switching speed adjustment circuit is particularly effective in the above-described semiconductor device 10 in which the influence of noise on the switching operation is small.

なお、上記の例においては、ＨＥＭＴチップ３０が用いられていたが、基板側を接地電位（あるいは接地電位に近い低電位）とされて動作し、ＶＧによって同様にスイッチング動作が制御される半導体素子が形成されたスイッチング素子チップであれば、同様の効果を奏することは明らかである。こうした半導体素子としては、例えば、パワーＭＯＳＦＥＴやＩＧＢＴのように半導体層の厚さ方向に主電流が流される縦型の素子ではなく、半導体層の面内方向に主電流が流される横型のＭＥＳＦＥＴ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、横型のＭＯＳＦＥＴ等がある。また、半導体層を構成する材料も、ＩＩＩ族窒化物半導体に限定されず、ＳｉＣ、シリコン等を用いた場合でも同様である。   In the above example, the HEMT chip 30 is used. However, the semiconductor element operates with the substrate side set to the ground potential (or a low potential close to the ground potential), and the switching operation is similarly controlled by the VG. It is clear that the same effect can be obtained if the switching element chip is formed. Such a semiconductor element is not a vertical element in which the main current flows in the thickness direction of the semiconductor layer, such as a power MOSFET or IGBT, but a lateral MESFET (in which the main current flows in the in-plane direction of the semiconductor layer) ( There are MEtal Semiconductor Field Effect Transistors), lateral MOSFETs, and the like. Further, the material constituting the semiconductor layer is not limited to the group III nitride semiconductor, and the same applies when SiC, silicon, or the like is used.

また、上記の構成では、スイッチング素子チップと制御用ＩＣチップがそれぞれ１個ずつリードフレームに搭載されたものとしたが、同様の構成をもつスイッチング素子チップが複数搭載された場合でも同様の効果を奏することは明らかである。制御用ＩＣチップを複数搭載した場合においても同様である。   In the above configuration, one switching element chip and one control IC chip are mounted on the lead frame. However, the same effect can be obtained even when a plurality of switching element chips having the same configuration are mounted. It is clear to play. The same applies when a plurality of control IC chips are mounted.

また、上記の構成では、この半導体装置（半導体モジュール）がＱＦＮ型であるものとした。ＱＦＮ型の半導体モジュール（パッケージ）は、小型化が可能であることや、挿入ピン等の寄生インダクタンスの影響が排除されるため、特に上記のようなスイッチング素子を搭載する場合には好ましく用いられる。しかしながら、リードが取り出される形態は、上記の効果を奏する限りにおいて任意であり、ＤＩＰ（Ｄｏｕｂｌｅ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）型等、任意の形態とすることができる。   In the above configuration, the semiconductor device (semiconductor module) is of the QFN type. The QFN type semiconductor module (package) is preferably used particularly when the switching element as described above is mounted because it can be downsized and the influence of parasitic inductance such as an insertion pin is eliminated. However, the form in which the lead is taken out is arbitrary as long as the above-described effect is obtained, and may be an arbitrary form such as a DIP (Double Inline Package) type.

１０ 半導体装置（半導体モジュール）
２０ リードフレーム
３０ ＨＥＭＴチップ（スイッチング素子チップ）
３１ 基板
３２ 窒化物半導体層（半導体層）
３３ ソース電極
３４ ドレイン電極
３５ ゲート電極
３６ 基板裏面電極
３７ 貫通電極
４０ 制御用ＩＣチップ
４１ 制御用電極
４２ 制御用ＩＣチップ裏面電極
５０ モールド層
６０ リード
７０ ボンディングワイヤ
８１ Ｈ側ドライブ回路ブロック
８２ Ｌ側ドライブ回路ブロック
３２１ 電子走行層
３２２ バリア層 10 Semiconductor devices (semiconductor modules)
20 Lead frame 30 HEMT chip (switching element chip)
31 Substrate 32 Nitride semiconductor layer (semiconductor layer)
33 Source electrode 34 Drain electrode 35 Gate electrode 36 Substrate back electrode 37 Through electrode 40 Control IC chip 41 Control electrode 42 Control IC chip back electrode 50 Mold layer 60 Lead 70 Bonding wire 81 H side drive circuit block 82 L side drive Circuit block 321 Electron travel layer 322 Barrier layer

Claims (5)

ゲート電極の電圧によって１対の主電極間に流れる電流のオン・オフが制御されるスイッチング素子が形成されＩＩＩ族窒化物半導体からなる半導体層で構成されたスイッチング素子チップと、前記スイッチング素子の制御を行う制御用ＩＣが形成され前記スイッチング素子チップとは別体とされた制御用ＩＣチップとが、同一のパッケージ内に設けられた構成を具備する半導体装置であって、
前記スイッチング素子チップと前記制御用ＩＣチップとを上面に搭載し接地電位とされたリードフレームを具備し、
前記スイッチング素子における前記電流は、前記スイッチング素子チップを構成する半導体層の面内方向を流れ、
前記パッケージ内において、前記リードフレームの上面側で、
前記スイッチング素子チップにおける前記ゲート電極と、前記スイッチング素子チップにおける１対の主電極のうちの接地電位に近い側の電極が印加される主電極と、がそれぞれ前記制御用ＩＣチップと接続されたことを特徴とする半導体装置。 A switching element chip formed of a semiconductor layer made of a group III nitride semiconductor, in which a switching element in which on / off of a current flowing between a pair of main electrodes is controlled by the voltage of the gate electrode is formed, and control of the switching element And a control IC chip formed separately from the switching element chip, wherein the control IC chip is provided in the same package.
The switching element chip and the control IC chip are mounted on the upper surface, and a lead frame having a ground potential is provided,
The current in the switching element flows in an in-plane direction of a semiconductor layer constituting the switching element chip,
In the package, on the upper surface side of the lead frame,
The gate electrode in the switching element chip and the main electrode to which the electrode close to the ground potential of the pair of main electrodes in the switching element chip is connected to the control IC chip, respectively. A semiconductor device characterized by the above. 前記スイッチング素子はＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the switching element is a HEMT (High Electron Mobility Transistor). 前記制御用ＩＣチップには温度センサが搭載され、前記制御用ＩＣチップは、前記温度センサによって検知された温度に応じて前記ゲート電極の電位を制御して前記スイッチング素子チップにおいて流れる前記電流を遮断する動作を行うことを特徴とする請求項１又は２に記載の半導体装置。 A temperature sensor is mounted on the control IC chip, and the control IC chip cuts off the current flowing in the switching element chip by controlling the potential of the gate electrode according to the temperature detected by the temperature sensor. the semiconductor device according to claim 1 or 2, characterized in that the operation of. 前記ゲート電極の電位を制御するために外部から入力された入力信号が入力され、当該入力信号における立ち上がり及び／又は立ち下がり速度を変化させた出力信号を出力して前記ゲート電極に印加するスイッチング速度調整回路が、前記制御用ＩＣチップに設けられたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。 A switching speed in which an input signal input from the outside is input to control the potential of the gate electrode, and an output signal in which the rising and / or falling speed of the input signal is changed is applied to the gate electrode. adjusting circuit, the semiconductor device according to any one of claims 1, characterized in that provided in the control IC chip to claim 3. 前記スイッチング速度調整回路には、前記制御用ＩＣチップの主電源と接続された１対の端子のうちの少なくとも一方と抵抗を介して接続されるスイッチング速度調整端子が設けられ、
前記スイッチング速度調整回路は、前記入力信号によってスイッチング制御されることによって、前記スイッチング速度調整端子を前記ゲート電極に接続する動作を行うことを特徴とする請求項４に記載の半導体装置。 The switching speed adjustment circuit is provided with a switching speed adjustment terminal connected via a resistor to at least one of a pair of terminals connected to the main power supply of the control IC chip,
5. The semiconductor device according to claim 4 , wherein the switching speed adjustment circuit performs an operation of connecting the switching speed adjustment terminal to the gate electrode by being switching-controlled by the input signal. 6.
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