JP6065046B2 - Semiconductor integrated circuit, electronic equipment, solid-state imaging device, imaging device - Google Patents

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    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70SSIS architectures; Circuits associated therewith
    • H04N25/79Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Description

本発明は、アナログ回路およびデジタル回路が混在する半導体集積回路、電子機器、固体撮像装置、撮像装置に関する。   The present invention relates to a semiconductor integrated circuit, an electronic device, a solid-state imaging device, and an imaging device in which analog circuits and digital circuits are mixed.

近年、多くのMOS型固体撮像装置は、光を光電変換するフォトダイオードを有する複数の画素回路と、各画素回路から出力された画素信号をデジタル値へ変換して処理する信号処理回路とを有する。   In recent years, many MOS type solid-state imaging devices have a plurality of pixel circuits having photodiodes that photoelectrically convert light, and signal processing circuits that convert pixel signals output from the pixel circuits into digital values and process them. .

この固体撮像装置などのように高機能化または高速化された半導体集積回路では、1個の半導体基板に画素のフォトダイオードや、アナログ回路およびデジタル回路を配置する場合において、それぞれに使用する素子に対するプロセス要件の差が大きい。
その結果、半導体集積回路では、工程数の増大によるコスト増大、最適プロセスの違いによるセンサ特性の劣化などを生じている。
これに対して、複数のチップを重ねた構造を有するいわゆる3次元LSI(Large Scale Integration)構造においては、異なるプロセスで製造したチップを積層して1つのLSIとして構成できる。その結果、3次元LSI構造では、上述した課題を解決することができる(特許文献1、2)。
In a semiconductor integrated circuit with high functionality or high speed such as this solid-state imaging device, when a photodiode of a pixel, an analog circuit, and a digital circuit are arranged on one semiconductor substrate, each element used for each is used. There are large differences in process requirements.
As a result, in the semiconductor integrated circuit, cost increases due to an increase in the number of processes, sensor characteristics deteriorate due to differences in optimum processes, and the like.
On the other hand, in a so-called three-dimensional LSI (Large Scale Integration) structure having a structure in which a plurality of chips are stacked, chips manufactured by different processes can be stacked to form a single LSI. As a result, the above-described problem can be solved in the three-dimensional LSI structure (Patent Documents 1 and 2).

特開2004−146816号公報JP 2004-146816 A WO2006/129762号WO2006 / 129762

しかしながら、複数のチップを有する半導体集積回路では、それに実現される複数の回路ブロックが複数のチップに分けて形成されるために、半導体基板の総面積が増大してしまう。
たとえば、別の半導体基板に形成されたアナログ回路からアナログ信号が入力されるデジタル回路では、デジタル回路の入力端子がパッドなどにより外部に露出することから、入力保護回路を追加する必要がある。
However, in a semiconductor integrated circuit having a plurality of chips, a plurality of circuit blocks realized therein are divided into a plurality of chips, so that the total area of the semiconductor substrate increases.
For example, in a digital circuit to which an analog signal is input from an analog circuit formed on another semiconductor substrate, an input protection circuit needs to be added because the input terminal of the digital circuit is exposed to the outside by a pad or the like.

このようにアナログ回路とデジタル回路とが混在する半導体集積回路では、これらの回路を複数の半導体基板に分けて形成する場合に、基板の総面積の増加を抑制することが求められている。   As described above, in a semiconductor integrated circuit in which analog circuits and digital circuits are mixed, when these circuits are formed separately on a plurality of semiconductor substrates, it is required to suppress an increase in the total area of the substrate.

本発明の第1の観点の半導体集積回路は、アナログ回路およびアナログ回路のアナログの出力信号をデジタル変換するデジタル回路のうちの、アナログ回路の一部が形成される第1半導体基板と、アナログ回路の残部およびデジタル回路が形成される第2半導体基板と、第1半導体基板と第2半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第1半導体基板のアナログ回路の一部により生成されたアナログ信号を、第2半導体基板へ伝送する。   A semiconductor integrated circuit according to a first aspect of the present invention includes a first semiconductor substrate on which a part of an analog circuit is formed, and the analog circuit of the analog circuit and a digital circuit for digitally converting an analog output signal of the analog circuit. And a second semiconductor substrate on which a digital circuit is formed, and a substrate connecting portion for connecting the first semiconductor substrate and the second semiconductor substrate. The substrate connection unit transmits an analog signal generated by a part of the analog circuit of the first semiconductor substrate to the second semiconductor substrate.

第1の観点では、アナログ回路が第1半導体基板と第2半導体基板とに分けて形成される。
このため、第2半導体基板のアナログ回路の残部が第2半導体基板のデジタル回路の入力保護回路として機能する。
よって、第2半導体基板に、デジタル回路の入力保護回路を設ける必要がない。
In the first aspect, the analog circuit is formed separately on the first semiconductor substrate and the second semiconductor substrate.
For this reason, the remainder of the analog circuit on the second semiconductor substrate functions as an input protection circuit for the digital circuit on the second semiconductor substrate.
Therefore, it is not necessary to provide an input protection circuit for the digital circuit on the second semiconductor substrate.

本発明の第2の観点の電子機器は、アナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路が混在された半導体集積回路を有する。半導体集積回路は、アナログ回路の一部が形成される第1半導体基板と、アナログ回路の残部およびデジタル回路が形成される第2半導体基板と、第1半導体基板と第2半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第1半導体基板のアナログ回路の一部により生成されたアナログ信号を、第2半導体基板へ伝送する。   The electronic device according to the second aspect of the present invention includes a semiconductor integrated circuit in which an analog circuit and a digital circuit for digitally converting an analog output signal output from the analog circuit are mixed. The semiconductor integrated circuit connects a first semiconductor substrate on which a part of an analog circuit is formed, a second semiconductor substrate on which a remainder of the analog circuit and a digital circuit are formed, and the first semiconductor substrate and the second semiconductor substrate. And a substrate connecting portion. The substrate connection unit transmits an analog signal generated by a part of the analog circuit of the first semiconductor substrate to the second semiconductor substrate.

本発明の第3の観点の固体撮像装置は、複数の光電変換素子を含むアナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、複数の光電変換素子を含むアナログ回路の一部が形成される第1半導体基板と、アナログ回路の残部およびデジタル回路が形成される第2半導体基板と、第1半導体基板と第2半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第1半導体基板のアナログ回路の一部により生成されたアナログ信号を、第2半導体基板へ伝送する。   A solid-state imaging device according to a third aspect of the present invention includes a plurality of photoelectric conversion elements among an analog circuit including a plurality of photoelectric conversion elements and a digital circuit that digitally converts an analog output signal output from the analog circuit. A first semiconductor substrate on which a part of the analog circuit is formed, a second semiconductor substrate on which the remaining part of the analog circuit and the digital circuit are formed, and a substrate connecting part for connecting the first semiconductor substrate and the second semiconductor substrate. Have. The substrate connection unit transmits an analog signal generated by a part of the analog circuit of the first semiconductor substrate to the second semiconductor substrate.

本発明の第4の観点の撮像装置は、光を集光する光学系と、光学系により集光された光を光電変換する複数の光電変換素子を有する固体撮像部とを有する。固体撮像部は、複数の光電変換素子を含むアナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、複数の光電変換素子を含むアナログ回路の一部が形成される第1半導体基板と、アナログ回路の残部およびデジタル回路が形成される第2半導体基板と、第1半導体基板と第2半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第1半導体基板のアナログ回路の一部により生成されたアナログ信号を、第2半導体基板へ伝送する。   The imaging device of the 4th viewpoint of this invention has an optical system which condenses light, and a solid-state imaging part which has several photoelectric conversion elements which photoelectrically convert the light condensed by the optical system. The solid-state imaging unit is formed with a part of an analog circuit including a plurality of photoelectric conversion elements among an analog circuit including a plurality of photoelectric conversion elements and a digital circuit for digitally converting an analog output signal output from the analog circuit. A first semiconductor substrate, a second semiconductor substrate on which the remainder of the analog circuit and the digital circuit are formed, and a substrate connecting portion that connects the first semiconductor substrate and the second semiconductor substrate. The substrate connection unit transmits an analog signal generated by a part of the analog circuit of the first semiconductor substrate to the second semiconductor substrate.

本発明では、アナログ回路とデジタル回路とが混在する半導体集積回路を複数の半導体基板に分けて形成する場合における、基板の総面積の増加を抑制することができる。   In the present invention, an increase in the total area of a substrate can be suppressed when a semiconductor integrated circuit in which analog circuits and digital circuits are mixed is formed on a plurality of semiconductor substrates.

図1は、本発明の第1実施形態に係るCMOS(Complementary Metal Oxide Semiconductor)センサ方式の固体撮像装置のブロック図である。FIG. 1 is a block diagram of a CMOS (Complementary Metal Oxide Semiconductor) sensor type solid-state imaging device according to the first embodiment of the present invention. 図2は、図1の1列分の画素アレイ部およびカラム回路の回路図である。FIG. 2 is a circuit diagram of the pixel array portion and column circuit for one column in FIG. 図3は、図1の固体撮像装置の3次元構造の説明図である。FIG. 3 is an explanatory diagram of a three-dimensional structure of the solid-state imaging device of FIG. 図4は、図3のセンサチップおよび信号処理チップに対する画素アレイ部およびカラム回路の振り分け方の説明図である。FIG. 4 is an explanatory diagram of how the pixel array unit and the column circuit are allocated to the sensor chip and the signal processing chip of FIG. 図5は、図3のセンサチップおよび信号処理チップに対する1列分の画素アレイ部およびカラム回路の振り分け方の説明図である。FIG. 5 is an explanatory diagram of a method of distributing the pixel array portion and the column circuit for one column with respect to the sensor chip and the signal processing chip of FIG. 図6は、図3の信号処理チップに形成した画素アレイ部の電流源の説明図である。FIG. 6 is an explanatory diagram of a current source of the pixel array unit formed in the signal processing chip of FIG. 図7は、比較例の固体撮像装置でのチップ分けの説明図である。FIG. 7 is an explanatory diagram of chip division in the solid-state imaging device of the comparative example. 図8は、図2のセンサチップおよび信号処理チップの光学的構造の説明図である。FIG. 8 is an explanatory diagram of an optical structure of the sensor chip and the signal processing chip in FIG. 図9は、本発明の第2実施形態におけるセンサチップおよび信号処理チップの光学的構造の説明図である。FIG. 9 is an explanatory diagram of the optical structure of the sensor chip and the signal processing chip in the second embodiment of the present invention. 図10は、本発明の第3実施形態のセンサチップおよび信号処理チップに対する1列分の画素アレイ部およびカラム回路の振り分け方の説明図である。FIG. 10 is an explanatory diagram of a method of distributing the pixel array portion and the column circuit for one column with respect to the sensor chip and the signal processing chip according to the third embodiment of the present invention. 図11は、本発明の第4実施形態のCCD(Charge Coupled Device)センサ方式の固体撮像装置の構成およびチップ振り分け方の説明図である。FIG. 11 is an explanatory diagram of a configuration of a CCD (Charge Coupled Device) sensor type solid-state imaging device and a chip distribution method according to the fourth embodiment of the present invention. 図12は、図11の垂直転送部の電荷転送側の端部のレイアウトの一例の説明図である。FIG. 12 is an explanatory diagram of an example of the layout of the end portion on the charge transfer side of the vertical transfer portion of FIG. 図13は、本発明の第5実施形態に係る撮像装置のブロック図である。FIG. 13 is a block diagram of an imaging apparatus according to the fifth embodiment of the present invention. 図14は、アナログ信号の直流成分を除去する直流カット回路の説明図である。FIG. 14 is an explanatory diagram of a DC cut circuit that removes a DC component of an analog signal.

以下、本発明の実施の形態を図面に関連付けて説明する。
説明は以下の順に行う。
1.第1実施形態(CMOSセンサ方式の固体撮像装置の例。)
2.第2実施形態(固体撮像装置の光学的構造を変形した例。)
3.第3実施形態(固体撮像装置のチップ分けの変形例。)
4.第4実施形態(CCDセンサ方式の固体撮像装置の例。)
5.第5実施形態(撮像装置の例。)
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The description will be given in the following order.
1. First Embodiment (Example of CMOS sensor type solid-state imaging device)
2. Second Embodiment (an example in which the optical structure of the solid-state imaging device is modified)
3. Third Embodiment (Modification of chip separation of solid-state imaging device)
4). Fourth Embodiment (Example of CCD sensor type solid-state imaging device)
5. Fifth embodiment (an example of an imaging apparatus)

<1.第1実施形態>
[CMOSセンサ方式の固体撮像装置1の構成]
図1は、本発明の第1実施形態に係るCMOSセンサ方式の固体撮像装置1のブロック図である。
図1の固体撮像装置1は、タイミング制御回路11、行走査回路12、画素アレイ部13、カラム回路14、列走査回路15、水平走査出力信号線16、(Auto Gain Control)演算回路17、出力回路18を有する。
<1. First Embodiment>
[Configuration of CMOS sensor type solid-state imaging device 1]
FIG. 1 is a block diagram of a CMOS sensor type solid-state imaging device 1 according to the first embodiment of the present invention.
1 includes a timing control circuit 11, a row scanning circuit 12, a pixel array unit 13, a column circuit 14, a column scanning circuit 15, a horizontal scanning output signal line 16, an (Auto Gain Control) arithmetic circuit 17, and an output. A circuit 18 is included.

画素アレイ部13は、半導体基板の一面に行列状に二次元配列された複数の画素回路19を有する。
複数の画素回路19は、1行毎に複数の行選択信号線20に接続される。複数の行選択信号線20は、行走査回路12に接続される。
また、複数の画素回路19は、1列毎に複数の列出力信号線21に接続される。複数の列出力信号線21は、カラム回路14に接続される。
The pixel array unit 13 includes a plurality of pixel circuits 19 that are two-dimensionally arranged in a matrix on one surface of a semiconductor substrate.
The plurality of pixel circuits 19 are connected to a plurality of row selection signal lines 20 for each row. The plurality of row selection signal lines 20 are connected to the row scanning circuit 12.
The plurality of pixel circuits 19 are connected to a plurality of column output signal lines 21 for each column. The plurality of column output signal lines 21 are connected to the column circuit 14.

図2は、図1の1列分の画素アレイ部13およびカラム回路14の回路図である。
図2に示すように、1列に配列された複数の画素回路19は、1本の列出力信号線21に接続される。
図2の画素回路19は、フォトダイオード31、転送トランジスタ32、フローティングディフュージョン(FD)33、増幅トランジスタ34、選択トランジスタ35、リセットトランジスタ36を有する。
転送トランジスタ32、増幅トランジスタ34、選択トランジスタ35、およびリセットトランジスタ36は、たとえば半導体基板に形成されたMOS(Metal Oxide Semiconductor)トランジスタである。
FIG. 2 is a circuit diagram of the pixel array unit 13 and the column circuit 14 for one column in FIG.
As shown in FIG. 2, the plurality of pixel circuits 19 arranged in one column are connected to one column output signal line 21.
The pixel circuit 19 in FIG. 2 includes a photodiode 31, a transfer transistor 32, a floating diffusion (FD) 33, an amplification transistor 34, a selection transistor 35, and a reset transistor 36.
The transfer transistor 32, the amplification transistor 34, the selection transistor 35, and the reset transistor 36 are, for example, MOS (Metal Oxide Semiconductor) transistors formed on a semiconductor substrate.

フォトダイオード31は、入射光をその光量に応じた量の電荷(ここでは電子)に光電変換する。   The photodiode 31 photoelectrically converts incident light into an amount of charge (here, electrons) corresponding to the amount of light.

転送トランジスタ32は、ドレインがフォトダイオード31に接続され、ソースがFD33に接続され、ゲートが図示しない転送信号線に接続される。
転送トランジスタ32は、オン状態である場合、フォトダイオード31で生成された電荷をフローティングディフュージョン33へ転送する。
The transfer transistor 32 has a drain connected to the photodiode 31, a source connected to the FD 33, and a gate connected to a transfer signal line (not shown).
When the transfer transistor 32 is in the on state, the transfer transistor 32 transfers the charge generated by the photodiode 31 to the floating diffusion 33.

リセットトランジスタ36は、ドレインが電源Vddに接続され、ソースがFD33に接続され、ゲートが図示しないリセット信号線に接続される。
リセットトランジスタ36は、オン状態である場合、FD33を電源Vddの電位にリセットする。
The reset transistor 36 has a drain connected to the power supply Vdd, a source connected to the FD 33, and a gate connected to a reset signal line (not shown).
When the reset transistor 36 is in the on state, the reset transistor 36 resets the FD 33 to the potential of the power supply Vdd.

増幅トランジスタ34は、ドレインが電源Vddに接続され、ソースが選択トランジスタ35のドレインに接続され、ゲートがFD33に接続される。
選択トランジスタ35は、ドレインが増幅トランジスタ34のソースに接続され、ソースが列出力信号線21に接続され、ゲートが行選択信号線20に接続される。
また、列出力信号線21には、電流源37が接続される。
これにより、増幅トランジスタ34は、選択トランジスタ35がオン状態である場合に、ソースフォロア型のアンプを構成する。
選択トランジスタ35がオン状態である場合、増幅トランジスタ34は、FD33の電位に応じた画素信号(アナログ信号)を、列出力信号線21へ出力する。
The amplification transistor 34 has a drain connected to the power supply Vdd, a source connected to the drain of the selection transistor 35, and a gate connected to the FD 33.
The selection transistor 35 has a drain connected to the source of the amplification transistor 34, a source connected to the column output signal line 21, and a gate connected to the row selection signal line 20.
In addition, a current source 37 is connected to the column output signal line 21.
Thereby, the amplification transistor 34 constitutes a source follower type amplifier when the selection transistor 35 is in an ON state.
When the selection transistor 35 is in the on state, the amplification transistor 34 outputs a pixel signal (analog signal) corresponding to the potential of the FD 33 to the column output signal line 21.

そして、図2の画素回路19は、たとえば転送トランジスタ32およびリセットトランジスタ36がオンされることにより、フォトダイオード31およびFD33がリセットされる。FD33のリセット後の電圧レベルは、電源Vddとなる。
その後、転送トランジスタ32がオンされると、リセット後にフォトダイオード31により発生した電荷がFD33へ転送される。FD33の電圧レベルは、当該電荷量に応じた電圧になる。
また、選択トランジスタ35がオンされると、増幅トランジスタ34は、ゲートに入力されるFD33の電圧レベルに応じたレベルの画素信号を列出力信号線21へ出力する。
In the pixel circuit 19 of FIG. 2, for example, the photodiode 31 and the FD 33 are reset when the transfer transistor 32 and the reset transistor 36 are turned on. The voltage level after resetting the FD 33 is the power supply Vdd.
Thereafter, when the transfer transistor 32 is turned on, the charge generated by the photodiode 31 after the reset is transferred to the FD 33. The voltage level of the FD 33 is a voltage corresponding to the charge amount.
When the selection transistor 35 is turned on, the amplification transistor 34 outputs a pixel signal having a level corresponding to the voltage level of the FD 33 input to the gate to the column output signal line 21.

図1の行走査回路12は、タイミング制御回路11、複数の行選択信号線20に接続される。
行走査回路12は、タイミング制御回路11から入力される垂直同期信号に基づいて、複数の行選択信号線20を順番に選択する。行走査回路12は、水平走査期間毎に、複数の行選択信号線20を順番に選択する。
選択された行選択信号線20に接続された画素回路19は、フォトダイオード31の光電変換処理により発生した電荷量に応じたレベルのアナログの画素信号を列出力信号線21へ出力する。
The row scanning circuit 12 in FIG. 1 is connected to the timing control circuit 11 and a plurality of row selection signal lines 20.
The row scanning circuit 12 sequentially selects a plurality of row selection signal lines 20 based on the vertical synchronization signal input from the timing control circuit 11. The row scanning circuit 12 sequentially selects a plurality of row selection signal lines 20 for each horizontal scanning period.
The pixel circuit 19 connected to the selected row selection signal line 20 outputs an analog pixel signal of a level corresponding to the amount of charge generated by the photoelectric conversion processing of the photodiode 31 to the column output signal line 21.

カラム回路14は、図2に示すように、列毎の複数組の比較器41、アップダウンカウンタ42、メモリ43を有する。   As illustrated in FIG. 2, the column circuit 14 includes a plurality of sets of comparators 41, an up / down counter 42, and a memory 43 for each column.

比較器41は、一対の入力端子の一方に列出力信号線21が接続され、他方にDAC(DAコンバータ)44が接続される。DAC44は、タイミング制御回路11から入力される値に基づいて、レベルがランプ的に変化するランプ信号を出力する。
そして、比較器41は、DAC44から入力されるランプ信号のレベルと、列出力信号線21から入力される画素信号のレベルとを比較する。
たとえば比較器41は、画素信号のレベルがランプ信号のレベルより低い場合にはハイレベルの比較信号を出力し、画素信号のレベルがランプ信号のレベルより高い場合にはローレベルの比較信号を出力する。
The comparator 41 has a column output signal line 21 connected to one of a pair of input terminals and a DAC (DA converter) 44 connected to the other. The DAC 44 outputs a ramp signal whose level changes like a ramp based on the value input from the timing control circuit 11.
The comparator 41 compares the level of the ramp signal input from the DAC 44 with the level of the pixel signal input from the column output signal line 21.
For example, the comparator 41 outputs a high-level comparison signal when the pixel signal level is lower than the ramp signal level, and outputs a low-level comparison signal when the pixel signal level is higher than the ramp signal level. To do.

アップダウンカウンタ42は、比較器41に接続される。
アップダウンカウンタ42は、たとえば比較信号がハイレベルとなる期間、またはローレベルとなる期間をカウントする。このカウント処理により、各画素回路19の画素信号は、完全なデジタル値へ変換される。
なお、比較器41とアップダウンカウンタ42との間にアンド回路を設け、このアンド回路にパルス信号を入力し、このパルス信号の個数をアップダウンカウンタ42によりカウントさせてもよい。
The up / down counter 42 is connected to the comparator 41.
For example, the up / down counter 42 counts a period during which the comparison signal is at a high level or a period during which the comparison signal is at a low level. By this counting process, the pixel signal of each pixel circuit 19 is converted into a complete digital value.
An AND circuit may be provided between the comparator 41 and the up / down counter 42, a pulse signal may be input to the AND circuit, and the number of pulse signals may be counted by the up / down counter 42.

メモリ43は、アップダウンカウンタ42、水平走査出力信号線16、列走査回路15に接続される。
メモリ43は、アップダウンカウンタ42によりカウントされたカウント値を記憶する。
The memory 43 is connected to the up / down counter 42, the horizontal scanning output signal line 16, and the column scanning circuit 15.
The memory 43 stores the count value counted by the up / down counter 42.

なお、カラム回路14は、画素回路19のリセット時の画素信号に基づいてリセットレベルに対応したカウント値をカウントし、また、所定の撮像時間後の画素信号に基づいてカウント値をカウントし、これらの差分値をメモリ43に記憶させてもよい。   The column circuit 14 counts the count value corresponding to the reset level based on the pixel signal when the pixel circuit 19 is reset, and counts the count value based on the pixel signal after a predetermined imaging time. May be stored in the memory 43.

図1の列走査回路15は、タイミング制御回路11、カラム回路14の複数のメモリ43に接続される。
列走査回路15は、タイミング制御回路11から入力される水平同期信号に基づいて、複数のメモリ43を順番に選択する。選択されたメモリ43は、記憶するカウント値を含む信号を水平走査出力信号線16へ出力する。
これにより、水平同期毎に、1行分の複数の画素回路19の画素信号をデジタル化した複数のカウント値が、水平走査出力信号線16へ出力される。
The column scanning circuit 15 in FIG. 1 is connected to a plurality of memories 43 in the timing control circuit 11 and the column circuit 14.
The column scanning circuit 15 sequentially selects the plurality of memories 43 based on the horizontal synchronization signal input from the timing control circuit 11. The selected memory 43 outputs a signal including the stored count value to the horizontal scanning output signal line 16.
Accordingly, a plurality of count values obtained by digitizing pixel signals of a plurality of pixel circuits 19 for one row are output to the horizontal scanning output signal line 16 for each horizontal synchronization.

演算回路17は、水平走査出力信号線16に接続される。
演算回路17は、水平走査出力信号線16から受け取った信号に対し、加算処理などを行ない、出力仕様にあったデータ配列に変換する。
The arithmetic circuit 17 is connected to the horizontal scanning output signal line 16.
The arithmetic circuit 17 performs addition processing on the signal received from the horizontal scanning output signal line 16 and converts it into a data array that meets the output specifications.

出力回路18は、演算回路17に接続される。   The output circuit 18 is connected to the arithmetic circuit 17.

[センサチップ6および信号処理チップ7に対する回路の振り分け方]
図3は、図1の固体撮像装置1の3次元構造の説明図である。
図3(A)は、図1の固体撮像装置1の側面図である。図3(B)は、図1の固体撮像装置1の正面図である。
[How to distribute circuits to sensor chip 6 and signal processing chip 7]
FIG. 3 is an explanatory diagram of a three-dimensional structure of the solid-state imaging device 1 of FIG.
FIG. 3A is a side view of the solid-state imaging device 1 of FIG. FIG. 3B is a front view of the solid-state imaging device 1 of FIG.

図3の固体撮像装置1は、センサチップ6、信号処理チップ7、封止樹脂8を有する。   The solid-state imaging device 1 in FIG. 3 includes a sensor chip 6, a signal processing chip 7, and a sealing resin 8.

センサチップ6は、矩形の第1半導体基板51と、第1半導体基板51の裏面中央部に配列された複数のマイクロパッド52とを有する。   The sensor chip 6 includes a rectangular first semiconductor substrate 51 and a plurality of micropads 52 arranged in the center of the back surface of the first semiconductor substrate 51.

信号処理チップ7は、第1半導体基板51より大きい矩形の第2半導体基板53と、第2半導体基板53の長尺方向両端部に配列された複数のパッドと、第2半導体基板53の上面中央部に配列された複数のマイクロパッド54とを有する。   The signal processing chip 7 has a rectangular second semiconductor substrate 53 larger than the first semiconductor substrate 51, a plurality of pads arranged at both ends in the longitudinal direction of the second semiconductor substrate 53, and the center of the upper surface of the second semiconductor substrate 53. And a plurality of micropads 54 arranged in the section.

そして、センサチップ6の第1半導体基板51は、信号処理チップ7の第2半導体基板53の中央部に重ねて配置される。
また、第1半導体基板51の裏面に配列された複数のマイクロパッド52と、第2半導体基板53の表面に配列された複数のマイクロパッド54とは、複数のマイクロバンプ55により電気的に接続される。
第1半導体基板51と第2半導体基板53とは、封止樹脂8により互いに固定される。
そして、図3では、第1半導体基板51の上面が受光面となる。
The first semiconductor substrate 51 of the sensor chip 6 is disposed so as to overlap the central portion of the second semiconductor substrate 53 of the signal processing chip 7.
The plurality of micropads 52 arranged on the back surface of the first semiconductor substrate 51 and the plurality of micropads 54 arranged on the surface of the second semiconductor substrate 53 are electrically connected by a plurality of microbumps 55. The
The first semiconductor substrate 51 and the second semiconductor substrate 53 are fixed to each other by the sealing resin 8.
In FIG. 3, the upper surface of the first semiconductor substrate 51 is a light receiving surface.

図1の固体撮像装置1の複数の回路ブロックは、図3のセンサチップ6と信号処理チップ7とに振り分けて形成される。
通常、複数の回路ブロックは、回路ブロック毎に複数のチップに振り分けられる。
固体撮像装置1では、センサチップ6に受光面があることから、仮にたとえば画素アレイ部13がセンサチップ6に形成することが考えられる。
この場合、残りのデジタル回路、すなわちタイミング制御回路11、行走査回路12、カラム回路14、列走査回路15、水平走査出力信号線16、演算回路17、出力回路18が、信号処理チップ7に形成される。
A plurality of circuit blocks of the solid-state imaging device 1 of FIG. 1 are formed by being distributed to the sensor chip 6 and the signal processing chip 7 of FIG.
Usually, a plurality of circuit blocks are distributed to a plurality of chips for each circuit block.
In the solid-state imaging device 1, since the sensor chip 6 has a light receiving surface, for example, the pixel array unit 13 may be formed on the sensor chip 6.
In this case, the remaining digital circuits, that is, the timing control circuit 11, the row scanning circuit 12, the column circuit 14, the column scanning circuit 15, the horizontal scanning output signal line 16, the arithmetic circuit 17, and the output circuit 18 are formed on the signal processing chip 7. Is done.

このように固体撮像装置1のアナログ回路をセンサチップ6に形成し、残りのデジタル回路を信号処理チップ7に形成することにより、アナログ回路とデジタル回路とを別々の半導体基板に形成することができる。
このため、センサチップ6は、アナログ回路として最適な半導体基板および製造プロセスにより形成し、信号処理チップ7は、高速なデジタル動作を必要とするカラム回路14、列走査回路15などに最適な半導体基板および製造プロセスにより形成できる。
その結果、図1の複数の回路ブロックを1個の半導体基板に形成する場合に比べて、アナログ回路およびデジタル回路の性能を高いレベルで両立することができる。
Thus, by forming the analog circuit of the solid-state imaging device 1 on the sensor chip 6 and forming the remaining digital circuit on the signal processing chip 7, the analog circuit and the digital circuit can be formed on different semiconductor substrates. .
For this reason, the sensor chip 6 is formed by an optimum semiconductor substrate and manufacturing process as an analog circuit, and the signal processing chip 7 is an optimum semiconductor substrate for the column circuit 14 and the column scanning circuit 15 that require high-speed digital operation. And can be formed by a manufacturing process.
As a result, compared with the case where the plurality of circuit blocks in FIG. 1 are formed on one semiconductor substrate, the performance of the analog circuit and the digital circuit can be compatible at a high level.

特にCMOSイメージセンサでは、アナログの画素アレイ部13と論理回路とを同じ半導体基板に形成する場合のプロセス要件の差により、工程数の増大によるコスト増大、最適プロセスの違いによるセンサ特性の劣化を生じている。
これに対して、チップを積層する構造のいわゆる3次元LSI構造においては、異なるプロセスのチップを積層して1つのLSIとして構成できることから、上述した課題を解決することができる。
また、3次元LSI構造では、チップ間をチップ−パッケージ間接続より狭ピッチで多数の接続が可能であり、しかも、いわゆるインターフェース回路ではなくチップ内部配線として接続可能である。
これらの理由により、3次元LSI構造は、高速化・多機能化しているCMOSイメージセンサに有効な構造といえる。
しかしながら、チップを積層するにあたり、回路をどの部分で分離してチップ間接続とするかが回路に与える影響において重要である。
チップ間をボンディングワイヤにより接続するために必要であったインターフェース回路は、静電破壊防止機能を有しており、製造工程内のプラズマ装置等による電荷チャージによる破壊の抑制にも寄与していた。
積層チップ構成においては、マイクロパッド52,54を採用するため、従来のインターフェースほどの静電気ケアは必要ないものの、ウェハ間接続プロセスの際の静電破壊防止が必要である。
このような静電気の保護素子を接続端子毎に設けた場合、接続部面積の増大と接続部回路の負荷容量の増大につながる。
In particular, in the CMOS image sensor, due to the difference in process requirements when the analog pixel array unit 13 and the logic circuit are formed on the same semiconductor substrate, the cost increases due to the increase in the number of processes, and the sensor characteristics deteriorate due to the difference in the optimum process. ing.
On the other hand, in a so-called three-dimensional LSI structure in which chips are stacked, chips of different processes can be stacked to form a single LSI, so that the above-described problems can be solved.
Further, in the three-dimensional LSI structure, a large number of connections can be made between chips at a narrower pitch than the chip-package connection, and the connection can be made not as a so-called interface circuit but as a chip internal wiring.
For these reasons, the three-dimensional LSI structure can be said to be an effective structure for a CMOS image sensor that is speeding up and multifunctional.
However, when stacking chips, it is important in terms of the influence on the circuit which part of the circuit is separated for inter-chip connection.
The interface circuit necessary for connecting the chips with bonding wires has a function of preventing electrostatic breakdown, and contributes to suppression of breakdown due to charge charging by a plasma device or the like in the manufacturing process.
In the laminated chip configuration, since the micropads 52 and 54 are employed, the electrostatic care as in the conventional interface is not necessary, but it is necessary to prevent the electrostatic breakdown during the inter-wafer connection process.
When such an electrostatic protection element is provided for each connection terminal, the connection area increases and the load capacity of the connection circuit increases.

このため上述したように仮に例えば画素アレイ部13をセンサチップ6に形成した場合、イメージセンサで列毎に配置される読み出し回路毎にチップ間接続を行うことになり、接続数が多くなる。
その結果、接続端子群占有面積が増大し、回路面積を圧迫することになる。
また、保護回路接続による容量負荷の増大は信号を伝達する際の充放電量増大となり電力消費が増える。
同時に、いわゆるCMOS論理回路において入力信号の波形が極端になまると電源からGNDに貫通電流が発生し、消費電力がさらに増大する。
また、これを抑制するために送信側のトランジスタを大きくして電流供給能力を高めるためには数段のバッファ回路が必要になり面積が増大する。
For this reason, as described above, for example, when the pixel array unit 13 is formed on the sensor chip 6, inter-chip connection is performed for each readout circuit arranged for each column in the image sensor, and the number of connections increases.
As a result, the area occupied by the connection terminal group is increased, and the circuit area is reduced.
In addition, an increase in capacitive load due to the connection of the protection circuit increases the amount of charge and discharge when transmitting a signal, resulting in an increase in power consumption.
At the same time, in the so-called CMOS logic circuit, when the waveform of the input signal becomes extremely small, a through current is generated from the power source to the GND, and the power consumption is further increased.
Further, in order to suppress this, the transistor on the transmission side is enlarged and the current supply capability is increased, so that several stages of buffer circuits are required, which increases the area.

具体的に説明する。
上述したようにたとえば図2の画素アレイ部13をセンサチップ6に形成し、カラム回路14を信号処理チップ7に形成した場合、図2のカラム回路14の比較器41の入力端子は、マイクロパッド54に接続される。マイクロパッド54は、マイクロバンプ55およびマイクロパッド52を介して、列出力信号線21に接続される。
製造過程において比較器41の入力端子へ静電気ノイズが入力されると、比較器41が破壊される可能性がある。
このため、信号処理チップ7では、比較器41の入力端子と、当該入力端子に接続されたマイクロパッド54との間に、入力保護回路を追加する必要がある。
This will be specifically described.
As described above, for example, when the pixel array unit 13 of FIG. 2 is formed on the sensor chip 6 and the column circuit 14 is formed on the signal processing chip 7, the input terminal of the comparator 41 of the column circuit 14 of FIG. 54. The micropad 54 is connected to the column output signal line 21 through the microbump 55 and the micropad 52.
If static noise is input to the input terminal of the comparator 41 during the manufacturing process, the comparator 41 may be destroyed.
For this reason, in the signal processing chip 7, it is necessary to add an input protection circuit between the input terminal of the comparator 41 and the micropad 54 connected to the input terminal.

また、他のチップ7に形成されたデジタル回路を駆動するアナログ回路には、駆動回路を追加し、ドライブ能力を高くする必要がある。このような目的で形成される出力段の駆動回路は、面積が大きい。
なお、画素アレイ部13では画素回路19の増幅トランジスタ34が電流源37を負荷とするソースフォロワ回路として形成されているため、このことはあまり問題とならない。
これらの要因により、画素アレイ部13をセンサチップ6に形成し、カラム回路14を信号処理チップ7に形成するように、回路ブロック毎にセンサチップ6と信号処理チップ7とに振り分けた場合、追加回路の発生により半導体基板の総面積が大きくなる。
In addition, it is necessary to add a drive circuit to an analog circuit that drives a digital circuit formed on another chip 7 to increase the drive capability. The output stage drive circuit formed for such a purpose has a large area.
In the pixel array section 13, since the amplification transistor 34 of the pixel circuit 19 is formed as a source follower circuit using the current source 37 as a load, this is not a problem.
Due to these factors, when the pixel array unit 13 is formed on the sensor chip 6 and the column circuit 14 is formed on the signal processing chip 7, the circuit chip is added to the sensor chip 6 and the signal processing chip 7. The total area of the semiconductor substrate increases due to the generation of the circuit.

図4は、図3のセンサチップ6および信号処理チップ7に対する画素アレイ部13およびカラム回路14の振り分け方の説明図である。
図5は、図3のセンサチップ6および信号処理チップ7に対する1列分の画素アレイ部13およびカラム回路14の振り分け方の説明図である。
FIG. 4 is an explanatory diagram of how the pixel array unit 13 and the column circuit 14 are allocated to the sensor chip 6 and the signal processing chip 7 of FIG.
FIG. 5 is an explanatory diagram of how to distribute the pixel array unit 13 and the column circuit 14 for one column to the sensor chip 6 and the signal processing chip 7 of FIG.

そこで、本実施形態では、回路ブロック毎に振り分けるのではなく、アナログ回路の一部をセンサチップ6に振り分け、アナログ回路の残部とデジタル回路とを信号処理チップ7に振り分ける。
具体的には、図4および図5に示すように、センサチップ6には、アナログ回路の一部である画素アレイ部13の複数の画素回路19と、デジタル回路の行走査回路12とを形成する。
また、信号処理チップ7には、アナログ回路の残部である画素アレイ部13の複数の電流源37と、デジタル回路としてのカラム回路14、列走査回路15、水平走査出力信号線16、タイミング制御回路11、演算回路17、および出力回路18を形成する。
Therefore, in this embodiment, instead of allocating each circuit block, a part of the analog circuit is allocated to the sensor chip 6 and the remaining analog circuit and the digital circuit are allocated to the signal processing chip 7.
Specifically, as shown in FIGS. 4 and 5, the sensor chip 6 is formed with a plurality of pixel circuits 19 of the pixel array unit 13 that is a part of the analog circuit and a row scanning circuit 12 of a digital circuit. To do.
Further, the signal processing chip 7 includes a plurality of current sources 37 of the pixel array unit 13 which is the remainder of the analog circuit, a column circuit 14 as a digital circuit, a column scanning circuit 15, a horizontal scanning output signal line 16, and a timing control circuit. 11, an arithmetic circuit 17 and an output circuit 18 are formed.

なお、行走査回路12は、デジタル回路であるが、ここではセンサチップ6に形成している。
これは、行走査回路12は、1水平走査期間毎に信号を切り替える比較的ゆっくりと動作する回路であり、カラム回路14などのように高速動作する必要が無く、高いデジタル特性を要求されないからである。
また、行走査回路12と画素アレイ部13とは多数の行選択信号線20などにより接続される。
このため、仮に行走査回路12を信号処理チップ7に形成した場合にはこの多数の行選択信号線20などをマイクロバンプ55により接続する必要が生じ、大量のマイクロバンプ55が必要となるからである。
The row scanning circuit 12 is a digital circuit, but is formed in the sensor chip 6 here.
This is because the row scanning circuit 12 is a circuit that operates relatively slowly switching signals every horizontal scanning period, and does not need to operate at high speed like the column circuit 14 and does not require high digital characteristics. is there.
The row scanning circuit 12 and the pixel array unit 13 are connected by a number of row selection signal lines 20 and the like.
For this reason, if the row scanning circuit 12 is formed on the signal processing chip 7, it is necessary to connect the large number of row selection signal lines 20 and the like by the micro bumps 55, and a large number of micro bumps 55 are required. is there.

図6は、図3の信号処理チップ7に形成した画素アレイ部13の電流源37の説明図である。
図6(A)は、電流源37の回路図である。
図6(B)は、信号処理チップ7の第2半導体基板53の模式的な断面図である。
FIG. 6 is an explanatory diagram of the current source 37 of the pixel array unit 13 formed in the signal processing chip 7 of FIG.
FIG. 6A is a circuit diagram of the current source 37.
FIG. 6B is a schematic cross-sectional view of the second semiconductor substrate 53 of the signal processing chip 7.

上述したように、画素アレイ部13の電流源37は、アナログ回路としての画素アレイ部13の一部であるが、あえて信号処理チップ7に形成している。
そして、画素アレイ部13の電流源37は、列出力信号線21に接続された電流源トランジスタ38を有する。
電流源トランジスタ38は、たとえばMOSトランジスタである。
電流源トランジスタ38は、ソースが信号処理チップ7のマイクロパッド54に接続され、ドレインがグランドに接続され、ゲートが図示しないバイアス電源に接続される。
このため、電流源トランジスタ38は、バイアス電源のバイアス電圧に応じた電流の電流源37として機能する。
As described above, the current source 37 of the pixel array unit 13 is a part of the pixel array unit 13 as an analog circuit, but is intentionally formed in the signal processing chip 7.
The current source 37 of the pixel array unit 13 includes a current source transistor 38 connected to the column output signal line 21.
Current source transistor 38 is, for example, a MOS transistor.
The current source transistor 38 has a source connected to the micropad 54 of the signal processing chip 7, a drain connected to the ground, and a gate connected to a bias power source (not shown).
For this reason, the current source transistor 38 functions as a current source 37 of a current corresponding to the bias voltage of the bias power supply.

この電流源トランジスタ38は、図6(B)に示すように、第2半導体基板53に形成されたソース拡散層61と、ドレイン拡散層62と、第2半導体基板53と酸化膜(薄い絶縁膜)を介して積層されるゲート配線部63とを有する。
ソース拡散層61は、配線により、信号処理チップ7のマイクロパッド54に接続される。
ドレイン拡散層62は、配線により、信号処理チップ7のグランドに接続される。
そして、電流源トランジスタ38のソースノードが図6(B)のように信号処理チップ7のマイクロパッド54に接続されることにより、当該マイクロパッド54は、電流源トランジスタ38の拡散層に接続される。
As shown in FIG. 6B, the current source transistor 38 includes a source diffusion layer 61, a drain diffusion layer 62, a second semiconductor substrate 53, and an oxide film (thin insulating film) formed on the second semiconductor substrate 53. ) Through the gate wiring portion 63.
The source diffusion layer 61 is connected to the micropad 54 of the signal processing chip 7 by wiring.
The drain diffusion layer 62 is connected to the ground of the signal processing chip 7 by wiring.
Then, by connecting the source node of the current source transistor 38 to the micropad 54 of the signal processing chip 7 as shown in FIG. 6B, the micropad 54 is connected to the diffusion layer of the current source transistor 38. .

このため、電流源トランジスタ38の拡散層61,62は、信号処理チップ7のマイクロパッド54から入力される静電気ノイズをグランドに逃がす保護回路として機能する。
すなわち、信号処理チップ7のマイクロパッド54から入力された静電気ノイズは、図4において電流源37からグランドに逃げるため、カラム回路14の比較器41の入力端子に入力され難くなる。
For this reason, the diffusion layers 61 and 62 of the current source transistor 38 function as a protection circuit that releases electrostatic noise input from the micropad 54 of the signal processing chip 7 to the ground.
That is, the electrostatic noise input from the micropad 54 of the signal processing chip 7 escapes from the current source 37 to the ground in FIG. 4, and is thus difficult to input to the input terminal of the comparator 41 of the column circuit 14.

[比較例:センサチップ6および信号処理チップ7に対する回路の振り分け方の比較例]
図7は、比較例の固体撮像装置1でのチップ分けの説明図である。
図7の比較例では、センサチップ6に、電流源37とともに列出力信号線21に接続されたADコンバータ71を設け、このADコンバータ71のデジタルの出力信号をマイクロパッド52に接続する。
また、図7の比較例では、信号処理チップ7のマイクロパッド54にCMOSバッファ72と、保護ダイオード73とが接続されている。
そして、CMOSバッファ72は、たとえばカラム回路14の比較器41の一方の入力端子に接続される。
[Comparative Example: Comparative Example of Circuit Distribution Method for Sensor Chip 6 and Signal Processing Chip 7]
FIG. 7 is an explanatory diagram of chip division in the solid-state imaging device 1 of the comparative example.
In the comparative example of FIG. 7, an AD converter 71 connected to the column output signal line 21 together with the current source 37 is provided in the sensor chip 6, and a digital output signal of the AD converter 71 is connected to the micropad 52.
In the comparative example of FIG. 7, a CMOS buffer 72 and a protection diode 73 are connected to the micropad 54 of the signal processing chip 7.
The CMOS buffer 72 is connected to one input terminal of the comparator 41 of the column circuit 14, for example.

この図7の比較例では、センサチップ6に、アナログ回路としての画素アレイ部13のすべての回路が設けられ、信号処理チップ7に、デジタル回路としてのカラム回路14のすべてが設けられる。
また、保護ダイオード73により、信号処理チップ7のマイクロパッド54から入力される製造過程での静電気ノイズは、グランドに逃げる。
保護ダイオード73により、CMOSバッファ72の入力端子は保護される。
しかしながら、比較例の回路では、センサチップ6にADコンバータ71が追加され、信号処理チップ7にCMOSバッファ72および保護ダイオード73が追加されている。
その結果、比較例の回路では、固体撮像装置1の回路ブロックを2個のチップに分けたために、半導体基板の総面積が格段に大きくなってしまう。
In the comparative example of FIG. 7, the sensor chip 6 is provided with all the circuits of the pixel array unit 13 as analog circuits, and the signal processing chip 7 is provided with all of the column circuits 14 as digital circuits.
Further, due to the protective diode 73, static noise in the manufacturing process input from the micropad 54 of the signal processing chip 7 escapes to the ground.
The input terminal of the CMOS buffer 72 is protected by the protection diode 73.
However, in the circuit of the comparative example, an AD converter 71 is added to the sensor chip 6, and a CMOS buffer 72 and a protection diode 73 are added to the signal processing chip 7.
As a result, in the circuit of the comparative example, since the circuit block of the solid-state imaging device 1 is divided into two chips, the total area of the semiconductor substrate is significantly increased.

[光学的なレイアウト]
図8は、図2のセンサチップ6および信号処理チップ7の光学的構造の説明図である。
図8に示すように、センサチップ6の第1半導体基板51は、信号処理チップ7の第2半導体基板53の上に重ねて配置される。
第1半導体基板51の上面には、複数の画素回路19が形成され、列出力信号線21などは、第1半導体基板51の上面に配置される。
また、第2半導体基板53の上面には、カラム回路14などのデジタル回路、電流源37などが形成される。
第1半導体基板51の上面に形成された列出力信号線21は、第1半導体基板51の裏面のマイクロパッド52に接続され、マイクロバンプ55により、第2半導体基板53の上面のマイクロパッド54に接続される。
[Optical layout]
FIG. 8 is an explanatory diagram of the optical structure of the sensor chip 6 and the signal processing chip 7 of FIG.
As shown in FIG. 8, the first semiconductor substrate 51 of the sensor chip 6 is disposed on the second semiconductor substrate 53 of the signal processing chip 7.
A plurality of pixel circuits 19 are formed on the upper surface of the first semiconductor substrate 51, and the column output signal lines 21 and the like are disposed on the upper surface of the first semiconductor substrate 51.
A digital circuit such as the column circuit 14, a current source 37, and the like are formed on the upper surface of the second semiconductor substrate 53.
The column output signal line 21 formed on the upper surface of the first semiconductor substrate 51 is connected to the micropad 52 on the back surface of the first semiconductor substrate 51, and is connected to the micropad 54 on the upper surface of the second semiconductor substrate 53 by the microbump 55. Connected.

電流源37にMOSトランジスタを使用した場合、このMOSトランジスタのゲートソース間には高い電圧が印加される。
第1半導体基板51にて生成された電源電圧VDDが印加される。ゲートソース間の電圧が高くなると、MOSトランジスタは、基板などとのPN接合面において電流が流れることにより、ホットキャリア発光することがある。
第2半導体基板53に形成した電流源トランジスタ38が発光すると、その光が第1半導体基板51のフォトダイオード31に入射する可能性がある。
When a MOS transistor is used as the current source 37, a high voltage is applied between the gate and source of the MOS transistor.
The power supply voltage VDD generated in the first semiconductor substrate 51 is applied. When the voltage between the gate and the source is increased, the MOS transistor may emit hot carriers due to current flowing at the PN junction surface with the substrate or the like.
When the current source transistor 38 formed on the second semiconductor substrate 53 emits light, the light may enter the photodiode 31 of the first semiconductor substrate 51.

そこで、第1実施形態では、図8に示すように、第2半導体基板53についての複数の画素回路19と重なる位置に、カラム回路14などを形成し、複数の画素回路19と重ならない位置に電流源37を形成する。
このように第1実施形態では、第2半導体基板53に形成した電流源37を、第1半導体基板51の画素アレイ部13と重ならない位置に形成している。
このため、電流源トランジスタ38が発光したとしても、その光が第1半導体基板51のフォトダイオード31に入射しなくなる。
Therefore, in the first embodiment, as shown in FIG. 8, the column circuit 14 or the like is formed at a position overlapping the plurality of pixel circuits 19 on the second semiconductor substrate 53, and at a position not overlapping the plurality of pixel circuits 19. A current source 37 is formed.
Thus, in the first embodiment, the current source 37 formed on the second semiconductor substrate 53 is formed at a position that does not overlap the pixel array portion 13 of the first semiconductor substrate 51.
For this reason, even if the current source transistor 38 emits light, the light does not enter the photodiode 31 of the first semiconductor substrate 51.

以上のように、第1実施形態では、アナログ回路を構成する複数の画素回路19および電流源37のうち、電流源37をトランジスタにより信号処理チップ7に形成している。
これにより、電流源トランジスタ38を、デジタル回路の入力保護回路としても機能させることができる。
その結果、新たにデジタル回路の入力保護回路を追加する必要がなくなり、保護回路を追加したことによる負荷増大および面積増大を抑制できる。
As described above, in the first embodiment, among the plurality of pixel circuits 19 and the current source 37 constituting the analog circuit, the current source 37 is formed on the signal processing chip 7 by the transistor.
As a result, the current source transistor 38 can also function as an input protection circuit for the digital circuit.
As a result, it is not necessary to newly add an input protection circuit for the digital circuit, and an increase in load and area due to the addition of the protection circuit can be suppressed.

また、第1実施形態では、ソースフォロア回路が接続された列出力信号線21において、固体撮像装置1を2つのチップに分けている。
CMOSイメージセンサは、電流源トランジスタ38を複数の画素回路19で共有するソースフォロア回路を有する。このソースフォロア回路のドライバとしての増幅トランジスタ34と電流源トランジスタ38との間には、高い配線抵抗と大きな拡散層容量および配線容量が元々存在している。この部分にチップ間接続による抵抗・容量が加わったとしても、アナログ特性に大きな影響は生じない。
このように第1実施形態では、チップ間接続における接続部の抵抗・容量の影響を低減し、また、加工プロセス中のダメージによるトランジスタ破壊のリスクを低減することが可能である。
In the first embodiment, the solid-state imaging device 1 is divided into two chips in the column output signal line 21 to which the source follower circuit is connected.
The CMOS image sensor has a source follower circuit in which the current source transistor 38 is shared by the plurality of pixel circuits 19. A high wiring resistance, a large diffusion layer capacitance, and a wiring capacitance originally exist between the amplification transistor 34 as a driver of the source follower circuit and the current source transistor 38. Even if resistance / capacitance due to chip-to-chip connection is added to this part, the analog characteristics are not greatly affected.
As described above, in the first embodiment, it is possible to reduce the influence of the resistance / capacitance of the connection portion in the chip-to-chip connection, and to reduce the risk of transistor destruction due to damage during the processing process.

<2.第2実施形態>
第2実施形態での固体撮像装置1の回路ブロック、回路ブロックのセンサチップ6および信号処理チップ7への振り分け方、電流源トランジスタ38の構成は、第1実施形態と同様である。
すなわち、画素アレイ部13の複数の画素回路19は、センサチップ6に形成され、電流源トランジスタ38は、カラム回路14などと同じ信号処理チップ7に形成されている。
このため、第2実施形態では、固体撮像装置1の各部について第1実施形態と同じ符号を使用し、その説明を省略する。
<2. Second Embodiment>
The circuit block of the solid-state imaging device 1 in the second embodiment, how to distribute the circuit block to the sensor chip 6 and the signal processing chip 7, and the configuration of the current source transistor 38 are the same as in the first embodiment.
That is, the plurality of pixel circuits 19 of the pixel array unit 13 are formed on the sensor chip 6, and the current source transistor 38 is formed on the same signal processing chip 7 as the column circuit 14 and the like.
For this reason, in 2nd Embodiment, the same code | symbol as 1st Embodiment is used about each part of the solid-state imaging device 1, and the description is abbreviate | omitted.

[光学的なレイアウト]
図9は、本発明の第2実施形態におけるセンサチップ6および信号処理チップ7の光学的構造の説明図である。
[Optical layout]
FIG. 9 is an explanatory diagram of the optical structure of the sensor chip 6 and the signal processing chip 7 in the second embodiment of the present invention.

そして、第2実施形態では、図9に示すように、第2半導体基板53についての複数の画素回路19と重なる位置に、カラム回路14などとともに電流源37を形成する。
また、第2実施形態では、第1半導体基板51と第2半導体基板53との間に遮光金属膜81を配置した。遮光金属膜81は、たとえばアルミニウム、銅などで形成すればよい。
これにより、たとえば電流源トランジスタ38が発光したとしても、その光が第1半導体基板51のフォトダイオード31に入射しなくなる。
In the second embodiment, as shown in FIG. 9, the current source 37 is formed together with the column circuit 14 and the like at a position overlapping the plurality of pixel circuits 19 on the second semiconductor substrate 53.
In the second embodiment, the light shielding metal film 81 is disposed between the first semiconductor substrate 51 and the second semiconductor substrate 53. The light shielding metal film 81 may be formed of, for example, aluminum or copper.
Thereby, for example, even if the current source transistor 38 emits light, the light does not enter the photodiode 31 of the first semiconductor substrate 51.

なお、第2実施形態では、第1半導体基板51と第2半導体基板53との間に遮光金属膜81を配置している。
この他にも、第2半導体基板53の最上の配線層をベタパターンに形成することで、電流源トランジスタ38と複数の画素回路19との間に遮光金属膜81を配置してもよい。
また、第1半導体基板51の裏面に金属のベタパターンに形成することで、電流源トランジスタ38と複数の画素回路19との間に遮光金属膜81を配置してもよい。
たとえば、第1半導体基板51の裏面に配線層が形成される所謂裏面照射型のものである場合には、その裏面の配線層の最上層にベタパターンを形成すればよい。
また、遮光金属膜81や金属のベタパターンの代わりに、第1半導体基板51と第2半導体基板53との間に、光の吸収膜や散乱膜を設けてもよい。たとえばシリコン系接着剤を第1半導体基板51と第2半導体基板53との間に塗布することにより、光を散乱したり吸収したりすることができる。
In the second embodiment, the light shielding metal film 81 is disposed between the first semiconductor substrate 51 and the second semiconductor substrate 53.
In addition, the light shielding metal film 81 may be disposed between the current source transistor 38 and the plurality of pixel circuits 19 by forming the uppermost wiring layer of the second semiconductor substrate 53 in a solid pattern.
Further, the light shielding metal film 81 may be disposed between the current source transistor 38 and the plurality of pixel circuits 19 by forming a metal solid pattern on the back surface of the first semiconductor substrate 51.
For example, when the wiring layer is formed on the back surface of the first semiconductor substrate 51, a solid pattern may be formed on the uppermost layer of the wiring layer on the back surface.
Further, instead of the light shielding metal film 81 or the metal solid pattern, a light absorption film or a scattering film may be provided between the first semiconductor substrate 51 and the second semiconductor substrate 53. For example, by applying a silicon-based adhesive between the first semiconductor substrate 51 and the second semiconductor substrate 53, light can be scattered or absorbed.

<3.第3実施形態>
第3実施形態での固体撮像装置1の回路ブロック、電流源トランジスタ38の構成は、第1実施形態と同様である。
すなわち、画素アレイ部13の複数の画素回路19は、センサチップ6に形成され、電流源トランジスタ38は、カラム回路14などと同じ信号処理チップ7に形成されている。
このため、第3実施形態では、固体撮像装置1の各部について第1実施形態と同じ符号を使用し、その説明を省略する。
<3. Third Embodiment>
The circuit block of the solid-state imaging device 1 and the configuration of the current source transistor 38 in the third embodiment are the same as those in the first embodiment.
That is, the plurality of pixel circuits 19 of the pixel array unit 13 are formed on the sensor chip 6, and the current source transistor 38 is formed on the same signal processing chip 7 as the column circuit 14 and the like.
For this reason, in 3rd Embodiment, the same code | symbol as 1st Embodiment is used about each part of the solid-state imaging device 1, and the description is abbreviate | omitted.

[センサチップ6および信号処理チップ7に対する回路の振り分け方]
図10は、本発明の第3実施形態のセンサチップ6および信号処理チップ7に対する1列分の画素アレイ部13およびカラム回路14の振り分け方の説明図である。
図10の固体撮像装置1では、信号処理チップ7に、センサチップ6の画素アレイ部13へアンプ電源電圧VDCを供給する電圧源回路91が形成される。
電圧源回路91は、信号処理チップ7の第2半導体基板53のマイクロパッド54に接続され、マイクロバンプ55により第1半導体基板51のマイクロパッド52に接続される。当該マイクロパッド52は、複数の画素回路19の増幅トランジスタ34のドレインに接続される。
なお、複数の画素回路19のリセットトランジスタ36のドレインは、第1実施形態と同様に、センサチップ6に形成された図示しない電流源37回路から電源電圧VDDが供給される。
[How to distribute circuits to sensor chip 6 and signal processing chip 7]
FIG. 10 is an explanatory diagram of how the pixel array unit 13 and the column circuit 14 for one column are allocated to the sensor chip 6 and the signal processing chip 7 according to the third embodiment of the present invention.
In the solid-state imaging device 1 of FIG. 10, a voltage source circuit 91 that supplies the amplifier power supply voltage VDC to the pixel array unit 13 of the sensor chip 6 is formed in the signal processing chip 7.
The voltage source circuit 91 is connected to the micropad 54 of the second semiconductor substrate 53 of the signal processing chip 7 and is connected to the micropad 52 of the first semiconductor substrate 51 by the microbump 55. The micropad 52 is connected to the drains of the amplification transistors 34 of the plurality of pixel circuits 19.
The drains of the reset transistors 36 of the plurality of pixel circuits 19 are supplied with the power supply voltage VDD from a current source 37 circuit (not shown) formed in the sensor chip 6 as in the first embodiment.

そして、図10の電圧源回路91が増幅トランジスタ34のドレインへ供給する電源電圧VDCは、電源電圧VDDより低い電圧とする。
これにより、信号処理チップ7において、センサチップ6の高い電源電圧に対応するために高耐圧素子などを使用する必要が無くなる。また、信号処理チップ7において低耐圧素子を使用することにより、1/f雑音を減らすことができる。
The power supply voltage VDC supplied from the voltage source circuit 91 of FIG. 10 to the drain of the amplification transistor 34 is lower than the power supply voltage VDD.
As a result, in the signal processing chip 7, it is not necessary to use a high breakdown voltage element or the like to cope with the high power supply voltage of the sensor chip 6. Further, by using a low breakdown voltage element in the signal processing chip 7, 1 / f noise can be reduced.

<4.第4実施形態>
第4実施形態の固体撮像装置1は、CCDセンサ方式のものであり、第1から第3実施形態のCMOSセンサ方式のものとは異なる。
<4. Fourth Embodiment>
The solid-state imaging device 1 according to the fourth embodiment is of a CCD sensor type and is different from the CMOS sensor type of the first to third embodiments.

[CCDセンサ方式の固体撮像装置1の構成およびチップ振り分け方]
図11は、本発明の第4実施形態の固体撮像装置1の構成およびチップ振り分け方の説明図である。
図11の固体撮像装置1は、複数のフォトダイオード31、複数の垂直転送部101、複数のリセットトランジスタ102、複数の増幅トランジスタ103、複数の列出力信号線21、複数の電流源37、複数のアンプ104、水平転送信号線105を有する。これらの回路は、アナログ信号を取り扱うアナログ回路である。
また、図11の固体撮像装置1は、ADコンバータ106、出力バッファ107を有する。これらの回路は、当該アナログ信号をデジタル値へ変換して処理するデジタル回路である。
[Configuration of CCD sensor type solid-state imaging device 1 and chip distribution method]
FIG. 11 is an explanatory diagram of a configuration and chip distribution method of the solid-state imaging device 1 according to the fourth embodiment of the present invention.
11 includes a plurality of photodiodes 31, a plurality of vertical transfer units 101, a plurality of reset transistors 102, a plurality of amplification transistors 103, a plurality of column output signal lines 21, a plurality of current sources 37, and a plurality of current sources 37. An amplifier 104 and a horizontal transfer signal line 105 are included. These circuits are analog circuits that handle analog signals.
The solid-state imaging device 1 in FIG. 11 includes an AD converter 106 and an output buffer 107. These circuits are digital circuits that convert the analog signal into a digital value and process it.

複数のフォトダイオード31は、センサチップ6の第1半導体基板51に二次元に配列される。
垂直転送部101は、各列の複数のフォトダイオード31と隣接するように第1半導体基板51に形成される。
リセットトランジスタ102は、たとえばMOSトランジスタである。リセットトランジスタ102は、第1半導体基板51において、各垂直転送部101の電荷転送方向の端部に接続される。リセットトランジスタ102は、ソースが垂直転送部101に接続され、ドレインが電源電圧に接続される。
増幅トランジスタ103は、たとえばMOSトランジスタである。増幅トランジスタ103は、第1半導体基板51において、各垂直転送部101の電荷転送方向の端部に接続される。増幅トランジスタ103は、ソースが電源電圧に接続され、ドレインが列出力信号線21に接続され、ゲートが垂直転送部101に接続される。
The plurality of photodiodes 31 are two-dimensionally arranged on the first semiconductor substrate 51 of the sensor chip 6.
The vertical transfer unit 101 is formed on the first semiconductor substrate 51 so as to be adjacent to the plurality of photodiodes 31 in each column.
The reset transistor 102 is, for example, a MOS transistor. The reset transistor 102 is connected to the end of each vertical transfer unit 101 in the charge transfer direction in the first semiconductor substrate 51. The reset transistor 102 has a source connected to the vertical transfer unit 101 and a drain connected to the power supply voltage.
The amplification transistor 103 is, for example, a MOS transistor. The amplification transistor 103 is connected to the end of each vertical transfer unit 101 in the charge transfer direction in the first semiconductor substrate 51. The amplification transistor 103 has a source connected to the power supply voltage, a drain connected to the column output signal line 21, and a gate connected to the vertical transfer unit 101.

図12は、垂直転送部101の電荷転送方向の端部でのレイアウトの一例の説明図である。
図12では、縦方向に伸在するように垂直転送部101が図示されている。
そして、垂直転送部101の下端縁と交差するように、リセットトランジスタ36のゲート電極111が形成される。
また、垂直転送部101の最終段と、リセットトランジスタ36のゲート電極111との間の部分が、増幅トランジスタ34のゲートに接続される。
このような構造とすることで、増幅トランジスタ34は、垂直転送部101から転送された電荷を増幅して出力することができる。
また、リセットトランジスタ36により、垂直転送部101を電源電圧にリセットすることができる。
FIG. 12 is an explanatory diagram of an example of the layout at the end of the vertical transfer unit 101 in the charge transfer direction.
In FIG. 12, the vertical transfer unit 101 is illustrated so as to extend in the vertical direction.
Then, the gate electrode 111 of the reset transistor 36 is formed so as to cross the lower end edge of the vertical transfer unit 101.
Further, a portion between the final stage of the vertical transfer unit 101 and the gate electrode 111 of the reset transistor 36 is connected to the gate of the amplification transistor 34.
With this structure, the amplification transistor 34 can amplify and output the charge transferred from the vertical transfer unit 101.
The reset transistor 36 can reset the vertical transfer unit 101 to the power supply voltage.

図11の列出力信号線21は、第1半導体基板51のマイクロパッド52、信号処理チップ7の第2半導体基板53のマイクロパッド54を含み、マイクロバンプ55により接続される。
電流源37は、第2半導体基板53に形成された電流源トランジスタ38を有する。
電流源トランジスタ38は、たとえばMOSトランジスタである。
電流源トランジスタ38は、ソースが信号処理チップ7の列出力信号線21に接続され、ドレインがグランドに接続され、ゲートが図示しないバイアス電源に接続される。
これにより、増幅トランジスタ34は、電流源トランジスタ38を負荷としてソースフォロワ回路を構成する。
The column output signal line 21 of FIG. 11 includes a micropad 52 of the first semiconductor substrate 51 and a micropad 54 of the second semiconductor substrate 53 of the signal processing chip 7 and is connected by a microbump 55.
The current source 37 includes a current source transistor 38 formed on the second semiconductor substrate 53.
Current source transistor 38 is, for example, a MOS transistor.
The current source transistor 38 has a source connected to the column output signal line 21 of the signal processing chip 7, a drain connected to the ground, and a gate connected to a bias power source (not shown).
Thus, the amplification transistor 34 forms a source follower circuit with the current source transistor 38 as a load.

アンプ104は、第2半導体基板53において、列出力信号線21と水平転送信号線105に接続される。列出力信号線21から入力された電圧を増幅して水平転送信号線105へ出力する。
ADコンバータ106は、第2半導体基板53において、水平転送信号線105に接続される。ADコンバータ106は、水平転送信号線105から入力される電圧をデジタル値へ変換する。
出力バッファ107は、第2半導体基板53において、ADコンバータ106に接続される。出力バッファ107は、ADコンバータ106の出力信号を固体撮像装置1外へ出力する。
The amplifier 104 is connected to the column output signal line 21 and the horizontal transfer signal line 105 in the second semiconductor substrate 53. The voltage input from the column output signal line 21 is amplified and output to the horizontal transfer signal line 105.
The AD converter 106 is connected to the horizontal transfer signal line 105 in the second semiconductor substrate 53. The AD converter 106 converts the voltage input from the horizontal transfer signal line 105 into a digital value.
The output buffer 107 is connected to the AD converter 106 in the second semiconductor substrate 53. The output buffer 107 outputs the output signal of the AD converter 106 to the outside of the solid-state imaging device 1.

そして、図11の固体撮像装置1では、リセットトランジスタ102は、複数のフォトダイオード31および垂直転送部101をリセットする。
リセット後、複数のフォトダイオード31は、入射した光を光電変換する。
垂直転送部101は、各列の複数のフォトダイオード31において光電変換により発生した電荷を転送する。
増幅トランジスタ103は、垂直転送部101により転送された各フォトダイオード31の発生電荷に応じた電圧の画素信号を列出力信号線21へ出力する。
アンプ104は、画素信号を増幅し、水平転送信号線105へ出力する。
ADコンバータ106は、画素信号をデジタル値へ変換する。
出力バッファ107は、デジタル値へ変換された画素信号を出力する。
In the solid-state imaging device 1 of FIG. 11, the reset transistor 102 resets the plurality of photodiodes 31 and the vertical transfer unit 101.
After reset, the plurality of photodiodes 31 photoelectrically convert incident light.
The vertical transfer unit 101 transfers charges generated by photoelectric conversion in the plurality of photodiodes 31 in each column.
The amplification transistor 103 outputs a pixel signal having a voltage corresponding to the charge generated by each photodiode 31 transferred by the vertical transfer unit 101 to the column output signal line 21.
The amplifier 104 amplifies the pixel signal and outputs it to the horizontal transfer signal line 105.
The AD converter 106 converts the pixel signal into a digital value.
The output buffer 107 outputs the pixel signal converted into a digital value.

この第4実施形態でも、アナログ回路の電流源37は、信号処理チップ7に設けられている。すなわち、本実施形態では、回路ブロック毎に振り分けるのではなく、アナログ回路の一部をセンサチップ6に振り分け、アナログ回路の残部とデジタル回路とを信号処理チップ7に振り分けている。   Also in the fourth embodiment, the current source 37 of the analog circuit is provided in the signal processing chip 7. That is, in this embodiment, instead of distributing each circuit block, a part of the analog circuit is distributed to the sensor chip 6 and the rest of the analog circuit and the digital circuit are distributed to the signal processing chip 7.

なお、第4実施形態では、第1実施形態と同様に、信号処理チップ7にアナログ回路の電流源37を設けている。
この他にも例えば、第3実施形態と同様に、センサチップ6の増幅トランジスタ34のドレインに接続される電圧源回路91を、信号処理チップ7に設けてもよい。
In the fourth embodiment, the analog circuit current source 37 is provided in the signal processing chip 7 as in the first embodiment.
In addition to this, for example, as in the third embodiment, a voltage source circuit 91 connected to the drain of the amplification transistor 34 of the sensor chip 6 may be provided in the signal processing chip 7.

また、第4実施形態のCCDセンサ方式の固体撮像装置1は、複数の垂直転送部101とADコンバータ106との間に、リセットトランジスタ102から水平転送信号線105までの回路が接続されている。
この他にも例えば、一般的なCCDセンサ方式の固体撮像装置1と同様に、複数の垂直転送部101とADコンバータ106との間に、水平転送部が設けられている場合でも、本発明は適用可能である。
この場合には、たとえば複数の垂直転送部101と水平転送部との間を配線により接続し、その配線において第1半導体基板51と第2半導体基板53とを接続すればよい。
In the CCD sensor type solid-state imaging device 1 of the fourth embodiment, a circuit from the reset transistor 102 to the horizontal transfer signal line 105 is connected between the plurality of vertical transfer units 101 and the AD converter 106.
In addition to this, for example, even in the case where a horizontal transfer unit is provided between the plurality of vertical transfer units 101 and the AD converter 106 as in the general CCD sensor type solid-state imaging device 1, the present invention is not limited to this. Applicable.
In this case, for example, the plurality of vertical transfer units 101 and the horizontal transfer unit may be connected by wiring, and the first semiconductor substrate 51 and the second semiconductor substrate 53 may be connected by the wiring.

<5.第5実施形態>
図13は、本発明の第5実施形態に係る撮像装置2のブロック図である。
図13の撮像装置2は、光学系121、固体撮像装置1、および信号処理回路122を有する。
図13の撮像装置2は、例えば、ビデオカメラ、デジタルスチルカメラ、電子内視鏡用カメラなどである。
<5. Fifth Embodiment>
FIG. 13 is a block diagram of the imaging apparatus 2 according to the fifth embodiment of the present invention.
The imaging device 2 in FIG. 13 includes an optical system 121, the solid-state imaging device 1, and a signal processing circuit 122.
The imaging device 2 in FIG. 13 is, for example, a video camera, a digital still camera, an electronic endoscope camera, or the like.

光学系121は、被写体からの像光(入射光)を固体撮像装置1に結像させる。
これにより、固体撮像装置1のフォトダイオード31において、入射光は入射光量に応じた信号電荷に変換され、フォトダイオード31において電荷が発生する。
The optical system 121 forms image light (incident light) from the subject on the solid-state imaging device 1.
As a result, in the photodiode 31 of the solid-state imaging device 1, incident light is converted into signal charges corresponding to the amount of incident light, and charges are generated in the photodiode 31.

固体撮像装置1は、たとえば第1実施形態に係る固体撮像装置1である。なお、固体撮像装置1は、第2から第4実施形態に係る固体撮像装置1でもよい。
そして、固体撮像装置1は、複数のフォトダイオード31で発生した電荷に基づく撮像信号を出力する。撮像信号は、複数のフォトダイオード31で発生した電荷に対応する各画素のデジタル値を含む。
The solid-state imaging device 1 is, for example, the solid-state imaging device 1 according to the first embodiment. The solid-state imaging device 1 may be the solid-state imaging device 1 according to the second to fourth embodiments.
Then, the solid-state imaging device 1 outputs an imaging signal based on the charges generated by the plurality of photodiodes 31. The imaging signal includes a digital value of each pixel corresponding to the charges generated by the plurality of photodiodes 31.

信号処理回路122は、固体撮像装置1に接続される。
信号処理回路122は、固体撮像装置1から出力された撮像信号に対して種々の信号処理を施し、映像信号を生成して出力する。
The signal processing circuit 122 is connected to the solid-state imaging device 1.
The signal processing circuit 122 performs various signal processing on the imaging signal output from the solid-state imaging device 1 to generate and output a video signal.

以上の実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。   The above embodiment is an example of a preferred embodiment of the present invention, but the present invention is not limited to this, and various modifications or changes can be made without departing from the scope of the invention.

たとえば上記実施形態は、複数の画素回路19が接続された各列出力信号線21には、カラム回路14の比較器41に接続されている。
この比較器41とカウンタ42からなるADCにより画素の信号はデジタル化され、メモリ43を介して水平走査信号線16に接続している。このADCの代わりに画素信号の電圧を増幅するアナログアンプを配置し、アナログ信号を水平走査信号線16を介して伝送し、その端部にてデジタル変換してもよい。
For example, in the above embodiment, each column output signal line 21 to which a plurality of pixel circuits 19 are connected is connected to the comparator 41 of the column circuit 14.
A pixel signal is digitized by an ADC composed of the comparator 41 and the counter 42 and connected to the horizontal scanning signal line 16 via the memory 43. Instead of the ADC, an analog amplifier that amplifies the voltage of the pixel signal may be disposed, and the analog signal may be transmitted via the horizontal scanning signal line 16 and digitally converted at the end thereof.

上記第5実施形態の撮像装置2は、ビデオカメラ、デジタルスチルカメラ、監視カメラ、電子内視鏡用カメラなどとして用いられる。
この他にも例えば、固体撮像装置1は、携帯電話機、PDA(Personal Data Assistance)、電子ブック装置、コンピュータ装置、携帯プレーヤなどの電子機器に用いられてもよい。
The imaging device 2 according to the fifth embodiment is used as a video camera, a digital still camera, a surveillance camera, an electronic endoscope camera, or the like.
In addition, for example, the solid-state imaging device 1 may be used for electronic devices such as a mobile phone, a PDA (Personal Data Assistance), an electronic book device, a computer device, and a portable player.

上記実施形態は、固体撮像装置1のアナログ回路とデジタル回路とを2つの半導体基板51,53に分ける場合の例である。
アナログ回路とデジタル回路とを搭載する半導体集積回路としては、この他にも、音声をデジタル化して処理する音声用集積回路、温度、濃度、湿度、重さなどの物理量を検出して処理する各種の制御用センサ集積回路などがある。これらの集積回路では、たとえば信号電荷を容量に蓄積し、電荷−電圧変換を行って出力する。
そして、本発明は、これらの半導体集積回路においてアナログ回路とデジタル回路とを2つの半導体基板に分ける場合に適用することができる。
また、これらの半導体集積回路は、撮像装置、録音機器、計測機器、テスタ機器などの各種の電子機器に用いることができる。
The above embodiment is an example in the case where the analog circuit and the digital circuit of the solid-state imaging device 1 are divided into two semiconductor substrates 51 and 53.
Other semiconductor integrated circuits equipped with analog circuits and digital circuits are other integrated circuits for audio that digitize and process audio, and various types that detect and process physical quantities such as temperature, concentration, humidity, and weight. There is a control sensor integrated circuit. In these integrated circuits, for example, signal charge is accumulated in a capacitor, and charge-voltage conversion is performed and output.
The present invention can be applied to the case where an analog circuit and a digital circuit are divided into two semiconductor substrates in these semiconductor integrated circuits.
Moreover, these semiconductor integrated circuits can be used for various electronic devices such as an imaging device, a recording device, a measuring device, and a tester device.

上記実施形態では、センサチップ6のマイクロパッド52と信号処理チップ7のマイクロパッド54とは、マイクロバンプ55により接続されている。
この他にも例えば、センサチップ6と信号処理チップ7とは、ボンディングワイヤなどにより接続されてもよい。また、センサチップ6と信号処理チップ7とは、互いのマイクロパッド52,54が接触する状態で封止されてもよい。
In the above embodiment, the micropad 52 of the sensor chip 6 and the micropad 54 of the signal processing chip 7 are connected by the microbump 55.
In addition, for example, the sensor chip 6 and the signal processing chip 7 may be connected by a bonding wire or the like. Further, the sensor chip 6 and the signal processing chip 7 may be sealed in a state where the micropads 52 and 54 are in contact with each other.

上記実施形態は、画素アレイ部13において列毎に設けられる複数の電流源37用の電流源トランジスタ38が、信号処理チップ7に設けられている。
この他にも例えば、画素アレイ部13などのアナログ回路が信号の直流成分を除去するキャパシタを有する場合、このキャパシタを信号処理チップ7に形成した拡散層を用いて構成してもよい。
In the embodiment, the signal processing chip 7 is provided with the current source transistors 38 for the plurality of current sources 37 provided for each column in the pixel array unit 13.
In addition, for example, when an analog circuit such as the pixel array unit 13 has a capacitor for removing a direct current component of a signal, the capacitor may be configured using a diffusion layer formed in the signal processing chip 7.

図14は、アナログ信号の直流成分を除去する直流カット回路の説明図である。
図14の直流カット回路は、アナログ信号の直流成分を除去するキャパシタ131を有する。
また、図14には、当該キャパシタ131により直流成分が除去された信号がゲートに入力されるトランジスタ132が併せて図示されている。
FIG. 14 is an explanatory diagram of a DC cut circuit that removes a DC component of an analog signal.
The DC cut circuit in FIG. 14 includes a capacitor 131 that removes the DC component of the analog signal.
FIG. 14 also shows a transistor 132 in which a signal from which a DC component has been removed by the capacitor 131 is input to the gate.

そして、図14に示すように、このキャパシタ131は、半導体基板141の拡散層142を用いて形成することができる。
図14のキャパシタ131は、半導体基板141に形成された拡散層142と、当該拡散層142の一端に接続された第1配線143と、拡散層142と絶縁膜を介して重ねられた第2配線144とを有する。
このように半導体基板141に形成された拡散層142を用いたキャパシタ131を信号処理チップに形成することにより、当該アナログ信号が入力される図14のトランジスタ132またはデジタル回路に対して、入力保護回路を設ける必要がなくなる。
As shown in FIG. 14, the capacitor 131 can be formed using the diffusion layer 142 of the semiconductor substrate 141.
14 includes a diffusion layer 142 formed on the semiconductor substrate 141, a first wiring 143 connected to one end of the diffusion layer 142, and a second wiring superimposed on the diffusion layer 142 via an insulating film. 144.
By forming the capacitor 131 using the diffusion layer 142 formed on the semiconductor substrate 141 in this way on the signal processing chip, an input protection circuit is provided for the transistor 132 or the digital circuit in FIG. 14 to which the analog signal is input. Need not be provided.

1…固体撮像装置(半導体集積回路)、2…撮像装置(電子機器)、13…画素アレイ部(アナログ回路)、14…カラム回路(一つのデジタル回路)、19…画素回路、21…列出力信号線(出力信号線)、31…フォトダイオード(光電変換素子)、34…増幅トランジスタ(第1トランジスタ)、37…電流源、38…電流源トランジスタ(第2トランジスタ、第2電界効果トランジスタ)、41…比較部(光電変換素子)、51…第1半導体基板、52…マイクロパッド(出力端子)、53…第2半導体基板、54…マイクロパッド(入力端子)、55…マイクロバンプ(基板接続部)、61…ソース拡散層(拡散層)、81…遮蔽金属膜(遮光部)、91…電圧源回路(電源部)、101…垂直転送部(第1転送部、転送部)、103…増幅トランジスタ(第1電界効果トランジスタ、転送部)、105…水平転送信号線(転送部)、106…ADコンバータ(変換部)、121…光学系、142…拡散層。   DESCRIPTION OF SYMBOLS 1 ... Solid-state imaging device (semiconductor integrated circuit), 2 ... Imaging device (electronic device), 13 ... Pixel array part (analog circuit), 14 ... Column circuit (one digital circuit), 19 ... Pixel circuit, 21 ... Column output Signal line (output signal line) 31 ... Photodiode (photoelectric conversion element) 34 ... Amplification transistor (first transistor) 37 ... Current source 38 ... Current source transistor (second transistor, second field effect transistor), 41 ... Comparison part (photoelectric conversion element) 51 ... first semiconductor substrate 52 ... micropad (output terminal) 53 ... second semiconductor substrate 54 ... micropad (input terminal) 55 ... microbump (substrate connection part) , 61... Source diffusion layer (diffusion layer), 81... Shielding metal film (light shielding portion), 91... Voltage source circuit (power supply portion), 101... Vertical transfer portion (first transfer portion, transfer portion), 1 3 ... amplifying transistor (first field-effect transistor, the transfer unit), 105 ... horizontal transfer signal line (transfer portion), 106 ... AD converter (conversion unit), 121 ... optical system, 142 ... diffusion layer.

Claims (5)

それぞれが、受光素子、当該受光素子の検出信号を増幅する増幅トランジスタ、および当該受光素子および増幅トランジスタの動作を制御する制御回路とで構成され、マトリクス状に配設された複数の画素回路と、
トランジスタを有し、前記画素回路に給電する電流源回路と、
行走査回路と、
カラム走査回路と、
列走査回路と、
タイミング制御回路と、
を有する、固体撮像装置であって、
前記複数の画素回路と、前記行走査回路とが搭載された、第1の半導体基板と、
前記電流源回路と、前記カラム走査回路と、前記列走査回路と、前記タイミング制御回路とが搭載された、第2の半導体基板と、
前記第1の半導体基板に搭載された回路と、前記第2の半導体基板に搭載された回路とを接続する接続部と
を具備し、
前記第1の半導体基板は、前記複数の画素回路が前記第2の半導体基板に搭載された前記電流源回路を構成するトランジスタと重ならない位置に位置するように、前記第2の半導体基板に重ねて配置されている、
固体撮像装置。
A plurality of pixel circuits arranged in a matrix, each including a light receiving element, an amplification transistor that amplifies the detection signal of the light receiving element, and a control circuit that controls the operation of the light receiving element and the amplification transistor,
A current source circuit having a transistor and supplying power to the pixel circuit;
A row scanning circuit;
A column scanning circuit;
A column scanning circuit;
A timing control circuit;
A solid-state imaging device comprising:
A first semiconductor substrate on which the plurality of pixel circuits and the row scanning circuit are mounted;
A second semiconductor substrate on which the current source circuit, the column scanning circuit, the column scanning circuit, and the timing control circuit are mounted;
A connection part for connecting a circuit mounted on the first semiconductor substrate and a circuit mounted on the second semiconductor substrate;
Said first semiconductor substrate, the plurality of pixel circuits, so as to be positioned in the transistor and the non-overlapping position constituting the current source circuit that is mounted on the second semiconductor substrate, said second semiconductor substrate Arranged in layers,
Solid-state imaging device.
前記第1の半導体基板と前記第2の半導体基板との間に、前記第2の半導体基板に搭載された前記電流源回路を構成するトランジスタからの光が前記複数の画素回路に入射することを防止する遮光膜を配設した、
請求項1記載の固体撮像装置。
Between the second semiconductor substrate and said first semiconductor substrate, the light from the transistor constituting the current source circuit that is mounted on the second semiconductor substrate is incident on said plurality of pixel circuits Providing a light shielding film to prevent,
The solid-state imaging device according to claim 1.
前記第2の半導体基板に、前記第1の半導体基板に搭載された前記複数の画素回路内の前記増幅トランジスタの駆動電圧として、前記第2の半導体基板における電源電圧より低い電圧を、接続端子を介して供給する電圧供給回路を有する、
請求項1または2に記載の固体撮像装置。
Said second semiconductor substrate, as the driving voltage of the amplification transistor of the first in the plurality of pixel circuits mounted on a semiconductor substrate, a voltage lower than the power supply voltage in said second semiconductor substrate, a connection terminal Having a voltage supply circuit supplied via
The solid-state imaging device according to claim 1 or 2.
それぞれが、受光素子、当該受光素子の検出信号を増幅する増幅トランジスタ、リセットトランジスタ、および当該受光素子、増幅トランジスタおよびリセットトランジスタの動作を制御する制御回路とで構成され、マトリクス状に配設された複数の画素回路と、
トランジスタを有し、前記画素回路に給電する電流源回路と、
垂直転送部と、
を有する、固体撮像装置であって、
前記複数の画素回路と、前記垂直転送部とが搭載された、第1の半導体基板と、
前記電流源回路が搭載された、第2の半導体基板と、
前記第1の半導体基板に搭載された回路と、前記第2の半導体基板に搭載された回路とを接続する接続部と
を具備し、
前記第1の半導体基板は、前記複数の画素回路が前記第2の半導体基板に搭載された前記電流源回路を構成するトランジスタと重ならない位置に位置するように、前記第2の半導体基板に重ねて配置されている、
固体撮像装置。
Each is composed of a light receiving element, an amplification transistor that amplifies the detection signal of the light receiving element, a reset transistor, and a control circuit that controls the operation of the light receiving element, the amplification transistor, and the reset transistor, and is arranged in a matrix A plurality of pixel circuits;
A current source circuit having a transistor and supplying power to the pixel circuit;
A vertical transfer unit;
A solid-state imaging device comprising:
A first semiconductor substrate on which the plurality of pixel circuits and the vertical transfer unit are mounted;
A second semiconductor substrate on which the current source circuit is mounted;
A connection part for connecting a circuit mounted on the first semiconductor substrate and a circuit mounted on the second semiconductor substrate;
Said first semiconductor substrate, the plurality of pixel circuits, so as to be positioned in the transistor and the non-overlapping position constituting the current source circuit that is mounted on the second semiconductor substrate, said second semiconductor substrate Arranged in layers,
Solid-state imaging device.
光を集光する光学系と、
前記光学系により集光された光を光電変換する、請求項1〜4のいずれかに記載の固体撮像装置と、
を有する、撮像装置。
An optical system that collects the light;
The solid-state imaging device according to claim 1, which photoelectrically converts light collected by the optical system;
An imaging device.
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