JP6048103B2

JP6048103B2 - Manufacturing method of semiconductor device

Info

Publication number: JP6048103B2
Application number: JP2012270015A
Authority: JP
Inventors: 務伊奈; 岡　徹; 徹岡
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2012-12-11
Filing date: 2012-12-11
Publication date: 2016-12-21
Anticipated expiration: 2032-12-11
Also published as: JP2014116483A

Description

本発明は、半導体素子の製造方法、および半導体素子に関する。 The present invention relates to a method for manufacturing a semiconductor element, and a semiconductor element.

半導体装置（半導体デバイス）を構成する半導体素子として、例えば、ＮＰＮ型の窒化ガリウム（ＧａＮ）系半導体素子が知られている（例えば、特許文献１を参照）。ＮＰＮ型のＧａＮ系半導体素子には、基板に対して、第１のＮ型半導体層と、Ｐ型半導体層と、第２のＮ型半導体層とが順に積層されている。第１のＮ型半導体層、Ｐ型半導体層および第２のＮ型半導体層は、窒化ガリウム（ＧａＮ）系の半導体層である。第１のＮ型半導体層は、ケイ素（Ｓｉ）をドナー（ドーパント、不純物）として含有する。Ｐ型半導体層は、マグネシウム（Ｍｇ）をアクセプタ（ドーパント、不純物）として含有する。第２のＮ型半導体層は、第１のＮ型半導体層よりも高い濃度でＳｉをドナーとして含有する。ＧａＮ系半導体素子には、例えば、Ｐ型半導体層に電極を形成するための窪みと、ゲート電極用のトレンチと、が形成される。Ｐ型半導体層に電極を形成するための窪みは、凹状あるいは段差状の形状を有しており、「リセス」とも呼ばれる。通常、これらリセスやトレンチは、複数回のエッチング処理によって形成される。 As a semiconductor element constituting a semiconductor device (semiconductor device), for example, an NPN-type gallium nitride (GaN) semiconductor element is known (see, for example, Patent Document 1). In an NPN-type GaN-based semiconductor element, a first N-type semiconductor layer, a P-type semiconductor layer, and a second N-type semiconductor layer are sequentially stacked on a substrate. The first N-type semiconductor layer, the P-type semiconductor layer, and the second N-type semiconductor layer are gallium nitride (GaN) -based semiconductor layers. The first N-type semiconductor layer contains silicon (Si) as a donor (dopant, impurity). The P-type semiconductor layer contains magnesium (Mg) as an acceptor (dopant, impurity). The second N-type semiconductor layer contains Si as a donor at a higher concentration than the first N-type semiconductor layer. In the GaN-based semiconductor element, for example, a recess for forming an electrode in a P-type semiconductor layer and a trench for a gate electrode are formed. The depression for forming the electrode in the P-type semiconductor layer has a concave or stepped shape, and is also referred to as a “recess”. Usually, these recesses and trenches are formed by a plurality of etching processes.

特開２００９−１１７８２０号公報JP 2009-117820 A

ＧａＮ系半導体素子を形成するためのエッチング処理について、例えば、特許文献１に記載の技術では、ゲート電極用トレンチを形成するためのエッチング処理が行われた後に、リセスを形成するためのエッチング処理が行われる。一般的に、ＧａＮ系半導体素子では、ゲート電極用トレンチにチャネル領域が隣接する。そのため、特許文献１記載の技術では、ゲート電極用トレンチに隣接するチャネル領域が、リセスを形成するためのエッチング処理によって汚損され、半導体素子のチャネル抵抗が悪化するおそれがあった。そのほか、半導体素子においては、微細化や、低コスト化や、省資源化や、製造の容易化などが望まれていた。 Regarding the etching process for forming the GaN-based semiconductor element, for example, in the technique described in Patent Document 1, after the etching process for forming the gate electrode trench is performed, the etching process for forming the recess is performed. Done. Generally, in a GaN-based semiconductor element, a channel region is adjacent to a gate electrode trench. Therefore, in the technique described in Patent Document 1, the channel region adjacent to the gate electrode trench is contaminated by the etching process for forming the recess, and the channel resistance of the semiconductor element may be deteriorated. In addition, for semiconductor elements, miniaturization, cost reduction, resource saving, and easy manufacturing have been desired.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の一形態は、半導体素子の製造方法を提供する。この製造方法は、基板上に、第１のＮ型半導体層と、Ｐ型半導体層と、第２のＮ型半導体層と、を前記基板側から順に積層した構造に対して；（Ａ）前記Ｐ型半導体層に電極を形成するために前記Ｐ型半導体層の一部を前記第２のＮ型半導体層側に露出させる工程と；（Ｂ）前記工程（Ａ）の後に、前記工程（Ａ）によって露出した前記Ｐ型半導体層の一部をアライメントマークとして用いて位置合わせを行って、前記第２のＮ型半導体層の表面から前記第１のＮ型半導体層まで達するゲート電極用トレンチを形成する工程と；（Ｄ）前記工程（Ｂ）の後に、露出した前記Ｐ型半導体層に電極を形成する工程と、を備える。
また、本発明は以下の形態として実現することも可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.
One embodiment of the present invention provides a method for manufacturing a semiconductor device. The manufacturing method has a structure in which a first N-type semiconductor layer, a P-type semiconductor layer, and a second N-type semiconductor layer are sequentially stacked on a substrate from the substrate side; (A) Exposing a part of the P-type semiconductor layer to the second N-type semiconductor layer side to form an electrode on the P-type semiconductor layer; and (B) after the step (A), the step (A Alignment is performed using a part of the P-type semiconductor layer exposed by the above as an alignment mark, and a gate electrode trench reaching from the surface of the second N-type semiconductor layer to the first N-type semiconductor layer is formed. And (D) after the step (B), forming an electrode on the exposed P-type semiconductor layer.
The present invention can also be realized as the following forms.

（１）本発明の一形態によれば、半導体素子の製造方法が提供される。この半導体素子の製造方法は、基板上に、第１のＮ型半導体層と、Ｐ型半導体層と、第２のＮ型半導体層と、を前記基板側から順に積層した構造に対して；（Ａ）前記Ｐ型半導体層に電極を形成するために前記Ｐ型半導体層の一部を前記第２のＮ型半導体層側に露出させる工程と；（Ｂ）前記工程（Ａ）の後に、前記第２のＮ型半導体層の表面から前記第１のＮ型半導体層まで達するゲート電極用トレンチを形成する工程と、を備える。この形態の半導体素子の製造方法によれば、Ｐ型半導体層の一部を露出させた後に、ゲート電極用トレンチが形成されるので、ゲート電極用トレンチに隣接するチャネル領域が、Ｐ型半導体層を露出させる工程（Ａ）に曝されることはない。そのため、チャネル領域に与える汚損等のダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。 (1) According to one form of this invention, the manufacturing method of a semiconductor element is provided. This method of manufacturing a semiconductor device has a structure in which a first N-type semiconductor layer, a P-type semiconductor layer, and a second N-type semiconductor layer are sequentially stacked on a substrate from the substrate side; A) exposing a part of the P-type semiconductor layer to the second N-type semiconductor layer side to form an electrode on the P-type semiconductor layer; and (B) after the step (A), Forming a gate electrode trench extending from the surface of the second N-type semiconductor layer to the first N-type semiconductor layer. According to the method for manufacturing a semiconductor element of this aspect, since the gate electrode trench is formed after exposing a part of the P-type semiconductor layer, the channel region adjacent to the gate electrode trench becomes a P-type semiconductor layer. It is not exposed to the process (A) which exposes. Therefore, damage such as fouling given to the channel region can be reduced, so that deterioration of channel resistance can be prevented.

（２）上記形態の半導体素子の製造方法において、（Ｃ）前記半導体素子を区画するために前記第１のＮ型半導体層の一部を前記第２のＮ型半導体層側に露出させる工程、をさらに備え；前記工程（Ｃ）は、前記工程（Ｂ）以前に行われてもよい。この形態の半導体素子の製造方法によれば、半導体素子を区画するために第１のＮ型半導体層を露出させる工程を備える場合であっても、第１のＮ型半導体層の一部を露出させる工程（Ｃ）以後に、ゲート電極用トレンチが形成されるので、ゲート電極用トレンチに隣接するチャネル領域が、工程（Ｃ）に曝されることはない。そのため、チャネル領域に与えるダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。 (2) In the method of manufacturing a semiconductor element of the above aspect, (C) a step of exposing a part of the first N-type semiconductor layer to the second N-type semiconductor layer side in order to partition the semiconductor element; The step (C) may be performed before the step (B). According to the method for manufacturing a semiconductor device of this aspect, even when the semiconductor device includes the step of exposing the first N-type semiconductor layer to partition the semiconductor device, a part of the first N-type semiconductor layer is exposed. Since the gate electrode trench is formed after the step (C), the channel region adjacent to the gate electrode trench is not exposed to the step (C). Therefore, damage to the channel region can be reduced, and deterioration of channel resistance can be prevented.

（３）上記形態の半導体素子の製造方法において、前記工程（Ｃ）は、前記工程（Ａ）の後に行われてもよい。この形態の半導体素子の製造方法によれば、工程（Ａ）の後に工程（Ｃ）が行われ、さらに工程（Ｃ）以後にゲート電極用トレンチが形成される。そのため、ゲート電極用トレンチに隣接するチャネル領域が、工程（Ａ）と工程（Ｃ）とに曝されることはない。よって、チャネル領域に与えるダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。 (3) In the method for manufacturing a semiconductor element of the above aspect, the step (C) may be performed after the step (A). According to the method for manufacturing a semiconductor element of this aspect, the step (C) is performed after the step (A), and the trench for the gate electrode is formed after the step (C). Therefore, the channel region adjacent to the gate electrode trench is not exposed to the step (A) and the step (C). Therefore, damage to the channel region can be reduced, so that deterioration of channel resistance can be prevented.

（４）上記形態の半導体素子の製造方法において、前記工程（Ｂ）では、前記工程（Ａ）によって露出した前記Ｐ型半導体層の一部をアライメントマークとして用いて、前記ゲート電極用トレンチの位置合わせが行われてもよい。この形態の製造方法によれば、工程（Ａ）によって露出したＰ型半導体層の一部を、アライメントマークとして用いてゲート電極用トレンチが形成されるため、別途アライメントマークを形成する必要がない。そのため、半導体素子の製造工程の短縮化と、製造コストの低減とを達成することができる。また、露出したＰ型半導体層の一部の周辺においてのずれが少なくなるので、露出したＰ型半導体層の一部の周辺に微細構造を形成することが可能となる。 (4) In the method of manufacturing a semiconductor element according to the above aspect, in the step (B), a part of the P-type semiconductor layer exposed in the step (A) is used as an alignment mark to position the gate electrode trench. Matching may be performed. According to the manufacturing method of this aspect, since the gate electrode trench is formed using a part of the P-type semiconductor layer exposed in the step (A) as the alignment mark, it is not necessary to separately form the alignment mark. Therefore, shortening of the manufacturing process of a semiconductor element and reduction of manufacturing cost can be achieved. In addition, since the shift around the part of the exposed P-type semiconductor layer is reduced, a fine structure can be formed around the part of the exposed P-type semiconductor layer.

（５）上記形態の半導体素子の製造方法にでは、前記工程（Ａ）において、前記Ｐ型半導体層の一部はドライエッチングによって露出されてもよい。この形態の半導体素子の製造方法によれば、ドライエッチングによってＰ型半導体層の一部を露出させた場合であっても、ゲート電極用トレンチが最後に形成される。そのため、チャネル領域に与えるダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。また、一般的に、ドライエッチングによって半導体層に形成される形状は、ウェットエッチングによって形成される形状よりも、明確である。そのため、ドライエッチングによって露出させたＰ型半導体層の一部をアライメントマークとする際には、以降の工程において、アライメントマークを容易に読み取ることができる。 (5) In the method for manufacturing a semiconductor element of the above aspect, in the step (A), a part of the P-type semiconductor layer may be exposed by dry etching. According to the semiconductor element manufacturing method of this embodiment, the gate electrode trench is formed last even when a part of the P-type semiconductor layer is exposed by dry etching. Therefore, damage to the channel region can be reduced, and deterioration of channel resistance can be prevented. In general, the shape formed in the semiconductor layer by dry etching is clearer than the shape formed by wet etching. Therefore, when a part of the P-type semiconductor layer exposed by dry etching is used as an alignment mark, the alignment mark can be easily read in the subsequent steps.

（６）上記形態の半導体素子の製造方法において、前記第１のＮ型半導体層と、前記Ｐ型半導体層と、前記第２のＮ型半導体層は、窒化ガリウム系の半導体層であってもよい。この形態の半導体素子の製造方法によれば、電気的特性の向上した窒化ガリウム系の半導体素子を製造することができる。 (6) In the method of manufacturing a semiconductor device according to the above aspect, the first N-type semiconductor layer, the P-type semiconductor layer, and the second N-type semiconductor layer may be gallium nitride based semiconductor layers. Good. According to the semiconductor element manufacturing method of this embodiment, a gallium nitride based semiconductor element with improved electrical characteristics can be manufactured.

本発明は、上述した半導体素子の製造方法以外の種々の形態で実現することも可能である。例えば、上述した半導体素子の製造方法によって製造された半導体素子や、複数の半導体素子を備える半導体装置や、複数の半導体素子を備える半導体装置の製造方法や、半導体素子や半導体装置を備える電気機器や、半導体素子や半導体装置を製造する製造装置などの形態で実現することができる。 The present invention can also be realized in various forms other than the above-described semiconductor element manufacturing method. For example, a semiconductor element manufactured by the above-described semiconductor element manufacturing method, a semiconductor device including a plurality of semiconductor elements, a manufacturing method of a semiconductor device including a plurality of semiconductor elements, an electric device including a semiconductor element or a semiconductor device, It can be realized in the form of a manufacturing device for manufacturing a semiconductor element or a semiconductor device.

本発明の形態の半導体素子の製造方法によれば、Ｐ型半導体層の一部を露出させた後に、ゲート電極用トレンチが形成されるので、ゲート電極用トレンチに隣接するチャネル領域が、Ｐ型半導体層を露出させる工程（Ａ）に曝されることはない。そのため、チャネル領域に与える汚損等のダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。 According to the method for manufacturing a semiconductor element of the present invention, since the gate electrode trench is formed after exposing a part of the P-type semiconductor layer, the channel region adjacent to the gate electrode trench has a P-type trench. There is no exposure to the step (A) for exposing the semiconductor layer. Therefore, damage such as fouling given to the channel region can be reduced, so that deterioration of channel resistance can be prevented.

半導体素子１０の構成を模式的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor element 10. 半導体素子１０の製造方法を示すフローである。3 is a flow showing a method for manufacturing the semiconductor element 10. ステップＳ１００からステップＳ１０６を行うことによって形成された、製造過程における半導体素子１５を示す図である。It is a figure which shows the semiconductor element 15 in the manufacture process formed by performing step S100 to step S106. リセス２２０が形成された、製造過程における半導体素子１６を示す模式図である。FIG. 6 is a schematic view showing the semiconductor element 16 in the manufacturing process in which a recess 220 is formed. リセス２２０とアイソレーション用トレンチ１７０が形成された、製造過程における半導体素子１７を示す模式図である。FIG. 6 is a schematic view showing the semiconductor element 17 in the manufacturing process in which a recess 220 and an isolation trench 170 are formed. リセス２２０とアイソレーション用トレンチ１７０とゲート電極用トレンチ２５０とが形成された、製造過程における半導体素子１８を示す模式図である。FIG. 6 is a schematic diagram showing the semiconductor element 18 in the manufacturing process in which a recess 220, an isolation trench 170, and a gate electrode trench 250 are formed.

Ａ．実施形態：
Ａ１．半導体素子の構成：
図１は、半導体素子１０の構成を、模式的に示す断面図である。半導体素子１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体素子である。本実施形態では、半導体素子１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。以降の図３〜６についても同様である。 A. Embodiment:
A1. Semiconductor device configuration:
FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor element 10. The semiconductor element 10 is a GaN-based semiconductor element formed using gallium nitride (GaN). In the present embodiment, the semiconductor element 10 is used for power control and is also called a power device. In FIG. 1, XYZ axes orthogonal to each other are shown for ease of explanation. The same applies to the subsequent FIGS.

半導体素子１０は、基板１１０と、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０と、リセス２２０と、ゲート電極用トレンチ２５０と、絶縁膜２５５と、アイソレーション用トレンチ１７０と、ドレイン電極２１０と、Ｐボディ電極２３０と、ソース電極２４０と、ゲート電極２６０と、を備える。半導体素子１０は、ＮＰＮ型の半導体素子であり、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０とが順に積層した構造を有する。半導体素子１０は、リセス２２０を中心としたＸＺ平面に対して対称な構造を有しているが、図１には、半導体素子１０の一部を簡略化して示している。 The semiconductor element 10 includes a substrate 110, a first N-type semiconductor layer 120, a P-type semiconductor layer 130, a second N-type semiconductor layer 140, a recess 220, a gate electrode trench 250, and an insulating film 255. An isolation trench 170, a drain electrode 210, a P body electrode 230, a source electrode 240, and a gate electrode 260. The semiconductor element 10 is an NPN-type semiconductor element, and has a structure in which a first N-type semiconductor layer 120, a P-type semiconductor layer 130, and a second N-type semiconductor layer 140 are sequentially stacked. Although the semiconductor element 10 has a symmetric structure with respect to the XZ plane with the recess 220 as the center, FIG. 1 shows a part of the semiconductor element 10 in a simplified manner.

半導体素子１０の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状をなす。基板１１０はＧａＮ系基板であり、第１のＮ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。 The substrate 110 of the semiconductor element 10 has a plate shape extending along the X axis and the Y axis. The substrate 110 is a GaN-based substrate and contains silicon (Si) as a donor at a higher concentration than the first N-type semiconductor layer 120.

第１のＮ型半導体層１２０は、基板１１０から＋Ｚ方向に積層した状態で形成されている。第１のＮ型半導体層１２０は、ＧａＮ系の積層体であり、ケイ素（Ｓｉ）をドナーとして含有する。第１のＮ型半導体層１２０は、「ｎ^-−ＧａＮ」とも呼ばれる。 The first N-type semiconductor layer 120 is formed so as to be stacked from the substrate 110 in the + Z direction. The first N-type semiconductor layer 120 is a GaN-based stacked body and contains silicon (Si) as a donor. The first N-type semiconductor layer 120 is also referred to as “n ⁻ -GaN”.

Ｐ型半導体層１３０は、第１のＮ型半導体層１２０から＋Ｚ方向に積層した状態で形成されている。Ｐ型半導体層１３０は、ＧａＮ系の積層体であり、マグネシウム（Ｍｇ）をアクセプタとして含有する。Ｐ型半導体層１３０は、「ｐ−ＧａＮ」とも呼ばれる。 The P-type semiconductor layer 130 is formed in a state of being stacked in the + Z direction from the first N-type semiconductor layer 120. The P-type semiconductor layer 130 is a GaN-based laminate and contains magnesium (Mg) as an acceptor. The P-type semiconductor layer 130 is also called “p-GaN”.

第２のＮ型半導体層１４０は、Ｐ型半導体層１３０から＋Ｚ方向に積層した状態で形成されている。第２のＮ型半導体層１４０は、ＧａＮ系の積層体であり、第１のＮ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。第２のＮ型半導体層１４０は、「ｎ⁺−ＧａＮ」とも呼ばれる。 The second N-type semiconductor layer 140 is formed so as to be stacked from the P-type semiconductor layer 130 in the + Z direction. The second N-type semiconductor layer 140 is a GaN-based stacked body, and contains silicon (Si) as a donor at a higher concentration than the first N-type semiconductor layer 120. The second N-type semiconductor layer 140 is also called “n ⁺ -GaN”.

リセス２２０は、Ｐボディ電極２３０を形成するための、第２のＮ型半導体層１４０の表面からＰ型半導体層１３０に到達する凹部である。アイソレーション用トレンチ１７０は、半導体素子１０を他の半導体素子が形成された領域から分離するための、第２のＮ型半導体層１４０の表面から第１のＮ型半導体層１２０に到達する凹部である。ゲート電極用トレンチ２５０は、ゲート電極２６０を形成するための、第２のＮ型半導体層１４０の表面から第１のＮ型半導体層１２０に到達する凹部である。 The recess 220 is a recess that reaches the P-type semiconductor layer 130 from the surface of the second N-type semiconductor layer 140 for forming the P body electrode 230. The isolation trench 170 is a recess that reaches the first N-type semiconductor layer 120 from the surface of the second N-type semiconductor layer 140 for separating the semiconductor element 10 from a region where other semiconductor elements are formed. is there. The gate electrode trench 250 is a recess for reaching the first N-type semiconductor layer 120 from the surface of the second N-type semiconductor layer 140 for forming the gate electrode 260.

なお、リセス２２０の形状は、Ｐ型半導体層１３０が第２のＮ型半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、ゲート電極用トレンチ２５０の形状は、第２のＮ型半導体層１４０の表面から第１のＮ型半導体層１２０に到達していれば、例えばＶ字型の形状等他の形状であってもよい。同様にアイソレーション用トレンチ１７０の形状は、第１のＮ型半導体層１２０が第２のＮ型半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、アイソレーション用トレンチ１７０は、例えば、半導体素子１０があらかじめ他の半導体素子と分離されていたり、イオン注入等の他の方法によって半導体素子１０が他の半導体素子から分離されるのであれば、必ずしも半導体素子１０に形成されていなくともよい。 The recess 220 may have another shape such as a stepped shape or a V-shape as long as the P-type semiconductor layer 130 is exposed on the second N-type semiconductor layer 140 side. Good. The gate electrode trench 250 may have another shape such as a V shape as long as it reaches the first N-type semiconductor layer 120 from the surface of the second N-type semiconductor layer 140. Also good. Similarly, the shape of the isolation trench 170 may be, for example, a stepped shape or a V-shaped shape as long as the first N-type semiconductor layer 120 is exposed to the second N-type semiconductor layer 140 side. The shape may also be The isolation trench 170 is, for example, as long as the semiconductor element 10 is separated from other semiconductor elements in advance or the semiconductor element 10 is separated from other semiconductor elements by other methods such as ion implantation. It does not necessarily have to be formed in the semiconductor element 10.

Ｐボディ電極２３０は、Ｐ型半導体層１３０にオーミック接触するように、リセス２２０に形成された電極である。本実施形態では、Ｐボディ電極２３０は、ニッケル（Ｎｉ）からなる層に金（Ａｕ）からなる層を積層した構造を有する。他の実施形態では、Ｐボディ電極２３０は、ＮｉおよびＡｕの他、白金（Ｐｔ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）等の導電性材料の少なくとも１つを含む電極であってもよい。 The P body electrode 230 is an electrode formed in the recess 220 so as to make ohmic contact with the P-type semiconductor layer 130. In the present embodiment, the P body electrode 230 has a structure in which a layer made of gold (Au) is stacked on a layer made of nickel (Ni). In another embodiment, the P body electrode 230 may be an electrode including at least one of conductive materials such as platinum (Pt), cobalt (Co), and palladium (Pd) in addition to Ni and Au.

絶縁膜２５５は、ゲート電極用トレンチ２５０の底面ｔｇと壁面ｈｇとゲート電極用トレンチ２５０周縁の第２のＮ型半導体層１４０の表面に、一体的に形成された絶縁膜である。本実施形態では、絶縁膜２５５は、酸化シリコン（ＳｉＯ₂）からなる膜である。他の実施形態では、絶縁膜２５５は、アルミニウム（Ａl）のシリケート化合物からなる層であってもよいし、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）等の各酸化物、または各酸窒化物、例えば窒化シリコン（ＳｉＮ）等の窒化物であってもよい。または、これらのシリケート化合物からなる膜であってもよい。または、これらの材料からなる複層膜であってもよく、例えば、ＺｒＯ₂／ＳｉＯ₂や、Ａｌ₂Ｏ₃／ＳｉＯ₂等であってもよい。 The insulating film 255 is an insulating film integrally formed on the bottom surface tg and the wall surface hg of the gate electrode trench 250 and the surface of the second N-type semiconductor layer 140 at the periphery of the gate electrode trench 250. In the present embodiment, the insulating film 255 is a film made of silicon oxide (SiO ₂ ). In another embodiment, the insulating film 255 may be a layer made of a silicate compound of aluminum (Al), or each of aluminum (Al), hafnium (Hf), zirconium (Zr), titanium (Ti), etc. It may be an oxide or a nitride of each oxynitride, for example, silicon nitride (SiN). Or the film | membrane consisting of these silicate compounds may be sufficient. Alternatively, it may be a multilayer film made of these materials, for example, ZrO ₂ / SiO ₂ , Al ₂ O ₃ / SiO _2, or the like.

ゲート電極２６０は、絶縁膜２５５を介して、ゲート電極用トレンチ２５０の底面ｔｇと壁面ｈｇとゲート電極用トレンチ２５０周縁を一体的に覆うように形成された電極である。本実施形態では、ゲート電極２６０は、アルミニウム（Ａｌ）からなる構造を有する。他の実施形態では、ゲート電極２６０は、Ａｌの他、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、ポリシリコン等の導電性材料の少なくとも１つを含む電極であってもよい。 The gate electrode 260 is an electrode formed so as to integrally cover the bottom surface tg and the wall surface hg of the gate electrode trench 250 and the periphery of the gate electrode trench 250 via the insulating film 255. In the present embodiment, the gate electrode 260 has a structure made of aluminum (Al). In another embodiment, the gate electrode 260 is made of conductive material such as platinum (Pt), cobalt (Co), nickel (Ni), gold (Au), titanium (Ti), palladium (Pd), polysilicon, etc. in addition to Al. An electrode including at least one of the conductive materials may be used.

ソース電極２４０は、第２のＮ型半導体層１４０の表面に形成された電極である。本実施形態では、ソース電極２４０は、チタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層した構造を有する。他の実施形態では、ソース電極２４０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）を用いてもよい。 The source electrode 240 is an electrode formed on the surface of the second N-type semiconductor layer 140. In the present embodiment, the source electrode 240 has a structure in which a layer made of aluminum (Al) is stacked on a layer made of titanium (Ti). In another embodiment, the source electrode 240 may use, for example, vanadium (V) or hafnium (Hf) instead of Ti.

ドレイン電極２１０は、基板１１０の第１のＮ型半導体層１２０が積層されている面の反対側の面（以降、基板裏面ｓ３ともいう）に形成された電極である。本実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層した構造を有する。他の実施形態では、ドレイン電極２１０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）を用いてもよい。 The drain electrode 210 is an electrode formed on the surface of the substrate 110 opposite to the surface on which the first N-type semiconductor layer 120 is laminated (hereinafter also referred to as the substrate back surface s3). In the present embodiment, the drain electrode 210 has a structure in which a layer made of aluminum (Al) is laminated on a layer made of titanium (Ti). In another embodiment, the drain electrode 210 may use, for example, vanadium (V) or hafnium (Hf) instead of Ti.

上述のように構成された半導体素子１０においては、Ｐ型半導体層１３０におけるゲート電極用トレンチ２５０の壁面ｈｇ付近の領域が、チャネル領域３１０となる。本実施形態の半導体素子１０は後述の製造方法により製造されているので、リセス２２０付近が微細化されているとともに、チャネル領域３１０は良好なチャネル抵抗を有する。そのため、本実施形態の半導体素子１０は、良好な電気的特性を有する。 In the semiconductor element 10 configured as described above, the region near the wall surface hg of the gate electrode trench 250 in the P-type semiconductor layer 130 becomes the channel region 310. Since the semiconductor element 10 of the present embodiment is manufactured by a manufacturing method described later, the vicinity of the recess 220 is miniaturized and the channel region 310 has a good channel resistance. Therefore, the semiconductor element 10 according to the present embodiment has good electrical characteristics.

Ａ２．半導体素子の製造方法
図２は、半導体素子１０の製造方法を示すフローである。半導体素子１０を製造する際には、まず、用意した基板１１０をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置の反応室に配置する（ステップＳ１００）。 A2. Semiconductor Device Manufacturing Method FIG. 2 is a flow showing a method of manufacturing the semiconductor device 10. When manufacturing the semiconductor element 10, first, the prepared substrate 110 is placed in a reaction chamber of a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus (step S100).

次に、ＭＯＣＶＤ法により、基板１１０上に第１のＮ型半導体層１２０を形成する（ステップＳ１０２）。本実施形態では、第１のＮ型半導体層１２０の形成には、Ｇａ原子の原料ガスであるトリメチルガリウム（ＴＭＧａ：Tri-Methyl-Gallium）と、窒素原子の原料ガスであるアンモニア（ＮＨ₃）と、ドーパント用ガスであるシラン（ＳｉＨ₄）とを混合したガスを用いる。また、本実施形態においてＭＯＣＶＤ法による半導体層の形成に用いられるキャリアガスは、水素および窒素ガスである。 Next, the first N-type semiconductor layer 120 is formed on the substrate 110 by MOCVD (step S102). In the present embodiment, the first N-type semiconductor layer 120 is formed by trimethylgallium (TMGa), which is a Ga atom source gas, and ammonia (NH ₃ ), which is a nitrogen atom source gas. And a gas obtained by mixing silane (SiH ₄ ) which is a dopant gas. In this embodiment, the carrier gas used for forming the semiconductor layer by the MOCVD method is hydrogen and nitrogen gas.

基板１１０上に第１のＮ型半導体層１２０を形成すると（ステップＳ１０２）、ＭＯＣＶＤ法により、第１のＮ型半導体層１２０上にＰ型半導体層１３０を形成する（ステップＳ１０４）。ステップＳ１０４では、ステップＳ１０２で用いた原料ガスと、ドーパント用ガスであるシクロペンタンジエチルマグネシウム（ＣＰ₂Ｍｇ）との混合ガスを用いる。 When the first N-type semiconductor layer 120 is formed on the substrate 110 (step S102), the P-type semiconductor layer 130 is formed on the first N-type semiconductor layer 120 by MOCVD (step S104). In step S104, a mixed gas of the source gas used in step S102 and cyclopentanediethylmagnesium (CP ₂ Mg), which is a dopant gas, is used.

第１のＮ型半導体層１２０上にＰ型半導体層１３０を形成すると（ステップＳ１０４）、ＭＯＣＶＤ法により、Ｐ型半導体層１３０上に第２のＮ型半導体層１４０を形成する（ステップＳ１０６）。ステップＳ１０６では、ステップＳ１０２で用いた原料ガスと、ドーパント用ガスであるシラン（ＳｉＨ₄）との混合ガスを用いる。また、第２のＮ型半導体層１４０におけるＳｉの濃度が、第１のＮ型半導体層１２０よりも高くなるようにシランの濃度（流量）を調整する。 When the P-type semiconductor layer 130 is formed on the first N-type semiconductor layer 120 (Step S104), the second N-type semiconductor layer 140 is formed on the P-type semiconductor layer 130 by MOCVD (Step S106). In step S106, a mixed gas of the source gas used in step S102 and silane (SiH ₄ ) that is a dopant gas is used. Further, the silane concentration (flow rate) is adjusted so that the Si concentration in the second N-type semiconductor layer 140 is higher than that in the first N-type semiconductor layer 120.

図３は、上述のステップＳ１００からステップＳ１０６を行うことによって形成された、製造過程における半導体素子１５を示す図である。半導体素子１５は、次の工程のために、ＭＯＣＶＤ装置から取り出される。 FIG. 3 is a diagram showing the semiconductor element 15 in the manufacturing process formed by performing the above-described steps S100 to S106. The semiconductor element 15 is taken out of the MOCVD apparatus for the next process.

次に、ステップＳ１００からステップＳ１０６の工程を経た、製造過程における半導体素子１５に対して、リセス２２０をドライエッチングによって形成する（ステップＳ１０８）。具体的には、半導体素子１５のリセス２２０を形成すべき所定の領域に、ＳｉＯ₂をマスクとするパターンを形成する。その後、プラズマエッチングにより半導体素子１５の表面からＰ型半導体層１３０に到達するまで、所定の深さをプラズマエッチングする。エッチング後、ＳｉＯ₂マスクを酸洗浄等により除去することによって、リセス２２０が形成される。リセス２２０を形成する工程は、本願の「工程（Ａ）」に相当する。 Next, a recess 220 is formed by dry etching on the semiconductor element 15 in the manufacturing process that has undergone the steps S100 to S106 (step S108). Specifically, a pattern using SiO ₂ as a mask is formed in a predetermined region where the recess 220 of the semiconductor element 15 is to be formed. Thereafter, plasma etching is performed to a predetermined depth until the P-type semiconductor layer 130 is reached from the surface of the semiconductor element 15 by plasma etching. After the etching, the recess 220 is formed by removing the SiO ₂ mask by acid cleaning or the like. The process of forming the recess 220 corresponds to “process (A)” of the present application.

図４は、リセス２２０が形成された、製造過程における半導体素子１６を示す模式図である。図４に示すように、リセス２２０の深さは、半導体素子１６の表面からＰ型半導体層１３０まで到達する深さである。 FIG. 4 is a schematic view showing the semiconductor element 16 in the manufacturing process in which the recess 220 is formed. As shown in FIG. 4, the depth of the recess 220 is a depth that reaches the P-type semiconductor layer 130 from the surface of the semiconductor element 16.

次に、リセス２２０が形成された、製造過程における半導体素子１６に対して、アイソレーション用トレンチ１７０をドライエッチングによって形成する（ステップＳ１１０）。アイソレーション用トレンチ１７０は、リセス２２０をアライメントマークとして、ＸＹ平面においてリセス２２０からあらかじめ定めた間隔だけ離れた領域に、形成される。アイソレーション用トレンチ１７０の形成は、ステップＳ１０８においてリセス２２０を形成したときと同様に、ＳｉＯ₂をマスクとするパターンを形成し、プラズマエッチングを行った後、ＳｉＯ₂マスクを除去することによって行われる。アイソレーション用トレンチ１７０を形成する工程は、本願の「工程（Ｃ）」に相当する。 Next, an isolation trench 170 is formed by dry etching on the semiconductor element 16 in the manufacturing process in which the recess 220 is formed (step S110). The isolation trench 170 is formed in a region separated from the recess 220 by a predetermined interval on the XY plane using the recess 220 as an alignment mark. The isolation trench 170 is formed by forming a pattern using SiO ₂ as a mask, performing plasma etching, and then removing the SiO ₂ mask, as in the case where the recess 220 is formed in step S108. . The step of forming the isolation trench 170 corresponds to the “step (C)” of the present application.

図５は、リセス２２０とアイソレーション用トレンチ１７０が形成された、製造過程における半導体素子１７を示す模式図である。図５に示すように、アイソレーション用トレンチ１７０の深さは、半導体素子１７の表面から第１のＮ型半導体層１２０まで到達する深さである。 FIG. 5 is a schematic view showing the semiconductor element 17 in the manufacturing process in which the recess 220 and the isolation trench 170 are formed. As shown in FIG. 5, the depth of the isolation trench 170 is a depth that reaches the first N-type semiconductor layer 120 from the surface of the semiconductor element 17.

次に、アイソレーション用トレンチ１７０が形成された、製造過程における半導体素子１７に対して、ゲート電極用トレンチ２５０をドライエッチングによって形成する（ステップＳ１１２）。ゲート電極用トレンチ２５０は、リセス２２０をアライメントマークとして、ＸＹ平面において、リセス２２０とアイソレーション用トレンチ１７０との間に形成される。ゲート電極用トレンチ２５０の形成もまた、ステップＳ１０８においてリセス２２０を形成したときや、ステップＳ１１０においてアイソレーション用トレンチ１７０を形成したときと同様に、ＳｉＯ₂をマスクとするパターンを形成し、プラズマエッチングを行った後、ＳｉＯ₂マスクを除去することによって行われる。ゲート電極用トレンチ２５０を形成する工程は、本願の「工程（Ｂ）」に相当する。 Next, the gate electrode trench 250 is formed by dry etching on the semiconductor element 17 in the manufacturing process in which the isolation trench 170 is formed (step S112). The gate electrode trench 250 is formed between the recess 220 and the isolation trench 170 in the XY plane using the recess 220 as an alignment mark. Similarly to the formation of the recess 220 in step S108 or the formation of the isolation trench 170 in step S110, the gate electrode trench 250 is also formed by forming a pattern using SiO ₂ as a mask and performing plasma etching. This is done by removing the SiO ₂ mask. The step of forming the gate electrode trench 250 corresponds to the “step (B)” of the present application.

図６は、リセス２２０とアイソレーション用トレンチ１７０とゲート電極用トレンチ２５０とが形成された、製造過程における半導体素子１８を示す模式図である。図６に示すように、ゲート電極用トレンチ２５０の深さは、半導体素子１８の表面から第１のＮ型半導体層１２０まで到達する深さである。 FIG. 6 is a schematic view showing the semiconductor element 18 in the manufacturing process in which the recess 220, the isolation trench 170, and the gate electrode trench 250 are formed. As shown in FIG. 6, the depth of the gate electrode trench 250 is a depth reaching from the surface of the semiconductor element 18 to the first N-type semiconductor layer 120.

ゲート電極用トレンチ２５０を形成すると、次に、ドレイン電極２１０と、Ｐボディ電極２３０と、ソース電極２４０と、ゲート電極２６０と（以下、これらをまとめて単に電極ともいう）を形成する（ステップＳ１１４）。ステップＳ１１４では、まず、ゲート電極用トレンチ２５０の底面ｔｇと壁面ｈｇとゲート電極用トレンチ２５０の周縁とを一体的に覆うようにして絶縁膜２５５を形成した後、電極を形成する。具体的には、リセス２２０の表面の絶縁膜２５５に覆われていない箇所には、Ｐ型半導体層１３０とオーミック接触するように、Ｐボディ電極２３０を形成する。また、第２のＮ型半導体層１４０の表面の絶縁膜２５５に覆われていない箇所には、第２のＮ型半導体層１４０とオーミック接触するように、ソース電極２４０を形成する。ゲート電極用トレンチ２５０の絶縁膜２５５に覆われている箇所には、ゲート電極２６０を形成する。基板裏面ｓ３には、ドレイン電極２１０を形成する。電極の形成は、蒸着や、スッパッタリングによって行うことができる。以上のようにして、図１に示した半導体素子１０が完成する。 Once the gate electrode trench 250 is formed, the drain electrode 210, the P body electrode 230, the source electrode 240, and the gate electrode 260 (hereinafter collectively referred to as electrodes) are formed (step S114). ). In step S114, first, an insulating film 255 is formed so as to integrally cover the bottom surface tg and the wall surface hg of the gate electrode trench 250 and the peripheral edge of the gate electrode trench 250, and then an electrode is formed. Specifically, a P body electrode 230 is formed at a location not covered with the insulating film 255 on the surface of the recess 220 so as to be in ohmic contact with the P-type semiconductor layer 130. Further, a source electrode 240 is formed in a portion of the surface of the second N-type semiconductor layer 140 that is not covered with the insulating film 255 so as to be in ohmic contact with the second N-type semiconductor layer 140. A gate electrode 260 is formed in a portion of the gate electrode trench 250 covered with the insulating film 255. A drain electrode 210 is formed on the substrate back surface s3. The electrode can be formed by vapor deposition or sputtering. As described above, the semiconductor element 10 shown in FIG. 1 is completed.

以上のような半導体素子１０の製造方法であれば、リセス２２０と、アイソレーション用トレンチ１７０とが形成された後に、ゲート電極用トレンチ２５０が形成される。半導体層等にリセス２２０やアイソレーション用トレンチ１７０やゲート電極用トレンチ２５０を形成する際には、ＳｉＯ₂をマスクとするパターン形成や、ドライエッチングや、その後のＳｉＯ₂マスクの除去等によって、例えばゲート電極用トレンチ２５０の底面ｔｇおよび壁面ｈｇは、ＳｉＯ₂マスクの残渣による汚染や表面あれ等のダメージを受ける場合がある。特に、Ｐ型半導体層１３０における壁面ｈｇ付近には、図１に示すようにチャネル領域３１０が存在するため、このようなダメージは、チャネル抵抗の悪化の要因となる。 In the manufacturing method of the semiconductor element 10 as described above, after the recess 220 and the isolation trench 170 are formed, the gate electrode trench 250 is formed. When forming the recess 220, the isolation trench 170, or the gate electrode trench 250 in the semiconductor layer or the like, pattern formation using SiO ₂ as a mask, dry etching, or subsequent removal of the SiO ₂ mask, for example, The bottom surface tg and the wall surface hg of the gate electrode trench 250 may be damaged due to contamination or surface roughness due to the residue of the SiO ₂ mask. In particular, since the channel region 310 exists near the wall surface hg in the P-type semiconductor layer 130 as shown in FIG. 1, such damage causes deterioration of channel resistance.

しかし、本実施形態の製造方法であれば、リセス２２０と、ゲート電極用トレンチ２５０と、アイソレーション用トレンチ１７０とのうち、ゲート電極用トレンチ２５０が最後に形成される。そのため、チャネル領域３１０部分は、リセス２２０やアイソレーション用トレンチ１７０を形成する際のＳｉＯ₂をマスクとするパターン形成やドライエッチングやＳｉＯ₂マスクの除去を行う工程（図２：ステップＳ１０８，ステップＳ１１０）に曝されることはない。よって、チャネル領域３１０部分に与えるダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。 However, in the manufacturing method according to the present embodiment, the gate electrode trench 250 is formed last among the recess 220, the gate electrode trench 250, and the isolation trench 170. For this reason, the channel region 310 is subjected to pattern formation using SiO ₂ as a mask, dry etching, and removal of the SiO ₂ mask when forming the recess 220 and the isolation trench 170 (FIG. 2: Step S108, Step S110). ). Therefore, damage to the channel region 310 can be reduced, so that deterioration of channel resistance can be prevented.

一般的に、半導体素子１０を製造する際には、半導体層の所定の位置にアライメントマークが形成される。そして、例えばゲート電極用トレンチ２５０や電極が、半導体層の所望の位置に形成されるように、アライメントマークを基準としてアライメント（位置合わせ）を行い、ＳｉＯ₂をマスクとするパターンを形成してエッチングをしたり、蒸着を行う。しかし、本実施形態の半導体素子１０の製造においては、上述のように、リセス２２０をアライメントマークとして、アイソレーション用トレンチ１７０や、ゲート電極用トレンチ２５０を形成するので、別途アライメントマークを形成する必要がない。そのため、半導体素子の製造工程の短縮化と、製造コストの低減とを達成することができる。さらに、リセス２２０は、ドライエッチングによって形成される。一般的に、ドライエッチングによって形成される形状は、ウェットエッチングによって形成される形状よりも明確である。そのため、本実施形態の製造方法であれば、リセス２２０を形成した以降の工程において、アライメントマークを容易に読み取ることができる。 Generally, when manufacturing the semiconductor element 10, an alignment mark is formed at a predetermined position of the semiconductor layer. Then, for example, alignment (positioning) is performed with the alignment mark as a reference so that the gate electrode trench 250 and the electrode are formed at a desired position in the semiconductor layer, and a pattern using SiO ₂ as a mask is formed and etched. Or vapor deposition. However, in the manufacture of the semiconductor element 10 of the present embodiment, as described above, the isolation trench 170 and the gate electrode trench 250 are formed using the recess 220 as an alignment mark, so that it is necessary to separately form an alignment mark. There is no. Therefore, shortening of the manufacturing process of a semiconductor element and reduction of manufacturing cost can be achieved. Further, the recess 220 is formed by dry etching. In general, the shape formed by dry etching is clearer than the shape formed by wet etching. Therefore, with the manufacturing method of the present embodiment, the alignment mark can be easily read in the steps after the formation of the recess 220.

また、例えばゲート電極用トレンチ２５０や電極は、アライメントに用いられるアライメント装置の精度等に起因して、所望の位置からずれて形成される。しかし、本実施形態の半導体素子１０は、リセス２２０をアライメントマークとするため、リセス２２０周辺のずれが小さくなる。そのため、本実施形態で半導体素子１０を製造すれば、リセス２２０付近周辺の微細化を達成することが可能となる。 Further, for example, the gate electrode trench 250 and the electrode are formed out of a desired position due to the accuracy of the alignment apparatus used for the alignment. However, since the semiconductor element 10 of this embodiment uses the recess 220 as an alignment mark, the deviation around the recess 220 is reduced. Therefore, if the semiconductor element 10 is manufactured in the present embodiment, it is possible to achieve miniaturization around the recess 220.

Ｂ．変形例：
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。 B. Variations:
The present invention is not limited to the above-described embodiments, examples, and modifications, and can be realized with various configurations without departing from the spirit thereof. For example, the technical features in the embodiments, examples, and modifications corresponding to the technical features in each embodiment described in the summary section of the invention are to solve some or all of the above-described problems, or In order to achieve part or all of the above-described effects, replacement or combination can be performed as appropriate. Further, if the technical feature is not described as essential in the present specification, it can be deleted as appropriate.

Ｂ１．変形例１：
上述の実施形態では、アイソレーション用トレンチ１７０を形成した後にゲート電極用トレンチ２５０を形成している。しかし、ゲート電極用トレンチ２５０は、例えば、ゲート電極用トレンチ２５０とアイソレーション用トレンチ１７０の深さが同じであれば、同時に形成されてもよい。また、ゲート電極用トレンチ２５０とアイソレーション用トレンチ１７０の深さが同じでなくとも、アイソレーション用トレンチ１７０は、あらかじめアイソレーション用トレンチ１７０を形成する箇所を一定の深さまでエッチングして、その後、エッチングされた箇所を、ゲート電極用トレンチ２５０の形成と同時にさらにエッチングすることによって、形成されてもよい。また、アイソレーション用トレンチ１７０は、リセス２２０よりも先に形成されてもよい。すなわち、ゲート電極用トレンチ２５０が、リセス２２０と、アイソレーション用トレンチ１７０と、ゲート電極用トレンチ２５０とを形成する工程の中で、最後に形成されれば、チャネル領域３１０の抵抗の悪化を防ぐことができる。 B1. Modification 1:
In the above-described embodiment, the gate electrode trench 250 is formed after the isolation trench 170 is formed. However, the gate electrode trench 250 may be formed at the same time as long as the gate electrode trench 250 and the isolation trench 170 have the same depth, for example. In addition, even if the gate electrode trench 250 and the isolation trench 170 are not the same depth, the isolation trench 170 etches the portion where the isolation trench 170 is formed in advance to a certain depth, The etched portion may be formed by further etching simultaneously with the formation of the gate electrode trench 250. Further, the isolation trench 170 may be formed before the recess 220. That is, if the gate electrode trench 250 is formed last in the process of forming the recess 220, the isolation trench 170, and the gate electrode trench 250, the deterioration of the resistance of the channel region 310 is prevented. be able to.

Ｂ２．変形例２：
上述の実施形態では、半導体素子１０は、リセス２２０を中心としたＸＺ平面に対して対称な構造を有している。これに対し、半導体素子１０は、ＸＺ平面に対して略対称な構造であってもよく、非対称な構造であってもよい。また、上述の実施形態では、半導体素子１０は、リセス２２０が形成された位置とアイソレーション用トレンチ１７０が形成された位置との間の位置に、ゲート電極用トレンチ２５０が形成された構造を有している。これに対し、半導体素子１０は、ゲート電極用トレンチ２５０が形成された位置とアイソレーション用トレンチ１７０が形成された位置との間の位置に、リセス２２０が形成された構造を有していてもよい。すなわち、リセス２２０が形成される位置とゲート電極用トレンチ２５０が形成される位置とは、入れ換えられてもよい。本願の製造方法によって製造された半導体装置であれば、リセス２２０の形成される位置とゲート電極用トレンチの形成される位置とによらず、上述の実施形態と同様の効果を奏する。 B2. Modification 2:
In the above-described embodiment, the semiconductor element 10 has a symmetric structure with respect to the XZ plane with the recess 220 as the center. On the other hand, the semiconductor element 10 may have a substantially symmetric structure or an asymmetric structure with respect to the XZ plane. In the above-described embodiment, the semiconductor element 10 has a structure in which the gate electrode trench 250 is formed at a position between the position where the recess 220 is formed and the position where the isolation trench 170 is formed. doing. In contrast, the semiconductor element 10 may have a structure in which the recess 220 is formed at a position between the position where the gate electrode trench 250 is formed and the position where the isolation trench 170 is formed. Good. That is, the position where the recess 220 is formed and the position where the gate electrode trench 250 is formed may be interchanged. If the semiconductor device is manufactured by the manufacturing method of the present application, the same effects as those of the above-described embodiment can be obtained regardless of the position where the recess 220 is formed and the position where the gate electrode trench is formed.

Ｂ３．変形例３：
上述の実施形態では、ドレイン電極２１０は、基板裏面ｓ３に形成されている。これに対し、ドレイン電極２１０は、アイソレーション用トレンチ１７０の底面ｔｉに形成されてもよい。 B3. Modification 3:
In the above-described embodiment, the drain electrode 210 is formed on the substrate back surface s3. On the other hand, the drain electrode 210 may be formed on the bottom surface ti of the isolation trench 170.

Ｂ４．変形例４：
上述の実施形態では、リセス２２０の形成後にアイソレーション用トレンチ１７０を形成し、アイソレーション用トレンチ１７０の形成後にゲート電極用トレンチ２５０を形成している。これに対し、リセス２２０とアイソレーション用トレンチ１７０とゲート電極用トレンチ２５０のそれぞれの形成後に、ドライエッチングによって受けたダメージを回復するために、ウェットエッチングを行うこととしてもよい。また、ウェットエッチングは、ゲート電極用トレンチ２５０の形成後にのみ行うこととしてもよい。こうすることで、チャネル領域３１０の抵抗をさらに低減することができる。 B4. Modification 4:
In the above-described embodiment, the isolation trench 170 is formed after the recess 220 is formed, and the gate electrode trench 250 is formed after the isolation trench 170 is formed. On the other hand, wet etching may be performed after the formation of the recess 220, the isolation trench 170, and the gate electrode trench 250 in order to recover the damage received by dry etching. The wet etching may be performed only after the gate electrode trench 250 is formed. By doing so, the resistance of the channel region 310 can be further reduced.

Ｂ５．変形例５：
上述の実施形態では、半導体素子１０の基板１１０には、ＭＯＣＶＤ装置を用いた結晶成長によって、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０とが順に積層した状態で形成されている。これに対し、第１のＮ型半導体層１２０とＰ型半導体層１３０との間に真性半導体層が形成されてもよい。また、基板１１０として、Ｓｉ基板や、ＳｉＣ基板を用いてもよい。また、ドレイン電極２１０を、アイソレーション用トレンチ１７０の底面ｔｉに形成する場合には、基板１１０として、サファイア基板を用いてもよい。また、ＰＮＰ型の半導体素子に、ゲート電極用トレンチを最後に形成することとして、上述の実施形態の半導体素子１０の製造方法を適用してもよい。 B5. Modification 5:
In the above-described embodiment, the first N-type semiconductor layer 120, the P-type semiconductor layer 130, the second N-type semiconductor layer 140, and the like are formed on the substrate 110 of the semiconductor element 10 by crystal growth using an MOCVD apparatus. Are sequentially stacked. On the other hand, an intrinsic semiconductor layer may be formed between the first N-type semiconductor layer 120 and the P-type semiconductor layer 130. Further, as the substrate 110, a Si substrate or a SiC substrate may be used. When the drain electrode 210 is formed on the bottom surface ti of the isolation trench 170, a sapphire substrate may be used as the substrate 110. In addition, the method for manufacturing the semiconductor element 10 according to the above-described embodiment may be applied by forming the gate electrode trench last in the PNP type semiconductor element.

Ｂ６．変形例６：
上述の実施形態では、ＧａＮ系の半導体素子１０について示している。これに対し、半導体素子１０は、窒化アルミニウム（ＡｌＮ）や、窒化インジウム（ＩｎＮ）や、炭化ケイ素（ＳｉＣ）や、窒化ホウ素（ＢＮ、ボロンナイトライド）や、Ｓｉ等の他の材料系の半導体素子であってもよい。また、上述の実施形態では、ＧａＮ系の半導体素子１５に対して、リセス２２０と、アイソレーション用トレンチ１７０と、ゲート電極用トレンチ２５０とがドライエッチングによって形成されている。これに対し、半導体素子１０が、例えば、Ｓｉ系の半導体素子である場合には、リセス２２０と、アイソレーション用トレンチ１７０と、ゲート電極用トレンチ２５０とはウェットエッチングによって形成されてもよい。 B6. Modification 6:
In the above-described embodiment, the GaN-based semiconductor element 10 is shown. On the other hand, the semiconductor element 10 is a semiconductor made of another material such as aluminum nitride (AlN), indium nitride (InN), silicon carbide (SiC), boron nitride (BN, boron nitride), or Si. It may be an element. In the above-described embodiment, the recess 220, the isolation trench 170, and the gate electrode trench 250 are formed by dry etching with respect to the GaN-based semiconductor element 15. On the other hand, when the semiconductor element 10 is, for example, a Si-based semiconductor element, the recess 220, the isolation trench 170, and the gate electrode trench 250 may be formed by wet etching.

Ｂ７．変形例７：
上述の実施形態では、リセス２２０を形成する工程（図２：ステップＳ１０８）と、アイソレーション用トレンチ１７０を形成する工程（図２：ステップＳ１１０）と、ゲート電極用トレンチ２５０を形成する工程（図２：ステップＳ１１２）とにおいては、マスクとして、ＳｉＯ₂マスクが用いられている。これに対し、マスクとして、フォトレジストを用いてもよい。 B7. Modification 7:
In the above-described embodiment, the step of forming the recess 220 (FIG. 2: step S108), the step of forming the isolation trench 170 (FIG. 2: step S110), and the step of forming the gate electrode trench 250 (FIG. 2: In step S112), a SiO ₂ mask is used as a mask. On the other hand, a photoresist may be used as a mask.

１０…半導体素子
１５、１６、１７、１８…製造過程における半導体素子
１１０…基板
１２０…第１のＮ型半導体層
１３０…Ｐ型半導体層
１４０…第２のＮ型半導体層
１７０…アイソレーション用トレンチ
２１０…ドレイン電極
２２０…リセス
２３０…Ｐボディ電極
２４０…ソース電極
２５０…ゲート電極用トレンチ
２５５…絶縁膜
２６０…ゲート電極
３１０…チャネル領域
ｓ３…基板裏面
ｈｇ…ゲート電極用トレンチ壁面
ｔｇ…ゲート電極用トレンチ底面
ｔｉ…アイソレーション用トレンチ底面 DESCRIPTION OF SYMBOLS 10 ... Semiconductor element 15, 16, 17, 18 ... Semiconductor element in manufacture process 110 ... Substrate 120 ... 1st N type semiconductor layer 130 ... P type semiconductor layer 140 ... 2nd N type semiconductor layer 170 ... Trench for isolation 210 ... Drain electrode 220 ... Recess 230 ... P body electrode 240 ... Source electrode 250 ... Gate electrode trench 255 ... Insulating film 260 ... Gate electrode 310 ... Channel region s3 ... Substrate back surface hg ... Gate electrode trench wall surface tg ... For gate electrode Trench bottom ti: Trench bottom for isolation

Claims

A method for manufacturing a semiconductor device, comprising:
For a structure in which a first N-type semiconductor layer, a P-type semiconductor layer, and a second N-type semiconductor layer are sequentially stacked on a substrate from the substrate side,
(A) exposing a part of the P-type semiconductor layer to the second N-type semiconductor layer side in order to form an electrode on the P-type semiconductor layer;
(B) After the step (A), alignment is performed using a part of the P-type semiconductor layer exposed in the step (A) as an alignment mark, and from the surface of the second N-type semiconductor layer. Forming a gate electrode trench reaching the first N-type semiconductor layer;
(D) after the step (B), and a step of forming an electrode on the P-type semiconductor layer exposed, a manufacturing method of the semiconductor element.

A method of manufacturing a semiconductor device according to claim 1,
(C) further comprising exposing a part of the first N-type semiconductor layer to the second N-type semiconductor layer side to partition the semiconductor element,
The said process (C) is a manufacturing method of the semiconductor element performed before the said process (B).

A method of manufacturing a semiconductor device according to claim 2,
The step (C) is a method for manufacturing a semiconductor element, which is performed after the step (A).

It is a manufacturing method as described in any one of Claim 1- Claim 3, Comprising:
In the step (A), a part of the P-type semiconductor layer is exposed by dry etching.

A method for manufacturing a semiconductor device according to any one of claims 1 to 4,
The method of manufacturing a semiconductor device, wherein the first N-type semiconductor layer, the P-type semiconductor layer, and the second N-type semiconductor layer are gallium nitride based semiconductor layers.