JP6035760B2 - Semiconductor memory device and method for controlling semiconductor memory device - Google Patents
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Description
本発明は、ワンタイムプログラマブルの不揮発性メモリー(以降、OTPメモリーと呼ぶ)を用いた半導体記憶装置、及び、OTPメモリーを用いた半導体記憶装置の制御方法に関する。 The present invention relates to a semiconductor memory device using a one-time programmable nonvolatile memory (hereinafter referred to as an OTP memory) and a method for controlling the semiconductor memory device using an OTP memory.
従来、電源を切っても記憶された情報が消えない不揮発性メモリーは、電子機器などの制御プログラムの記憶やデータの保存など、様々な用途に使用されている。不揮発性メモリーには、一度だけ書込みが可能なOTPメモリーと、書き込まれている情報を消去し、再書込みが可能なマルチタイムプログラマブルの不揮発性メモリー(以降、MTPメモリーと呼ぶ)とが存在する。 Conventionally, non-volatile memories in which stored information does not disappear even when the power is turned off are used for various purposes such as storage of control programs for electronic devices and data storage. Non-volatile memories include an OTP memory that can be written only once, and a multi-time programmable nonvolatile memory (hereinafter referred to as an MTP memory) that can erase and rewrite written information.
不揮発性メモリーの方式には、マスクROM型、電気ヒューズ型、ホットキャリア型、アンチヒューズ型、CMOSフローティングゲート型及びフラッシュ型などの方式が存在する。この中で、OTPメモリーとして用いられる方式が、概ね、マスクROM型、電気ヒューズ型、ホットキャリア型、アンチヒューズ型及びCMOSフローティングゲート型であり、MTPメモリーとして用いられる方式が、概ね、CMOSフローティングゲート型及びフラッシュ型である。製造前にプログラム若しくはデータが決まり後の変更がない場合には、製造コストが低いマスクROM型のOTPメモリーが好ましい選択となる。また、頻繁に書き換える必要がある場合は、製造コストは高いがフラッシュ型のMTPメモリーが好ましい選択となる。フラッシュ型の場合、一般的に10万回以上の書き換えが可能と言われている。 Nonvolatile memory systems include mask ROM type, electric fuse type, hot carrier type, antifuse type, CMOS floating gate type, and flash type. Among them, the methods used as OTP memory are generally mask ROM type, electric fuse type, hot carrier type, antifuse type and CMOS floating gate type, and the method used as MTP memory is generally CMOS floating gate. Mold and flash mold. When there is no change after the program or data is determined before manufacturing, a mask ROM type OTP memory with a low manufacturing cost is a preferable choice. In addition, when it is necessary to rewrite frequently, a flash MTP memory is a preferable choice although the manufacturing cost is high. In the case of a flash type, it is generally said that rewriting can be performed 100,000 times or more.
不揮発性メモリーの用途のひとつとして、アナログ回路などの調整のためのパラメーター(データ)の保存に用いられる場合がある。例えば、半導体装置の製造バラツキ若しくは半導体装置の使用環境の違いなどにより発生するアナログ信号値のバラツキの調整並びに補正のためのデータを記憶しておくような場合である。このような用途の場合は、メモリーに対するデータの消去及び書き込みが頻繁に行われることを想定する必要がないことから、製造コストの高いMTPメモリーに代えて製造コストが低いOTPメモリーを用いた代替の擬似MTPメモリー装置が構成され、使用されることがある。特許文献1には、OTPメモリーを用いた記憶素子群を複数用いて構成された擬似MTPメモリーについて記載されている。
One of the uses of the nonvolatile memory is to store parameters (data) for adjustment of an analog circuit or the like. For example, there is a case where data for adjustment and correction of variations in analog signal values generated due to manufacturing variations of semiconductor devices or differences in use environments of semiconductor devices is stored. In such an application, it is not necessary to assume that data is frequently erased and written in the memory. Therefore, an alternative is to use an OTP memory with a low manufacturing cost instead of a high manufacturing cost MTP memory. A pseudo MTP memory device may be configured and used.
しかしながら、特許文献1における擬似MTPメモリーでは、データを記憶する記憶素子群の所定のアドレス(セレクトアドレス)にデータを書き込んだ後に、セレクトアドレスを指定するための情報を格納する記憶素子群に所定の情報の書込みが行われ、その後に当該所定の情報を読出しアドレスを生成してセレクトアドレス保持部に保持するなど、データ書込み時における処理が複雑であり時間がかかるという問題がある。
However, in the pseudo MTP memory in
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.
[適用例1]
本適用例にかかる半導体記憶装置は、複数のワードから構成され、第1のアドレスにより前記複数のワードのいずれかが選択される第1の記憶部と、前記第1のアドレスを特定するための第1の情報を記憶する第2の記憶部と、を含み、前記第1の記憶部にデータを書き込むときに前記第1の情報から特定される前記第1のアドレスは、前記第1の記憶部からデータを読み出すときに前記第1の情報から特定される前記第1のアドレスの次のワードを選択するアドレスであり、前記第1の記憶部にデータが書き込まれるときは、略同一のタイミングで前記第2の記憶部に前記第1の情報が書き込まれることを特徴とする。
[Application Example 1]
A semiconductor memory device according to this application example includes a first storage unit that includes a plurality of words, and selects one of the plurality of words by a first address, and for specifying the first address. And a second storage unit that stores first information, and the first address specified from the first information when writing data to the first storage unit is the first storage This is an address for selecting the next word of the first address specified from the first information when reading data from the storage unit, and when the data is written to the first storage unit, substantially the same timing Then, the first information is written in the second storage unit.
この構成によれば、複数のワードから構成され第1のアドレスによりいずれかのワードが選択される第1の記憶部と、第1のアドレスを特定するための第1の情報を記憶する第2の記憶部とを含み、第1の記憶部にデータの書込みを行うときに第1の情報から特定される第1のアドレスが第1の記憶部からデータを読み出すときに第1の情報から特定される第1のアドレスで選択されるワードの次のワードを選択する値であり、第2の記憶部に対する第1の情報の書込みが第1の記憶部に対するデータの書込みのタイミングと略同一のタイミングで行われることで、新たなアドレス値を設定して第1の記憶部の書込みに要する時間の後の第2の記憶部の書込みに要する時間をなくすことができ、処理の効率を上げることができる。 According to this configuration, the first storage unit configured by a plurality of words and one of the words is selected by the first address, and the second information for storing the first information for specifying the first address The first address specified from the first information when data is written to the first storage unit is specified from the first information when reading data from the first storage unit. Is a value for selecting a word next to the word selected by the first address, and the writing of the first information to the second storage unit is substantially the same as the timing of writing the data to the first storage unit By performing at the timing, it is possible to eliminate the time required for writing to the second storage unit after the time required for writing to the first storage unit by setting a new address value, and to increase the processing efficiency. Can do.
尚、第1の情報は、第1の記憶部若しくは第2の記憶部のアドレスの値そのままであってもよし、フラグやコードのようなものであってもよい。また、第1の情報は、第2の記憶部に記憶されるものであるが、第1のアドレスを特定する場合に用いられる第1の情報は、第2の記憶部に記憶されたものであっても半導体記憶装置の外部から与えられるものであってもどちらでもよい。例えば、半導体記憶装置の出荷時にデータを書き込む場合には、テスター等を用いて半導体記憶装置の外部から第1の情報を与えることが好ましい場合があると考えられる。 The first information may be the address value of the first storage unit or the second storage unit as it is, or may be a flag or a code. In addition, the first information is stored in the second storage unit, but the first information used when specifying the first address is stored in the second storage unit. It may be either provided from the outside of the semiconductor memory device. For example, when data is written at the time of shipment of the semiconductor memory device, it may be preferable to provide the first information from the outside of the semiconductor memory device using a tester or the like.
[適用例2]
上記適用例にかかる半導体記憶装置において、前記第2の記憶部は、少なくとも前記第1の記憶部のワード数と同数の前記第1の情報を記憶できることが好ましい。
[Application Example 2]
In the semiconductor memory device according to the application example described above, it is preferable that the second storage unit can store at least the same number of pieces of the first information as the number of words in the first storage unit.
この構成によれば、第1の情報は第1の記憶部における所定のワードにデータの書き込みが行われたことを示す情報であり、第2の記憶部が第1の記憶部のワード数と同数以上の第1の情報を記憶できることで、第2の記憶部に記憶された第1の情報により、第1の記憶部の全てのワードの識別を可能とすることができる。 According to this configuration, the first information is information indicating that data has been written to a predetermined word in the first storage unit, and the second storage unit has the number of words in the first storage unit. Since the same number or more of the first information can be stored, it is possible to identify all the words in the first storage unit based on the first information stored in the second storage unit.
[適用例3]
上記適用例にかかる半導体記憶装置において、前記第1の記憶部に対するデータラインと前記第2の記憶部に対するデータラインとが異なるラインであることが好ましい。
[Application Example 3]
In the semiconductor memory device according to the application example described above, it is preferable that a data line for the first storage unit and a data line for the second storage unit are different lines.
この構成によれば、第1の記憶部と第2の記憶部とにおいて、異なるデータラインを設けることで、第1の記憶部の動作と第2の記憶部の動作とを並列に行うことができる。 According to this configuration, by providing different data lines in the first storage unit and the second storage unit, the operation of the first storage unit and the operation of the second storage unit can be performed in parallel. it can.
[適用例4]
上記適用例にかかる半導体記憶装置において、前記第1の記憶部へのデータの書込みは、前記複数のワードのそれぞれに対して一回であることが好ましい。
[Application Example 4]
In the semiconductor memory device according to the application example described above, it is preferable that data is written to the first storage unit once for each of the plurality of words.
この構成によれば、第1の記憶部の任意の1ワードに対する書き込みを一回とすることにより、第1の記憶部にOTPメモリーを使用することができ、半導体記憶素子の製造原価の低減を図ることができる。 According to this configuration, the OTP memory can be used for the first storage unit by writing to any one word in the first storage unit once, and the manufacturing cost of the semiconductor storage element can be reduced. Can be planned.
[適用例5]
本適用例にかかる半導体記憶装置の制御方法は、複数のワードから構成される第1の記憶部と前記複数のワードのいずれかを選択する第1のアドレスを特定する第1の情報を記憶する第2の記憶部とを用い、前記第1の記憶部にデータを書き込むときに前記第1の情報から特定される前記第1のアドレスは、前記第1の記憶部からデータを読み出すときに前記第1の情報から特定される前記第1のアドレスの次のワードを選択するアドレスであり、前記第1の記憶部に対してデータを書き込むときは、略同一のタイミングで前記第2の記憶部に前記第1の情報を書き込むことを特徴とする。
[Application Example 5]
A method for controlling a semiconductor memory device according to this application example stores a first storage unit configured by a plurality of words and first information for specifying a first address for selecting one of the plurality of words. The first address specified from the first information when the data is written to the first storage unit using the second storage unit is the time when the data is read from the first storage unit. The second storage unit is an address for selecting the next word of the first address specified from the first information, and when writing data to the first storage unit, the second storage unit at substantially the same timing. The first information is written in the storage area.
この方法によれば、第1のアドレスにより任意のワードが選択される第1の記憶部と第1のアドレスを特定する第1の情報を記憶する第2の記憶部とを用い、第1の記憶部にデータを書き込むときに第1の情報から特定される第1のアドレスは、第1の記憶部からデータを読み出すときに第1の情報から特定される第1のアドレスの次のワードを選択するアドレスであり、第1の記憶部に対してデータを書き込むときは、略同一のタイミングで第2の記憶部に第1の情報を書き込むことで、新たなアドレス値を設定して第1の記憶部の書込みに要する時間の後の第2の記憶部の書込みに要する時間をなくすことができ、処理の効率を上げることができる。 According to this method, the first storage unit in which an arbitrary word is selected by the first address and the second storage unit that stores the first information that specifies the first address are used. The first address specified from the first information when writing data to the storage unit is the next word after the first address specified from the first information when reading data from the first storage unit. This is the address to be selected, and when writing data to the first storage unit, the first information is written to the second storage unit at substantially the same timing, thereby setting a new address value and The time required for writing in the second storage after the time required for writing in the storage can be eliminated, and the processing efficiency can be increased.
[適用例6]
上記適用例にかかる半導体記憶装置の制御方法において、前記第2の記憶部は、少なくとも前記第1の記憶部のワード数と同数の前記第1の情報を記憶できることが好ましい。
[Application Example 6]
In the method of controlling a semiconductor memory device according to the application example, it is preferable that the second storage unit can store at least the same number of pieces of first information as the number of words in the first storage unit.
この方法によれば、前記第1の情報は前記第1の記憶部における所定のワードにデータの書き込みが行われたことを示す情報であり、第2の記憶部が第1の記憶部のワード数と同数以上の第1の情報を記憶できることで、第2の記憶部に記憶された第1の情報により、第1の記憶部の全てのワードの識別が可能となる。 According to this method, the first information is information indicating that data has been written to a predetermined word in the first storage unit, and the second storage unit is a word in the first storage unit. Since the first information equal to or more than the number can be stored, all the words in the first storage unit can be identified by the first information stored in the second storage unit.
[適用例7]
上記適用例にかかる半導体記憶装置の制御方法において、前記第1の記憶部に対するデータラインと前記第2の記憶部に対するデータラインとが異なるラインであることが好ましい。
[Application Example 7]
In the method of controlling a semiconductor memory device according to the application example described above, it is preferable that a data line for the first memory unit and a data line for the second memory unit are different lines.
この方法によれば、第1の記憶部と第2の記憶部とにおいて、異なるデータラインを設けることで、第1の記憶部の動作と第2の記憶部の動作とを並列に行うことができる。 According to this method, by providing different data lines in the first storage unit and the second storage unit, the operation of the first storage unit and the operation of the second storage unit can be performed in parallel. it can.
[適用例8]
上記適用例にかかる半導体記憶装置の制御方法において、前記第1の記憶部へのデータの書込みは、前記複数のワードのそれぞれに対して一回であることが好ましい。
[Application Example 8]
In the method of controlling a semiconductor memory device according to the application example described above, it is preferable that data is written to the first storage unit once for each of the plurality of words.
この方法によれば、第1の記憶部の任意の1ワードに対する書き込みを一回とすることにより、第1の記憶部にOTPメモリーを使用することができ、半導体記憶素子の製造原価の低減を図ることができる。 According to this method, it is possible to use the OTP memory for the first storage unit by writing once to any one word in the first storage unit, and to reduce the manufacturing cost of the semiconductor storage element. Can be planned.
図を用いて、本発明の実施形態についての説明を行う。尚、用いる図は、説明のための便宜上のものである。また、以降の説明において、信号値の電位が所定の閾値よりも高い電位である場合をHレベル、当該所定の閾値よりも低い場合をLレベルと記載することにする。 Embodiments of the present invention will be described with reference to the drawings. In addition, the figure to be used is for convenience of explanation. In the following description, a case where the potential of the signal value is higher than a predetermined threshold is described as H level, and a case where the potential of the signal value is lower than the predetermined threshold is described as L level.
(第1実施形態)
図1に、本発明を適用した半導体記憶装置100の一部の概略ブロック図を示す。半導体記憶装置100は、第1記憶部10、第2記憶部20、アドレス生成部30及び制御部40を有する。半導体記憶装置100は、外部信号90を介して接続される外部装置(図示しない)の調整若しくは設定を行う為の所定のパラメーターを記憶するものである。当該所定のパラメーターは、第1記憶部10に記憶され、出力データ12として制御部40に出力され、制御部40により出力されて外部信号90を介して外部装置に伝達される。
(First embodiment)
FIG. 1 shows a schematic block diagram of a part of a semiconductor memory device 100 to which the present invention is applied. The semiconductor storage device 100 includes a first storage unit 10, a second storage unit 20, an address generation unit 30, and a control unit 40. The semiconductor memory device 100 stores predetermined parameters for adjusting or setting an external device (not shown) connected via an external signal 90. The predetermined parameter is stored in the first storage unit 10, output to the control unit 40 as output data 12, output from the control unit 40, and transmitted to the external device via the external signal 90.
制御部40は、外部信号90を介した外部装置の指示に基づき、第1記憶部10、第2記憶部20及びアドレス生成部30の制御を行う部分であり、それぞれに対するデータの送受信を行うと共に、その動作に必要な後述する制御信号を生成する。制御部40は、外部信号90とのインターフェイスを実行するが、外部信号90は、バス形式のものでもよく、専用接続線により構成されていてもよい。制御部40における外部装置に対する処理部分は外部装置の仕様に合わせた機能を有することでよく、本発明の内容には直接影響しない。 The control unit 40 is a part that controls the first storage unit 10, the second storage unit 20, and the address generation unit 30 based on an instruction from the external device via the external signal 90, and transmits and receives data to and from each of them. Then, a control signal described later necessary for the operation is generated. The control unit 40 performs an interface with the external signal 90. However, the external signal 90 may be in the form of a bus or may be configured by a dedicated connection line. The processing portion for the external device in the control unit 40 may have a function according to the specification of the external device, and does not directly affect the contents of the present invention.
制御部40が出力する制御信号は、RW切替信号41、ラッチタイミング信号42、第1読出指示信号43、第2読出指示信号44及び書込指示信号45を含む。これらの制御信号は、外部装置から外部信号90を介して与えられるコマンドなどを実行するために、制御部40が生成する信号である。 The control signals output by the control unit 40 include an RW switching signal 41, a latch timing signal 42, a first read instruction signal 43, a second read instruction signal 44, and a write instruction signal 45. These control signals are signals generated by the control unit 40 in order to execute a command or the like given from the external device via the external signal 90.
RW切替信号41は、アドレス生成部30に対する制御信号であり、外部装置からの指示がパラメーターの読出し指示であるか又はパラメーターの書き込み指示であるかを識別するために用いられる信号である。 The RW switching signal 41 is a control signal for the address generation unit 30 and is a signal used to identify whether the instruction from the external device is a parameter reading instruction or a parameter writing instruction.
ラッチタイミング信号42は、アドレス生成部30に対する制御信号であり、第1アドレス31として出力する値を保持するために用いられる信号である。 The latch timing signal 42 is a control signal for the address generation unit 30 and is a signal used to hold a value output as the first address 31.
第1読出指示信号43は、第1記憶部10に対する制御信号であり、第1記憶部10からのデータの読出しを指示するために用いられる信号である。第1記憶部10から読み出されたデータは、出力データ12として制御部40に伝達され、外部信号90を介して外部装置に伝達される。 The first read instruction signal 43 is a control signal for the first storage unit 10 and is a signal used to instruct reading of data from the first storage unit 10. Data read from the first storage unit 10 is transmitted to the control unit 40 as output data 12 and is transmitted to an external device via an external signal 90.
第2読出指示信号44は、第2記憶部20に対する制御信号であり、第2記憶部20からのデータの読出しを指示するために用いられる信号である。第2記憶部20から読み出されたデータは、出力データ22としてアドレス生成部30に伝達される。 The second read instruction signal 44 is a control signal for the second storage unit 20 and is a signal used to instruct reading of data from the second storage unit 20. Data read from the second storage unit 20 is transmitted to the address generation unit 30 as output data 22.
書込指示信号45は、第1記憶部10及び第2記憶部20に対するデータの書込みを指示するための信号である。第1記憶部10に対する書込みデータが入力データ11であり、第2記憶部20に対する書込みデータが入力データ21である。入力データ11及び入力データ21は、共に制御部40から出力される。 The write instruction signal 45 is a signal for instructing data writing to the first storage unit 10 and the second storage unit 20. Write data to the first storage unit 10 is input data 11, and write data to the second storage unit 20 is input data 21. Both the input data 11 and the input data 21 are output from the control unit 40.
第1記憶部10は、複数のワードの不揮発性メモリーから構成される。1ワードのビット数は特に限定するものではなく、上述した外部装置に必要とされるビット数を有していればよい。複数のワードの中のいずれのワードを選択するかの指定は、第1アドレス31により行われる。第1記憶部10に対する書込みの指示は制御部40から出力される書込指示信号45により行われ、入力データ11の値が記憶される。また、第1記憶部10からの読出しの指示は制御部40から出力される第1読出指示信号43により行われ、入力データ21として値が出力される。 The first storage unit 10 includes a plurality of words of non-volatile memory. The number of bits in one word is not particularly limited as long as it has the number of bits required for the external device described above. The first address 31 is used to specify which word among the plurality of words is selected. A write instruction to the first storage unit 10 is given by a write instruction signal 45 output from the control unit 40, and the value of the input data 11 is stored. In addition, a read instruction from the first storage unit 10 is performed by a first read instruction signal 43 output from the control unit 40, and a value is output as the input data 21.
第2記憶部20は、第1記憶部10と同数のワード数の不揮発性メモリーから構成される。第2記憶部20における1ワードのビット数は当該ワード数と同数であり、第1記憶部10の所定の1ワードが第2記憶部20の全てのワードにおける所定の1ビットに対応付けられる。当該所定の1ビットのビット位置は、全てのワードにおいて同じである。この1ビットの情報を第1情報と呼ぶ。第2記憶部20は、第1記憶部10のワード数と同数の第1情報を有するメモリーである。尚、本実施形態においては、第2記憶部20における各々のビットの初期値はHレベルであるとする。 The second storage unit 20 includes a nonvolatile memory having the same number of words as the first storage unit 10. The number of bits of one word in the second storage unit 20 is the same as the number of words, and a predetermined one word in the first storage unit 10 is associated with a predetermined one bit in all the words in the second storage unit 20. The predetermined 1-bit bit position is the same in all words. This 1-bit information is called first information. The second storage unit 20 is a memory having the same number of first information as the number of words in the first storage unit 10. In the present embodiment, it is assumed that the initial value of each bit in the second storage unit 20 is H level.
第1記憶部10の所定の1ワードにデータの書込みが行われると、略同一のタイミングで、第2記憶部20の第2アドレス32で指定されるワードに対して、所定の1ビットの値が変更される書込みが行われる。第1アドレス31の値と第2アドレス32の値とは1対1に対応していればよく、同じ値でもよいし異なっていてもよいが、同じ値とした方が概ね制御論理が簡単となる場合が多い。例えば、第1記憶部10に対して第1アドレス31の値が“10”のときに選択されるワードに対してデータの書込みが行われる場合に、第2記憶部20の第2アドレス32が“10”のときに選択されるワードの所定の1ビットの値が変更されることでよい。
When data is written to a predetermined one word in the first storage unit 10, a predetermined 1-bit value for the word specified by the
また、当該所定の1ビットは、第1アドレス31の値と1対1に対応するものであれば、上述した所定の1ビットの位置は任意の位置でよい。第2記憶部20に対する書込みの指示は、制御部40から出力される書込指示信号45により行われる。上述したように、本実施形態において第2記憶部20の各々のビットの初期値はHレベルである。従って、本実施形態においては値が変更される書込みとはHレベルをLレベルに書き換えることを示し、変更するためのデータは制御部40により決定され入力データ21として第2記憶部20に伝達される。 Further, the position of the predetermined 1 bit described above may be an arbitrary position as long as the predetermined 1 bit corresponds to the value of the first address 31 on a one-to-one basis. A write instruction to the second storage unit 20 is given by a write instruction signal 45 output from the control unit 40. As described above, in this embodiment, the initial value of each bit of the second storage unit 20 is H level. Therefore, in the present embodiment, writing in which the value is changed indicates that the H level is rewritten to the L level, and the data to be changed is determined by the control unit 40 and transmitted to the second storage unit 20 as the input data 21. The
第2記憶部20に対する読出しの指示は、制御部40から出力される第2読出指示信号44により行われる。第2記憶部20における読出しのときは、第2アドレス32の値は無視され、全ワードが同時に選択されたときのデータが出力データ22として出力される。この場合、出力データ22の各々のビットの出力値は、全ワードの同じ位置のビットの値の論理積となる。書込みのときは第2アドレス32により選択されたワードの所定のビットの値が変更されるが、読出しのときに全てのワードの値が同時に読み出されることにより、変更された第1情報のすべてが読み出されることになる。
A read instruction to the second storage unit 20 is given by a second read instruction signal 44 output from the control unit 40. At the time of reading in the second storage unit 20, the value of the
不揮発性メモリーのデータの書込みのときの消費電力は、読出しのときの消費電力に比べて一般的に大きい。第2記憶部20に対するデータの書込みを、第2アドレス32により選択された1ワードの所定の1ビットに限定することにより、第2記憶部20に対する書込みのときの消費電力の低減化を図ることができる。
The power consumption during writing of data in the nonvolatile memory is generally larger than the power consumption during reading. By limiting the writing of data to the second storage unit 20 to a predetermined 1 bit of one word selected by the
アドレス生成部30は、出力データ22の値(複数の第1情報)を基にして第1アドレス31及び第2アドレス32を生成する部分である。複数の第1情報は、ラッチタイミング信号42で規定されるタイミングでアドレス生成部30内にラッチされる。
The address generation unit 30 is a part that generates the first address 31 and the
第1記憶部10に対するアドレス制御は次のように行われる。RW切替信号41が読出しを指示しているときは、複数の第1情報により規定されるアドレス値が第1アドレス31として出力される。RW切替信号41が書込みを指示しているときは、複数の第1情報により規定されるアドレスで選択されるワードの次のワードを選択するアドレス値が第1アドレス31として出力される。 Address control for the first storage unit 10 is performed as follows. When the RW switching signal 41 instructs reading, an address value defined by a plurality of pieces of first information is output as the first address 31. When the RW switching signal 41 instructs writing, an address value for selecting the next word after the word selected by the address defined by the plurality of first information is output as the first address 31.
また、第2記憶部20に対するアドレス制御は次のように行われる。書込指示信号45が書込み許可としているときに、複数の第1情報により規定されるアドレスで選択されるワードの次のワードを選択するアドレス値が第2アドレス32として出力される。これ以外のときは、第2アドレス32の値は第2記憶部20において無視され、第2記憶部20の全てのワードが選択されている状態となる。尚、第2アドレス32の値として全てのワードを選択するアドレス値を定義し、第2読出指示信号44が読出しを指示しているときに、当該アドレス値を出力するようにしてもよい。
The address control for the second storage unit 20 is performed as follows. When the write instruction signal 45 permits writing, an address value for selecting a word next to a word selected by an address defined by the plurality of first information is output as the
書込指示信号45は、半導体記憶装置100の書込みサイクルの中の所定の期間を経過した後に書込みの指示を行うように制御部40により制御される。このため、当該所定の期間、第2記憶部20は読出しの状態となる。このときに読み出された複数の第1情報がラッチタイミング信号42によりラッチされ、第1アドレス31及びに第2アドレス32の生成に用いられる。
The write instruction signal 45 is controlled by the control unit 40 so as to issue a write instruction after a predetermined period in the write cycle of the semiconductor memory device 100 has elapsed. For this reason, the second storage unit 20 is in a read state during the predetermined period. A plurality of pieces of first information read at this time are latched by the latch timing signal 42 and used to generate the first address 31 and the
入力データ11は、外部信号90により伝達された設定データを基に制御部40により生成され出力されるデータである。入力データ11の値は当該設定データと同じでもよく、当該設定データを所定の方法によりエンコードするなどして異なる値としてもよい。設定データをエンコードして入力データ11とした場合には、制御部40において出力データ12の値をデコードして外部信号90を介して外部装置に伝達する必要がある。 The input data 11 is data that is generated and output by the control unit 40 based on the setting data transmitted by the external signal 90. The value of the input data 11 may be the same as the setting data, or may be a different value by encoding the setting data by a predetermined method. When the setting data is encoded into the input data 11, the control unit 40 needs to decode the value of the output data 12 and transmit it to the external device via the external signal 90.
入力データ21は、制御部40により管理され、第1記憶部10に書込みが行われるときに、所定の1ビットの値を変更する値として生成され出力されるデータである。制御部40に複数の第1情報に係わる情報を有することで、外部装置において複数の第1情報の管理を要する場合に、半導体記憶装置100内における構成をより簡易なものにすることができる。外部装置における複数の第1情報の管理が必要ない場合は、図示はしないが、入力データ21の値の生成を複数の第1情報が読み出されるアドレス生成部30で行うこととしてもよい。 The input data 21 is data that is managed by the control unit 40 and is generated and output as a value that changes a predetermined 1-bit value when writing to the first storage unit 10 is performed. By having the information related to the plurality of pieces of first information in the control unit 40, the configuration in the semiconductor memory device 100 can be simplified when it is necessary to manage the plurality of pieces of first information in the external device. When it is not necessary to manage a plurality of pieces of first information in the external device, although not shown, the value of the input data 21 may be generated by the address generation unit 30 from which the plurality of pieces of first information are read.
次に、タイミングチャートを用いて、半導体記憶装置100の動作を説明する。半導体記憶装置100における書込み動作を示したタイミングチャート200を図4に、読出し動作を示したタイミングチャート300を図5に示す。いずれの図においても、図中の→tは時間の経過を示す。尚、図中のH側における信号レベルがHレベル、L側における信号レベルがLレベルである。
Next, the operation of the semiconductor memory device 100 will be described using a timing chart. FIG. 4 shows a
まず、タイミングチャート200を用いて半導体記憶装置100における書き込み動作について説明する。制御部40は、外部装置からの書込みの指示が外部信号90を介してなされることで、書込み動作の制御を開始する。
First, a write operation in the semiconductor memory device 100 will be described using the
タイミングT1において、外部装置からの指示を受けて制御部40よる制御が開始される。RW切替信号41が書込み動作を示す値(Lレベル)に設定され、第2読出指示信号44が読出し指示を示す値(Lレベル)に設定される。これにより、第2記憶部20から複数の第1情報(A)が出力される。 At timing T1, control by the control unit 40 is started in response to an instruction from the external device. The RW switching signal 41 is set to a value indicating a write operation (L level), and the second read instruction signal 44 is set to a value indicating a read instruction (L level). As a result, a plurality of pieces of first information (A) are output from the second storage unit 20.
出力データ22に複数の第1情報(A)が出力されることにより、アドレス生成部30は、複数の第1情報(A)によって規定されるアドレスで選択されるワードの次のワードを選択するアドレス(C)を第1アドレス31及び第2アドレス32に出力する。
By outputting the plurality of first information (A) to the output data 22, the address generation unit 30 selects the next word after the word selected by the address defined by the plurality of first information (A). The address (C) is output to the first address 31 and the
その後、タイミングT2でラッチタイミング信号42がLレベルとなり、複数の第1情報(A)がアドレス生成部30内の所定のラッチレジスターに保持される。複数の第1情報(A)がラッチされることで、第2記憶部20に対して書き込みの指示がなされ、第2アドレス32が有効となり所定のワードが選択されて出力データ22の値が変化したときの第1アドレス31及び第2アドレス32に対する影響を無くすことができる。尚、複数の第1情報(A)の代わりに、生成された第1アドレス31及び第2アドレス32をラッチすることにしてもよい。
Thereafter, at timing T2, the latch timing signal 42 becomes L level, and a plurality of pieces of first information (A) are held in a predetermined latch register in the address generation unit 30. By latching a plurality of first information (A), the second storage unit 20 is instructed to write, the
複数の第1情報(A)がラッチされた後のタイミングT3において、制御部40は書込指示信号45を書込みの指示を示す値(Lレベル)に設定する。入力データ11及び入力データ21に対する値(D及びE)の設定は、便宜上図4ではタイミングT1の直後に設定することとして記載されているが、タイミングT1からタイミングT3までの間に設定が行われることでよい。 At timing T3 after the plurality of pieces of first information (A) are latched, the control unit 40 sets the write instruction signal 45 to a value (L level) indicating a write instruction. Although the setting of the values (D and E) for the input data 11 and the input data 21 is described as being set immediately after the timing T1 in FIG. 4 for the sake of convenience, the setting is performed between the timing T1 and the timing T3. That's fine.
書込指示信号45がLレベルに設定されることで、第2記憶部20において第2アドレス32の値(C)が有効になる。これにより、第1記憶部10に入力データ11(D)が書き込まれ、第2記憶部20に第2入力データ(E)が書き込まれる。これにより、複数の第1情報が、第1記憶部10のアドレス(C)に書込みが行われたという情報を含むものになる。これにより、第2記憶部20における複数の第1情報は、第1記憶部10に既に書込みが行われている全てのアドレスに関する情報を有していることになる。
By setting the write instruction signal 45 to the L level, the value (C) of the
この状態の例を図6に示す。図6−(a)は、第1記憶部10の状態を模式的に示したものであり、図6−(b)は第2記憶部20の状態を模式的に示したものである。ここで、第1記憶部10のワード数をm(mは自然数)としている。図6−(a)のように、第1記憶部10はアドレスA0、A1及びA2で選択されるワードにデータが書き込まれている。 An example of this state is shown in FIG. 6A schematically shows the state of the first storage unit 10, and FIG. 6B schematically shows the state of the second storage unit 20. Here, the number of words in the first storage unit 10 is m (m is a natural number). As shown in FIG. 6A, in the first storage unit 10, data is written in a word selected by the addresses A0, A1, and A2.
この場合の第2記憶部20は、図6−(b)のようになっている。第1記憶部10のアドレスA0に書き込みが行われたときに、第2記憶部20のアドレスA0で選択されるワードのアドレスA0に対応するビットの値がHレベルからLレベルに変更されている。第1記憶部10のアドレスA1に書き込みが行われたときに、第2記憶部20のアドレスA1で選択されるワードのアドレスA1に対応するビットの値がHレベルからLレベルに変更されている。第1記憶部10のアドレスA2に書き込みが行われたときに、第2記憶部20のアドレスA2で選択されるワードのアドレスA2に対応するビットの値がHレベルからLレベルに変更されている。 The second storage unit 20 in this case is as shown in FIG. When writing is performed to the address A0 of the first storage unit 10, the value of the bit corresponding to the address A0 of the word selected by the address A0 of the second storage unit 20 is changed from the H level to the L level. . When writing is performed to the address A1 of the first storage unit 10, the value of the bit corresponding to the address A1 of the word selected by the address A1 of the second storage unit 20 is changed from the H level to the L level. . When writing is performed to the address A2 of the first storage unit 10, the value of the bit corresponding to the address A2 of the word selected by the address A2 of the second storage unit 20 is changed from the H level to the L level. .
次に、タイミングチャート300を用いて半導体記憶装置100における読出し動作について説明する。制御部40は、外部装置からの読出しの指示が外部信号90を介してなされることで、読出し動作の制御を開始する。
Next, a read operation in the semiconductor memory device 100 will be described using the
タイミングT5において、外部装置からの指示を受けて制御部40よる制御が開始される。RW切替信号41が読出し動作を示す値(Hレベル)に設定され、第2読出指示信号44が読出し指示を示す値(Lレベル)に設定される。これにより、第2記憶部20から複数の第1情報(G)が出力される。 At timing T5, control by the control unit 40 is started in response to an instruction from the external device. The RW switching signal 41 is set to a value (H level) indicating a read operation, and the second read instruction signal 44 is set to a value (L level) indicating a read instruction. Thereby, a plurality of first information (G) is output from the second storage unit 20.
出力データ22に複数の第1情報(G)が出力されることにより、アドレス生成部30は、複数の第1情報(G)によって規定されるアドレス(H)を第1アドレス31に出力する。 By outputting the plurality of first information (G) to the output data 22, the address generation unit 30 outputs the address (H) defined by the plurality of first information (G) to the first address 31.
その後、タイミングT6でラッチタイミング信号42がLレベルとなり、複数の第1情報(G)がアドレス生成部30内の所定のラッチレジスターに保持される。また、第1読出指示信号43が読出し指示を示すレベル(Lレベル)に設定され、これにより第1記憶部10のアドレス値(H)で選択されるワードの値(J)が出力データ12として制御部40に出力される。制御部40は、出力データ12の値(J)若しくは(J)に基づくデータを外部信号90を介して外部装置に伝達する。 Thereafter, at timing T6, the latch timing signal 42 becomes L level, and a plurality of pieces of first information (G) are held in a predetermined latch register in the address generation unit 30. Further, the first read instruction signal 43 is set to a level (L level) indicating a read instruction, whereby the word value (J) selected by the address value (H) of the first storage unit 10 is used as the output data 12. It is output to the control unit 40. The control unit 40 transmits data based on the value (J) or (J) of the output data 12 to the external device via the external signal 90.
図6に示した状態で外部装置から読出しの指示がなされた場合、第2記憶部20から出力データ22として読み出される値は図6−(b)のKで示した値となり、当該Kの値から生成されるアドレスがアドレスA2となる。第1記憶部10のアドレスA2で選択されるワードの値が上述した値(J)である。ちなみに、この状態で外部装置から書込みの指示がなされた場合、アドレス生成部30において生成される第1アドレス31及び第2アドレス32として出力される値がアドレスA3を示す値であり、制御部40において生成される入力データ21がワード対応ビット位置A3をLレベルとする値である。
In the state shown in FIG. 6, when a read instruction is given from the external device, the value read as the output data 22 from the second storage unit 20 is the value indicated by K in FIG. The address generated from is the address A2. The value of the word selected by the address A2 of the first storage unit 10 is the value (J) described above. Incidentally, when a write instruction is given from an external device in this state, the values output as the first address 31 and the
第1記憶部10及び第2記憶部20の記憶素子はいずれもOTPメモリーであり、OTPメモリー固有の制御素子(センスアンプなど)が第1記憶部10及び第2記憶部20のそれぞれに存在する。OTPメモリーの構造はMTPメモリーに比較して簡素である。本発明を適用することにより、OTPメモリーの特性を生かした擬似MTPメモリーを構成することができる。 The storage elements of the first storage unit 10 and the second storage unit 20 are both OTP memories, and control elements (such as sense amplifiers) unique to the OTP memory are present in the first storage unit 10 and the second storage unit 20 respectively. . The structure of the OTP memory is simple compared to the MTP memory. By applying the present invention, a pseudo MTP memory that makes use of the characteristics of the OTP memory can be configured.
(第2実施形態)
図2に本実施形態における半導体記憶装置101を示す。尚、本実施形態も含む以降の実施形態において、第1実施形態で説明をした構成要素と同一若しくは類似の構成要素については同一の番号を付し、その説明を省略する。また、構成が異なるものにおいても、第1実施形態における対応部分と同様の動作となる部分についても、その説明を省略する。
(Second Embodiment)
FIG. 2 shows a semiconductor memory device 101 according to this embodiment. In the following embodiments including this embodiment, the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted. In addition, even if the configuration is different, the description of the same operation as the corresponding portion in the first embodiment is omitted.
半導体記憶装置101は、第1記憶部10、第2記憶部50、アドレス生成部70及び制御部40を有する。半導体記憶装置101は、外部信号90を介して接続される外部装置(図示しない)の調整若しくは設定を行う為の所定のパラメーターを記憶するものである。当該所定のパラメーターは、第1記憶部10に記憶され、出力データ12として出力されて外部信号90を介して外部装置に伝達される。 The semiconductor storage device 101 includes a first storage unit 10, a second storage unit 50, an address generation unit 70, and a control unit 40. The semiconductor memory device 101 stores predetermined parameters for adjusting or setting an external device (not shown) connected via the external signal 90. The predetermined parameter is stored in the first storage unit 10, output as output data 12, and transmitted to an external device via an external signal 90.
半導体記憶装置101と上述した半導体記憶装置100との違いは、第2記憶部50と第2記憶部20とにおける構成の違い、及び、アドレス生成部30とアドレス生成部70とにおける構成の違いである。第2記憶部20は、第1記憶部10と同数のワードの記憶素子を有したが、第2記憶部50は、第1記憶部10のワード数と同数のビット幅を有する1ワードの記憶素子から構成される。 The difference between the semiconductor memory device 101 and the semiconductor memory device 100 described above is due to a difference in configuration between the second storage unit 50 and the second storage unit 20 and a difference in configuration between the address generation unit 30 and the address generation unit 70. is there. The second storage unit 20 has the same number of word storage elements as the first storage unit 10, but the second storage unit 50 stores one word having the same number of bits as the first storage unit 10. It is composed of elements.
このため、アドレス生成部70において第2記憶部50に対してのアドレスの設定は必要なく、第1アドレス31の値に関係なく、常にひとつのワードに対するアクセスが行われる。当該ひとつのワードにおいて、第1記憶部10の所定のワードに対応する所定のビットの値が変更される。尚、第2記憶部50は、第2記憶部20と同様にOTPメモリーから構成される。OTPメモリーの特性として、一度Lレベルに変えたものをHレベルに変えることはできないが、HレベルをLレベルに変えるためのアクセスは繰り返し行うことが可能である。尚、第2記憶部50における書込みの制御をビット毎に行うようにしてもよい。次に値の変更を行うビットの位置は、複数のビットの変更状態から決定することが可能である。 For this reason, it is not necessary for the address generator 70 to set an address for the second storage unit 50, and one word is always accessed regardless of the value of the first address 31. In the one word, the value of a predetermined bit corresponding to the predetermined word in the first storage unit 10 is changed. Note that the second storage unit 50 is configured by an OTP memory in the same manner as the second storage unit 20. As a characteristic of the OTP memory, once changed to the L level, it cannot be changed to the H level, but access for changing the H level to the L level can be repeatedly performed. The write control in the second storage unit 50 may be performed for each bit. The position of the bit whose value is to be changed next can be determined from the change state of a plurality of bits.
本実施形態における例は、第1実施形態で示した例よりも、第2記憶部50における面積を小さくすることが出来ると共に、アドレス生成部70の制御を簡易なものにすることができる。 In the example of the present embodiment, the area in the second storage unit 50 can be reduced and the control of the address generation unit 70 can be simplified as compared with the example shown in the first embodiment.
(第3実施形態)
図3に本実施形態における半導体記憶装置102を示す。半導体記憶装置102は、第1記憶部10、第2記憶部60、アドレス生成部80及び制御部46を有する。半導体記憶装置102は、外部信号90を介して接続される外部装置(図示しない)の調整若しくは設定を行う為の所定のパラメーターを記憶するものである。当該所定のパラメーターは、第1記憶部10に記憶され、出力データ12として出力されて外部信号90を介して外部装置に伝達される。
(Third embodiment)
FIG. 3 shows the semiconductor memory device 102 in this embodiment. The semiconductor storage device 102 includes a first storage unit 10, a second storage unit 60, an address generation unit 80, and a control unit 46. The semiconductor memory device 102 stores predetermined parameters for adjusting or setting an external device (not shown) connected via the external signal 90. The predetermined parameter is stored in the first storage unit 10, output as output data 12, and transmitted to an external device via an external signal 90.
本実施形態と上述した実施形態との違いは、第2記憶部60と第2記憶部60に対応する部分(第2記憶部20及び第2記憶部50)とにおける構成の違い、アドレス生成部80とアドレス生成部80に対応する部分(アドレス生成部30若しくはアドレス生成部70)とにおける構成の違い、及び、制御部46と制御部40とにおける構成の違いである。 The difference between the present embodiment and the above-described embodiment is that the second storage unit 60 and the configuration corresponding to the second storage unit 60 (the second storage unit 20 and the second storage unit 50) are different, the address generation unit The difference is the configuration difference between 80 and the portion corresponding to the address generation unit 80 (the address generation unit 30 or the address generation unit 70), and the configuration difference between the control unit 46 and the control unit 40.
第2記憶部60は、1ワード当たり1ビットの記憶素子を、第1記憶部10のワード数と同数有する。制御部46から出力される入力データ23は1ビットのデータであり、これが全てのワードに供給される。第2記憶部60に対して書込みが行われる場合は、第1アドレス31の値により選択されたワードの値(1ビット)が変更される。また、全てのワードの出力は独立して出力され、出力データ22を構成する。第2記憶部60からの読出しのときは、全てのワードが選択される。 The second storage unit 60 has the same number of 1-bit storage elements per word as the number of words in the first storage unit 10. The input data 23 output from the control unit 46 is 1-bit data, which is supplied to all words. When writing to the second storage unit 60 is performed, the value (1 bit) of the word selected by the value of the first address 31 is changed. In addition, the outputs of all the words are output independently and constitute output data 22. When reading from the second storage unit 60, all words are selected.
また、アドレス生成部80が生成するアドレスは第1アドレス31であり、第1アドレス31が第2記憶部60に出力されている。第2記憶部60においてワードの選択が必要なのは、データの書き換えのときだけでよいのは第2記憶部20と同じである。従って、第1実施形態においても本実施形態と同様に、第2記憶部20において第1アドレス31を用いるようにし、アドレス生成部80を用いることは可能である。尚、第2記憶部60は、上述した実施形態と同様にOTPメモリーから構成される。 The address generated by the address generation unit 80 is the first address 31, and the first address 31 is output to the second storage unit 60. It is the same as in the second storage unit 20 that the word selection in the second storage unit 60 is required only when data is rewritten. Therefore, also in the first embodiment, the first address 31 can be used in the second storage unit 20 and the address generation unit 80 can be used as in the present embodiment. In addition, the 2nd memory | storage part 60 is comprised from OTP memory similarly to embodiment mentioned above.
(第4実施形態)
本実施形態は、第1記憶部10並びに第2記憶部20のアドレスを外部装置から指定する場合の実施形態である。図7に本実施形態における半導体記憶装置103を示す。半導体記憶装置103は、テストセレクター91を有する。尚、図7における内部制御信号96は、入力データ11、出力データ12及び入力データ21をまとめて表したものである。同様に、内部制御信号97は、RW切替信号41、ラッチタイミング信号42、第1読出指示信号43、第2読出指示信号44及び書込指示信号45をまとめて表したものである。他の構成については、半導体記憶装置103は半導体記憶装置100と同様の構成を有する。
(Fourth embodiment)
The present embodiment is an embodiment in the case where the addresses of the first storage unit 10 and the second storage unit 20 are designated from an external device. FIG. 7 shows the semiconductor memory device 103 in this embodiment. The semiconductor memory device 103 has a test selector 91. The internal control signal 96 in FIG. 7 represents the input data 11, the output data 12, and the input data 21 collectively. Similarly, the internal control signal 97 collectively represents the RW switching signal 41, the latch timing signal 42, the first read instruction signal 43, the second read instruction signal 44, and the write instruction signal 45. Regarding other configurations, the semiconductor memory device 103 has the same configuration as the semiconductor memory device 100.
テストセレクター91により、外部入力アドレス92及び第1アドレス31のいずれかが選択され第1メモリーアドレス94として第1記憶部10に出力される。同様に、テストセレクター91により、外部入力アドレス93及び第2アドレス32のいずれかが選択され第2メモリーアドレス95として第2記憶部20に出力される。
One of the external input address 92 and the first address 31 is selected by the test selector 91 and is output to the first storage unit 10 as the first memory address 94. Similarly, either the external input address 93 or the
図示していないが、テストセレクター91による選択の指示は、外部装置若しくは半導体記憶装置103の外部ピンの設定により行われることでよい。例えば、外部装置若しくは半導体記憶装置103の外部ピンにテストモードの設定の機能を有するテストピンを持たせ、テストピンがテストモードを示す所定の値のときのテストセレクター91の出力が、外部入力アドレス92及び外部入力アドレス93となるようにすればよい。これにより、第1記憶部10及び第2記憶部20のアドレスを外部から直接指定しての書き込み動作並びに読出し動作を行うことができる。 Although not shown, the selection instruction by the test selector 91 may be performed by setting an external pin of the external device or the semiconductor memory device 103. For example, an external device or an external pin of the semiconductor memory device 103 has a test pin having a function of setting a test mode, and the output of the test selector 91 when the test pin has a predetermined value indicating the test mode is an external input address 92 and the external input address 93 may be used. Thereby, the write operation and the read operation can be performed by directly specifying the addresses of the first storage unit 10 and the second storage unit 20 from the outside.
また、図示はしていないが、テストモードにおける入力データ11及び入力データ21についても、テストセレクター91と同様のセレクターを設けて、外部ピンから与えるようにしてもよい。尚、セレクターを設けず、外部信号90及び制御部40を介して与えるようにしてもよい。 Although not shown, the input data 11 and the input data 21 in the test mode may be provided from an external pin by providing a selector similar to the test selector 91. Note that the selector may not be provided and may be provided via the external signal 90 and the control unit 40.
以上、本発明に係る適用例及び実施形態の説明を行ったが、本発明の実施は上述した適用例若しくは実施形態に限定されるものではない。例えば、入力データ21をアドレス生成部30において生成し、第2記憶部20若しくは第2記憶部50に対して出力してもよい。入力データ23は固定値でもよいので、第2記憶部60内で設定するようにしてもよい。本発明は、その趣旨を逸脱しない範囲において広く適用が可能である。 The application examples and embodiments according to the present invention have been described above, but the implementation of the present invention is not limited to the application examples or embodiments described above. For example, the input data 21 may be generated by the address generation unit 30 and output to the second storage unit 20 or the second storage unit 50. Since the input data 23 may be a fixed value, it may be set in the second storage unit 60. The present invention can be widely applied without departing from the spirit of the present invention.
10…第1記憶部、11…入力データ、12…出力データ、20…第2記憶部、21…入力データ、22…出力データ、23…入力データ、30…アドレス生成部、31…第1アドレス、32…第2アドレス、40…制御部、41…RW切替信号、42…ラッチタイミング信号、43…第1読出指示信号、44…第2読出指示信号、45…書込指示信号、46…制御部、50…第2記憶部、60…第2記憶部、70…アドレス生成部、80…アドレス生成部、90…外部信号、91…テストセレクター、92…外部入力アドレス、93…外部入力アドレス、94…第1メモリーアドレス、95…第2メモリーアドレス、96…内部制御信号、97…内部制御信号、100…半導体記憶装置、101…半導体記憶装置、102…半導体記憶装置、103…半導体記憶装置、200…タイミングチャート、300…タイミングチャート。 DESCRIPTION OF SYMBOLS 10 ... 1st memory | storage part, 11 ... Input data, 12 ... Output data, 20 ... 2nd memory | storage part, 21 ... Input data, 22 ... Output data, 23 ... Input data, 30 ... Address generation part, 31 ... 1st address , 32 ... second address, 40 ... control unit, 41 ... RW switching signal, 42 ... latch timing signal, 43 ... first read instruction signal, 44 ... second read instruction signal, 45 ... write instruction signal, 46 ... control 50 ... second storage unit 60 ... second storage unit 70 ... address generation unit 80 ... address generation unit 90 ... external signal 91 ... test selector 92 ... external input address 93 ... external input address 94: First memory address, 95: Second memory address, 96: Internal control signal, 97: Internal control signal, 100: Semiconductor memory device, 101: Semiconductor memory device, 102: Semiconductor memory device 103 ... semiconductor memory device, 200 ... timing chart, 300 ... timing chart.
Claims (5)
前記第1のアドレスを特定するための第1の情報を記憶する第2の記憶部と、
を含み、
前記第1の記憶部にデータを書き込むときに前記第1の情報から特定される前記第1のアドレスは、前記第1の記憶部からデータを読み出すときに前記第1の情報から特定される前記第1のアドレスの次のワード線を選択するアドレスであり、
前記第1の記憶部にデータが書き込まれるときは、略同一のタイミングで前記第2の記憶部に前記第1の情報が書き込まれ、
前記第2の記憶部からデータを読み出すときは、前記複数のワード線の全ワード線を選択し、同一ビット線に接続されたメモリセルに記憶されたデータ値の論理積を出力することを特徴とする半導体記憶装置。 A first storage unit configured by a plurality of word lines, wherein one of the plurality of word lines is selected by a first address;
A second storage unit for storing first information for specifying the first address;
Including
The first address specified from the first information when writing data to the first storage unit is specified from the first information when reading data from the first storage unit An address for selecting the next word line after the first address;
When data is written to the first storage unit, the first information is written to the second storage unit at substantially the same timing,
Wherein when data is read from the second storage unit, characterized in that outputs a logical product of the selected all the word lines of the plurality of word lines, connected to stored in the memory cell data value on the same bit line A semiconductor memory device.
前記第1の記憶部にデータを書き込むときに前記第1の情報から特定される前記第1のアドレスは、前記第1の記憶部からデータを読み出すときに前記第1の情報から特定される前記第1のアドレスの次のワード線を選択するアドレスであり、
前記第1の記憶部に対してデータを書き込むときは、略同一のタイミングで前記第2の記憶部に前記第1の情報を書き込み、
前記第2の記憶部からデータを読み出すときは、全ワード線を選択し、同一ビット線に記憶されたデータ値の論理積を出力することを特徴とする半導体記憶装置の制御方法。 A method for controlling a semiconductor memory device, wherein a first storage unit configured to store a first storage unit configured by a plurality of word lines and a first address for specifying a first address for selecting one of the plurality of word lines is stored. 2 storage units,
The first address specified from the first information when writing data to the first storage unit is specified from the first information when reading data from the first storage unit An address for selecting the next word line after the first address;
When writing data to the first storage unit, the first information is written to the second storage unit at substantially the same timing,
Wherein when data is read from the second storage unit, select all of the word lines, the control method of the semiconductor memory device and outputs a logical product of the stored data values to the same bit line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012023829A JP6035760B2 (en) | 2012-02-07 | 2012-02-07 | Semiconductor memory device and method for controlling semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012023829A JP6035760B2 (en) | 2012-02-07 | 2012-02-07 | Semiconductor memory device and method for controlling semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013161505A JP2013161505A (en) | 2013-08-19 |
JP6035760B2 true JP6035760B2 (en) | 2016-11-30 |
Family
ID=49173630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012023829A Active JP6035760B2 (en) | 2012-02-07 | 2012-02-07 | Semiconductor memory device and method for controlling semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6035760B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101618732B1 (en) | 2014-11-14 | 2016-05-09 | 창원대학교 산학협력단 | Multi-time programmable memory for power management ic |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6728137B1 (en) * | 2003-04-29 | 2004-04-27 | Ememory Technology Inc. | Method for programming and reading a plurality of one-time programmable memory blocks |
US7289382B2 (en) * | 2003-12-23 | 2007-10-30 | Intel Corporation | Rewritable fuse memory |
TWI227501B (en) * | 2004-04-14 | 2005-02-01 | Novatek Microelectronics Corp | Apparatus and method for reprogramming by using one-time programming element |
TWI229871B (en) * | 2004-05-14 | 2005-03-21 | Novatek Microelectronics Corp | Apparatus and method for reprogramming by using one-time programming element |
JP5328020B2 (en) * | 2009-01-15 | 2013-10-30 | セイコーインスツル株式会社 | Memory device and memory access method |
JP2010231872A (en) * | 2009-03-30 | 2010-10-14 | Toppan Printing Co Ltd | Nonvolatile semiconductor memory |
TWI435217B (en) * | 2011-02-16 | 2014-04-21 | Pixart Imaging Inc | Programable memory device and memory access method |
-
2012
- 2012-02-07 JP JP2012023829A patent/JP6035760B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013161505A (en) | 2013-08-19 |
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Date | Code | Title | Description |
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RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20150107 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151118 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
RD04 | Notification of resignation of power of attorney |
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|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20160617 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160719 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161004 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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