JP2010231872A - Nonvolatile semiconductor memory - Google Patents
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Abstract
Description
本発明は、OTP(One Time Programmable ROM)の不揮発性メモリ素子を用いたメモリ装置に関する。 The present invention relates to a memory device using a non-volatile memory element of OTP (One Time Programmable ROM).
EPROM(Electrically Programmable Read Only Memory)に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、EPROMの代表的な用途としては、中容量のマスクROMマイコン内のマスクROMの置き換えとして使われている。また、EPROMは、紫外線で情報を消去可能であり複数回書き換えができるが、透明ガラスを使用したパッケージが高価なため、安価なプラスチックパッケージに封入し、消去はできないが安価な不揮発性メモリとして、OTP(One Time Programmable ROM)が普及してきた。更に、近年では、システムLSIや、論理ICの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)の需要が高まってきている。特に、一回の書き込みのみを必要とするOTPは、書き込んだデータを消去するための消去回路を必要とせず、書き込み回路及び読出し回路のみで十分であり、回路構成を簡単化できるのでMTP(Multi Time Programmable ROM)より、製造コストが低くできる。また、OTPは、実装面積を小さくできるため需要が拡大している。 Nonvolatile memories represented by EPROM (Electrically Programmable Read Only Memory) have been used for many purposes because information does not disappear even when the power is turned off. For example, a typical use of EPROM is used as a replacement for a mask ROM in a medium capacity mask ROM microcomputer. EPROM is erasable with UV light and can be rewritten multiple times. However, since a package using transparent glass is expensive, it can be sealed in an inexpensive plastic package and cannot be erased. OTP (One Time Programmable ROM) has become widespread. Furthermore, in recent years, there has been an increasing demand for embedded type so-called embedded logic memories in which a nonvolatile memory is incorporated in a part of a system LSI or logic IC. In particular, an OTP that requires only one writing does not require an erasing circuit for erasing written data, and only a writing circuit and a reading circuit are sufficient, and the circuit configuration can be simplified. Manufacturing costs can be reduced compared to Time Programmable ROM). In addition, demand for OTP is increasing because the mounting area can be reduced.
ところで、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Kビット程度の小規模の不揮発性メモリも必要になっており、調整用スイッチ用途では複数回のデータの書き換えが可能なMTPの需要も拡大している。このような需要に対して、複数のOTPを含む構成を用いた擬似MTPを構成する技術がある(特許文献1)。 By the way, a small-sized non-volatile memory of about several hundred bits to several kilobits is also required as an adjustment switch for tuning a high-precision analog circuit incorporated in an analog circuit. In applications, the demand for MTP that can rewrite data multiple times is also increasing. In response to such demand, there is a technique for configuring a pseudo MTP using a configuration including a plurality of OTPs (Patent Document 1).
しかしながら、特許文献1に記載の技術では、擬似MTPであるメモリ装置が備える複数のOTPのうちのいずれのデータを読み出せばよいのかを判定するため、及び、新たなデータを書き込む際に複数のOTPのうちのいずれにデータを書き込めばよいのかを判定するために、複数のOTPそれぞれが記憶している書き込みを示す情報を読み出す必要がある。そのため、上述の判定を行うために、複数のOTP各々に記憶されている書き込みを示す情報を読み出す時間が必要となり、アクセス速度を高速化できないという問題がある。
However, in the technique described in
本発明は、上記問題を解決すべくなされたもので、その目的は、複数のOTPを備え、アクセス速度を改善した擬似MTPの機能を有する不揮発性半導体メモリ装置を提供することにある。 The present invention has been made to solve the above problem, and an object of the present invention is to provide a nonvolatile semiconductor memory device having a plurality of OTPs and having a pseudo-MTP function with improved access speed.
(1)上記問題を解決するために、本発明は、複数ビット幅のデータを記憶するm(m>1の整数)個の記憶素子群を有するデータ記憶部と、前記m個の記憶素子群のうちいずれか1つを選択するセレクトアドレスを記憶するセレクトアドレス記憶部と、を備え、前記データ記憶部に記憶されているデータを読み出す場合、前記セレクトアドレス記憶部に記憶されている前記セレクトアドレスにより選択された前記記憶素子群に記憶されているデータを出力し、前記データ記憶部にデータを書き込む場合、前記セレクトアドレス記憶部に記憶されている前記セレクトアドレスに応じて該セレクトアドレスを更新し、前記m個の記憶素子群のうちまだデータが書き込まれていない前記記憶素子群を選択して、該記憶素子にデータを記憶させることを特徴とする不揮発性半導体メモリ装置である。 (1) In order to solve the above problem, the present invention provides a data storage unit having m (an integer of m> 1) storage element groups for storing data having a plurality of bit widths, and the m storage element groups. A select address storage unit that stores a select address for selecting any one of them, and when reading data stored in the data storage unit, the select address stored in the select address storage unit When the data stored in the storage element group selected by the above is output and the data is written in the data storage unit, the select address is updated according to the select address stored in the select address storage unit. Selecting the memory element group to which data has not yet been written from the m memory element groups and storing the data in the memory element. A non-volatile semiconductor memory device according to claim.
(2)また、本発明は、上記に記載の発明において、前記セレクトアドレスは、少なくともmビット幅のデータを記憶し、該mビットそれぞれが、前記m個の記憶素子それぞれに対応し、前記記憶素子それぞれにデータが書き込まれたか否かを記憶することを特徴とする。 (2) Further, according to the present invention, in the invention described above, the select address stores at least m-bit width data, and each of the m bits corresponds to each of the m storage elements, and the storage It is characterized by memorizing whether or not data is written in each element.
(3)また、本発明は、上記に記載の発明において、前記セレクトアドレスは、前記データ記憶部にデータを書き込む度に下位のビットから順に、前記記憶素子にデータが書き込まれたことを示す情報が書き込まれることを特徴とする。 (3) Further, in the present invention described above, the select address is information indicating that data is written in the storage element in order from a lower bit every time data is written in the data storage unit. Is written.
(4)また、本発明は、上記に記載の発明において、前記m個の記憶素子群、及び、前記mビット幅の記憶素子を構成する1ビット幅の複数のメモリ素子それぞれは、p型半導体基板上に形成されるMOSトランジスタであり、ドレインを形成する第1のn型拡散層と、チャネル領域と、ソースを形成する第2のn型拡散層とが順に直列方向に配置されたトランジスタ形成領域と、前記第1のn型拡散層とコンタクトを介して接続され、前記直列方向に配置される第1のメタル配線と、前記第2のn型拡散層とコンタクトを介して接続され、前記直列方向と直交する水平方向に配置される第2のメタル配線と、前記トランジスタ形成領域と前記水平方向に一定間隔をあけて配置されるn型ウエルと、前記n型ウエル上に形成される第3のn型拡散層と、前記n型ウエル上に形成される第1のp型拡散層と、前記第3のn型拡散層と前記第1のp型拡散層それぞれとコンタクトを介して接続され、前記水平方向に配置されたコントロールゲートを形成する第3のメタル配線と、前記第3のメタル配線と平行に、かつ、前記n型ウエル、第1のp型拡散層及び前記チャネル領域の一部を覆うように配置されたポリシリコンとを有することを特徴とする。 (4) Further, according to the present invention, in the invention described above, each of the m memory element groups and the plurality of 1-bit width memory elements constituting the m-bit width memory element is a p-type semiconductor. A MOS transistor formed on a substrate, in which a first n-type diffusion layer forming a drain, a channel region, and a second n-type diffusion layer forming a source are sequentially arranged in series. A region, connected to the first n-type diffusion layer via a contact, connected to the first metal wiring arranged in the series direction, and the second n-type diffusion layer via a contact; A second metal wiring disposed in a horizontal direction perpendicular to the series direction; an n-type well disposed at a predetermined interval in the horizontal direction with respect to the transistor formation region; and a second metal wiring formed on the n-type well. N type 3 A diffusion layer, a first p-type diffusion layer formed on the n-type well, the third n-type diffusion layer, and the first p-type diffusion layer are connected via contacts, respectively, and the horizontal A third metal wiring forming a control gate arranged in a direction, and parallel to the third metal wiring and covering a part of the n-type well, the first p-type diffusion layer and the channel region And polysilicon arranged in such a manner.
(5)また、本発明は、上記に記載の発明において、前記メモリ素子にデータを書き込む場合、前記ドレインに第1の電圧を印加し、前記コントロールゲートに前記第1の電圧より高い第2の電圧を印加し、前記ソースに接地電位を印加することで、前記ドレイン近傍に空乏層を形成すると共にホットエレクトロンを発生させ、前記ホットエレクトロンをフローティングゲートを形成する前記ポリシリコンに注入して閾値電圧を高く変化させ、前記メモリ素子からデータを読み出す場合、前記ドレインに第3の電圧を印加し、前記コントロールゲートに前記第3の電圧より低く、前記メモリ素子の書き込みを行う前の初期状態の閾値より高い電圧を印加し、前記ソースに接地電位を印加して、前記ドレインと前記ソースとの間に電流が流れるか否かによりデータを読み出すことを特徴とする。 (5) In the invention described in the above, when data is written to the memory element, a first voltage is applied to the drain, and a second voltage higher than the first voltage is applied to the control gate. By applying a voltage and applying a ground potential to the source, a depletion layer is formed in the vicinity of the drain and hot electrons are generated, and the hot electrons are injected into the polysilicon forming the floating gate to generate a threshold voltage. When the data is read out from the memory element, a third voltage is applied to the drain, and the threshold value in the initial state before writing to the memory element is lower than the third voltage to the control gate. A higher voltage is applied, a ground potential is applied to the source, and a current flows between the drain and the source. Wherein the reading the data by not.
(6)また、本発明は、上記に記載の発明において、前記データ記憶部は、前記複数のメモリ素子がマトリックス状に配置され、前記配置されたメモリ素子それぞれは、行方向に隣接するメモリ素子と行方向に対して対称に配置され、かつ、列方向に隣接するメモリ素子と列方向に対して対称に配置され、前記複数のメモリ素子それぞれは、前記行方向に対して隣接する一方の前記メモリ素子と前記第4のn型拡散層を共用し、前記列方向に対して隣接する一方の前記メモリ素子と前記第1のn型拡散層を共用し、前記列方向に対して隣接する他方の前記メモリ素子と前記第2のn型拡散層及び前記第2のメタル配線を共用し、同一の行方向に配置される前記メモリ素子は、前記第2のメタル配線と、前記3のメタル配線とを共用し、同一の列方向に配置される前記メモリ素子は、前記第1のメタル配線を共用することを特徴とする。 (6) Further, according to the present invention, in the invention described above, in the data storage unit, the plurality of memory elements are arranged in a matrix, and each of the arranged memory elements is adjacent to the row direction. Are arranged symmetrically with respect to the row direction and symmetrically arranged with respect to the memory element adjacent to the column direction, and each of the plurality of memory elements is adjacent to the row direction. The memory element and the fourth n-type diffusion layer are shared, and one of the memory elements adjacent to the column direction and the first n-type diffusion layer are shared and the other adjacent to the column direction The memory element, the second n-type diffusion layer, and the second metal wiring are shared, and the memory elements arranged in the same row direction include the second metal wiring and the third metal wiring. And share the same The memory elements arranged in direction, characterized by sharing the first metal wiring.
(7)また、本発明は、複数ビット幅のデータを記憶するm(m>1を満たす整数)個の記憶素子群を有するデータ記憶部と、各ビットが前記m個の記憶素子群のそれぞれに対応し、少なくともmビット幅のセレクトアドレスを記憶するメモリ制御部と、前記メモリ制御部に記憶されている前記セレクトアドレスをデコードして、前記データ記憶部が有する前記m個の記憶素子群から1つの記憶素子群を選択するセレクトデコーダと、前記セレクトデコーダにより選択された前記記憶素子群から出力された前記複数ビット幅のデータを増幅して、データ入出力部を介して入出力端子に出力するセンスアンプ部と、前記データ入出力部を介して前記入出力端子から入力される前記複数ビット幅のデータを増幅して、前記セレクトデコーダにより選択された前記記憶素子群に書き込み記憶させる第1のライトアンプ部と、外部から読み出し命令が入力されると、前記セレクトデコーダにより選択された前記記憶素子群に記憶されている前記複数ビット幅のデータを前記センスアンプ部及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令が入力されると、前記入出力端子から入力される前記複数ビット幅のデータを前記データ入出力部及び前記第1のライトアンプ部を介して前記セレクトデコーダにより選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、を備えることを特徴とする不揮発性半導体メモリ装置である。 (7) The present invention also provides a data storage unit having m (an integer satisfying m> 1) storage element groups for storing data having a plurality of bit widths, and each bit having the m storage element groups. And a memory control unit that stores a select address of at least m bits wide, and the select address stored in the memory control unit is decoded, and from the m storage element groups that the data storage unit has A select decoder for selecting one memory element group, and amplifying the data of a plurality of bits output from the memory element group selected by the select decoder, and outputting the amplified data to an input / output terminal via a data input / output unit And amplifying the multi-bit width data input from the input / output terminal via the data input / output unit, and the select decoder A first write amplifier section for writing and storing in the selected storage element group; and when a read command is input from the outside, the plurality of bit widths stored in the storage element group selected by the select decoder Data is output from the input / output terminal via the sense amplifier unit and the data input / output unit, and when a write command is input from the outside, the data of the plurality of bits input from the input / output terminal is output. A non-volatile semiconductor memory device comprising: an access control unit that performs control to store the data in the memory element group selected by the select decoder via the data input / output unit and the first write amplifier unit It is.
(8)また、本発明は、上記に記載の発明において、データの書き込みは、前記セレクトアドレスの最上位ビットに対応する前記記憶素子群から最下位ビットに対応する前記記憶素子群の順にデータを書き込むか、あるいは、前記セレクトアドレスの最下位ビットに対応する前記記憶素子群から最上位ビットに対応する前記記憶素子群の順にデータを書き込み、前記記憶素子にデータがまだ書き込まれていないことを「0」と「1」とのいずれか一方により示し、前記記憶素子にデータが書き込まれたことを「0」と「1」とのいずれか他方により示すことを特徴とする。 (8) Further, according to the present invention, in the invention described above, data is written in the order of the storage element group corresponding to the least significant bit from the storage element group corresponding to the most significant bit of the select address. The data is written, or data is written in the order of the memory element group corresponding to the most significant bit from the memory element group corresponding to the least significant bit of the select address, and the data is not yet written to the memory element. It is indicated by either one of “0” or “1”, and the fact that data has been written to the storage element is indicated by either one of “0” or “1”.
(9)また、本発明は、上記に記載の発明において、外部から前記書き込み命令が入力されると、前記アクセス制御部は、前記メモリ制御部が記憶している前記セレクトアドレスを更新して前記セレクトデコーダに出力し、前記セレクトデコーダが前記更新されたセレクトアドレスに応じて前記データ記憶部に含まれる前記m個の記憶素子群から1つの記憶素子群を選択し、前記第1のライトアンプ部が前記入出力端子及び前記データ入出力部を介して入力された前記複数ビット幅のデータを増幅して、前記セレクトデコーダにより選択された前記記憶素子群に出力して記憶させる制御をし、外部から前記読み出し命令が入力されると、前記アクセス制御部は、前記メモリ制御部が記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、前記セレクトデコーダが前記データ記憶部に含まれる前記m個の記憶素子群から1つの記憶素子群を選択し、選択された前記記憶素子群から出力されたデータを前記センスアンプ部及び前記データ入出力部とを介して前記入出力端子に出力する制御をすることを特徴とする。 (9) Further, in the present invention described above, when the write command is input from the outside, the access control unit updates the select address stored in the memory control unit. Output to the select decoder, the select decoder selects one storage element group from the m storage element groups included in the data storage unit according to the updated select address, and the first write amplifier unit Amplifies the multi-bit width data input via the input / output terminal and the data input / output unit, and outputs the data to the storage element group selected by the select decoder for storage, When the read command is input from the access control unit, the access control unit uses the select decoder to store the select address stored in the memory control unit. And the select decoder selects one storage element group from the m storage element groups included in the data storage unit, and outputs the data output from the selected storage element group to the sense amplifier unit and the Control is performed to output to the input / output terminal via a data input / output unit.
(10)また、本発明は、上記に記載の発明において、前記メモリ制御部は、前記セレクトアドレスを記憶する複数の1ビット幅のメモリ素子と、前記複数の1ビット幅のメモリ素子ごとに設けられ、対応する前記1ビット幅のメモリ素子から出力された信号を増幅して出力する複数のセンスアンプと、前記複数のセンスアンプから出力された信号それぞれを記憶するシフトレジスタと、を備えるセレクトアドレス処理部と、前記シフトレジスタが記憶している信号を増幅して前記複数の1ビット幅のメモリ素子に出力する第2のライトアンプ部と、を備え、前記セレクトデコーダは、更に、前記アクセス制御部から前記セレクトアドレスの更新を示す更新信号が入力されると、前記複数の1ビット幅のメモリ素子に対して、前記第2のライトアンプ部が出力する信号を記憶することを指示する信号を出力することを特徴とする。 (10) Further, according to the present invention, in the invention described above, the memory control unit is provided for each of the plurality of 1-bit width memory elements for storing the select address and each of the plurality of 1-bit width memory elements. A plurality of sense amplifiers that amplify and output the signals output from the corresponding one-bit width memory elements, and shift registers that store the signals output from the plurality of sense amplifiers, respectively. A processing unit; and a second write amplifier unit that amplifies a signal stored in the shift register and outputs the amplified signal to the plurality of 1-bit width memory elements, and the select decoder further includes the access control. When an update signal indicating the update of the select address is input from the storage unit, the second write is applied to the plurality of 1-bit width memory elements. And outputs a signal for instructing to store the signal amplifier unit outputs.
(11)また、本発明は、前記メモリ制御部は、前記セレクトアドレスを記憶する複数の1ビット幅のメモリ素子と、前記複数の1ビット幅のメモリ素子ごとに設けられ、対応する前記1ビット幅のメモリ素子から読み出した信号を増幅すると共にラッチして出力する複数のセンスアンプと、前記複数のセンスアンプが出力する信号をセレクトデコーダに出力するか、あるいは、前記複数のセンスアンプが出力する信号を1ビットシフトしてセレクトデコーダに出力するかを選択するセレクトアドレス出力部とを備え、前記セレクトデコーダは、更に、前記アクセス制御部から前記セレクトアドレスの更新を示す更新信号が入力されると、前記複数の1ビット幅のメモリ素子に対して、前記第2のライトアンプ部が出力する信号を記憶することを指示する信号を出力することを特徴とする。 (11) Further, according to the present invention, the memory control unit is provided for each of the plurality of 1-bit width memory elements for storing the select address and the plurality of 1-bit width memory elements, and the corresponding 1 bit A plurality of sense amplifiers that amplify and latch and output a signal read from a memory element having a width and a signal output by the plurality of sense amplifiers are output to a select decoder, or the plurality of sense amplifiers output A select address output unit that selects whether the signal is shifted by 1 bit and output to the select decoder, and the select decoder further receives an update signal indicating update of the select address from the access control unit The signal output from the second write amplifier unit is stored in the plurality of 1-bit width memory elements. And outputs a signal instructing.
(12)また、本発明は、複数ビット幅のデータを記憶するm(m>1を満たす整数)個の記憶素子群を有するデータ記憶部と、各ビットが前記m個の記憶素子群それぞれに対応し、少なくともmビット幅のセレクトアドレスを記憶するセレクトアドレス処理部と、前記セレクトアドレスをデコードして、前記m個の記憶素子群から1つの記憶素子群を選択するセレクトデコーダと、前記セレクトアドレスを更新する際に、前記セレクトアドレス処理部から出力される更新された前記セレクトアドレスを増幅して前記セレクトアドレス処理部に出力する第2のライトアンプ部と、を有する記憶ブロック部を複数具備するデータ記憶部と、外部から入力される行アドレス信号をデコードして、前記データ記憶部が具備する前記複数の記憶ブロック部から1つの記憶ブロック部を選択する行デコーダと、前記行デコーダにより選択された前記記憶ブロック部が有する前記m個の記憶素子群のうち、前記セレクトデコーダにより選択された前記記憶素子群から出力された信号を増幅して、外部とデータの入出力を行う入出力端子と接続するデータ入出力部に出力するセンスアンプ部と、前記行デコーダにより選択された前記記憶ブロック部が有する前記m個の記憶素子群のうち、前記セレクトデコーダにより選択された前記記憶素子群に、前記データ入出力部を介して入力されたデータを増幅して出力して記憶させる第1のライトアンプ部と、外部から読み出し命令が入力されると、前記行デコーダに前記行アドレスを出力して、前記データ記憶部が具備する前記複数の記憶ブロック部のうちの1つの記憶ブロック部を選択させ、選択された前記記憶ブロック部が有するセレクトアドレス処理部に前記セレクトアドレスを前記セレクトデコーダに出力させて、該記憶ブロック部が有する前記m個の記憶素子群から1つの記憶素子群を選択し、選択された前記記憶素子群が記憶するデータを前記センスアンプ部及び前記データ入出力部を介して前記入出力端子に出力する制御をし、外部から書き込み命令が入力されると、前記行デコーダに前記行アドレスを出力して、前記データ記憶部が具備する前記複数の記憶ブロック部のうちの1つの記憶ブロック部を選択させ、選択された前記記憶ブロック部が有するセレクトアドレス処理部に前記セレクトアドレスを前記セレクトデコーダに出力させて、該記憶ブロック部が有する前記m個の記憶素子群から1つの記憶素子群を選択し、前記入出力端子から前記データ入出力部及び前記第1のライトアンプ部とを介して入力されたデータを、選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、を備えることを特徴とする不揮発性半導体メモリ装置である。 (12) The present invention also provides a data storage unit having m (an integer satisfying m> 1) storage element groups for storing data having a plurality of bit widths, and each bit is provided in each of the m storage element groups. Correspondingly, a select address processing section for storing a select address of at least m bits wide, a select decoder for decoding the select address and selecting one storage element group from the m storage element groups, and the select address A plurality of storage block units each including a second write amplifier unit that amplifies the updated select address output from the select address processing unit and outputs the amplified select address to the select address processing unit The data storage unit and a row address signal input from the outside are decoded, and the plurality of storage blocks included in the data storage unit are provided. Output from the memory element group selected by the select decoder among the m memory element groups included in the memory block section selected by the row decoder and the memory decoder selected by the row decoder A sense amplifier unit that amplifies the received signal and outputs it to a data input / output unit connected to an input / output terminal for inputting / outputting data to / from the outside, and the m block included in the memory block unit selected by the row decoder A first write amplifier unit that amplifies and outputs the data input via the data input / output unit to the storage element group selected by the select decoder among the storage element groups; When a read command is input from the row decoder, the row address is output to the row decoder, and the data storage unit includes the plurality of storage block units. One memory block unit is selected, the select address processing unit included in the selected storage block unit outputs the select address to the select decoder, and the m storage element groups included in the storage block unit Select one storage element group, control to output data stored in the selected storage element group to the input / output terminal via the sense amplifier unit and the data input / output unit, and write command from the outside When input, the row address is output to the row decoder to select one of the plurality of storage block units included in the data storage unit, and the selected storage block unit The select address processing unit has the select address output to the select decoder, and the memory block unit has the m pieces One storage element group is selected from the storage element group, and the data input from the input / output terminal via the data input / output unit and the first write amplifier unit is input to the selected storage element group. And a non-volatile semiconductor memory device comprising: an access control unit that performs storage control.
(13)また、本発明は、i(i>1)本のデータ線ごとに設けられたi個のセンスアンプと、複数の選択信号線と、複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記i本のデータ線ごとに対応付けられて前記列方向に分割されたi個のメモリブロックからなるメモリセルアレイと、前記記憶素子を選択するセレクトアドレスを記憶するセレクトアドレス処理部と、前記i個のメモリブロックが有する前記記憶素子に対応する前記複数のビット線と、前記i個のメモリブロックそれぞれに対応する前記データ線との接続を切り替える複数のスイッチ素子と、前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて、前記複数の選択信号線のうち1つの選択信号線を活性化させる複数のセレクトデコーダと、前記セレクトアドレス処理部に記憶されている前記セレクトアドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える複数の列デコーダと、外部から入力されるデータに応じた電圧を前記i本のデータ線に印加するデータ入力変換回路とを備え、前記記憶素子それぞれは、半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続されることを特徴とする不揮発性半導体メモリ装置である。 (13) Further, according to the present invention, a storage element is provided at each intersection of i sense amplifiers, a plurality of selection signal lines, and a plurality of bit lines provided for each of i (i> 1) data lines. A memory cell array comprising i memory blocks arranged in a matrix in a row direction and a column direction, wherein the storage elements are associated with the i data lines and divided in the column direction; A select address processing unit for storing a select address for selecting a storage element; the plurality of bit lines corresponding to the storage element included in the i memory blocks; and the data line corresponding to each of the i memory blocks. One of the plurality of selection signal lines according to a plurality of switch elements for switching the connection to and a select address stored in the select address processing unit. A plurality of select decoders for activating a selection signal line; a plurality of column decoders for switching on and off the plurality of switch elements in accordance with the select address stored in the select address processing unit; and an external input A data input conversion circuit for applying a voltage corresponding to the data to be applied to the i data lines, wherein each of the storage elements is a transistor having a floating gate formed on a semiconductor substrate, and a control gate is formed by the control gate The nonvolatile semiconductor memory device is characterized in that it is connected to a selection signal line, a drain is connected to the bit line, and a source is commonly connected to an erase control circuit.
(14)また、本発明は、i(i>1)本のデータ線ごとに設けられたi個のセンスアンプと、複数の選択信号線と、複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記i本のデータ線ごとに前記列方向にi個に分割され、更に、該i個に分割されたそれぞれが前記行方向にk(k>1)個に分割されたi×k個のメモリブロックからなるメモリセルアレイと、前記i本のデータ線それぞれと、該データ線に対応して前記列方向に分割された前記メモリブロックが有する前記記憶素子に対応する前記複数のビット線との接続を切り替える複数のスイッチ素子と、前記行方向に分割されたi個のメモリブロックからなるメモリブロック群が有する前記記憶素子を選択するセレクトアドレスを記憶するセレクトアドレス処理部と、前記セレクトアドレスをデコードして、該メモリブロック群が有する前記記憶素子に対応する複数の前記選択信号線のうちの1つの選択信号線を選択するセレクトデコーダとを備え、前記メモリブロック群ごとに設けられたk個のセレクト部と、前記k個のセレクト部それぞれに対応して設けられ、外部から入力される行アドレスに応じて前記k個のセレクト部のいずれか1つを選択して動作させるk個の行デコーダと、前記k個の行デコーダにより選択された前記セレクト部から出力される前記セレクトアドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える複数の列デコーダと、外部から入力されるデータに応じた電圧を前記i本のデータ線に印加するデータ入力変換回路とを備え、前記記憶素子それぞれは、半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続されることを特徴とする不揮発性半導体メモリ装置である。 (14) Further, according to the present invention, a storage element is provided at each intersection of i sense amplifiers, a plurality of selection signal lines, and a plurality of bit lines provided for each i (i> 1) data lines. The memory elements are arranged in a matrix in a row direction and a column direction, and the storage element is divided into i pieces in the column direction for each of the i data lines, and each of the divided i elements is divided into the row direction. A memory cell array composed of i × k memory blocks divided into k (k> 1) in the direction, each of the i data lines, and the column divided in the column direction corresponding to the data lines Select the memory element that the memory block group includes a plurality of switch elements that switch connection to the plurality of bit lines corresponding to the memory element included in the memory block and i memory blocks that are divided in the row direction. Do A select address processing section for storing a rect address, and a select decoder for decoding the select address and selecting one selection signal line among the plurality of selection signal lines corresponding to the storage element of the memory block group K select units provided for each of the memory block groups, and the k select units provided corresponding to the k select units, respectively, according to a row address input from the outside. K row decoders to select and operate one of the plurality of switch elements, and on / off of the plurality of switch elements according to the select address output from the select unit selected by the k row decoders And a data input variable for applying a voltage corresponding to the data inputted from the outside to the i data lines. Each of the memory elements is formed of a transistor having a floating gate formed on a semiconductor substrate, a control gate is connected to the selection signal line, a drain is connected to the bit line, and a source is erased A nonvolatile semiconductor memory device is commonly connected to a control circuit.
(15)また、本発明は、上記に記載の発明において、前記複数の列デコーダは、
前記セレクト部から出力される前記セレクトアドレスに替えて、外部から入力される列アドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える
ことを特徴とする。
(15) In the present invention described above, the plurality of column decoders may include:
Instead of the select address output from the select unit, the plurality of switch elements are switched on and off in accordance with a column address input from the outside.
(16)また、本発明は、上記に記載の発明において、前記記憶素子である前記トランジスタのドレインに第1の電圧を印加し、該トランジスタのコントロールゲートに前記第1の電圧より高い第2の電圧を印加し、該トランジスタのソースを接地電位にすることにより書き込み動作を行い、また、前記トランジスタのドレインに前記第2の電圧より高い第4の電圧を印加し、該トランジスタのコントロールゲートを接地電位にし、該トランジスタのソースをオープン状態か接地電位より高く前記第1の電圧より低い電圧を印加することにより消去動作を行い、また、前記トランジスタのドレインに前記接地電位か第4の電圧を印加し、該トランジスタのコントロールゲートに接地電位か第3の電圧を印加し、該トランジスタのソースに接地電位を印加するか、あるいは、前記トランジスタのドレインに前記第1の電圧を印加し、該トランジスタのソースに接地電位を印加し、該トランジスタのコントロールゲートに印加する電圧を前記第3の電圧から予め定められた電位まで徐々に高くすることにより書き戻し動作を行うことを特徴とする。 (16) According to the present invention, in the invention described above, a first voltage is applied to a drain of the transistor that is the memory element, and a second voltage higher than the first voltage is applied to a control gate of the transistor. A write operation is performed by applying a voltage and setting the source of the transistor to the ground potential, and applying a fourth voltage higher than the second voltage to the drain of the transistor, and grounding the control gate of the transistor An erase operation is performed by setting the potential of the transistor open or applying a voltage higher than the ground potential and lower than the first voltage, and applying the ground potential or the fourth voltage to the drain of the transistor. Apply a ground potential or a third voltage to the control gate of the transistor, and ground the source of the transistor The first voltage is applied to the drain of the transistor, the ground potential is applied to the source of the transistor, and the voltage to be applied to the control gate of the transistor is preliminarily determined from the third voltage. The writing back operation is performed by gradually increasing the potential to a predetermined potential.
(17)また、本発明は、上記に記載の発明において、前記記憶素子に対して書き込み動作を行って閾値が予め定めた書き込み基準値を超えたことを確認するテストを行った後に、消去動作を少なくとも1回以上行い、前記記憶素子である前記トランジスタの閾値が初期の閾値以下に変更されたか否かを検証し、更に、前記トランジスタの閾値が予め定められた判定基準値より低いとき書き戻し動作を少なくとも1回以上行い、閾値が、前記初期の閾値以下、かつ、前記判定基準値以上となるか否かにより前記記憶素子の動作検証を行い、予め定めた回数の前記消去動作を行っても前記トランジスタの閾値が前記初期の閾値以下にならないとき、前記記憶素子を不良と判断し、また、予め定めた回数の前記書き戻し動作を行っても、前記トランジスタの閾値が前記判定基準以上とならないとき、前記記憶素子を不良と判断することを特徴とする請求項16に記載の不揮発性半導体メモリ装置である。
(17) Further, according to the present invention, in the above-described invention, an erase operation is performed after performing a test for confirming that a threshold value exceeds a predetermined write reference value by performing a write operation on the storage element. At least once to verify whether or not the threshold value of the transistor as the storage element has been changed to an initial threshold value or less, and rewrite when the threshold value of the transistor is lower than a predetermined criterion value The operation is performed at least once, the operation of the memory element is verified by checking whether the threshold is equal to or lower than the initial threshold and equal to or higher than the determination reference value, and the erase operation is performed a predetermined number of times. If the threshold value of the transistor does not fall below the initial threshold value, it is determined that the memory element is defective, and even if the write-back operation is performed a predetermined number of times, the When the threshold value of the register is not said criterion above, a nonvolatile semiconductor memory device according to
(18)また、本発明は、上記に記載の発明において、前記消去制御回路は、前記複数の記憶素子のソースそれぞれに対して接地電位のみを印加することを特徴とする。 (18) In the present invention described above, the erase control circuit applies only a ground potential to each of the sources of the plurality of storage elements.
この発明によれば、不揮発性半導体メモリ装置は、データ記憶部が有する記憶素子(OTPアレイ)を選択するセレクトアドレスを記憶するセレクトアドレス記憶部を備えるようにしたので、データを読み出すとき、セレクトアドレスによりn個の記憶素子から一意に記憶素子を選択することができ、また、データを書き込むとき、セレクトアドレスを更新し、データを書き込む記憶素子を選択するようにしたので、常に最後にデータが書き込まれた記憶素子を選択することができる。これにより、データの読み出し及びデータの書き込みにおいて、最後にデータが書き込まれた記憶素子を選択するために、データ記憶部が有する記憶素子を順に読み出すことなく、アクセス回数を減らすことができるので、アクセス速度を改善することが可能となる。 According to the present invention, the nonvolatile semiconductor memory device includes the select address storage unit that stores the select address for selecting the storage element (OTP array) included in the data storage unit. The memory element can be uniquely selected from the n memory elements, and when the data is written, the select address is updated and the memory element to which the data is written is selected. Therefore, the data is always written last. The selected storage element can be selected. As a result, in data reading and data writing, the number of accesses can be reduced without sequentially reading the memory elements included in the data storage unit in order to select the memory element to which data was last written. The speed can be improved.
以下、本発明の実施形態による不揮発性半導体メモリ装置を図面を参照して説明する。 Hereinafter, a nonvolatile semiconductor memory device according to an embodiment of the present invention will be described with reference to the drawings.
(第1実施形態)
図1は、第1実施形態における不揮発性半導体メモリ装置100sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置100sは、アクセス制御部11s、MTPブロック部12s、ライトアンプ部13s、センスアンプ部14s、データ入出力部15s、及び、入出力端子16sを備える。
アクセス制御部11sは、外部から入力されるデータの読み出し命令と、外部から入力されるデータの書き込み命令とに応じて、MTPブロック部12s、ライトアンプ部13s(第1のライトアンプ部)、センスアンプ部14s、及び、データ入出力部15sそれぞれの動作順序を制御する。
(First embodiment)
FIG. 1 is a schematic block diagram showing the configuration of the nonvolatile
The
MTPブロック部12sは、メモリ制御部121s、セレクトデコーダ124s、及び、データ記憶部125sを備え、メモリ制御部121sが、ライトアンプ部122s(第2のライトアンプ部)と、セレクトアドレス処理部123sとを備え、データ記憶部125sが、m個(mは、m>1を満たす整数である。)のOTPアレイ(記憶素子群)126s−1〜126s−mを有する。ここで、OTPアレイ126s−1〜126s−mは、同じ構成をしており、それぞれnビット(nは、n>1を満たす整数である。)幅のデータを記憶する。また、OTPアレイ126s−1〜126s−mのうちのいずれか1つ、あるいは、全てを代表して示す場合には、OTPアレイ126sという。
The
ライトアンプ部122sは、セレクトアドレスを更新するとき、新たなセレクトアドレスをセレクトアドレス処理部123sに出力する。
また、セレクトアドレス処理部123sは、図2に示すように、セレクトアドレス出力部1231sと、セレクトアドレス記憶部1232sとを含み構成される。セレクトアドレス記憶部1232sは、少なくともmビット幅のデータを記憶し、当該データがMTPブロック部12sの使用状態を示す情報であり、セレクトアドレスである。セレクトアドレスが有するmビットそれぞれのビットは、MTPブロック部12sが備えるm個のOTPアレイ126s−1〜126s−mに対応し、既にデータを書き込まれているか否かの情報を示し、「0」のとき、当該ビットに対応するOTPアレイ126sがデータを書き込まれていないことを示し、「1」のとき、当該ビットに該当するOTPアレイ126sがデータを書き込まれたことを示す。セレクトアドレスは、下位のビットから順に「0」が「1」に更新され、「1」を示す最も上位のビットに対応するOTPアレイ126sが最後にデータを書き込まれたOTPアレイ126s、すなわち、最新のデータを記憶するOTPアレイ126sを示す。なお、図2は、m=8の場合の例を示す。
When the
Further, as shown in FIG. 2, the select
図1及び図2において、セレクトアドレス記憶部1232sは、初期状態、すなわち、不揮発性半導体メモリ装置100sにデータが書き込まれていないとき、全てのビットが「0」であり、OTPアレイ126s−1からOTPアレイ126s−mの順にデータが書き込まれるのに応じて、1ビット目(1233s−0)から順に「1」が書き込まれる。例えば、セレクトアドレス記憶部1232sが記憶するセレクトアドレスの1ビット目(1233s−0)から7ビット目(1233s−6)まで「1」であり、8ビット目(1233s−7)より上位のビットが「0」であるとき、OTPアレイ126s−1からOTPアレイ126s−7までには、既にデータが書き込まれ、OTPアレイ126s−7が最新のデータを記憶していることを示す。セレクトアドレスの全てのビットが「1」のとき、不揮発性半導体メモリ装置100sが有する全てのOTPアレイ126sには全てデータが書き込まれていることを示し、新たにデータを記憶するOTPアレイ126sがない状態であることを示す。このとき、データ書き込み命令が入力されると、アクセス制御部11sは、データの書き込みが行えないことを外部に出力する。
1 and 2, the select
セレクトアドレス出力部1231sは、セレクトアドレス記憶部1232sが記憶するセレクトアドレスに応じて、データ記憶部125sに含まれるOTPアレイ126s−1〜126s−mのいずれか1つを選択する選択信号をデータ記憶部125sに出力する。
セレクトデコーダ124sは、メモリ制御部121sのセレクトアドレス処理部123sが出力するセレクトアドレスをデコードして、OTPアレイ126s−1〜126s−mのうちのいずれか1つのOTPアレイ126sを選択する信号を出力すると共に、アクセス制御部11sからセレクトアドレスの更新を要求されると、セレクトアドレス記憶部1232sが記憶するセレクトアドレスの更新を示す更新信号をセレクトアドレス記憶部1232sに出力してセレクトアドレスを更新させる。
OTPアレイ126sは、読み出し動作のとき、記憶するnビット幅のデータをセンスアンプ部14sに出力し、書き込み動作のとき、ライトアンプ部13sが出力するデータを読み込んで記憶する。
The select address output unit 1231s stores a selection signal for selecting any one of the
The
The
ライトアンプ部13sは、アクセス制御部11sが書き込み動作を示す信号を出力すると、データ入出力部15sが出力するデータを読み込んで、読み込んだデータを増幅してOTPアレイ126sに書き込み記憶させる。センスアンプ部14sは、アクセス制御部11sが読み出し動作を示す信号を出力すると、OTPアレイ126sが出力するデータを読み取り、読み取ったデータを増幅してデータ入出力部15sに出力する。
データ入出力部15sは、アクセス制御部11sが書き込み動作を示す信号を出力すると、入出力端子16sを介して外部から入力されるデータを読み取り、読み取ったデータをライトアンプ部13sに出力し、アクセス制御部11sが読み出し動作を示す信号を出力すると、センスアンプ部14sが出力するデータを読み取り、入出力端子16sを介して外部に読み取ったデータを出力する。
When the
When the
次に、不揮発性半導体メモリ装置100sの動作について説明する。
(データ書き込み動作)
最初に、不揮発性半導体メモリ装置100sにデータを記憶させる書き込み動作について説明する。
まず、不揮発性半導体メモリ装置100sは、外部からデータの書き込み命令が入力されると、アクセス制御部11sが、メモリ制御部121sのセレクトアドレス記憶部1232sに記憶されているセレクトアドレスの出力及び更新をメモリ制御部121sに要求する。メモリ制御部121sは、セレクトアドレスの出力の要求に応じて、セレクトアドレス記憶部1232sが記憶しているセレクトアドレスをセレクトアドレス出力部1231sに出力し、セレクトアドレス出力部1231sが、出力されたセレクトアドレスに基づいて、新たにデータを記憶するOTPアレイ126sを選択するセレクトアドレス、すなわち、更新されたセレクトアドレスを出力する。ここで、セレクトアドレスの更新は、現在のセレクトアドレスを上位ビット方向に1ビットシフトし、最下位ビットに1を入力する演算により行われる。
Next, the operation of the nonvolatile
(Data write operation)
First, a write operation for storing data in the nonvolatile
First, in the nonvolatile
ライトアンプ部13sは、OTPアレイ126sに対して、書き込むデータを出力する。ここで、ライトアンプ部13sが出力するデータは、入出力端子16sとデータ入出力部15sとを介して外部から入力されたnビット幅のデータである。このとき、セレクトデコーダ124sは、セレクトアドレス出力部1231sが出力するセレクトアドレスをデコードして、OTPアレイ126s−1〜126s−mのうちいずれか1つを選択する選択信号を出力する。選択信号により選択されたOTPアレイ126sは、ライトアンプ部13sが出力するデータを記憶する。
The
このとき、ライトアンプ部122sは、アクセス制御部11sがセレクトアドレスの更新の要求に応じて、セレクトアドレス出力部1231sが出力するセレクトアドレスをセレクトアドレス記憶部1232sに出力して記憶させることで、セレクトアドレスを更新する。
上述の動作により、不揮発性半導体メモリ装置100sは、セレクトアドレス記憶部1232sが記憶するセレクトアドレスより新たなデータを書き込むOTPアレイ126sを選択して、当該OTPアレイ126sにデータを書き込むと共に、セレクトアドレス記憶部1232sが記憶するセレクトアドレスを更新することにより、データの書き込み動作を行う。このとき、不揮発性半導体メモリ装置100sが有する全てのOTPアレイ126s−1〜126s−mに対して既にデータが書き込まれている場合、すなわち、新たなデータを書き込むことができない場合、セレクトアドレス処理部123sは、新たなデータ書き込み動作を行わない。また、このとき、セレクトアドレス処理部123sは、外部に対してこれ以上のデータ書き込み動作が行えない旨を通知する信号を出力してもよい。
At this time, the
Through the above-described operation, the nonvolatile
(データ読み出し動作)
次に、不揮発性半導体メモリ装置100sのデータ読み出し動作について説明する。
まず、不揮発性半導体メモリ装置100sは、外部からデータの読み出し命令が入力されると、アクセス制御部11sが、メモリ制御部121sのセレクトアドレス記憶部1232sに記憶されているセレクトアドレスを出力することをメモリ制御部121sに要求をすると共に、アクセス制御部11sが、センスアンプ部14s及びデータ入出力部15sにOTPアレイ126sが出力するデータを入出力端子16sに出力する制御を行う。
(Data read operation)
Next, a data read operation of the nonvolatile
First, in the nonvolatile
メモリ制御部121sは、セレクトアドレスの出力を要求されると、セレクトアドレス記憶部1232sが記憶しているセレクトアドレスをセレクトアドレス出力部1231sに出力し、セレクトアドレス出力部1231sが、セレクトアドレス記憶部1232sから出力されたセレクトアドレスをセレクトデコーダ124sに出力する。セレクトデコーダ124sは、セレクトアドレス出力部1231sが出力したセレクトアドレスをデコードして、OTPアレイ126s−1〜126s−mのうちいずれか1つを選択する選択信号を出力する。
When requested to output the select address, the
選択信号により選択されたOTPアレイ126sは、記憶しているデータをセンスアンプ部14sに出力する。センスアンプ部14sは、選択されたOTPアレイ126sが出力するデータを読み込んで増幅し、増幅したデータをデータ入出力部15sに出力する。データ入出力部15sは、センスアンプ部14sが出力したデータを入出力端子16sを介して外部に出力する。
上述の動作により、不揮発性半導体メモリ装置100sは、セレクトアドレス記憶部1232sが記憶するセレクトアドレスにより選択されたOTPアレイ126sが記憶するデータを外部に出力する。
The
Through the above-described operation, the non-volatile
不揮発性半導体メモリ装置100sは、上述の構成を備えることにより、nビット幅のデータをm回書き換えることができると共に、最後に記憶したデータを読み出すことができる擬似MTPをOTPを用いて構成することができる。
また、不揮発性半導体メモリ装置100sは、セレクトアドレスを記憶するセレクトアドレス記憶部1232sを備えることにより、最後にデータが書き込まれたOTPアレイ126s、すなわち、最新のデータを記憶するOTPアレイ126sを一意に特定することができるので、OTPアレイ126s各々の記憶状態を読み出し、読み出した記憶状態に応じてデータを出力する不揮発性半導体メモリ装置に比べ、高速にデータの読み出しを行うことができ、アクセス速度を改善することが可能である。
更に、不揮発性半導体メモリ装置100sは、データの書き込み動作についても同様に、セレクトアドレス記憶部1232sが記憶するセレクトアドレスに応じて、セレクトアドレス出力部1231sが、データを記憶するOTPアレイ126sを一意に選択するセレクトアドレスを出力するので、OTPアレイ126s各々の記憶状態を読み出さずとも、データの書き込みを行うことができ、アクセス速度を改善することが可能である。
The non-volatile
In addition, the nonvolatile
Further, similarly to the data write operation, the non-volatile
次に、図2は、セレクトデコーダ124s、セレクトアドレス処理部123s、及び、ライトアンプ部122sの接続関係と、それぞれの構成例を示す概略ブロック図である。図2においては、不揮発性半導体メモリ装置100sが有するOTPアレイ126sの数を8個(m=8)とした場合について説明する。また、データD<7:0>は、セレクトアドレスである。
セレクトアドレス記憶部1232sは、記憶部1233s−0〜1233s−7を備える。記憶部1233s−0〜1233s−7それぞれは、同じ構成であり、プリチャージ用のMOSトランジスタT、不揮発性のメモリ素子MEM、及び、メモリ素子MEMの記憶するデータを読み出すセンスアンプSAを含み構成される。また、記憶部1233s−0〜1233s−7それぞれは、アクセス制御部11sから「セレクトアドレスの更新」又は「セレクトアドレスの出力」を要求されると、トランジスタTをオンにして、メモリ素子MEMが記憶するデータをセンスアンプSAに出力して、センスアンプSAが出力されたデータを増幅してデータD<7:0>をセレクトアドレスとしてセレクトアドレス出力部1231sに出力する。また、各メモリ素子MEMは、セレクトデコーダ124sから選択信号SEL<8>が入力されると、ライトアンプ部122sが出力するデータが書き込まれ、記憶する。
Next, FIG. 2 is a schematic block diagram illustrating a connection relationship between the
The select
セレクトアドレス出力部1231sは、2入力1出力の選択回路MUX0〜MUX7と、フリップフロップFF0〜FF7とを含み構成される。フリップフロップFF0〜FF7には、アクセス制御部11sから出力されるクロック信号CLKが入力される。
選択回路MUX0は、入力Aに電源電位の「H(High)」レベルの信号が入力され、入力Bに記憶部1233s−0が出力するデータD<0>が入力され、セレクトアドレスの更新の要求に応じて、入力Aに入力される「H」レベルの信号をフリップフロップFF0に出力し、セレクトアドレスの出力の要求に応じて、入力Bに入力されるデータD<0>をフリップフロップFF0に出力する。
The select address output unit 1231s includes a 2-input 1-output selection circuit MUX0 to MUX7 and flip-flops FF0 to FF7. The clock signal CLK output from the
In the selection circuit MUX0, a signal of the “H (High)” level of the power supply potential is input to the input A, the data D <0> output from the
選択回路MUX1は、入力AにフリップフロップFF0の出力データDT<0>が入力され、入力Bに記憶部1233s−1が出力するデータD<1>が入力され、セレクトアドレスの更新の要求に応じて、入力Aに入力される出力データDT<0>をフリップフロップFF1に出力し、セレクトアドレスの出力の要求に応じて、入力Bに入力されるデータD<1>をフリップフロップFF1に出力する。
選択回路MUX2〜7は、選択回路MUX1と同様に、入力AにフリップフロップFF1〜6の出力データDT<1>〜DT<6>が入力され、入力Bに記憶部1233s−2〜1233s−7が出力するデータD<2>〜D<7>が入力され、セレクトアドレスの更新の要求に応じて、入力Aに入力される出力データDT<1>〜DT<6>をフリップフロップFF2〜FF7に出力し、セレクトアドレスの出力の要求に応じて、入力Bに入力されるデータD<2>〜D<7>をフリップフロップFF2〜FF7に出力する。
In the selection circuit MUX1, the output data DT <0> of the flip-flop FF0 is input to the input A, and the data D <1> output from the
In the selection circuits MUX2 to 7, the output data DT <1> to DT <6> of the flip-flops FF1 to FF6 are input to the input A and the
すなわち、フリップフロップFF0〜FF7は、8ビット幅のシフトレジスタを構成し、セレクトアドレスの更新の要求に応じて、下位ビットのフリップフロップFF0から上位ビットのフリップフロップFF7に向かって記憶するデータを1ビットシフトすると共に、最下位ビットを記憶するフリップフロップFF0に「1」をシフトインする動作を行う。また、セレクトアドレスの出力の要求に応じて、セレクトアドレス記憶部1232sが出力するデータD<7:0>を記憶する動作を行う。
That is, the flip-flops FF0 to FF7 constitute an 8-bit wide shift register, and 1 data is stored from the lower-order bit flip-flop FF0 toward the upper-order flip-flop FF7 in response to a request for updating the select address. In addition to bit shifting, an operation of shifting “1” into the flip-flop FF0 storing the least significant bit is performed. Further, in response to a request to output a select address, an operation of storing data D <7: 0> output from the select
セレクトデコーダ124sは、2入力の論理積ゲートAND0〜AND8を含み構成され、セレクトアドレス出力部1231sが出力するデータDT<7:0>(セレクトアドレス)に応じて、OTPアレイ126sを選択する選択信号SEL<7:0>を出力すると共に、アクセス制御部11sから更新信号が入力されると、選択信号SEL<8>をセレクトアドレス記憶部1232sに出力して、セレクトアドレス記憶部1232sが備えるメモリ素子MEMそれぞれにライトアンプ部122sから入力されたセレクトアドレスを記憶することを示す信号を出力する。メモリ素子MEMそれぞれは、ライトアンプ部122sから入力されたセレクトアドレスを記憶して、セレクトアドレスを更新する。
論理積ゲートAND0は、一方の入力端にデータDT<0>が入力され、他方の入力端にデータDT<1>の反転された信号が入力され、データDT<0:1>=(H,L)(左から順に、DT<0>、DT<1>の値を示す)のとき、OTPアレイ126s−1を選択する「H」レベルの信号を出力し、それ以外のとき、OTPアレイ126s−1の非選択を示す「L(Low)」レベルの信号を出力する。
The
In the AND gate AND0, data DT <0> is input to one input terminal, and an inverted signal of the data DT <1> is input to the other input terminal, and the data DT <0: 1> = (H, L) (in order of DT <0> and DT <1> in order from the left), an “H” level signal for selecting the
論理積ゲートANDi(i=1,2,…,6)は、論理ゲートAND0と同様に、一方の入力端にデータDT<i>が入力され、他方の入力端にデータDT<i+1>の反転された信号が入力され、データDT<i:i+1>=(H,L)のとき、OTPアレイ126s−(i+1)を選択する「H」レベルの信号を出力し、それ以外のとき、OTPアレイ126s−(i+1)の非選択を示す「L」レベルの信号を出力する。
論理積ゲートAND7は、一方の入力端にDT<7>が入力され、他方の入力端に接地電位を反転した電位、すなわち、電源電位の信号が入力され、DT<7>が「H」レベルのときOTPアレイ126s−8を選択する「H」レベルの信号を出力し、それ以外のとき、OTPアレイ126s−8の非選択を示す「L」レベルの信号を出力する。
上述の構成により、アクセス制御部11sが出力するクロック信号CLKに同期して、セレクトアドレスを更新することができると共に、セレクトアドレスの値に応じたOTPアレイ126sの選択を行うことが可能となる。
In the AND gate ANDi (i = 1, 2,..., 6), similarly to the logic gate AND0, the data DT <i> is input to one input terminal and the data DT <i + 1> is inverted to the other input terminal. When the received signal is input and data DT <i: i + 1> = (H, L), an “H” level signal for selecting the
In the AND gate AND7, DT <7> is input to one input terminal, a potential obtained by inverting the ground potential, that is, a power supply potential signal is input to the other input terminal, and DT <7> is at “H” level. At this time, an “H” level signal for selecting the
With the above-described configuration, the select address can be updated in synchronization with the clock signal CLK output from the
次に、図3は、データD<7:0>(セレクトアドレス)と、選択信号SEL<7:0>との関係を示す表である。図示するように、データD<7:0>は、OTPアレイ126sにデータを書き込むたびに、0ビットから順に「0」が「1」に書き換えられる。セレクトデコーダ124sは、入力されたデータD<7:0>をデコードして、対応した選択信号SEL<7:0>をデータ記憶部125sに出力する。
不揮発性半導体メモリ装置100sは、上述のような、メモリ制御部121s、セレクトデコーダ124s、及び、データ記憶部125sを備えることにより、書き込み回数に応じたOTPアレイ126sを選択することができる。
Next, FIG. 3 is a table showing the relationship between the data D <7: 0> (select address) and the selection signal SEL <7: 0>. As shown in the figure, the data D <7: 0> is rewritten from “0” to “1” in order from the 0 bit each time data is written to the
The nonvolatile
(第2実施形態)
次に、第2実施形態において、セレクトアドレス処理部123sが有するセレクトアドレス出力部及びセレクトアドレス記憶部の異なる構成例について説明する。以下、上述の第1実施形態と同様に、不揮発性半導体メモリ装置100sが有するOTPアレイ126sの数を8個とした場合について説明する。
図4は、第2実施形態におけるセレクトデコーダ124s、セレクトアドレス処理部123s、及び、ライトアンプ部122sの接続関係と、それぞれの構成例を示す概略ブロック図である。第2実施形態において、セレクトアドレス処理部123sが有するセレクトアドレス出力部2231sの構成と、セレクトアドレス記憶部2232sの構成とが異なり、他の同じ構成には第1実施形態と同じ符号(124s、AND0〜AND8、122s)を付して、その説明を省略する。
(Second Embodiment)
Next, different configuration examples of the select address output unit and the select address storage unit included in the select
FIG. 4 is a schematic block diagram showing a connection relationship between the
セレクトアドレス記憶部2232sは、記憶部2233s−0〜2233s−7を備える。記憶部2233s−0〜2233s−7それぞれは、同じ構成であり、プリチャージ用のMOSトランジスタT2、不揮発性のメモリ素子MEM2、及び、メモリ素子MEM2の記憶するデータを読み出すラッチ型センスアンプSA2を含み構成される。また、記憶部2233s−0〜2233s−7それぞれは、アクセス制御部11sから「セレクトアドレスの更新」又は「セレクトアドレスの出力」を要求されると、トランジスタT2をオンにして、メモリ素子MEM2が記憶するデータをセンスアンプSA2に読み出して、読み出したデータD<7:0>をセレクトアドレスとしてセレクトアドレス出力部2231sに出力する。また、メモリ素子MEM2は、セレクトデコーダ124sから選択信号SEL<8>が入力されると、ライトアンプ部122sが出力するデータを書き込んで記憶する。ここで、ラッチ型のセンスアンプSA2とは、入力される信号を増幅して出力する機能に加え、増幅した信号をラッチする機能を備えたセンスアンプである。
The select
セレクトアドレス出力部2231sは、選択回路MUX20〜MUX27を含み構成される。選択回路MUX20は、入力Aに電源電位の「H」レベルの信号が入力され、入力Bに記憶部2233s−0が出力するデータD<0>が入力され、セレクトアドレスの更新の要求に応じて、入力Aに入力される「H」レベルの信号をセレクトデコーダ124sにデータDT<0>として出力し、セレクトアドレスの出力の要求に応じて、入力Bに入力されるデータD<0>をセレクトデコーダ124sに出力する。
選択回路MUX21は、入力Aに記憶部2233s−0から読み出されるデータD<0>が入力され、入力Bに記憶部2233s−1が出力するデータD<1>が入力され、セレクトアドレスの更新要求に応じて、入力Aに入力されるデータD<0>をセレクトデコーダ124sに出力し、セレクトアドレスの出力要求に応じて、入力Bに入力されるデータD<1>をセレクトデコーダ124sに出力する。
選択回路MUX22〜MUX27は、選択回路MUX1と同様に、入力Aに記憶部2233s−1〜2233s−6の出力データD<1>〜D<6>が入力され、入力Bに記憶部2233s−2〜2233s−7が出力する出力データD<2>〜D<7>が入力され、セレクトアドレスの更新の要求に応じて、入力Aに入力される出力データD<1>〜D<6>をセレクトデコーダ124sに出力し、セレクトアドレスの出力の要求に応じて、入力Bに入力されるデータD<2>〜D<7>をセレクトデコーダ124sに出力する。
The select
In the selection circuit MUX21, data D <0> read from the
Similarly to the selection circuit MUX1, the selection circuits MUX22 to MUX27 receive the output data D <1> to D <6> of the
すなわち、セレクトアドレス出力部2231sは、選択回路MUX20〜MUX27によりシフト回路を構成し、セレクトアドレスの更新の要求に応じて、セレクトアドレス記憶部2232sから入力されるD<7:0>(セレクトアドレス)を上位ビット側に1ビットシフトし、最下位ビットに「1」をシフトインしたデータDT<7:0>を更新したセレクトアドレスとしてセレクトデコーダ124sに出力する。また、セレクトアドレス出力部2231sは、セレクトアドレスの出力の要求に応じて、セレクトアドレス記憶部2232sが出力したデータD<7:0>をデータDT<7:0>(セレクトアドレス)としてセレクトデコーダ124sに出力する。
上述のように、第2実施形態のセレクトアドレス出力部2231sと、セレクトアドレス記憶部2232sとは、第1実施形態のセレクトアドレス出力部1231s及びセレクトアドレス記憶部1232sよりも少ない論理素子で構成することができる。
That is, the select
As described above, the select
(第3実施形態)
図5は、第3実施形態の不揮発性半導体メモリ装置300sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置300sは、アクセス制御部31s、行デコーダ32s、データ記憶部33s、ライトアンプ部13s、センスアンプ部14s、データ入出力部15s、及び、入出力端子16sを備える。
データ記憶部33sは、k個(k>1を満たす整数である。)のMTPブロック部12s−1〜12s−kを含み構成される。MTPブロック部12s−1〜12s−kは、図1に図示した第1実施形態のMTPブロック部12sと同じ構成を有しており、以下、いずれか1つ、あるいは、全てを代表して示す場合に、MTPブロック部12sという。
不揮発性半導体メモリ装置300sにおいて、アクセス制御部31s、行デコーダ32s、データ記憶部33s以外は、第1実施形態の対応する構成と同じであるため、同じ符号(13s〜16s)を付して、その説明を省略する。
(Third embodiment)
FIG. 5 is a schematic block diagram showing the configuration of the nonvolatile
The
In the nonvolatile
アクセス制御部31sは、第1実施形態のアクセス制御部11sと同様に、外部から入力されるデータの読み出し命令と、外部から入力されるデータの書き込み命令とに応じて、ライトアンプ部13s、センスアンプ部14s、及び、データ入出力部15sそれぞれの動作順序を制御し、更に、行アドレス信号が入力され、データの読み出し及びデータの書き込みに合わせて、当該行アドレスを行デコーダ32sに出力する。行デコーダ32sは、入力された行アドレス信号をデコードして、当該行アドレス信号に対応するMTPブロック部12sのいずれか1つを選択する。
Similar to the
読み出し動作において、アクセス制御部31sは、読み出し命令と共に入力された行アドレスを行デコーダ32sに出力し、行デコーダ32sにデータ記憶部33sに含まれるMTPブロック部12s−1〜12s−kから1つのMTPブロック部12sを選択させる。行デコーダ32sにより選択されたMTPブロック部12sでは、図1に示す第1実施形態における読み出し動作においてMTPブロック部12s内で行われる動作と同様に、セレクトアドレス処理部123sが記憶しているセレクトアドレスをセレクトデコーダ124sに出力して、セレクトデコーダ124sによりデータ記憶部125sが有するOTPアレイ126s−1〜126s−mから1つのOTPアレイ126sを選択させる。アクセス制御部31sは、選択されたOTPアレイ126sが記憶しているデータをセンスアンプ部14sに出力し、センスアンプ部14sにより出力したデータが増幅され、データ入出力部15sを介して入出力端子16sに出力する制御を行う。
In the read operation, the
また、書き込み動作において、アクセス制御部31sは、書き込み命令と共に入力された行アドレスを行デコーダ32sに出力し、行デコーダ32sにデータ記憶部33sに含まれるMTPブロック部12s−1〜12s−kから1つのMTPブロック部12sを選択させる。行デコーダ32により選択されたMTPブロック部12sでは、図1に示す第1実施形態における書き込み動作においてMTPブロック部12s内で行われる動作と同様に、セレクトアドレス処理部123sが記憶しているセレクトアドレスを更新し、更新したセレクトアドレスをセレクトデコーダ124sに出力する。セレクトデコーダ124sは、更新されたセレクトアドレスによりデータ記憶部125sが有するOTPアレイ126s−1〜126s−mから1つのOTPアレイ126sを選択する。アクセス制御部31sは、ライトアンプ部13sが、入出力端子16sからデータ入出力部15sを介して入力されたデータを増幅し、選択されたOTPアレイ126sに増幅したデータを出力して記憶させる制御を行う。
In the write operation, the
上述のように構成された、不揮発性半導体メモリ装置300sは、第1実施形態の不揮発性半導体メモリ装置100sの動作に比べ、行アドレス信号が入力され、行デコーダ32sが入力された行アドレス信号に対応したMTPブロック部12sを選択して動作する点のみが異なる。選択されたMTPブロック部12sに対しては、第1実施形態と同様の動作により、データの読み出し及び書き込みを行う。これにより、不揮発性半導体メモリ装置300sは、不揮発性半導体メモリ装置100sが1個のnビット幅のデータを記憶するのに対して、k個のnビット幅のデータを記憶することができ、各々別にデータを読み出し、及び、書き換えを行うことができる。このとき、行デコーダ32sが、外部から入力される行アドレスに応じて、k個のMTPブロック部12s−1〜12s−kのうちいずれか1つのMTPブロック部12sを選択する。
Compared to the operation of the nonvolatile
次に、不揮発性半導体メモリ装置100s、300sに用いる不揮発性のメモリ素子(記憶素子)30について説明する。
図6は、上述の第1実施形態から第3実施形態のOTPアレイ126sに用いるメモリ素子30の構成図である。図6(a)は、メモリ素子30を構成するトランジスタT1のレイアウトを示す平面図である。図6(b)は、図6(a)の等価回路を示す図である。図示するように、メモリ素子30は、フローティングゲートFGを有するトランジスタT1である。図6(c)は、図6(a)におけるA−A’に沿った断面図を示し、図6(d)は、図6(a)におけるB−B’に沿った断面図を示す。
Next, the non-volatile memory element (memory element) 30 used for the non-volatile
FIG. 6 is a configuration diagram of the
構造的には、図6において、トランジスタT1は、p型半導体基板1上に形成(配置)される。トランジスタT1は、ドレインを形成するn型拡散層5(第1のn型拡散層)、チャネル領域4、ソースを形成するn型拡散層7(第2のn型拡散層)が、順に直列方向(第1の方向)に配置され、n型拡散層5とn型拡散層7とが、チャネル領域4を挟んで対向して配置され、トランジスタT1のトランジスタ形成領域8を形成する。
n型拡散層5は、コンタクト10を介して直列方向に配置されるドレイン配線であるメタル配線12(第1のメタル配線)と接続する。n型拡散層7は、コンタクト11を介して直列方向と直交する同一平面上の水平方向に配置されるソース線であるメタル配線13(第2のメタル配線)と接続する。
Structurally, in FIG. 6, the transistor T <b> 1 is formed (arranged) on the p-
The n-
トランジスタ形成領域8に対して水平方向に一定の間隔をあけて、p型半導体基板1上にn型ウエル2が形成され、n型ウエル2上にn型拡散層17(第3のn型拡散層)とp型拡散層15(第1のp型拡散層)とが形成される。n型拡散層17は、コンタクト18を介して水平方向(第2の方向)に配置されるコントロールゲート線であるメタル配線19(第3のメタル配線)と接続される。p型拡散層15は、n型拡散層17と同様に、コンタクト16を介してメタル配線19と接続される。
メタル配線19と平行に配置されるポリシリコン9は、フローティングゲートFGを形成し、n型ウエル2の領域の一部と、p型拡散層15の領域の一部と、チャネル領域4の一部とを覆うように配置され、n型ウエル2及びp型拡散層15との間に容量を形成すると共に、チャネル領域4との間に容量を形成する。
なお、20と21とで示される領域は、分離用絶縁酸化膜である。
An n-
The region indicated by 20 and 21 is an isolation insulating oxide film.
次に、図7は、メモリ素子30の動作表を示すテーブルである。図7(a)は、メモリ素子30をOTPとして用いる場合の動作表である。メモリ素子30に対する書き込み動作は、コントロールゲートCGに6V(第2の電圧)の電圧を印加し、ドレインDに5V(第1の電圧)の電圧を印加し、ソースSに0Vの電圧を印加する。これにより、高電圧が印加されたドレインD近傍に空乏層が形成されてホットエレクトロンが発生し、発生したホットエレクトロンがフローティングゲートFGに注入されて蓄積する。その結果、メモリ素子30のフローティングゲートトランジスタT1の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
Next, FIG. 7 is a table showing an operation table of the
次に、メモリ素子30に対する読み出し動作は、コントロールゲートCGに3Vの電圧を印加し、ドレインDに1V(第3の電圧)の電圧を印加し、ソースSに0Vの電圧を印加する。このとき、メモリ素子30のドレインDとソースSとの間に電流が流れるか否かにより、消去状態であるか、あるいは、書き込み状態であるかを判断し、情報を読み出す。メモリ素子30の初期状態における閾値電圧は、1V程度であり、コントロールゲートCGに3Vを印加するとオン状態となり通電する。一方、書き込み状態では、メモリ素子30の閾値電圧は、フローティングゲートFGに電子が注入されて5V程度であり、コントロールゲートCGに3Vを印加してもオフ状態であり、通電しない。
Next, in the read operation for the
続いて、図7(b)は、メモリ素子30をMTPとして用いる場合の動作表である。メモリ素子30に対する書き込み及び読み出し動作は、図7(a)に図示した動作と同じなので、その説明を省略する。
メモリ素子30に対する消去動作は、コントロールゲートCGに0Vの電圧を印加し、ドレインDに8Vの電圧(第4の電圧)を印加し、ソースSをオープン状態にするか、あるいは、ソースSに2Vの電圧(第5の電圧)を印加する。これにより、コントロールゲートCGとドレインD(n型拡散層5)との間に高電界が加わり、FN電流が流れると共に、フローティングゲートFGから電子がドレインDに放出される。これにより、メモリ素子30の閾値電圧が初期状態より低い電圧に変化した状態、データが消去された状態である消去状態になる。
Next, FIG. 7B is an operation table when the
In the erasing operation on the
次に、メモリ素子30の消去動作により閾値電圧が初期状態の閾値電圧より低くなった状態(過消去状態)において、閾値電圧が負になってしまう場合がある。この場合、メモリ素子30は、コントロールゲートCGが0Vでも常にオン状態となるので、ドレインDとソースSとに電圧を印加するとドレインDとソースSとの間に常に電流が流れる状態となり、コントロールゲートCGに印加する電圧による選択性がなくなるため、メモリアレイに組み込んだ場合に、不良となる。そこで、低くなりすぎた閾値電圧を初期状態の閾値電圧近傍に戻すために、書き戻し動作を行う。書き戻し動作には、以下に示すように2通りある。
Next, the threshold voltage may become negative in a state where the threshold voltage is lower than the threshold voltage in the initial state (over-erased state) by the erase operation of the
1つ目の書き戻し動作(第1の書き戻し動作)は、図示するように、コントロールゲートCGに0V又は1Vの電圧(第3の電圧)を印加し、ドレインDに8Vの電圧(第4の電圧)を印加し、ソースSに0Vの電圧を印加する。このとき、メモリ素子30が過消去状態であれば、オン状態となりドレインDとソースSとの間には、チャネル電流が流れると共に、ドレインDに高電圧を印加しているので、ドレインD近傍にホットエレクトロンが発生し、フローティングゲートFGにホットエレクトロンが注入される書き込みが行われる。これにより、メモリ素子30の閾値電圧は上昇して、正の閾値電圧となる。このとき、コントロールゲートCGには、書き込み動作に比べ低い電圧が印加されているので、書き込み動作に比べフローティングゲートFGに注入されるホットエレクトロンの量は少ない。この書き込みを、弱書き込み(ドレインストレス)という。
In the first write-back operation (first write-back operation), as shown in the figure, a voltage of 0V or 1V (third voltage) is applied to the control gate CG, and a voltage of 8V (fourth voltage) is applied to the drain D. And a voltage of 0 V is applied to the source S. At this time, if the
2つ目の書き戻し動作(第2の書き戻し動作)は、基本的に書き込み動作であるが、時間をかけて徐々に書き込みを行う必要があるので、コントロールゲートCGに印加する電圧を1V程度から3V程度まで、電圧を徐々に上げて複数回書き込みを行うことにより、閾値電圧を正の値、1V程度に変化させる。このとき、コントロールゲートCGに印加する電圧は、予め定められたステップで電圧を徐々に高くしてもよいし、電圧を印加する時間に応じて線形的に増加させてもよい。 The second write-back operation (second write-back operation) is basically a write operation, but since it is necessary to write gradually over time, the voltage applied to the control gate CG is about 1V. The threshold voltage is changed to a positive value of about 1V by gradually increasing the voltage from 1 to about 3V and performing writing a plurality of times. At this time, the voltage applied to the control gate CG may be gradually increased in a predetermined step, or may be increased linearly according to the voltage application time.
次に、図8は、メモリ素子30の書き込み、消去、及び、書き戻しそれぞれの動作による特性の変化を示すグラフ及びメモリ素子30の等価回路であるトランジスタT1を示す図である。縦軸方向は、ドレイン電流を示し、横軸方向は、コントロールゲート電圧を示す。メモリ素子30は、初期状態において閾値電圧は1Vであるが、書き込み動作により閾値電圧は5Vに変化する。その後に、メモリ素子30の閾値電圧は、消去動作により−1Vに変化し、書き戻し動作により1Vに変化させることができる。このように、メモリ素子30の閾値電圧を変化させることにより、メモリ素子30に情報を記憶させることができる。
Next, FIG. 8 is a graph showing changes in characteristics due to operations of writing, erasing, and writing back of the
次に、図9は、メモリ素子30の弱書き込みの特性を示すグラフ、及び、メモリ素子30の等価回路であるトランジスタT1と印加する電圧とを示す図である。縦軸方向は、メモリ素子30の閾値電圧であり、横軸方向は、弱書き込みを行う時間である。例えば、コントロールゲートCGに0Vの電圧を印加する弱書き込みを行うと、ドレイン近傍の高電界により高エネルギーを有するホットエレクトロンが発生し、その一部のホットエレクトロンがフローティングゲートFGに注入されて弱書き込みとなり、メモリ素子30の閾値電圧は、最終的には初期状態の閾値電圧に自己収束する。ここで、コントロールゲートCGに1Vの電圧を印加すると、コントロールゲートCGに印加した電圧に応じて収束する閾値電圧がシフトするので、収束する閾値電圧を制御することができる。この特性を用いて、消去動作により過消去状態となったメモリ素子30に対して書き戻しを行うことにより、メモリ素子30の閾値電圧を正の閾値電圧に自己収束させることができ、過消去状態を解消することができる。
Next, FIG. 9 is a graph showing the weak write characteristics of the
図10は、メモリ素子30のカップリング系の等価回路を示す図である。コントロールゲートCGに印加される電位をVCG、コントロールゲートCGとフローティングゲートFGの静電容量をC(FC)、ソースSに印加される電位をVS、ソースSとフローティングゲートFGとの間の静電容量をC(FS)、半導体基板Subに印加される電位をVsub、半導体基板SubとフローティングゲートFGとの間の静電容量をC(FB)、ドレインDに印加される電位をVD、ドレインDとフローティングゲートFGとの間の静電容量をC(FD)、フローティングゲートの電位をVFGとする。
フローティングゲートFGの状態が初期状態(中性状態)のとき、この系のトータルチャージは、ゼロであるから次式(1)が成り立つ。
FIG. 10 is a diagram showing an equivalent circuit of the coupling system of the
When the state of the floating gate FG is the initial state (neutral state), the total charge of this system is zero, so the following equation (1) holds.
この系の総静電容量をCTとすると、CTは次式(2)で表される。 When the total capacitance of this system is CT, CT is expressed by the following equation (2).
式(2)を用いて、式(1)をVFGについて変形すると次式(3)と表せる。 When Expression (1) is transformed with respect to VFG using Expression (2), it can be expressed as the following Expression (3).
ここで、C(FD)=C(FS)≒0,Vsub=VS=0とすると、式(3)は次式(4)のように表される。 Here, assuming that C (FD) = C (FS) ≈0 and Vsub = VS = 0, Expression (3) is expressed as the following Expression (4).
ここで、C(FG)/{C(FC)+C(FB)}=α(カップリング比)とすると、式(4)は、次式(5)で表される。 Here, when C (FG) / {C (FC) + C (FB)} = α (coupling ratio), Expression (4) is expressed by the following Expression (5).
通常α≒0.6に設定し、フローティングゲートFGなどの静電容量を定めて、メモリ素子30の設計を行う。
Usually, α≈0.6 is set, and the capacitance of the floating gate FG or the like is determined, and the
上述のメモリ素子30は、標準的なCMOSプロセスで製造可能な記憶素子である。メモリ素子30を記憶素子として用いた第1実施形態の不揮発性半導体メモリ装置100s及び第3実施形態の不揮発性半導体メモリ装置300sは、製造工程を増やさずにシステムLSIなどに混載することができる。
The
(第4実施形態)
図11は、第4実施形態におけるメモリ素子30(記憶素子)を用いたマトリックスアレイ(メモリアレイ)を有するOTPとしての図1に示した第1実施形態の不揮発性半導体メモリ装置100sの構成例を示す概略図である。
メモリセルアレイを構成するメモリセルは、図示するように、セレクト信号線(選択信号線)SEL1〜SELmと、ビット線BIT1−0、…、BITj−0、…、BIT1−7、…、BITj−7との交点それぞれにメモリ素子30がマトリックス状に配置され構成される。また、メモリアレイは、読み出し及び書き込みを8ビット単位で行う構成である。
また、不揮発性半導体メモリ装置100sは、メモリ素子30であるメモリセルM11−0〜M11−7、…、Mmj−0〜Mmj−7からなるメモリアレイ、セレクト部2000、列デコーダ300−1〜300−j、ライトアンプ部13sに相当するデータ入力変換回路400、センスアンプ部14sに相当するセンスアンプ500−0〜500−7、列デコーダ300−1〜300−jの出力に応じてオン/オフを切り替えるスイッチ素子CG1−0〜CGj−0、…、CG1−7〜CGj−7を含み構成される。
(Fourth embodiment)
11 shows a configuration example of the nonvolatile
As shown in the figure, the memory cells constituting the memory cell array include select signal lines (selection signal lines) SEL1 to SELm, bit lines BIT1-0,..., BITj-0, ..., BIT1-7, ..., BITj-7. The
The nonvolatile
メモリセルは、データ線D0〜D7それぞれに対応付けられて8個のメモリブロック100−0〜100−7に分割される。8ビット単位のデータの1ビット目に相当するデータを記憶するm×j個のメモリセルM11−0〜Mmj−0は、メモリブロック100−0を構成する。2〜8ビット目それぞれのデータを記憶するメモリセルM11−1〜Mmj−1、…、M11−7〜Mmj−7は、1ビット目と同様に、メモリブロック100−1、…、100−7を構成する。
メモリブロック100−0において、メモリセルM11−0〜Mm1−0のドレインDは、ビット線BIT1−0に接続される。メモリセルM12−0〜Mm2−0、メモリセルM1j−0〜Mmj−0のドレインDは、メモリセルM11−0〜Mm1−0と同様に、それぞれビット線BIT2−0〜BITj−0に接続される。メモリブロック100−1〜100−7においても、メモリブロック100−0と同様に、それぞれのメモリセルM11−1〜Mmj−1、…、M11−7〜Mmj−7のドレインDは、それぞれビット線BIT1−1〜BIT1−j、…、BIT1−7〜BITj−7に接続される。ビット線BIT1−0〜BIT1−j、…、BIT1−7〜BITj−7は、スイッチ素子CG1−0〜CGj−0、…、CG1−7〜CGj−7を介してデータ線D0〜D7に接続される。
The memory cell is divided into eight memory blocks 100-0 to 100-7 in association with the data lines D0 to D7. The m × j memory cells M11-0 to Mmj-0 that store data corresponding to the first bit of 8-bit data constitute a memory block 100-0. The memory cells M11-1 to Mmj-1,..., M11-7 to Mmj-7 that store the data of the second to eighth bits are similar to the first bit in the memory blocks 100-1,. Configure.
In the memory block 100-0, the drains D of the memory cells M11-0 to Mm1-0 are connected to the bit lines BIT1-0. The drains D of the memory cells M12-0 to Mm2-0 and the memory cells M1j-0 to Mmj-0 are connected to the bit lines BIT2-0 to BITj-0, respectively, similarly to the memory cells M11-0 to Mm1-0. The Also in the memory blocks 100-1 to 100-7, similarly to the memory block 100-0, the drains D of the respective memory cells M11-1 to Mmj-1,..., M11-7 to Mmj-7 are respectively connected to the bit lines. BIT1-1 to BIT1-j,..., BIT1-7 to BITj-7. Bit lines BIT1-0 to BIT1-j,... BIT1-7 to BITj-7 are connected to data lines D0 to D7 via switch elements CG1-0 to CGj-0,... CG1-7 to CGj-7. Is done.
セレクト部2000は、メモリ制御部121sに相当するメモリ制御部600と、列デコーダ選択部601と、m個のセレクトデコーダ回路200−1〜200−mと、を含み構成される。メモリ制御部600は、アクセス制御部(図示せず)から入力される制御信号SELに応じて、データの読み出しと、データの書き込みとを切り替えて行う。セレクトデコーダ回路200−1〜200−mは、メモリ制御部600が有するセレクトアドレス処理部(図示せず)が記憶しているセレクトアドレスをデコードして、セレクト信号線SEL1〜SELmのいずれか1つのセレクト信号線を活性化する。セレクト線SEL1は、各メモリブロック100−0〜100−7に含まれるメモリセルM11−0〜M1j−0、…、M11−7〜M1j−7のコントロールゲートCGに接続され、データの読み出し又は書き込みをするメモリセルを選択する。セレクト信号線SEL2〜SELmは、セレクト信号線SEL1と同様に、各メモリブロック100−0〜100−7に含まれるメモリセルのコントロールゲートCGに接続され、データの読み出し又は書き込みをするメモリセルを選択する。
The
セレクトデコーダ回路200−1〜200−mは、それぞれアドレスデコード回路201、インバータ202、レベルシフト回路203を含み構成され、入力されるセレクトアドレスに応じたセレクト信号線SEL1〜SELmのいずれか1つを活性化させて、メモリセルのコントロールゲートCGに電圧を印加する。
本実施形態においては、nビット幅のデータをj回(j=n/8)に分けて8ビットずつ順に出力(入力)する構成にしたので、列デコーダ選択部601は、列デコーダ300−1〜300−jに列アドレスを切り替えて出力し、列デコーダ300−1〜300−jにカラム線COL1〜COLjを順に1つずつ活性化させて8ビット幅のデータをj回選択し、nビット幅のデータを出力(入力)する制御を行う。なお、列デコーダ選択部601は、メモリ制御部600がセレクトアドレスをセレクトデコーダに出力することに応じて動作する。
Each of the select decoder circuits 200-1 to 200-m includes an
In the present embodiment, the n-bit width data is divided into j times (j = n / 8) and output (input) in order of 8 bits, so that the column
列デコーダ300−1〜300−jは、それぞれ列デコーダ回路301、インバータ302、レベルシフト回路303を含み構成され、列デコーダ選択部601が出力する列アドレスをデコードして、カラム線COL1〜COLjのいずれか1つのカラム線を活性化してビット線を選択し、スイッチ素子CG1−0〜CGj−0、…、CG1−7〜CGj−7のオン/オフを切り替える。
データ入力変換回路400は、入力データDin0〜Din7が入力され、書き込み動作に応じた高電圧Vp3(5V)を、データ線D0〜D7に出力してカラム線COL1〜COLj、及び、セレクト信号線SEL1〜SELmにより選択されるメモリセルに印加する。センスアンプ500−0〜500−7は、データ線D0〜D7ごとに設けられ、セレクト信号線SEL1〜SELmにより選択されるメモリセルからカラム線COL1〜COLj、及び、データ線D0〜D7を介して入力されるデータを増幅して出力データDout0〜Dout7として出力する。全てのメモリセルM11−0〜Mmj−7のソースSは、共通接続され接地される。
Each of the column decoders 300-1 to 300-j includes a
The data
次に、本実施形態の不揮発性半導体メモリ装置100sの動作を説明する。
書き込み動作において、例えば、セレクトデコーダ回路200−1は、メモリ制御部600が出力するセレクトアドレスに応じてセレクト信号線SEL1を活性化し、列デコーダ選択部601が出力する列アドレスによりカラム線COL1を活性化する。このとき、セレクト線SEL1には、電圧Vp1(6V)が印加され、メモリセルM11−0〜M1j−0、…、M11−7〜M1j−7のコントロールゲートCGに電圧Vp1(6V)が印加される。データ入力変換回路400は、入力データDin0〜Din7に応じてデータ線D0〜D7に電圧Vp3(5V)を印加する。また、列デコーダ300−1は、カラム線COL1に電圧Vp3より高い電圧Vp2を列デコーダ300−1のレベルシフト回路303により印加し、スイッチ素子CG1−0、CG1−1、…、CG1−7をオンにすることで、データ線D0〜D7とビット線BIT1−0、BIT1−1、…、BIT1−7とを接続し、メモリセルのドレインDに電圧Vp3を印加する。
Next, the operation of the nonvolatile
In the write operation, for example, the select decoder circuit 200-1 activates the select signal line SEL1 according to the select address output from the
例えば、外部から書き込みデータDin0=Din2=Din4=Din6=「0」データ(書き込みをする)、Din1=Din3=Din5=Din7=「1」(書き込みをしない)が入力された場合、データ線D0,D2,D4,D6には、データ入力変換回路400により電圧Vp3が印加され、データ線D1,D3,D5,D7には、0Vの電圧が印加される。列デコーダ300−1によりカラム線COL1が選択されているので、ビット線BIT1−0、BIT1−2、BIT1−4、BIT1−6には電圧Vp3(5V)が印加され、ビット線BIT1−1、BIT1−3、BIT1−5、BIT1−7には、0Vの電圧が印加される。これにより、メモリセルM11−0、M11−2、M11−4、M11−6には、書き込みが行われ、メモリセルM11−1、M11−3、M11−5、M11−7には書き込みが行われない。
上述のように、セレクトアドレスに応じてメモリセルが選択され、選択されたメモリセルにデータが記憶される。
For example, when write data Din0 = Din2 = Din4 = Din6 = “0” data (write) and Din1 = Din3 = Din5 = Din7 = “1” (not write) are input from the outside, the data lines D0, A voltage Vp3 is applied to D2, D4, and D6 by the data
As described above, a memory cell is selected according to the select address, and data is stored in the selected memory cell.
読み出し動作は、上述のようにセレクトアドレスに応じてメモリセルが選択され、選択されたメモリセルに流れる電流をセンスアンプ500−0〜500−7が検出し、検出した電流を増幅してデータを検出して「0」又は「1」に対応する電圧を出力データDout0〜Dout7として出力する。このとき、メモリセルが消去状態(「1」;オン)であればメモリセルに電流が流れ、選択されたメモリセルが書き込み状態(「0」;オフ)であればメモリセルに電流が流れない。
上述のように、メモリ素子30を用いて構成された不揮発性半導体メモリ装置100sは、構成され、データの書き込み及び読み出しを行うことができる。
In the read operation, a memory cell is selected according to the select address as described above, the sense amplifiers 500-0 to 500-7 detect the current flowing through the selected memory cell, and the detected current is amplified to obtain data. The voltage corresponding to “0” or “1” is detected and output as output data Dout0 to Dout7. At this time, if the memory cell is in the erased state (“1”; on), a current flows through the memory cell, and if the selected memory cell is in the written state (“0”; off), no current flows through the memory cell. .
As described above, the non-volatile
(第5実施形態)
図12は、第5実施形態におけるメモリ素子30を用いたマトリックスアレイ(メモリアレイ)を有するMTPとしての図5に示した第3実施形態の不揮発性半導体メモリ装置300sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置300sは、図11に示した第4実施形態が1個のnビット幅のデータ(実施例ではn=8)をm回書き換え可能なOTPであるのに対して、k個のnビット幅のデータそれぞれをm回書き換え可能なOTPである。
不揮発性半導体メモリ装置300sは、不揮発性半導体メモリ装置100sと比べ、k個の行デコーダ700−1〜700−kと、k個のセレクト部2000−1〜2000−kと、k×8個のメモリブロック100−10〜100−k0、…、100−17〜100−k7を有する点が異なり、メモリブロック100−10〜100〜k0、…、100−17〜100−k7と、セレクト部2000−1〜2000−kと、列デコーダ300−1〜300−jと、データ入力変換回路400と、センスアンプ500−0〜500−7と、行デコーダ700−1〜700−kとを備える。不揮発性半導体メモリ装置100sと同じ構成については、対応する構成と同じ符号(300−1〜300−j、400、500−0〜500−7)を付して、その説明を省略する。
(Fifth embodiment)
FIG. 12 is a schematic block diagram showing a configuration of the nonvolatile
Compared with the non-volatile
行デコーダ700−1〜700−kそれぞれは、セレクト部2000−1〜2000−kが対応付けられて接続される。セレクト部2000−1〜2000−kは、同じ構成を有しており、図11に示した第4実施形態のセレクト部2000と同じ構成である。
また、行デコーダ700−1〜700−kは、外部から入力される行アドレスにより、行デコーダ700−1〜700−kのうち1つが活性化され、活性化された行デコーダに対応したセレクトデコーダとメモリブロックとを選択して、第4実施形態で説明した動作(書き込み、及び、読み出し)を選択したメモリブロックに対して行わせる。不揮発性半導体メモリ装置300sは、行デコーダ700−1〜700−kを備えることにより、nビット幅のk個のデータを選択して、k個のデータに対して読み出し及び書き込みを行うことができる。これにより、不揮発性半導体メモリ装置300sは、異なるk個のデータを記憶することができ複数のデータが要求される擬似MTPに用いることが可能となる。
Each of the row decoders 700-1 to 700-k is connected in association with select units 2000-1 to 2000-k. The selection units 2000-1 to 2000-k have the same configuration and the same configuration as the
The row decoders 700-1 to 700-k are activated by one of the row decoders 700-1 to 700-k according to a row address inputted from the outside, and a select decoder corresponding to the activated row decoder. And the memory block are selected, and the operations (write and read) described in the fourth embodiment are performed on the selected memory block. The nonvolatile
(第6実施形態)
図13は、第6実施形態における不揮発性半導体メモリ装置101sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置101sは、第4実施形態の不揮発性半導体メモリ装置100sが有するメモリ素子30それぞれをOTPとしてではなく、MTPとして使用する構成が特徴である。メモリ素子30をMTPとして使用するために、不揮発性半導体メモリ装置101sは、メモリ素子30のソースSに消去動作用の電圧を印加する消去制御回路800を備えること以外、図11に示した第4実施形態の不揮発性半導体メモリ装置100sと同じ構成であり、対応する構成には同じ符号を付して、その説明を省略する。
(Sixth embodiment)
FIG. 13 is a schematic block diagram showing the configuration of the nonvolatile
消去制御回路800は、レベルシフト回路により構成され、不揮発性半導体メモリ装置101sが有する全てのメモリ素子30のソースSと接続され、消去動作に用いられる電圧Vp4をメモリ素子30のソースSに印加する。消去回路800は、書き込み、書き戻し、及び、消去の動作の場合、接地電位である0Vをメモリ素子30のソースSに印加し、消去動作の場合、電圧Vp4(2V)をメモリ素子30のソースSに印加する。この印加する電位の切り替えは、外部から入力される非消去信号EBにより切り替えられる。ここで、不揮発性半導体メモリ装置301sにおける、書き込み、消去、第1の書き戻し、読み出し、及び、第2の書き戻しそれぞれの動作によりメモリセル(メモリ素子30)に印加される電圧は、図7に示す電圧である。
The erase
この構成により、不揮発性半導体メモリ装置101sは、OTPである複数のメモリ素子30を切り替えて使用する擬似MTPとして用いるだけでなく、OTPである複数のメモリ素子30をMTPとして用いることができる。このとき、OTPであるメモリ素子30の記憶するデータを正しく保持できるか否かの信頼性に応じて、メモリ素子30に記憶するデータを数回書き換えた後に、セレクトアドレスを更新して、異なるメモリ素子30を用いてデータの読み出し及び書き込みを行うことができる。
あるいは、擬似MTPとして、SEL1〜SELmまでを全て使い切った後に、全ビットを消去して、再度、擬似MTPとしてSEL1から使用することも可能である。さらには、出荷時のテスト工程で、メモリセルに対して書き込みテストを行った後に、消去動作を行い出荷することにより、高信頼性の擬似MTPを提供することが可能となる。なお、図11の第4実施形態の不揮発性半導体メモリ装置100sは、不揮発性半導体メモリ装置101sにおいて、接地電位のみをメモリ素子30のソースに印加する消去回路800を備えた構成ともいえる。
With this configuration, the non-volatile
Alternatively, after all of SEL1 to SELm are used up as pseudo MTP, all bits can be erased and used again from SEL1 as pseudo MTP. Furthermore, in a test process at the time of shipment, a write test is performed on the memory cell, and then an erase operation is performed before shipment. Thus, a highly reliable pseudo MTP can be provided. Note that the nonvolatile
(第7実施形態)
図14は、第7実施形態における不揮発性半導体メモリ装置301sの構成を示す概略ブロック図である。不揮発性半導体メモリ装置301sは、第6実施形態の不揮発性半導体メモリ装置101s(図13)と同様に、第5実施形態の不揮発性半導体メモリ装置300sが有するメモリ素子30それぞれをOTPとしてではなく、MTPとして使用する構成が特徴である。メモリ素子30をMTPとして使用するために、不揮発性半導体メモリ装置301sは、メモリ素子30のソースSに消去動作用の電圧を印加する消去制御回路800−1〜800−kを備えること以外、図12に示した第5実施形態の不揮発性半導体メモリ装置300sと同じ構成であり、対応する構成には同じ符号を付して、その説明を省略する。
(Seventh embodiment)
FIG. 14 is a schematic block diagram showing the configuration of the nonvolatile
消去制御回路800−1〜800−kは、レベルシフト回路により構成され、行デコーダ700−1〜700−kそれぞれに対応して設けられ、行デコーダ700−1〜700−kそれぞれに対応して接続されるメモリブロック100−10〜100−k7それぞれに含まれるメモリ素子30のソースSに共通接続される。消去制御回路800−1〜800−kは、同じ構成を有し、それぞれには、メモリ素子30のソースSに印加する電位を切り替える非消去信号EB1〜EBkが入力される。ここで、不揮発性半導体メモリ装置301sにおける、書き込み、消去、第1の書き戻し、読み出し、及び、第2の書き戻しそれぞれの動作によりメモリセル(メモリ素子30)に印加される電圧は、図7に示す電圧である。
Erase control circuits 800-1 to 800-k are constituted by level shift circuits, are provided corresponding to the respective row decoders 700-1 to 700-k, and correspond to the respective row decoders 700-1 to 700-k. Commonly connected to the source S of the
この構成により、不揮発性半導体メモリ装置301sは、OTPである複数のメモリ素子30を切り替えて使用する擬似MTPとして用いるだけでなく、OTPである複数のメモリ素子30をMTPとして用いることができる。このとき、OTPであるメモリ素子30の記憶するデータを正しく保持できるか否かの信頼性に応じて、メモリ素子30を切り替えて用いることができる。
なお、図12の第5実施形態の不揮発性半導体メモリ装置300sは、不揮発性半導体メモリ装置301sにおいて、接地電位のみをメモリ素子30に印加する消去回路800を備えた構成ともいえる。
With this configuration, the non-volatile
It can be said that the nonvolatile
(第6実施形態及び第7実施形態の変形例)
図15は、図13に示した第6実施形態の不揮発性半導体メモリ装置101sの変形例である不揮発性半導体メモリ装置102sの構成を示す概略ブロック図である。図16は、図14に示した第7実施形態の不揮発性半導体メモリ装置301sの変形例である不揮発性半導体メモリ装置302sの構成を示す概略ブロック図である。
第6実施形態の不揮発性半導体メモリ装置101s(図13)、及び、第7実施形態の不揮発性半導体メモリ装置301s(図14)では、セレクト部2000内に列デコーダ選択部601を設けて、列デコーダ選択部601が列アドレスを列デコーダ300−1〜300−jに出力する構成としたが、図15に示す不揮発性半導体メモリ装置102s、及び、図16に示す不揮発性半導体メモリ装置302sのように、列デコーダ選択部601を設けずに外部から入力される列アドレスを列デコーダ300−1〜300jに出力する構成としてもよい。このようにすれば、任意の列アドレスを入力して、読み出すデータを記憶するメモリセル、又は、データを書き込み記憶させるメモリセルを選択することができる。
(Modification of 6th Embodiment and 7th Embodiment)
FIG. 15 is a schematic block diagram showing a configuration of a nonvolatile
In the nonvolatile
(第8実施形態)
図17は、第8実施形態として、上述の第4実施形態から第7実施形態におけるメモリ素子30によるメモリブロック100−0の構成例を示したレイアウト図である。
メモリブロック100−0において、メモリ素子30であるメモリセルM11、…、Mmjは、行方向及び列方向にマトリックス状に配置される。
また、メモリセルM11、…、Mmjそれぞれは、図の上下方向(列方向、トランジスタ形成領域の直列方向)に隣接するメモリセルと、互いに直列方向に対して対称に配置され、直列方向に隣接するメモリセルの一方と、n型拡散層7、コンタクト11及びメタル配線19を共用し、直列方向に隣接する他方のメモリセルと、n型拡散層5及びコンタクト10を共用する。
(Eighth embodiment)
FIG. 17 is a layout diagram showing a configuration example of the memory block 100-0 by the
In the memory block 100-0, the memory cells M11,..., Mmj which are the
Further, each of the memory cells M11,..., Mmj is arranged symmetrically with respect to the memory cell adjacent in the vertical direction (column direction, serial direction of the transistor formation region) in the figure and adjacent to the serial direction. The n-
更に、メモリセルM11、…、Mmjそれぞれは、図の左右方向(行方向、トランジスタ形成領域の直列方向に対して水平方向)に隣接するメモリセルと、互いに水平方向に対して対称に配置され、水平方向に対して隣接するメモリセルの一方と、n型拡散層17及びコンタクト18を共用し、互いのn型ウエルの間に境界を設けることなく接続して配置される。
また、メモリセルM11、…、Mmjの行方向を同じにするメモリセルは、コントロールゲート線(SEL1、SEL2、SEL3、SEL4)であるメタル配線19を共用し、ソース線(S1、S2)であるメタル配線13を共用する。更に、メモリセルM11、…、Mmjの列方向を同じにするメモリセルは、ビット線(BIT1、BIT2、BIT3)であるメタル配線12を共有する。
Further, each of the memory cells M11,..., Mmj is arranged symmetrically with respect to the horizontal direction with respect to the memory cells adjacent in the horizontal direction (row direction, horizontal direction with respect to the series direction of the transistor formation region) in the figure. The n-
Further, the memory cells having the same row direction of the memory cells M11,..., Mmj share the
このようにして、メモリセルM11、…、Mmjを配置することで配置面積を削減することが可能となる。
なお、他のメモリブロック100−1〜100−7、100−10〜100−k7についても、メモリブロック100−0と同様に、メモリ素子30が配置される。
In this manner, the arrangement area can be reduced by arranging the memory cells M11,..., Mmj.
Note that the
(第9実施形態)
第9実施形態として、上述の第6実施形態の不揮発性半導体メモリ装置101sが内部あるいは外部に閾値検証回路を有する不揮発性半導体メモリ装置101sにおける、メモリ素子30に対する消去動作及び第1の書き戻し動作の2通りの検証シーケンスについて説明する。図18は、第9実施形態として、不揮発性半導体メモリ装置101sが有するメモリ素子30の消去動作及び書き戻し動作に対する検証シーケンスのフローチャートである。なお、閾値検証回路(不図示)は、以下の動作を制御する。
(Ninth embodiment)
As the ninth embodiment, the erasing operation and the first write-back operation for the
まず、消去動作において、列デコーダ300−1〜300−jは、メモリ制御部600が出力するセレクトアドレスに応じたカラム線を選択する。データ入力変換回路400は、データ線D0〜D7を介して、選択されたメモリ素子30のドレインDに電圧Vp3(8V)を印加する。また、セレクト部2000において、メモリ制御部600が出力するセレクトアドレスに応じたセレクト線を活性化してメモリ素子30のコントロールゲートCGに0Vの電圧を印加する。消去制御回路800は、メモリ素子30のソースが共通接続されたソース線Sに電圧Vp4(2V)を印加する。これにより、選択されたメモリ素子30のそれぞれの端子には、消去状態の電圧が印加され消去が行われる(ステップS101)。
First, in the erase operation, the column decoders 300-1 to 300-j select a column line corresponding to a select address output from the
ステップS101における消去動作により、閾値検証回路は、正しく消去が行われたか否かの確認として閾値電圧が初期状態の閾値電圧である1Vより高いか否かを判定する(ステップS102)。
ステップS102において、閾値電圧が初期状態の閾値電圧以上の場合(ステップS102:Yes)、閾値検証回路は、ステップS101における消去回数Nを「1」カウントアップし、消去回数Nが100回以下か否かを判定する(ステップS103)。
なお、消去回数Nは、当該シーケンス開始時において「0」に初期化される。
By the erasing operation in step S101, the threshold verification circuit determines whether or not the threshold voltage is higher than the initial threshold voltage of 1 V as confirmation of whether or not the erasure has been correctly performed (step S102).
In step S102, when the threshold voltage is equal to or higher than the threshold voltage in the initial state (step S102: Yes), the threshold verification circuit increments the erase count N in step S101 by “1”, and whether the erase count N is 100 or less. Is determined (step S103).
The erase count N is initialized to “0” at the start of the sequence.
消去回数が100回以下の場合(ステップS103;N≦100)、閾値検証回路は、ステップS101を実行する制御を行う。
一方、一方消去回数が100回を越える場合(ステップS103;N>100)、閾値検証回路は、テスト対象であるメモリ素子30が、消去が正しく行えなかったとして不良判定を行い外部に通知する(ステップS108)。
また、ステップS102において、閾値電圧が初期状態の閾値電圧未満の場合(ステップS102;No)、閾値検証回路は、メモリ素子30の閾値電圧が0.5V以上か否かを判定する(ステップS104)。
なお、ステップS104における判定は非選択状態において、コントロールゲートCGに印加する電圧(0V)に対してメモリ素子30がオフ状態であるためのマージンがあるか否かを判定するステップである。
When the number of erases is 100 or less (step S103; N ≦ 100), the threshold value verification circuit performs control to execute step S101.
On the other hand, if the number of erases exceeds 100 (step S103; N> 100), the threshold verification circuit determines that the
In step S102, when the threshold voltage is lower than the threshold voltage in the initial state (step S102; No), the threshold verification circuit determines whether or not the threshold voltage of the
The determination in step S104 is a step of determining whether or not there is a margin for the
ステップS104において、閾値電圧が0.5V未満の場合(ステップS104;No)、閾値検証回路は、データ入力変換回路400が、データ線D0〜D7を介して、選択されたメモリ素子30のドレインDに電圧Vp3(8V)を印加し、セレクト部2000において、メモリ制御部600が出力するセレクトアドレスに応じたメモリ素子30のコントロールゲートCGに1Vの電圧を印加し、消去制御回路800が、メモリ素子30のソースが共通接続されたソース線Sに電圧Vp4(0V)を印加する制御を行う。これにより、検証対象のメモリ素子30が有するそれぞれの端子には、第1の書き戻し動作に対応する電圧が100msの間印加され、書き戻しが行われる(ステップS105)。
閾値検証回路は、ステップS105における書き戻し回数をカウントするMを「1」カウントアップし、書き戻し回数が10回以下であるか否かを判定する(ステップS106)。
In step S104, when the threshold voltage is less than 0.5 V (step S104; No), the threshold verification circuit uses the data
The threshold verification circuit increments M, which counts the number of write-backs in step S105, by “1”, and determines whether the number of write-backs is 10 or less (step S106).
ステップS106において、書き戻し回数が10回以下の場合(ステップS106;M≦10)、閾値検証回路は、再度ステップS104を実行する制御をし、メモリ素子30の閾値電圧を判定する。
一方、ステップS106において書き戻し回数が10回を越える場合(ステップS106;M>10)、閾値検証回路は、テスト対象であるメモリ素子30が、消去が正しく行えなかったとして不良判定を行い外部に通知する(ステップS108)。
なお、書き戻し回数をカウントするMは、当該シーケンス開始時において「0」に初期化される。
ステップS104において、閾値電圧が0.5V以上の場合(ステップS104;Yes)、閾値検証回路は、メモリ素子30が正しく消去動作を行えるとして外部に通知する(ステップS107)。
以上の処理により、閾値検証回路は、メモリ素子30が正しく動作することを検証することができる。
In step S106, when the number of write-back times is 10 or less (step S106; M ≦ 10), the threshold verification circuit performs control to execute step S104 again, and determines the threshold voltage of the
On the other hand, if the number of write-back times exceeds 10 in step S106 (step S106; M> 10), the threshold verification circuit determines that the
Note that M for counting the number of write-backs is initialized to “0” at the start of the sequence.
In step S104, when the threshold voltage is 0.5 V or more (step S104; Yes), the threshold verification circuit notifies the outside that the
Through the above processing, the threshold verification circuit can verify that the
次に、異なる検証シーケンスとして、図19は、本実施形態の不揮発性半導体メモリ装置101sが有するメモリ素子30の消去動作及び書き戻し動作に対する検証シーケンスのフローチャートである。
まず、消去動作において、列デコーダ300−1〜300−jは、列デコーダ選択部601が出力する列アドレスに応じたカラム線を選択する。データ入力変換回路400は、データ線D0〜D7を介して、選択されたメモリ素子30のドレインDに電圧Vp3(8V)を印加する。また、セレクト部2000において、メモリ制御部600が出力するセレクトアドレスに応じたセレクト線を活性化してメモリ素子30のコントロールゲートCGに0Vの電圧を印加する。閾値検証回路は、データ入力変換回路400、セレクト部2000、及び、消去制御回路800が上述の電圧を印加する制御を行い、選択されたメモリ素子30に10msの間電圧を印加して消去を行う(ステップS201)。
Next, as a different verification sequence, FIG. 19 is a flowchart of the verification sequence for the erase operation and the write back operation of the
First, in the erase operation, the column decoders 300-1 to 300-j select a column line corresponding to the column address output by the column
ステップS201における消去動作により、閾値検証回路は、正しく消去が行われたか否かの確認として閾値電圧が初期状態の閾値電圧である1Vより高いか否かを判定する(ステップS202)。
ステップS202において、閾値電圧が初期状態の閾値電圧以上の場合(ステップS202:Yes)、閾値検証回路は、ステップS201における消去回数Nを「1」カウントアップし、消去回数Nが1000回以下か否かを判定する(ステップS103)。
なお、消去回数Nは、当該シーケンス開始時において「0」に初期化される。
By the erasing operation in step S201, the threshold verification circuit determines whether or not the threshold voltage is higher than the initial threshold voltage of 1 V as a confirmation as to whether or not the erasure has been correctly performed (step S202).
In step S202, when the threshold voltage is equal to or higher than the threshold voltage in the initial state (step S202: Yes), the threshold verification circuit increments the number of erasures N in step S201 by “1”, and whether the number of erasures N is 1000 or less. Is determined (step S103).
The erase count N is initialized to “0” at the start of the sequence.
消去回数が1000回以下の場合(ステップS203;N≦1000)、閾値検証回路は、ステップS201を実行する制御を行う。
一方、消去回数が1000回を越える場合(ステップS203;N>1000)、閾値検証回路は、テスト対象であるメモリ素子30が、消去が正しく行えなかったとして不良判定を行い外部に通知する(ステップS208)。
また、ステップS202において、閾値電圧が初期状態の閾値電圧未満の場合(ステップS202;No)、閾値検証回路は、メモリ素子30の閾値電圧が0.5V以上か否かを判定する(ステップS204)。
なお、ステップS204における判定は、非選択状態において、コントロールゲートCGに印加する電圧(0V)に対してメモリ素子30がオフ状態であるためのマージンがあるか否かを判定するステップである。
When the erase count is 1000 times or less (step S203; N ≦ 1000), the threshold value verification circuit performs control to execute step S201.
On the other hand, when the number of erases exceeds 1000 (step S203; N> 1000), the threshold verification circuit determines that the
In step S202, when the threshold voltage is lower than the threshold voltage in the initial state (step S202; No), the threshold verification circuit determines whether or not the threshold voltage of the
Note that the determination in step S204 is a step of determining whether or not there is a margin for the
ステップS204において、閾値電圧が0.5V未満の場合(ステップS204;No)、閾値検証回路は、データ入力変換回路400が、データ線D0〜D7を介して、選択されたメモリ素子30のドレインDに電圧Vp3(8V)を印加し、セレクト部2000が、メモリ制御部600が出力するセレクトアドレスに応じたメモリ素子30のコントロールゲートCGに(1+0.5M)Vの電圧を印加し、消去制御回路800が、メモリ素子30のソースが共通接続されたソース線Sに電圧Vp4(0V)を印加する制御を行う。これにより、検証対象のメモリ素子30が有するそれぞれの端子には、第1の書き戻し動作に対応する電圧が1msの間印加され、書き戻しが行われる(ステップS205)。
ここで、Mは、書き戻し回数のカウント値であり、書き戻し動作(ステップS205)を行うごとに、セレクト部2000は、コントロールゲートCGに印加する電圧を高くして、書き戻し動作を行う。
閾値検証回路は、ステップS205における書き戻し回数をカウントするMを「1」カウントアップし、書き戻し回数が5回以下であるか否かを判定する(ステップS206)。
In step S204, when the threshold voltage is less than 0.5 V (step S204; No), the threshold verification circuit uses the drain D of the selected
Here, M is a count value of the number of write-back times, and each time the write-back operation (step S205) is performed, the
The threshold verification circuit increments M, which counts the number of write-backs in step S205, by “1”, and determines whether the number of write-backs is 5 or less (step S206).
ステップS206において、書き戻し回数が5回以下の場合(ステップS206;N≦5)、閾値検証回路は、再度ステップS204を実行する制御をし、メモリ素子30の閾値電圧を判定する。
一方、ステップS206において書き戻し回数が5回を越える場合(ステップS206;N>5)、閾値検証回路は、テスト対象であるメモリ素子30が、消去が正しく行えなかったとして不良判定を行い外部に通知する(ステップS208)。
ステップS204において、閾値電圧が0.5V以上の場合(ステップS204;Yes)、閾値検証回路は、メモリ素子30が正しく消去動作を行えるとして外部に通知する(ステップS207)。
In step S206, when the number of write-back times is 5 or less (step S206; N ≦ 5), the threshold value verification circuit performs control to execute step S204 again, and determines the threshold voltage of the
On the other hand, when the number of write-backs exceeds 5 in step S206 (step S206; N> 5), the threshold verification circuit determines that the
In step S204, when the threshold voltage is 0.5 V or higher (step S204; Yes), the threshold verification circuit notifies the outside that the
以上の処理により、閾値検証回路は、メモリ素子30が正しく動作することを検証することができる。当該シーケンスは、図18の検証シーケンスに比べ、書き戻し動作の時間を長く設定することにより、過消去により閾値電圧が負の電圧になり常にオン状態となる不良を防ぐ動作を行うことで、不良発生を削減することができる。
なお、上述の2つの検証シーケンスは、図14に図示する第7実施形態の不揮発性半導体メモリ装置301sにおいても同様に行われる。
また、図18および図19のシーケンスは、組み合わせても良い。特に、ステップS105、ステップS205は、組み合わせて最適化することも可能である。
Through the above processing, the threshold verification circuit can verify that the
The two verification sequences described above are similarly performed in the nonvolatile
Further, the sequences of FIGS. 18 and 19 may be combined. In particular, step S105 and step S205 can be combined and optimized.
上述の図18及び図19で行った検証シーケンスは、本実施形態の不揮発性半導体メモリ装置が行うものであるが、テスト装置などを使って、閾値検証回路及び消去制御回路を備えず、メモリ素子30をOTPとして用いる不揮発性半導体メモリ装置100s、200sに対しても行うことができる。これにより、メモリ素子30の信頼性を十分に保証した不揮発性半導体メモリ装置100s、200sの製品を出荷することができる。また、上述のシーケンスを処理する閾値検証回路と、消去制御回路800とを備える不揮発性半導体メモリ装置101s、301sは、回路規模が大きくなり製造コストが高くなるため、数回程度の書き換えを要するシステムなどには、メモリ素子30をOTPとして用い、擬似MTPを実現する不揮発性半導体メモリ装置100s、200sが好適である。
また、不揮発性半導体メモリ装置100s、200sは、アンチヒューズ型のCMOSプロセスを用いたOTP用のメモリ素子と異なり、キャパシタを形成する酸化膜に高電圧を印加して非可逆的な破壊を用いないので、上述のような閾値の検証を行うことができ、製品の信頼性を向上させることが可能である。
The verification sequence performed in FIG. 18 and FIG. 19 described above is performed by the nonvolatile semiconductor memory device of the present embodiment, but using a test device or the like, the threshold verification circuit and the erase control circuit are not provided. This can also be performed for the non-volatile
Further, unlike the OTP memory device using the antifuse type CMOS process, the nonvolatile
100s、300s、101s、301s…不揮発性半導体メモリ装置
11s…アクセス制御部、12s、12s−1、12s−k…MTPブロック部
13s…ライトアンプ部、14s…センスアンプ部
15s…データ入出力部、16s…入出力端子
121s…メモリ制御部、122s…ライトアンプ部、
123s…セレクトアドレス処理部
1231s…セレクトアドレス出力部、1232s…セレクトアドレス記憶部
2231s…セレクトアドレス出力部、2232s…セレクトアドレス記憶部
124s…セレクトデコーダ、125s…データ記憶部
126s、126s−1、126s−8、126s−m…OTPアレイ
31s…アクセス制御部、32s…行デコーダ
33s…データ記憶部
1…p型半導体基板、2…n型ウエル、4…チャネル領域
5、7、17…n型拡散層、15…p型拡散層、9…ポリシリコン
10、11、16、18…コンタクト
12、13、19…メタル配線
30…メモリ素子
100−0、100−1、100−7、100−10…メモリブロック
200−1、200−m…セレクトデコーダ回路
2000、2000−1、2000−k…セレクト部
300−1、300−j…列デコーダ、400…データ入力変換回路
500−0、500−7…センスアンプ、600…メモリ制御部
601…列デコーダ選択部
700−1、700−k…行デコーダ
100s, 300s, 101s, 301s ... Nonvolatile
123s ... select address processing unit 1231s ... select address output unit, 1232s ... select
Claims (18)
前記m個の記憶素子群のうちいずれか1つを選択するセレクトアドレスを記憶するセレクトアドレス記憶部と、
を備え、
前記データ記憶部に記憶されているデータを読み出す場合、前記セレクトアドレス記憶部に記憶されている前記セレクトアドレスにより選択された前記記憶素子群に記憶されているデータを出力し、
前記データ記憶部にデータを書き込む場合、前記セレクトアドレス記憶部に記憶されている前記セレクトアドレスに応じて該セレクトアドレスを更新し、前記m個の記憶素子群のうちデータが書き込まれていない前記記憶素子を選択して、該記憶素子群にデータを記憶させる
ことを特徴とする不揮発性半導体メモリ装置。 A data storage unit having m (an integer of m> 1) storage element groups for storing data of a plurality of bit widths;
A select address storage unit for storing a select address for selecting any one of the m storage element groups;
With
When reading the data stored in the data storage unit, the data stored in the storage element group selected by the select address stored in the select address storage unit is output,
When writing data to the data storage unit, the select address is updated according to the select address stored in the select address storage unit, and the memory in which no data is written among the m storage element groups A non-volatile semiconductor memory device, wherein an element is selected and data is stored in the memory element group.
少なくともmビット幅のデータを記憶し、該mビットそれぞれが、前記m個の記憶素子それぞれに対応し、前記記憶素子それぞれにデータが書き込まれたか否かを記憶する
ことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 The select address is
The data of at least m bits is stored, and each of the m bits corresponds to each of the m storage elements, and stores whether or not data has been written to each of the storage elements. A nonvolatile semiconductor memory device according to claim 1.
前記データ記憶部にデータを書き込む度に下位のビットから順に、前記記憶素子にデータが書き込まれたことを示す情報が書き込まれる
ことを特徴とする請求項2に記載の不揮発性半導体メモリ装置。 The select address is
3. The nonvolatile semiconductor memory device according to claim 2, wherein information indicating that data has been written to the storage element is written in order from a lower bit every time data is written to the data storage unit.
p型半導体基板上に形成されるMOSトランジスタであり、
ドレインを形成する第1のn型拡散層と、チャネル領域と、ソースを形成する第2のn型拡散層とが順に直列方向に配置されたトランジスタ形成領域と、
前記第1のn型拡散層とコンタクトを介して接続され、前記直列方向に配置される第1のメタル配線と、
前記第2のn型拡散層とコンタクトを介して接続され、前記直列方向と直交する水平方向に配置される第2のメタル配線と、
前記トランジスタ形成領域と前記水平方向に一定間隔をあけて配置されるn型ウエルと、
前記n型ウエル上に形成される第3のn型拡散層と、
前記n型ウエル上に形成される第1のp型拡散層と、
前記第3のn型拡散層と前記第1のp型拡散層それぞれとコンタクトを介して接続され、前記水平方向に配置されたコントロールゲートを形成する第3のメタル配線と、
前記第3のメタル配線と平行に、かつ、前記n型ウエル、前記第1のp型拡散層及び前記チャネル領域の一部を覆うように配置されたポリシリコンと
を有することを特徴とする請求項1から請求項3のいずれか1項に記載の不揮発性半導体メモリ装置。 Each of the m memory element groups and the plurality of 1-bit width memory elements constituting the m-bit width memory element are:
a MOS transistor formed on a p-type semiconductor substrate;
A transistor forming region in which a first n-type diffusion layer that forms a drain, a channel region, and a second n-type diffusion layer that forms a source are arranged in series,
A first metal wiring connected to the first n-type diffusion layer via a contact and disposed in the series direction;
A second metal wiring connected to the second n-type diffusion layer through a contact and disposed in a horizontal direction orthogonal to the series direction;
An n-type well disposed at a constant interval in the horizontal direction with the transistor formation region;
A third n-type diffusion layer formed on the n-type well;
A first p-type diffusion layer formed on the n-type well;
A third metal wiring that is connected to each of the third n-type diffusion layer and the first p-type diffusion layer via a contact, and forms a control gate disposed in the horizontal direction;
And a polysilicon arranged in parallel with the third metal wiring and covering the n-type well, the first p-type diffusion layer, and a part of the channel region. The nonvolatile semiconductor memory device according to any one of claims 1 to 3.
前記ドレインに第1の電圧を印加し、前記コントロールゲートに前記第1の電圧より高い第2の電圧を印加し、前記ソースに接地電位を印加することで、前記ドレイン近傍に空乏層を形成すると共にホットエレクトロンを発生させ、前記ホットエレクトロンをフローティングゲートを形成する前記ポリシリコンに注入して閾値電圧を高く変化させ、
前記メモリ素子からデータを読み出す場合、
前記ドレインに第3の電圧を印加し、前記コントロールゲートに前記第3の電圧より低く、前記メモリ素子の書き込みを行う前の初期状態の閾値より高い電圧を印加し、前記ソースに接地電位を印加して、前記ドレインと前記ソースとの間に電流が流れるか否かによりデータを読み出す
ことを特徴とする請求項4に記載の不揮発性半導体メモリ装置。 When writing data to the memory element,
A depletion layer is formed in the vicinity of the drain by applying a first voltage to the drain, applying a second voltage higher than the first voltage to the control gate, and applying a ground potential to the source. And generating hot electrons, injecting the hot electrons into the polysilicon forming the floating gate to change the threshold voltage high,
When reading data from the memory element,
A third voltage is applied to the drain, a voltage lower than the third voltage and higher than an initial threshold value before writing to the memory element is applied to the control gate, and a ground potential is applied to the source The nonvolatile semiconductor memory device according to claim 4, wherein data is read based on whether or not a current flows between the drain and the source.
前記複数のメモリ素子がマトリックス状に配置され、
前記配置されたメモリ素子それぞれは、行方向に隣接するメモリ素子と行方向に対して対称に配置され、かつ、列方向に隣接するメモリ素子と列方向に対して対称に配置され、
前記複数のメモリ素子それぞれは、
前記行方向に対して隣接する一方の前記メモリ素子と前記第4のn型拡散層を共用し、
前記列方向に対して隣接する一方の前記メモリ素子と前記第1のn型拡散層を共用し、前記列方向に対して隣接する他方の前記メモリ素子と前記第2のn型拡散層及び前記第2のメタル配線を共用し、
同一の行方向に配置される前記メモリ素子は、前記第2のメタル配線と、前記3のメタル配線とを共用し、
同一の列方向に配置される前記メモリ素子は、前記第1のメタル配線を共用する
ことを特徴とする請求項4又は請求項5に記載の不揮発性半導体メモリ装置。 The data storage unit
The plurality of memory elements are arranged in a matrix;
Each of the arranged memory elements is arranged symmetrically with respect to the memory element adjacent in the row direction with respect to the row direction, and symmetrically arranged with respect to the memory element adjacent in the column direction with respect to the column direction,
Each of the plurality of memory elements includes
Sharing one of the memory elements adjacent to the row direction and the fourth n-type diffusion layer;
One memory element adjacent to the column direction shares the first n-type diffusion layer, the other memory element adjacent to the column direction, the second n-type diffusion layer, and the Share the second metal wiring,
The memory elements arranged in the same row direction share the second metal wiring and the third metal wiring,
The nonvolatile semiconductor memory device according to claim 4, wherein the memory elements arranged in the same column direction share the first metal wiring.
各ビットが前記m個の記憶素子群のそれぞれに対応し、少なくともmビット幅のセレクトアドレスを記憶するメモリ制御部と、
前記メモリ制御部に記憶されている前記セレクトアドレスをデコードして、前記データ記憶部が有する前記m個の記憶素子群から1つの記憶素子群を選択するセレクトデコーダと、
前記セレクトデコーダにより選択された前記記憶素子群から出力された前記複数ビット幅のデータを増幅して、データ入出力部を介して入出力端子に出力するセンスアンプ部と、
前記データ入出力部を介して前記入出力端子から入力される前記複数ビット幅のデータを増幅して、前記セレクトデコーダにより選択された前記記憶素子群に書き込み記憶させる第1のライトアンプ部と、
外部から読み出し命令が入力されると、前記セレクトデコーダにより選択された前記記憶素子群に記憶されている前記複数ビット幅のデータを前記センスアンプ部及び前記データ入出力部を介して入出力端子から出力する制御をし、外部から書き込み命令が入力されると、前記入出力端子から入力される前記複数ビット幅のデータを前記データ入出力部及び前記第1のライトアンプ部を介して前記セレクトデコーダにより選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、を備える
ことを特徴とする不揮発性半導体メモリ装置。 A data storage unit having m (an integer satisfying m> 1) storage element groups for storing data of a plurality of bit widths;
A memory control unit for storing a select address of at least m bits wide, each bit corresponding to each of the m storage element groups;
A select decoder that decodes the select address stored in the memory control unit and selects one storage element group from the m storage element groups of the data storage unit;
A sense amplifier unit that amplifies the data having a plurality of bits output from the storage element group selected by the select decoder and outputs the amplified data to an input / output terminal via a data input / output unit;
A first write amplifier unit that amplifies the data having a plurality of bit widths input from the input / output terminal via the data input / output unit, and writes and stores the data in the storage element group selected by the select decoder;
When a read command is input from the outside, the data of the plurality of bits stored in the storage element group selected by the select decoder is input from the input / output terminal via the sense amplifier unit and the data input / output unit. When a write command is input from the outside, the select decoder receives the data having a plurality of bit widths input from the input / output terminal via the data input / output unit and the first write amplifier unit. And an access control unit that performs control to be stored in the storage element group selected by the non-volatile semiconductor memory device.
前記記憶素子にデータがまだ書き込まれていないことを「0」と「1」とのいずれか一方により示し、前記記憶素子にデータが書き込まれたことを「0」と「1」とのいずれか他方により示す
ことを特徴とする請求項7に記載の不揮発性半導体メモリ装置。 Data is written in the order of the memory element group corresponding to the least significant bit from the memory element group corresponding to the most significant bit of the select address, or the data corresponding to the least significant bit of the select address. Write data in the order of the storage element group corresponding to the most significant bit from the storage element group,
Either “0” or “1” indicates that data has not yet been written to the storage element, and either “0” or “1” indicates that data has been written to the storage element. The non-volatile semiconductor memory device according to claim 7, which is indicated by the other.
前記アクセス制御部は、
前記メモリ制御部が記憶している前記セレクトアドレスを更新して前記セレクトデコーダに出力し、前記セレクトデコーダが前記更新されたセレクトアドレスに応じて前記データ記憶部に含まれる前記m個の記憶素子群から1つの記憶素子群を選択し、前記第1のライトアンプ部が前記入出力端子及び前記データ入出力部を介して入力された前記複数ビット幅のデータを増幅して、前記セレクトデコーダにより選択された前記記憶素子群に出力して記憶させる制御をし、
外部から前記読み出し命令が入力されると、
前記アクセス制御部は、
前記メモリ制御部が記憶している前記セレクトアドレスを前記セレクトデコーダに出力し、前記セレクトデコーダが前記データ記憶部に含まれる前記m個の記憶素子群から1つの記憶素子群を選択し、選択された前記記憶素子群から出力されたデータを前記センスアンプ部及び前記データ入出力部とを介して前記入出力端子に出力する制御をする
ことを特徴とする請求項8に記載の不揮発性半導体メモリ装置。 When the write command is input from the outside,
The access control unit
The select address stored in the memory control unit is updated and output to the select decoder, and the select decoder includes the m storage element groups included in the data storage unit according to the updated select address. The first write amplifier unit amplifies the multi-bit width data input via the input / output terminal and the data input / output unit, and selects it by the select decoder. Control to output and store in the storage element group,
When the read command is input from the outside,
The access control unit
The select address stored in the memory control unit is output to the select decoder, and the select decoder selects one storage element group from the m storage element groups included in the data storage unit, and is selected. 9. The nonvolatile semiconductor memory according to claim 8, wherein control is performed to output data output from the storage element group to the input / output terminal via the sense amplifier unit and the data input / output unit. apparatus.
前記セレクトアドレスを記憶する複数の1ビット幅のメモリ素子と、
前記複数の1ビット幅のメモリ素子ごとに設けられ、対応する前記1ビット幅のメモリ素子から出力された信号を増幅して出力する複数のセンスアンプと、
前記複数のセンスアンプから出力された信号それぞれを記憶するシフトレジスタと、
を備えるセレクトアドレス処理部と、
前記シフトレジスタが記憶している信号を増幅して前記複数の1ビット幅のメモリ素子に出力する第2のライトアンプ部と、
を備え、
前記セレクトデコーダは、更に、前記アクセス制御部から前記セレクトアドレスの更新を示す更新信号が入力されると、前記複数の1ビット幅のメモリ素子に対して、前記第2のライトアンプ部が出力する信号を記憶することを指示する信号を出力する
ことを特徴とする請求項9に記載の不揮発性半導体メモリ装置。 The memory control unit
A plurality of 1-bit width memory elements for storing the select address;
A plurality of sense amplifiers provided for each of the plurality of 1-bit width memory elements, for amplifying and outputting signals output from the corresponding 1-bit width memory elements;
A shift register for storing each of the signals output from the plurality of sense amplifiers;
A select address processing unit comprising:
A second write amplifier unit that amplifies the signal stored in the shift register and outputs the amplified signal to the plurality of 1-bit width memory elements;
With
Further, when the update signal indicating update of the select address is input from the access control unit, the second write amplifier unit outputs the select decoder to the plurality of 1-bit width memory elements. The nonvolatile semiconductor memory device according to claim 9, wherein a signal instructing to store the signal is output.
前記セレクトアドレスを記憶する複数の1ビット幅のメモリ素子と、
前記複数の1ビット幅のメモリ素子ごとに設けられ、対応する前記1ビット幅のメモリ素子から読み出した信号を増幅すると共にラッチして出力する複数のセンスアンプと、
前記複数のセンスアンプが出力する信号をセレクトデコーダに出力するか、あるいは、前記複数のセンスアンプが出力する信号を1ビットシフトしてセレクトデコーダに出力するかを選択するセレクトアドレス出力部と
を備え、
前記セレクトデコーダは、更に、前記アクセス制御部から前記セレクトアドレスの更新を示す更新信号が入力されると、前記複数の1ビット幅のメモリ素子に対して、前記第2のライトアンプ部が出力する信号を記憶することを指示する信号を出力する
ことを特徴とする請求項9に記載の不揮発性半導体メモリ装置。 The memory control unit
A plurality of 1-bit width memory elements for storing the select address;
A plurality of sense amplifiers provided for each of the plurality of 1-bit width memory elements, for amplifying and latching and outputting signals read from the corresponding one-bit width memory elements;
A select address output unit for selecting whether the signals output from the plurality of sense amplifiers are output to a select decoder or whether the signals output from the plurality of sense amplifiers are shifted by one bit and output to the select decoder; ,
Further, when the update signal indicating update of the select address is input from the access control unit, the second write amplifier unit outputs the select decoder to the plurality of 1-bit width memory elements. The nonvolatile semiconductor memory device according to claim 9, wherein a signal instructing to store the signal is output.
各ビットが前記m個の記憶素子群それぞれに対応し、少なくともmビット幅のセレクトアドレスを記憶するセレクトアドレス処理部と、
前記セレクトアドレスをデコードして、前記m個の記憶素子群から1つの記憶素子群を選択するセレクトデコーダと、
前記セレクトアドレスを更新する際に、前記セレクトアドレス処理部から出力される更新された前記セレクトアドレスを増幅して前記セレクトアドレス処理部に出力する第2のライトアンプ部と、
を有する記憶ブロック部を複数具備するデータ記憶部と、
外部から入力される行アドレス信号をデコードして、前記データ記憶部が具備する前記複数の記憶ブロック部から1つの記憶ブロック部を選択する行デコーダと、
前記行デコーダにより選択された前記記憶ブロック部が有する前記m個の記憶素子群のうち、前記セレクトデコーダにより選択された前記記憶素子群から出力された信号を増幅して、外部とデータの入出力を行う入出力端子と接続するデータ入出力部に出力するセンスアンプ部と、
前記行デコーダにより選択された前記記憶ブロック部が有する前記m個の記憶素子群のうち、前記セレクトデコーダにより選択された前記記憶素子群に、前記データ入出力部を介して入力されたデータを増幅して出力して記憶させる第1のライトアンプ部と、
外部から読み出し命令が入力されると、前記行デコーダに前記行アドレスを出力して、前記データ記憶部が具備する前記複数の記憶ブロック部のうちの1つの記憶ブロック部を選択させ、選択された前記記憶ブロック部が有するセレクトアドレス処理部に前記セレクトアドレスを前記セレクトデコーダに出力させて、該記憶ブロック部が有する前記m個の記憶素子群から1つの記憶素子群を選択し、選択された前記記憶素子群が記憶するデータを前記センスアンプ部及び前記データ入出力部を介して前記入出力端子に出力する制御をし、外部から書き込み命令が入力されると、前記行デコーダに前記行アドレスを出力して、前記データ記憶部が具備する前記複数の記憶ブロック部のうちの1つの記憶ブロック部を選択させ、選択された前記記憶ブロック部が有するセレクトアドレス処理部に前記セレクトアドレスを前記セレクトデコーダに出力させて、該記憶ブロック部が有する前記m個の記憶素子群から1つの記憶素子群を選択し、前記入出力端子から前記データ入出力部及び前記第1のライトアンプ部とを介して入力されたデータを、選択された前記記憶素子群に記憶させる制御を行うアクセス制御部と、
を備える
ことを特徴とする不揮発性半導体メモリ装置。 A data storage unit having m (an integer satisfying m> 1) storage element groups for storing data of a plurality of bit widths;
A select address processing unit for storing a select address having a width of at least m bits, each bit corresponding to each of the m storage element groups;
A select decoder for decoding the select address and selecting one storage element group from the m storage element groups;
A second write amplifier unit that amplifies the updated select address output from the select address processing unit and outputs the selected address to the select address processing unit when updating the select address;
A data storage unit comprising a plurality of storage block units having
A row decoder that decodes a row address signal input from the outside and selects one storage block unit from the plurality of storage block units included in the data storage unit;
Among the m storage element groups included in the storage block unit selected by the row decoder, a signal output from the storage element group selected by the select decoder is amplified to input / output data to / from the outside. A sense amplifier unit that outputs to a data input / output unit connected to an input / output terminal that performs
Of the m memory element groups included in the memory block unit selected by the row decoder, the data input to the memory element group selected by the select decoder through the data input / output unit is amplified. A first write amplifier section for outputting and storing
When a read command is input from the outside, the row address is output to the row decoder, and one storage block unit of the plurality of storage block units included in the data storage unit is selected and selected. The select address processing unit included in the storage block unit outputs the select address to the select decoder, and selects one storage element group from the m storage element groups included in the storage block unit. Control is performed to output data stored in the storage element group to the input / output terminal via the sense amplifier unit and the data input / output unit, and when a write command is input from the outside, the row address is input to the row decoder. And outputting one of the plurality of storage block units included in the data storage unit, and selecting the selected memory block unit. The select address processing unit included in the block unit outputs the select address to the select decoder, and selects one storage element group from the m storage element groups included in the storage block unit. An access control unit that performs control to store data input via the data input / output unit and the first write amplifier unit in the selected storage element group;
A non-volatile semiconductor memory device comprising:
複数の選択信号線と、複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記i本のデータ線ごとに対応付けられて前記列方向に分割されたi個のメモリブロックからなるメモリセルアレイと、
前記記憶素子を選択するセレクトアドレスを記憶するセレクトアドレス処理部と、
前記i個のメモリブロックが有する前記記憶素子に対応する前記複数のビット線と、前記i個のメモリブロックそれぞれに対応する前記データ線との接続を切り替える複数のスイッチ素子と、
前記セレクトアドレス処理部に記憶されているセレクトアドレスに応じて、前記複数の選択信号線のうち1つの選択信号線を活性化させる複数のセレクトデコーダと、
前記セレクトアドレス処理部に記憶されている前記セレクトアドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える複数の列デコーダと、
外部から入力されるデータに応じた電圧を前記i本のデータ線に印加するデータ入力変換回路と
を備え、
前記記憶素子それぞれは、
半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続される
ことを特徴とする不揮発性半導体メモリ装置。 i sense amplifiers provided for each of i (i> 1) data lines;
Storage elements are arranged in a matrix in a row direction and a column direction at each intersection of a plurality of selection signal lines and a plurality of bit lines, and the storage elements are associated with each of the i data lines. A memory cell array composed of i memory blocks divided in the column direction;
A select address processing unit for storing a select address for selecting the storage element;
A plurality of switch elements for switching connection between the plurality of bit lines corresponding to the storage elements included in the i memory blocks and the data lines corresponding to the i memory blocks;
A plurality of select decoders for activating one of the plurality of selection signal lines according to a select address stored in the select address processing unit;
A plurality of column decoders for switching on and off the plurality of switch elements in accordance with the select address stored in the select address processing unit;
A data input conversion circuit that applies a voltage according to data input from the outside to the i data lines, and
Each of the storage elements is
A transistor having a floating gate formed on a semiconductor substrate, wherein a control gate is connected to the selection signal line, a drain is connected to the bit line, and a source is commonly connected to an erase control circuit. Nonvolatile semiconductor memory device.
複数の選択信号線と、複数のビット線との交点それぞれに記憶素子が行方向と列方向とのマトリックス状に配置されると共に、前記記憶素子が前記i本のデータ線ごとに前記列方向にi個に分割され、更に、該i個に分割されたそれぞれが前記行方向にk(k>1)個に分割されたi×k個のメモリブロックからなるメモリセルアレイと、
前記i本のデータ線それぞれと、該データ線に対応して前記列方向に分割された前記メモリブロックが有する前記記憶素子に対応する前記複数のビット線との接続を切り替える複数のスイッチ素子と、
前記行方向に分割されたi個のメモリブロックからなるメモリブロック群が有する前記記憶素子を選択するセレクトアドレスを記憶するセレクトアドレス処理部と、前記セレクトアドレスをデコードして、該メモリブロック群が有する前記記憶素子に対応する複数の前記選択信号線のうちの1つの選択信号線を選択するセレクトデコーダとを備え、前記メモリブロック群ごとに設けられたk個のセレクト部と、
前記k個のセレクト部それぞれに対応して設けられ、外部から入力される行アドレスに応じて前記k個のセレクト部のいずれか1つを選択して動作させるk個の行デコーダと、
前記k個の行デコーダにより選択された前記セレクト部から出力される前記セレクトアドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える複数の列デコーダと、
外部から入力されるデータに応じた電圧を前記i本のデータ線に印加するデータ入力変換回路と
を備え、
前記記憶素子それぞれは、
半導体基板上に形成されるフローティングゲートを有するトランジスタからなり、コントロールゲートが前記選択信号線に接続され、ドレインが前記ビット線に接続され、ソースが消去制御回路に共通接続される
ことを特徴とする不揮発性半導体メモリ装置。 i sense amplifiers provided for each of i (i> 1) data lines;
Storage elements are arranged in a matrix in a row direction and a column direction at intersections of a plurality of selection signal lines and a plurality of bit lines, and the storage elements are arranged in the column direction for each of the i data lines. a memory cell array composed of i × k memory blocks divided into i and further divided into k (k> 1) in the row direction.
A plurality of switch elements for switching connection between each of the i data lines and the plurality of bit lines corresponding to the memory elements included in the memory block divided in the column direction corresponding to the data lines;
A select address processing unit that stores a select address for selecting the storage element included in the memory block group including i memory blocks divided in the row direction, and the memory block group includes a memory that decodes the select address. A select decoder that selects one selection signal line among the plurality of selection signal lines corresponding to the storage element, and k selection units provided for each of the memory block groups;
K row decoders provided corresponding to each of the k select units, and selecting and operating any one of the k select units according to a row address input from the outside;
A plurality of column decoders for switching on and off the plurality of switch elements according to the select address output from the select unit selected by the k row decoders;
A data input conversion circuit that applies a voltage according to data input from the outside to the i data lines, and
Each of the storage elements is
A transistor having a floating gate formed on a semiconductor substrate, wherein a control gate is connected to the selection signal line, a drain is connected to the bit line, and a source is commonly connected to an erase control circuit. Nonvolatile semiconductor memory device.
前記セレクト部から出力される前記セレクトアドレスに替えて、外部から入力される列アドレスに応じて前記複数のスイッチ素子のオンとオフとを切り替える
ことを特徴とする請求項13又は請求項14に記載の不揮発性半導体メモリ装置。 The plurality of column decoders include:
15. The on / off of the plurality of switch elements is switched according to a column address input from the outside, instead of the select address output from the select unit. Nonvolatile semiconductor memory device.
また、前記トランジスタのドレインに前記第2の電圧より高い第4の電圧を印加し、該トランジスタのコントロールゲートを接地電位にし、該トランジスタのソースをオープン状態か接地電位より高く前記第1の電圧より低い電圧を印加することにより消去動作を行い、
また、前記トランジスタのドレインに前記接地電位か第4の電圧を印加し、該トランジスタのコントロールゲートに接地電位か第3の電圧を印加し、該トランジスタのソースに接地電位を印加するか、あるいは、前記トランジスタのドレインに前記第1の電圧を印加し、該トランジスタのソースに接地電位を印加し、該トランジスタのコントロールゲートに印加する電圧を前記第3の電圧から予め定められた電位まで徐々に高くすることにより書き戻し動作を行う
ことを特徴とする請求項13から請求項15のいずれか1項に記載の不揮発性半導体メモリ装置。 By applying a first voltage to the drain of the transistor as the memory element, applying a second voltage higher than the first voltage to the control gate of the transistor, and setting the source of the transistor to the ground potential Write operation,
Further, a fourth voltage higher than the second voltage is applied to the drain of the transistor, the control gate of the transistor is set to the ground potential, and the source of the transistor is open or higher than the ground potential than the first voltage. Erase operation by applying a low voltage,
The ground potential or the fourth voltage is applied to the drain of the transistor, the ground potential or the third voltage is applied to the control gate of the transistor, and the ground potential is applied to the source of the transistor, or The first voltage is applied to the drain of the transistor, the ground potential is applied to the source of the transistor, and the voltage applied to the control gate of the transistor is gradually increased from the third voltage to a predetermined potential. The nonvolatile semiconductor memory device according to claim 13, wherein a write back operation is performed.
予め定めた回数の前記消去動作を行っても前記トランジスタの閾値が前記初期の閾値以下にならないとき、前記記憶素子を不良と判断し、
また、予め定めた回数の前記書き戻し動作を行っても、前記トランジスタの閾値が前記判定基準以上とならないとき、前記記憶素子を不良と判断する
ことを特徴とする請求項16に記載の不揮発性半導体メモリ装置。 After performing a write operation on the memory element and performing a test to confirm that the threshold value exceeds a predetermined write reference value, the erase operation is performed at least once, and the threshold value of the transistor serving as the memory element Whether or not the threshold value of the transistor is changed to a value equal to or lower than the initial threshold value, and when the threshold value of the transistor is lower than a predetermined criterion value, a write-back operation is performed at least once, and the threshold value is equal to or lower than the initial threshold value. And verifying the operation of the memory element depending on whether or not the determination reference value or more,
When the threshold value of the transistor does not fall below the initial threshold value even after performing the erasing operation a predetermined number of times, the memory element is determined to be defective,
17. The nonvolatile memory according to claim 16, wherein the memory element is determined to be defective when the threshold value of the transistor does not become equal to or higher than the determination criterion even if the write-back operation is performed a predetermined number of times. Semiconductor memory device.
ことを特徴とする請求項13又は請求項14に記載の不揮発性半導体メモリ装置。 The nonvolatile semiconductor memory device according to claim 13, wherein the erase control circuit applies only a ground potential to each of the sources of the plurality of storage elements.
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