JP6026584B2 - controller - Google Patents
controller Download PDFInfo
- Publication number
- JP6026584B2 JP6026584B2 JP2015064364A JP2015064364A JP6026584B2 JP 6026584 B2 JP6026584 B2 JP 6026584B2 JP 2015064364 A JP2015064364 A JP 2015064364A JP 2015064364 A JP2015064364 A JP 2015064364A JP 6026584 B2 JP6026584 B2 JP 6026584B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- mcu
- control
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
本発明は、コントローラに関し、特に、ＣＰＵ（Central Processing Unit）などの半導体装置の電源を制御するためのコントローラに関する。 The present invention relates to a controller, and more particularly to a controller for controlling the power supply of a semiconductor device such as a CPU (Central Processing Unit).
パラメータとプログラムを用いる演算装置によりスイッチングトランジスタのオン／オフを制御し、ＣＰＵなどの半導体装置に供給する電源電圧を一定に保つ動作については、たとえば特許文献１（特開平１１−１１３２５２号公報）、および特許文献２（特開２００７−２８２４０４号公報）に示されている。 For example, Patent Document 1 (Japanese Patent Application Laid-Open No. 11-113252) describes an operation for controlling on / off of a switching transistor by an arithmetic device using a parameter and a program to keep a power supply voltage supplied to a semiconductor device such as a CPU constant. And Patent Document 2 (Japanese Patent Laid-Open No. 2007-282404).
しかしながら、特許文献１および特許文献２には、プログラムやパラメータを用いて演算装置により、半導体装置に供給する電源電圧を一定に保つ動作が主に記載されている。すなわち、ＤＳＰ（Digital Signal Processor）やＭＣＵ（Micro Control Unit）を用いた場合に、半導体装置に供給される電源電圧をスイッチングトランジスタのオン／オフの両方を使いながら一定に保つことが、開示されているものである。
However,
それゆえに、本発明の目的は、ＤＳＰやＭＣＵを用いて、半導体装置の動作を有効かつ適切に行なうことができるコントローラを提供することである。 Therefore, an object of the present invention is to provide a controller capable of effectively and appropriately operating a semiconductor device using a DSP or MCU.
本発明の一実施形態のコントローラは、第１の半導体装置に電源電圧を供給する電圧レギュレータを制御するものである。 The controller of one embodiment of the present invention controls a voltage regulator that supplies a power supply voltage to the first semiconductor device.
このコントローラは、第１の半導体装置に供給される電源電圧をモニターするためのモニター電圧を受ける入力部と、電圧レギュレータをオフ状態にし、第１の半導体装置の電源電圧を下げる放電モードにおいて、モニター電圧によって、電源電圧が目標電圧に下がるのを検知する制御部と、電源電圧が放電モードの開始時の開始電圧から目標電圧に達すると、目標電圧に達したことを示す信号を出力する出力部と、プログラムによって動作する演算回路とを有する。目標電圧に達したことを示す信号は、演算回路を介して生成される。 The controller includes: an input unit that receives a monitor voltage for monitoring the power supply voltage supplied to the first semiconductor device; and a discharge mode that turns off the voltage regulator and lowers the power supply voltage of the first semiconductor device. A control unit that detects that the power supply voltage drops to the target voltage due to the voltage, and an output unit that outputs a signal indicating that the target voltage has been reached when the power supply voltage reaches the target voltage from the start voltage at the start of the discharge mode. And an arithmetic circuit operated by a program. A signal indicating that the target voltage has been reached is generated via an arithmetic circuit.
本発明の一実施形態によれば、ＤＳＰやＭＣＵを用いて、半導体装置に供給する電源電圧を有効かつ適切に制御を行なうことができる。 According to an embodiment of the present invention, a power supply voltage supplied to a semiconductor device can be effectively and appropriately controlled using a DSP or MCU.
以下、本発明の実施の形態について、図面を用いて説明する。
［第１の実施形態］
（半導体システム構成）
図１は、本発明の実施形態の半導体システムの構成を表わす図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
(Semiconductor system configuration)
FIG. 1 is a diagram showing a configuration of a semiconductor system according to an embodiment of the present invention.
図１を参照して、この半導体システムは、コントローラ１と、電圧レギュレータ３０−１〜３０−３と、第１の半導体装置であるＣＰＵ２５とを備える。
Referring to FIG. 1, the semiconductor system includes a
コントローラ１は、ここでは１チップ（１つの半導体チップ）で構成されている。
コントローラ１は、ＰＩＮ制御部６と、フラッシュメモリ７と、パラメータレジスタ８と、パフォーマンスレジスタ９と、ＭＣＵ５と、ＰＭＢＵＳ（Power Management Bus）インターフェイス１０と、ＳＶＩＤ（Serial VID）コマンド判定回路１２と、ハードロジック電源制御回路１３と、アナログ電源制御回路１１と、電源異常監視回路２と、入力部１５２と、出力部１５３とを備える。
Here, the
The
コントローラ１の構成要素のうち、ＭＣＵ５と、ハードロジック電源制御回路１３と、アナログ電源制御回路１１と、電源異常監視回路２とで、制御部１６１を構成する。
Among the components of the
ＳＶＩＤコマンド判定回路１２は、ＳＶＩＤインターフェイス１４と、動作モードレジスタ１６と、電圧指示値レジスタ１８と、パワーステート指示値レジスタ１９と、テレメタリレジスタ１５とを備える。
The SVID
入力部１５２は、電圧レギュレータ３０−１〜３０−３から出力される電圧が入力される部分である。
The
別の言い方をすれば、入力部１５２にはＣＰＵに供給される電源電圧をモニターするためのモニター電圧が入力される。
In other words, the
出力部１５３は、コントローラ１から電圧レギュレータ３０−１〜３０−３へ信号を出力する部分である。
The
ＣＰＵ２５は、ここでは、１チップで構成され、電圧レギュレータ３０−１〜３０−３から出力される電源電圧を受けて、様々な処理を行なう。また、ＣＰＵ２５は、ＳＶＩＤインターフェイス１４を通じて、コントローラ１に指示を送る。
Here, the
ＰＩＮ制御部６は、外部の電位固定部２６によって固定された端子の電位に従って、外部端子がどのように設定されたかを表わす設定情報をＭＣＵ５に出力する。
The
フラッシュメモリ７は、ＭＣＵ５が処理を行なうためのプログラムを格納する。プログラムを用いることによって、電源規格の変更があっても、デバイスを再開発する手間を省くことができる。また、フラッシュメモリ７は、最大許容電圧値、最大許容温度、および最大許容電流などの初期値を定めた複数のパラメータのテーブルを記憶する。
The
パラメータレジスタ８は、ＳＶＩＤインターフェイス１４を通じて、デジタルステップ制御でのステップごとの電圧値の変化量（刻み電圧）、および放電モードでの下げたい最終電圧である指示電圧と放電モードを指示電圧に達する前に放電モードを終了するときの目標電圧Ｖｓとの差であるΔＶの値などを記憶する。
The
パフォーマンスレジスタ９は、フラッシュメモリ７に記載された最大許容電圧値、最大許容温度、および最大許容電流などのデータ受け取り、記憶する。
The
ここで、最大許容電圧値は、ＣＰＵにかけることが可能な最大の電源電圧である。最大許容温度は、電圧レギュレータなどから測定される温度で動作上許される最高の温度である。最大許容電流は、電圧レギュレータが流すことができる最大の電流である。 Here, the maximum allowable voltage value is the maximum power supply voltage that can be applied to the CPU. The maximum allowable temperature is the highest temperature allowed for operation at a temperature measured from a voltage regulator or the like. The maximum allowable current is the maximum current that the voltage regulator can flow.
これらの値を超えた場合は、コントローラは値を下げるように電圧レギュレータなどに指示信号を出力する。 When these values are exceeded, the controller outputs an instruction signal to a voltage regulator or the like so as to decrease the values.
ＭＣＵ５は、プログラムに基づいて演算処理を行なう。
ＰＭＢＵＳインターフェイス１０は、ＰＭＢＵＳを通じて、外部のシステム制御部２７から信号を受けるとともに、外部のシステム制御部２７へ信号を出力する。
The MCU 5 performs arithmetic processing based on the program.
The
ＳＶＩＤインターフェイス１４は、シリアル通信線を通じて、ＣＰＵ２５からの信号を受けるとともに、ＣＰＵ２５へ信号を出力する。
The
動作モードレジスタ１６は、現在の動作モードを記憶する。たとえば、動作モードとして、通常モード、放電モードなどがある。 The operation mode register 16 stores the current operation mode. For example, the operation mode includes a normal mode and a discharge mode.
電圧指示値レジスタ１８は、電圧制御時の指示電圧の値を記憶する。
パワーステート指示値レジスタ１９は、パワーステート制御時のパワーステートモードの指定値を記憶する。
The voltage instruction value register 18 stores the value of the instruction voltage at the time of voltage control.
The power state instruction value register 19 stores a designated value of the power state mode at the time of power state control.
テレメタリレジスタ１５は、電圧レギュレータ３０−１〜３０−３の出力電圧を表わすデジタル電圧値ＤＶ、電圧レギュレータ３０−１〜３０−３内の温度を表わすデジタル電圧値ＤＴ、および電圧レギュレータ３０−１〜３０−３に供給される電流値を表わすデジタル電圧値ＤＩを記憶する。
ハードロジック電源制御回路１３は、ＤＡＣデジタルステップ制御部２０と、位相クロック生成部２１とを備える。
The hard logic power
ＤＡＣデジタルステップ制御部２０は、複数回のステップで指示された電圧に達するように、各ステップでの電圧変化値を決定し、決定した電圧変化値をデジタル電圧ＤＶとして出力する。
The DAC digital
位相クロック生成部２１は、動作させる電圧レギュレータ３０−１〜３０−３への制御信号ＳＭＯＤを活性化し、動作させる電圧レギュレータ３０−１〜３０−３へ位相のクロックを出力する。位相クロック生成部２１は、停止させる電圧レギュレータ３０−１〜３０−３への制御信号ＳＭＯＤを非活性化する。
The
アナログ電源制御回路１１は、ＤＡＣ（Digital Analog Converter）２２と、差動アンプ２４と、エラーアンプ２３と、ＡＤＣ（Analog Digital Converter）１７とを備える。
The analog power
ＤＡＣ２２は、ＤＡＣデジタルステップ制御部２０から出力されたデジタル電圧ＤＶをアナログ電圧Ｖ１に変換する。
The
差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する。
The
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータ３０−１〜３０−３へ出力する。
The
ＡＤＣ１７は、電圧レギュレータ３０−１〜３０−３の出力電圧などをＡＤ変換する。
電源異常監視回路２は、電圧コンパレータ４と、電源異常監視部３とを備える。
The
The power supply
電圧コンパレータ４は、入力部１５２からアナログ信号で電圧値を受け、所定の標準電圧とをアナログ処理で比較する。
The
電源異常監視部３は、電圧コンパレータ４の出力に従って、ＣＰＵ２５の電源電圧が異常であるか否かを監視する。
The power supply
電圧レギュレータ３０−１〜３０−３は、ＣＰＵ２５に電源電圧を供給する。
ここでは、各電圧レギュレータ３０−１〜３０−３はそれぞれ、１つのパッケージに収められている。
The voltage regulators 30-1 to 30-3 supply a power supply voltage to the
Here, each of the voltage regulators 30-1 to 30-3 is housed in one package.
さらに、ここでは、パッケージ内にハイサイドＭＯＳトランジスタ１９６、ロウサイドＭＯＳトランジスタ１９７、その他の部分（ＰＷＭ（Pulse Width Modulation）部１５１とＭＯＳ制御部１９８）の３チップで構成されている。
Further, here, the package is composed of three chips of a high-
電圧レギュレータ３０−１〜３０−３は、ＰＷＭ部１５１と、ＤＣ−ＤＣ変換器３３とを備える。電圧レギュレータ３０−１〜３０−３は、制御信号ＳＭＯＤが活性化されると動作し、制御信号ＳＭＯＤが非活性化されると動作を停止する。
The voltage regulators 30-1 to 30-3 include a
ＰＷＭ部１５１は、ＰＷＭ比較器３１と、ラッチ回路３２とを備える。
ＰＷＭ比較器３１は、エラーアンプ２３の出力である誤差信号をもとにＰＷＭ信号を出力する。
The
The
ラッチ回路３２のセット端子Ｓには、ＰＷＭ比較器３１の出力が入力される。ラッチ回路３２のリセット端子Ｒには、位相クロック生成部２１の出力であるクロックが入力される。
The output of the
ＤＣ−ＤＣ変換器３３は、ラッチ回路３２の出力と接続され、ＣＰＵ２５へ電源電圧を供給する。
The DC-
ここでは、ラッチ回路３２から出力されるＰＷＭ信号によりＤＣ−ＤＣ変換器３３が制御される。
Here, the DC-
図１に示すハイサイドＭＯＳトランジスタ１９６がオンし、ロウサイドＭＯＳトランジスタ１９７がオフすることで、ＣＰＵ２５の高電位側のＣＰＵ電圧線の電圧ＶＳＥＮ１が上昇する。
When the high
他方、ハイサイドＭＯＳトランジスタ１９６がオフし、ロウサイドＭＯＳトランジスタ１９７がオンすることで、ＣＰＵ電圧線の電圧ＶＳＥＮ１が降下する。
On the other hand, when the high
通常モードでは、ＣＰＵ電圧線の電圧ＶＳＥＮ１が一定の電圧になるように、ハイサイドＭＯＳトランジスタ１９６とロウサイドＭＯＳトランジスタ１９７のオン／オフが制御される。
In the normal mode, on / off of the high-
つまり、電圧が低い場合はハイサイドＭＯＳトランジスタ１９６をオンさせて（このときロウサイドＭＯＳトランジスタ１９７をオフ）電圧を上昇させたり、電圧が高い場合はロウサイドＭＯＳトランジスタ１９７をオンさせて（このときハイサイドＭＯＳトランジスタ１９６をオフ）電圧を降下させる。
That is, when the voltage is low, the high
（放電モード）
放電モードとは、ＤＣ−ＤＣ変換器３３をオフ状態に保ったまま、ＣＰＵなどで電荷が放電されていくことで、ＣＰＵ電圧線の電圧ＶＳＥＮ１を特定の電圧に下げるモードである。
(Discharge mode)
The discharge mode is a mode in which the voltage VSEN1 of the CPU voltage line is lowered to a specific voltage by discharging the electric charge by the CPU or the like while keeping the DC-
一定電圧になるように、電圧が低い場合はハイサイドＭＯＳトランジスタ１９６をオンさせて（このときロウサイドＭＯＳトランジスタ１９７をオフ）電圧を上昇させたり、電圧が高い場合はロウサイドＭＯＳトランジスタ１９７をオンさせて（このときハイサイドＭＯＳトランジスタ１９６をオフ）電圧を降下させたりするものではない。つまりＤＣ−ＤＣ変換器３３のオンおよびオフの両方を組み合わせて一定電圧になるよう制御するものではない。
When the voltage is low, the high
なお、電圧レギュレータ３０をオフ状態にすることで、ＤＣ−ＤＣ変換器３３をオフ状態にしても良い。
Note that the DC-
放電モードでは、一般に高速な処理は要求されない。
図２は、放電処理の手順を表わすフローチャートである。
In the discharge mode, generally high-speed processing is not required.
FIG. 2 is a flowchart showing the procedure of the discharge process.
図３は、放電処理時での、ＣＰＵ２５の電圧の変化を表わす図である。縦軸が図１に示したＣＰＵ電圧線の電圧ＶＳＥＮ１であり、横軸が時間である。
FIG. 3 is a diagram illustrating a change in the voltage of the
図１、図２および図３を参照して、ＣＰＵ２５は、電圧値Ｖｔを指定した放電指示コマンドをシリアル通信線へ出力する（ステップＳ１０１、図１の（１）に示す）。
Referring to FIGS. 1, 2 and 3,
ＳＶＩＤインターフェイス１４は、シリアル通信線から受信したコマンドを解釈し、ＭＣＵ５に指示する（ステップＳ１０２、図１の（２）に示す）。
The
ＭＣＵ５は、放電モードに設定し、位相クロック生成部２１に対して、位相クロックの出力を停止するとともに、制御信号ＳＭＯＤを非活性化するように指示する。非活性化された制御信号ＳＭＯＤを受けた電圧レギュレータ３０−１〜３０−３は、ＣＰＵ電圧線の電圧の低下に対し電圧を上昇させる動作を停止する（ステップＳ１０３、図１の（３）に示す）。
The
また、電圧レギュレータ３０−１〜３０−３がオフ状態になるため、ロウサイドＭＯＳトランジスタ１９７をオン状態とし、ＣＰＵ電圧線の電圧の低下させる動作も停止する（図３のｔ１が対応する）。
Further, since the voltage regulators 30-1 to 30-3 are turned off, the low
ＡＤＣ１７は、電圧レギュレータ３０−１〜３０−３の出力電圧をＡＤ変換して、デジタル電圧値ＤＶをＭＣＵ５へ出力する（ステップＳ１０４、図１の（４）に示す）。
The
次に、ＭＣＵ５は、デジタル電圧値ＤＶと、指示電圧ＶｔよりもΔＶ（後述する通常モードでの電圧制御での１ステップでの電圧変化量のｎ倍）だけ高い電圧である目標電圧Ｖｓとを比較する。ＭＣＵ５は、デジタル電圧値ＤＶが指示電圧ＶｔよりもΔＶだけ高い電圧である目標電圧Ｖｓ以下になったときに（ステップＳ１０５でＹＥＳ）、放電モードを終了する（図３のｔ２が対応する）。
Next, the
ここで、指示電圧Ｖｔ以外に目標電圧Ｖｓを設けるのは、指示電圧Ｖｔになった後に、放電モードを終了しようとした場合、その終了指示と次の動作までに時間がかかるため、その間にさらに電圧が低下する可能性が高い。 Here, the target voltage Vs is provided in addition to the instruction voltage Vt. When the discharge mode is to be ended after the instruction voltage Vt is reached, it takes time until the end instruction and the next operation. The voltage is likely to drop.
しかしながら、指示電圧Ｖｔより少し高めの目標電圧Ｖｓに達したことをもとに、放電モードを終了させることで、次の動作の開始時に指示電圧Ｖｔに達するようにすることが可能となる。 However, by ending the discharge mode based on reaching the target voltage Vs that is slightly higher than the instruction voltage Vt, it becomes possible to reach the instruction voltage Vt at the start of the next operation.
ＭＣＵ５は、指示電圧維持モード（通常モードの一種）に移行するため、ハードロジック電源制御回路１３へ指示信号を出す（図１の（５）に示す）。
The
指示電圧維持モードでは、後述する通常モードの電圧制御と同じ手順で電圧レギュレータ３０−１〜３０−３の出力電圧が指示電圧Ｖｔになるようにフィードバック制御がなされる（図１の（６）に示すおよび図３のｔ３が対応）。 In the command voltage maintenance mode, feedback control is performed so that the output voltage of the voltage regulators 30-1 to 30-3 becomes the command voltage Vt in the same procedure as voltage control in the normal mode described later (see (6) in FIG. 1). And t3 in FIG. 3 corresponds).
つまり、目標電圧に達したことを示す信号が、出力部１５３から電圧レギュレータ３０へ出力され、次にフィードバック制御になる。
That is, a signal indicating that the target voltage has been reached is output from the
新たに電圧を変更するコマンドが入力されるまで（ステップＳ１０７）、ステップＳ１０６の指示電圧を維持する制御を繰返す。 Until a command for changing the voltage is newly input (step S107), the control for maintaining the instruction voltage in step S106 is repeated.
上述のΔＶは、後述する通常モードでの電圧制御での１ステップでの電圧変化量のｎ倍（ｎは整数）であって、パラメータレジスタ８に格納される。ＣＰＵ２５は、このΔＶの値を変更することによって、電圧Ｖｓの値を変更することができる。
The above ΔV is n times (n is an integer) the amount of voltage change in one step in voltage control in the normal mode, which will be described later, and is stored in the
放電指示コマンドが入力された後、ＣＰＵ２５へは、電圧レギュレータ３０−１〜３０−３より、新たな電荷供給がされないため、ＣＰＵ２５の電圧は開始電圧Ｖｉからゆっくりした速度で下降する。図３ではｔ１が対応する。
After the discharge instruction command is input, since no new charge is supplied to the
指示電圧ＶｔよりもΔＶだけ大きい目標電圧Ｖｓになると、指示電圧Ｖｔに達しかつ維持するように、第３の実施形態で説明するようなフィードバック制御によって、ＣＰＵ２５へ電源電圧が供給される。図３では、ｔ２とｔ３が対応する。
When the target voltage Vs is larger than the command voltage Vt by ΔV, the power supply voltage is supplied to the
その後、新たに電圧制御コマンドが入力された場合には、新たに指示された電圧、たとえば、図３のＶｎに達するように、第３の実施形態で説明するようなフィードバック制御によって、ＣＰＵ２５へ電源電圧が供給される。図３ではｔ４が対応する。
Thereafter, when a new voltage control command is input, the
放電モードにおける開始電圧Ｖｉと目標電圧Ｖｓとの差と、後述する通常モードにおける開始電圧と指示電圧との差が等しいときには、放電モードにおいて目標電圧Ｖｓに達するまでの時間よりも、通常モードにおいて指示電圧に達するまでの時間の方が短い。 When the difference between the start voltage Vi and the target voltage Vs in the discharge mode is equal to the difference between the start voltage and the instruction voltage in the normal mode, which will be described later, the instruction in the normal mode is indicated rather than the time until the target voltage Vs is reached in the discharge mode. The time to reach the voltage is shorter.
また、一般に論理回路のみで処理機能を実現したものに比べ、プログラムを用いた演算処理を行なうＭＣＵ５などを介した処理は、遅くなる傾向にある。
In general, processing via the
しかしながら、放電モードのように比較的高速な処理を要求されないものに関しては、プログラムを用いた演算処理を行なうＭＣＵ５を介して処理を行なうことに適している。
However, a device that does not require a relatively high-speed processing such as a discharge mode is suitable for processing through the
なお、ＭＣＵでの処理速度が高速な場合、放電モードのみでなく、通常モードの処理をＭＣＵ５で行なっても良い。
When the processing speed in the MCU is high, not only the discharge mode but also the normal mode processing may be performed in the
また、プログラムを用いて演算処理を行う場合、プログラムやパラメータを変更することで、放電モードの処理特性を容易に変更することできる。 Further, when performing arithmetic processing using a program, the processing characteristics of the discharge mode can be easily changed by changing the program and parameters.
たとえば、システム全体の特性によって、図３に示すｔ１の電圧降下速度が異なる場合に目標電圧Ｖｓをシステムに応じて容易に変更することができる。 For example, the target voltage Vs can be easily changed depending on the system when the voltage drop rate at t1 shown in FIG.
つまり、電圧降下速度が遅い場合に比べ速い場合には、目標電圧Ｖｓをより指定電圧Ｖｔより高い値に設定すればよい。 That is, when the voltage drop rate is faster than when the voltage drop rate is slow, the target voltage Vs may be set to a value higher than the specified voltage Vt.
これにより、放電モードから通常モードに切り替え中（図３のｔ２）に、電圧降下が進み、指定電圧Ｖｔを下回ることは回避できる。 As a result, it is possible to avoid the voltage drop from progressing to falling below the specified voltage Vt during switching from the discharge mode to the normal mode (t2 in FIG. 3).
なお、開始電圧Ｖｉと目標電圧Ｖｓとの差より目標電圧Ｖｓと指定電圧Ｖｔとの差の方が小さくなることが望ましい。 It is desirable that the difference between the target voltage Vs and the specified voltage Vt is smaller than the difference between the start voltage Vi and the target voltage Vs.
開始電圧Ｖｉと目標電圧Ｖｓとの差より目標電圧Ｖｓと指定電圧Ｖｔとの差の方が大きいと、開始電圧Ｖｉから目標電圧Ｖｓに達する時間が短くなり、制御の高速性が要求されるからである。 If the difference between the target voltage Vs and the specified voltage Vt is larger than the difference between the start voltage Vi and the target voltage Vs, the time to reach the target voltage Vs from the start voltage Vi is shortened, and high speed control is required. It is.
また、目標電圧の変更は、例えばコントローラ１の外部端子（図１の電位固定部２６に接続される○の部分）から信号を与え、フラッシュメモリ７に目標電圧を書き込めばよい。
The target voltage can be changed by, for example, supplying a signal from an external terminal of the controller 1 (a circled portion connected to the
別の例では、ＣＰＵ電圧線の電圧ＶＳＥＮ１を、ＶＳＥＮ１＝ｆ（Ar，Bi）のような関数ｆで示すとする。 In another example, the voltage VSEN1 of the CPU voltage line is represented by a function f such as VSEN1 = f (Ar, Bi).
ここでArは測定系の抵抗に関係するパラメータ、Biは測定系の電流に関するパラメータである。ArやBiはパラメータとしてフラッシュメモリ７に記憶しておき、ＭＣＵ５が動作時にパラメータを用いて動作する。
Here, Ar is a parameter related to the resistance of the measurement system, and Bi is a parameter related to the current of the measurement system. Ar and Bi are stored in the
このため、フラッシュメモリ７に記憶するAr,Biを変更することで、ＶＳＥＮ１の関数のパラメータや係数を変えることができる。
Therefore, by changing Ar and Bi stored in the
また、さらに関数ｆを他の関数ｇ（Ar,Bi，Ｃ）（ここではたとえばＣは定数）などに変更したい場合は、関数を変えるため、パラメータとともに、またはパラメータは変更せずにプログラムを変更する。変更するプログラムをフラッシュメモリ７に格納し、このプログラムを演算回路で用いればよい。
If you want to change the function f to another function g (Ar, Bi, C) (here, for example, C is a constant), change the program with or without changing the parameters. To do. The program to be changed may be stored in the
もし、この実施の形態と異なりプログラムを用いる演算でない構成で放電モードを実現した場合は、関数が変更になると、論理回路を大きく変更するチップの再設計が必要になってしまう。 If the discharge mode is realized by a configuration that does not use a program, unlike the embodiment, if the function is changed, it is necessary to redesign a chip that greatly changes the logic circuit.
以上のように、大きく関数の変更がある場合などにプログラムを用いた演算回路としておくことは、非常に有効である。 As described above, it is very effective to use an arithmetic circuit using a program when the function is largely changed.
さらに、コントローラ１と電圧レギュレータ３０を構成するチップは別チップである。
コントローラ１のチップと電圧レギュレータ３０を構成するチップの組み合わせは様々であり、そこから得られる関数も組み合わせチップによって変わってくる可能性が高い。
Further, the chips constituting the
There are various combinations of the chip of the
よって、関数の変更が容易なように、プログラムを用いた演算処理を用いることは、安定した動作を確保するためには望ましいと言える。 Therefore, it can be said that the use of arithmetic processing using a program is desirable for ensuring stable operation so that the function can be easily changed.
なお、ＭＣＵ５などのプログラムで動作する演算装置は、放電モードにおいて、他の動作を処理しない方が望ましい。
Note that it is desirable that an arithmetic device that operates by a program such as
これは、他の処理をしている間に、目標電圧Ｖｓに達してしまった場合、その後の処理が遅れるためである。 This is because the subsequent processing is delayed if the target voltage Vs is reached during other processing.
［第２の実施形態］
第２の実施形態では、テレメタリ動作を説明する。テレメタリ動作とは、ＣＰＵ２５の電圧状態などの状態情報を定期的に調べるものであり、そのデータはコントローラ内に保持される。またＣＰＵはコントローラからそのデータを取り出すことできる。一般にテレメタリ動作は、高速性を要求されない。また、状態情報には、電圧、電流、温度などがある。
[Second Embodiment]
In the second embodiment, a telemetallic operation will be described. The telemetallic operation is to periodically check state information such as the voltage state of the
図４は、テレメタリ動作時の制御の流れを表わす図である。
図５は、テレメタリ動作の処理手順を表わすフローチャートである。
FIG. 4 is a diagram showing the flow of control during the telemetallic operation.
FIG. 5 is a flowchart showing the processing procedure of the telemetallic operation.
図４および図５を参照して、ＡＤＣ１７は、μsecオーダごとの第１のタイミングで入力部１５２から信号を受け、電圧レギュレータ３０−１〜３０−３の出力電圧をＡＤ変換して、デジタル電圧値ＤＶをＭＣＵ５へ出力する。
4 and 5, the
また、ＡＤＣ１７は、μsecオーダごとの第２のタイミングで入力部１５２から信号を受け、電圧レギュレータ３０−１〜３０−３に供給される電流値を表わす電圧値（エラーアンプ２３から出力される）をＡＤ変換して、デジタル電圧値ＤＩ′をＭＣＵ５へ出力する。
Further, the
また、ＡＤＣ１７は、μsecオーダごとの第３のタイミングで入力部１５２から信号を受け、電圧レギュレータ３０−１〜３０−３内の温度チップから出力される温度を表わす電圧値をＡＤ変換して、デジタル電圧値ＤＴ′をＭＣＵ５へ出力する（ステップＳ３０１、図４の（１）に示す）。
Further, the
次に、ＭＣＵ５は、テレメタリレジスタ１５内に記憶されているデジタル電圧値ＤＶをＡＤＣ１７から受取った最新のものに更新する。
Next, the
ＭＣＵ５は、ＡＤＣ１７から受取ったデジタル電圧値ＤＴ′をデジタル温度値ＤＴに更新し、テレメタリレジスタ１５内に記憶されているデジタル温度値ＤＴを最新のものに更新する。
The
ＭＣＵ５は、ＡＤＣ１７から受取ったデジタル電圧値ＤＩ′をデジタル電流値ＤＩに更新し、テレメタリレジスタ１５内に記憶されているデジタル電流値ＤＩを最新のものに更新する（ステップＳ３０２、図４の（２）に示す）。
The
次に、ＣＰＵ２５は、必要に応じて、テレメタリレジスタ１５のデジタル電圧値ＤＶ、デジタル電流値ＤＩ、および／またはデジタル温度値ＤＴを読出す（ステップＳ３０３、図４の（３）に示す）。
Next, the
このように、電圧レギュレータ３０−１〜３０−３の情報を定期的に取り込み、ＭＣＵ５を介して演算処理をしてテレメタリレジスタ１５に格納する。
In this way, information on the voltage regulators 30-1 to 30-3 is periodically fetched, subjected to arithmetic processing via the
一般に論理回路のみで処理機能を実現したものに比べ、プログラムを用いた演算処理を行なうＭＣＵ５などを介した処理は、遅くなる傾向にある。
In general, processing via the
しかしながら、テレメタリ動作のように比較的高速な処理を要求されないものに関しては、プログラムを用いた演算処理を行なうＭＣＵ５などを介して処理を行なうことに適している。
However, a device that does not require a relatively high-speed processing such as a telemetallic operation is suitable for processing through the
なお、ＭＣＵでの処理速度が高速で通常モードの処理をＭＣＵ５で行なう場合でも、テレメタリ動作に適用しても良い。
Note that even when the processing speed in the MCU is high and the normal mode processing is performed in the
また、プログラムを用いて演算処理を行う場合、プログラムやパラメータを変更することで、テレメタリ動作の特性を容易に変更できる。 In addition, when performing arithmetic processing using a program, the characteristics of the telemetallic operation can be easily changed by changing the program and parameters.
たとえば、システムによって管理する温度と実際に実装した場合の温度との間に差が生じることがある。 For example, there may be a difference between the temperature managed by the system and the temperature when actually mounted.
この場合でも、実装した実情に合わせて温度に関するパラメータ、たとえば最高温度を変更することができる。 Even in this case, the temperature-related parameter, for example, the maximum temperature can be changed according to the actual situation.
これにより、実際の実装に合わせたテレメタリ動作を設定できる。
さらに、ここでの例では、出力電圧、出力電流、温度などの複数を定期的にチェックする例を示した。
As a result, a telemetallic operation that matches the actual implementation can be set.
Furthermore, in this example, an example is shown in which a plurality of output voltages, output currents, temperatures, and the like are periodically checked.
この実施の形態では、図６（ａ）に示すように１つのＡＬＵ（Arithmetic and Logic Unit）を用いて、各プログラムを実行する。 In this embodiment, each program is executed using one ALU (Arithmetic and Logic Unit) as shown in FIG.
具体的には出力電圧をチェックする場合は、出力電圧用のプログラムにもとづく演算命令をＡＬＵに与えて処理を実行する。つまり、レジスタa,bの値をもとに演算結果をレジスタｃへ出力する。 Specifically, when checking the output voltage, an arithmetic instruction based on the output voltage program is given to the ALU to execute the process. That is, the operation result is output to the register c based on the values of the registers a and b.
同様に、出力電流をチェックする場合は、出力電流用命令をＡＬＵに与え、温度をチェックする場合は温度用命令を与え実行する。 Similarly, when checking the output current, an output current command is given to the ALU, and when checking the temperature, a temperature command is given and executed.
このように、プログラムを用いた演算処理を行なうことで、ＡＬＵの数を減らせる。ここでは、３つのプログラムを実行できるため、ＡＬＵは１つでよい。一方、この実施の形態と異なり、プログラムを用いた演算回路ではなく、専用の論理回路を用いると、図６（ｂ）に示すように、出力電圧、出力電流、温度にそれぞれに専用の演算回路（演算器）１８９，１８８，１８７が必要となり、面積が増大する。 In this way, the number of ALUs can be reduced by performing arithmetic processing using a program. Here, since three programs can be executed, one ALU is sufficient. On the other hand, unlike this embodiment, when a dedicated logic circuit is used instead of an arithmetic circuit using a program, a dedicated arithmetic circuit for output voltage, output current, and temperature, respectively, as shown in FIG. 6B. (Calculators) 189, 188, and 187 are required, and the area increases.
このように、複数のものを定期的にチェックするには、プログラムを用いた演算回路を介して処理することで、面積を縮小することができる。 Thus, in order to periodically check a plurality of items, the area can be reduced by processing through an arithmetic circuit using a program.
また、処理スピードが要求されない場合、各状態情報を時分割で処理することができる。 Further, when the processing speed is not required, each state information can be processed in a time division manner.
［第３の実施形態］
第３の実施形態では、ＳＶＩＤインターフェイスを介した通常の動作を説明する。
[Third Embodiment]
In the third embodiment, a normal operation via the SVID interface will be described.
通常の動作では、電圧制御、パワーステート制御が行なわれる。
（電圧制御）
図７は、電圧制御動作の制御の流れを表わす図である。
In normal operation, voltage control and power state control are performed.
(Voltage control)
FIG. 7 is a diagram illustrating a control flow of the voltage control operation.
図８は、電圧制御動作の処理手順を表わすフローチャートである。
図７および図８を参照して、ＣＰＵ２５は、電圧値Ｖｔを指定した電圧制御コマンドをシリアル通信線へ出力する（ステップＳ８０１、図７の（１）に示す）。
FIG. 8 is a flowchart showing the processing procedure of the voltage control operation.
7 and 8,
ＳＶＩＤインターフェイス１４は、シリアル通信線から受信したコマンドを解釈し、電圧制御をＤＡＣデジタルステップ制御部２０に指示する（ステップＳ８０２、図７の（２）に示す）。
The
ＤＡＣデジタルステップ制御部２０は、指示された通常指示電圧Ｖｔを目標値とし、この目標値に達するための、次のステップでのデジタル電圧ＤＶを出力する（ステップＳ８０３、図７の（３）に示す）。
The DAC digital
ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ８０４、図７の（４）に示す）。
The
差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ８０５、図７の（５）に示す）。
The
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータ３０−１〜３０−３へ出力する（図７の（６）に示す）。電圧レギュレータ３０−１〜３０−３は、エラーアンプ２３から出力される電圧に基づいて、出力する電圧を補正する（ステップＳ８０６）。
The
たとえば、通常指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。
For example, when the voltage VSEN1 on the high potential side is lower than the normal instruction voltage Vt, the high
また、通常指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる。
On the other hand, when the voltage VSEN1 on the high potential side is higher than the normal instruction voltage Vt, the low
その後、ステップＳ８０３に戻り、処理が繰返される。
これにより、高電位側の電圧ＶＳＥＮ１が通常指示電圧Ｖｔになるように制御される。
Thereafter, the process returns to step S803 and the process is repeated.
As a result, the voltage VSEN1 on the high potential side is controlled to become the normal instruction voltage Vt.
このように、ここでの電圧制御動作は、ＭＣＵ５を介さず、ハードロジック電源制御回路１３を介して動作している。
As described above, the voltage control operation here is performed not via the
ハードロジック電源制御回路１３は、ＭＣＵ５のようなプログラムを用いた演算回路を介する処理より、一般に速く動作することができる。
The hard logic power
つまりこの実施の形態では、比較的処理スピードが要求されない第１の実施形態に示した放電モードもしくは第２の実施形態で示したテレメタリ動作に対しては、ＭＣＵ５を介した処理を行う。
That is, in this embodiment, processing via the
一方、放電モードやテレメタリ動作に比べ、処理速度が要求される通常モードである電圧制御動作では、ＭＣＵ５を介さず、ハードロジック電源制御回路１３を介して動作する。
On the other hand, in the voltage control operation, which is a normal mode that requires a processing speed, compared to the discharge mode and the telemetallic operation, the operation is performed through the hard logic power
これにより、高速な動作を実現できる。
また、ＭＣＵ５とハードロジック電源制御回路１３の両方を設けたことで、たとえばテレメタリ動作と並行して容易に通常モードである電圧制御動作を実行することができる。
Thereby, high-speed operation can be realized.
Further, by providing both the
なお、ＭＣＵ５の演算処理スピードが速い場合、放電モードやテレメタリ動作のみでなく、通常モードである電圧制御動作をＭＣＵ５を介した処理で行なってもよい。
When the calculation processing speed of the
（パワーステート制御）
パワーステート制御とは、複数の電圧レギュレータのうち動作させる電圧レギュレータ数を設定して制御するものである。
(Power state control)
Power state control is to set and control the number of voltage regulators to be operated among a plurality of voltage regulators.
ＣＰＵで消費される電流の大小によって、パワーステートモードが切り替えられる。
図９は、パワーステート制御の動作の制御の流れを表わす図である。
The power state mode is switched depending on the current consumed by the CPU.
FIG. 9 is a diagram illustrating a control flow of the power state control operation.
図１０は、パワーステート制御の動作の処理手順を表わすフローチャートである。
図９および図１０を参照して、ＣＰＵ２５は、パワーステート制御コマンドをシリアル通信線へ出力する（ステップＳ７０１、図９の（１）に示す）。
FIG. 10 is a flowchart showing the processing procedure of the power state control operation.
Referring to FIGS. 9 and 10,
ＳＶＩＤインターフェイス１４は、シリアル通信線から受信したコマンドを解釈し、パワーステート制御を位相クロック生成部２１に指示する（ステップＳ７０２、図９の（２）に示す）。
The
位相クロック生成部２１は、動作させる電圧レギュレータ３０−１〜３０−３と、動作させる電圧レギュレータ３０−１〜３０−３への位相クロックの位相を決定する。
The
たとえば、パワーステートモードに「０」が指定された場合には、これがパワーステート指示値レジスタ１９に格納される。位相クロック生成部２１は、負荷電流をＣＰＵ２５に与えるために、複数の動作させる電圧レギュレータ３０−１〜３０−３の選択と、それらの電圧レギュレータ３０−１〜３０−３に与えるクロックの位相を決定する。
For example, when “0” is designated in the power state mode, this is stored in the power state
パワーステートモード「０」が指定される場合は、通常負荷電流が大きく、高精度の電圧の安定性が要求される場合が多い。 When the power state mode “0” is designated, the load current is usually large and high-accuracy voltage stability is often required.
このため、高速に定期的に処理される。
また、パワーステートモードに「１」が指定された場合には、これらがパワーステート指示値レジスタ１９に格納される。位相クロック生成部２１は、電圧レギュレータ３０−１〜３０−３のうちの動作させる１つの電圧レギュレータを選択し、その電圧レギュレータに与えるクロックの位相を決定する。
For this reason, it is periodically processed at high speed.
Further, when “1” is designated in the power state mode, these are stored in the power state
パワーステートモード「１」が指定される場合は、通常負荷電流が小さい場合が多い。
このため、定期的に処理されるものの、パワーステートモードに「０」に比べ電圧レギュレーターの消費電力が下がる。
When the power state mode “1” is designated, the normal load current is often small.
For this reason, although it is processed periodically, the power consumption of the voltage regulator is reduced compared to “0” in the power state mode.
パワーステートモードに「２」が指定された場合には、これらがパワーステート指示値レジスタ１９に格納される。位相クロック生成部２１は、電圧レギュレータ３０−１〜３０−３のうちの動作させる１つの電圧レギュレータを選択する。負荷電流を与えるために、指定電圧（これはＣＰＵ２５によって別のコマンドによってパラメータレジスタ８内に記憶される）以下となったときに動作させる電圧レギュレータへ与えるクロックの位相を決定する（ステップＳ７０３、図９の（３）に示す）。
When “2” is designated in the power state mode, these are stored in the power state
パワーステートモード「２」が指定される場合は、通常パワーステートモード「１」よりもさらに負荷電流が小さい場合が多い。 When the power state mode “2” is designated, the load current is often smaller than that in the normal power state mode “1”.
このため、不定期で電圧降下時のみ処理され、パワーステートモード「１」に比べ電圧レギュレーターの消費電力が下がる。 For this reason, it is processed only when the voltage drops irregularly, and the power consumption of the voltage regulator is reduced as compared with the power state mode “1”.
位相クロック生成部２１は、動作させる電圧レギュレータ３０−１〜３０−３のいずれか１つまたは複数に対し制御信号ＳＭＯＤを活性化し、動作させる電圧レギュレータ３０−１〜３０−３へ決定された位相のクロックを出力する。電圧レギュレータ３０−１〜３０−３は、活性化された制御信号ＳＭＯＤを受けると、位相クロック生成部２１から送られるクロックに基づいて、電圧を出力する（ステップＳ７０４、図９の（３）に示す）。
The
位相クロック生成部２１は、停止させる電圧レギュレータ３０−１〜３０−３のいずれか１つまたは複数に対し制御信号ＳＭＯＤを非活性化する。電圧レギュレータ３０−１〜３０−３は、非活性化された制御信号ＳＭＯＤを受けると、電圧の出力を停止する（ステップＳ７０５、図９の（３）に示す）。
The
ここでは、パワーステート制御の動作をハードロジック電源制御回路１３を用いた例で示した。
Here, the power state control operation is shown as an example using the hard logic power
しかしながらたとえば、パワーステートモード「２」のように不定期で電圧降下時のみ処理されるような場合には、ＭＣＵ５を介した処理で行なってもよい。
However, for example, when processing is performed only at the time of a voltage drop irregularly as in the power state mode “2”, the processing may be performed through the
［第４の実施形態］
第４の実施形態では、緊急停止動作を説明する。電圧レギュレータ３０−１〜３０−３の出力電圧が上昇した場合には、緊急に停止させる必要があるので、ＭＣＵ５を経由せずに停止処理が行なわれる。
[Fourth Embodiment]
In the fourth embodiment, an emergency stop operation will be described. When the output voltage of the voltage regulators 30-1 to 30-3 rises, it is necessary to stop it urgently, so that the stop process is performed without going through the
図１１は、緊急停止動作時の制御の流れを表わす図である。
図１２は、緊急停止動作の処理手順を表わすフローチャートである。
FIG. 11 is a diagram showing the flow of control during an emergency stop operation.
FIG. 12 is a flowchart showing the procedure of the emergency stop operation.
電圧コンパレータ４は、電圧レギュレータからのアナログ電圧値ＡＶを受け取る。電圧コンパレータ４は、予め記憶している電圧閾値とアナログ信号値とを比較する（ステップＳ２０１）。
The
電源異常監視部３は、アナログ電圧値ＡＶが電圧閾値よりも大きいときには（ステップＳ２０２でＹＥＳ）、位相クロック生成部２１へ電圧の異常を知らせる（図１１の（２）に示す）。位相クロック生成部２１は、位相クロックの出力を停止するとともに、制御信号ＳＭＯＤをネゲートする。ネゲートの制御信号ＳＭＯＤを受けた電圧レギュレータ３０−１〜３０−３は、電源供給を停止する（ステップＳ２０３、図１１の（３）に示す）。
When the analog voltage value AV is larger than the voltage threshold (YES in step S202), the power supply
さらに、電源異常監視部３は、外部に対して、半導体システムの停止を要求するShutdown信号を出力する（ステップＳ２０４、図１１の（４）に示す）。
Furthermore, the power supply
このように、緊急停止動作時には、電圧レギュレータから受けるアナログ信号をデジタル信号に変換せずに、電圧コンパレータでアナログ信号の比較処理を行う。 In this way, during an emergency stop operation, the analog signal received from the voltage regulator is not converted into a digital signal, but the analog signal is compared with the voltage comparator.
このため、アナログ信号からデジタル信号に変えて比較するものに比べて、異常検知時間が短縮でき、高速に動作できる。 For this reason, the abnormality detection time can be shortened and the operation can be performed at a higher speed than the case where the analog signal is changed to the digital signal for comparison.
さらに第１、第２、第３の実施の形態との組み合わせで考えてみる。
放電モードでは、ＭＣＵを介した処理を行い、緊急停止動作時にはＭＣＵを介さず、アナログ信号入力で可能な電圧コンパレータで高速処理が可能である。
Further, consider the combination with the first, second, and third embodiments.
In the discharge mode, processing is performed through the MCU, and high-speed processing is possible with a voltage comparator capable of analog signal input without using the MCU during an emergency stop operation.
また、テレメタリ動作では、ＭＣＵを介した処理を行い、緊急停止動作時にはＭＣＵを介さず、アナログ信号入力で可能な電圧コンパレータで高速処理が可能である。 Further, in the telemetallic operation, processing through the MCU is performed, and in the emergency stop operation, high-speed processing is possible with a voltage comparator capable of analog signal input without using the MCU.
さらに、通常モードでは、ハードロジック電源制御回路１３により処理をするが、緊急停止動作時には、別途設けたアナログ信号用電圧コンパレータで処理することにより、通常モードとは独立して、緊急停止動作に対応できる。
Furthermore, in the normal mode, processing is performed by the hard logic power
上記説明では２つの動作を組み合わせで説明したが、３つ以上も動作を組み合わせても良い。 In the above description, two operations are described in combination, but three or more operations may be combined.
［第４の実施形態の変形例］
本発明の実施形態では、電源異常監視部３は、アナログ電圧値AＶが電圧閾値よりも大きいときには、位相クロック生成部２１へ電圧の異常を知らせるとともに、外部に対して半導体システムの停止を要求したが、これに限定するものではない。
[Modification of Fourth Embodiment]
In the embodiment of the present invention, when the analog voltage value AV is larger than the voltage threshold value, the power supply
たとえば、電源異常監視部３は、アナログ電圧値AＶが電圧閾値よりも大きいときに、ＭＣＵ５に対して、その旨を通知する信号を出力する。ＭＣＵ５は、プログラムに基づいて、位相クロック生成部２１に対して、位相クロックの出力を停止させ、制御信号ＳＭＯＤをネゲートさせるとともに、コントローラ１内の各構成要素を停止させる。
For example, when the analog voltage value AV is larger than the voltage threshold value, the power supply
この場合、ＭＣＵ５を介した処理になるため、ＭＣＵ５を介さない電源異常監視部３から直接、位相クロック生成部２１へ指示するものに比べ、処理が遅れる可能性がある。
In this case, since the process is performed via the
ＭＣＵ５を介することで、コントローラ１内の各構成要素を停止することもできる。
たとえば、コントローラ１への各信号や電源の入力、各信号の出力を止めることが容易となる。
Each component in the
For example, it becomes easy to stop the input of each signal and power to the
また、電源異常監視部３は、位相クロック生成部２１とＭＣＵ５に並行して緊急停止指示の信号を出力しても良い。
The power supply
これにより、位相クロック生成部２１には早急に指示ができ、他の部分には並行に指示ができるようになる。
As a result, the phase
また、電源異常監視部３は、アナログ電圧値AＶが電圧閾値よりも大きいときには、外部に対して半導体システムの停止を要求するShutdown信号を出力したが、異常を検知したことを知らせるFault信号を出力するものとしてもよい。
In addition, when the analog voltage value AV is larger than the voltage threshold, the power supply
つまり、半導体システムの停止を要求しないで、異常を知らせ、システム側で異常の内容によって停止するか否か判断しても良い。 That is, it is possible to notify the abnormality without requesting the stop of the semiconductor system and determine whether or not the system is stopped depending on the content of the abnormality.
［第５の実施形態］
第５の実施形態は、ＰＭＢＵＳを通じた制御を説明する。
[Fifth Embodiment]
In the fifth embodiment, control through PMBUS will be described.
ＰＭＢＵＳを通じた通信は、ＳＶＩＤによる通信と同様に、電源電圧制御、パワーステート制御、テレメタリなどの機能を実行するためのコマンドが整備されている。ただし、ＰＭＢＵＳでは、ＳＶＩＤよりも、低速の通信が行なわれる。ＰＭＢＵＳを通じた指令は高速な応答速度を要求したものではないため、ＭＣＵ５を経由して電源電圧が制御される。
In the communication through PMBUS, commands for executing functions such as power supply voltage control, power state control, and telemetry are provided as in the case of communication using SVID. However, PMBUS performs lower-speed communication than SVID. Since the command through the PMBUS does not require a high response speed, the power supply voltage is controlled via the
（電圧制御）
図１３は、ＰＭＢＵＳを介した命令を実行するための制御の流れを表わす図である。
(Voltage control)
FIG. 13 is a diagram showing a flow of control for executing an instruction via PMBUS.
図１４は、ＰＭＢＵＳを介した命令を実行する手順を表わすフローチャートである。
図１３および図１４を参照して、システム制御部２７は、電圧値Ｖｔを指示した電圧制御コマンドをＰＭＢＵＳへ出力する（ステップＳ４０１、図１３の（１）に示す）。
FIG. 14 is a flowchart showing a procedure for executing an instruction via PMBUS.
Referring to FIGS. 13 and 14,
ＰＭＢＵＳインターフェイス１０は、ＰＭＢＵＳから受信したコマンドを解釈し、電圧制御をＭＣＵ５に指示する（ステップＳ４０２、図１３の（２）に示す）。ＭＣＵ５は、電圧制御をＤＡＣデジタルステップ制御部２０に指示する（図１３の（３）に示す）
ＤＡＣデジタルステップ制御部２０は、指示された通常指示電圧Ｖｔを目標値とし、この目標値に達するための、次のステップでのデジタル電圧ＤＶを出力する（ステップＳ４０３、図１３の（４）に示す）。
The
The DAC digital
ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ４０４、図１３の（５）に示す）。
The
差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ４０５、図１３の（６）に示す）。
The
エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータ３０−１〜３０−３へ出力する（図１３の（７）に示す）。電圧レギュレータ３０−１〜３０−３は、エラーアンプ２３から出力される電圧に基づいて、出力する電圧を補正する（ステップＳ４０６）。
The
たとえば、通常指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。
For example, when the voltage VSEN1 on the high potential side is lower than the normal instruction voltage Vt, the high
また、通常指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる。
On the other hand, when the voltage VSEN1 on the high potential side is higher than the normal instruction voltage Vt, the low
その後、ステップＳ４０３に戻り、処理が繰返される。
これにより、高電位側の電圧ＶＳＥＮ１が通常指示電圧Ｖｔになるように制御される。
Then, it returns to step S403 and a process is repeated.
As a result, the voltage VSEN1 on the high potential side is controlled to become the normal instruction voltage Vt.
このように、ここでの電圧制御動作は、ＭＣＵ５とハードロジック電源制御回路１３の両方を介して動作している。
As described above, the voltage control operation here is performed through both the
ＰＭＢＵＳを通じた電圧制御である電圧から指示電圧Ｖｔになるまでの時間よりも、第３の実施形態で説明したＳＶＩＤを通じた電圧制御でそのある電圧から指示電圧Ｖｔとなるまでの時間の方が短くなる傾向にある。これは、ＳＶＩＤを通じた電圧制御は、ＭＣＵ５を介さず、ハードロジック電源制御回路１３を介して行なわれるが、ＰＭＢＵＳを通じた電圧制御は、ＭＣＵ５とハードロジック電源制御回路１３の両方を介して行なわれるためである。
The time required for the voltage control via SVID described in the third embodiment to become the instruction voltage Vt is shorter than the time required for the voltage control via PMBUS to become the instruction voltage Vt. Tend to be. This is because voltage control through SVID is performed not through the
しかしながら、ＭＣＵ５での演算処理速度が速くなると、同じ程度とすることもできる。
However, when the processing speed of the
（テレメタリ動作）
図１５は、テレメタリ動作時の制御の流れを表わす図である。
(Telemetallized operation)
FIG. 15 is a diagram showing the flow of control during telemetry operation.
図１６は、テレメタリ動作の処理手順を表わすフローチャートである。
図１５および図１６を参照して、ＡＤＣ１７は、μsecオーダごとの第１のタイミングで、電圧レギュレータ３０−１〜３０−３の出力電圧をＡＤ変換して、デジタル電圧値ＤＶをＭＣＵ５へ出力する（ステップＳ５０１、図１５の（１）に示す）。
FIG. 16 is a flowchart showing the processing procedure of the telemetallic operation.
Referring to FIGS. 15 and 16,
また、ＡＤＣ１７は、μsecオーダごとの第２のタイミングで、電圧レギュレータ３０−１〜３０−３内の温度チップから出力される温度を表わす電圧値をＡＤ変換して、デジタル電圧値ＤＴ′をＭＣＵ５へ出力する。
Further, the
また、ＡＤＣ１７は、μsecオーダごとの第２のタイミングで、電圧レギュレータ３０−１〜３０−３に供給される電流値を表わす電圧値をＡＤ変換して、デジタル電圧値ＤＩ′をＭＣＵ５へ出力する。
Further, the
また、ＡＤＣ１７は、μsecオーダごとの第３のタイミングで、電圧レギュレータ３０−１〜３０−３内の温度チップから出力される温度を表わす電圧値をＡＤ変換して、デジタル電圧値ＤＴ′をＭＣＵ５へ出力する（ステップＳ５０１、図１５の（１）に示す）。
Further, the
次に、ＭＣＵ５は、デジタル電圧値ＤＶ′を最新のデジタル電圧値ＤＶとしてＰＭＢＵＳインターフェイス１０へ出力する。
Next, the
ＭＣＵ５は、デジタル電流値ＤＩ′を最新のデジタル電流値ＤＩとしてＰＭＢＵＳインターフェイス１０へ出力する。
The
ＭＣＵ５は、デジタル温度値ＤＴ′を最新のデジタル温度値ＤＴとしてＰＭＢＵＳインターフェイス１０へ出力する（ステップＳ５０２、図１５の（２）に示す）。
The
次に、システム制御部２７は、ＰＭＢＵＳインターフェイス１０を通じてデジタル電圧値ＤＶ、デジタル電流値ＤＩ、および／またはデジタル温度値ＤＴを受ける（ステップＳ５０３、図１５の（３）に示す）。
Next, the
以上のように、本実施の形態では、ＰＭＢＵＳインターフェイスなどの高速性が高くは要求されていない通信方式では、通常動作である電圧制御動作およびテレメタリ動作をＭＣＵを介した処理で行なうものである。 As described above, in the present embodiment, in a communication method such as a PMBUS interface that is not required to have high speed, the voltage control operation and the telemetallic operation that are normal operations are performed by processing via the MCU.
また、別の見方をすると、２つの通信方式または、２つの外部からの制御方式（インターフェイス）によって動作可能なコントローラである場合、その通信方式に要求される速度に応じて、ＭＣＵの使い方を分けても良い。 From another viewpoint, if the controller is operable by two communication methods or two external control methods (interfaces), the usage of the MCU is divided according to the speed required for the communication method. May be.
たとえば、ＳＶＩＤインターフェイス（高速通信方式）よりも低速な処理が許容されるＰＭＢＵＳインターフェイス（低速通信方式）では、通常動作である電圧制御動作およびテレメタリ動作をＭＣＵを介した処理で行なう。 For example, in a PMBUS interface (low-speed communication method) that allows processing at a lower speed than the SVID interface (high-speed communication method), the voltage control operation and the telemetallic operation, which are normal operations, are performed by processing via the MCU.
これに対し、ＳＶＩＤインターフェイスでは、通常動作である電圧制御動作は、ＭＣＵを介さずハードロジック回路で処理し、テレメタリ動作をＭＣＵを介して処理する。 On the other hand, in the SVID interface, the voltage control operation, which is a normal operation, is processed by the hard logic circuit without going through the MCU, and the telemetallic operation is processed through the MCU.
このように、通信速度の方式に応じて、ＭＣＵの使用率を分けても良い。つまり、高速性が要求されるインターフェイスほど、ＭＣＵの使用率を下げても良い。 Thus, the usage rate of the MCU may be divided according to the communication speed method. In other words, the usage rate of the MCU may be lowered as the interface requires higher speed.
なお、ＭＣＵでの演算処理速度の高速化が進んだ場合は、インターフェイスごとにＭＣＵの使用率を変更しなくても良いと言える。 It should be noted that when the operation speed of the MCU is increased, it is not necessary to change the usage rate of the MCU for each interface.
［第６の実施形態］
第６の実施形態は、ＤＳＰによって差分を計算する構成について説明する。
[Sixth Embodiment]
In the sixth embodiment, a configuration for calculating a difference by a DSP will be described.
図１７は、第６の実施形態の半導体システムの構成を表わす図である。
図１７の構成が、図１の構成と相違する点は、以下である。
FIG. 17 is a diagram illustrating a configuration of a semiconductor system according to the sixth embodiment.
The configuration of FIG. 17 is different from the configuration of FIG. 1 as follows.
図１７のコントローラ６１は、ＤＳＰを備え、エラーアンプ２３の代りにＡＤＣ６３を備える。
The
第１の実施形態では、増幅器から出力される電圧と、ＤＡＣデジタルステップ制御部２０から出力される電圧との差分（エラー）をデジタルで計算していたのに対して、本実施の形態では、差動アンプ２４から出力される電圧と、ＤＡＣデジタルステップ制御部２０から出力される電圧との差分（エラー）をデジタルで計算する。
In the first embodiment, the difference (error) between the voltage output from the amplifier and the voltage output from the DAC digital
ＤＡＣデジタルステップ制御部２０のデジタル電圧Ｖ１は、ＤＳＰ６２に送られる。一方、差動アンプ２４から出力されるアナログ電圧は、ＡＤＣ６３に送られる。ＡＤＣ６３は、入力されたアナログの電圧をデジタル値Ｖ２に変換する。
The digital voltage V1 of the DAC digital
ＤＳＰ６２は、デジタル電圧Ｖ１とデジタル電圧Ｖ２を受けて、（Ｖ２−Ｖ１）の電圧値をＤＡＣ２２に出力する。ＤＡＣ２２は、入力された電圧値（Ｖ２−Ｖ１）をアナログ電圧に変換する。
The
このように、ＤＡＣ２２を用いて、差分を計算するので、エラーアンプ２３で差分を計算するのと比べて、規格や設計の変更などに柔軟に対応できる。
Thus, since the difference is calculated using the
［第７の実施形態］
第７の実施形態は、ＭＣＵ５とハードロジック電源制御回路をＤＳＰに置き換えた構成について説明する。
[Seventh Embodiment]
In the seventh embodiment, a configuration in which the
図１８は、第７の実施形態の半導体システムの構成を表わす図である。
図１８の構成が、図１の構成と相違する点は、以下である。
FIG. 18 is a diagram illustrating a configuration of a semiconductor system according to the seventh embodiment.
The configuration of FIG. 18 is different from the configuration of FIG. 1 as follows.
図１８のコントローラ５１は、第１の実施形態のＭＣＵ５と、ＤＡＣデジタルステップ制御部と、位相クロック生成部２１の機能を１つのＤＳＰ５２が受け持つ。
In the
ＤＳＰ５２では、電源制御専用のコマンドに限定処理が行なわれるので、ＭＣＵ５に比べて、回路規模も小さくできるとともに、ＭＣＵ５に比べて高速に処理が行なわれる。また、ＤＳＰは、可変性を有するので、ハードロジックに比べて、規格や設計の変更などに柔軟に対応できる。
In the
この例では、ＤＳＰが通常動作である電圧制御および、放電動作やテレメタリ動作を処理するものである。 In this example, the DSP processes voltage control, which is a normal operation, and discharge operation and telemetallic operation.
なお、通常動作である電圧制御をＤＳＰを介さずハードロジック回路で実現し、放電動作やテレメタリ動作をＤＳＰで処理しても良い。 Note that voltage control, which is a normal operation, may be realized by a hard logic circuit without using a DSP, and a discharge operation and a telemetallic operation may be processed by the DSP.
［第８の実施形態］
図１９は、第８の実施形態の半導体システムの構成を表わす図である。
[Eighth Embodiment]
FIG. 19 is a diagram illustrating a configuration of a semiconductor system according to the eighth embodiment.
図１９の構成が、図１の構成と相違する点は、以下である。
すなわち、第８の実施形態では、個々の電圧レギュレータ３０−１〜３０−３がＰＷＭ部１５１を有するのではなく、コントローラ７１が、ＰＷＭ部７２を有する。つまり１チップの中にＰＷＭ部７２が構成される。これによって、電圧レギュレータ７３−１〜７３−３が個別にＰＷＭ部を備える必要がなくなる。
The configuration of FIG. 19 is different from the configuration of FIG. 1 as follows.
That is, in the eighth embodiment, the individual voltage regulators 30-1 to 30-3 do not have the
このＰＷＭ部７２の構成は、図１の第１の実施形態のＰＷＭ部の構成と同じであるので、説明は繰返さない。
The configuration of this
［第９の実施形態］
第９の実施形態は、プログラムを格納する以外のフラッシュメモリの使用例を説明する。
[Ninth Embodiment]
In the ninth embodiment, an example of using a flash memory other than storing a program will be described.
図２０は、パラメータ設定時の制御の流れを表わす図である。
図２１は、パラメータ設定の処理手順を表わすフローチャートである。
FIG. 20 is a diagram showing the flow of control at the time of parameter setting.
FIG. 21 is a flowchart showing a parameter setting processing procedure.
図２０および図２１を参照して、電位固定部２６は、コントローラの外部端子の電圧を設定する。たとえば、外部端子が複数ある場合には、各端子をＬｏｗレベルまたはＨｉｇｈレベルに設定する（ステップＳ６０１、図２０の（１）に示す）。
Referring to FIGS. 20 and 21,
次に、ＰＩＮ制御部６は、外部端子がどのように設定されたかを表わす設定情報をＭＣＵ５に出力する（ステップＳ６０２、図２０の（２）に示す）。
Next, the
ＭＣＵ５は、受取った設定情報に基づいて、フラッシュメモリ７内のテーブルを選択する。図２２は、テーブルの例を表わす。図２２に示すように、テーブル０〜テーブル３には、それぞれ、最大許容電圧値、最大許容温度、および最大許容電流の初期値が定められている。たとえば、ＭＣＵ５は、外部端子が２つある場合には、各端子をＬｏｗレベルまたはＨｉｇｈレベルに設定することによって、４個のテーブルの中から１つを選択する（ステップＳ６０３、図２０の（３）に示す）。
The
ＭＣＵ５は、選択したテーブルの内容をパフォーマンスレジスタ９に格納する。このパラメータの値は、ＣＰＵ２５またはシステム制御部２７によって更新が可能である（ステップＳ６０４、図２０の（４）に示す）。
The
各構成要素が、パフォーマンスレジスタ９に格納されたパラメータを参照して、処理を行なう。たとえば、電源異常監視部３は、最大電流許容値、最大温度許容値、最大電圧許容値、または下限電圧許容値などのパラメータと、検出した電流、温度、電圧とを比較することによって、電源異常を監視する（ステップＳ６０５、図２０の（５）に示す）。
Each component performs processing with reference to the parameters stored in the
［第１０の実施形態］
第１０の実施形態では、チップ内におけるコントローラ１を搭載する構成要素の配置を説明する。
[Tenth embodiment]
In the tenth embodiment, an arrangement of components on which a
図２３は、本発明の実施形態におけるコントローラ１内の構成要素の配置を表わす図である。
FIG. 23 is a diagram showing the arrangement of components in the
チップの周辺に並べられた四角はそれぞれ電極パッド１９９を示す。
図２３を参照して、アナログ電源制御回路１１内には、ＤＡＣ２２などの高精度を要求する回路が搭載されているため、アナログ電源制御回路１１は、電源ラインの変動による特性悪化を極力防止する必要がある。
Squares arranged around the chip indicate electrode pads 199, respectively.
Referring to FIG. 23, since the analog power
一方、フラッシュメモリ７内には、データのライトまたはリード時に動作するチャージポンプ回路を搭載している。そのため、データのライトまたはリード時に消費電流量の変動が激しく、電源ラインにノイズがのりやすい。
On the other hand, the
したがって、アナログ電源制御回路１１の電源ラインが、フラッシュメモリ７によって干渉を受けないように、図２３に示すように、本実施の形態では、アナログ電源制御回路１１と、フラッシュメモリ７とを可能な限り離れた位置に配置する。
Therefore, in this embodiment, the analog power
さらに、本実施の形態では、アナログ電源制御回路１１と、フラッシュメモリ７との間にノイズの影響を受けにくいロジック回路およびＳＲＡＭ９２を配置する。これは、ＭＣＵ５およびその周辺機能のデジタル機能モジュールを構成するロジック部分は、システムクロックによる同期設計が行われていることを考慮したものである。ロジック部分では、ノイズの影響は、クロックエッジによるデータ取り込みの短いタイミングだけであり、さらにノイズの影響を考慮した電圧低下およびクロストーク対策が実施されている。それゆえ、本実施の形態では、アナログ電源制御回路１１およびフラッシュメモリ７との間のノイズが発生しやすい箇所に、ノイズ耐性のあるロジック部分を配置する。
Further, in the present embodiment, a logic circuit and
また、本実施の形態では、半導体チップ１の輪郭のある辺に沿ってアナログ電源制御回路１１を配置し、半導体チップ１の輪郭の別の辺（好ましくは対向する辺）にフラッシュメモリ７が配置される。
In the present embodiment, the analog power
これによって、アナログ電源制御回路１１に接続する電極パッド１９９である入出力端子と、アナログ電源制御回路１１に接続する電極パッドである入出力端子とを別々にすることができるので、相互のノイズによる干渉を低減することができる。
As a result, the input / output terminal that is the electrode pad 199 connected to the analog power
以上、第１の実施の形態〜第１０の実施形態を例に説明したが、これらの実施の形態を適宜組み合わせや、ある実施の形態と他の実施の形態の一部を組み合わせても良い。 The first embodiment to the tenth embodiment have been described above as examples. However, these embodiments may be combined as appropriate, or a certain embodiment and a part of another embodiment may be combined.
また、パラメータやプログラムの記憶をフラッシュメモリ７に記憶する例を示したが、その他の不揮発性メモリ、たとえば、ＲＯＭやＭＲＡＭなどでも良い。
Moreover, although the example which memorize | stores the parameter and the program in the
１，６１ コントローラ、２ 電源異常監視回路、３ 電源異常監視部、４ 電圧コンパレータ、５ ＭＣＵ、６ ＰＩＮ制御部、７ フラッシュメモリ、８ パラメータレジスタ、９ パフォーマンスレジスタ、１０ ＰＭＢＵＳインターフェイス、１１，６４ アナログ電源制御回路、１２ ＳＶＩＤコマンド判定回路、１３ ハードロジック電源制御回路、１４ ＳＶＩＤインターフェイス、１５ テレメタリレジスタ、１６ 動作モードレジスタ、１７，６３ ＡＤＣ、１８ 電圧指示値レジスタ、１９ パワーステート指示値レジスタ、２０ ＤＡＣデジタルステップ制御部、２１ 位相クロック生成部、２２ ＤＡＣ、２３ エラーアンプ、２４ 差動アンプ、２５ ＣＰＵ、２６ 電位固定部、２７ システム制御部、５２，６２ ＤＳＰ、３０−１〜３０−３ 電圧レギュレータ、３１ ＰＷＭ比較器、３２ ラッチ回路、３３ ＤＣ−ＤＣコンバータ、１５１ ＰＷＭ部、１５２ 入力部、１５３ 出力部、１６１ 制御部、１８７〜１８９ 出力電圧専用演算器、１９０ ＡＬＵ、１９６ ハイサイドＭＯＳトランジスタ、１９７ ロウサイドＭＯＳトランジスタ、１９８ ＭＯＳ制御部。
1, 61 controller, 2 power supply abnormality monitoring circuit, 3 power supply abnormality monitoring part, 4 voltage comparator, 5 MCU, 6 PIN control part, 7 flash memory, 8 parameter register, 9 performance register, 10 PMBUS interface, 11, 64 analog power supply Control circuit, 12 SVID command determination circuit, 13 hard logic power supply control circuit, 14 SVID interface, 15 telemetallic register, 16 operation mode register, 17, 63 ADC, 18 voltage instruction value register, 19 power state instruction value register, 20 DAC Digital step control unit, 21 phase clock generation unit, 22 DAC, 23 error amplifier, 24 differential amplifier, 25 CPU, 26 potential fixing unit, 27 system control unit, 52, 62 DSP, 30 1 to 30-3 voltage regulator, 31 PWM comparator, 32 latch circuit, 33 DC-DC converter, 151 PWM unit, 152 input unit, 153 output unit, 161 control unit, 187 to 189 arithmetic unit for output voltage, 190
Claims (4)
前記電圧レギュレータの状態情報を表わす信号を受ける入力部と、
テレメタリ動作モードにおいて、前記入力された信号で表わされる状態情報のデータを更新する制御部と、
前記第１の半導体装置からの要求があった場合に、前記状態情報のデータを前記第１の半導体装置へ出力するインタフェース部とを備え、
前記制御部は、テレメタリ動作モードにおいて、前記入力部と前記インタフェース部との間に設けられたプログラムにより動作する演算回路を備え、
前記電圧レギュレータは、ハイサイドトランジスタとロウサイドトランジスタとを有し、
前記ハイサイドトランジスタと前記ロウサイドトランジスタのオン状態とオフ状態の制御により前記電源電圧を一定の電圧である通常指示電圧に保持する通常モードを備え、
前記通常モードでは、前記演算回路を介さず、論理回路を介して動作が実行される、コントローラ。 A controller for controlling a voltage regulator for supplying a power supply voltage to the first semiconductor device,
An input for receiving a signal representing state information of the voltage regulator;
A control unit for updating data of the state information represented by the input signal in the telemetry operation mode ;
An interface unit that outputs data of the state information to the first semiconductor device when there is a request from the first semiconductor device;
The control unit includes an arithmetic circuit that operates according to a program provided between the input unit and the interface unit in a telemetallic operation mode .
The voltage regulator includes a high side transistor and a low side transistor,
A normal mode in which the power supply voltage is maintained at a normal instruction voltage, which is a constant voltage, by controlling on and off states of the high-side transistor and the low-side transistor;
In the normal mode, the operation is performed not through the arithmetic circuit but through the logic circuit.
前記電圧レギュレータの状態情報を表わす信号を受ける入力部と、An input for receiving a signal representing state information of the voltage regulator;
テレメタリ動作モードにおいて、前記入力された信号で表わされる状態情報のデータを更新する制御部と、A control unit for updating data of the state information represented by the input signal in the telemetry operation mode;
第１の通信方式において、前記第１の半導体装置からの要求があった場合に、前記状態情報のデータを前記第１の半導体装置へ出力する第１のインタフェース部と、A first interface unit configured to output data of the state information to the first semiconductor device when there is a request from the first semiconductor device in the first communication method;
第２の通信方式において、前記状態情報のデータを外部へ出力する第２のインタフェース部とを備え、A second communication method, comprising: a second interface unit for outputting the state information data to the outside;
前記第２の通信方式の通信は、前記第１の通信方式の通信よりも低速であり、The communication of the second communication method is slower than the communication of the first communication method,
前記制御部は、前記入力部と、前記第１のインタフェース部および前記第２のインタフェース部との間に設けられたプログラムにより動作する演算回路を備え、The control unit includes an arithmetic circuit that operates according to a program provided between the input unit, the first interface unit, and the second interface unit,
前記電圧レギュレータは、ハイサイドトランジスタとロウサイドトランジスタとを有し、The voltage regulator includes a high side transistor and a low side transistor,
前記ハイサイドトランジスタと前記ロウサイドトランジスタのオン状態とオフ状態の制御により前記電源電圧を一定の電圧である通常指示電圧に保持する通常モードを備え、A normal mode in which the power supply voltage is maintained at a normal instruction voltage, which is a constant voltage, by controlling on and off states of the high-side transistor and the low-side transistor;
前記テレメタリ動作モードにおいて、前記演算回路を介して動作が実行され、In the telemetallic operation mode, the operation is executed through the arithmetic circuit,
前記通常モードでは、前記第１の通信方式において、前記演算回路を介さず、論理回路を介して動作が実行され、前記第２の通信方式において、前記演算回路を介して動作が実行される、コントローラ。In the normal mode, in the first communication method, the operation is performed through the logic circuit without passing through the arithmetic circuit, and in the second communication method, the operation is performed through the arithmetic circuit. controller.
前記演算回路は、時分割で各状態情報を処理する、請求項１または２に記載のコントローラ。 The status information has a plurality of types,
The arithmetic circuit processes each status information in a time-division controller of claim 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015064364A JP6026584B2 (en) | 2015-03-26 | 2015-03-26 | controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015064364A JP6026584B2 (en) | 2015-03-26 | 2015-03-26 | controller |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012554598A Division JP5782465B2 (en) | 2011-01-28 | 2011-01-28 | Controller and semiconductor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015133905A JP2015133905A (en) | 2015-07-23 |
| JP6026584B2 true JP6026584B2 (en) | 2016-11-16 |
Family
ID=53900694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015064364A Expired - Fee Related JP6026584B2 (en) | 2015-03-26 | 2015-03-26 | controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6026584B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7389707B2 (en) | 2020-04-28 | 2023-11-30 | 三協立山株式会社 | fittings |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10193442B2 (en) | 2016-02-09 | 2019-01-29 | Faraday Semi, LLC | Chip embedded power converters |
| WO2018148218A1 (en) * | 2017-02-08 | 2018-08-16 | Faraday Semi, LLC | Chip embedded power converters |
| US10504848B1 (en) | 2019-02-19 | 2019-12-10 | Faraday Semi, Inc. | Chip embedded integrated voltage regulator |
| WO2020214857A1 (en) | 2019-04-17 | 2020-10-22 | Faraday Semi, Inc. | Electrical devices and methods of manufacture |
| US11063516B1 (en) | 2020-07-29 | 2021-07-13 | Faraday Semi, Inc. | Power converters with bootstrap |
| US11990839B2 (en) | 2022-06-21 | 2024-05-21 | Faraday Semi, Inc. | Power converters with large duty cycles |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005301476A (en) * | 2004-04-08 | 2005-10-27 | Hitachi Ltd | Power supply control system and storage device |
| JP2008011655A (en) * | 2006-06-29 | 2008-01-17 | Hitachi High-Technologies Corp | Pulse motor controller |
| JP2008017625A (en) * | 2006-07-06 | 2008-01-24 | Renesas Technology Corp | Semiconductor device and switching power supply device |
| JP2008097382A (en) * | 2006-10-12 | 2008-04-24 | Ricoh Co Ltd | Image forming system, and host device |
| JP5249851B2 (en) * | 2009-05-14 | 2013-07-31 | パナソニック株式会社 | Data transmission device and control device, sensor device, lighting device, lighting control system, discharge lamp lighting device, LED lighting device, organic EL lighting device using the same |
-
2015
- 2015-03-26 JP JP2015064364A patent/JP6026584B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7389707B2 (en) | 2020-04-28 | 2023-11-30 | 三協立山株式会社 | fittings |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015133905A (en) | 2015-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6026584B2 (en) | controller | |
| JP5782465B2 (en) | Controller and semiconductor system | |
| JP6214924B2 (en) | Controller and system having controller | |
| US9436249B2 (en) | Rack and power controlling method thereof | |
| US9541975B2 (en) | Semiconductor device, battery pack and personal data assistant | |
| US8370654B1 (en) | AVS-adaptive voltage scaling | |
| WO2018001328A1 (en) | Power regulation device and method, chip system and method for operating chip system | |
| US9531269B2 (en) | Semiconductor device | |
| TWI767399B (en) | Voltage regulator with piecewise linear loadlines | |
| JP5904964B2 (en) | Power circuit | |
| US7619396B2 (en) | Thermal dissipation improved power supply arrangement and control method thereof | |
| JP6374067B2 (en) | Semiconductor device, battery pack, and portable terminal | |
| US10461721B2 (en) | Semiconductor apparatus, degradation value determination system and processing system | |
| US20130134959A1 (en) | Controller | |
| JP5475889B2 (en) | Data processing apparatus and data processing system | |
| US10033355B2 (en) | Electric power supply device and semiconductor device | |
| US20160062427A1 (en) | Pulse width modulation based real-time clock system and associated method | |
| US9354695B2 (en) | Power supply apparatus, processing apparatus, and information processing system | |
| JP2008258377A (en) | Semiconductor integrated circuit | |
| JP2018042082A (en) | Semiconductor device and AD conversion device | |
| JP2013135101A (en) | Semiconductor integrated circuit device | |
| EP3254904B1 (en) | Vehicle control device | |
| ES2958838B2 (en) | FLYBACK CONTROLLER AND BATTERY CHARGING SYSTEM | |
| JP6834523B2 (en) | Electronic control device | |
| US20140285168A1 (en) | Adjustable voltage output device and adjustment method of operating voltage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160223 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160412 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160927 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161012 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6026584 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |