JP6025518B2

JP6025518B2 - Differential charge pump circuit

Info

Publication number: JP6025518B2
Application number: JP2012252227A
Authority: JP
Inventors: 恒次堤; 暁人平井; 谷口　英司; 英司谷口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-11-16
Filing date: 2012-11-16
Publication date: 2016-11-16
Anticipated expiration: 2032-11-16
Also published as: JP2014103710A

Description

この発明は、例えば、アップ信号とダウン信号の信号レベルに応じた電流を出力する差動チャージポンプ回路に関するものである。 The present invention relates to a differential charge pump circuit that outputs a current corresponding to the signal level of an up signal and a down signal, for example.

チャージポンプ回路は、入力されるアップ信号（以下、「ＵＰ信号」と称する）とダウン信号（以下、「ＤＮ信号」と称する）の信号レベルに応じて出力電流を変化させて、出力端子に接続される容量の充放電を制御する回路である。
例えば、位相同期回路であるＰＬＬ（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ）では、位相周波数比較回路の出力であるパルス信号から、ループフィルタに入力される電流信号に変換する箇所で使用される。 The charge pump circuit changes the output current according to the signal level of the input up signal (hereinafter referred to as “UP signal”) and down signal (hereinafter referred to as “DN signal”), and connects to the output terminal. It is a circuit which controls charging / discharging of the capacity | capacitance performed.
For example, a phase locked loop (PLL) is used at a place where a pulse signal that is an output of a phase frequency comparison circuit is converted into a current signal that is input to a loop filter.

チャージポンプ回路の用途によっては差動出力が必要な場合があり、このような場合には、差動チャージポンプ回路が使用される。
図５は以下の非特許文献に開示されている従来の差動チャージポンプ回路を示す構成図である。
この差動チャージポンプ回路は、トランジスタＭ１とトランジスタＭ２からなる差動対と、トランジスタＭ３とトランジスタＭ４からなる差動対と、全て同じ値の電流Ｉ１〜Ｉ４を出力する４つの電流源とから構成されている。
この差動チャージポンプ回路の入力信号であるＵＰ信号とＤＮ信号は共に差動であり（ＵＰ信号におけるＵＰＰとＵＰＮが差動、ＤＮ信号におけるＤＮＰとＤＮＮが差動）、２つの差動対に入力される。 Depending on the application of the charge pump circuit, a differential output may be required. In such a case, a differential charge pump circuit is used.
FIG. 5 is a block diagram showing a conventional differential charge pump circuit disclosed in the following non-patent document.
This differential charge pump circuit is composed of a differential pair composed of a transistor M1 and a transistor M2, a differential pair composed of a transistor M3 and a transistor M4, and four current sources that output currents I1 to I4 having the same value. Has been.
The UP signal and DN signal, which are input signals of this differential charge pump circuit, are both differential (UPP and UPN are differential in the UP signal, and DNP and DNN are differential in the DN signal). Entered.

図５の差動チャージポンプ回路では、ＵＰ信号とＤＮ信号の信号レベルに応じてトランジスタＭ１〜Ｍ４のオンオフを制御して電流経路を切り替えることにより、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮの出力電流Ｉｏｕｔを制御している。
ここで、正相出力端子ＯＵＴＰから外部に流れ出す電流をＩ（ＯＵＴＰ）、逆相出力端子ＯＵＴＮから外部に流れ出す電流をＩ（ＯＵＴＮ）で表すと、Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）となる。 In the differential charge pump circuit of FIG. 5, the current paths are switched by controlling on / off of the transistors M1 to M4 according to the signal levels of the UP signal and the DN signal, whereby the positive phase output terminal OUTP and the negative phase output terminal OUTN are switched. The output current Iout is controlled.
Here, when I (OUTP) represents the current flowing out from the positive phase output terminal OUTP and I (OUTN) represents the current flowing out from the negative phase output terminal OUTN, I (OUTP) = − I (OUTN). .

図５の差動チャージポンプ回路の動作は以下の通りである。
例えば、ＵＰ信号の信号レベルが“Ｈｉｇｈ”であって、ＤＮ信号の信号レベルが“Ｌｏｗ”である場合、即ち、ＵＰＰの信号レベルがＨレベル、ＵＰＮの信号レベルがＬレベル、ＤＮＰの信号レベルがＬレベル、ＤＮＮの信号レベルがＨレベルである場合、トランジスタＭ１，Ｍ３がオン、トランジスタＭ２，Ｍ４がオフになる。
これにより、トランジスタＭ２とトランジスタＭ４には電流が流れないため、Ｉ４の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
また、トランジスタＭ１，Ｍ３に電流が流れるため、Ｉ３−Ｉ１−Ｉ２の電流が、逆相出力端子ＯＵＴＮに出力される。なお、Ｉ３−Ｉ１−Ｉ２の電流は負の値であるため、外部から逆相出力端子ＯＵＴＮに電流が流れ込むようになる。
したがって、この場合には、出力電流Ｉｏｕｔ（＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ））は正の値となる。 The operation of the differential charge pump circuit of FIG. 5 is as follows.
For example, when the signal level of the UP signal is “High” and the signal level of the DN signal is “Low”, that is, the UPP signal level is H level, the UPN signal level is L level, and the DNP signal level. Are L level and the signal level of DNN is H level, the transistors M1 and M3 are turned on and the transistors M2 and M4 are turned off.
As a result, no current flows through the transistor M2 and the transistor M4, so that the current I4 flows out from the positive phase output terminal OUTP.
Further, since current flows through the transistors M1 and M3, the current I3-I1-I2 is output to the negative phase output terminal OUTN. Since the current of I3-I1-I2 is a negative value, the current flows from the outside to the negative phase output terminal OUTN.
Therefore, in this case, the output current Iout (= I (OUTP) = − I (OUTN)) is a positive value.

逆に、ＵＰ信号の信号レベルが“Ｌｏｗ”であって、ＤＮ信号の信号レベルが“Ｈｉｇｈ”である場合、即ち、ＵＰＰの信号レベルがＬレベル、ＵＰＮの信号レベルがＨレベル、ＤＮＰの信号レベルがＨレベル、ＤＮＮの信号レベルがＬレベルである場合、トランジスタＭ１，Ｍ３がオフ、トランジスタＭ２，Ｍ４がオンになる。
これにより、トランジスタＭ２，Ｍ４に電流が流れるため、Ｉ４−Ｉ１−Ｉ２の電流が、正相出力端子ＯＵＴＰに出力される。なお、Ｉ４−Ｉ１−Ｉ２の電流は負の値であるため、外部から正相出力端子ＯＵＴＰに電流が流れ込むようになる。
また、トランジスタＭ１とトランジスタＭ３には電流が流れないため、Ｉ３の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
したがって、この場合には、出力電流Ｉｏｕｔ（＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ））は負の値となる。 Conversely, when the signal level of the UP signal is “Low” and the signal level of the DN signal is “High”, that is, the UPP signal level is L level, the UPN signal level is H level, and the DNP signal When the level is H level and the signal level of DNN is L level, the transistors M1 and M3 are turned off and the transistors M2 and M4 are turned on.
As a result, current flows through the transistors M2 and M4, so that the current I4-I1-I2 is output to the positive phase output terminal OUTP. Since the current of I4-I1-I2 is a negative value, the current flows from the outside to the positive phase output terminal OUTP.
Further, since no current flows through the transistor M1 and the transistor M3, the current I3 flows out from the negative phase output terminal OUTN.
Therefore, in this case, the output current Iout (= I (OUTP) = − I (OUTN)) is a negative value.

また、ＵＰ信号及びＤＮ信号の信号レベルが共に“Ｌｏｗ”である場合、即ち、ＵＰＰの信号レベルがＬレベル、ＵＰＮの信号レベルがＨレベル、ＤＮＰの信号レベルがＬレベル、ＤＮＮの信号レベルがＨレベルである場合、トランジスタＭ２，Ｍ３がオン、トランジスタＭ１，Ｍ４がオフになる。
これにより、トランジスタＭ２に電流が流れるため、Ｉ４−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。ただし、Ｉ４−Ｉ１は零であるため、正相出力端子ＯＵＴＰには電流が流れない。
また、トランジスタＭ３に電流が流れるため、Ｉ３−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。ただし、Ｉ３−Ｉ２の電流は零であるため、逆相出力端子ＯＵＴＮには電流が流れない。 Also, when the signal level of both the UP signal and the DN signal is “Low”, that is, the signal level of the UPP is L level, the signal level of the UPN is H level, the signal level of the DNP is L level, and the signal level of the DNN is When it is at the H level, the transistors M2 and M3 are turned on and the transistors M1 and M4 are turned off.
Thereby, since a current flows through the transistor M2, the current I4-I1 flows out from the positive phase output terminal OUTP. However, since I4-I1 is zero, no current flows through the positive phase output terminal OUTP.
Further, since the current flows through the transistor M3, the current I3-I2 flows out from the negative phase output terminal OUTN. However, since the current of I3-I2 is zero, no current flows through the negative phase output terminal OUTN.

また、ＵＰ信号及びＤＮ信号の信号レベルが共に“Ｈｉｇｈ”である場合、即ち、ＵＰＰの信号レベルがＨレベル、ＵＰＮの信号レベルがＬレベル、ＤＮＰの信号レベルがＨレベル、ＤＮＮの信号レベルがＬレベルである場合、トランジスタＭ１，Ｍ４がオン、トランジスタＭ２，Ｍ３がオフになる。
これにより、トランジスタＭ４に電流が流れるため、Ｉ４−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。ただし、Ｉ４−Ｉ２は零であるため、正相出力端子ＯＵＴＰには電流が流れない。
また、トランジスタＭ１に電流が流れるため、Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。ただし、Ｉ３−Ｉ１の電流は零であるため、逆相出力端子ＯＵＴＮには電流が流れない。 Also, when the signal level of both the UP signal and the DN signal is “High”, that is, the signal level of the UPP is H level, the signal level of the UPN is L level, the signal level of the DNP is H level, and the signal level of the DNN is When it is at the L level, the transistors M1 and M4 are turned on and the transistors M2 and M3 are turned off.
As a result, since a current flows through the transistor M4, the current I4-I2 flows out from the positive phase output terminal OUTP. However, since I4-I2 is zero, no current flows through the positive phase output terminal OUTP.
Further, since the current flows through the transistor M1, the current I3-I1 flows out from the negative phase output terminal OUTN. However, since the current of I3-I1 is zero, no current flows through the negative phase output terminal OUTN.

上記の動作結果より、ＵＰ信号の信号レベルが“Ｈｉｇｈ”になる時間がＴｕで、ＤＮ信号の信号レベルが“Ｌｏｗ”になる時間がＴｄであるとすると、出力電流Ｉｏｕｔの時間平均は、Ｔｕ−Ｔｄに比例する値になる。 As a result of the above operation, if the time when the signal level of the UP signal is “High” is Tu and the time when the signal level of the DN signal is “Low” is Td, the time average of the output current Iout is Tu. It becomes a value proportional to -Td.

図５の差動チャージポンプ回路は、４つの電流源を備えているが、半導体の製造ばらつきなどが原因で、４つの電流源から出力される電流Ｉ１〜Ｉ４の値が等しくならない場合がある。
４つの電流源から出力される電流Ｉ１〜Ｉ４の値が等しくならない場合、出力電流特性にオフセットが生じる問題が発生する。
以下、この問題の原理を説明する。 Although the differential charge pump circuit of FIG. 5 includes four current sources, the values of the currents I1 to I4 output from the four current sources may not be equal due to manufacturing variations of semiconductors.
When the values of the currents I1 to I4 output from the four current sources are not equal, there arises a problem that an offset occurs in the output current characteristics.
Hereinafter, the principle of this problem will be described.

まず、電流源から出力される電流Ｉ１〜Ｉ４の値を以下の式で定義する。
Ｉ１＝Ｉ×（１−α）
Ｉ２＝Ｉ×（１＋α）
Ｉ３＝Ｉ×（１−β）
Ｉ４＝Ｉ×（１＋β）
図５には図示していないが、通常、差動チャージポンプ回路にはコモンモードフィードバック（ＣＭＦＢ）回路が付加されており、このＣＭＦＢ回路によって、出力端子のコモン電位が一定になるように調整されている。
このため、Ｉ１＋Ｉ２＝Ｉ３＋Ｉ４の関係が成り立ち、Ｉ１〜Ｉ４の電流ばらつきはαとβの２つの変数で表現することができる。
αは出力電流Ｉ１の電流源と出力電流Ｉ２の電流源との相対的なばらつきを示し、βは出力電流Ｉ３の電流源と出力電流Ｉ４の電流源との相対的なばらつきを示している。 First, the values of the currents I1 to I4 output from the current source are defined by the following formula.
I1 = I × (1−α)
I2 = I × (1 + α)
I3 = I × (1-β)
I4 = I × (1 + β)
Although not shown in FIG. 5, a common mode feedback (CMFB) circuit is usually added to the differential charge pump circuit, and the common potential of the output terminal is adjusted to be constant by this CMFB circuit. ing.
For this reason, the relationship of I1 + I2 = I3 + I4 holds, and the current variation of I1 to I4 can be expressed by two variables α and β.
α represents a relative variation between the current source of the output current I1 and the current source of the output current I2, and β represents a relative variation between the current source of the output current I3 and the current source of the output current I4.

ここで、図６はＵＰ信号とＤＮ信号における信号レベルの変化例を示す説明図である。
図６の例では、ＵＰ信号のパルス幅をＴｕ、ＤＮ信号のパルス幅をＴｄ、周期１を想定している。
この場合、図６における区間Ａ，Ｂ，Ｃの出力電流Ｉｏｕｔは、下記のようになる。
［区間Ａ］
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−（ＯＵＴＮ）
＝Ｉ×（−α＋β）
［区間Ｂ］
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−（ＯＵＴＮ）
＝Ｉ×（１＋β）
［区間Ｃ］
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−（ＯＵＴＮ）
＝Ｉ×（α＋β） Here, FIG. 6 is an explanatory diagram showing an example of a change in signal level between the UP signal and the DN signal.
In the example of FIG. 6, it is assumed that the pulse width of the UP signal is Tu, the pulse width of the DN signal is Td, and the period is 1.
In this case, the output current Iout in the sections A, B, and C in FIG. 6 is as follows.
[Section A]
Iout = I (OUTP) = − (OUTN)
= I × (−α + β)
[Section B]
Iout = I (OUTP) = − (OUTN)
= I × (1 + β)
[Section C]
Iout = I (OUTP) = − (OUTN)
= I × (α + β)

各区間Ａ，Ｂ，Ｃの時間幅を考慮すると、平均出力電流Ｉｏｕｔ＿ａｖは以下の通りとなる。
Ｉｏｕｔ＿ａｖ＝Ｉ×｛Ｔｕ−Ｔｄ＋α（１−Ｔｕ−Ｔｄ）＋ β｝
以上より、４つの電流源にばらつきがない場合（α＝β＝０）、出力電流Ｉｏｕｔが（Ｔｕ−Ｔｄ）に比例するが、ばらつきの影響でαとβが０でない場合、出力電流特性にオフセットが生じることが分かる。 Considering the time width of each section A, B, C, the average output current Iout_av is as follows.
Iout_av = I × {Tu−Td + α (1−Tu−Td) + β}
As described above, when there is no variation among the four current sources (α = β = 0), the output current Iout is proportional to (Tu−Td), but when α and β are not 0 due to the variation, the output current characteristics are It can be seen that an offset occurs.

図７は入力信号の（Ｔｕ−Ｔｄ）に対する出力電流Ｉｏｕｔの関係を示す説明図である。
電流源Ｉ１〜Ｉ４のばらつきにより、出力電流Ｉｏｕｔがゼロになるポイントが、（Ｔｕ−Ｔｄ）がゼロになるポイントからずれることになる。
この特性は、出力電流値から（Ｔｕ−Ｔｄ）の値を推測する際の誤差の原因となる。また、この差動チャージポンプ回路をＰＬＬの位相比較器出力に用いた場合、位相ロックのポイントがずれて、ＰＬＬの出力信号の位相にばらつきが生じることになる。 FIG. 7 is an explanatory diagram showing the relationship of the output current Iout with respect to (Tu−Td) of the input signal.
Due to variations in the current sources I1 to I4, the point at which the output current Iout becomes zero shifts from the point at which (Tu−Td) becomes zero.
This characteristic causes an error in estimating the value of (Tu−Td) from the output current value. Further, when this differential charge pump circuit is used for the output of the phase comparator of the PLL, the phase lock point is shifted and the phase of the output signal of the PLL varies.

John Rogers，Calvin Plett，Foster Dai著“Integrated Circuit Design for High-Speed Frequency Synthesis”，ARTECH HOUSE，2006John Rogers, Calvin Plett, Foster Dai, “Integrated Circuit Design for High-Speed Frequency Synthesis”, ARTECH HOUSE, 2006

従来の差動チャージポンプ回路は以上のように構成されているので、半導体の製造ばらつきなどが原因で、４つの電流源から出力される電流Ｉ１〜Ｉ４の値が等しくならない場合、出力電流特性にオフセットが生じてしまう課題があった。 Since the conventional differential charge pump circuit is configured as described above, if the values of the currents I1 to I4 output from the four current sources are not equal due to semiconductor manufacturing variations, the output current characteristics are reduced. There was a problem that an offset occurred.

この発明は上記のような課題を解決するためになされたもので、電流源のばらつきがあっても、出力電流特性に生じるオフセットを抑えることができる差動チャージポンプ回路を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a differential charge pump circuit capable of suppressing an offset generated in output current characteristics even when current sources vary. .

この発明に係る差動チャージポンプ回路は、アップ信号とクロック信号を加算するとともに、ダウン信号とクロック信号を加算する加算回路と、加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第１の差動対と、加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第２の差動対と、加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第３の差動対と、加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第４の差動対とを備え、第１及び第２の差動対と接続されているシンク電流供給手段が、正相出力端子及び逆相出力端子にシンク電流を供給し、第３及び第４の差動対と接続されているソース電流供給手段が、正相出力端子及び逆相出力端子にソース電流を供給するようにしたものである。 The differential charge pump circuit according to the present invention adds an up signal and a clock signal, adds an down signal and a clock signal, and according to the signal level of the up signal to which the clock signal is added by the addition circuit. The first differential pair is composed of two transistors that are turned on and off, one of which is connected to the negative phase output terminal and the other transistor is connected to the positive phase output terminal. It is composed of two transistors that are turned on and off in accordance with the signal level of the added down signal. One transistor is connected to the negative phase output terminal, and the other transistor is connected to the positive phase output terminal. Two that turn on and off according to the signal level of the differential signal and the down signal to which the clock signal is added by the adder circuit The drain of one transistor is connected to the drain and negative phase output terminal of one transistor in the first and second differential pairs, and the drain of the other transistor is connected to the first and second differentials. A third differential pair connected to the drain and the positive phase output terminal of the other transistor in the dynamic pair, and two transistors that are turned on / off according to the signal level of the up signal to which the clock signal is added by the adder circuit The drain of one transistor is connected to the drain and negative phase output terminal of one transistor in the first and second differential pairs, and the drain of the other transistor is connected to the first and second differential pairs. A fourth differential pair connected to the drain of the other transistor and the positive-phase output terminal, and the first and second A sink current supply means connected to the differential pair supplies a sink current to the positive phase output terminal and the negative phase output terminal, and a source current supply means connected to the third and fourth differential pairs includes: A source current is supplied to the positive phase output terminal and the negative phase output terminal.

この発明によれば、アップ信号とクロック信号を加算するとともに、ダウン信号とクロック信号を加算する加算回路と、加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第１の差動対と、加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第２の差動対と、加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第３の差動対と、加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第４の差動対とを備え、第１及び第２の差動対と接続されているシンク電流供給手段が、正相出力端子及び逆相出力端子にシンク電流を供給し、第３及び第４の差動対と接続されているソース電流供給手段が、正相出力端子及び逆相出力端子にソース電流を供給するように構成したので、電流源のばらつきがあっても、出力電流特性に生じるオフセットを抑えることができる効果がある。 According to the present invention, the addition signal for adding the up signal and the clock signal, the addition signal for adding the down signal and the clock signal, and the two transistors that are turned on and off according to the signal level of the up signal to which the clock signal is added by the addition circuit A first differential pair in which one transistor is connected to a negative phase output terminal and the other transistor is connected to a positive phase output terminal, and a down signal obtained by adding a clock signal by an adder circuit A second differential pair in which one transistor is connected to the negative phase output terminal and the other transistor is connected to the positive phase output terminal. Consists of two transistors that turn on and off according to the signal level of the down signal to which the clock signal is added by the adder circuit The drain of one transistor is connected to the drain and negative phase output terminal of one transistor in the first and second differential pairs, and the drain of the other transistor is connected to the first and second differential pairs. It consists of a third differential pair connected to the drain of the other transistor and the positive phase output terminal, and two transistors that turn on and off according to the signal level of the up signal to which the clock signal is added by the adder circuit. The drain of one transistor is connected to the drain and negative phase output terminal of one transistor in the first and second differential pairs, and the drain of the other transistor is the other transistor in the first and second differential pairs. And a fourth differential pair connected to the drain and the positive phase output terminal, and connected to the first and second differential pairs. The sink current supply means supplies the sink current to the positive phase output terminal and the negative phase output terminal, and the source current supply means connected to the third and fourth differential pairs has the positive phase output terminal and the negative phase output terminal. Since the source current is supplied to the terminals, the offset generated in the output current characteristics can be suppressed even if the current sources vary.

この発明の実施の形態１による差動チャージポンプ回路を示す構成図である。1 is a configuration diagram illustrating a differential charge pump circuit according to a first embodiment of the present invention. FIG. この発明の実施の形態１による差動チャージポンプ回路の動作タイミングを示すタイミングチャートである。3 is a timing chart showing operation timings of the differential charge pump circuit according to the first embodiment of the present invention. この発明の実施の形態２による差動チャージポンプ回路を示す構成図である。It is a block diagram which shows the differential charge pump circuit by Embodiment 2 of this invention. この発明の実施の形態３による差動チャージポンプ回路を示す構成図である。It is a block diagram which shows the differential charge pump circuit by Embodiment 3 of this invention. 非特許文献に開示されている従来の差動チャージポンプ回路を示す構成図である。It is a block diagram which shows the conventional differential charge pump circuit currently disclosed by the nonpatent literature. ＵＰ信号とＤＮ信号における信号レベルの変化例を示す説明図である。It is explanatory drawing which shows the example of a change of the signal level in an UP signal and a DN signal. 入力信号の（Ｔｕ−Ｔｄ）に対する出力電流Ｉｏｕｔの関係を示す説明図である。It is explanatory drawing which shows the relationship of the output current Iout with respect to (Tu-Td) of an input signal.

実施の形態１．
図１はこの発明の実施の形態１による差動チャージポンプ回路を示す構成図である。
図１において、加算回路１はＯＲゲート２，３から構成されており、ＵＰ信号（アップ信号）とＣＬＫ信号（クロック信号）を加算するとともに、ＤＮ信号（ダウン信号）とＣＬＫ信号を加算する回路である。
ＯＲゲート２は差動のＵＰ信号におけるＵＰＰとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＰをトランジスタＭ１，Ｍ８に出力する論理素子である。
ＯＲゲート３は差動のＤＮ信号におけるＤＮＰとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＰをトランジスタＭ４，Ｍ５に出力する論理素子である。 Embodiment 1 FIG.
1 is a block diagram showing a differential charge pump circuit according to a first embodiment of the present invention.
In FIG. 1, an adder circuit 1 is composed of OR gates 2 and 3, and adds a UP signal (up signal) and a CLK signal (clock signal) and adds a DN signal (down signal) and a CLK signal. It is.
The OR gate 2 is a logic element that calculates the logical sum of the UPP and CLK signals in the differential UP signal and outputs the logical result UP2P to the transistors M1 and M8.
The OR gate 3 is a logic element that calculates the logical sum of the DNP and CLK signals in the differential DN signal and outputs the logical result DN2P to the transistors M4 and M5.

加算回路４はＯＲゲート５，６から構成されており、ＵＰ信号とＣＬＫ信号を加算するとともに、ＤＮ信号とＣＬＫ信号を加算する回路である。
ＯＲゲート５は差動のＵＰ信号におけるＵＰＮとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＮをトランジスタＭ２，Ｍ７に出力する論理素子である。
ＯＲゲート６は差動のＤＮ信号におけるＤＮＮとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＮをトランジスタＭ３，Ｍ６に出力する論理素子である。 The adder circuit 4 is composed of OR gates 5 and 6 and is a circuit that adds the UP signal and the CLK signal and adds the DN signal and the CLK signal.
The OR gate 5 is a logic element that calculates the logical sum of the UPN and CLK signals in the differential UP signal and outputs the logical result UP2N to the transistors M2 and M7.
The OR gate 6 is a logic element that calculates the logical sum of the DNN and CLK signals in the differential DN signal and outputs the logical result DN2N to the transistors M3 and M6.

差動対１１は加算回路１のＯＲゲート２から出力されたＵＰ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ１と、加算回路４のＯＲゲート５から出力されたＵＰ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ２とから構成されており、そのトランジスタＭ１のドレインが逆相出力端子ＯＵＴＮと接続され、そのトランジスタＭ２のドレインが正相出力端子ＯＵＴＰと接続されている。なお、差動対１１は第１の差動対を構成している。 The differential pair 11 has a transistor M1 that is turned on / off according to the signal level of UP2P output from the OR gate 2 of the adder circuit 1 and the signal level of UP2N output from the OR gate 5 of the adder circuit 4. The transistor M2 is turned on / off in response, and the drain of the transistor M1 is connected to the negative phase output terminal OUTN, and the drain of the transistor M2 is connected to the positive phase output terminal OUTP. Note that the differential pair 11 constitutes a first differential pair.

差動対１２は加算回路４のＯＲゲート６から出力されたＤＮ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ３と、加算回路１のＯＲゲート３から出力されたＵＮ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ４とから構成されており、そのトランジスタＭ３のドレインが逆相出力端子ＯＵＴＮと接続され、そのトランジスタＭ４のドレインが正相出力端子ＯＵＴＰと接続されている。なお、差動対１２は第２の差動対を構成している。 The differential pair 12 is turned on / off (ON / OFF) in accordance with the signal level of DN2N output from the OR gate 6 of the adder circuit 4, and the signal level of UN2P output from the OR gate 3 of the adder circuit 1. The transistor M4 is turned on / off in response, and the drain of the transistor M3 is connected to the negative phase output terminal OUTN, and the drain of the transistor M4 is connected to the positive phase output terminal OUTP. The differential pair 12 constitutes a second differential pair.

シンク電流供給回路１３は差動対１１，１２と接続されており、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮにシンク電流を供給する回路である。なお、シンク電流供給回路１３はシンク電流供給手段を構成している。
電流源１４は差動対１１におけるトランジスタＭ１，Ｍ２の共通のソースと接続されており、電流Ｉ１を出力する第１の電流源である。
電流源１５は差動対１２におけるトランジスタＭ３，Ｍ４の共通のソースと接続されており、電流Ｉ２を出力する第２の電流源である。 The sink current supply circuit 13 is connected to the differential pairs 11 and 12 and supplies a sink current to the positive phase output terminal OUTP and the negative phase output terminal OUTN. The sink current supply circuit 13 constitutes sink current supply means.
The current source 14 is connected to a common source of the transistors M1 and M2 in the differential pair 11, and is a first current source that outputs a current I1.
The current source 15 is connected to a common source of the transistors M3 and M4 in the differential pair 12, and is a second current source that outputs a current I2.

差動対１７は加算回路１のＯＲゲート３から出力されたＤＮ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ５と、加算回路４のＯＲゲート６から出力されたＤＮ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ６とから構成されており、そのトランジスタＭ５のドレインがトランジスタＭ１，Ｍ３のドレイン及び逆相出力端子ＯＵＴＮと接続され、そのトランジスタＭ６のドレインがトランジスタＭ２，Ｍ４のドレイン及び正相出力端子ＯＵＴＰと接続されている。なお、差動対１７は第３の差動対を構成している。 The differential pair 17 is turned on / off (ON / OFF) according to the signal level of DN2N output from the OR gate 3 of the adder circuit 1 and the signal level of DN2P output from the OR gate 6 of the adder circuit 4 The transistor M6 is turned on / off in response. The drain of the transistor M5 is connected to the drains of the transistors M1 and M3 and the negative phase output terminal OUTN, and the drain of the transistor M6 is the transistors M2 and M4. And the positive phase output terminal OUTP. The differential pair 17 constitutes a third differential pair.

差動対１８は加算回路４のＯＲゲート５から出力されたＵＰ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ７と、加算回路１のＯＲゲート２から出力されたＵＰ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ８とから構成されており、そのトランジスタＭ７のドレインがトランジスタＭ１，Ｍ３のドレイン及び逆相出力端子ＯＵＴＮと接続され、そのトランジスタＭ８のドレインがトランジスタＭ２，Ｍ４のドレイン及び正相出力端子ＯＵＴＰと接続されている。なお、差動対１８は第４の差動対を構成している。 The differential pair 18 is turned on / off (ON / OFF) according to the signal level of UP2P output from the OR gate 5 of the adder circuit 4 and the signal level of UP2N output from the OR gate 2 of the adder circuit 1. The transistor M7 is turned on / off in response, and the drain of the transistor M7 is connected to the drains of the transistors M1 and M3 and the negative phase output terminal OUTN. The drain of the transistor M8 is the transistors M2 and M4. And the positive phase output terminal OUTP. The differential pair 18 constitutes a fourth differential pair.

ソース電流供給回路１６は差動対１１，１２と接続されており、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮにソース電流を供給する回路である。なお、ソース電流供給回路１６はソース電流供給手段を構成している。
電流源１９は差動対１７におけるトランジスタＭ５，Ｍ６の共通のソースと接続されており、電流Ｉ３を出力する第３の電流源である。
電流源２０は差動対１８におけるトランジスタＭ７，Ｍ８の共通のソースと接続されており、電流Ｉ４を出力する第４の電流源である。 The source current supply circuit 16 is connected to the differential pairs 11 and 12 and supplies a source current to the positive phase output terminal OUTP and the negative phase output terminal OUTN. The source current supply circuit 16 constitutes source current supply means.
The current source 19 is connected to a common source of the transistors M5 and M6 in the differential pair 17, and is a third current source that outputs a current I3.
The current source 20 is connected to a common source of the transistors M7 and M8 in the differential pair 18, and is a fourth current source that outputs a current I4.

次に動作について説明する。
図２はこの発明の実施の形態１による差動チャージポンプ回路の動作タイミングを示すタイミングチャートである。
ここでは、ＣＬＫ信号として、ＵＰ信号／ＤＮ信号と同じ周期で、デューティ比がＵＰ信号／ＤＮ信号の５０％である信号を用いるものとする。
また、ＣＬＫ信号が“Ｈｉｇｈ”となる期間と、ＵＰ信号／ＤＮ信号が“Ｈｉｇｈ”となる期間とが重ならないように、ＣＬＫ信号のタイミングが調節されているものとする。 Next, the operation will be described.
FIG. 2 is a timing chart showing the operation timing of the differential charge pump circuit according to the first embodiment of the present invention.
Here, a signal having the same cycle as the UP signal / DN signal and a duty ratio of 50% of the UP signal / DN signal is used as the CLK signal.
Further, it is assumed that the timing of the CLK signal is adjusted so that the period in which the CLK signal is “High” and the period in which the UP signal / DN signal is “High” do not overlap.

電流源１４，１５，１９，２０から出力される電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の値を以下の式で定義する。
Ｉ１＝Ｉ×（１−α）
Ｉ２＝Ｉ×（１＋α）
Ｉ３＝Ｉ×（１−β）
Ｉ４＝Ｉ×（１＋β）
αは電流源１４と電流源１５の相対的なばらつきを示し、βは電流源１９と電流源２０の相対的なばらつきを示している。 The values of the currents I1, I2, I3, and I4 output from the current sources 14, 15, 19, and 20 are defined by the following equations.
I1 = I × (1−α)
I2 = I × (1 + α)
I3 = I × (1-β)
I4 = I × (1 + β)
α indicates a relative variation between the current source 14 and the current source 15, and β indicates a relative variation between the current source 19 and the current source 20.

図２における区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの出力電流Ｉｏｕｔは、下記のようになる。
［区間Ａ］
区間Ａでは、ＵＰ信号の信号レベルが“Ｈｉｇｈ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ → Ｈレベル
ＤＮ２Ｐ → Ｈレベル
ＵＰ２Ｎ → Ｌレベル
ＤＮ２Ｎ → Ｌレベル The output current Iout in the sections A, B, C, D, and E in FIG. 2 is as follows.
[Section A]
In section A, the signal level of the UP signal is “High”, the signal level of the DN signal is “High”, and the signal level of the CLK signal is “Low”.
In this case, the signal levels of UP2P, DN2P, UP2N and DN2N output from the OR gates 2 and 3 of the adder circuit 1 and the OR gates 5 and 6 of the adder circuit 4 are as follows.
UP2P → H level DN2P → H level UP2N → L level DN2N → L level

したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１ → ＯＮ
トランジスタＭ２ → ＯＦＦ
トランジスタＭ３ → ＯＦＦ
トランジスタＭ４ → ＯＮ
トランジスタＭ５ → ＯＮ
トランジスタＭ６ → ＯＦＦ
トランジスタＭ７ → ＯＦＦ
トランジスタＭ８ → ＯＮ Therefore, the on / off states of the transistors M1 to M8 are as follows.
Transistor M1 → ON
Transistor M2 → OFF
Transistor M3 → OFF
Transistor M4 → ON
Transistor M5 → ON
Transistor M6 → OFF
Transistor M7 → OFF
Transistor M8 → ON

これにより、トランジスタＭ４，Ｍ８に電流が流れるため、Ｉ４−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
また、トランジスタＭ１，Ｍ５に電流が流れるため、Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（−α＋β） As a result, current flows through the transistors M4 and M8, so that the current I4-I2 flows out from the positive phase output terminal OUTP.
I (OUTP) = I4-I2
= I × (1 + β) −I × (1 + α)
= I × (−α + β)
Further, since current flows through the transistors M1 and M5, the current I3-I1 flows out from the negative phase output terminal OUTN.
I (OUTN) = I3-I1
= I * (1- [beta])-I * (1- [alpha])
= I × (α−β)
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= I × (−α + β)

［区間Ｂ］
区間Ｂでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ → Ｌレベル
ＤＮ２Ｐ → Ｈレベル
ＵＰ２Ｎ → Ｈレベル
ＤＮ２Ｎ → Ｌレベル [Section B]
In section B, the signal level of the UP signal is “Low”, the signal level of the DN signal is “High”, and the signal level of the CLK signal is “Low”.
In this case, the signal levels of UP2P, DN2P, UP2N and DN2N output from the OR gates 2 and 3 of the adder circuit 1 and the OR gates 5 and 6 of the adder circuit 4 are as follows.
UP2P → L level DN2P → H level UP2N → H level DN2N → L level

したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１ → ＯＦＦ
トランジスタＭ２ → ＯＮ
トランジスタＭ３ → ＯＦＦ
トランジスタＭ４ → ＯＮ
トランジスタＭ５ → ＯＮ
トランジスタＭ６ → ＯＦＦ
トランジスタＭ７ → ＯＮ
トランジスタＭ８ → ＯＦＦ Therefore, the on / off states of the transistors M1 to M8 are as follows.
Transistor M1 → OFF
Transistor M2 → ON
Transistor M3 → OFF
Transistor M4 → ON
Transistor M5 → ON
Transistor M6 → OFF
Transistor M7 → ON
Transistor M8 → OFF

これにより、トランジスタＭ６，Ｍ８には電流が流れず、トランジスタＭ２，Ｍ４には電流が流れるため、−Ｉ２−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝−Ｉ２−Ｉ１
＝−Ｉ×（１＋α）−Ｉ×（１−α）
＝−２Ｉ
また、トランジスタＭ１，Ｍ３には電流が流れず、トランジスタＭ５，Ｍ７には電流が流れるため、Ｉ３＋Ｉ４の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３＋Ｉ４
＝Ｉ×（１−β）＋Ｉ×（１＋β）
＝２Ｉ
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝−２Ｉ As a result, no current flows through the transistors M6 and M8, and current flows through the transistors M2 and M4, so that the current of −I2−I1 flows out from the positive phase output terminal OUTP.
I (OUTP) =-I2-I1
= −I × (1 + α) −I × (1−α)
= -2I
In addition, since no current flows through the transistors M1 and M3 and current flows through the transistors M5 and M7, the current I3 + I4 flows out from the negative phase output terminal OUTN.
I (OUTN) = I3 + I4
= I * (1- [beta]) + I * (1+ [beta])
= 2I
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= -2I

［区間Ｃ］
区間Ｃでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ → Ｌレベル
ＤＮ２Ｐ → Ｌレベル
ＵＰ２Ｎ → Ｈレベル
ＤＮ２Ｎ → Ｈレベル [Section C]
In section C, the signal level of the UP signal is “Low”, the signal level of the DN signal is “Low”, and the signal level of the CLK signal is “Low”.
In this case, the signal levels of UP2P, DN2P, UP2N and DN2N output from the OR gates 2 and 3 of the adder circuit 1 and the OR gates 5 and 6 of the adder circuit 4 are as follows.
UP2P → L level DN2P → L level UP2N → H level DN2N → H level

したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１ → ＯＦＦ
トランジスタＭ２ → ＯＮ
トランジスタＭ３ → ＯＮ
トランジスタＭ４ → ＯＦＦ
トランジスタＭ５ → ＯＦＦ
トランジスタＭ６ → ＯＮ
トランジスタＭ７ → ＯＮ
トランジスタＭ８ → ＯＦＦ Therefore, the on / off states of the transistors M1 to M8 are as follows.
Transistor M1 → OFF
Transistor M2 → ON
Transistor M3 → ON
Transistor M4 → OFF
Transistor M5 → OFF
Transistor M6 → ON
Transistor M7 → ON
Transistor M8 → OFF

これにより、トランジスタＭ２，Ｍ６に電流が流れるため、Ｉ３−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
また、トランジスタＭ３，Ｍ７に電流が流れるため、Ｉ４−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（α−β） As a result, current flows through the transistors M2 and M6, so that the current I3-I1 flows out from the positive phase output terminal OUTP.
I (OUTP) = I3-I1
= I * (1- [beta])-I * (1- [alpha])
= I × (α−β)
Further, since current flows through the transistors M3 and M7, the current I4-I2 flows out from the negative phase output terminal OUTN.
I (OUTN) = I4-I2
= I × (1 + β) −I × (1 + α)
= I × (−α + β)
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= I × (α−β)

［区間Ｄ］
区間Ｄでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｈｉｇｈ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ → Ｈレベル
ＤＮ２Ｐ → Ｈレベル
ＵＰ２Ｎ → Ｈレベル
ＤＮ２Ｎ → Ｈレベル [Section D]
In section D, the signal level of the UP signal is “Low”, the signal level of the DN signal is “Low”, and the signal level of the CLK signal is “High”.
In this case, the signal levels of UP2P, DN2P, UP2N and DN2N output from the OR gates 2 and 3 of the adder circuit 1 and the OR gates 5 and 6 of the adder circuit 4 are as follows.
UP2P → H level DN2P → H level UP2N → H level DN2N → H level

したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１ → ＯＮ
トランジスタＭ２ → ＯＮ
トランジスタＭ３ → ＯＮ
トランジスタＭ４ → ＯＮ
トランジスタＭ５ → ＯＮ
トランジスタＭ６ → ＯＮ
トランジスタＭ７ → ＯＮ
トランジスタＭ８ → ＯＮ Therefore, the on / off states of the transistors M1 to M8 are as follows.
Transistor M1 → ON
Transistor M2 → ON
Transistor M3 → ON
Transistor M4 → ON
Transistor M5 → ON
Transistor M6 → ON
Transistor M7 → ON
Transistor M8 → ON

これにより、トランジスタＭ２，Ｍ４とトランジスタＭ６，Ｍ８に電流が流れるため、Ｉ３＋Ｉ４−Ｉ２−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３＋Ｉ４−Ｉ２−Ｉ１
＝Ｉ×（１−β）＋Ｉ×（１＋β）−Ｉ×（１＋α）−Ｉ×（１−
α）
＝０
また、トランジスタＭ２，Ｍ４とトランジスタＭ６，Ｍ８に電流が流れるため、Ｉ３＋Ｉ４−Ｉ２−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３＋Ｉ４−Ｉ２−Ｉ１
＝Ｉ×（１−β）＋Ｉ×（１＋β）−Ｉ×（１＋α）−Ｉ×（１−
α）
＝０
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝０ As a result, current flows through the transistors M2 and M4 and the transistors M6 and M8, so that the current I3 + I4-I2-I1 flows out from the positive phase output terminal OUTP.
I (OUTP) = I3 + I4-I2-I1
= I * (1- [beta]) + I * (1+ [beta])-I * (1+ [alpha])-I * (1-
α)
= 0
Further, since current flows through the transistors M2 and M4 and the transistors M6 and M8, the current I3 + I4-I2-I1 flows out from the negative phase output terminal OUTN.
I (OUTP) = I3 + I4-I2-I1
= I * (1- [beta]) + I * (1+ [beta])-I * (1+ [alpha])-I * (1-
α)
= 0
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= 0

［区間Ｅ］
区間Ｅでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ → Ｌレベル
ＤＮ２Ｐ → Ｌレベル
ＵＰ２Ｎ → Ｈレベル
ＤＮ２Ｎ → Ｈレベル [Section E]
In section E, the signal level of the UP signal is “Low”, the signal level of the DN signal is “Low”, and the signal level of the CLK signal is “Low”.
In this case, the signal levels of UP2P, DN2P, UP2N and DN2N output from the OR gates 2 and 3 of the adder circuit 1 and the OR gates 5 and 6 of the adder circuit 4 are as follows.
UP2P → L level DN2P → L level UP2N → H level DN2N → H level

各区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの時間幅を考慮すると、平均出力電流Ｉｏｕｔ＿ａｖは以下の通りとなる。
Ｉｏｕｔ＿ａｖ＝Ｉ×｛２×（Ｔｕ−Ｔｄ）−（Ｔｕ＋Ｔｄ）×（α−β）｝
よって、Ｉｏｕｔ＿ａｖを（Ｔｕ−Ｔｄ）の関数として見ると、（Ｔｕ＋Ｔｄ）が１より十分に小さい場合は、電流源のばらつきα，βに起因するオフセット項が小さくなり、ほぼＩｏｕｔ＿ａｖと（Ｔｕ−Ｔｄ）が比例の関係になることが分かる。
つまり、ＵＰ信号とＤＮ信号のパルス幅が小さいという条件下では、電流源のばらつきα，βの影響をほぼ消去できるといえる。
例えば、図１の差動チャージポンプ回路をＰＬＬに適用した場合、位相同期時にはＵＰ信号とＤＮ信号のパルス幅はほぼ０になるため、十分に出力電流のオフセット抑圧効果を得ることができる。 Considering the time width of each section A, B, C, D, E, the average output current Iout_av is as follows.
Iout_av = I × {2 × (Tu−Td) − (Tu + Td) × (α−β)}
Accordingly, when Iout_av is viewed as a function of (Tu−Td), when (Tu + Td) is sufficiently smaller than 1, the offset term due to current source variations α and β becomes small, and almost Iout_av and (Tu−Td). ) Is a proportional relationship.
That is, under the condition that the pulse widths of the UP signal and DN signal are small, it can be said that the influence of the variations α and β of the current source can be almost eliminated.
For example, when the differential charge pump circuit shown in FIG. 1 is applied to a PLL, the pulse width of the UP signal and the DN signal becomes almost 0 during phase synchronization, so that the output current offset suppression effect can be sufficiently obtained.

以上で明らかなように、この実施の形態１によれば、差動のＵＰ信号におけるＵＰＰとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＰをトランジスタＭ１，Ｍ７に出力するＯＲゲート２と、差動のＤＮ信号におけるＤＮＰとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＰをトランジスタＭ４，Ｍ６に出力するＯＲゲート３とからなる加算回路１と、差動のＵＰ信号におけるＵＰＮとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＮをトランジスタＭ２，Ｍ８に出力するＯＲゲート５と、差動のＤＮ信号におけるＤＮＮとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＮをトランジスタＭ３，Ｍ５に出力するＯＲゲート６とからなる加算回路４とを設けるように構成したので、電流源のばらつきα，βがあっても、オフセットの発生を抑えることができる効果を奏する。 As is apparent from the above, according to the first embodiment, the OR gate 2 that calculates the logical sum of the UPP and the CLK signal in the differential UP signal and outputs the logical result UP2P to the transistors M1 and M7. The adder circuit 1 comprising the OR gate 3 for obtaining the logical sum of the DNP and CLK signals in the differential DN signal and outputting the logical result DN2P to the transistors M4 and M6, and the UPN in the differential UP signal The logical sum of the CLK signal is obtained, the logical result of UP2N is output to the transistors M2 and M8, the logical sum of the DNN and the CLK signal in the differential DN signal is obtained, and the logical result of DN2N is obtained. Since the adder circuit 4 including the OR gate 6 output to the transistors M3 and M5 is provided, the current sources vary α and β. However, it is possible to suppress the occurrence of offset.

この実施の形態１では、ＵＰ信号の時間幅がＴｕ、ＤＮ信号の時間幅がＴｄである例を示したが（Ｔｕ＜Ｔｄ）、ＵＰ信号の時間幅Ｔｕが図２のＴｄに相当する時間（区間Ａ，Ｂの間、Ｈレベル）であって、ＤＮ信号の時間幅Ｔｄが図２のＴｕに相当する時間（区間Ａの間、Ｈレベル）であってもよい（Ｔｕ＞Ｔｄ）。 In the first embodiment, the time width of the UP signal is Tu and the time width of the DN signal is Td (Tu <Td), but the time width Tu of the UP signal corresponds to Td in FIG. The time width Td of the DN signal may be a time corresponding to Tu in FIG. 2 (H level during the section A) (Tu> Td).

実施の形態２．
図３はこの発明の実施の形態２による差動チャージポンプ回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ソース電流供給回路３０は差動対１１，１２、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮと接続されており、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮにソース電流を供給する回路である。なお、ソース電流供給回路３０はソース電流供給手段を構成している。 Embodiment 2. FIG.
3 is a block diagram showing a differential charge pump circuit according to Embodiment 2 of the present invention. In the figure, the same reference numerals as those in FIG.
The source current supply circuit 30 is connected to the differential pairs 11 and 12, the positive phase output terminal OUTP and the negative phase output terminal OUTN, and is a circuit for supplying a source current to the positive phase output terminal OUTP and the negative phase output terminal OUTN. . The source current supply circuit 30 constitutes source current supply means.

次に動作について説明する。
差動チャージポンプ回路の動作タイミングは、上記実施の形態１と同様に、図２のタイミングチャートが示す動作タイミングであるとして説明する。
図２における区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの出力電流Ｉｏｕｔは、下記のようになる。 Next, the operation will be described.
The operation timing of the differential charge pump circuit will be described assuming that it is the operation timing shown in the timing chart of FIG. 2 as in the first embodiment.
The output current Iout in the sections A, B, C, D, and E in FIG. 2 is as follows.

［区間Ａ］
区間Ａでは、ＵＰ信号の信号レベルが“Ｈｉｇｈ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ → Ｈレベル
ＤＮ２Ｐ → Ｈレベル
ＵＰ２Ｎ → Ｌレベル
ＤＮ２Ｎ → Ｌレベル [Section A]
In section A, the signal level of the UP signal is “High”, the signal level of the DN signal is “High”, and the signal level of the CLK signal is “Low”.
In this case, the signal levels of UP2P, DN2P, UP2N and DN2N output from the OR gates 2 and 3 of the adder circuit 1 and the OR gates 5 and 6 of the adder circuit 4 are as follows.
UP2P → H level DN2P → H level UP2N → L level DN2N → L level

したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１ → ＯＮ
トランジスタＭ２ → ＯＦＦ
トランジスタＭ３ → ＯＦＦ
トランジスタＭ４ → ＯＮ Therefore, the on / off states of the transistors M1 to M4 are as follows.
Transistor M1 → ON
Transistor M2 → OFF
Transistor M3 → OFF
Transistor M4 → ON

これにより、トランジスタＭ４に電流が流れるため、Ｉ４−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
また、トランジスタＭ１に電流が流れるため、Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（−α＋β） As a result, since a current flows through the transistor M4, the current I4-I2 flows out from the positive phase output terminal OUTP.
I (OUTP) = I4-I2
= I × (1 + β) −I × (1 + α)
= I × (−α + β)
Further, since the current flows through the transistor M1, the current I3-I1 flows out from the negative phase output terminal OUTN.
I (OUTN) = I3-I1
= I * (1- [beta])-I * (1- [alpha])
= I × (α−β)
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= I × (−α + β)

したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１ → ＯＦＦ
トランジスタＭ２ → ＯＮ
トランジスタＭ３ → ＯＦＦ
トランジスタＭ４ → ＯＮ Therefore, the on / off states of the transistors M1 to M4 are as follows.
Transistor M1 → OFF
Transistor M2 → ON
Transistor M3 → OFF
Transistor M4 → ON

これにより、トランジスタＭ２，Ｍ４に電流が流れるため、Ｉ４−Ｉ２−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１＋α）−Ｉ×（１−α）
＝Ｉ×（−１＋β）
また、トランジスタＭ１，Ｍ３には電流が流れないため、Ｉ３の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３
＝Ｉ×（１−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（−１＋β） As a result, current flows through the transistors M2 and M4, so that the current I4-I2-I1 flows out from the positive phase output terminal OUTP.
I (OUTP) = I4-I2-I1
= I * (1+ [beta])-I * (1+ [alpha])-I * (1- [alpha])
= I × (-1 + β)
Further, since no current flows through the transistors M1 and M3, the current I3 flows out from the negative phase output terminal OUTN.
I (OUTN) = I3
= I × (1-β)
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= I × (-1 + β)

したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１ → ＯＦＦ
トランジスタＭ２ → ＯＮ
トランジスタＭ３ → ＯＮ
トランジスタＭ４ → ＯＦＦ Therefore, the on / off states of the transistors M1 to M4 are as follows.
Transistor M1 → OFF
Transistor M2 → ON
Transistor M3 → ON
Transistor M4 → OFF

これにより、トランジスタＭ２に電流が流れるため、Ｉ４−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１−α）
＝Ｉ×（α＋β）
また、トランジスタＭ３に電流が流れるため、Ｉ３−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ２
＝Ｉ×（１−β）−Ｉ×（１＋α）
＝Ｉ×（−α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（α＋β） Thereby, since a current flows through the transistor M2, the current I4-I1 flows out from the positive phase output terminal OUTP.
I (OUTP) = I4-I1
= I * (1+ [beta])-I * (1- [alpha])
= I × (α + β)
Further, since the current flows through the transistor M3, the current I3-I2 flows out from the negative phase output terminal OUTN.
I (OUTN) = I3-I2
= I * (1- [beta])-I * (1+ [alpha])
= I × (−α−β)
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= I × (α + β)

したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１ → ＯＮ
トランジスタＭ２ → ＯＮ
トランジスタＭ３ → ＯＮ
トランジスタＭ４ → ＯＮ Therefore, the on / off states of the transistors M1 to M4 are as follows.
Transistor M1 → ON
Transistor M2 → ON
Transistor M3 → ON
Transistor M4 → ON

これにより、トランジスタＭ２，Ｍ４に電流が流れるため、Ｉ４−Ｉ２−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１＋α）−Ｉ×（１−α）
＝Ｉ×（−１＋β）
また、トランジスタＭ１，Ｍ３に電流が流れるため、Ｉ３−Ｉ２−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３−Ｉ２−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１＋α）−Ｉ×（１−α）
＝Ｉ×（−１−β） As a result, current flows through the transistors M2 and M4, so that the current I4-I2-I1 flows out from the positive phase output terminal OUTP.
I (OUTP) = I4-I2-I1
= I * (1+ [beta])-I * (1+ [alpha])-I * (1- [alpha])
= I × (-1 + β)
Further, since current flows through the transistors M1 and M3, the current I3-I2-I1 flows out from the negative phase output terminal OUTN.
I (OUTP) = I3-I2-I1
= I * (1- [beta])-I * (1+ [alpha])-I * (1- [alpha])
= I × (−1−β)

各区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの時間幅を考慮すると、平均出力電流Ｉｏｕｔ＿ａｖは以下の通りとなる。
Ｉｏｕｔ＿ａｖ＝Ｉ×｛（Ｔｕ−Ｔｄ）−（Ｔｕ＋Ｔｄ）α＋β｝
よって、電流源１９と電流源２０の相対的なばらつきβに依存して、出力電流特性にオフセットが生じることが分かる。
しかし、電流源１４と電流源１５の相対的なばらつきαについては、（Ｔｕ＋Ｔｄ）が１より十分に小さい場合、出力オフセットへの影響は小さくなる。
したがって、電流源１９と電流源２０の相対的なばらつきβが小さな回路に対しては、図３の差動チャージポンプ回路が出力オフセットの抑圧に対して有効であることが分かる。
図３の差動チャージポンプ回路では、図１の差動チャージポンプ回路と比べて、トランジスタの縦積み段数が減るため、電源電圧に対する制限が緩くなるというメリットが得られる。 Considering the time width of each section A, B, C, D, E, the average output current Iout_av is as follows.
Iout_av = I × {(Tu−Td) − (Tu + Td) α + β}
Therefore, it can be seen that an offset occurs in the output current characteristic depending on the relative variation β between the current source 19 and the current source 20.
However, as for the relative variation α between the current source 14 and the current source 15, when (Tu + Td) is sufficiently smaller than 1, the influence on the output offset is small.
Therefore, it can be seen that the differential charge pump circuit of FIG. 3 is effective for suppressing the output offset for a circuit having a small relative variation β between the current source 19 and the current source 20.
The differential charge pump circuit of FIG. 3 has an advantage that the restriction on the power supply voltage is relaxed because the number of transistors stacked vertically is reduced as compared with the differential charge pump circuit of FIG.

実施の形態３．
図４はこの発明の実施の形態３による差動チャージポンプ回路を示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
差動対４１は加算回路１のＯＲゲート３から出力されたＤＮ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ９と、加算回路４のＯＲゲート６から出力されたＤＮ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ１０とから構成されており、そのトランジスタＭ９のドレインが逆相出力端子ＯＵＴＮ及び電流源１４と接続され、そのトランジスタＭ１０のドレインが正相出力端子ＯＵＴＰ及び電流源１５と接続されている。なお、差動対４１は第１の差動対を構成している。 Embodiment 3 FIG.
4 is a block diagram showing a differential charge pump circuit according to a third embodiment of the present invention. In the figure, the same reference numerals as those in FIG.
The differential pair 41 is turned on / off (ON / OFF) in accordance with the signal level of DN2N output from the OR gate 3 of the adder circuit 1 and the signal level of DN2P output from the OR gate 6 of the adder circuit 4 The transistor M10 is turned on / off in response. The drain of the transistor M9 is connected to the negative phase output terminal OUTN and the current source 14, and the drain of the transistor M10 is connected to the positive phase output terminal OUTP and the current. A source 15 is connected. The differential pair 41 constitutes a first differential pair.

差動対４２は加算回路４のＯＲゲート５から出力されたＵＰ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ１１と、加算回路１のＯＲゲート２から出力されたＵＰ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ１２とから構成されており、そのトランジスタＭ１１のドレインが逆相出力端子ＯＵＴＮ及び電流源１４と接続され、そのトランジスタＭ１２のドレインが正相出力端子ＯＵＴＰ及び電流源１５と接続されている。なお、差動対４２は第２の差動対を構成している。 The differential pair 42 has a transistor M11 that is turned on / off according to the signal level of UP2P output from the OR gate 5 of the adder circuit 4 and the signal level of UP2N output from the OR gate 2 of the adder circuit 1. The transistor M12 is turned on / off in response, and the drain of the transistor M11 is connected to the negative phase output terminal OUTN and the current source 14, and the drain of the transistor M12 is connected to the positive phase output terminal OUTP and the current. A source 15 is connected. The differential pair 42 constitutes a second differential pair.

したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９ → ＯＮ
トランジスタＭ１０ → ＯＦＦ
トランジスタＭ１１ → ＯＦＦ
トランジスタＭ１２ → ＯＮ Therefore, the on / off states of the transistors M9 to M12 are as follows.
Transistor M9 → ON
Transistor M10 → OFF
Transistor M11 → OFF
Transistor M12 → ON

これにより、トランジスタＭ１２に電流が流れるため、Ｉ４−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
また、トランジスタＭ９に電流が流れるため、Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（−α＋β） As a result, since a current flows through the transistor M12, the current I4-I2 flows out from the positive phase output terminal OUTP.
I (OUTP) = I4-I2
= I × (1 + β) −I × (1 + α)
= I × (−α + β)
Further, since the current flows through the transistor M9, the current I3-I1 flows out from the negative phase output terminal OUTN.
I (OUTN) = I3-I1
= I * (1- [beta])-I * (1- [alpha])
= I × (α−β)
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= I × (−α + β)

したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９ → ＯＮ
トランジスタＭ１０ → ＯＦＦ
トランジスタＭ１１ → ＯＮ
トランジスタＭ１２ → ＯＦＦ Therefore, the on / off states of the transistors M9 to M12 are as follows.
Transistor M9 → ON
Transistor M10 → OFF
Transistor M11 → ON
Transistor M12 → OFF

これにより、トランジスタＭ１０，Ｍ１２には電流が流れないため、−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝−Ｉ２
＝−Ｉ×（１＋α）
また、トランジスタＭ９，Ｍ１１に電流が流れるため、Ｉ４＋Ｉ３−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４＋Ｉ３−Ｉ１
＝Ｉ×（１＋β）＋Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（１＋α）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝−Ｉ×（１＋α） As a result, no current flows through the transistors M10 and M12, so that a current of −I2 flows out from the negative phase output terminal OUTN.
I (OUTN) = − I2
= −I × (1 + α)
Further, since current flows through the transistors M9 and M11, the current I4 + I3-I1 flows out from the positive phase output terminal OUTP.
I (OUTP) = I4 + I3-I1
= I * (1+ [beta]) + I * (1- [beta])-I * (1- [alpha])
= I × (1 + α)
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= −I × (1 + α)

したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９ → ＯＦＦ
トランジスタＭ１０ → ＯＮ
トランジスタＭ１１ → ＯＮ
トランジスタＭ１２ → ＯＦＦ Therefore, the on / off states of the transistors M9 to M12 are as follows.
Transistor M9 → OFF
Transistor M10 → ON
Transistor M11 → ON
Transistor M12 → OFF

これにより、トランジスタＭ１０に電流が流れるため、Ｉ３−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ２
＝Ｉ×（１−β）−Ｉ×（１＋α）
＝−Ｉ×（α＋β）
また、トランジスタＭ１１に電流が流れるため、Ｉ４−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１−α）
＝Ｉ×（α＋β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝−Ｉ×（α＋β） As a result, since a current flows through the transistor M10, the current I3-I2 flows out from the positive phase output terminal OUTP.
I (OUTN) = I3-I2
= I * (1- [beta])-I * (1+ [alpha])
= −I × (α + β)
Further, since the current flows through the transistor M11, the current I4-I1 flows out from the negative phase output terminal OUTN.
I (OUTP) = I4-I1
= I * (1+ [beta])-I * (1- [alpha])
= I × (α + β)
Therefore, in this case, the output current Iout is as follows.
Iout = I (OUTP) = − I (OUTN)
= −I × (α + β)

したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９ → ＯＮ
トランジスタＭ１０ → ＯＮ
トランジスタＭ１１ → ＯＮ
トランジスタＭ１２ → ＯＮ Therefore, the on / off states of the transistors M9 to M12 are as follows.
Transistor M9 → ON
Transistor M10 → ON
Transistor M11 → ON
Transistor M12 → ON

これにより、トランジスタＭ１０，Ｍ１２に電流が流れるため、Ｉ４＋Ｉ３−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４＋Ｉ３−Ｉ２
＝Ｉ×（１＋β）＋Ｉ×（１−β）−Ｉ×（１＋α）
＝Ｉ×（１−α）
また、トランジスタＭ９，Ｍ１１に電流が流れるため、Ｉ４＋Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４＋Ｉ３−Ｉ１
＝Ｉ×（１＋β）＋Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（１＋α） As a result, current flows through the transistors M10 and M12, so that the current I4 + I3-I2 flows out from the positive phase output terminal OUTP.
I (OUTP) = I4 + I3-I2
= I * (1+ [beta]) + I * (1- [beta])-I * (1+ [alpha])
= I × (1-α)
Further, since current flows through the transistors M9 and M11, the current I4 + I3-I1 flows out from the negative phase output terminal OUTN.
I (OUTP) = I4 + I3-I1
= I * (1+ [beta]) + I * (1- [beta])-I * (1- [alpha])
= I × (1 + α)

各区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの時間幅を考慮すると、平均出力電流Ｉｏｕｔ＿ａｖは以下の通りとなる。
Ｉｏｕｔ＿ａｖ＝Ｉ×｛（Ｔｕ−Ｔｄ）＋α＋（Ｔｕ＋Ｔｄ）β｝
よって、電流源１４と電流源１５の相対的なばらつきαに依存して、出力電流特性にオフセットが生じることが分かる。
しかし、電流源１９と電流源２０の相対的なばらつきβについては、（Ｔｕ＋Ｔｄ）が１より十分に小さい場合、出力オフセットへの影響は小さくなる。
したがって、電流源１４と電流源１５の相対的なばらつきαが小さな回路に対しては、図４の差動チャージポンプ回路が出力オフセットの抑圧に対して有効であることが分かる。
図４の差動チャージポンプ回路では、図１の差動チャージポンプ回路と比べて、トランジスタの縦積み段数が減るため、電源電圧に対する制限が緩くなるというメリットが得られる。 Considering the time width of each section A, B, C, D, E, the average output current Iout_av is as follows.
Iout_av = I × {(Tu−Td) + α + (Tu + Td) β}
Therefore, it can be seen that an offset occurs in the output current characteristic depending on the relative variation α between the current source 14 and the current source 15.
However, when the relative variation β between the current source 19 and the current source 20 is (Tu + Td) sufficiently smaller than 1, the influence on the output offset is small.
Therefore, it can be seen that the differential charge pump circuit of FIG. 4 is effective for suppressing the output offset for a circuit having a small relative variation α between the current source 14 and the current source 15.
The differential charge pump circuit of FIG. 4 has an advantage that the restriction on the power supply voltage is relaxed because the number of transistors stacked vertically is reduced as compared with the differential charge pump circuit of FIG.

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。 In the present invention, within the scope of the invention, any combination of the embodiments, or any modification of any component in each embodiment, or omission of any component in each embodiment is possible. .

１加算回路、２，３ＯＲゲート、４加算回路、５，６ＯＲゲート、１１差動対（第１の差動対）、１２差動対（第２の差動対）、１３シンク電流供給回路（シンク電流供給手段）、１４電流源（第１の電流源）、１５電流源（第２の電流源）、１６ソース電流供給回路（ソース電流供給手段）、１７差動対（第３の差動対）、１８差動対（第４の差動対）、１９電流源（第３の電流源）、２０電流源（第４の電流源）、３０ソース電流供給回路（ソース電流供給手段）、４１差動対（第１の差動対）、４２差動対（第２の差動対）、Ｍ１〜Ｍ１２トランジスタ、ＯＵＴＰ正相出力端子、ＯＵＴＮ逆相出力端子。 1 adder circuit, 2, 3 OR gate, 4 adder circuit, 5, 6 OR gate, 11 differential pair (first differential pair), 12 differential pair (second differential pair), 13 sink current supply Circuit (sink current supply means), 14 current source (first current source), 15 current source (second current source), 16 source current supply circuit (source current supply means), 17 differential pair (third current source) Differential pair), 18 differential pair (fourth differential pair), 19 current source (third current source), 20 current source (fourth current source), 30 source current supply circuit (source current supply means) ), 41 differential pair (first differential pair), 42 differential pair (second differential pair), M1 to M12 transistors, OUTP positive phase output terminal, OUTN negative phase output terminal.

Claims

An addition circuit that adds the up signal and the clock signal, and adds the down signal and the clock signal;
It is composed of two transistors that turn on and off according to the signal level of the up signal to which the clock signal is added by the adder circuit. One transistor is connected to the negative phase output terminal, and the other transistor is connected to the positive phase output terminal. A first differential pair connected;
It consists of two transistors that turn on and off according to the signal level of the down signal added with the clock signal by the adder circuit, one transistor is connected to the negative phase output terminal, and the other transistor is the positive phase output A second differential pair connected to the terminal;
A sink current supply means connected to the first and second differential pairs, for supplying a sink current to the positive phase output terminal and the negative phase output terminal;
It is composed of two transistors that are turned on and off according to the signal level of the down signal to which the clock signal is added by the adder circuit, and the drain of one transistor is the drain of one transistor in the first and second differential pairs. A third differential pair connected to the drain and the negative phase output terminal, the drain of the other transistor being connected to the drain and the positive phase output terminal of the other transistor in the first and second differential pairs;
The transistor is composed of two transistors that are turned on / off according to the signal level of the up signal added with the clock signal by the adder circuit, and the drain of one transistor is the drain of one transistor in the first and second differential pairs. A fourth differential pair in which the drain of the other transistor is connected to the drain of the other transistor in the first and second differential pairs and the positive phase output terminal. When,
A differential charge pump circuit comprising source current supply means connected to the third and fourth differential pairs and supplying source current to the positive phase output terminal and the negative phase output terminal.

The sink current supply means
A first current source connected to a common source of two transistors in the first differential pair;
A second current source connected to a common source of the two transistors in the second differential pair;
The source current supply means is
A third current source connected to the common source of the two transistors in the third differential pair;
The differential charge pump circuit according to claim 1, further comprising a fourth current source connected to a common source of two transistors in the fourth differential pair.

An addition circuit that adds the up signal and the clock signal, and adds the down signal and the clock signal;
It is composed of two transistors that turn on and off according to the signal level of the up signal to which the clock signal is added by the adder circuit. One transistor is connected to the negative phase output terminal, and the other transistor is connected to the positive phase output terminal. A first differential pair connected;
It consists of two transistors that turn on and off according to the signal level of the down signal added with the clock signal by the adder circuit, one transistor is connected to the negative phase output terminal, and the other transistor is the positive phase output A second differential pair connected to the terminal;
A sink current supply means connected to the first and second differential pairs, for supplying a sink current to the positive phase output terminal and the negative phase output terminal;
A differential charge pump circuit comprising source current supply means connected to the first and second differential pairs and supplying a source current to the positive phase output terminal and the negative phase output terminal.

The sink current supply means
A first current source connected to a common source of two transistors in the first differential pair;
A second current source connected to a common source of the two transistors in the second differential pair;
The source current supply means is
A third current source connected to the drain and negative phase output terminal of one of the transistors in the first and second differential pairs;
4. The differential charge according to claim 3, comprising a drain of the other transistor in the first and second differential pairs and a fourth current source connected to the positive phase output terminal. Pump circuit.

An addition circuit that adds the up signal and the clock signal, and adds the down signal and the clock signal;
It consists of two transistors that turn on and off according to the signal level of the down signal to which the clock signal is added by the adder circuit. One transistor is connected to the negative phase output terminal and the other transistor is the positive phase output terminal. A first differential pair connected;
It consists of two transistors that turn on and off according to the signal level of the up signal added with the clock signal by the adder circuit, one transistor is connected to the negative phase output terminal, and the other transistor is the positive phase output A second differential pair connected to the terminal;
Sink current supply means connected to the first and second differential pairs, the positive phase output terminal and the negative phase output terminal, and for supplying a sink current to the positive phase output terminal and the negative phase output terminal; ,
A differential charge pump circuit comprising source current supply means connected to the first and second differential pairs and supplying a source current to the positive phase output terminal and the negative phase output terminal.

The sink current supply means
A first current source connected to a drain and a negative phase output terminal of one of the transistors in the first and second differential pairs;
A second current source connected to the drain of the other transistor in the first and second differential pairs and a positive phase output terminal;
The source current supply means is
A third current source connected to a common source of two transistors in the first differential pair;
6. The differential charge pump circuit according to claim 5, comprising a fourth current source connected to a common source of two transistors in the second differential pair.

The clock signal having the same period as the up signal or the down signal and having a duty ratio of 50% of the up signal or the down signal is used. The differential charge pump circuit according to the item.