JP6020043B2 - Compound semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、化合物半導体装置及びその製造方法に関する。   The present invention relates to a compound semiconductor device and a manufacturing method thereof.

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるGaNのバンドギャップは3.4eVであり、Siのバンドギャップ(1.1eV)及びGaAsのバンドギャップ(1.4eV)よりも大きく、高い破壊電界強度を有する。そのためGaNは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。   Nitride semiconductors have been studied for application to high breakdown voltage and high output semiconductor devices utilizing characteristics such as high saturation electron velocity and wide band gap. For example, the band gap of GaN that is a nitride semiconductor is 3.4 eV, which is larger than the band gap of Si (1.1 eV) and the band gap of GaAs (1.4 eV), and has a high breakdown electric field strength. Therefore, GaN is extremely promising as a material for a semiconductor device for a power supply that obtains high voltage operation and high output.

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタやショットキーバリアダイオード(Schottky Barrier Diode:SBD)についての報告が数多くなされている。SBDは、pnダイオードよりも高速応答性に優れ、低損失である利点を有しており、GaNを用いたSBD(GaN・SBD)は次世代の低消費電源用デバイスとして期待されている。   As semiconductor devices using nitride semiconductors, many reports have been made on field effect transistors and Schottky Barrier Diodes (SBDs). SBD has the advantages of higher response speed and lower loss than pn diodes, and SBD using GaN (GaN · SBD) is expected as a next-generation low power consumption device.

特開2004−31896号公報JP 2004-31896 A 特開2011−49461号公報JP 2011-49461 A

O.Ambacher et al., JOURNAL OF PHYSICS: CONDENSED MATTER 14 (2002) 3399-3434O. Ambacher et al., JOURNAL OF PHYSICS: CONDENSED MATTER 14 (2002) 3399-3434

SBDにおける損失を更に低減するための手法として、SBDのオン電圧を低下させることが挙げられる。オン電圧の低下には、金属(電極)と半導体との界面のショットキーバリア高さを低くすることが必須であるが、ショットキーバリア高さが低いと逆バイアス時に形成する空乏層が薄くなるため、十分なオフ耐圧を得ることができない。従って、低いオン電圧と高いオフ耐圧とを両立させることは難題である。   As a method for further reducing the loss in the SBD, it is possible to reduce the ON voltage of the SBD. In order to lower the on-voltage, it is essential to lower the Schottky barrier height at the interface between the metal (electrode) and the semiconductor. However, if the Schottky barrier height is low, the depletion layer formed at the time of reverse bias becomes thinner. Therefore, a sufficient off breakdown voltage cannot be obtained. Therefore, it is difficult to achieve both a low ON voltage and a high OFF breakdown voltage.

低いオン電圧と高いオフ耐圧とを両立させる手法として、2種類の異なる金属からアノード電極を形成する技術が案出されている(特許文献1を参照)。しかしながらこの技術では、その作製プロセスにおいて、電極用の金属の成膜工程とそれに伴うパターニング工程とが各々少なくとも2回は必要となる。そのため、金属と半導体との界面における清浄性を十分に保つことができず、ショットキー特性の劣化及び装置の歩留まり低下を招来するという問題がある。   As a technique for achieving both a low on-voltage and a high off-breakdown voltage, a technique for forming an anode electrode from two different metals has been devised (see Patent Document 1). However, this technique requires at least two times each of a film forming step of an electrode metal and a patterning step associated therewith in the manufacturing process. Therefore, there is a problem that the cleanliness at the interface between the metal and the semiconductor cannot be sufficiently maintained, resulting in deterioration of Schottky characteristics and reduction in device yield.

本発明は、上記の課題に鑑みてなされたものであり、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above problems, and without causing deterioration of Schottky characteristics and device yield reduction, it is possible to reliably achieve both low on-voltage and high off-voltage with a simple configuration, An object of the present invention is to provide a highly reliable compound semiconductor device that improves device characteristics and a method for manufacturing the compound semiconductor device.

化合物半導体装置の一態様は、GaNの電子走行層と、前記電子走行層の上方に形成され、第1の領域及び第2の領域を有するInAlNの電子供給層とを備えた化合物半導体積層構造と、前記電子供給層上に形成された電極とを含み、前記第1の領域は、前記第2の領域よりもIn組成率が低く、前記電極は、その端部で前記第1の領域と第1のショットキー接合を形成し、前記端部以外の部位で前記第2の領域と第2のショットキー接合を形成しており、前記電極は、前記第1のショットキー接合の部分と前記第2のショットキー接合の部分とが同一の材料からなるOne embodiment of a compound semiconductor device, and the electron transit layer of GaN, formed over the electron transit layer, and the compound semiconductor multilayer structure including an electron supply layer of InAlN having a first region and a second region And the electrode formed on the electron supply layer, wherein the first region has a lower In composition ratio than the second region, and the electrode includes the first region and the first region at an end thereof. 1 Schottky junction is formed, and the second region and the second Schottky junction are formed at a portion other than the end portion, and the electrode includes the first Schottky junction portion and the first Schottky junction. The two Schottky junction portions are made of the same material .

化合物半導体装置の製造方法の一態様は、GaNの電子走行層と、前記電子走行層の上方で第1の領域及び第2の領域を有するInAlNの電子供給層とを備えた化合物半導体積層構造を形成する工程と、前記電子供給層上に電極を形成する工程とを含み、前記第1の領域は、前記第2の領域よりもIn組成率が低く、前記電極は、その端部で前記第1の領域と第1のショットキー接合を形成し、前記端部以外の部位で前記第2の領域と第2のショットキー接合を形成しており、前記電極は、前記第1のショットキー接合の部分と前記第2のショットキー接合の部分とが同一の材料からなるOne aspect of the production method of a compound semiconductor device, and the electron transit layer GaN, a compound semiconductor multilayer structure including an electron supply layer of InAlN having a first region and a second region above said electron transit layer And forming an electrode on the electron supply layer, wherein the first region has an In composition ratio lower than that of the second region, and the electrode has the first portion at the end thereof. A first Schottky junction is formed with the first region, and the second Schottky junction is formed with the second region at a portion other than the end portion, and the electrode has the first Schottky junction And the portion of the second Schottky junction are made of the same material .

上記の諸態様によれば、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高い化合物半導体装置が実現する。   According to the above aspects, the reliability of improving the device characteristics by ensuring both a low on-voltage and a high off-breakdown voltage with a simple configuration without causing deterioration of the Schottky characteristics and a decrease in device yield. A high compound semiconductor device is realized.

第1の実施形態によるInAlN/GaN・SBDの製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of InAlN / GaN * SBD by 1st Embodiment to process order. 図1に引き続き、第1の実施形態によるInAlN/GaN・SBDの製造方法を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view illustrating the manufacturing method of the InAlN / GaN · SBD according to the first embodiment in the order of steps, following FIG. 1. 図2に引き続き、第1の実施形態によるInAlN/GaN・SBDの製造方法を工程順に示す概略断面図である。FIG. 3 is a schematic cross-sectional view subsequent to FIG. 2, illustrating the method of manufacturing InAlN / GaN · SBD according to the first embodiment in the order of steps. 第1のショットキー接合及び第2のショットキー接合におけるコンダクションバンドを示す模式図である。It is a schematic diagram which shows the conduction band in a 1st Schottky junction and a 2nd Schottky junction. 第1の実施形態によるInAlN/GaN・SBDにおける第1のショットキー接合の作用効果を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating the effect of the 1st Schottky junction in InAlN / GaN * SBD by 1st Embodiment. 第2の実施形態によるInAlN/GaN・SBDの製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of InAlN / GaN * SBD by 2nd Embodiment to process order. 図6に引き続き、第2の実施形態によるInAlN/GaN・SBDの製造方法を工程順に示す概略断面図である。FIG. 7 is a schematic cross-sectional view subsequent to FIG. 6 showing the InAlN / GaN · SBD manufacturing method according to the second embodiment in the order of steps. 図7に引き続き、第2の実施形態によるInAlN/GaN・SBDの製造方法を工程順に示す概略断面図である。FIG. 8 is a schematic cross-sectional view subsequent to FIG. 7, illustrating a method of manufacturing InAlN / GaN · SBD according to the second embodiment in the order of steps. 第3の実施形態によるPFC回路を示す結線図である。It is a connection diagram which shows the PFC circuit by 3rd Embodiment. 第4の実施形態による電源装置の概略構成を示す結線図である。It is a connection diagram which shows schematic structure of the power supply device by 4th Embodiment.

(第1の実施形態)
本実施形態では、化合物半導体装置として、InAlNとGaNとのヘテロ界面を有するSBD(InAlN/GaN・SBD)の構成及び製造方法を開示する。
図1〜図3は、第1の実施形態によるInAlN/GaN・SBDの製造方法を工程順に示す概略断面図である。
(First embodiment)
In the present embodiment, a configuration and manufacturing method of an SBD (InAlN / GaN · SBD) having a heterointerface between InAlN and GaN is disclosed as a compound semiconductor device.
1 to 3 are schematic cross-sectional views showing a method of manufacturing InAlN / GaN · SBD according to the first embodiment in the order of steps.

先ず、図1(a)に示すように、成長用基板として例えばSi基板1上に、化合物半導体積層構造2を形成する。成長用基板としては、Si基板の代わりに、半絶縁性のSiC基板、サファイア基板、GaAs基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造2は、初期層2a、バッファ層2b、電子走行層2c、スペーサ層2d、及びInAlN層2Aを有して構成される。
First, as shown in FIG. 1A, a compound semiconductor multilayer structure 2 is formed on, for example, a Si substrate 1 as a growth substrate. As the growth substrate, a semi-insulating SiC substrate, sapphire substrate, GaAs substrate, GaN substrate or the like may be used instead of the Si substrate. Further, the conductivity of the substrate may be semi-insulating or conductive.
The compound semiconductor multilayer structure 2 includes an initial layer 2a, a buffer layer 2b, an electron transit layer 2c, a spacer layer 2d, and an InAlN layer 2A.

詳細には、Si基板1上に、例えば有機金属気相成長(MOVPE:Metal Organic Vapor Phase Epitaxy)法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法等を用いても良い。
Si基板1上に、AlNを例えば200nm程度の厚みに成長し、続いてAlGaNを成長する。このAlGaNは、例えばAl組成率を変えた多層構造(AlxGa1-xN:0.2<x<0.8)とし、総膜厚を500nm程度とする。引き続き、i(インテンショナリ・アンドープ)−GaNを例えば1μm程度の厚みに、AlNを2nm程度の厚みに、InAlNを例えば20nm程度の厚みに順次成長する。以上により、AlNの初期層2a、AlGaNのバッファ層2b、i−GaNの電子走行層2c、AlNのスペーサ層2d、及びInAlN層2Aが形成される。
Specifically, the following compound semiconductors are grown on the Si substrate 1 by, for example, metal organic vapor phase epitaxy (MOVPE). Instead of the MOVPE method, a molecular beam epitaxy (MBE) method or the like may be used.
On the Si substrate 1, AlN is grown to a thickness of, for example, about 200 nm, and then AlGaN is grown. This AlGaN may be, for example Al composition rate changing multilayer structure (Al x Ga 1-x N : 0.2 <x <0.8) and, to a total thickness of about 500 nm. Subsequently, i (Intensive Undoped) -GaN is grown to a thickness of about 1 μm, AlN to a thickness of about 2 nm, and InAlN to a thickness of about 20 nm, for example. Thus, the AlN initial layer 2a, the AlGaN buffer layer 2b, the i-GaN electron transit layer 2c, the AlN spacer layer 2d, and the InAlN layer 2A are formed.

AlNの成長条件としては、原料ガスとしてトリメチルアルミニウム(TMAl)ガス及びアンモニア(NH3)ガスの混合ガスを用いる。GaNの成長条件としては、原料ガスとしてトリメチルガリウム(TMGa)ガス及びNH3ガスの混合ガスを用いる。AlGaNの成長条件としては、原料ガスとしてTMAlガス、TMGaガス、及びNH3ガスの混合ガスを用いる。InAlNの成長条件としては、原料ガスとしてトリメチルインジウム(TMIn)ガス、TMAlガス、及びNH3ガスの混合ガスを用いる。成長する化合物半導体に応じて、Al源であるTMAlガス、Ga源であるTMGaガス、In源であるTMInガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100ccm〜10LM程度とする。 As growth conditions for AlN, a mixed gas of trimethylaluminum (TMAl) gas and ammonia (NH 3 ) gas is used as a source gas. As a growth condition for GaN, a mixed gas of trimethylgallium (TMGa) gas and NH 3 gas is used as a source gas. As growth conditions for AlGaN, a mixed gas of TMAl gas, TMGa gas, and NH 3 gas is used as a source gas. As growth conditions for InAlN, a mixed gas of trimethylindium (TMIn) gas, TMAl gas, and NH 3 gas is used as a source gas. The presence / absence and flow rate of TMAl gas that is an Al source, TMGa gas that is a Ga source, and TMIn gas that is an In source are appropriately set according to the compound semiconductor to be grown. The flow rate of ammonia gas, which is a common raw material, is about 100 ccm to 10 LM.

AlN,GaN,AlGaNについては、成長圧力を50Torr〜300Torr程度、成長温度を1000℃〜1200℃程度とする。
InAlNについては、成長圧力を50Torr〜200Torr程度、成長温度を650℃〜800℃程度とする。
For AlN, GaN, and AlGaN, the growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C.
For InAlN, the growth pressure is about 50 Torr to 200 Torr, and the growth temperature is about 650 ° C. to 800 ° C.

続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴン(Ar)を注入する。これにより、化合物半導体積層構造2及びSi基板1の表層部分に素子分離構造が形成される。この素子分離構造により、化合物半導体積層構造2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。
Subsequently, an element isolation structure is formed.
Specifically, for example, argon (Ar) is implanted into the element isolation region of the compound semiconductor multilayer structure 2. Thereby, an element isolation structure is formed in the compound semiconductor multilayer structure 2 and the surface layer portion of the Si substrate 1. With this element isolation structure, an active region is defined on the compound semiconductor multilayer structure 2.
The element isolation may be performed by using, for example, an STI (Shallow Trench Isolation) method instead of the above-described implantation method. At this time, for example, a chlorine-based etching gas is used for the dry etching of the compound semiconductor multilayer structure 2.

続いて、図1(b)に示すように、マスク形成用の絶縁膜10を形成する。
詳細には、化合物半導体積層構造2上に、プラズマCVD法等により、絶縁物、例えば窒化珪素(SiN)を100nm程度の厚みに堆積する。以上により、マスク形成用の絶縁膜10が形成される。
ここで、絶縁膜10を形成する代わりに、例えばSiH4を原料ガスとして、MOVPE法によりInAlN層2Aに続いてSiNを連続成長しても良い。SiNをMOVPE法により連続成長する場合には、厚みを例えば10nm程度とする。また、絶縁物としては、SiNの代わりに酸化珪素(SiO2)を用いることもできる。
Subsequently, as shown in FIG. 1B, an insulating film 10 for forming a mask is formed.
Specifically, an insulator such as silicon nitride (SiN) is deposited on the compound semiconductor multilayer structure 2 to a thickness of about 100 nm by a plasma CVD method or the like. Thus, the mask forming insulating film 10 is formed.
Here, instead of forming the insulating film 10, SiN may be continuously grown following the InAlN layer 2 </ b> A by MOVPE, for example, using SiH 4 as a source gas. When SiN is continuously grown by the MOVPE method, the thickness is set to about 10 nm, for example. As the insulator, silicon oxide (SiO 2 ) can be used instead of SiN.

続いて、図1(c)に示すように、マスク10aを形成する。
詳細には、堆積した絶縁膜10を、リソグラフィー及びフッ酸系の溶液を用いたウェットエッチングにより加工し、化合物半導体積層構造2上のアノード電極の形成予定位置に絶縁膜10を残存させる。以上により、化合物半導体積層構造2上にSiNからなるマスク10aが形成される。マスク10aは、以下の熱処理工程でInN脱離の防止層として機能する。
Subsequently, as shown in FIG. 1C, a mask 10a is formed.
Specifically, the deposited insulating film 10 is processed by lithography and wet etching using a hydrofluoric acid-based solution, and the insulating film 10 is left at a position where the anode electrode is to be formed on the compound semiconductor multilayer structure 2. Thus, the mask 10a made of SiN is formed on the compound semiconductor multilayer structure 2. The mask 10a functions as an InN desorption prevention layer in the following heat treatment process.

続いて、図2(a)に示すように、化合物半導体積層構造2のInAlN層2Aを熱処理する。
詳細には、MOCVD装置のチャンバー内にSi基板1を設置し、マスク10aの形成された状態でInAlN層2Aを熱処理する。熱処理条件は、チャンバー内に水素(H2)又はアンモニア(NH3)、ここではH2を導入してH2雰囲気とし、700℃程度〜1000℃程度の範囲内の温度、ここでは800℃程度とする。この熱処理により、マスク10aの存在しない領域では、InAlN層2Aの当該領域におけるInNが熱脱離してIn組成率が低下する。InAlN層2Aにおいて、In組成率の低下した領域を第1の領域2e1とする。マスク10aの存在する領域では、InAlN層2Aの当該領域におけるInNの熱脱離が抑止され、InAlN成長時のIn組成率が維持される。In組成率の維持された領域(InAlNの組成に変化のない領域)を第2の領域2e2とする。以上により、第2の領域2e2と、第2の領域2e2の両側で第2の領域2e2よりもIn組成率の低い第1の領域2e1とから電子供給層2eが構成される。
Subsequently, as shown in FIG. 2A, the InAlN layer 2A of the compound semiconductor multilayer structure 2 is heat-treated.
Specifically, the Si substrate 1 is placed in the chamber of the MOCVD apparatus, and the InAlN layer 2A is heat-treated with the mask 10a formed. The heat treatment condition is that hydrogen (H 2 ) or ammonia (NH 3 ), here H 2 is introduced into the chamber to form an H 2 atmosphere, and a temperature in the range of about 700 ° C. to 1000 ° C., here about 800 ° C. And By this heat treatment, in the region where the mask 10a is not present, InN in the region of the InAlN layer 2A is thermally desorbed, and the In composition ratio decreases. In InAlN layer 2A, the first region 2e 1 a reduced area of the In composition ratio. In the region where the mask 10a exists, thermal desorption of InN in the region of the InAlN layer 2A is suppressed, and the In composition ratio during InAlN growth is maintained. A region in which the In composition ratio is maintained (a region in which the composition of InAlN does not change) is defined as a second region 2e 2 . Thus, the second region 2e 2, constitute a second region 2e low at 2 on both sides of the 2 In composition ratio than the region 2e 2 of the first region 2e 1 Metropolitan electron supply layer 2e from.

本実施形態では、電子供給層2eにおいて、第1の領域2e1のIn組成率x(InxAl1-xN)は、0(0%)以上0.17(17%)以下、例えば0.10とされる。ここで、x=0で第1の領域2e1はAlNとなる。ここで、第1の領域2e1は、その表面では当該表面以外(深さ方向の部位)よりもIn組成率が若干低くなるように形成される。第2の領域2e2のIn組成率y(InyAl1-yN)は、0.17(17%)以上0.4以下、例えば0.3(30%)とされる。 In the present embodiment, in the electron supply layer 2e, the In composition ratio x (In x Al 1-x N) of the first region 2e 1 is 0 (0%) or more and 0.17 (17%) or less, for example, 0 .10. Here, when x = 0, the first region 2e 1 is AlN. Here, the first region 2e 1 is formed such that its In composition ratio is slightly lower on the surface than on the surface other than the surface (part in the depth direction). The In composition ratio y (In y Al 1-y N) of the second region 2e 2 is 0.17 (17%) or more and 0.4 or less, for example, 0.3 (30%).

上記の熱処理における温度について、700℃程度よりも低温とすれば、InNの熱脱離量が、第1の領域2e1のIn組成率xが上記の範囲内となるための所期量に満たないことになる。1000℃程度よりも高温とすれば、マスク10a下の領域でも熱脱離が生じる。700℃程度〜1000℃程度の範囲内の温度とすることにより、マスク10a下の領域の熱脱離を抑止した状態で、InNの熱脱離量を、第1の領域2e1のIn組成率xが上記の範囲内となる所期量とすることができる。 If the temperature in the heat treatment is lower than about 700 ° C., the thermal desorption amount of InN satisfies the expected amount for the In composition ratio x of the first region 2e 1 to be within the above range. There will be no. If the temperature is higher than about 1000 ° C., thermal desorption occurs even in the region under the mask 10a. By setting the temperature within the range of about 700 ° C. to about 1000 ° C., the thermal desorption amount of InN is determined as the In composition ratio of the first region 2e 1 in a state where thermal desorption of the region under the mask 10a is suppressed. x can be an expected amount within the above range.

続いて、図2(b)に示すように、オーミック電極であるカソード電極3を形成する。
先ず、カソード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造2上に塗布し、電子供給層2eの電極形成領域を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
Subsequently, as shown in FIG. 2B, a cathode electrode 3 which is an ohmic electrode is formed.
First, a resist mask for forming the cathode electrode is formed. A resist is applied on the compound semiconductor multilayer structure 2 to form an opening exposing the electrode formation region of the electron supply layer 2e. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばTi/Alを、例えば蒸着法により開口内を含むレジストマスク上に堆積する。Tiの厚みは10nm程度、Alの厚みは300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTi/Alを除去する。その後、Si基板1を、マスク10aが形成された状態で、例えば窒素雰囲気中において400℃〜1000℃程度の温度、例えば700℃程度で熱処理(Rapid Thermal Anneal:RTA)する。これにより、残存したTi/Alが電子供給層2e(の第1の領域2e1)とオーミックコンタクトする。マスク10aが形成された状態で熱処理することにより、当該熱処理による第1の領域2e1のInNの熱脱離が抑止される。Ti/Alの電子供給層2eとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層2e(の第1の領域2e1)上にカソード電極3が形成される。
その後、フッ酸系の溶液を用いたウェットエッチングにより、マスク10aが除去される。
Using this resist mask, for example, Ti / Al is deposited as an electrode material on the resist mask including the inside of the opening, for example, by vapor deposition. The thickness of Ti is about 10 nm, and the thickness of Al is about 300 nm. The resist mask and Ti / Al deposited thereon are removed by a lift-off method. Thereafter, the Si substrate 1 is heat-treated (Rapid Thermal Anneal: RTA) at a temperature of about 400 ° C. to 1000 ° C., for example, about 700 ° C., for example, in a nitrogen atmosphere with the mask 10a formed. Thereby, the remaining Ti / Al makes ohmic contact with the electron supply layer 2e (the first region 2e 1 thereof). By performing the heat treatment with the mask 10a formed, thermal desorption of InN in the first region 2e 1 due to the heat treatment is suppressed. If an ohmic contact with the Ti / Al electron supply layer 2e is obtained, heat treatment may be unnecessary. Thus, the cathode electrode 3 is formed on the electron supply layer 2e (the first region 2e 1 thereof).
Thereafter, the mask 10a is removed by wet etching using a hydrofluoric acid-based solution.

続いて、図2(c)に示すように、パッシベーション膜4を形成する。
詳細には、化合物半導体積層構造2上の全面に、プラズマCVD法又はスパッタ法等により、絶縁物、例えばSiNを30nm程度〜500nm程度、例えば500nm程度の厚みに堆積する。これにより、パッシベーション膜4が形成される。パッシベーション膜の絶縁物としては、SiNの代わりにSiO2,AlN,Al23等を堆積するようにしても良い。
Subsequently, as shown in FIG. 2C, a passivation film 4 is formed.
Specifically, an insulator such as SiN is deposited on the entire surface of the compound semiconductor multilayer structure 2 by a plasma CVD method or a sputtering method to a thickness of about 30 nm to 500 nm, for example, about 500 nm. Thereby, the passivation film 4 is formed. As an insulator for the passivation film, SiO 2 , AlN, Al 2 O 3 or the like may be deposited instead of SiN.

続いて、図3(a)に示すように、パッシベーション膜4に電極用リセス4aを形成する。
詳細には、パッシベーション膜4の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、アノード電極の形成予定領域に相当するパッシベーション膜4の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
Subsequently, as shown in FIG. 3A, an electrode recess 4 a is formed in the passivation film 4.
Specifically, a resist is applied to the surface of the passivation film 4. The resist is processed by lithography, and an opening that exposes the surface of the passivation film 4 corresponding to the region where the anode electrode is to be formed is formed in the resist. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電子供給層2eの表面が露出するまで、パッシベーション膜4の電極形成予定領域をドライエッチングして除去する。以上により、パッシベーション膜4には、電子供給層2eの表面の電極形成予定領域を露出する電極用リセス4aが形成される。電極用リセス4aは、電子供給層2eの表面のうち、第2の領域2e2の表面と、第2の領域2e2の両側における第1の領域2e1の表面の一部を露出する。ドライエッチングには、例えばフッ素系のエッチングガスを用いる。このドライエッチングには、電子供給層2eに及ぼすエッチングダメージが可及的に小さいことが要求されるところ、フッ素系ガスを用いたドライエッチングは、電子供給層2eへのエッチングダメージが小さい。ドライエッチングの代わりに、フッ素系の溶液を用いたウェットエッチングにより、電極用リセスを形成しても良い。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
Using this resist mask, the electrode formation scheduled region of the passivation film 4 is removed by dry etching until the surface of the electron supply layer 2e is exposed. As described above, the electrode recess 4a is formed in the passivation film 4 to expose the electrode formation scheduled region on the surface of the electron supply layer 2e. Electrode recesses 4a, of the surface of the electron supply layer 2e, it exposed a second region 2e 2 of the surface, a portion of the first region 2e 1 of the surface on both sides of the second region 2e 2. For dry etching, for example, a fluorine-based etching gas is used. In this dry etching, etching damage to the electron supply layer 2e is required to be as small as possible. However, dry etching using a fluorine-based gas has little etching damage to the electron supply layer 2e. The electrode recess may be formed by wet etching using a fluorine-based solution instead of dry etching.
Thereafter, the resist mask is removed by an ashing process using oxygen plasma or a wet process using a chemical solution.

続いて、図3(b)に示すように、ショットキー電極であるアノード電極5を形成する。
詳細には、アノード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造2上に塗布し、電極用リセス4aを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
Subsequently, as shown in FIG. 3B, an anode electrode 5 which is a Schottky electrode is formed.
Specifically, a resist mask for forming the anode electrode is formed. A resist is applied on the compound semiconductor multilayer structure 2 to form an opening exposing the electrode recess 4a. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、電極用リセス4aを露出させる開口内を含むレジストマスク上に堆積する。電極材料は、Ni/Auの代わりにPt等を用いても良い。Niの厚みは50nm程度、Auの厚みは300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極用リセス4a内を埋め込み、パッシベーション膜4上に乗り上げる形状(長手方向に沿った断面が所謂オーバーハング形状)のアノード電極5が形成される。アノード電極5は、電極用リセス4a内で化合物半導体積層構造2(電子供給層2e)とショットキー接合する。本実施形態では、アノード電極5は、電極用リセス4aの底面において、その両端部で第1の領域2e1の表面と第1のショットキー接合SK1が形成され、その中央部で第2の領域2e2の表面と第2のショットキー接合SK2が形成される。 Using this resist mask, for example, Ni / Au is deposited as an electrode material on the resist mask including the inside of the opening exposing the electrode recess 4a, for example, by vapor deposition. As the electrode material, Pt or the like may be used instead of Ni / Au. The thickness of Ni is about 50 nm, and the thickness of Au is about 300 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. Thus, the anode electrode 5 having a shape that fills the electrode recess 4a and rides on the passivation film 4 (a cross section along the longitudinal direction is a so-called overhang shape) is formed. The anode electrode 5 is in Schottky junction with the compound semiconductor multilayer structure 2 (electron supply layer 2e) in the electrode recess 4a. In the present embodiment, the anode electrode 5, the bottom surface of the electrode recesses 4a, both ends first region 2e 1 surface and a first Schottky junction with portion SK1 is formed, the second region at the central portion The surface of 2e 2 and the second Schottky junction SK2 are formed.

しかる後、カソード電極3、アノード電極5と接続される各配線の形成等の諸工程を経て、本実施形態によるInAlN/GaN・SBDが形成される。   Thereafter, the InAlN / GaN SBD according to the present embodiment is formed through various processes such as formation of each wiring connected to the cathode electrode 3 and the anode electrode 5.

本実施形態によるInAlN/GaN・SBDでは、順バイアス電圧を加えると、ショットキーバリア高さの低い内側の第2のショットキー接合において先ず通電する。そのため、順方向の立ち上がり電圧が速くなる。一方、逆方向バイアス電圧を加えると、ショットキーバリア高さの高い外側の第1のショットキー接合からその直下の化合物半導体積層構造に空乏層が広がり、ピンチオフされる。本実施形態によるInAlN/GaN・SBDでは、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧との確実な両立が実現する。   In the InAlN / GaN · SBD according to the present embodiment, when a forward bias voltage is applied, first, current is passed through the second Schottky junction on the inner side having a low Schottky barrier height. Therefore, the rising voltage in the forward direction becomes faster. On the other hand, when a reverse bias voltage is applied, a depletion layer spreads from the outer first Schottky junction having a high Schottky barrier height to the compound semiconductor multilayer structure immediately below, and is pinched off. In the InAlN / GaN SBD according to the present embodiment, it is possible to reliably achieve both a low on-voltage and a high off-voltage with a simple configuration without causing deterioration of Schottky characteristics and a reduction in device yield.

本実施形態によるInAlN/GaN・SBDにおいて、第1のショットキー接合及び第2のショットキー接合におけるコンダクションバンドについて、模式図を示す。
図4は、第1のショットキー接合及び第2のショットキー接合におけるコンダクションバンドを示す模式図であり、(a)はIn組成率が30%である第2のショットキー接合、(b)はIn組成率が10%である第1のショットキー接合をそれぞれ示している。
In InAlN / GaN * SBD by this embodiment, a schematic diagram is shown about the conduction band in the 1st Schottky junction and the 2nd Schottky junction.
FIG. 4 is a schematic diagram showing a conduction band in the first Schottky junction and the second Schottky junction, where (a) is a second Schottky junction having an In composition ratio of 30%, and (b). Indicates first Schottky junctions with an In composition ratio of 10%.

本実施形態によるInAlN/GaN・SBDでは、電子供給層2eの第2の領域2e2におけるIn組成率が30%以上40%以下、特に30%程度の場合に、低オン電圧化の効果が高い。図4(a)のように、GaNとInAlNとの界面では、In組成を30%付近としたときにピエゾ分極と自然分極の極性が逆となり、且つ夫々の分極による電荷の絶対値が同等となり、理論上、当該界面には電荷が発生しない。GaNとInAlNとの界面に電荷を発生させない条件では、電荷によるバンドの持ち下げ、持ち上げがない。更に、In組成率が30%の場合に、GaNとInAlNとのΔEc(コンダクションバンドのエネルギー差)を低く(約0.2eV)することができる。従って、順方向バイアス時に、第2のショットキー接合においてGaNのコンダクションバンドの電子がアノード電極側に流れる際の障壁を小さく抑えることができる。そのため、順方向電流が流れ易く、オン電圧を下げるのに効果的である。 In the InAlN / GaN · SBD according to the present embodiment, when the In composition ratio in the second region 2e 2 of the electron supply layer 2e is 30% or more and 40% or less, particularly about 30%, the effect of reducing the on-voltage is high. . As shown in FIG. 4A, at the interface between GaN and InAlN, when the In composition is about 30%, the polarities of the piezo polarization and the natural polarization are reversed, and the absolute values of the charges due to the respective polarizations are the same. Theoretically, no charge is generated at the interface. Under the condition that no charge is generated at the interface between GaN and InAlN, the band is not lifted or lifted by the charge. Furthermore, when the In composition ratio is 30%, ΔEc (conduction band energy difference) between GaN and InAlN can be lowered (about 0.2 eV). Therefore, the barrier when electrons in the GaN conduction band flow to the anode electrode side in the second Schottky junction at the time of forward bias can be kept small. For this reason, a forward current easily flows, which is effective in reducing the on-voltage.

一方、電子供給層2eの第1の領域2e1においては、そのIn組成率が可及的に低いことが逆方向耐圧の向上及びオン抵抗の低減に繋がり、In組成率が0%以上17%以下、特に17%未満であることが好ましい。オフ耐圧の観点では、図4(b)のように、In組成率が低くなるほどInAlNのバンドギャップが広くなり、またGaNとのΔEcが大きくなるため、ショットキーバリア高さが高く、逆方向のオフ耐圧が高くなる。
また、図5のように、第1の領域2e1のIn組成率が17%未満である場合、化合物半導体積層構造2における電流経路は、GaNとInAlNとの界面(図示の例では、GaNとInAlN下のAlNとの界面)に生成する2次元電子ガス(2DEG)となる。このとき、逆方向電界の印加により、第1のショットキー接合SK1から広がる空乏層によって2DEGが遮断され、ピンチオフする。そのため、逆方向のオフ耐圧が極めて高くなる。
オン抵抗の観点からも、第1の領域2e1のIn組成率が低いことが好ましい。このIn組成率が低いほど、GaNとの間に強いピエゾ電荷が発生し、2DEGの増加、シート抵抗の低減に繋がり、オン抵抗が低下する。
On the other hand, in the first region 2e 1 of the electron supply layer 2e, the low In composition ratio leads to an improvement in reverse breakdown voltage and a reduction in on-resistance, and the In composition ratio ranges from 0% to 17%. Hereinafter, it is particularly preferably less than 17%. From the viewpoint of the off breakdown voltage, as shown in FIG. 4B, the lower the In composition ratio, the wider the band gap of InAlN and the larger ΔEc with GaN, so the Schottky barrier height is higher and the reverse direction is increased. Off breakdown voltage increases.
Further, as shown in FIG. 5, when the In composition ratio of the first region 2e 1 is less than 17%, the current path in the compound semiconductor multilayer structure 2 is the interface between GaN and InAlN (in the example shown, GaN and It becomes a two-dimensional electron gas (2DEG) generated at the interface with AlN under InAlN. At this time, by applying a reverse electric field, 2DEG is blocked by the depletion layer extending from the first Schottky junction SK1, and is pinched off. As a result, the reverse breakdown voltage in the reverse direction becomes extremely high.
Also from the viewpoint of on-resistance, the In composition ratio of the first region 2e 1 is preferably low. The lower the In composition ratio, the stronger the piezoelectric charge is generated with GaN, leading to an increase in 2DEG and a decrease in sheet resistance, resulting in a decrease in on-resistance.

以上説明したように、本実施形態によれば、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高いInAlN/GaN・SBDが実現する。   As described above, according to the present embodiment, a low on-voltage and a high off-withstand voltage can be reliably achieved with a simple configuration without degrading the Schottky characteristics and reducing the yield of the device, and the device characteristics can be improved. Improved and highly reliable InAlN / GaN SBD is realized.

(第2の実施形態)
本実施形態では、第1の実施形態と同様に、InAlN/GaN・SBDの構成及び製造方法を開示するが、電子供給層の第1の領域の態様が異なる点で第1の実施形態と相違する。なお、第1の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図6〜図8は、第2の実施形態によるInAlN/GaN・SBDの製造方法を工程順に示す概略断面図である。
(Second Embodiment)
In the present embodiment, as in the first embodiment, the configuration and manufacturing method of InAlN / GaN · SBD are disclosed. However, the present embodiment is different from the first embodiment in that the aspect of the first region of the electron supply layer is different. To do. In addition, about the same thing as the structural member of 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.
6 to 8 are schematic cross-sectional views showing a method of manufacturing InAlN / GaN · SBD according to the second embodiment in the order of steps.

先ず、第1の実施形態の図1(a)と同様の工程を実行し、化合物半導体積層2を形成する。このときの様子を図6(a)に示す。化合物半導体積層2のInAlN層2Aは、そのInN組成率が30%以上40%以下、例えば30%とされる。
続いて、第1の実施形態と同様に、素子分離構造を形成する。
First, the same process as that in FIG. 1A of the first embodiment is performed to form the compound semiconductor stack 2. The state at this time is shown in FIG. The InAlN layer 2A of the compound semiconductor stack 2 has an InN composition ratio of 30% to 40%, for example, 30%.
Subsequently, as in the first embodiment, an element isolation structure is formed.

続いて、図6(b)に示すように、マスク形成用の絶縁膜20を形成する。
詳細には、化合物半導体積層構造2上に、プラズマCVD法等により、絶縁物、例えば酸化珪素(SiO2)を200nm程度の厚みに堆積する。以上により、マスク形成用の絶縁膜20が形成される。
Subsequently, as shown in FIG. 6B, an insulating film 20 for forming a mask is formed.
Specifically, an insulator such as silicon oxide (SiO 2 ) is deposited on the compound semiconductor multilayer structure 2 by a plasma CVD method or the like to a thickness of about 200 nm. Thus, the mask forming insulating film 20 is formed.

続いて、図6(c)に示すように、マスク20aを形成する。
詳細には、堆積した絶縁膜20を、リソグラフィー及びフッ酸系の溶液を用いたウェットエッチングにより加工し、化合物半導体積層構造2上のアノード電極の形成予定位置に絶縁膜20を残存させる。以上により、化合物半導体積層構造2上にSiO2からなるマスク20aが形成される。マスク20aは、以下の諸工程でエッチングマスク及び選択成長用マスクとして機能する。
Subsequently, as shown in FIG. 6C, a mask 20a is formed.
Specifically, the deposited insulating film 20 is processed by lithography and wet etching using a hydrofluoric acid-based solution, and the insulating film 20 is left at the position where the anode electrode is to be formed on the compound semiconductor multilayer structure 2. Thus, the mask 20a made of SiO 2 is formed on the compound semiconductor multilayer structure 2. The mask 20a functions as an etching mask and a selective growth mask in the following steps.

続いて、図7(a)に示すように、第2の領域112を形成する。
詳細には、マスク20aを用いて、スペーサ層2dの表面が露出するまで、InAlN層2Aをドライエッチングして除去する。ドライエッチングには、例えば塩素系のエッチングガスを用いる。InAlN層2Aは、マスク20a下の領域のみに残存する。以上により、残存したInAlN層2Aからなる第2の領域112が形成される。
Subsequently, as shown in FIG. 7 (a), to form a second region 11 2.
Specifically, the InAlN layer 2A is removed by dry etching using the mask 20a until the surface of the spacer layer 2d is exposed. For dry etching, for example, a chlorine-based etching gas is used. The InAlN layer 2A remains only in the region under the mask 20a. Thus, the second region 11 2 is formed comprised of the remaining InAlN layer 2A.

続いて、図7(b)に示すように、第1の領域111を形成する。
詳細には、再びマスク20aを用いて、MOVPE法により、第2の領域112の両側で露出するスペーサ層2d上にInAlNを再成長する。これにより、第1の領域111が形成される。第1の領域111は、そのIn組成率が第2の領域112のIn組成率よりも低く、0%以上17%以下、例えば10%とされる。ここで、x=0で第1の領域111はAlNとなる。ここで、第1の領域111は、その表面では当該表面以外(深さ方向の部位)よりもIn組成率が若干低くなるように形成される。
以上により、第2の領域112と、第2の領域112の両側で第2の領域112よりもIn組成率の低い第1の領域111とから電子供給層11が構成される。
Subsequently, as shown in FIG. 7 (b), to form a first region 11 1.
Specifically, again using the mask 20a, by MOVPE, it is regrown InAlN on the spacer layer 2d exposed in the second region 11 2 on both sides. Thus, 1 is formed first region 11. The first region 11 1 has an In composition ratio lower than that of the second region 11 2 , and is 0% or more and 17% or less, for example, 10%. Here, when x = 0, the first region 11 1 becomes AlN. Here, the first region 11 1, In composition ratio is formed so as to be slightly lower than the other said surface at its surface (the site of the depth direction).
Thus, the second region 11 2, the second region 11 2 of the electron supply layer 11 from both sides in the second region 11 having low In composition ratio than 2 first region 11 1 Metropolitan constructed.

続いて、図7(c)に示すように、オーミック電極であるカソード電極3を形成する。
先ず、カソード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造2上に塗布し、電子供給層11の電極形成領域を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
Subsequently, as shown in FIG. 7C, a cathode electrode 3 which is an ohmic electrode is formed.
First, a resist mask for forming the cathode electrode is formed. A resist is applied on the compound semiconductor multilayer structure 2 to form an opening that exposes the electrode formation region of the electron supply layer 11. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばTi/Alを、例えば蒸着法により開口内を含むレジストマスク上に堆積する。Tiの厚みは10nm程度、Alの厚みは300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTi/Alを除去する。その後、Si基板1を、マスク20aが形成された状態で、例えば窒素雰囲気中において400℃〜1000℃程度の温度、例えば700℃程度で熱処理(Rapid Thermal Anneal:RTA)する。これにより、残存したTi/Alが電子供給層11(の第1の領域111)とオーミックコンタクトする。マスク20aが形成された状態で熱処理することにより、当該熱処理による第1の領域111のInNの熱脱離が抑止される。Ti/Alの電子供給層11とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層11(の第1の領域111)上にカソード電極3が形成される。
その後、フッ酸系の溶液を用いたウェットエッチングにより、マスク20aが除去される。
Using this resist mask, for example, Ti / Al is deposited as an electrode material on the resist mask including the inside of the opening, for example, by vapor deposition. The thickness of Ti is about 10 nm, and the thickness of Al is about 300 nm. The resist mask and Ti / Al deposited thereon are removed by a lift-off method. Thereafter, the Si substrate 1 is heat-treated (Rapid Thermal Anneal: RTA) at a temperature of about 400 ° C. to 1000 ° C., for example, about 700 ° C., for example, in a nitrogen atmosphere with the mask 20a formed. Thereby, the remaining Ti / Al is in ohmic contact with the electron supply layer 11 (the first region 11 1 thereof). By performing heat treatment with the mask 20a formed, thermal desorption of InN in the first region 111 due to the heat treatment is suppressed. If an ohmic contact with the Ti / Al electron supply layer 11 is obtained, heat treatment may be unnecessary. Thus, the cathode electrode 3 is formed on the electron supply layer 11 (the first region 11 1 thereof).
Thereafter, the mask 20a is removed by wet etching using a hydrofluoric acid-based solution.

続いて、図8(a)に示すように、パッシベーション膜4を形成する。
詳細には、化合物半導体積層構造2上の全面に、プラズマCVD法又はスパッタ法等により、絶縁物、例えばSiNを30nm程度〜500nm程度、例えば500nm程度の厚みに堆積する。これにより、パッシベーション膜4が形成される。パッシベーション膜の絶縁物としては、SiNの代わりにSiO2,AlN,Al23等を堆積するようにしても良い。
Subsequently, as shown in FIG. 8A, a passivation film 4 is formed.
Specifically, an insulator such as SiN is deposited on the entire surface of the compound semiconductor multilayer structure 2 by a plasma CVD method or a sputtering method to a thickness of about 30 nm to 500 nm, for example, about 500 nm. Thereby, the passivation film 4 is formed. As an insulator for the passivation film, SiO 2 , AlN, Al 2 O 3 or the like may be deposited instead of SiN.

続いて、図8(b)に示すように、パッシベーション膜4に電極用リセス4aを形成する。
詳細には、パッシベーション膜4の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、アノード電極の形成予定領域に相当するパッシベーション膜4の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
Subsequently, as shown in FIG. 8B, an electrode recess 4 a is formed in the passivation film 4.
Specifically, a resist is applied to the surface of the passivation film 4. The resist is processed by lithography, and an opening that exposes the surface of the passivation film 4 corresponding to the region where the anode electrode is to be formed is formed in the resist. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電子供給層11の表面が露出するまで、パッシベーション膜4の電極形成予定領域をドライエッチングして除去する。以上により、パッシベーション膜4には、電子供給層11の表面の電極形成予定領域を露出する電極用リセス4aが形成される。電極用リセス4aは、電子供給層11の表面のうち、第2の領域112の表面と、第2の領域112の両側における第1の領域111の表面の一部を露出する。ドライエッチングには、例えばフッ素系のエッチングガスを用いる。このドライエッチングには、電子供給層11に及ぼすエッチングダメージが可及的に小さいことが要求されるところ、フッ素系ガスを用いたドライエッチングは、電子供給層11へのエッチングダメージが小さい。ドライエッチングの代わりに、フッ素系の溶液を用いたウェットエッチングにより、電極用リセスを形成しても良い。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
Using this resist mask, the electrode formation scheduled region of the passivation film 4 is removed by dry etching until the surface of the electron supply layer 11 is exposed. As described above, the electrode recess 4 a is formed in the passivation film 4 to expose the electrode formation scheduled region on the surface of the electron supply layer 11. Electrode recesses 4a, of the surface of the electron supply layer 11 to expose a second region 11 2 of the surface, a portion of the first region 11 1 of the surface in the second region 11 2 on both sides. For dry etching, for example, a fluorine-based etching gas is used. In this dry etching, etching damage to the electron supply layer 11 is required to be as small as possible. However, dry etching using a fluorine-based gas has little etching damage to the electron supply layer 11. The electrode recess may be formed by wet etching using a fluorine-based solution instead of dry etching.
Thereafter, the resist mask is removed by an ashing process using oxygen plasma or a wet process using a chemical solution.

続いて、図8(c)に示すように、ショットキー電極であるアノード電極5を形成する。
詳細には、アノード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造2上に塗布し、電極用リセス4aを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
Subsequently, as shown in FIG. 8C, an anode electrode 5 which is a Schottky electrode is formed.
Specifically, a resist mask for forming the anode electrode is formed. A resist is applied on the compound semiconductor multilayer structure 2 to form an opening exposing the electrode recess 4a. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、電極用リセス4aを露出させる開口内を含むレジストマスク上に堆積する。電極材料は、Ni/Auの代わりにPt等を用いても良い。Niの厚みは50nm程度、Auの厚みは300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極用リセス4a内を埋め込み、パッシベーション膜4上に乗り上げる形状(長手方向に沿った断面が所謂オーバーハング形状)のアノード電極5が形成される。アノード電極5は、電極用リセス4a内で化合物半導体積層構造2(電子供給層11)とショットキー接合する。本実施形態では、アノード電極5は、電極用リセス4aの底面において、その両端部で第1の領域111の表面と第1のショットキー接合SK1が形成され、その中央部で第2の領域112の表面と第2のショットキー接合SK2が形成される。 Using this resist mask, for example, Ni / Au is deposited as an electrode material on the resist mask including the inside of the opening exposing the electrode recess 4a, for example, by vapor deposition. As the electrode material, Pt or the like may be used instead of Ni / Au. The thickness of Ni is about 50 nm, and the thickness of Au is about 300 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. Thus, the anode electrode 5 having a shape that fills the electrode recess 4a and rides on the passivation film 4 (a cross section along the longitudinal direction is a so-called overhang shape) is formed. The anode electrode 5 is in Schottky junction with the compound semiconductor multilayer structure 2 (electron supply layer 11) in the electrode recess 4a. In the present embodiment, the anode electrode 5, the bottom surface of the electrode recesses 4a, both ends first region 11 1 of the surface and the first Schottky junction with portion SK1 is formed, the second region at the central portion 11 2 surface and a second Schottky junction SK2 is formed.

しかる後、カソード電極3、アノード電極5と接続される各配線の形成等の諸工程を経て、本実施形態によるInAlN/GaN・SBDが形成される。   Thereafter, the InAlN / GaN SBD according to the present embodiment is formed through various processes such as formation of each wiring connected to the cathode electrode 3 and the anode electrode 5.

本実施形態によるInAlN/GaN・SBDでは、順バイアス電圧を加えると、ショットキーバリア高さの低い内側の第2のショットキー接合において先ず通電する。そのため、順方向の立ち上がり電圧が速くなる。一方、逆方向バイアス電圧を加えると、ショットキーバリア高さの高い外側の第1のショットキー接合からその直下の化合物半導体積層構造に空乏層が広がり、ピンチオフされる。本実施形態によるInAlN/GaN・SBDでは、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧との確実な両立が実現する。   In the InAlN / GaN · SBD according to the present embodiment, when a forward bias voltage is applied, first, current is passed through the second Schottky junction on the inner side having a low Schottky barrier height. Therefore, the rising voltage in the forward direction becomes faster. On the other hand, when a reverse bias voltage is applied, a depletion layer spreads from the outer first Schottky junction having a high Schottky barrier height to the compound semiconductor multilayer structure immediately below, and is pinched off. In the InAlN / GaN SBD according to the present embodiment, it is possible to reliably achieve both a low on-voltage and a high off-voltage with a simple configuration without causing deterioration of Schottky characteristics and a reduction in device yield.

以上説明したように、本実施形態によれば、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高いInAlN/GaN・SBDが実現する。   As described above, according to the present embodiment, a low on-voltage and a high off-withstand voltage can be reliably achieved with a simple configuration without degrading the Schottky characteristics and reducing the yield of the device, and the device characteristics can be improved. Improved and highly reliable InAlN / GaN SBD is realized.

(第3の実施形態)
本実施形態では、第1又は第2の実施形態によるInAlN/GaN・SBDを備えたPFC(Power Factor Correction)回路を開示する。
図9は、第3の実施形態によるPFC回路を示す結線図である。
(Third embodiment)
In the present embodiment, a PFC (Power Factor Correction) circuit including the InAlN / GaN SBD according to the first or second embodiment is disclosed.
FIG. 9 is a connection diagram showing a PFC circuit according to the third embodiment.

PFC回路30は、スイッチ素子(トランジスタ)31と、ダイオード32と、チョークコイル33と、コンデンサ34,35と、ダイオードブリッジ36と、交流電源(AC)37とを備えて構成される。ダイオード32及びダイオードブリッジ36を構成するダイオードの一方又は双方に、第1又は第2の実施形態によるInAlN/GaN・SBDが適用される。   The PFC circuit 30 includes a switching element (transistor) 31, a diode 32, a choke coil 33, capacitors 34 and 35, a diode bridge 36, and an AC power supply (AC) 37. The InAlN / GaN SBD according to the first or second embodiment is applied to one or both of the diodes constituting the diode 32 and the diode bridge 36.

PFC回路30では、スイッチ素子31のドレイン電極と、ダイオード32のアノード端子及びチョークコイル33の一端子とが接続される。スイッチ素子31のソース電極と、コンデンサ34の一端子及びコンデンサ35の一端子とが接続される。コンデンサ34の他端子とチョークコイル33の他端子とが接続される。コンデンサ35の他端子とダイオード32のカソード端子とが接続される。コンデンサ34の両端子間には、ダイオードブリッジ36を介してAC37が接続される。コンデンサ35の両端子間には、直流電源(DC)が接続される。なお、スイッチ素子31には不図示のPFCコントローラが接続される。   In the PFC circuit 30, the drain electrode of the switch element 31 is connected to the anode terminal of the diode 32 and one terminal of the choke coil 33. The source electrode of the switch element 31 is connected to one terminal of the capacitor 34 and one terminal of the capacitor 35. The other terminal of the capacitor 34 and the other terminal of the choke coil 33 are connected. The other terminal of the capacitor 35 and the cathode terminal of the diode 32 are connected. An AC 37 is connected between both terminals of the capacitor 34 via a diode bridge 36. A direct current power supply (DC) is connected between both terminals of the capacitor 35. Note that a PFC controller (not shown) is connected to the switch element 31.

本実施形態では、第1又は第2の実施形態によるInAlN/GaN・SBDをPFC回路30に適用する。これにより、信頼性の高いPFC回路30が実現する。   In the present embodiment, the InAlN / GaN SBD according to the first or second embodiment is applied to the PFC circuit 30. Thereby, a highly reliable PFC circuit 30 is realized.

(第4の実施形態)
本実施形態では、第1又は第2の実施形態によるInAlN/GaN・SBDを備えた電源装置を開示する。
図10は、第4の実施形態による電源装置の概略構成を示す結線図である。
(Fourth embodiment)
In the present embodiment, a power supply device including InAlN / GaN SBD according to the first or second embodiment is disclosed.
FIG. 10 is a connection diagram illustrating a schematic configuration of the power supply device according to the fourth embodiment.

本実施形態による電源装置は、高圧の一次側回路41及び低圧の二次側回路42と、一次側回路41と二次側回路42との間に配設されるトランス43とを備えて構成される。
一次側回路41は、第3の実施形態によるPFC回路30と、PFC回路30のコンデンサ35の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路40とを有している。フルブリッジインバータ回路40は、複数(ここでは4つ)のスイッチ素子44a,44b,44c,44dを備えて構成される。
二次側回路42は、複数(ここでは3つ)のスイッチ素子45a,45b,45cを備えて構成される。
The power supply device according to this embodiment includes a high-voltage primary circuit 41 and a low-voltage secondary circuit 42, and a transformer 43 disposed between the primary circuit 41 and the secondary circuit 42. The
The primary side circuit 41 includes the PFC circuit 30 according to the third embodiment and an inverter circuit connected between both terminals of the capacitor 35 of the PFC circuit 30, for example, a full bridge inverter circuit 40. The full-bridge inverter circuit 40 includes a plurality (here, four) of switch elements 44a, 44b, 44c, and 44d.
The secondary circuit 42 includes a plurality (three in this case) of switch elements 45a, 45b, and 45c.

本実施形態では、第3の実施形態によるPFC回路30を、高圧回路である一次側回路41に適用する。これにより、信頼性の高い大電力の電源装置が実現する。   In this embodiment, the PFC circuit 30 according to the third embodiment is applied to a primary circuit 41 that is a high-voltage circuit. As a result, a highly reliable high-power power supply device is realized.

以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the compound semiconductor device, the manufacturing method thereof, the power supply device, and the high-frequency amplifier will be collectively described as appendices.

(付記1)電子走行層と、
前記電子走行層の上方に形成され、第1の領域及び第2の領域を有するInAlNの電子供給層と
を備えた化合物半導体積層構造と、
前記電子供給層上に形成された電極と
を含み、
前記第1の領域は、前記第2の領域よりもIn組成率が低く、
前記電極は、その端部で前記第1の領域と第1のショットキー接合を形成し、前記端部以外の部位で前記第2の領域と第の電子供給2のショットキー接合を形成することを特徴とする化合物半導体装置。
(Appendix 1) an electronic travel layer;
A compound semiconductor multilayer structure comprising: an InAlN electron supply layer formed above the electron transit layer and having a first region and a second region;
An electrode formed on the electron supply layer,
The first region has a lower In composition ratio than the second region,
The electrode forms a first Schottky junction with the first region at an end thereof, and forms a Schottky junction with the second region and the second electron supply 2 at a portion other than the end portion. A compound semiconductor device characterized by the above.

(付記2)前記電子供給層は、前記第1の領域の表面が前記表面以外よりもIn組成率が低いことを特徴とする付記1に記載の化合物半導体装置。   (Supplementary note 2) The compound semiconductor device according to supplementary note 1, wherein the electron supply layer has a lower In composition ratio in a surface of the first region than in the surface other than the surface.

(付記3)前記化合物半導体積層構造は、前記電子走行層と前記電子供給層との間にAlNのスペーサ層を更に備えることを特徴とする付記1又は2に記載の化合物半導体装置。   (Appendix 3) The compound semiconductor device according to appendix 1 or 2, wherein the compound semiconductor multilayer structure further includes an AlN spacer layer between the electron transit layer and the electron supply layer.

(付記4)電子走行層と、前記電子走行層の上方で第1の領域及び第2の領域を有するInAlNの電子供給層とを備えた化合物半導体積層構造を形成する工程と、
前記電子供給層上に電極を形成する工程と
を含み、
前記第1の領域は、前記第2の領域よりもIn組成率が低く、
前記電極は、その端部で前記第1の領域と第1のショットキー接合を形成し、前記端部以外の部位で前記第2の領域と第2のショットキー接合を形成することを特徴とする化合物半導体装置の製造方法。
(Appendix 4) Forming a compound semiconductor multilayer structure including an electron transit layer and an InAlN electron supply layer having a first region and a second region above the electron transit layer;
Forming an electrode on the electron supply layer,
The first region has a lower In composition ratio than the second region,
The electrode forms a first Schottky junction with the first region at an end portion thereof, and forms a second Schottky junction with the second region at a portion other than the end portion. A method of manufacturing a compound semiconductor device.

(付記5)前記電子供給層は、前記第1の領域の表面が前記表面以外よりもIn組成率が低いことを特徴とする付記4に記載の化合物半導体装置の製造方法。   (Supplementary note 5) The method of manufacturing a compound semiconductor device according to supplementary note 4, wherein the electron supply layer has a lower In composition ratio in a surface of the first region than in the surface other than the surface.

(付記6)前記化合物半導体積層構造は、前記電子走行層と前記電子供給層との間にAlNのスペーサ層を更に備えることを特徴とする付記4又は5に記載の化合物半導体装置の製造方法。   (Additional remark 6) The said compound semiconductor laminated structure is further equipped with the spacer layer of AlN between the said electron transit layer and the said electron supply layer, The manufacturing method of the compound semiconductor device of Additional remark 4 or 5 characterized by the above-mentioned.

(付記7)前記電子供給層を形成する際に、熱処理によりInAlN中のInNを局所的に脱離させて、前記第1の領域を形成することを特徴とする付記4〜6のいずれか1項に記載の化合物半導体装置の製造方法。   (Supplementary note 7) Any one of Supplementary notes 4 to 6, wherein when the electron supply layer is formed, InN in InAlN is locally desorbed by heat treatment to form the first region. A method for manufacturing the compound semiconductor device according to the item.

(付記8)前記熱処理は、N2ガス又はH2ガスの雰囲気中で行うことを特徴とする付記7に記載の化合物半導体装置の製造方法。 (Supplementary Note 8) The heat treatment method of a compound semiconductor device according to Appendix 7, which comprises carrying out in an atmosphere of N 2 gas or H 2 gas.

(付記9)前記熱処理は、700℃〜1000℃の範囲内の温度で行うことを特徴とする付記7又は8に記載の化合物半導体装置の製造方法。   (Additional remark 9) The said heat processing is performed at the temperature within the range of 700 to 1000 degreeC, The manufacturing method of the compound semiconductor device of Additional remark 7 or 8 characterized by the above-mentioned.

(付記10)前記電子供給層を形成する際に、前記第2の領域をエッチング形成し、再成長により前記第1の領域を形成することを特徴とする付記7に記載の化合物半導体装置の製造方法。   (Supplementary note 10) The compound semiconductor device according to supplementary note 7, wherein when forming the electron supply layer, the second region is formed by etching, and the first region is formed by regrowth. Method.

(付記11)変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はダイオードを有しており、
前記ダイオードは、
電子走行層と、
前記電子走行層の上方に形成され、第1の領域及び第2の領域を有するInAlNの電子供給層と
を備えた化合物半導体積層構造と、
前記電子供給層上に形成された電極と
を含み、
前記第1の領域は、前記第2の領域よりもIn組成率が低く、
前記電極は、その端部で前記第1の領域と第1のショットキー接合を形成し、前記端部以外の部位で前記第2の領域と第2のショットキー接合を形成することを特徴とする電源回路。
(Supplementary note 11) A power supply circuit comprising a transformer and a high-voltage circuit and a low-voltage circuit across the transformer,
The high-voltage circuit has a diode;
The diode is
An electronic travel layer,
A compound semiconductor multilayer structure comprising: an InAlN electron supply layer formed above the electron transit layer and having a first region and a second region;
An electrode formed on the electron supply layer,
The first region has a lower In composition ratio than the second region,
The electrode forms a first Schottky junction with the first region at an end portion thereof, and forms a second Schottky junction with the second region at a portion other than the end portion. Power supply circuit.

1 Si基板
2 化合物半導体積層構造
2a 初期層
2b バッファ層
2c 電子走行層
2d スペーサ層
2e,11 電子供給層
2e1,111 第1の領域
2e2,112 第2の領域
2A InAlN層
3 カソード電極
4 パッシベーション膜
4a 電極用リセス
5 アノード電極
10,20 絶縁膜
10a,20a マスク
SK1 第1のショットキー接合
SK2 第2のショットキー接合
30 PFC回路
31,44a,44b,44c,44d,45a,45b,45c スイッチ素子
32 ダイオード
33 チョークコイル
34,35 コンデンサ
36 ダイオードブリッジ
40 フルブリッジインバータ回路
41 一次側回路
42 二次側回路
43 トランス
DESCRIPTION OF SYMBOLS 1 Si substrate 2 Compound semiconductor laminated structure 2a Initial layer 2b Buffer layer 2c Electron travel layer 2d Spacer layer 2e, 11 Electron supply layers 2e 1 and 11 1 First region 2e 2 and 11 2 Second region 2A InAlN layer 3 Cathode Electrode 4 Passivation film 4a Electrode recess 5 Anode electrode 10, 20 Insulating film 10a, 20a Mask SK1 First Schottky junction SK2 Second Schottky junction 30 PFC circuits 31, 44a, 44b, 44c, 44d, 45a, 45b , 45c Switch element 32 Diode 33 Choke coil 34, 35 Capacitor 36 Diode bridge 40 Full bridge inverter circuit 41 Primary side circuit 42 Secondary side circuit 43 Transformer

Claims (12)

GaNの電子走行層と、
前記電子走行層の上方に形成され、第1の領域及び第2の領域を有するInAlNの電子供給層と
を備えた化合物半導体積層構造と、
前記電子供給層上に形成された電極と
を含み、
前記第1の領域は、前記第2の領域よりもIn組成率が低く、
前記電極は、その端部で前記第1の領域と第1のショットキー接合を形成し、前記端部以外の部位で前記第2の領域と第2のショットキー接合を形成しており、前記電極は、前記第1のショットキー接合の部分と前記第2のショットキー接合の部分とが同一の材料からなることを特徴とする化合物半導体装置。
A GaN electron transit layer;
A compound semiconductor multilayer structure comprising: an InAlN electron supply layer formed above the electron transit layer and having a first region and a second region;
An electrode formed on the electron supply layer,
The first region has a lower In composition ratio than the second region,
The electrode forms a first Schottky junction with the first region at an end thereof, and forms a second Schottky junction with the second region at a portion other than the end , The compound semiconductor device according to claim 1, wherein the first Schottky junction portion and the second Schottky junction portion are made of the same material .
前記第2の領域は、前記電子供給層の厚み方向の全域に亘って形成されていることを特徴とする請求項1に記載の化合物半導体装置。2. The compound semiconductor device according to claim 1, wherein the second region is formed over the entire region in the thickness direction of the electron supply layer. 前記電子供給層は、前記第1の領域の表面が前記表面以外よりもIn組成率が低いことを特徴とする請求項1又は2に記載の化合物半導体装置。 The electron supply layer, a compound semiconductor device according to claim 1 or 2 surfaces of the first region is characterized by a low In composition ratio than the other said surface. 前記化合物半導体積層構造は、前記電子走行層と前記電子供給層との間にAlNのスペーサ層を更に備えることを特徴とする請求項1〜3のいずれか1項に記載の化合物半導体装置。 The compound semiconductor laminated structure, a compound semiconductor device according to any one of claims 1 to 3, characterized by further comprising a spacer layer of AlN between the electron transit layer and the electron supply layer. GaNの電子走行層と、前記電子走行層の上方で第1の領域及び第2の領域を有するInAlNの電子供給層とを備えた化合物半導体積層構造を形成する工程と、
前記電子供給層上に電極を形成する工程と
を含み、
前記第1の領域は、前記第2の領域よりもIn組成率が低く、
前記電極は、その端部で前記第1の領域と第1のショットキー接合を形成し、前記端部以外の部位で前記第2の領域と第2のショットキー接合を形成しており、前記電極は、前記第1のショットキー接合の部分と前記第2のショットキー接合の部分とが同一の材料からなることを特徴とする化合物半導体装置の製造方法。
Forming GaN and the electron transit layer, a compound semiconductor multilayer structure including an electron supply layer of InAlN having a first region and a second region above said electron transit layer,
Forming an electrode on the electron supply layer,
The first region has a lower In composition ratio than the second region,
The electrode forms a first Schottky junction with the first region at an end thereof, and forms a second Schottky junction with the second region at a portion other than the end , The method of manufacturing a compound semiconductor device , wherein the first Schottky junction portion and the second Schottky junction portion are made of the same material .
前記第2の領域は、前記電子供給層の厚み方向の全域に亘って形成されることを特徴とする請求項5に記載の化合物半導体装置の製造方法。6. The method of manufacturing a compound semiconductor device according to claim 5, wherein the second region is formed over the entire region in the thickness direction of the electron supply layer. 前記電子供給層は、前記第1の領域の表面が前記表面以外よりもIn組成率が低いことを特徴とする請求項5又は6に記載の化合物半導体装置の製造方法。 7. The method of manufacturing a compound semiconductor device according to claim 5 , wherein the electron supply layer has a lower In composition ratio in a surface of the first region than in the surface other than the surface. 前記化合物半導体積層構造は、前記電子走行層と前記電子供給層との間にAlNのスペーサ層を更に備えることを特徴とする請求項5〜7のいずれか1項に記載の化合物半導体装置の製造方法。 The said compound semiconductor laminated structure is further equipped with the spacer layer of AlN between the said electron transit layer and the said electron supply layer, The manufacturing of the compound semiconductor device of any one of Claims 5-7 characterized by the above-mentioned. Method. 前記電子供給層を形成する際に、熱処理によりInAlN中の前記電極下に相当する部分のInNを局所的に脱離させて、前記第1の領域を形成することを特徴とする請求項のいずれか1項に記載の化合物半導体装置の製造方法。 When forming the electron supply layer, the InN of a portion corresponding to below the electrode in the InAlN by heat treatment by locally desorbed claims 5-6, characterized in that forming said first region 9. A method for producing a compound semiconductor device according to any one of 8 above. 前記熱処理は、NH 3 ガス又はH2ガスの雰囲気中で行うことを特徴とする請求項に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 9 , wherein the heat treatment is performed in an atmosphere of NH 3 gas or H 2 gas. 前記熱処理は、700℃〜1000℃の範囲内の温度で行うことを特徴とする請求項又は10に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 9 or 10 , wherein the heat treatment is performed at a temperature within a range of 700 ° C to 1000 ° C. 前記電子供給層を形成する際に、前記第2の領域をエッチング形成し、再成長により前記第1の領域を形成することを特徴とする請求項に記載の化合物半導体装置の製造方法。 6. The method for manufacturing a compound semiconductor device according to claim 5 , wherein when forming the electron supply layer, the second region is formed by etching and the first region is formed by regrowth.
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