JP6009370B2 - パワー半導体素子駆動回路 - Google Patents

Description

本発明は、パワー半導体素子の駆動回路に関する。

近年、直流電力を交流電力に変換する電力変換装置として、スイッチング素子としてのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や電流還流用のダイオードなどのパワー半導体素子と、ＩＧＢＴを駆動するためのゲート駆動回路とを備えたインバータ装置が利用されている。ゲート駆動回路は、半導体スイッチ素子などの制御素子を用いて、ＩＧＢＴのゲート端子に駆動信号を出力してゲート電流を供給することにより、ＩＧＢＴをスイッチング駆動する。

インバータ装置では、高出力化や小型化のために、パワー半導体素子の高電流密度化が求められている。そのためには、ＩＧＢＴを高速にスイッチング駆動することでスイッチング損失を低減することが有効である。しかし、従来のインバータ装置では、ＩＧＢＴ内の寄生容量や配線インダクタンスにより、スイッチング時に発生する電流変化や電圧変化に応じて駆動信号が妨げられるため、ＩＧＢＴを高速にスイッチング駆動することが困難であった。

そこで、ＩＧＢＴを高速にスイッチング駆動するためのゲート駆動回路として、下記特許文献１、２に開示されるようなゲート駆動回路が提案されている。特許文献１のゲート駆動回路では、ＩＧＢＴへゲート電流を供給する信号増幅器とＩＧＢＴのゲート端子との間に、ゲート抵抗とゲートコイルの直列回路が挿入されている。これにより、配線インダクタンスによってＩＧＢＴのターンオン時に生じる逆方向起電力を、ゲートコイルで相殺するようにしている。一方、特許文献２のゲート駆動回路では、４つのスイッチング素子とリアクトル（コイル）が備えられており、直流電源からリアクトルへ電源が供給されるとともに、リアクトルの一端がスイッチング素子に接続されている。これにより、リアクトル電流を用いて各スイッチング素子を駆動するようにしている。

特開２０００−２２５１３号公報 特開２００６−２３０１６６号公報

特許文献１に記載のゲート駆動回路では、ゲート抵抗とゲートコイルが直列に接続されているため、ゲート電圧の立ち上りが遅くなるという問題がある。また、ゲートコイルによって得られる逆方向起電力の相殺効果は、ＩＧＢＴのミラー区間（テラス区間）の初期のみに限られるという問題もある。さらに、ＩＧＢＴのターンオフ時には、フィードバックされた電流がゲートコイルに流れることにより、ＩＧＢＴが誤点弧してしまう可能性がある。

一方、特許文献２に記載のゲート駆動回路では、リアクトル電流で各スイッチング素子を駆動するために比較的大きなリアクトルが必要であり、ゲート駆動回路の小型化が難しいという問題がある。たとえば、スイッチング素子として一般的なＩＧＢＴを駆動するために必要な電荷量をＱ＝７００ｎＣとし、ゲート電圧をＶ＝１６Ｖとした場合、ＩＧＢＴの入力容量は、Ｑ＝ＣＶの関係からＣ＝４７ｎＦとなる。この入力容量Ｃをチャージするためには、少なくともＬ＝７００ｎＨ程度のインダクタンスを有するリアクトルが必要である。これは比較的に大きなリアクトルであるため、ゲート駆動回路を小型化することは難しい。

そこで、上記のような問題に鑑みて、本発明では、スイッチング損失を低減しつつ、小型化が容易なパワー半導体素子駆動回路を提供することを主な目的とする。

本発明によるパワー半導体素子駆動回路は、パワー半導体素子にゲート電圧を供給するためのゲート電源に接続された第１のスイッチング素子と、グランド電位に接続された第２のスイッチング素子と、第１のスイッチング素子および第２のスイッチング素子とパワー半導体素子とを接続するための第１の配線と、第１の配線に接続されたクランプ回路と、クランプ回路に接続され、所定のインダクタンス成分を有する第２の配線と、を備える。

本発明によれば、スイッチング損失を低減しつつ、小型化が容易なパワー半導体素子駆動回路を提供することができる。

本発明の第１の実施形態によるパワー半導体素子駆動回路の回路図である。 従来のパワー半導体素子駆動回路の回路図である。 ＩＧＢＴのゲート駆動時のタイミングチャートを示す図である。 インダクタンス成分を有する第２配線の配線方法の概略図である。 本発明の第２の実施形態によるパワー半導体素子駆動回路の回路図である。 本発明の第３の実施形態によるパワー半導体素子駆動回路の回路図である。 本発明の第４の実施形態によるパワー半導体素子駆動回路の回路図である。 本発明の第５の実施形態によるインバータシステムの概略構成図である。 インバータシステムの構造の一例を示す図である。 インバータシステムの構造の他の一例を示す図である。 ハイブリット自動車システムの概略図である。

以下、図面を参照して、本発明に係るパワー半導体素子駆動回路の各実施形態について説明する。なお、各図において共通する要素には同一の符号を記しており、これらについての重複する説明は、以下において特に必要のない限り省略する。

（第１の実施形態）
図１（ａ）を参照して、本発明のパワー半導体素子駆動回路について説明する。図１（ａ）は、本発明の第１の実施形態によるパワー半導体素子駆動回路１０ａの回路図である。図１（ａ）に示すパワー半導体素子駆動回路１０ａは、パワー半導体素子であるＩＧＢＴ１を駆動するための回路であり、第１スイッチング素子１１、第２スイッチング素子１２、第１抵抗素子１３、第２抵抗素子１４、第３スイッチング素子１５、ダイオード１６、第１配線１７、および第２配線１８を備えている。なお、パワー半導体素子駆動回路１０ａは、回路基板上に形成されている。

第１スイッチング素子１１は、ゲート電源１９に接続されている。ゲート電源１９は、ＩＧＢＴ１のゲート端子にゲート電圧を供給するための部分であり、パワー半導体素子駆動回路１０ａの外部に設けられている。また、第１スイッチング素子１１は、第１抵抗素子１３を介して、ＩＧＢＴ１のゲート端子につながる第１配線１７に接続されている。

第２スイッチング素子１２は、グランド電位２０に接続されている。また、第２スイッチング素子１１は、第２抵抗素子１４を介して、ＩＧＢＴ１のゲート端子につながる第１配線１７に接続されている。

第３スイッチング素子１５およびダイオード１６は、ＩＧＢＴ１のゲート端子に入力されるゲート電圧を一定値以下に制限するためのクランプ回路を構成する。このクランプ回路において、第３スイッチング素子１５とダイオード１６の間には、第２配線１８が接続されている。第３スイッチング素子１５は、グランド電位２０に接続されている。なお、本実施形態において、ダイオード１６はツェナーダイオードである。

第２配線１８は、所定のインダクタンス成分を有している。第２配線１８の一端は、第１スイッチング素子１１を介してゲート電源１９に接続されている。第２配線１８の他端は、第３スイッチング素子１５を介してグランド電位２０に接続されると共に、ダイオード１６を介して第１配線１７に接続されている。パワー半導体素子駆動回路１０ａは、ＩＧＢＴ１をターンオンする際に、第３スイッチング素子１５を繰り返し導通および遮断させる。これにより、第２配線１８のインダクタンス成分に蓄積されたエネルギーを用いて、ゲート電圧の振動を防ぐようにしている。このときの具体的な回路動作については、後で説明する。

図１（ｂ）は、ＩＧＢＴ１のゲート端子に印加されるゲート電圧と、第１スイッチング素子１１および第３スイッチング素子１５のオンオフのタイミングとを示したタイミングチャートである。図１（ｂ）において、Ｖｇｅはゲート電圧を示し、Ｍ１は第１スイッチング素子１１のオンオフのタイミングを示し、Ｍ２は第３スイッチング素子１５のオンオフのタイミングを示している。

ＩＧＢＴ１がターンオフ状態のときに、第１スイッチング素子１１をオフ状態（遮断状態）からオン状態（導通状態）に変化させると、ゲート電源１９から第１抵抗素子１３を介してＩＧＢＴ１のゲート端子に電流が流れ、ゲート電圧Ｖｇｅが上昇する。このとき、パワー半導体素子駆動回路１０ａは、第３スイッチング素子１５をオン状態とすることで、第２配線１８をグランド電位に接続する。すると、ゲート電源１９から第２配線１８に電流が流れ、インダクタンス成分にエネルギーが蓄積される。

ゲート電圧Ｖｇｅが所定のしきい値電圧付近に達すると、ゲート電圧Ｖｇｅが一定の電圧に維持される区間が開始する。この区間は、ミラー区間、またはテラス区間と呼ばれている。このとき、パワー半導体素子駆動回路１０ａは、第３スイッチング素子１５の導通および遮断を複数回繰り返して行う。これにより、第３スイッチング素子１５を遮断したときに、第２配線１８のインダクタンス成分に蓄積されていたエネルギーがダイオード１６を介して第１配線１７に流れ、ＩＧＢＴ１のゲート端子に供給される。その結果、ＩＧＢＴ１のゲート端子とコレクタ端子の間、およびゲート端子とエミッタ端子の間に存在する寄生容量２が充電される。その後、第３スイッチング素子１５を導通することで、第２配線１８のインダクタンス成分に再びエネルギーが蓄積される。

ミラー区間（テラス区間）が終了すると、ゲート電圧Ｖｇｅは所定の電圧まで再上昇した後、一定に維持される。このとき、パワー半導体素子駆動回路１０ａは、第３スイッチング素子１５を遮断する。以上説明したような動作をパワー半導体素子駆動回路１０ａが行うことにより、ＩＧＢＴ１がターンオンされる。その後、第１スイッチング素子１１が遮断されると共に第２スイッチング素子１２が導通されると、ゲート電圧Ｖｇｅが低下し、ＩＧＢＴ１がターンオフされる。

なお、パワー半導体素子駆動回路１０ａにおいて第３スイッチング素子１５の導通および遮断を複数回繰り返して行う期間は、予め設定された時間に応じて設定することができる。または、ゲート電圧Ｖｇｅに基づいて設定してもよい。たとえば、ゲート電圧Ｖｇｅが所定の電圧値以上となったときに、第３スイッチング素子１５の動作を停止することができる。

ここで、本発明との比較のため、従来のパワー半導体素子駆動回路について説明する。図２は、従来のパワー半導体素子駆動回路１０の回路図である。このパワー半導体素子駆動回路１０は、ＩＧＢＴ１を含むパワーモジュール６と接続されている。パワーモジュール６の内部には、寄生ゲートインダクタンス３、寄生主回路インダクタンス４および相互インダクタンス５が存在する。また、ＩＧＢＴ１のゲート端子とコレクタ端子の間、およびゲート端子とエミッタ端子の間には、寄生容量２が存在する。

図２のようなパワー半導体素子駆動回路１０でＩＧＢＴ１を駆動した場合、ＩＧＢＴ１のスイッチング時に発生する電流や電圧の変化により、パワーモジュール６からパワー半導体素子駆動回路１０に電流信号あるいは電圧信号がフィードバックされる。これは、パワー半導体素子駆動回路１０からの駆動信号の妨げとなるため、ＩＧＢＴ１を高速に駆動させるのが難しくなる。

図３は、ＩＧＢＴ１のゲート駆動時のタイミングチャートを示す図である。図３では、上から順に、Ｖｇｅはゲート電圧を示し、Ｍ１は第１スイッチング素子１１のオンオフのタイミングを示し、Ｍ２は第３スイッチング素子１５のオンオフのタイミングを示している。また、Ｉｇｅはゲート電流を示し、ＶｃｅはＩＧＢＴ１のコレクタ−エミッタ間電圧を示し、Ｉｃはコレクタ電流を示している。なお、ゲート電圧Ｖｇｅ、ゲート電流Ｉｇｅ、コレクタ−エミッタ間電圧Ｖｃｅおよびコレクタ電流Ｉｃにおいて、実線は図１に示したような本発明に係るパワー半導体素子駆動回路１０ａを用いてＩＧＢＴ１を駆動した場合の波形を示し、破線は図２に示したような従来のパワー半導体素子駆動回路１０を用いてＩＧＢＴ１を駆動した場合の波形を示している。

従来のパワー半導体素子駆動回路１０を用いてＩＧＢＴ１を駆動した場合、スイッチング時の電流変化（ｄｉ／ｄｔ）や電圧変化（ｄｖ／ｄｔ）により、ＩＧＢＴ１の寄生容量２にチャージされた電荷を引き抜く方向にフィードバック電流が流れる。すると、図３に示すように、ゲート電流Ｉｇｅが一瞬負の方向に流れ、ゲート電圧Ｖｇｅが振動することにより、寄生容量２に充分な電荷がチャージされなくなる。その結果、ＩＧＢＴ１のコレクタ−エミッタ間電圧Ｖｃｅや、コレクタ電流Ｉｃの変化が遅れ、スイッチング速度が遅くなる。

一方、本発明に係るパワー半導体素子駆動回路１０ａを用いてＩＧＢＴ１を駆動した場合、スイッチング時に上記のようなフィードバック電流が流れたとしても、第２配線１８のインダクタンス成分に蓄積されたエネルギーが放出されることで、ゲート電流Ｉｇｅが負の方向に流れるのを防ぐことができる。その結果、ゲート電圧Ｖｇｅの振動を抑えて、ＩＧＢＴ１のコレクタ−エミッタ間電圧Ｖｃｅや、コレクタ電流Ｉｃを素早く変化させることができる。本発明によれば、このようにしてＩＧＢＴ１のスイッチング速度を向上することができるため、スイッチング時に発生する損失を低減して、ＩＧＢＴ１の発熱を抑えることができる。

次に、図４を参照して、第２配線１８について説明する。図４は、インダクタンス成分を有する第２配線１８の配線方法の概略図である。パワー半導体素子駆動回路１０ａでは、たとえば図４に示すように、多層配線からなるゲートドライバ基板２１の配線層を第２配線１８として用いることで、第２配線１８においてインダクタンス成分を形成することが可能である。なお、図４では、ゲートドライバ基板２１の２層分の配線を第２配線１８として利用している。この場合、第２配線１８の上下層をスルーホール２２で接続することが好適である。

なお、上記以外の方法で第２配線１８にインダクタンス成分を形成してもよい。たとえば、単層の配線を複数回巻きしたり、さらに配線層を増やしたりすることでも、第２配線にインダクタンスを形成することが可能である。

第２配線１８のインダクタンス成分の大きさは、ＩＧＢＴ１の特性や、第３スイッチング素子１５のスイッチング周波数に応じて、適宜に決定することが可能である。たとえば、インダクタンスを小さくし、第３スイッチング素子１５の導通および遮断を繰り返す際のスイッチング周波数を増やすことで、ＩＧＢＴ１のゲート端子に供給する電力を調節することが可能である。

以上説明したように、第２配線１８のインダクタンス成分をゲートドライバ基板２１上に形成することで、コイル等の新たな部品追加が不要となる。そのため、従来のパワー半導体素子駆動回路１０と比べて、コスト増加無しでパワー半導体素子駆動回路１０ａを実現することができる。また、大きなコイルを追加する必要がないため、パワー半導体素子駆動回路１０ａの小型化が容易となる。

以上説明した本発明の第１の実施形態によれば、次の作用効果を奏する。

（１）パワー半導体素子駆動回路１０ａにおいて、第１配線１７は、第１スイッチング素子１１および第２スイッチング素子１２とＩＧＢＴ１とを接続するために設けられている。第２配線１８は、所定のインダクタンス成分を有しており、第１配線１７に接続されると共に第３スイッチング素子１５を有するクランプ回路に接続されている。これにより、ＩＧＢＴ１のターンオン時に第３スイッチング素子１５の動作を適切に制御することで、ＩＧＢＴ１のスイッチング損失を低減しつつ、小型化が容易なパワー半導体素子駆動回路１０ａを提供することができる。

（２）第２配線１８は、一端がゲート電源１９側に接続され、他端が第３スイッチング素子１５を介してグランド電位２０に接続されている。これにより、ゲート電源１９から供給される電流を用いて、インダクタンス成分にエネルギーを蓄積することができる。

（３）パワー半導体素子駆動回路１０ａは、第１スイッチング素子１１を導通してゲート電圧Ｖｇｅを上昇させるときに、第３スイッチング素子１５の導通および遮断を繰り返し行う。これにより、ＩＧＢＴ１のターンオン時に、第２配線１８のインダクタンス成分に蓄積されたエネルギーを用いてゲート電圧Ｖｇｅの振動を抑え、ＩＧＢＴ１を高速に駆動することができる。

（４）第１スイッチング素子１１は、ゲート電源１９と第２配線１８の間に接続されている。これにより、第１スイッチング素子１１の動作タイミングと、第２配線１８に電流を流してインダクタンス成分にエネルギーを蓄積するタイミングとを同期させることができる。

（５）パワー半導体素子駆動回路１０ａは、第１スイッチング素子１１と第１配線１７の間に接続された第１抵抗素子１３と、第２スイッチング素子１２と第１配線１７の間に接続された第２抵抗素子１４とを備える。そのため、ＩＧＢＴ１に流れるゲート電流Ｉｇｅを適切に調節することができる。

（第２の実施形態）
図５を参照して、本発明のパワー半導体素子駆動回路について説明する。図５は、本発明の第２の実施形態によるパワー半導体素子駆動回路１０ｂの回路図である。図５に示すパワー半導体素子駆動回路１０ｂは、図１（ａ）に示した第１の実施形態によるパワー半導体素子駆動回路１０ａと比べて、第４スイッチング素子３０をさらに有する点が異なっている。

第４スイッチング素子３０は、ゲート電源１９と第２配線１８の間に接続されている。パワー半導体素子駆動回路１０ｂは、第４スイッチング素子３０の動作により、第２配線１８の接続状態を制御する。これにより、ＩＧＢＴ１の動作とは別に、第２配線１８に流れる電流を独立に制御することができる。その結果、ＩＧＢＴ１を駆動する際に第１スイッチング素子１１が導通した場合でも、第２配線１８に余分な電流が流れず、回路全体で消費する電力を抑えることが可能である。

以上説明した本発明の第２の実施形態によれば、第１の実施形態で説明したような各作用効果に加えて、さらに上記のような作用効果を奏する。

なお、以上説明した第１、第２の各実施形態では、第２配線１８の一端をゲート電源１９側に接続することで、ＩＧＢＴ１のターンオン時に第２配線１８のインダクタンス成分を用いてゲート電圧Ｖｇｅの振動を抑える例をそれぞれ説明した。しかし、第２配線１８の一端をグランド電位２０側に接続することで、ＩＧＢＴ１のターンオフ時に第２配線１８のインダクタンス成分を用いてゲート電圧Ｖｇｅの振動を抑えるようにしてもよい。その場合、クランプ回路において、第３スイッチング素子１５とダイオード１６を入れ替えることにより、第２配線１８の他端が第３スイッチング素子１５を介して第１配線１７に接続されるようにすることが好ましい。

（第３の実施形態）
図６を参照して、本発明のパワー半導体素子駆動回路について説明する。図６は、本発明の第３の実施形態によるパワー半導体素子駆動回路１０ｃの回路図である。図６に示すパワー半導体素子駆動回路１０ｃは、図１（ａ）に示した第１の実施形態によるパワー半導体素子駆動回路１０ａと比べて、第３スイッチング素子１５およびダイオード１６に替えて、ダイオード３１、第５スイッチング素子３２および第６スイッチング素子３３を有する点が異なっている。

前述の第１、第２の実施形態でそれぞれ説明したパワー半導体素子駆動回路１０ａ、１０ｂでは、第２配線１８の一端がゲート電源１９側に接続されている。そのため、第２配線１８のインダクタンス成分に蓄積されたエネルギーを用いて、ＩＧＢＴ１のターンオン時の動作速度を向上することができる。これに対して、本実施形態で説明するパワー半導体素子駆動回路１０ｃでは、図６に示すように、第５スイッチング素子３２と第６スイッチング素子３３を介して、第２配線１８が第１配線１７とグランド電位２０にそれぞれ接続されている。そのため、第２配線１８のインダクタンス成分に蓄積されたエネルギーを用いて、ＩＧＢＴ１のターンオフ時の動作速度を向上することができる。

ＩＧＢＴ１がターンオン状態のときに、第１スイッチング素子１１をオン状態（導通状態）からオフ状態（遮断状態）に変化させると共に、第２スイッチング素子１２をオフ状態からオン状態に変化させると、ゲート電源１９から第１抵抗素子１３を介してＩＧＢＴ１のゲート端子に流れていた電流が遮断され、ゲート電圧Ｖｇｅが低下する。このとき、パワー半導体素子駆動回路１０ｃは、前述のミラー区間（テラス区間）において、第６スイッチング素子３３を導通状態にすると共に、第５スイッチング素子３２の導通および遮断を複数回繰り返して行う。これにより、第５スイッチング素子３２を導通したときに、ＩＧＢＴ１の寄生容量２に蓄積されている電荷が引き抜かれ、ＩＧＢＴ１のゲート端子から第２配線１８の方向に電流が流れて、第２配線１８のインダクタンス成分にエネルギーが蓄積される。この電流は、第５スイッチング素子３２を遮断すると、ダイオード３１により還流される。

ミラー区間（テラス区間）が終了してゲート電圧Ｖｇｅが再び低下し始めたら、パワー半導体素子駆動回路１０ｃは、第５スイッチング素子３２、第６スイッチング素子３３をそれぞれ遮断する。以上説明したような動作をパワー半導体素子駆動回路１０ｃが行うことにより、ＩＧＢＴ１がターンオフされる。

以上説明した本発明の第３の実施形態によれば、第１の実施形態で説明した（１）の作用効果に加えて、さらに以下のような作用効果を奏する。

（６）パワー半導体素子駆動回路１０ｃにおいて、第２配線１８は、一端がグランド電位２０側に接続され、他端が第５スイッチング素子３２を介して第１配線１７に接続されている。これにより、ＩＧＢＴ１の寄生容量２に蓄積されている電荷を引き抜いてインダクタンス成分にエネルギーを蓄積することができる。

（７）パワー半導体素子駆動回路１０ｃは、第２スイッチング素子１２を導通してゲート電圧Ｖｇｅを低下させるときに、第５スイッチング素子３２の導通および遮断を繰り返し行う。これにより、ＩＧＢＴ１のターンオフ時に、第２配線１８のインダクタンス成分にエネルギーを蓄積させてゲート電圧Ｖｇｅの振動を抑え、ＩＧＢＴ１を高速に駆動することができる。

（８）パワー半導体素子駆動回路１０ｃは、グランド電位２０と第２配線１８の間に接続された第６スイッチング素子３３を備え、この第６スイッチング素子３３の動作により、第２配線１８の接続状態を制御することができる。そのため、第２の実施形態で説明したのと同様に、ＩＧＢＴ１の動作とは別に、第２配線１８に流れる電流を独立に制御することができる。

（第４の実施形態）
図７を参照して、本発明のパワー半導体素子駆動回路について説明する。図７は、本発明の第４の実施形態によるパワー半導体素子駆動回路１０ｄの回路図である。図７に示すパワー半導体素子駆動回路１０ｄは、図１（ａ）に示した第１の実施形態によるパワー半導体素子駆動回路１０ａと比べて、第４スイッチング素子３０、ダイオード３１、第５スイッチング素子３２、第６スイッチング素子３３をさらに有する点が異なっている。なお、本実施形態において、ダイオード１６はツェナーダイオードではなく、通常のダイオードとなっている。

第４スイッチング素子３０は、第２の実施形態で説明したパワー半導体素子駆動回路１０ｂと同様に、ゲート電源１９と第２配線１８の間に接続されている。第５スイッチング素子３２、第６スイッチング素子３３は、第３の実施形態で説明したパワー半導体素子駆動回路１０ｃと同様に、第２配線１８をＩＧＢＴ１のゲート端子からグランド電位２０側に接続するためのものである。すなわち、図７に示すパワー半導体素子駆動回路１０ｄは、図５のパワー半導体素子駆動回路１０ｂと、図６のパワー半導体素子駆動回路１０ｃとを統合した回路構成を有している。そして、ＩＧＢＴ１のターンオン時には、ゲート電圧上昇時のテラス区間において第３スイッチング素子１５の導通および遮断を繰り返し行い、ＩＧＢＴ１のターンオフ時には、ゲート電圧低下時のテラス区間において第５スイッチング素子３２の導通および遮断を繰り返し行う。これにより、ＩＧＢＴ１のターンオン時とターンオフ時の動作速度をそれぞれ向上することができる。なお、このときの各スイッチング素子の動作は、前述の各実施形態と同様であるため、ここでは説明を省略する。

さらに本実施形態によれば、ＩＧＢＴ１の非駆動時に、外部からのノイズ等による誤点弧がＩＧＢＴ１において生じるのを防止できるという効果もある。たとえば、各相にＩＧＢＴ１を１つずつ備え、その各ＩＧＢＴ１を別々のパワー半導体素子駆動回路１０ｄによって駆動する三相インバータ装置を考える。この場合、いずれか一相のＩＧＢＴ１が非駆動状態のときに、他相のＩＧＢＴ１の動作時に発生するノイズにより、当該ＩＧＢＴ１のゲート端子にフィードバック電流が流れることがある。このフィードバック電流がインダクタンス成分を有する第２配線１８に流れると、当該ＩＧＢＴ１のゲート電圧が持ち上げられてしまい、ＩＧＢＴ１の誤点孤が発生する可能性がある。

そこで、本実施形態では，ＩＧＢＴ１の非駆動時に、第３スイッチング素子１５および第５スイッチング素子３２を導通させる。これにより、他相のＩＧＢＴ１の駆動によって生じるノイズ等に対して、当該ＩＧＢＴ１のゲート端子におけるインピーダンスを低下させ、フィードバック電流によるゲート電圧の上昇を防止する。その結果、誤点弧の発生を抑制することが可能である。

以上説明した本発明の第４の実施形態によれば、第１〜第３の各実施形態で説明したような各作用効果に加えて、さらに上記のような作用効果を奏する。

（第５の実施形態）
本実施形態では、上記第１〜第４の各実施形態で説明したような本発明のパワー半導体素子駆動回路をインバータシステムに適用した例を説明する。図８は、本発明の第５の実施形態によるインバータシステム４０の概略構成図である。

本実施形態によるインバータシステム４０には、三相分のパワー半導体モジュール５１が搭載されている。各パワー半導体モジュール５１の上アームまたは下アームの駆動回路５０として、上記第１〜第４の各実施形態で説明したパワー半導体素子駆動回路１０ａ〜１０ｄのいずれかを用いることができる。すなわち、インバータシステム４０全体としては、６系統のパワー半導体素子駆動回路が必要である。なお、図８では、各相および上下各アームの駆動回路５０を別々に描いているが、これらを共通化してもよい。たとえば、１個の配線基板上に全ての駆動回路５０を搭載することも可能である。

インバータシステム４０は、上記の駆動回路５０およびパワー半導体モジュール５１の他に、平滑化コンデンサ４４を内蔵している。また、駆動回路５０の上位制御システムとして、コントローラ４６も内蔵している。パワー半導体モジュール５１の主電源端子４１、４２には、外部から高圧電源４３が接続される。コントローラ４６には、外部から低圧電源４５が接続される。

３つのパワー半導体モジュール５１は、それぞれＵ相、Ｖ相、Ｗ相に対応している。各相のパワー半導体モジュール５１のＡＣ端子５２は、モータ４７のＵ相、Ｖ相、Ｗ相にそれぞれ接続される。

コントローラ４６から出力される制御信号は、各相のパワー半導体モジュール５１を駆動する駆動回路５０に入力される。駆動回路５０は、このコントローラ４６からの制御信号に基づいて、各相のパワー半導体モジュール５１を駆動する。また、各パワー半導体モジュール５１の動作状態は、駆動回路５０からコントローラ４６に出力される。

図９は、以上説明したインバータシステム４０の構造の一例を示す図である。インバータシステム４０では、インバータ筺体５３内に水路５４を設け、この水路５４内に各パワー半導体モジュール５１が配置されている。各パワー半導体モジュール５１のパワー端子は、バスバー５７を介して平滑化コンデンサ４４に接続される。一方、信号端子５５は、前述の駆動回路５０を搭載したドライバ基板に接続されている。このドライバ基板は、信号ハーネス５６を介してコントローラ基板４６に接続されている。

図１０は、インバータシステム４０の構造の他の一例を示す図である。本構造では、駆動回路５０と上位コントロール部を一体化した基板５８が用いられている。また、各パワー半導体モジュール５１に対して水路５４がそれぞれ設けられており、これらの水路５４はそれぞれ独立した構造となっている。

図１０において、各パワー半導体モジュール５１のパワー端子は、インバータ筺体５３を挟んで信号端子の反対側に位置している。信号端子は、各パワー半導体モジュール５１の一端から突出しており、上記の一体化した基板５８に接続される。一方、各パワー半導体モジュール５１の駆動信号端子の反対側に設けられたパワー端子は、パワーボード６０を介して平滑化コンデンサ４４に接続される。図１０に示したインバータシステム４０の構造では、図９に示したインバータシステム４０の構造に比べて、ドライバ基板と当該ドライバ基板をコントローラ基板に接続するための信号ハーネスが不要となる。そのため、大きなスペースを必要とせず、インバータシステム４０全体の小型化が期待できる。また、低圧信号系の必要とするスペースを低減したことで、高圧信号配線のためにより大きなスペースを確保することができる。その結果、高圧信号配線の寄生抵抗を低減し、寄生抵抗による発熱を抑えることができる。したがって、インバータシステム４０の高信頼化、高効率化が期待できる。

（第６の実施形態）
本実施形態では、上記第５の実施形態で説明したインバータシステム４０を利用したハイブリット自動車（ＨＥＶ）システムを説明する。図１１は、ハイブリッド自動車システムの概略図である。

なお、インバータシステム４０は、ハイブリッド自動車のみならず、モータのみで走行する電気自動車（ＥＶ）にも適用可能である。また、一般産業機械に使用されているモータを駆動するための電力変換装置としても使用可能である。

図１１に示したＨＥＶシステムにおいて、エンジン（ＥＮＧ）７５およびモータジェネレータ（ＭＧ）７０は、車両の走行用トルクをそれぞれ発生する。さらに、モータジェネレータ７０は、外部から加えられる機械エネルギーを電力に変換する機能も有する。すなわち、モータジェネレータ７０は、モータとしても、また発電機としても動作することができる。

モータジェネレータ７０は、たとえば同期機あるいは誘導機であり、上述の通り、運転方法によりモータとしても発電機としても動作する。モータジェネレータ７０を自動車に搭載する場合には、小型で高出力を得ることが望ましいため、ネオジム（Ｎｄ）などの磁石を使用した永久磁石型の同期電動機が適している。また永久磁石型の同期電動機は、誘導電動機に比べて回転子の発熱が少なく、この観点でも自動車用として好適である。

エンジン７５は、燃料を燃焼して得られるエネルギーを基に、回転トルクを発生する。エンジン７５から出力された回転トルクは、動力分配機構（ＴＳＭ）７４を介してモータジェネレータ７０に伝達される。モータジェネレータ７０は、バッテリシステム（ＢＡＴ）７６から供給される直流電力に基づいてインバータシステム（ＩＮＶ）４０が発生する交流電力を基に、回転トルクを発生する。

動力分配機構７４を介して伝達されたエンジン７５からの回転トルク、またはモータジェネレータ７０が発生した回転トルクは、トランスミッション（ＴＭ）７３およびディファレンシャルギア（ＤＥＦ）７７を介して車輪７８に伝達される。一方、回生制動の運転時には、車輪７８からの回転トルクがモータジェネレータ７０に伝達される。モータジェネレータ７０は、この回転トルクに基づいて交流電力を発生する。モータジェネレータ７０が発生した交流電力は、インバータシステム４０により直流電力に変換され、高電圧用のバッテリシステム７６へ出力されてバッテリシステム７６が充電される。充電された電力は、再び走行エネルギーとして使用される。

以上説明したように、本発明は、パワー半導体素子の駆動回路およびその駆動方法に関し、特に、ＨＥＶやＥＶに用いるインバータシステムに適用可能である。また、一般産業機械に使用されているモータを駆動するための電力変換装置の駆動回路としても使用可能である。

以上説明した各実施の形態は、単独で適用することも可能であるし、いずれか任意のものを組み合わせて適用することも可能である。また、上記各実施の形態や各種の変形例はあくまで一例であり、発明の特徴が損なわれない限り、本発明はこれらの内容に限定されるものではない。

１ ・・・ＩＧＢＴ
１０ａ、１０ｂ、１０ｃ、１０ｄ・・・パワー半導体素子駆動回路
１１・・・第１スイッチング素子
１２・・・第２スイッチング素子
１３・・・第１抵抗素子
１４・・・第２抵抗素子
１５・・・第３スイッチング素子
１６・・・ダイオード
１７・・・第１配線
１８・・・第２配線
１９・・・ゲート電源
２０・・・グランド電位
３０・・・第４スイッチング素子
３１・・・ダイオード
３２・・・第５スイッチング素子
３３・・・第６スイッチング素子

Claims (13)

1. パワー半導体素子の駆動回路であって、
   前記パワー半導体素子にゲート電圧を供給するためのゲート電源に接続された第１のスイッチング素子と、
   グランド電位に接続された第２のスイッチング素子と、
   前記第１のスイッチング素子および前記第２のスイッチング素子と前記パワー半導体素子とを接続するための第１の配線と、
   前記第１の配線に接続されたクランプ回路と、
   前記クランプ回路に接続され、所定のインダクタンス成分を有する第２の配線と、を備えることを特徴とするパワー半導体素子駆動回路。
2. 請求項１に記載のパワー半導体素子駆動回路において、
   前記クランプ回路は、前記グランド電位に接続された第３のスイッチング素子を有し、
   前記第２の配線は、一端が前記ゲート電源側に接続され、他端が前記第３のスイッチング素子を介して前記グランド電位に接続されていることを特徴とするパワー半導体素子駆動回路。
3. 請求項２に記載のパワー半導体素子駆動回路において、
   前記第１のスイッチング素子を導通して前記ゲート電圧を上昇させるときに、前記第３のスイッチング素子の導通および遮断を繰り返し行うことを特徴とするパワー半導体素子駆動回路。
4. 請求項２または３に記載のパワー半導体素子駆動回路において、
   前記第１のスイッチング素子は、前記ゲート電源と前記第２の配線の間に接続されていることを特徴とするパワー半導体素子駆動回路。
5. 請求項２または３に記載のパワー半導体素子駆動回路において、
   前記ゲート電源と前記第２の配線の間に接続された第４のスイッチング素子をさらに備えることを特徴とするパワー半導体素子駆動回路。
6. 請求項１に記載のパワー半導体素子駆動回路において、
   前記クランプ回路は、前記第１の配線に接続された第５のスイッチング素子を有し、
   前記第２の配線は、一端が前記グランド電位側に接続され、他端が前記第５のスイッチング素子を介して前記第１の配線に接続されていることを特徴とするパワー半導体素子駆動回路。
7. 請求項６に記載のパワー半導体素子駆動回路において、
   前記第２のスイッチング素子を導通して前記ゲート電圧を低下させるときに、前記第５のスイッチング素子の導通および遮断を繰り返し行うことを特徴とするパワー半導体素子駆動回路。
8. 請求項６または７に記載のパワー半導体素子駆動回路において、
   前記グランド電位と前記第２の配線の間に接続された第６のスイッチング素子をさらに備えることを特徴とするパワー半導体素子駆動回路。
9. 請求項１に記載のパワー半導体素子駆動回路において、
   前記クランプ回路は、前記グランド電位に接続された第３のスイッチング素子と、前記第１の配線に接続された第５のスイッチング素子とを有し、
   前記第２の配線は、一端が前記ゲート電源側または前記グランド電位側に接続され、他端が前記第３のスイッチング素子を介して前記グランド電位に接続されると共に、前記第５のスイッチング素子を介して前記第１の配線に接続されていることを特徴とするパワー半導体素子駆動回路。
10. 請求項９に記載のパワー半導体素子駆動回路において、
    前記第１のスイッチング素子を導通して前記ゲート電圧を上昇させるときには、前記第３のスイッチング素子の導通および遮断を繰り返し行い、
    前記第２のスイッチング素子を導通して前記ゲート電圧を低下させるときには、前記第５のスイッチング素子の導通および遮断を繰り返し行うことを特徴とするパワー半導体素子駆動回路。
11. 請求項９または１０に記載のパワー半導体素子駆動回路において、
    前記ゲート電源と前記第２の配線の間に接続された第４のスイッチング素子と、
    前記グランド電位と前記第２の配線の間に接続された第６のスイッチング素子とをさらに備えることを特徴とするパワー半導体素子駆動回路。
12. 請求項９または１０に記載のパワー半導体素子駆動回路において、
    前記パワー半導体素子の非駆動時に、前記第３のスイッチング素子および前記第５のスイッチング素子を導通させることを特徴とするパワー半導体素子駆動回路。
13. 請求項１、２、６または９のいずれか一項に記載のパワー半導体素子駆動回路において、
    前記第１のスイッチング素子と前記第１の配線の間に接続された第１の抵抗素子と、
    前記第２のスイッチング素子と前記第１の配線の間に接続された第２の抵抗素子とをさらに備えることを特徴とするパワー半導体素子駆動回路。
    

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