JP5999634B2 - 演算回路設定方法 - Google Patents
演算回路設定方法 Download PDFInfo
- Publication number
- JP5999634B2 JP5999634B2 JP2012206395A JP2012206395A JP5999634B2 JP 5999634 B2 JP5999634 B2 JP 5999634B2 JP 2012206395 A JP2012206395 A JP 2012206395A JP 2012206395 A JP2012206395 A JP 2012206395A JP 5999634 B2 JP5999634 B2 JP 5999634B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic circuit
- value
- node
- xor
- rule
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Error Detection And Correction (AREA)
Description
2以上の任意の整数mに対して、F2={0,1}上のすべての非零のm次元ベクトルを列として並べたm行2m−1列の行列を検査行列として定義される符号は符号長2m−1、情報ビット数2m−m−1の2元ハミング符号であり、(2m−1,2m−m−1)ハミング符号と表記する。(2m−1,2m−m−1)ハミング符号を定める検査行列をHと表記する。特に、検査行列のj列目hj Tを
hj T=(h1,j,h2,j,…,hi,j,…,hm,j)∈F2 m
とし、
<規則1>
左端の列に上から順にs1からsmを並べる。
<規則2>
jの二進表記であるbm-1bm-2…b0,bi ∈{0,1}について以下の値を求め、
<規則3>
規則2で作成した配置図において、bm-1bm-2…b0を値0か値1の1ビットを保持する節点jとし、各節点jの保持する値をv(j)として、演算開始時刻での値v(j)をrjとする。左端の列に配置された節点j=2i-1をsiに対応させ、siを求めるrjのXOR演算の演算式に基づいてrjに対応する節点j同士を線で結ぶ。
<規則4>
j<j’を満たす節点jと節点j’との間を結ぶ線がある場合には、演算開始時刻から1回のXOR演算に起因する遅延時間に基づいて設定されたタイミングでv(j)及びv(j’)のXOR演算を行い、節点jの値をXOR演算結果とする。
c=(c1,c2,…,cn)∈F2 n,n=2m−1
b=(b1,b2,…,bk)∈F2 k,k=2m−m−1
r=(r1,r2,…,rn)∈F2 n
そして、受信語rに対して復号化処理して類推される符号語Cを復号語とし、以下の通り表記する。
C=(C1,C2,…,Cn)∈F2 n
s=(sm,sm-1,…,s1)∈F2 m
シンドロームsを以下の通り定める。
s=rHm T
また、シンドロームsに対して(s)2を以下の通り定める。
b=(b1,b2,b3,b4)∈F2 4
c=(c1,c2,c3,c4,c5,c6,c7)∈F2 7
そして、c3、c5、c6及びc7のパリティビットを以下の通り定める。
c3=b1
c5=b2
c6=b3
c7=b4
この場合、残りのパリティビットは以下の通り定められる。
r=(r1,r2,r3,r4,r5,r6,r7)∈F2 7
s=(s3,s2,s1)∈F2 3
そして、s3、s2及びs1は、以下の通り定まる。
d=max{di,i=1,2,…,m}
すなわち、並列復号化処理に用いる各シンドロームビットの演算回路に対応する木構造の遅延時間のうち最も長い遅延時間が回路構成全体の遅延時間となる。
m(2m-1−2)−Rm (s)≦Nm,e<m(2m-1−2)・・・・(1)
m(2m-1−1)−Rm (s)≦Nm,d<m(2m-1−1)・・・・(2)
Rm≦(m−4)(2m-1+1)+6・・・・(3)
式(3)については、次のように証明することができる。(2m−1,2m−m−1)ハミング符号の検査行列Hのある2列の列番号を表すj1及びj2を1≦j1<j2≦2m−1とし、あるk個の行番号を表すi1,i2,…,ikを1≦i1<i2<…<ik≦mとする。検査行列Hのj1列目とj2列目において、i1,i2,…,ik行目の要素がすべて「1」であれば、冗長の対に対応するk回のXOR演算をまとめて1回のXOR演算で行うことで、k−1回のXOR演算が削除可能となる。
2m+1−3m−2≦Nm,e・・・・(6)
2m+1−2m−2≦Nm,d・・・・(7)
また、Rm (s)については、以後式(3)により以下の通り表記する。
Rm (s)=(m−4)(2m-1+1)+6・・・・(8)
図4は、Rm (s)をパスカルの三角形における最初の7段を用いた場合に関する説明図である。この場合、R2 (s)=0となり、m≧3では、以下の漸化式を満たす。
Rm (s)=2Rm-1 (s)+2m-1−m・・・・(9)
さらに、Rm (s)を係数とする以下の母関数
B0;1
B1;1×3+3×1=6
B2;1×7+3×3+7×1=23
Nm,e=2m+1−3m−2=2(2m−m−1)−m・・・・(10)
Nm,d=2m+1−2m−2=2(2m−m−1)・・・・(11)
ここでは、(2m−1,2m−m−1)ハミング符号の検査行列として上記の検査行列Hmを用い、2入力1出力となる1回のXOR演算に起因する遅延時間をtとして、XOR演算回数を下限に設定するとともに遅延時間(m−1)tとなる回路構成について述べる。まず、並列復号化処理における遅延時間が(m−1)tとなる回路構成について、m=2から順に再帰的にm=2,3,…を考える。シンドロームsにおけるsi,i=1,2,…,mの演算開始時刻を0とする。m=2の場合、s1及びs2は以下の通り設定される。
<規則1>
左端の列に上から順にs1からsmを並べる。
<規則2>
bm-1bm-2…b0,bi ∈{0,1}について以下の値を求め、
<規則3>
規則2で作成した配置図において、bm-1bm-2…b0を値0か値1の1ビットを保持する節点とし、節点(bm-1bm-2…b0)2又は節点j, j=(bm-1bm-2…b0)2と表記する。節点jの保持する値をv(j)とし、時刻0での値v(j)を復号化処理ではrjとする。なお,符号化処理では時刻0での値v(j)は、j=2i-1,i=1,2,…,mを除きv(j)=cjとし、j=2i-1,i=2,…,mではv(j)=cj+1とし、v(1)=c3とする。
<規則4>
j<j’を満たす節点jと節点j’との間に、(i1)δ(又は(i1,…,ik)δ)とラベル付けされた線がある場合には、時刻(δ−1)t〜δtの間にv(j)及びv(j’)のXOR演算を行い、時刻δtでの節点jの値を以下のXOR演算結果とする。
<手順1>
次の2つの図を上記規則1及び2に従って1つの図にまとめる。
(1図)m=k−1での簡略表記で各節点(bk-2bk-3…b0)2の先頭ビットに0を追加した節点(0bk-2bk-3…b0)2に変更した図
(2図)m=k−1での簡略表記で各節点(bk-2bk-3…b0)2の先頭ビットに1を追加した節点(1bk-2bk-3…b0)2に変更し、s1,s2,…,sk-1を除いた図
<手順2>
手順1で作成された図において、節点2i-1と節点2i-1+2k-1とを結ぶ線を追加し、その線にラベルとして(i)k-1を付与する処理を、i=1,…,k−1としてk−1回行う。
<手順3>
手順2で作成された図において、skと節点2k-1を追加する。
<手順4>
手順3で作成された図において、次の(手順4−1)をα=1,…,k−1としてk−1回行う。
(手順4−1)
節点2k-1と節点j+2α-1とを結ぶ線を追加する。追加した線のラベルを(k)αに更新する。αが2以上であれば、(手順4−2)によりラベルにインデックスkの追加を再帰的に繰り返す。
(手順4−2)
更新したラベルにおける下付の時刻をβとする。更新したラベル(k)β,β=α又はkを含むすべてのラベル(・,k)βを付与された線で結ばれた右側の節点について、その節点から出ている線のラベルにおける下付の時刻γがγ<βを満たすすべてのラベル(・)γに対して、インデックスkを追加して(・,k)γとする処理を再帰的に繰り返す。
R2 (a)=0
R3 (a)=1
R4 (a)=6
R5 (a)=23
Sn=2Sn-1+n−2
この漸化式より、m≧2に対して、Sm=2m-1−mであり、mにおける簡略表記のラベルのインデックスmに基づく削除可能なXOR演算の回数はSm回であることがわかる。また、mにおけるsi,i=1,2,…,mの算法を与える手順1より、mにおける簡略表記から、ラベルのインデックスmに基づくもの以外で削除可能なXOR演算の回数は2Rm-1 (a)回であることがわかる。そのため、m≧3において
Rm (a)=2Rm-1 (a)+Sm=2Rm-1 (a)+2m-1−m・・・・(12)
である。R2 (a)=R2 (s)=0、式(9)及び式(12)により、m≧2において
Rm (a)=Rm (s)=(m−4)(2m-1+1)+6
が成り立つ。
Claims (2)
- 符号長2m−1及び情報ビット数2m−m−1の2元ハミング符号の受信語rj,j=1,2,…,2m−1に対してXOR演算を複数回行ってエラー位置を検出するシンドロームsi,i=1,2,…,mを生成する復号化処理の演算回路設定方法であって、以下の規則1から規則4に基づいて表記された順序でXOR演算を行うように演算回路を構成する演算回路設定方法。
<規則1>
左端の列に上から順にs1からsmを並べる。
<規則2>
jの二進表記であるbm-1bm-2…b0,bi ∈{0,1}について以下の値を求め、
<規則3>
規則2で作成した配置図において、bm-1bm-2…b0を値0か値1の1ビットを保持する節点jとし、各節点jの保持する値をv(j)として、演算開始時刻での値v(j)をrjとする。左端の列に配置された節点j=2i-1をsiに対応させ、siを求めるrjのXOR演算の演算式に基づいてrjに対応する節点j同士を線で結ぶ。
<規則4>
j<j’を満たす節点jと節点j’との間を結ぶ線がある場合には、演算開始時刻から1回のXOR演算に起因する遅延時間に基づいて設定されたタイミングでv(j)及びv(j’)のXOR演算を行い、節点jの値をXOR演算結果とする。 - m=k−1(kは、3以上の自然数)におけるシンドロームを生成する演算回路に基づいてm=kにおけるシンドロームを生成する演算回路を設定する請求項1に記載された演算回路設定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012206395A JP5999634B2 (ja) | 2012-09-19 | 2012-09-19 | 演算回路設定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012206395A JP5999634B2 (ja) | 2012-09-19 | 2012-09-19 | 演算回路設定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014064065A JP2014064065A (ja) | 2014-04-10 |
JP5999634B2 true JP5999634B2 (ja) | 2016-09-28 |
Family
ID=50618948
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012206395A Expired - Fee Related JP5999634B2 (ja) | 2012-09-19 | 2012-09-19 | 演算回路設定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5999634B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006005817B4 (de) * | 2006-02-08 | 2014-06-26 | Infineon Technologies Ag | Fehlererkennungsvorrichtung für einen Adressdecoder und Vorrichtung zur Fehlererkennung für einen Adressdecoder |
-
2012
- 2012-09-19 JP JP2012206395A patent/JP5999634B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014064065A (ja) | 2014-04-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10326478B2 (en) | Apparatus and method for encoding and decoding data in twisted polar code | |
JP3810766B2 (ja) | エラー訂正のための付加情報生成方法及びその装置 | |
KR102352158B1 (ko) | 리스트 디코딩 생성을 통한 이진 bch 코드들의 bm-기반 빠른 체이스 디코딩에서 빠른 다항식 업데이트를 위한 방법을 수행하기 위한 asic | |
US8694872B2 (en) | Extended bidirectional hamming code for double-error correction and triple-error detection | |
KR20120093238A (ko) | 비-이진 코드들의 복호화 방법 | |
JP2013046222A (ja) | 誤り訂正符号化装置、誤り訂正復号装置、不揮発性半導体記憶システム及びパリティ検査行列生成方法 | |
JPS59124011A (ja) | 多数バイトエラ−訂正システム | |
JP2007166605A (ja) | パリティ検査行列、パリティ検査行列の生成方法、エンコーディング方法及びエラー訂正装置 | |
CN101779379B (zh) | 使用通用级联码(gcc)进行编码和解码 | |
US10606697B2 (en) | Method and apparatus for improved data recovery in data storage systems | |
US9960788B2 (en) | Memory controller, semiconductor memory device, and control method for semiconductor memory device | |
JP6046403B2 (ja) | 誤り訂正符号の符号化方法及び復号方法 | |
KR100550101B1 (ko) | 저밀도 패리티 검사 부호의 부호화와 복호 장치 및 그방법 | |
US9015548B2 (en) | Error detection correction method and semiconductor memory apparatus | |
JP2019525638A (ja) | 2のべき乗でない長さに拡張されたポーラ符号の符号化および復号化 | |
KR102475784B1 (ko) | 1개의 서브-심볼의 선형 복구 스킴 | |
JP2008011025A (ja) | 巡回冗長検査のための剰余計算装置 | |
US20170288697A1 (en) | Ldpc shuffle decoder with initialization circuit comprising ordered set memory | |
KR102532623B1 (ko) | Raid에 맞춤화된 bch 인코딩 및 디코딩 방법, 및 그 장치 | |
JP5999634B2 (ja) | 演算回路設定方法 | |
CN108352845B (zh) | 用于对存储数据进行编码的方法以及装置 | |
Zhang | VLSI architectures for Reed–Solomon codes: Classic, nested, coupled, and beyond | |
Gilbert et al. | FPGA implementation of error control codes in VHDL: An undergraduate research project | |
JP6336547B2 (ja) | 訂正信号を決定する回路構成及びその方法 | |
KR102353983B1 (ko) | 순환 중복 검사(crc)에서 알고리즘의 배열 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150716 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160411 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160419 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160607 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160816 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160823 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5999634 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |