JP5991878B2

JP5991878B2 - Receiver

Info

Publication number: JP5991878B2
Application number: JP2012175597A
Authority: JP
Inventors: 正之吉山
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2012-08-08
Filing date: 2012-08-08
Publication date: 2016-09-14
Anticipated expiration: 2032-08-08
Also published as: JP2014036285A

Description

本発明は、２つの異なる規格に沿ってそれぞれ生成された、プリアンブル部およびペイロード部を有する第１および第２のバーストデータ信号を受信する受信装置に関する。 The present invention relates to a receiving apparatus that receives first and second burst data signals each having a preamble part and a payload part, which are generated according to two different standards.

ＰＯＮ（Passive Optical Network）では、局側のＯＬＴ(Optical Line Terminal)機器に対して加入者側の複数のＯＮＵ（Optical Network Unit)機器からデータ信号が送信されるので、ＯＬＴ機器はバーストデータ信号を受信可能でなければならない。また、データ信号を送信してくるＯＮＵ機器をＯＬＴ機器が識別可能にするために、事前に、各ＯＮＵ機器をＯＬＴ機器に登録することが行われる。この処理は発見処理とよばれ、発見期間ウインドウ中にＯＮＵ機器の登録が行われる。ＯＮＵ機器からのメッセージは、バイナリー列を構成するデータ信号として送信される。バイナリー列は、プリアンブル部と、区切り部と、ペイロード部と、バースト終了部とを順次含む。プリアンブル部は、ＯＬＴ機器がバーストデータ信号に位相同期できる個数のバイナリービット（通常は０１０１の繰り返し）を含む。 In a PON (Passive Optical Network), data signals are transmitted from a plurality of ONU (Optical Network Unit) devices on the subscriber side to OLT (Optical Line Terminal) devices on the station side, so the OLT device transmits burst data signals. Must be receivable. In addition, each ONU device is registered in advance with the OLT device so that the OLT device can identify the ONU device that transmits the data signal. This processing is called discovery processing, and ONU devices are registered during the discovery period window. A message from the ONU device is transmitted as a data signal constituting a binary string. The binary string sequentially includes a preamble part, a delimiter part, a payload part, and a burst end part. The preamble portion includes a number of binary bits (usually repetition of 0101) that can be phase-synchronized with the burst data signal by the OLT device.

このようなＰＯＮのＯＬＴ機器として使用されるデータ送受信装置について、特許文献１に記載がある。このデータ送受信装置３００Ａは、図７に示すように、送信装置１００と受信装置２００Ａとで構成されている。 Patent Document 1 describes a data transmission / reception apparatus used as such a PON OLT device. As shown in FIG. 7, the data transmitting / receiving apparatus 300A includes a transmitting apparatus 100 and a receiving apparatus 200A.

送信装置１００は、送信モジュール１１０と出力バッファ１２０を備える。入力された送信データ信号は、送信モジュール１１０のシリアライザ１１１によってパラレル信号からシリアル信号に変換されて出力バッファ１２０に送られ、この出力バッファ１２０の後段の電光変換部（図示せず）で光信号に変換されて、光ファイバ（図示せず）に送出される。なお、送信モジュール１１０は、送信データ信号のクロック信号に基づいて基準データ信号を生成する基準信号生成回路１１２を有する。 The transmission device 100 includes a transmission module 110 and an output buffer 120. The input transmission data signal is converted from a parallel signal to a serial signal by the serializer 111 of the transmission module 110 and sent to the output buffer 120, and converted into an optical signal by an electro-optic conversion unit (not shown) at the subsequent stage of the output buffer 120. It is converted and sent to an optical fiber (not shown). The transmission module 110 includes a reference signal generation circuit 112 that generates a reference data signal based on the clock signal of the transmission data signal.

受信装置２００Ａにおいて、光電変換部２１０は、光ファイバから入力した光信号を電気信号に変換する。入力回路２２０Ａは、後記するバースト状態時に、デカップリング容量ユニット２２４によって、光電変換部２１０から出力する電気信号に対して、ＤＣカット（ＡＣカップリング）を行うとともに所定の時定数で立上り促進を行ってから、入力バッファ２２２を経由して入力データ信号として後段に出力する。ＣＤＲ（Clock Data Recovery）回路２３０は、基準信号生成回路１１２で生成された基準データ信号と入力回路２２０Ａから出力する入力データ信号のどちらか一方をＳＥＴＩＤＬＥ信号に応じて選択するセレクタ２３１と、位相比較ブロック２３２、ループ制御回路２３３および発振器２３４で構成されるＰＬＬループとを備える。ループ制御回路２３３は後記するＢＭＥＮ信号によってＰＬＬループのループゲイン、フィルタゲイン等の動作パラメータが設定される。デシリアライザ２４０は、ＣＤＲ回路２３０で再生されたシリアルの再生データ信号をパラレルの再生データ信号に変換する。パターン検出回路２５０は、入力したバーストデータ信号のプリアンブル部の特定のビットパターンを基準パターンと比較するパターンマッチングを行い、パターンマッチングが成功したときはＳＤ信号を“１”に設定する。制御回路２６０Ａは、自動発見ステートマシン２６２を備え、ＡＵＴＯ＿ＤＣＶＲＹ＝“１”になることによって、まずアイドル状態（ＳＥＴＩＤＬＥ＝“１”）を設定し、続けてバースト状態（ＢＭＥＮ＝“１”）を設定し、続けてパターンマッチング状態を設定し、パターンマッチング状態においてパターンマッチングが成功してＳＤ＝“１”になると、データ再生状態を設定する。アイドル状態→バースト状態→パターンマッチング状態は、ＳＤ＝“１”になるまで繰り返される。 In the receiving apparatus 200A, the photoelectric conversion unit 210 converts an optical signal input from an optical fiber into an electrical signal. The input circuit 220A performs DC cut (AC coupling) on the electric signal output from the photoelectric conversion unit 210 by the decoupling capacitance unit 224 in a burst state to be described later, and promotes rising at a predetermined time constant. Then, it is output to the subsequent stage as an input data signal via the input buffer 222. A CDR (Clock Data Recovery) circuit 230 includes a selector 231 that selects either the reference data signal generated by the reference signal generation circuit 112 or the input data signal output from the input circuit 220A according to the SETIDLE signal, and a phase comparison A PLL loop including a block 232, a loop control circuit 233, and an oscillator 234. The loop control circuit 233 sets operation parameters such as a loop gain and a filter gain of the PLL loop by a BMEN signal described later. The deserializer 240 converts the serial reproduction data signal reproduced by the CDR circuit 230 into a parallel reproduction data signal. The pattern detection circuit 250 performs pattern matching for comparing a specific bit pattern in the preamble portion of the input burst data signal with a reference pattern, and sets the SD signal to “1” when the pattern matching is successful. The control circuit 260A includes an automatic discovery state machine 262. When AUTO_DCVRY = “1”, the control circuit 260A first sets the idle state (SETIDLE = “1”) and then sets the burst state (BMEN = “1”). Subsequently, the pattern matching state is set, and when the pattern matching succeeds in the pattern matching state and SD = “1”, the data reproduction state is set. The idle state → burst state → pattern matching state is repeated until SD = “1”.

図８に図７のデータ送受信装置３００Ａのバーストデータ信号再生処理の一例のフローチャートを示す。制御回路２６０Ａの自動発見ステートマシン２６２によって発見ウインドウが開始すると、アイドル状態となり、ＳＥＴＩＤＬＥ＝“１”に設定され、基準データ信号がセレクタ２３１で選択されてＣＤＲ回路２３０のＰＬＬループに供給される。これにより、ＣＤＲ回路２３０の発振器２３４の発振クロック信号が基準データ信号に位相ロックする（Ｓ１１）。 FIG. 8 shows a flowchart of an example of burst data signal reproduction processing of the data transmitting / receiving apparatus 300A of FIG. When the discovery window is started by the automatic discovery state machine 262 of the control circuit 260A, the idle state is set, SETIDLE = “1” is set, the reference data signal is selected by the selector 231 and supplied to the PLL loop of the CDR circuit 230. As a result, the oscillation clock signal of the oscillator 234 of the CDR circuit 230 is phase-locked to the reference data signal (S11).

次に、バースト状態となり、ＳＥＴＩＤＬＥ＝“０”に設定され、入力回路２２０Ａから出力する入力データ信号がセレクタ２３１で選択されてＣＤＲ回路２３０のＰＬＬループに供給される。このとき同時に、ＢＭＥＮ＝“１”に設定され、ループ制御回路２３３でＰＬＬループのループゲイン等が調整される。これにより、ＣＤＲ回路２３０の発振器２３４の発振クロック信号が入力データ信号に位相ロックする（Ｓ１２）。発振器２３４の発振クロック信号が入力データ信号に位相ロックしたとき、そのクロック信号に基づいて入力データ信号からデータ信号を再生することできる。 Next, the burst state is set, and SETIDLE = “0” is set, and the input data signal output from the input circuit 220 A is selected by the selector 231 and supplied to the PLL loop of the CDR circuit 230. At the same time, BMEN = “1” is set, and the loop gain of the PLL loop is adjusted by the loop control circuit 233. Thereby, the oscillation clock signal of the oscillator 234 of the CDR circuit 230 is phase-locked to the input data signal (S12). When the oscillation clock signal of the oscillator 234 is phase-locked to the input data signal, the data signal can be reproduced from the input data signal based on the clock signal.

次に、パターンマッチング状態となり、パターン検出回路２５０により、入力データ信号から再生した再生データ信号中のプリアンブル部を検出することを試みる（Ｓ１３）。プリアンブル部が発見されると、ＳＤ＝“１”となり、データ信号再生が継続される（Ｓ１４）。プリアンブル部が発見されない場合は、ステップＳ１６に進む。ステップＳ１６では、発見ウインドウが終了したか否かを判断する。終了していないときには、ステップＳ１１に戻り、アイドル状態→バースト状態→パターンマッチング状態が繰り返される。 Next, the pattern matching state is entered, and the pattern detection circuit 250 attempts to detect the preamble portion in the reproduced data signal reproduced from the input data signal (S13). When the preamble part is found, SD = “1” and the data signal reproduction is continued (S14). If no preamble part is found, the process proceeds to step S16. In step S16, it is determined whether the discovery window has ended. If not completed, the process returns to step S11, and the idle state → burst state → pattern matching state is repeated.

制御回路２６０ＡはＢＭＥＮ信号を上記した入力回路２２０Ａのデカップリング容量ユニット２２４にも送る。このデカップリング容量ユニット２２４は、図９に示すように、光電変換部２１０の光電変換ブロック２１１の後段の出力バッファ２１２の電源電圧３．３Ｖと入力回路２２０Ａの入力バッファ２２２の電源電圧１．２Ｖとの相違を考慮して、その間をＤＣカットする容量Ｃｄを有する。また、時定数を決める抵抗Ｒ１，Ｒ２，Ｒ３と、バースト状態（ＢＭＥＮ＝“１”）になったとき切り替わるスイッチＳＷ１，ＳＷ２と、バイアス電源Ｖｂを有する。抵抗Ｒ１，Ｒ２，Ｒ３の値は、Ｒ１＜Ｒ２＜Ｒ３の関係に設定されている。抵抗Ｒ１は容量Ｃｄとで時定数ＴＣ１を設定し、抵抗Ｒ２は容量Ｃｄとで時定数ＴＣ２を設定し、抵抗Ｒ３は容量Ｃｄとで時定数ＴＣ３を設定する。 The control circuit 260A also sends the BMEN signal to the decoupling capacitance unit 224 of the input circuit 220A described above. As shown in FIG. 9, the decoupling capacitance unit 224 includes a power supply voltage 3.3 V of the output buffer 212 subsequent to the photoelectric conversion block 211 of the photoelectric conversion unit 210 and a power supply voltage 1.2 V of the input buffer 222 of the input circuit 220A. And a capacitor Cd for DC-cutting between them. Also, resistors R1, R2, and R3 that determine time constants, switches SW1 and SW2 that are switched when a burst state (BMEN = “1”), and a bias power source Vb are provided. The values of the resistors R1, R2, and R3 are set to have a relationship of R1 <R2 <R3. The resistor R1 sets the time constant TC1 with the capacitor Cd, the resistor R2 sets the time constant TC2 with the capacitor Cd, and the resistor R3 sets the time constant TC3 with the capacitor Cd.

光電変換部２１０の出力バッファ２１２が、入力したバーストデータ信号に対応する電気信号の出力を開始するとき、その出力バッファ２１２の出力端子の平均電圧（ＤＣレベル）が変化する。これにより、入力回路２２０Ａの入力バッファ２２２の入力端子のＤＣレベルも変化する。例えば、入力回路２２０Ａの入力バッファ２２２が、正相入力端子の電位と逆相入力端子の電位との比較によって入力したバーストデータの論理値を決定する差動入力バッファである場合、正相入力端子に受信される正相受信信号のＤＣレベルと、逆相入力端子に受信される逆相入力信号のＤＣレベルとの間にＤＣオフセットが発生する。ＤＣオフセットが大きい間は、バーストデータの論理値を正しく判断することができない。従って、入力バッファ２２２が受信する受信信号のＤＣレベルの調整が十分に行われるまで、すなわち、デカップリング容量ユニット２２４の充電が十分に行われて、ＤＣオフセットが解消されるまで、入力バッファ２２２は正しく動作できない。 When the output buffer 212 of the photoelectric conversion unit 210 starts outputting an electrical signal corresponding to the input burst data signal, the average voltage (DC level) of the output terminal of the output buffer 212 changes. As a result, the DC level of the input terminal of the input buffer 222 of the input circuit 220A also changes. For example, when the input buffer 222 of the input circuit 220A is a differential input buffer that determines the logical value of burst data input by comparing the potential of the positive phase input terminal and the potential of the negative phase input terminal, the positive phase input terminal A DC offset is generated between the DC level of the normal phase received signal received at 1 and the DC level of the negative phase input signal received at the negative phase input terminal. While the DC offset is large, the logical value of the burst data cannot be correctly determined. Therefore, until the DC level of the received signal received by the input buffer 222 is sufficiently adjusted, that is, until the decoupling capacitance unit 224 is sufficiently charged and the DC offset is eliminated, the input buffer 222 is Cannot operate correctly.

この、ＤＣオフセットの解消に要する時間が長くなると、プリアンブル部の検出に要する時間が長くなる。すなわち、プリアンブル部の期間を長くしないと、バーストデータを検出し、受信することができない。そこで、前記した時定数ＴＣ１，ＴＣ２，ＴＣ３の適宜切り替えにより、入力バッファ２２２が受信する受信信号のＤＣレベルを調整するために要する時間を短くする処理が行われる。このとき、時定数ＴＣ１は、ＤＣオフセットを高速で補償できるような最小の値に設定される。時定数ＴＣ２は、プリアンブル部の受信が可能で、かつ残余のＤＣオフセットをキャンセルできるような中程度の値に設定される。時定数ＴＣ３は、プリアンブル部およびペイロード部の受信が可能な最大の値に設定される。 If the time required for eliminating the DC offset becomes longer, the time required for detecting the preamble portion becomes longer. That is, burst data cannot be detected and received unless the period of the preamble portion is lengthened. Therefore, processing for shortening the time required to adjust the DC level of the received signal received by the input buffer 222 is performed by appropriately switching the time constants TC1, TC2, and TC3. At this time, the time constant TC1 is set to a minimum value that can compensate for the DC offset at high speed. The time constant TC2 is set to an intermediate value so that the preamble part can be received and the remaining DC offset can be canceled. The time constant TC3 is set to the maximum value at which the preamble part and the payload part can be received.

そして、図１０に示すように、アイドル状態（ＢＭＥＮ＝“０”）ではスイッチＳＷ１、ＳＷ２をＯＦＦさせ、抵抗Ｒ３により大きな時定数ＴＣ３に設定しておく。次に、ステーマシンがアイドル状態からバースト状態（ＢＭＥＮ＝“１”）に変化すると、所定の期間だけ、スイッチＳＷ１のみをＯＮさせ抵抗Ｒ１により最小の時定数ＴＣ１に設定する。これにより、デカップリング容量Ｃｄを大きな電流で充電（プリチャージ）し、入力回路２２０Ａを短時間で安定化させる。そして、ＢＭＥＮ＝“１”である期間は、その後も、スイッチＳＷ１をＯＦＦしスイッチＳＷ２をＯＮして抵抗Ｒ２により中程度の時定数ＴＣ２に設定し、残余のＤＣオフセットを解消する。次に、パターンマッチング状態（ＢＭＥＮ＝“０”）になったら、プリアンブル部、およびそれに続くペイロード部を受信するためにスイッチＳＷ２をＯＦＦする。この期間にも、抵抗Ｒ３により最大の時定数ＴＣ３（最小の電流）で充電を続け、受信信号のＤＣレベルを維持する。 Then, as shown in FIG. 10, in the idle state (BMEN = “0”), the switches SW1 and SW2 are turned OFF, and a large time constant TC3 is set by the resistor R3. Next, when the stay machine changes from the idle state to the burst state (BMEN = “1”), only the switch SW1 is turned on for a predetermined period, and the minimum time constant TC1 is set by the resistor R1. As a result, the decoupling capacitor Cd is charged (precharged) with a large current, and the input circuit 220A is stabilized in a short time. Then, during the period in which BMEN = “1”, the switch SW1 is turned off and the switch SW2 is turned on to set the intermediate time constant TC2 by the resistor R2, thereby eliminating the remaining DC offset. Next, when the pattern matching state (BMEN = “0”) is reached, the switch SW2 is turned OFF to receive the preamble portion and the subsequent payload portion. Also during this period, charging is continued with the maximum time constant TC3 (minimum current) by the resistor R3, and the DC level of the received signal is maintained.

なお、入力回路２２０Ａでは、ＤＣカット（ＡＣカップリング）を行った前記した構成とは異なって、ＤＣカップリングを行った構成も可能である。この構成において、無信号状態からバースト信号が入力されたときに、正相と逆相のＤＣレベルを同じ電圧に素早く近付けるために、ローパスフィルタの時定数を切り替える処理行うことが可能である。この場合には、例えば、正相側入力に逆相側出力の平均レベルを、逆相側入力に正相側出力の平均レベルを、ローパスフィルタを介してフィードバックするレベル調整部を備える（非特許文献１）。 Note that the input circuit 220A may have a configuration in which DC coupling is performed, unlike the configuration in which DC cut (AC coupling) is performed. In this configuration, when a burst signal is input from a no-signal state, it is possible to perform a process of switching the time constant of the low-pass filter in order to quickly bring the positive phase and negative phase DC levels close to the same voltage. In this case, for example, a level adjustment unit that feeds back the average level of the negative-phase side output to the positive-phase side input and the average level of the positive-phase side output to the negative-phase side input via a low-pass filter is provided (non-patent document). Reference 1).

ところで、低速ＰＯＮと高速ＰＯＮで上がり波長を共通化し、低速ＯＮＵ機器と高速ＯＮＵ機器からのバーストデータ信号の光信号をＯＬＴ機器の共通の光電変換部で受ける場合がある。この場合に、電気信号に変換されたバーストデータ信号を増幅した後に２分岐し、低速のＯＮＵ機器からのバーストデータ信号を第１のＣＤＲ回路で処理し、高速のＯＮＵ機器からのバーストデータ信号を第２のＣＤＲ回路で処理する技術として、特許文献２に記載がある。 By the way, the rising wavelength may be shared by the low speed PON and the high speed PON, and the optical signal of the burst data signal from the low speed ONU device and the high speed ONU device may be received by a common photoelectric conversion unit of the OLT device. In this case, the burst data signal converted into an electric signal is amplified and then branched into two, the burst data signal from the low-speed ONU device is processed by the first CDR circuit, and the burst data signal from the high-speed ONU device is processed. Japanese Patent Application Laid-Open No. 2004-26883 discloses a technique for processing by the second CDR circuit.

この特許文献２では、図１１に示すように、ＧＰＯＮ用（ＧはデータレートがＧｂｐｓクラスを示す）の第１のＯＮＵ機器４１０−１から到来する波長λのバーストデータ信号の光信号を、光ケーブル４２１および光スプリッタ４２２を経由して、ＯＬＴ機器５００のＧＰＯＮ用のアップグレード機能付き基本ＯＬＴパッケージ５１０に入力する。そして、光電変換部５１１から出力した電流信号をトランスインピーダンスアンプ５１２で電圧信号に変換・増幅し、第１のＣＤＲ回路５１３に入力してクロック信号とデータ信号を抽出する構成が記載されている。この構成に対して、１０ＧＰＯＮ（１０Ｇはデータレートが１０Ｇｂｐｓクラスを示す）の受信装置５２０を追加し、１０ＧＰＯＮ用の第２のＯＮＵ機器４１０−２から到来する前記波長λと同じ波長の光信号を、同じパッケージ５１０に入力する。そして、光電変換部５１１から出力した電流信号をトランスインピーダンスアンプ５１２で電圧信号に変換・増幅した後、電気分岐部５１４から、追加した受信装置５２０の第２のＣＤＲ回路５２１に入力する。そこでクロック信号とデータ信号を抽出する。 In Patent Document 2, as shown in FIG. 11, an optical signal of a burst data signal of wavelength λ coming from the first ONU device 410-1 for GPON (G is a data rate indicates Gbps class) The data is input to the basic OLT package 510 with an upgrade function for the GPON of the OLT device 500 via the 421 and the optical splitter 422. A configuration is described in which the current signal output from the photoelectric conversion unit 511 is converted and amplified into a voltage signal by the transimpedance amplifier 512 and input to the first CDR circuit 513 to extract the clock signal and the data signal. To this configuration, a receiving device 520 of 10 GPON (10 G indicates a data rate of 10 Gbps class) is added, and an optical signal having the same wavelength as the wavelength λ coming from the second ONU device 410-2 for 10 GPON is received. To the same package 510. Then, the current signal output from the photoelectric conversion unit 511 is converted into a voltage signal by the transimpedance amplifier 512 and then input to the second CDR circuit 521 of the added receiving device 520 from the electric branching unit 514. Therefore, the clock signal and the data signal are extracted.

異なる通信速度のＧＥ-ＰＯＮと１０Ｇ-ＥＰＯＮの共存技術について、下り信号については光の波長を異ならせるものの、上り信号については同一波長の光を使用することが非特許文献１に記載されている。ＧＥ-ＰＯＮと１０Ｇ-ＥＰＯＮはＩＥＥＥの規格であり、実際のデータ信号レートは、１．２５Ｇｂｐｓおよび１０．３１２５Ｇｂｐｓである。類似のデータ信号レートを持つ規格として、ＩＴＵ−Ｔの規格であるＧＰＯＮ（データ信号レートが２．４８８３２Ｇｂｐｓ又は１．２４４１６Ｇｂｐｓ）、ＸＧＰＯＮ（下りデータ信号レートが９．９５３２８Ｇｂｐｓ、上りデータ信号レートが２．４８８３２Ｇｂｐｓ）がある。現状では、ＸＧＰＯＮ／ＧＰＯＮの１０Ｇ／１Ｇの共存の規格は制定されていないが、将来的には行われる可能性がある。 Non-Patent Document 1 describes that, regarding the coexistence technology of GE-PON and 10G-EPON having different communication speeds, the wavelength of light is made different for the downstream signal, but the light having the same wavelength is used for the upstream signal. . GE-PON and 10G-EPON are IEEE standards, and actual data signal rates are 1.25 Gbps and 10.3125 Gbps. As standards having similar data signal rates, ITU-T standards GPON (data signal rate is 2.48832 Gbps or 1.244416 Gbps), XGPON (downlink data signal rate is 9.95328 Gbps, and upstream data signal rate is 2. 48832 Gbps). At present, the XGPON / GPON 10G / 1G coexistence standard has not been established, but it may be implemented in the future.

特開２０１１−０１５３９８号公報JP 2011-015398 A 特開２００９−０７７３２３号公報JP 2009-077333 A

河野正史、他４名、「１０Ｇｂｉｔ／ｓバーストモード受信ＩＣ技術」、ＮＴＴジャーナル、２０１１年１月、３１頁〜３５頁。Masafumi Kono, 4 others, “10 Gbit / s burst mode reception IC technology”, NTT Journal, January 2011, pages 31-35.

ＧＰＯＮと１０ＧＰＯＮのように、異なる２つの通信速度の上りバーストデータ信号の処理が可能なＯＬＴ機器を構築することを考える。ＧＰＯＮ対応の機器が安価に入手可能な現状を考慮すると、図１１で説明したように、既存のＧＰＯＮ対応のパッケージ５１０に、１０ＧＰＯＮ対応の第２のＣＤＲ回路５２１を備えたデータ受信装置５２０を追加する、もしくは逆に、１０ＧＰＯＮ対応のために新たに構成した機器に、既存のＧＰＯＮ対応ＣＤＲ回路を追加することが、コスト的に有利であると考えられる。 Consider building an OLT device capable of processing upstream burst data signals at two different communication speeds, such as GPON and 10 GPON. Considering the current situation where GPON-compatible equipment is available at a low cost, as described in FIG. 11, a data receiving device 520 having a second CDR circuit 521 compatible with 10GPON is added to the existing GPON-compatible package 510. On the contrary, it is considered that it is advantageous in terms of cost to add an existing GPON-compatible CDR circuit to a device newly configured for 10 GPON.

図１１のトランスインピーダンスアンプ５１２（もしくは、その後段に設けられるアンプ）は、ＧＰＯＮのバーストデータ信号と１０ＧＰＯＮのバーストデータ信号の両方に対して求められる性能を満たす必要がある。しかし、その実現は容易ではない。現実には、図１１の構成では、ＧＰＯＮのバーストデータ信号を前提として設計されたトランスインピーダンスアンプ５１２で１０ＧＰＯＮのバーストデータ信号を処理することは不可能である。従って、第１のＣＤＲ回路５１３を備えたアップグレード機能付き基本ＯＬＴパッケージ５１０は、１０ＧＰＯＮのバーストデータ信号の処理を前提として設計されたものである必要があり、ＧＰＯＮ対応の安価な機器をそのまま利用することはできない。 The transimpedance amplifier 512 of FIG. 11 (or an amplifier provided in the subsequent stage) needs to satisfy the performance required for both the GPON burst data signal and the 10 GPON burst data signal. However, its realization is not easy. In reality, in the configuration of FIG. 11, it is impossible to process a 10 GPON burst data signal by the transimpedance amplifier 512 designed on the assumption of the GPON burst data signal. Therefore, the basic OLT package with an upgrade function 510 including the first CDR circuit 513 needs to be designed on the assumption of processing of a burst data signal of 10 GPON, and uses an inexpensive device compatible with GPON as it is. It is not possible.

これに対して、図１２に示すように、図７で説明した受信装置２００Ａの光電変換部２１０、入力回路２２０ＡおよびＣＤＲ回路２３０により１０ＧＰＯＮ対応の受信装置を構成し、これに対して、入力回路２２０ＢおよびＣＤＲ回路２３０Ｂを有する安価なＧＰＯＮ対応の受信装置２００Ｂを追加する構成を実現できるかもしれない。 On the other hand, as shown in FIG. 12, the photoelectric conversion unit 210, the input circuit 220A, and the CDR circuit 230 of the receiving apparatus 200A described in FIG. 7 constitute a 10GPON-compatible receiving apparatus. It may be possible to realize a configuration in which an inexpensive GPON-compatible receiving device 200B having 220B and a CDR circuit 230B is added.

しかしながら、図７、図８で説明したように、入力回路２２０Ａでは、短時間で１０ＧＰＯＮのバーストデータ信号のプリアンブル部の受信を検出するために、バースト状態（ＢＭＥＮ＝“１”）になったときに、入力回路２２０Ａの時定数を３段階（ＴＣ１→ＴＣ２→ＴＣ３）に切り替える操作が行われる。ＧＰＯＮのバーストデータ信号を受信したときには、１０ＧＰＯＮのプリアンブル部が検出されることはない。このため、図７のバーストデータ信号受信回路２００Ａは、入力回路２２０Ａの時定数を、周期的にＴＣ１→ＴＣ２→ＴＣ３→ＴＣ１→・・・と切り替える動作を継続する。この切り替え動作のため、ＧＰＯＮのバーストデータ信号をＧＰＯＮのデータ信号受信装置の受信装置２００Ｂに転送することはできない。 However, as described with reference to FIGS. 7 and 8, when the input circuit 220A enters the burst state (BMEN = “1”) in order to detect the reception of the preamble portion of the 10 GPON burst data signal in a short time. In addition, an operation of switching the time constant of the input circuit 220A in three stages (TC1 → TC2 → TC3) is performed. When a GPON burst data signal is received, the 10 GPON preamble portion is not detected. Therefore, the burst data signal receiving circuit 200A of FIG. 7 continues the operation of periodically switching the time constant of the input circuit 220A from TC1 → TC2 → TC3 → TC1 →. Because of this switching operation, the GPON burst data signal cannot be transferred to the receiving device 200B of the GPON data signal receiving device.

ここで、図７のデータ送受信装置３００Ａの受信装置２００Ａを１０Ｇ-ＥＰＯＮ対応の受信装置とする。この場合、６４Ｂ／６６Ｂコード化された、バーストデータ信号のペイロード部の連続同一ビットＣＩＤ（Consecutive Identical Digits)は最大、６６ビットである。これを受信するために、時定数ＴＣ３は６．６ｎｓよりも十分大きな値に設定される。また、時定数ＴＣ２は、最大ＣＩＤが６ビットであるプリアンブル部を受信するため時間０．６ｎｓよりも十分大きな、例えば１６ｎｓに設定される。時定数ＴＣ１は、ＴＣ２，ＴＣ３よりも短い、例えば１ｎｓに設定される。 Here, the receiving device 200A of the data transmitting / receiving device 300A in FIG. 7 is assumed to be a 10G-EPON compatible receiving device. In this case, 64B / 66B coded continuous identical bit CID (Consecutive Identity Digits) in the payload portion of the burst data signal is 66 bits at the maximum. In order to receive this, the time constant TC3 is set to a value sufficiently larger than 6.6 ns. In addition, the time constant TC2 is set to a sufficiently large time, for example, 16 ns, for example, 16 ns in order to receive a preamble part having a maximum CID of 6 bits. The time constant TC1 is set shorter than TC2 and TC3, for example, 1 ns.

しかし、これら時定数ＴＣ１，ＴＣ２は、ＧＰＯＮのバーストデータ信号のペイロード部を受信するためには短すぎ、そのペイロード部の信号波形に崩れを生じさせる。このため、図１２において、１０ＧＰＯＮの受信装置２００Ａの入力回路２２０Ａに、前記した値の時定数ＴＣ１，ＴＣ２をそのまま利用したのでは、ＧＰＯＮのペイロード部の信号波形を維持した受信信号を受信することができない。従って、入力回路２２０Ａは、ＧＰＯＮのペイロード部のデータを含む受信データ信号を生成することができない。すなわち、受信装置２００Ａは、ＧＰＯＮのバーストデータ受信信号のペイロード部を通過させて、ＧＰＯＮ用の受信装置２００Ｂの入力回路２２０ＢおよびＣＤＲ回路２３０Ｂに入力することができない。 However, these time constants TC1 and TC2 are too short to receive the payload portion of the burst data signal of GPON, and the signal waveform of the payload portion is corrupted. For this reason, in FIG. 12, if the time constants TC1 and TC2 having the above values are used as they are in the input circuit 220A of the receiving device 200A of 10GPON, the received signal maintaining the signal waveform of the payload portion of GPON is received. I can't. Therefore, the input circuit 220A cannot generate a reception data signal including data of the payload part of GPON. That is, the receiving device 200A cannot pass the payload portion of the GPON burst data reception signal and input it to the input circuit 220B and the CDR circuit 230B of the GPON receiving device 200B.

本発明の目的は、１０ＧＰＯＮ等の高速のバーストデータ信号に対応した受信装置の入力回路が、高速のバーストデータ信号の他に、ＧＰＯＮ等の低速のバーストデータ信号を通過させることができるようにして、図１２に記載したようなシステムを構築可能にすることである。 An object of the present invention is to enable an input circuit of a receiving apparatus corresponding to a high-speed burst data signal such as 10GPON to pass a low-speed burst data signal such as GPON in addition to a high-speed burst data signal. The system as described in FIG. 12 can be constructed.

上記目的を達成するために、請求項１にかかる発明は、２つの異なる規格に沿ってそれぞれ生成された、プリアンブル部およびペイロード部を有する第１および第２のバーストデータ信号を受信する受信装置であって、前記第１および第２のバーストデータ信号を時分割で含む受信信号のＤＣレベルを所定の時定数で調整し、該ＤＣレベルを調整した受信信号から受信データ信号を生成する入力回路と、前記受信データ信号を前記第２のバーストデータ信号を処理する処理回路に出力する出力端子と、前記受信データ信号から再生データ信号を生成するデータ再生回路と、前記再生データ信号から、前記第１のバーストデータ信号のプリアンブル部の特定ビットパターンを検出するパターン検出回路と、前記再生データ信号のＤＣバランスを検出するＤＣバランス検出回路と、制御回路とを備え前記制御回路は、前記受信データ信号を前記データ再生回路に入力し、前記再生データ信号を生成する第１のステップを行い、前記入力回路は、前記第１のステップの期間の全体にわたって、前記所定の時定数を、最短でも、前記受信信号に含まれる前記第２のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第１の時定数に設定する第１状態と、前記第１のステップの期間の少なくとも一部において、前記所定の時定数を、前記第１の時定数より短い、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない時定数に設定する第２状態とを有し、前記入力回路は、前記第１状態に設定されたとき、前記生成した受信データ信号を前記出力端子に出力し、前記制御回路は、（ａ）前記入力回路を前記第２状態に設定して、前記第１のステップを行い、前記（ａ）での前記第１のステップで生成される前記再生データ信号から、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、当該再生データ信号のＤＣバランスが前記受信装置が前記第２のバーストデータ信号を受信したときに予想される第１の範囲外であることを検出したときに、前記入力回路を前記第２状態に設定したまま前記第１のステップを再度行い、前記（ａ）での前記第１のステップで生成される前記再生データ信号から、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、当該再生データ信号のＤＣバランスが前記第１の範囲内であることを検出したときに、前記入力回路を前記第１状態に設定してから前記第１のステップを再度行うことを特徴とする。
請求項２にかかる発明は、請求項１にかかる発明において、前記第２状態の前記入力回路は、前記第１のステップの開始直後に、前記所定の時定数を、前記第１の時定数より短い第２の時定数に設定し、その後、前記第１の時定数よりは短いが前記第２の時定数よりも長い、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部の波形を維持できるが、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない第３の時定数に設定するか、前記第１のステップの開始直後に、前記所定の時定数を、前記第１の時定数より短い第２の時定数に設定し、その後、該第２の時定数よりも長い、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部およびペイロード部の波形を維持できる第４の時定数に設定するか、前記第１のステップの開始直後から、前記前記第１の時定数より短く、前記受信信号に含まれる前記第１のバーストデータ信号および第２のバーストデータ信号のプリアンブル部の波形を維持ができるが、前記受信信号に含まれる前記第２のバーストデータ信号のペイロード部の波形を維持できない第５の時定数に設定するか、のいずれかを行うことを特徴とする。
請求項３にかかる発明は、請求項１または２にかかる発明において、前記第１の時定数が、前記受信信号に含まれる前記第１のバーストデータ信号のプリアンブル部の波形を維持できる時定数であることを特徴とする。
請求項４にかかる発明は、請求項１ないし３のいずれかにかかる発明において、前記制御回路は、（ｂ）前記入力回路を前記第２状態に設定して、前記第１のステップを行い、前記（ｂ）での前記第１のステップで生成される前記再生データ信号から、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、当該再生データ信号のＤＣバランスが前記第１の範囲よりも広い第２の範囲内であることを検出したときには前記（ａ）を行い、当該（ａ）での前記第１のステップで生成される前記再生データ信号から、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、当該再生データ信号のＤＣバランスが前記第１の範囲外であることを検出したときに、前記入力回路を前記第２状態に設定したまま前記第１のステップを再度行い、当該（ａ）での前記第１のステップで生成される前記再生データ信号から、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、当該再生データ信号のＤＣバランスが前記第１の範囲内であることを検出したときに、前記入力回路を前記第１状態に設定してから前記第１のステップを再度行い、前記（ｂ）での前記第１のステップで生成される前記再生データ信号から、前記パターン検出回路が前記特定ビットパターンを検出せず、かつ、前記ＤＣバランス検出回路が、当該再生データ信号のＤＣバランスが前記第２の範囲外であることを検出したときには、前記入力回路を前記第２状態に設定したまま前記第１のステップを再度行うことを特徴とする。
請求項５にかかる発明は、請求項１ないし４のいずれかにかかる発明において、前記ＤＣバランス検出回路が、前記再生データ信号に含まれる”１”のビットの頻度と”０”のビットの頻度との差に基づいて前記ＤＣバランスを検出することを特徴とする。
請求項６にかかる発明は、請求項１ないし５のいずれかにかかる発明において、前記入力回路は、前記受信信号が受信される受信端子と増幅回路の入力端子との間を容量素子を介して接続した交流カップリング型入力回路であり、前記所定の時定数が、前記容量素子の容量値と、前記入力端子を所定の電圧に充電する抵抗素子の抵抗値とによって決まることを特徴とする。 In order to achieve the above object, an invention according to claim 1 is a receiving apparatus for receiving first and second burst data signals each having a preamble part and a payload part, which are respectively generated according to two different standards. An input circuit for adjusting a DC level of a reception signal including the first and second burst data signals in a time division manner with a predetermined time constant, and generating a reception data signal from the reception signal having the adjusted DC level; An output terminal for outputting the received data signal to a processing circuit for processing the second burst data signal, a data reproducing circuit for generating a reproduced data signal from the received data signal, and the first data from the reproduced data signal. A pattern detection circuit for detecting a specific bit pattern of a preamble portion of the burst data signal, and a DC balance of the reproduction data signal A DC balance detection circuit output, said control circuit and a control circuit receives the received data signal to the data reproducing circuit, performing a first step of generating the reproduction data signal, the input circuit, Over the entire period of the first step, the predetermined time constant is a first time constant capable of maintaining the waveform of the preamble portion and the payload portion of the second burst data signal included in the received signal at the shortest. The second burst data signal included in the received signal, wherein the predetermined time constant is shorter than the first time constant in at least a part of the first state and the period of the first step. And a second state in which the waveform of the payload portion of the signal is not maintained, and the input circuit is configured to generate the received data when the input circuit is set to the first state. It outputs a signal to the output terminal, wherein the control circuit, (a) by setting the input circuit to the second state, performs the first step, in the first step in the (a) from the reproduced data signal generated, the pattern detection circuit does not detect the specific bit pattern, and the DC balance detection circuit, the reproduced data signal DC balanced the receiver the second burst data When it is detected that the signal is outside the first range expected when the signal is received, the first step is performed again while the input circuit is set to the second state , and from the reproduced data signal generated by the first step, the pattern detecting circuit does not detect the specific bit pattern, and the DC balance detection circuit, DC of the reproduced data signal When the balance is detected to be within said first range, characterized in that intends again line the first step after setting the input circuit to the first state.
Such invention in claim 2, in the invention according to claim 1, wherein the input circuit of the second state, immediately after the start of the previous SL first step, said predetermined time constant, said first time constant A shorter second time constant is set, and then the first burst data signal included in the received signal and the second time constant are shorter than the first time constant but longer than the second time constant. can maintain the waveform of the preamble portion of the burst data signal, the second or set to the third time constant can not be maintained payload portion of the waveform of the burst data signal, a first step before SL included in the received signal Immediately after starting, the predetermined time constant is set to a second time constant shorter than the first time constant, and then the first time included in the received signal is longer than the second time constant. Burst data signal and second Either set to a fourth time constant to maintain a preamble part and a payload portion of the waveform of the burst data signal, immediately after the start of the previous SL first step, shorter than said first time constant, contained in the received signal The waveform of the preamble portion of the first burst data signal and the second burst data signal can be maintained, but the waveform of the payload portion of the second burst data signal included in the received signal cannot be maintained. It is characterized in that either the time constant or the time constant is set.
According to a third aspect of the invention, in the first or second aspect of the invention, the first time constant is a time constant capable of maintaining a waveform of a preamble portion of the first burst data signal included in the received signal. It is characterized by being.
The invention according to claim 4 is the invention according to any one of claims 1 to 3, wherein the control circuit (b) sets the input circuit to the second state and performs the first step, The pattern detection circuit does not detect the specific bit pattern from the reproduction data signal generated in the first step in (b), and the DC balance detection circuit detects the DC of the reproduction data signal. When it is detected that the balance is in the second range wider than the first range, the step (a) is performed, and from the reproduction data signal generated in the first step in the step (a), When the pattern detection circuit does not detect the specific bit pattern and the DC balance detection circuit detects that the DC balance of the reproduction data signal is out of the first range. The first step is performed again while the input circuit is set to the second state, and the pattern detection circuit detects the specific bit from the reproduced data signal generated in the first step in (a). When the pattern is not detected and the DC balance detection circuit detects that the DC balance of the reproduction data signal is within the first range, the input circuit is set to the first state. The pattern detection circuit does not detect the specific bit pattern from the reproduction data signal generated in the first step in (b), and the DC balance is performed again. When the detection circuit detects that the DC balance of the reproduction data signal is out of the second range, the first circuit is kept in the second state while the input circuit is set in the second state. And performing step again.
According to a fifth aspect of the present invention, in the invention according to any one of the first to fourth aspects, the DC balance detection circuit has a frequency of “1” bits and a frequency of “0” bits included in the reproduction data signal. The DC balance is detected based on the difference between the two.
According to a sixth aspect of the invention, in the invention according to any one of the first to fifth aspects, the input circuit includes a capacitive element between a receiving terminal that receives the received signal and an input terminal of the amplifier circuit. The AC coupling type input circuit is connected, and the predetermined time constant is determined by a capacitance value of the capacitive element and a resistance value of a resistive element that charges the input terminal to a predetermined voltage.

本発明によれば、入力回路の時定数が、第１のバーストデータ信号のプリアンブル部のビットパターンの検出結果と再生データのＤＣバランス値の検出結果との組み合わせに応じて切り替えられる。これにより、第２のバーストデータ信号が入力したときは、入力回路が第２のバーストデータ信号のプリアンブル部およびペイロード部の信号波形を維持して出力端子から出力させることができる。よって、例えば、１０ＧＰＯＮのバーストデータ信号とＧＰＯＮのバーストデータ信号を受信する受信装置を図１２に示したように構成して、ＧＰＯＮのバーストデータ信号の受信装置に従来の安価な装置をそのまま使用することが可能となる。 According to the present invention, the time constant of the input circuit is switched according to the combination of the detection result of the bit pattern of the preamble portion of the first burst data signal and the detection result of the DC balance value of the reproduction data. As a result, when the second burst data signal is input, the input circuit can maintain the signal waveform of the preamble portion and the payload portion of the second burst data signal and output it from the output terminal. Thus, for example, a receiving device that receives a burst data signal of 10 GPON and a burst data signal of GPON is configured as shown in FIG. 12, and a conventional inexpensive device is used as it is for the receiving device of a burst data signal of GPON. It becomes possible.

本発明の実施例のデータ送受信装置のブロック図である。It is a block diagram of the data transmission / reception apparatus of the Example of this invention. 図１のデータ送受信装置の光電変換部２１０と入力回路２２０の具体的な回路図である。FIG. 2 is a specific circuit diagram of a photoelectric conversion unit 210 and an input circuit 220 of the data transmitting / receiving apparatus of FIG. 1. 図２の入力回路２２０の動作のタイミングチャートである。3 is a timing chart of the operation of the input circuit 220 of FIG. 図１のデータ送受信装置のＤＣバランス検出回路２７０のブロック図とタイミングチャートである。2 is a block diagram and a timing chart of a DC balance detection circuit 270 of the data transmission / reception apparatus of FIG. 図１のデータ送受信装置の制御回路２６０の動作のフローチャートである。2 is a flowchart of the operation of a control circuit 260 of the data transmitting / receiving apparatus of FIG. 図１のデータ送受信装置の動作のタイミングチャートである。2 is a timing chart of the operation of the data transmitting / receiving apparatus of FIG. 特許文献１のデータ送受信装置のブロック図である。1 is a block diagram of a data transmitting / receiving device of Patent Document 1. FIG. 図７のデータ送受信装置の制御回路２６０Ａの動作のフローチャートである。It is a flowchart of operation | movement of 260 A of control circuits of the data transmitter / receiver of FIG. 図７のデータ送受信装置の光電変換部２１０と入力回路２２０Ａの具体的な回路図である。FIG. 8 is a specific circuit diagram of a photoelectric conversion unit 210 and an input circuit 220A of the data transmitting / receiving apparatus of FIG. 図９の入力回路２２０Ａの動作のタイミングチャートである。10 is a timing chart of the operation of the input circuit 220A of FIG. 特許文献２のＯＮＵ機器とＯＬＴ機器の構成図である。FIG. 10 is a configuration diagram of an ONU device and an OLT device disclosed in Patent Document 2. １０ＧＰＯＮの受信装置の一部をＧＰＯＮの受信装置に兼用する構成を示す図である。It is a figure which shows the structure which uses a part of 10 GPON receiver as a GPON receiver.

本発明では、図７で説明したデータ送受信装置を１０ＧＰＯＮのバーストデータ信号が受信できるよう設定したとき、さらに、１０ＧＰＯＮとＧＰＯＮの両方のバーストデータ信号を受信することを可能とする。このために、ＧＰＯＮのバーストデータ信号を受信したときにそのペイロード部の信号波形が崩れることがないように、１０ＧＰＯＮの入力回路の時定数を切替制御できるようにする。具体的には、１０ＧＰＯＮの入力回路が、バースト状態における時定数をＴＣ１とＴＣ２の２段に切り替える構成である場合には、ＧＰＯＮのバーストデータ信号を受信するときには、時定数ＴＣ１を設定しない。また、時定数ＴＣ２については、ＧＰＯＮのバーストデータ信号のプリアンブル部とペイロード部の波形のいずれもが崩れない新しい時定数ＴＣ２Ａ（ＴＣ２＜ＴＣ２Ａ＜ＴＣ３）に置き換える。 In the present invention, when the data transmission / reception apparatus described with reference to FIG. 7 is set so as to receive a burst data signal of 10 GPON, it is possible to receive both burst data signals of 10 GPON and GPON. Therefore, the time constant of the 10 GPON input circuit can be switched and controlled so that the signal waveform of the payload portion does not collapse when a burst data signal of GPON is received. Specifically, when the 10 GPON input circuit is configured to switch the time constant in the burst state to two stages of TC1 and TC2, the time constant TC1 is not set when the GPON burst data signal is received. Also, the time constant TC2 is replaced with a new time constant TC2A (TC2 <TC2A <TC3) in which neither the preamble part nor the payload part of the burst data signal of GPON is corrupted.

さらに、発見期間ウインドウ中のように、ＯＮＵ機器からのバーストデータ信号が受信されるタイミングが予測できない場合にも、１０ＧＰＯＮとＧＰＯＮの両方のバーストデータ信号を受信することを可能とするために、１０ＧＰＯＮのＣＤＲ回路の後段にＧＰＯＮのバーストデータ信号の受信を検出する機能を追加し、その検出結果を利用して入力回路の時定数を制御する。具体的には、顕著な回路規模の増大をまねくことなくＧＰＯＮのバーストデータ信号の受信を検出するため、１０ＧＰＯＮのＣＤＲ回路で再生された再生データ信号のＤＣバランスの検出結果に応じて時定数を制御する。 Furthermore, in order to be able to receive both 10 GPON and GPON burst data signals even when the timing of receiving burst data signals from ONU devices cannot be predicted, such as during the discovery period window, 10 GPON A function for detecting the reception of the burst data signal of GPON is added to the subsequent stage of the CDR circuit of the above-mentioned CDR circuit, and the time constant of the input circuit is controlled using the detection result. Specifically, in order to detect reception of a burst data signal of GPON without causing a significant increase in circuit scale, a time constant is set according to the detection result of the DC balance of the reproduced data signal reproduced by the CDR circuit of 10 GPON. Control.

ＤＣバランスの検出は、アナログ回路を利用すること無く、デジタル的に行うことが好ましい。具体的には、パラレル変換後のデータ信号の“０”の個数と“１”の個数との比率に基づいてバランスを検出できる。“０”と“１”の繰り返しパターンを有するＧＰＯＮバーストデータ信号のプリアンブル部を受信しているときには、この比率は１：１になる。８Ｂ／１０Ｂでコード化されたＧＰＯＮバーストデータ信号のペイロード部を受信しているときも、適切な期間にわたる平均値を算出すれば、０と１との比率は１：１に近くなる。 The detection of the DC balance is preferably performed digitally without using an analog circuit. Specifically, the balance can be detected based on the ratio between the number of “0” and the number of “1” in the data signal after the parallel conversion. When the preamble part of the GPON burst data signal having the repetition pattern of “0” and “1” is received, this ratio becomes 1: 1. Even when the payload portion of the GPON burst data signal encoded in 8B / 10B is received, if the average value over an appropriate period is calculated, the ratio of 0 to 1 is close to 1: 1.

具体的には、入力回路の時定数をアイドル状態→バースト状態→パターンマッチング状態と切り替えて、パターンマッチング結果に応じて、アイドル状態に戻るか、もしくは、再生状態に移行する制御を行う。このとき、パターンマッチング結果に応じた制御に、ＤＣバランス検出結果に応じた制御を追加する。 Specifically, the time constant of the input circuit is switched from the idle state to the burst state to the pattern matching state, and control is performed to return to the idle state or shift to the reproduction state according to the pattern matching result. At this time, the control according to the DC balance detection result is added to the control according to the pattern matching result.

この制御を可能にするため、受信装置に、ＤＣバランス検出回路を追加し、その検出結果を、制御回路による制御に利用する。また、制御回路による入力回路のデカップリング容量ユニットの時定数制御を追加し、バースト状態（ＢＭＥＮ＝“１”）において、時定数ＴＣ１でプリチャージを行うか否か、時定数ＴＣ２をそのままとするか、より大きな時定数ＴＣ２Ａにするかの制御を、ＤＣバランスの検出結果に応じて行う。以下詳しく説明する。 In order to enable this control, a DC balance detection circuit is added to the receiving apparatus, and the detection result is used for control by the control circuit. In addition, time constant control of the decoupling capacitance unit of the input circuit by the control circuit is added, and whether or not precharge is performed with the time constant TC1 in the burst state (BMEN = “1”) is left as it is. Or a larger time constant TC2A is controlled according to the detection result of the DC balance. This will be described in detail below.

図１に本発明の実施例のデータ送受信装置を示す。本実施例のデータ送受信装置は、１０ＧＰＯＮ対応であり、送信装置１００と受信装置２００を備える。送信装置１００は図７で説明したものと同じである。受信装置２００は、光電変換部２１０、入力回路２２０、ＣＤＲ回路２３０、デシリアライザ２４０、パターン検出回路２５０、制御回路２６０、およびＤＣバランス検出回路２７０を備える。光電変換部２１０、ＣＤＲ回路２３０、デシリアライザ２４０、パターン検出回路２５０は図７で説明したものと同じであるので詳しい説明は省略する。 FIG. 1 shows a data transmitting / receiving apparatus according to an embodiment of the present invention. The data transmission / reception apparatus according to the present embodiment is compatible with 10 GPON and includes a transmission apparatus 100 and a reception apparatus 200. The transmitting apparatus 100 is the same as that described with reference to FIG. The receiving apparatus 200 includes a photoelectric conversion unit 210, an input circuit 220, a CDR circuit 230, a deserializer 240, a pattern detection circuit 250, a control circuit 260, and a DC balance detection circuit 270. The photoelectric conversion unit 210, the CDR circuit 230, the deserializer 240, and the pattern detection circuit 250 are the same as those described with reference to FIG.

入力回路２２０は、デカップリング容量ユニット２２１が、図２に示すように、デカップリング容量Ｃｄ、抵抗Ｒ１，Ｒ２，Ｒ２Ａ，Ｒ３、スイッチＳＷ１，ＳＷ２，ＳＷ２Ａ、およびバイアス電源Ｖｂから構成されている。そして、スイッチＳＷ１がＯＮしたときは容量Ｃｄと抵抗Ｒ１による時定数ＴＣ１（＝Ｃｄ・Ｒ１）に、スイッチＳＷ２がＯＮしたときは容量Ｃｄと抵抗Ｒ２による時定数ＴＣ２（＝Ｃｄ・Ｒ２）に、スイッチＳＷ２ＡがＯＮしたときは容量Ｃｄと抵抗Ｒ２Ａによる時定数ＴＣ２Ａ（＝Ｃｄ・Ｒ２Ａ）に、スイッチＳＷ１，ＳＷ２，ＳＷ２ＡがすべてＯＦＦのときは容量Ｃｄと抵抗Ｒ３による時定数ＴＣ３（＝Ｃｄ・Ｒ３）に、それぞれ設定される。各時定数は、ＴＣ１＜ＴＣ２＜ＴＣ２Ａ＜ＴＣ３の関係にある。２２３は、ＧＰＯＮ対応のデータ送受信装置にバーストデータ信号を出力するための出力端子である。 In the input circuit 220, as shown in FIG. 2, the decoupling capacitance unit 221 includes a decoupling capacitance Cd, resistors R1, R2, R2A, R3, switches SW1, SW2, SW2A, and a bias power source Vb. When the switch SW1 is turned on, the time constant TC1 (= Cd · R1) due to the capacitor Cd and the resistor R1, and when the switch SW2 is turned on, the time constant TC2 (= Cd · R2) due to the capacitor Cd and the resistor R2 is assumed. When the switch SW2A is turned on, the time constant TC2A (= Cd · R2A) is formed by the capacitor Cd and the resistor R2A. When all the switches SW1, SW2 and SW2A are OFF, the time constant TC3 (= Cd · R3 is formed by the capacitor Cd and the resistor R3). ). Each time constant has a relationship of TC1 <TC2 <TC2A <TC3. Reference numeral 223 denotes an output terminal for outputting a burst data signal to a GPON compatible data transmitting / receiving apparatus.

時定数ＴＣ１は、１０ＧＰＯＮのバーストデータ信号の受信開始時に、入力回路２２０が光電変換部２１０から受信する受信信号のＤＣレベルを高速に調整し、ＤＣオフセットを補償するために、最も小さい値、例えば、１ｎｓに設定されている。この時定数ＴＣ１では、１０ＧＰＯＮおよびＧＰＯＮのいずれのバーストデータ信号でも波形が崩れてしまう。時定数ＴＣ２は、残余のＤＣオフセットを補償するために、例えば、１６ｎｓに設定されている。これは、最大ＣＩＤが６ビットである、６４Ｂ／６６Ｂコード化された１０Ｇ−ＥＰＯＮのプリアンブル部の信号波形が崩れない時定数である。時定数ＴＣ３は、例えば、６００ｎｓに設定されている。最大ＣＩＤが６６ビットである１０Ｇ−ＥＰＯＮのバーストデータのペイロード部の信号波形が崩れない時定数である。 The time constant TC1 is the smallest value, for example, to adjust the DC level of the received signal received from the photoelectric conversion unit 210 at high speed and to compensate for the DC offset at the start of reception of the burst data signal of 10 GPON. 1 ns. With this time constant TC1, the waveform collapses in any burst data signal of 10 GPON and GPON. The time constant TC2 is set to 16 ns, for example, in order to compensate for the remaining DC offset. This is a time constant in which the signal waveform of the preamble part of 10G-EPON coded by 64B / 66B having a maximum CID of 6 bits does not collapse. The time constant TC3 is set to 600 ns, for example. This is a time constant in which the signal waveform of the payload portion of the burst data of 10G-EPON having the maximum CID of 66 bits does not collapse.

ところで、ＧＥ-ＰＯＮのバーストデータ信号のプリアンブル部は、１０１０・・・のパターンを有する。その最大ＣＩＤは１ビットであり、その期間は（１／１．２５Ｇｂｐｓ）×１ｂｉｔ＝０．８ｎｓである。その信号波形を崩さないためには、最低でもこの期間の１０倍の８ｎｓの時定数が必要になる。前記した時定数ＴＣ２（＝１６ｎｓ），ＴＣ３（＝６００ｎｓ）は８ｎｓ以上であり、ＧＥ−ＰＯＮのプリアンブル部を、入力回路２２０を通過させて、出力端子２２３からＧＰＯＮのデータ送受信装置に転送することに支障は生じない。 By the way, the preamble part of the burst data signal of GE-PON has a pattern of 1010. The maximum CID is 1 bit, and the period is (1 / 1.25 Gbps) × 1 bit = 0.8 ns. In order not to destroy the signal waveform, a time constant of 8 ns, which is at least 10 times this period, is required. The time constants TC2 (= 16 ns) and TC3 (= 600 ns) described above are 8 ns or more, and the preamble part of the GE-PON is passed through the input circuit 220 and transferred from the output terminal 223 to the GPON data transmitting / receiving device. Will not cause any problems.

しかし、８Ｂ／１０Ｂコード化されたＧＥ−ＰＯＮのペイロード部の最大ＣＩＤは５ビットであり、その期間は（１／１．２５Ｇｂｐｓ）×５ｂｉｔ＝４ｎｓである。その信号波形を崩さないためには、この期間の３０倍の１２０ｎｓ程度以上の時定数に設定することが好ましい。ところが、前記した時定数ＴＣ２（＝１６ｎｓ）は１２０ｎｓ以下である。このため、ＧＥ−ＰＯＮのバーストデータ信号を、入力回路２２０を通過させて、出力端子２２３からＧＰＯＮのデータ送受信装置に転送するとき、ペイロード部の信号波形が崩れてしまう。 However, the maximum CID of the payload portion of the 8B / 10B encoded GE-PON is 5 bits, and the period is (1 / 1.25 Gbps) × 5 bits = 4 ns. In order not to destroy the signal waveform, it is preferable to set the time constant to about 120 ns or more, which is 30 times the period. However, the time constant TC2 (= 16 ns) is 120 ns or less. For this reason, when a burst data signal of GE-PON passes through the input circuit 220 and is transferred from the output terminal 223 to the data transmission / reception device of GPON, the signal waveform of the payload portion is destroyed.

そこで本実施例では、ＧＰＯＮのバーストデータ信号を受信したとき、それを出力端子２２３からＧＰＯＮのデータ送受信装置に支障なく転送できるようにするために、定数ＴＣ２に代えて時定数ＴＣ２Ａを新たに設定できるようにしている。この時定数ＴＣ２Ａは前記したように、１２０ｎｓに設定している。 Therefore, in this embodiment, when a GPON burst data signal is received, a time constant TC2A is newly set in place of the constant TC2 so that it can be transferred from the output terminal 223 to the GPON data transmitting / receiving device without any trouble. I can do it. The time constant TC2A is set to 120 ns as described above.

以上のことから、本実施例の入力回路２２０の時定数は、１０ＧＰＯＮのバーストデータ信号を受信する際には、図３（ａ）に示すように、制御回路２６０から出力するＰＣＨＥＮ信号をＰＣＨＥＮ＝“１”（有効）にセットして、時定数ＴＣ１，ＴＣ２，ＴＣ３が使用されるようにする。また、ＧＰＯＮのバーストデータ信号を通過させる際には、図３（ｂ）に示すように、ＰＣＨＥＮ＝“０”（無効）にセットして、時定数ＴＣ２Ａ，ＴＣ３が使用されるようにする。 From the above, the time constant of the input circuit 220 of the present embodiment is that when receiving a 10 GPON burst data signal, the PCHEN signal output from the control circuit 260 is set to PCHEN = Set to “1” (valid) so that the time constants TC1, TC2, TC3 are used. Further, when passing the GPON burst data signal, as shown in FIG. 3B, PCHEN = “0” (invalid) is set so that the time constants TC2A and TC3 are used.

ＤＣバランス検出回路２７０は、図４（ａ）に示すように、デシリアライザ２４０から出力する複数ビットのパラレルデータの内の“１”のデータを加算器２７１で加算し、さらに、１個のパラレルデータの“１”の加算値をｎ個のパラレルデータ分だけ累算器２７２で累算する。その累算値を比較器２７３の第１閾値（中央値±Ａ）、第２閾値（中央値±Ｂ）と比較して、その比較結果を出力する。Ｂ＜Ａである。その比較結果は、中央値±Ａの範囲外、中央値±Ａの範囲内で且つ中央値±Ｂの範囲外、中央値±Ｂの範囲内の３種に分かれる。パラレルデータの“０”と“１”の数が１：１のときは、中央値±Ｂの範囲内を示す比較結果が得られる。これらの比較結果はＤＣバランスを示す値としてレジスタ２７４に格納される。なお、累算器２７３とレジスタ２７４は、タイマ２７５によってｎサイクル毎にアップデート（更新）される。図４（ｂ）に動作タイミングを示した。ＤＣバランスの値としてＣ０，Ｃｎ等が得られている。受信装置２００ＡのＣＤＲ回路２３０は、１０ＧＰＯＮのバーストデータ信号からクロック信号およびデータ信号を再生するように設計されたものである。従って、ＧＰＯＮのバーストデータ信号が受信されたときには、正確にクロック信号およびデータ信号を再生することができない可能性もある。この場合でも、ＤＣバランス検出回路２７０によるＤＣバランスの検出は可能である。すなわち、適切な期間にわたる平均値を算出すれば、ＧＰＯＮバーストデータ受信時には、１：１に近いＤＣバランス値を得ることができる。 As shown in FIG. 4A, the DC balance detection circuit 270 adds “1” data among the parallel data of the plurality of bits output from the deserializer 240 by the adder 271 and further adds one parallel data. Are accumulated by the accumulator 272 for n parallel data. The accumulated value is compared with the first threshold value (median value ± A) and the second threshold value (median value ± B) of the comparator 273, and the comparison result is output. B <A. The comparison results are classified into three types: outside the range of median value ± A, within the range of median value ± A, outside the range of median value ± B, and within the range of median value ± B. When the number of parallel data “0” and “1” is 1: 1, a comparison result indicating the median value ± B is obtained. These comparison results are stored in the register 274 as a value indicating the DC balance. The accumulator 273 and the register 274 are updated (updated) every n cycles by the timer 275. FIG. 4B shows the operation timing. C0, Cn, etc. are obtained as DC balance values. The CDR circuit 230 of the receiving device 200A is designed to regenerate a clock signal and a data signal from a 10 GPON burst data signal. Therefore, when the GPON burst data signal is received, there is a possibility that the clock signal and the data signal cannot be accurately reproduced. Even in this case, the DC balance detection circuit 270 can detect the DC balance. That is, if an average value over an appropriate period is calculated, a DC balance value close to 1: 1 can be obtained when GPON burst data is received.

制御回路２６０は、図５に示すように、発見処理が開始されると、まず、ＰＣＨＥＮ信号が“１”（有効）になる（Ｓ１）。そして、所定時間だけアイドル状態（ＳＥＴＩＤＬＥ＝“１”）となる（Ｓ２）。その期間中は基準データ信号がＣＤＲ回路２３０に入力してＰＬＬループが基準データ信号に同期する。その後、バースト状態（ＢＭＥＮ＝“１”）になる（Ｓ３）。このバースト状態では、前記のようにＰＣＨＥＮ＝“１”であるので、入力回路２２０では、まず時定数がＴＣ１にセットされて受信信号のＤＣレベルの調整が高速化される。続けて時定数がＴＣ２にセットされて残余のＤＣオフセットが補償され、最後にパターンマッチング状態（ＳＥＴＩＤＬＥ＝“０”、ＢＭＥＮ＝“０”）となって時定数がＴＣ３にセットされる（図３（ａ））。これにより、ＤＣレベルが十分に調整された受信信号にもとづいて入力回路２２０が生成した受信データ信号がＣＤＲ回路２３０に入力する。ＣＤＲ回路２３０で再生されたシリアルデータは、デシリアライザ２４０でパラレルデータに変換され、パターン検出回路２５０とＤＣバランス検出回路２７０に入力する。パターン検出回路２５０では、１０ＧＰＯＮのバーストデータ信号のプリアンブル部の検出がパターンマッチングで試みられる（Ｓ４）。これにより１０ＧＰＯＮのプリアンブル部が検出されたとき（Ｓ４−ＹＥＳ）は、１０ＧＰＯＮのペイロード部のデータ再生が行われる（Ｓ５）。１０ＧＰＯＮのバーストデータ信号の受信終了後に発見ウインドウを終了する。図８に示されたように、１つのＯＮＵ機器からのバーストデータの受信を完了した後も、発見ウインドウが終了していない場合には、ステップＳ１に戻って次のバーストデータの受信を待つことも可能である。 As shown in FIG. 5, when the discovery process is started, the control circuit 260 first sets the PCHEN signal to “1” (valid) (S1). Then, an idle state (SETIDLE = "1") is established for a predetermined time (S2). During this period, the reference data signal is input to the CDR circuit 230, and the PLL loop is synchronized with the reference data signal. Thereafter, the burst state (BMEN = "1") is entered (S3). In this burst state, since PCHEN = “1” as described above, in the input circuit 220, first, the time constant is set to TC1, and the adjustment of the DC level of the received signal is speeded up. Subsequently, the time constant is set to TC2 to compensate for the remaining DC offset, and finally the pattern matching state (SETIDLE = “0”, BMEN = “0”) is entered, and the time constant is set to TC3 (FIG. 3). (A)). As a result, the reception data signal generated by the input circuit 220 based on the reception signal whose DC level is sufficiently adjusted is input to the CDR circuit 230. The serial data reproduced by the CDR circuit 230 is converted into parallel data by the deserializer 240 and input to the pattern detection circuit 250 and the DC balance detection circuit 270. In the pattern detection circuit 250, detection of the preamble portion of the 10 GPON burst data signal is attempted by pattern matching (S4). Thus, when the 10GPON preamble portion is detected (S4-YES), data reproduction of the 10GPON payload portion is performed (S5). After the reception of the 10 GPON burst data signal, the discovery window is terminated. As shown in FIG. 8, if the discovery window has not ended even after the reception of burst data from one ONU device is completed, the process returns to step S1 to wait for reception of the next burst data. Is also possible.

１０ＧＰＯＮのプリアンブル部が検出されないとき（Ｓ４−ＮＯ）はステップＳ７に移る。ここでは、ＤＣバランス検出回路２７０によるＤＣバランスが検出結果がチェックされる。検出されたＤＣバランス値が中央値±Ａの範囲外のとき（Ｓ７−ＮＯ）は、再度、ステップＳ１に戻る。ＤＣバランス値が中央値±Ａの範囲内にあるとき（Ｓ７−ＹＥＳ）は、ステップＳ８，Ｓ９，Ｓ１０によりステップＳ２，Ｓ３，Ｓ４と同じ処理（アイドル状態→バースト状態→パターンマッチング状態）が行われる。ステップＳ１０で１０ＧＰＯＮのプリアンブル部が検出されれば（Ｓ１０−ＹＥＳ）、前記したステップＳ５に移る。 When the 10GPON preamble portion is not detected (S4-NO), the process proceeds to step S7. Here, the detection result of the DC balance detected by the DC balance detection circuit 270 is checked. When the detected DC balance value is outside the range of the median value ± A (S7-NO), the process returns to step S1 again. When the DC balance value is within the range of the median value ± A (S7-YES), the same processing as in steps S2, S3, S4 (idle state → burst state → pattern matching state) is performed in steps S8, S9, and S10. Is called. If the 10GPON preamble part is detected in step S10 (S10-YES), the process proceeds to step S5 described above.

１０ＧＰＯＮのプリアンブル部が検出されないとき（Ｓ１０−ＹＥＳ）は、再度、ＤＣバランス値が中央値±Ｂの範囲内にあるか否かが確認される（Ｓ１１）。範囲外のときは、再度ステップＳ１に戻る（Ｓ１１−ＮＯ）。 When the 10GPON preamble portion is not detected (S10-YES), it is checked again whether or not the DC balance value is within the range of the median value ± B (S11). When it is out of the range, the process returns to step S1 again (S11-NO).

一方、ＤＣバランス値が中央値±Ｂの範囲内にあるとき（Ｓ１１−ＹＥＳ）は、ＰＣＨＥＮ＝“０”（無効）にされる（Ｓ１２）。その後、ステップＳ８，Ｓ９に戻り、前記したように、アイドル状態→バースト状態が行われる。しかし、今回のステップＳ９、つまりバースト状態（ＢＭＥＮ＝“１”）では、ＰＣＨＥＮ＝“０”になっているので、図３（ｂ）に示したように、時定数ＴＣ１はセットされず、ＴＣ２Ａ→ＴＣ３の順序で時定数が切り替わる。ＴＣ２Ａは、ＧＰＯＮのバーストデータ信号が入力したときに、その信号波形が崩れることなく、出力端子２２３からＧＰＯＮ用のデータ送受信装置に転送できる時定数である。 On the other hand, when the DC balance value is within the range of the median value ± B (S11-YES), PCHEN = "0" (invalid) is set (S12). Thereafter, the process returns to steps S8 and S9, and the idle state → burst state is performed as described above. However, in this step S9, that is, in the burst state (BMEN = “1”), since PCHEN = “0”, as shown in FIG. 3B, the time constant TC1 is not set and TC2A → The time constant changes in the order of TC3. TC2A is a time constant that can be transferred from the output terminal 223 to the data transmission / reception device for GPON when the burst data signal of GPON is input without breaking the waveform of the signal.

この後、次のステップＳ１０で１０ＧＰＯＮのバーストデータ信号のプリアンブル部が検出されず、ステップＳ１１でＤＣバランス値が中央値±Ｂの範囲内にあることが判定されれている間は、ＰＣＨＥＮ＝“０”が続き、入力回路２２０は図３（ｂ）で示した時定数に設定された状態が継続する。この間、出力端子２２３から出力されたＧＰＯＮのバーストデータ信号が、ＧＰＯＮ用受信装置によって受信される。その後、ＧＰＯＮのバーストデータ信号が終了すると、ＤＣバランス値が中央値±Ｂの範囲から外れ（Ｓ１１−ＮＯ）、ステップＳ１に戻る。１０ＧＰＯＮのバーストデータ信号のプリアンブル部が検出されたとき（Ｓ１０−ＹＥＳ）は、ステップＳ５に移り、１０ＧＰＯＮのバーストデータ再生を行う。 Thereafter, while the preamble portion of the 10 GPON burst data signal is not detected in the next step S10, and it is determined in step S11 that the DC balance value is within the range of the median value ± B, PCHEN = " 0 "continues, and the state where the input circuit 220 is set to the time constant shown in FIG. 3B continues. During this period, the GPON burst data signal output from the output terminal 223 is received by the GPON receiving apparatus. Thereafter, when the burst data signal of GPON ends, the DC balance value falls outside the range of the median value ± B (S11-NO), and the process returns to step S1. When the preamble portion of the 10 GPON burst data signal is detected (S10-YES), the process proceeds to step S5 to perform 10 GPON burst data reproduction.

図６に以上説明した動作のタイムチャートを示した。ＤＣバランス値はステップＳ１１の判定結果を示している。“１”が図５のＳ１１−ＹＥＳ、“０”がＳ１１−ＮＯのときである。ＰＣＨＥＮ＝“１”になって、１０ＧＰＯＮのバーストデータ信号が入力したときは、アイドル状態（ＳＥＴＩＤＬＥ＝“１”）→バースト状態（ＢＭＥＮ＝“１”）→パターンマッチング状態（ＳＥＴＩＤＬＥ＝“０”、ＢＭＥＮ＝“０”）が繰り返される。そして、パターンマッチング状態で１０ＧＰＯＮのバーストデータ信号のプリアンブル部が検出（ＳＤ＝“１”）されると、ペイロード部のデータの再生が行われている。 FIG. 6 shows a time chart of the operation described above. The DC balance value indicates the determination result of step S11. “1” corresponds to S11-YES in FIG. 5 and “0” corresponds to S11-NO. When PCKEN = “1” and a burst data signal of 10 GPON is input, the idle state (SETIDLE = “1”) → burst state (BMEN = “1”) → pattern matching state (SETIDLE = “0”) (BMEN = "0") is repeated. When the preamble portion of the 10 GPON burst data signal is detected (SD = “1”) in the pattern matching state, the data in the payload portion is reproduced.

ＧＰＯＮのバーストデータ信号が入力したときは、アイドル状態→バースト状態→パターンマッチング状態の繰り返しにおいて、１０ＧＰＯＮのバーストデータ信号のプリアンブル部は検出されない。しかし、ＤＣバランス値が“１”を示したときに、ＰＣＨＥＮ＝“０”になる。これ以降は、バースト状態（ＢＭＥＮ＝“１”）のときに、入力回路２２０が時定数が一時的にＴＣ２Ａに設定され、それ以外はＴＣ３に設定される。このため、入力しているＧＰＯＮのバーストデータ信号は出力端子２２３からそのまま出力され、ＧＰＯＮ用の受信装置２００Ｂで処理される。なお、前述のように、バーストデータ信号を含む受信信号の入力回路２２０Ａへの入力が開始されたときには、入力バッファ２２２の入力端子のＤＣレベルが大きく変化する。このため、最短の時定数ＴＣ１に設定し、続いてＴＣ２に設定して、受信信号のＤＣレベルを短時間で調整することが望ましい。バーストデータ信号がＧＰＯＮの信号であった場合でも同様である。しかし、ＤＣバランス値が“１”になった時には、既に、受信信号のＤＣレベルの調整は完了している。従って、その後、ＧＰＯＮのバーストデータ信号の入力が継続される間は、時定数をＴＣ１もしくはＴＣ２に設定する必要は無い。 When a GPON burst data signal is input, the preamble portion of the 10 GPON burst data signal is not detected in the repetition of the idle state → burst state → pattern matching state. However, when the DC balance value indicates “1”, PCHEN = “0”. Thereafter, the time constant of the input circuit 220 is temporarily set to TC2A in the burst state (BMEN = “1”), and is set to TC3 otherwise. Therefore, the input GPON burst data signal is output as it is from the output terminal 223 and processed by the GPON receiving apparatus 200B. As described above, when the input of the received signal including the burst data signal to the input circuit 220A is started, the DC level of the input terminal of the input buffer 222 changes greatly. For this reason, it is desirable to set the shortest time constant TC1 and then to TC2 to adjust the DC level of the received signal in a short time. The same applies when the burst data signal is a GPON signal. However, when the DC balance value becomes “1”, the adjustment of the DC level of the received signal has already been completed. Therefore, it is not necessary to set the time constant to TC1 or TC2 while the input of the GPON burst data signal is continued thereafter.

前記実施例では、入力回路２２０の時定数を、ＰＣＨＥＮ＝“１”になったとき、バースト状態（ＢＭＥＮ＝“１”）において、ＴＣ２Ａ（請求項の第１の時定数）より短いＴＣ１（請求項の第２の時定数）に設定し、その後、ＴＣ２Ａよりは短いがＴＣ１よりは長いＴＣ２（請求項の第３の時定数）に設定するようにした。この時定数ＴＣ２は、第１および第２のバーストデータ信号である１０ＧＰＯＮおよびＧＰＯＮのバーストデータ信号のプリアンブル部の信号波形を維持できるが、ＧＰＯＮバーストデータ信号のペイロード部の信号波形を維持できない値であった。 In the above embodiment, when the time constant of the input circuit 220 is PCHEN = “1”, TC1 (Bill = “1”), which is shorter than TC2A (the first time constant of the claims), is claimed. The second time constant of the term), and then set to TC2 shorter than TC2A but longer than TC1 (third time constant of the claims). This time constant TC2 is a value that can maintain the signal waveform of the preamble portion of the 10 GPON and GPON burst data signals, which are the first and second burst data signals, but cannot maintain the signal waveform of the payload portion of the GPON burst data signal. there were.

例えば、時定数ＴＣ２は、１０ＧＰＯＮおよびＧＰＯＮのバーストデータ信号のプリアンブル部およびペイロード部の信号波形を維持できる時定数（請求項の第４の時定数）であってもよい。この場合には、ＰＣＨＥＮ＝”０”になったときにも、ＴＣ２をより長い時定数に置き換える必要は無い。すなわち、請求項の第４の時定数は、第１の時定数と同一であってもよい。また、ＢＭＥＮ＝“１”になった直後から、時定数ＴＣ２を設定（時定数ＴＣ１は設定せず）し、その時定数ＴＣ２を、１０ＧＰＯＮおよびＧＰＯＮのバーストデータ信号のプリアンブル部の信号波形を維持できるが、第２のバーストデータ信号のペイロード部の信号波形を維持できない時定数（請求項の第５の時定数）にしてもよい。この場合には、ＰＣＨＥＮ＝“０”になったときに、ＴＣ２をＴＣ２Ａに置き換える必要がある。しかし、ＰＣＨＥＮの状態に応じてＴＣ１への設定を許可／禁止する制御は不要である。 For example, the time constant TC2 may be a time constant (fourth time constant in the claims) that can maintain the signal waveforms of the preamble portion and the payload portion of the burst data signals of 10 GPON and GPON. In this case, it is not necessary to replace TC2 with a longer time constant even when PCHEN = "0". That is, the fourth time constant in the claims may be the same as the first time constant. In addition, immediately after BMEN = “1”, the time constant TC2 is set (the time constant TC1 is not set), and the time constant TC2 can maintain the signal waveform of the preamble portion of the burst data signal of 10 GPON and GPON. However, the time constant (the fifth time constant of the claims) that cannot maintain the signal waveform of the payload portion of the second burst data signal may be used. In this case, it is necessary to replace TC2 with TC2A when PCHEN = "0". However, control for permitting / prohibiting the setting to TC1 according to the state of PCHEN is unnecessary.

また、ＰＣＨＥＮ＝“０”になったときに設定される時定数ＴＣ２Ａは、１０ＧＰＯＮのバーストデータ信号のプリアンブル部の信号波形を維持できる値であってもよい。これにより、パターンマッチング状態における１０ＧＰＯＮのバーストデータ信号のプリアンブル部の検出（Ｓ１０−ＹＥＳ）が、ＰＣＨＥＮ＝“０”にした後でも、可能となる。 The time constant TC2A set when PCHEN = “0” may be a value that can maintain the signal waveform of the preamble portion of the burst data signal of 10 GPON. As a result, the detection of the preamble portion of the burst data signal of 10 GPON in the pattern matching state (S10-YES) is possible even after PCHEN = “0”.

１００：送信装置、１１０：送信モジュール、１１１：シリアライザ、１１２：基準信号生成回路、１２０：送信バッファ
２００，２００Ａ，２００Ｂ：受信装置、２１０：光電変換部、２１１：光電変換ブロック、２１２：出力バッファ、２２０，２２０Ａ、２２０Ｂ：入力回路、２２１，２２４：デカップリング容量ユニット、２２２：入力バッファ、２２３：出力端子、２３０，２３０Ｂ：ＣＤＲ回路、２４０：デシリアライザ、２５０：パターン検出回路、２６０，２６０Ａ：制御回路、２６１，２６２：自動発見ステートマシン、２７０：ＤＣバランス検出回路
４１０−１，４１０−２：ＯＮＵ機器、５００：ＯＬＴ機器、５１０：アップグレード機能付き基本ＯＬＴパッケージ、５１１：光電変換部、５１２：トランスインピーダンスアンプ、５１３：ＣＤＲ回路、５２０：受信装置、５２１：ＣＤＲ回路 100: Transmission device, 110: Transmission module, 111: Serializer, 112: Reference signal generation circuit, 120: Transmission buffer 200, 200A, 200B: Reception device, 210: Photoelectric conversion unit, 211: Photoelectric conversion block, 212: Output buffer 220, 220A, 220B: input circuit, 221, 224: decoupling capacitance unit, 222: input buffer, 223: output terminal, 230, 230B: CDR circuit, 240: deserializer, 250: pattern detection circuit, 260, 260A: Control circuit, 261, 262: automatic discovery state machine, 270: DC balance detection circuit 410-1, 410-2: ONU device, 500: OLT device, 510: basic OLT package with upgrade function, 511: photoelectric conversion unit, 512 : Transimpy Dance amplifier, 513: CDR circuit, 520: the receiving device, 521: CDR circuit

Claims

A receiving apparatus for receiving first and second burst data signals having a preamble part and a payload part, which are respectively generated according to two different standards,
An input circuit for adjusting a DC level of a reception signal including the first and second burst data signals in a time division manner with a predetermined time constant, and generating a reception data signal from the reception signal having the adjusted DC level;
An output terminal for outputting the received data signal to a processing circuit for processing the second burst data signal;
A data reproduction circuit for generating a reproduction data signal from the received data signal;
Before Symbol reproduced data signal, and a pattern detecting circuit for detecting a specific bit pattern of the preamble portion of the first burst data signal,
A DC balance detection circuit for detecting the DC balance of the previous SL reproduced data signal,
Control circuit and
With
The control circuit inputs the received data signal to the data reproduction circuit and performs a first step of generating the reproduction data signal,
The input circuit is
Over the entire period of the first step, the predetermined time constant is a first time constant capable of maintaining the waveform of the preamble portion and the payload portion of the second burst data signal included in the received signal at the shortest. A first state to be set to
In at least part of the period of the first step, the waveform of the payload portion of the second burst data signal included in the received signal, which is shorter than the first time constant, cannot be maintained. The second state set to the time constant and
Have
The input circuit, when set to the first state, outputs the generated received data signal to the output terminal,
The control circuit includes:
(A) setting the input circuit to the second state and performing the first step;
From the reproduced data signal generated by the first step in the (a), the pattern detecting circuit does not detect the specific bit pattern, and the DC balance detection circuit, DC of the reproduced data signal When the balance detects that the receiver is out of a first range expected when the second burst data signal is received, the first input circuit remains set in the second state . Repeat the steps in
From the reproduced data signal generated by the first step in the (a), the pattern detecting circuit does not detect the specific bit pattern, and the DC balance detection circuit, DC of the reproduced data signal when the balance is detected to be within said first range, the receiving apparatus characterized by intends again line the first step after setting the input circuit to the first state.

The input circuit in the second state is
Immediately after the start of the previous SL first step, said predetermined time constant, set to the shorter than the first time constant second time constant, then the first time is shorter than the constant second The waveform of the preamble portion of the first burst data signal and the second burst data signal included in the received signal that is longer than the time constant of the second burst data signal can be maintained, but the second burst data signal included in the received signal can be maintained. Set to the third time constant that can not maintain the waveform of the payload part of
Immediately after the start of the previous SL first step, said predetermined time constant, the set to the first short time the second time constant than the constant, then longer than the time constant of the second, the received signal Set to a fourth time constant capable of maintaining the waveforms of the preamble portion and the payload portion of the first burst data signal and the second burst data signal included in
Immediately after the start of the previous SL first step, prior Symbol shorter than the first time constant, the preamble portion of the waveform of the first burst data signal and a second burst data signal included in the received signal can maintain Is set to a fifth time constant that cannot maintain the waveform of the payload portion of the second burst data signal included in the received signal,
The receiving apparatus according to claim 1, wherein:

The receiving apparatus according to claim 1, wherein the first time constant is a time constant capable of maintaining a waveform of a preamble portion of the first burst data signal included in the received signal.

The control circuit includes:
(B) setting the input circuit to the second state and performing the first step;
The pattern detection circuit does not detect the specific bit pattern from the reproduction data signal generated in the first step in (b), and the DC balance detection circuit detects the DC of the reproduction data signal. When it is detected that the balance is in the second range wider than the first range, the step (a) is performed, and from the reproduction data signal generated in the first step in the step (a), When the pattern detection circuit does not detect the specific bit pattern and the DC balance detection circuit detects that the DC balance of the reproduction data signal is outside the first range, the input circuit is The first step is performed again while the second state is set, and the pattern detection circuit is detected from the reproduction data signal generated in the first step (a). Does not detect the specific bit pattern, and when the DC balance detection circuit detects that the DC balance of the reproduction data signal is within the first range, the input circuit is set to the first state. And then perform the first step again,
The pattern detection circuit does not detect the specific bit pattern from the reproduction data signal generated in the first step in (b), and the DC balance detection circuit detects the DC of the reproduction data signal. 4. The method according to claim 1, wherein when the balance is detected to be out of the second range, the first step is performed again while the input circuit is set to the second state. 5. The receiving device described.

The DC balance detection circuit detects the DC balance based on a difference between a frequency of “1” bits and a frequency of “0” bits included in the reproduction data signal. 5. The receiving device according to any one of 4.

The input circuit is an AC coupling type input circuit in which a reception terminal that receives the reception signal and an input terminal of an amplifier circuit are connected via a capacitance element, and the predetermined time constant is the capacitance element. 6. The receiving device according to claim 1, wherein the receiving device is determined by a capacitance value of the first input terminal and a resistance value of a resistance element that charges the input terminal to a predetermined voltage.