JP5978652B2 - Input or output circuit and receiving or transmitting circuit - Google Patents

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Description

本発明は、入力または出力回路並びに受信または送信回路に関し、例えば、バンプを入力または出力端子とする入力または出力回路並びに受信または送信回路に関する。   The present invention relates to an input or output circuit and a receiving or transmitting circuit, for example, an input or output circuit having a bump as an input or output terminal, and a receiving or transmitting circuit.

回路基板間、筐体間または半導体集積回路間のデータ送信または受信に、信号を送信または受信する送受信回路が用いられている。送受信回路には、信号を入力または出力する入出力回路が用いられている。入出力回路および送受信回路においては、高速な信号の送受信のため、様々な工夫がされている。例えば、半導体集積回路と伝送線路との間のインピーダンス整合をとり、信号波形を改善すること、スルーホールをマッチング回路の補正容量とすることが知られている（例えば、特許文献１）。スルーホールと接地面との間の容量を用い、周波数特性を補正することが知られている（例えば、特許文献２）。   A transmission / reception circuit that transmits or receives signals is used for data transmission or reception between circuit boards, between housings, or between semiconductor integrated circuits. An input / output circuit for inputting or outputting a signal is used for the transmission / reception circuit. In the input / output circuit and the transmission / reception circuit, various devices have been devised for high-speed signal transmission / reception. For example, it is known to perform impedance matching between a semiconductor integrated circuit and a transmission line, improve a signal waveform, and use a through hole as a correction capacitor of the matching circuit (for example, Patent Document 1). It is known to correct frequency characteristics using a capacitance between a through hole and a ground plane (for example, Patent Document 2).

特開平０９−８２１９号公報JP 09-8219 A 特開昭６１−２５１０５９号公報JP-A-61-251059

送受信回路において、信号を送信または受信する送受信端子をバンプとして形成すると、送受信端子における反射特性が悪化する。本入力または出力回路および受信または送信回路は、良好な反射特性を得ることを目的とする。   In the transmission / reception circuit, when the transmission / reception terminal for transmitting or receiving a signal is formed as a bump, the reflection characteristics at the transmission / reception terminal deteriorate. The purpose of the input or output circuit and the reception or transmission circuit is to obtain good reflection characteristics.

例えば、回路から信号が入力または回路に信号を出力する第１配線層と、前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、を具備し、前記第１配線層および前記第２配線層のうち上方に形成された一方上に、平面視において前記第１配線層および前記第２配線層と重なるようにバンプが形成されることを特徴とする入力または出力回路を用いる。
For example, a first wiring layer that receives a signal from a circuit or outputs a signal to the circuit, and a second wiring layer that is formed above or below the first wiring layer so as to overlap the first wiring layer in plan view A third wiring layer on which a bump for outputting the signal to the outside or a signal for inputting the signal from the outside is formed, and the third wiring layer in which the bump is provided in a plan view below the third wiring layer A fourth wiring layer formed so as to overlap the region, and an inductor having one end and the other end electrically connected to the first wiring layer and the third wiring layer, respectively, and the first wiring An input or output circuit , wherein a bump is formed on one of the upper layer and the second wiring layer formed above the first wiring layer and the second wiring layer in a plan view. Is used.

例えば、回路が形成された半導体基板と、前記半導体基板上に形成され、前記回路から信号が入力または前記回路に信号を出力する第１配線層と、前記半導体基板上かつ前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、前記半導体基板上に形成され、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、前記半導体基板上かつ前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、を具備し、前記第１配線層および前記第２配線層のうち上方に形成された一方上に、平面視において前記第１配線層および前記第２配線層と重なるようにバンプが形成されることを特徴とする受信または送信回路を用いる。 For example, a semiconductor substrate on which a circuit is formed, a first wiring layer which is formed on the semiconductor substrate and receives a signal from the circuit or outputs a signal to the circuit, and on the semiconductor substrate and the first wiring layer A second wiring layer formed so as to overlap the first wiring layer in a plan view above or below, and a bump formed on the semiconductor substrate for outputting the signal to the outside or inputting the signal from the outside. A third wiring layer formed thereon, and a fourth wiring layer formed on the semiconductor substrate and below the third wiring layer so as to overlap a region of the third wiring layer in which the bump is provided in plan view And an inductor having one end and the other end electrically connected to the first wiring layer and the third wiring layer, respectively, and is formed above the first wiring layer and the second wiring layer. On the other hand To use a receiver or transmitter circuit, characterized in that the bumps are formed so as to overlap with the first wiring layer and the second wiring layer in a plan view.

本入力または出力回路および受信または送信回路によれば、良好な反射特性を得ることができる。   According to the input or output circuit and the reception or transmission circuit, good reflection characteristics can be obtained.

図１は、実施例１に係る送信回路の等価回路図である。FIG. 1 is an equivalent circuit diagram of the transmission circuit according to the first embodiment. 図２（ａ）、図２（ｂ）および図２（ｃ）は、それぞれ比較例１、比較例２および実施例１に係る出力回路の等価回路図を示す図である。FIGS. 2A, 2B, and 2C are diagrams showing equivalent circuit diagrams of output circuits according to Comparative Example 1, Comparative Example 2, and Example 1, respectively. 図３（ａ）は、バンプの平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ断面図である。FIG. 3A is a plan view of the bump, and FIG. 3B is a cross-sectional view taken along the line AA in FIG. 図４は、比較例１、比較例２および実施例１に係る出力端子における反射特性を計算した結果を示す図である。FIG. 4 is a diagram illustrating the results of calculating the reflection characteristics at the output terminals according to Comparative Example 1, Comparative Example 2, and Example 1. 図５（ａ）は、実施例１に係る送信回路の平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ断面を模式的に示した図である。FIG. 5A is a plan view of the transmission circuit according to the first embodiment, and FIG. 5B is a diagram schematically illustrating the AA cross section of FIG. 図６は、実施例２に係る送信回路の断面を模式的に示した図である。FIG. 6 is a schematic diagram illustrating a cross section of the transmission circuit according to the second embodiment. 図７は、実施例３に係る受信回路の等価回路図である。FIG. 7 is an equivalent circuit diagram of the receiving circuit according to the third embodiment.

以下、図面を参照し実施例について説明する。   Hereinafter, embodiments will be described with reference to the drawings.

図１は、実施例１に係る送信回路の等価回路図である。図１に示すように、送信回路１００は、出力回路１０、信号回路２２を備えている。信号回路２２は、例えばドライバアンプ１６およびＭＵＸ１８を備えている。出力回路１０は、抵抗Ｒ０、インダクタＬ０並びにキャパシタＣ１およびＣ２を備えている。送信回路１０においては、抵抗Ｒ０の一端が入力端子１２に他端がグランドに電気的に接続されている。インダクタＬ０の一端が入力端子１２に他端が出力端子１４に電気的に接続されている。キャパシタＣ１の一端が入力端子１２に他端がグランドに電気的に接続されている。キャパシタＣ２の一端が出力端子１４に他端がグランドに電気的に接続されている。   FIG. 1 is an equivalent circuit diagram of the transmission circuit according to the first embodiment. As shown in FIG. 1, the transmission circuit 100 includes an output circuit 10 and a signal circuit 22. The signal circuit 22 includes, for example, a driver amplifier 16 and a MUX 18. The output circuit 10 includes a resistor R0, an inductor L0, and capacitors C1 and C2. In the transmission circuit 10, one end of the resistor R0 is electrically connected to the input terminal 12 and the other end is electrically connected to the ground. One end of the inductor L 0 is electrically connected to the input terminal 12 and the other end is electrically connected to the output terminal 14. One end of the capacitor C1 is electrically connected to the input terminal 12 and the other end is electrically connected to the ground. One end of the capacitor C2 is electrically connected to the output terminal 14 and the other end is electrically connected to the ground.

ＭＵＸ１８には複数の信号線が入力する。ＭＵＸ１８は複数の信号を多重化し出力する。ドライバアンプ１６は、ＭＵＸ１８が出力した信号を増幅し出力回路１０の入力端子１２に出力する。出力回路１０の出力端子１４から信号が出力される。図１の信号回路２２は、一例であり、入力端子１２に信号を出力する他の回路でもよい。   A plurality of signal lines are input to the MUX 18. The MUX 18 multiplexes and outputs a plurality of signals. The driver amplifier 16 amplifies the signal output from the MUX 18 and outputs the amplified signal to the input terminal 12 of the output circuit 10. A signal is output from the output terminal 14 of the output circuit 10. The signal circuit 22 in FIG. 1 is an example, and may be another circuit that outputs a signal to the input terminal 12.

次に、比較例について説明する。図２（ａ）、図２（ｂ）および図２（ｃ）は、それぞれ比較例１、比較例２および実施例１に係る出力回路の等価回路図を示す図である。図２（ａ）に示すように、比較例１に係る出力回路１０ａにおいては、インダクタＬ０およびキャパシタＣ１が設けられていない。その他の構成は実施例１の出力回路１０と同じであり説明を省略する。図２（ｂ）に示すように、比較例２に係る出力回路１０ｂにおいては、キャパシタＣ１が設けられていない。その他の構成は実施例１の出力回路１０と同じであり説明を省略する。図２（ｃ）に示す出力回路１０は、図１と同じであり説明を省略する。   Next, a comparative example will be described. FIGS. 2A, 2B, and 2C are diagrams showing equivalent circuit diagrams of output circuits according to Comparative Example 1, Comparative Example 2, and Example 1, respectively. As shown in FIG. 2A, the output circuit 10a according to the comparative example 1 is not provided with the inductor L0 and the capacitor C1. Other configurations are the same as those of the output circuit 10 of the first embodiment, and the description thereof is omitted. As illustrated in FIG. 2B, the output circuit 10b according to the comparative example 2 is not provided with the capacitor C1. Other configurations are the same as those of the output circuit 10 of the first embodiment, and the description thereof is omitted. The output circuit 10 shown in FIG. 2C is the same as that shown in FIG.

比較例１は、抵抗Ｒ０の抵抗値と同じインピーダンスで終端した出力回路である。抵抗Ｒ０の抵抗値は、例えば出力端子１４の出力インピーダンスと同じとする。例えば、５０Ωとする。キャパシタＣ２は、出力端子１４をバンプを用い形成した場合に生じる寄生容量である。   Comparative Example 1 is an output circuit terminated with the same impedance as the resistance value of the resistor R0. The resistance value of the resistor R0 is assumed to be the same as the output impedance of the output terminal 14, for example. For example, 50Ω. The capacitor C2 is a parasitic capacitance generated when the output terminal 14 is formed using a bump.

バンプに生じる寄生容量について説明する。図３（ａ）は、バンプの平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ断面図である。図３（ａ）および図３（ｂ）に示すように、シリコン基板等の半導体基板２０上に絶縁層２８が形成されている。絶縁層２８内に配線層３０および３２が形成されている。例えば配線層は複数積層されており、各配線層間に層間絶縁膜として絶縁層２８が形成されている。絶縁層２８上に配線層２４が形成されている、配線層２４上にバンプ２６が形成されている。配線層３０および３２は、例えば接地配線および電源配線の少なくとも一方である。配線層３０および３２の一部は配線層２４の下方に設けられている。これにより、配線層２４と配線層３０との間に寄生容量Ｃｆ１、配線層２４と配線層３２との間に寄生容量Ｃｆ２が付加される。比較例１のキャパシタＣ２は、例えば寄生容量Ｃｆ１およびＣｆ２に対応する。   A parasitic capacitance generated in the bump will be described. FIG. 3A is a plan view of the bump, and FIG. 3B is a cross-sectional view taken along the line AA in FIG. As shown in FIGS. 3A and 3B, an insulating layer 28 is formed on a semiconductor substrate 20 such as a silicon substrate. Wiring layers 30 and 32 are formed in the insulating layer 28. For example, a plurality of wiring layers are stacked, and an insulating layer 28 is formed as an interlayer insulating film between the wiring layers. A wiring layer 24 is formed on the insulating layer 28, and a bump 26 is formed on the wiring layer 24. The wiring layers 30 and 32 are, for example, at least one of a ground wiring and a power supply wiring. A part of the wiring layers 30 and 32 is provided below the wiring layer 24. As a result, a parasitic capacitance Cf1 is added between the wiring layer 24 and the wiring layer 30, and a parasitic capacitance Cf2 is added between the wiring layer 24 and the wiring layer 32. The capacitor C2 of the comparative example 1 corresponds to, for example, parasitic capacitances Cf1 and Cf2.

比較例１においては、キャパシタＣ２が形成されることにより、出力端子１４に入力する信号５０が反射する。信号５０は、例えば、出力回路１０ａが出力した信号が、後段において反射された信号である。このように、後段から反射されてきた信号５０は、抵抗Ｒ０で終端させることが好ましい。このような信号５０の反射は、出力信号がマイクロ波の場合、顕著となる。さらに、出力信号の周波数が例えば１ＧＨｚ以上の場合顕著となる。   In the comparative example 1, the signal C input to the output terminal 14 is reflected by forming the capacitor C2. The signal 50 is, for example, a signal obtained by reflecting the signal output from the output circuit 10a in the subsequent stage. Thus, the signal 50 reflected from the subsequent stage is preferably terminated by the resistor R0. Such reflection of the signal 50 becomes significant when the output signal is a microwave. Furthermore, it becomes remarkable when the frequency of the output signal is, for example, 1 GHz or more.

図４は、比較例１、比較例２および実施例１に係る出力端子における反射特性を計算した結果を示す図である。図２（ａ）から図２（ｃ）の抵抗Ｒ０の抵抗値を５０Ω、キャパシタＣ１およびＣ２のキャパシタンスＣを全て同じ３２０ｆＦ、図２（ｂ）および図２（ｃ）のインダクタＬ０のインダクタンスをそれぞれＬ／２およびＬとした。ＣとＬとは、Ｆ＝１／（（２π）×√（（Ｌ／２）×Ｃ））となるように設定した。Ｆは信号５０の周波数より大きい周波数である。Ｓ２２は、出力端子１４における信号５０の反射係数を示している。   FIG. 4 is a diagram illustrating the results of calculating the reflection characteristics at the output terminals according to Comparative Example 1, Comparative Example 2, and Example 1. The resistance value of the resistor R0 in FIGS. 2A to 2C is 50Ω, the capacitances C of the capacitors C1 and C2 are all the same 320 fF, and the inductance of the inductor L0 in FIGS. 2B and 2C is respectively L / 2 and L. C and L were set to satisfy F = 1 / ((2π) × √ ((L / 2) × C)). F is a frequency larger than the frequency of the signal 50. S 22 indicates the reflection coefficient of the signal 50 at the output terminal 14.

図４を参照し、比較例１においては、周波数Ｆ／１０において、Ｓ２２は−２７ｄＢ程度である。比較例２においては、Ｓ２２は−４７ｄＢ程度である。実施例１においては、Ｓ２２は−６０ｄＢ程度である。比較例２のように、比較例１に対しインダクタＬ０を設けると反射係数は小さくなる。しかし十分ではない。実施例２のように、インダクタＬ０に加え、キャパシタＣ２とほぼ同じキャパシタンスＣを有するキャパシタＣ１を設けることにより反射係数をより小さくできる。   Referring to FIG. 4, in Comparative Example 1, S22 is about -27 dB at frequency F / 10. In Comparative Example 2, S22 is about -47 dB. In Example 1, S22 is about -60 dB. When the inductor L0 is provided for the comparative example 1 as in the comparative example 2, the reflection coefficient becomes small. But not enough. As in the second embodiment, in addition to the inductor L0, the reflection coefficient can be further reduced by providing the capacitor C1 having substantially the same capacitance C as the capacitor C2.

図５（ａ）は、実施例１に係る送信回路の平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ断面を模式的に示した図である。図５（ａ）および図５（ｂ）に示すように、例えばシリコン基板等の半導体基板２０上に、絶縁層２８が形成されている。絶縁層２８は、例えば主に酸化シリコンまたは低ｋ材料を含む。絶縁層２８内には半導体基板２０と水平方向に配線３１が、垂直方向にビア配線３５が形成されている。配線３１は、複数積層されており、配線３１間に層間絶縁膜として絶縁層２８が形成されている。このように、配線３１と絶縁層２８とは多層配線構造を備えている。さらに、絶縁層２８上に配線２５が形成され、配線２５上にバンプ２６が形成されている。ビア配線３５は、多層配線の各層間絶縁膜を貫通するビア配線と、各ビア配線間の各配線層に含まれるパッドと、を含んでもよいが、図５（ｂ）においては、ビア配線３５を簡略化して図示している。配線３１、２５およびビア配線３５は、例えばＣｕまたはＡｌ等の金属を主に含む。バンプ２６は、例えばＳｎＡｇＣｕ等の半田を主に含む。   FIG. 5A is a plan view of the transmission circuit according to the first embodiment, and FIG. 5B is a diagram schematically illustrating the AA cross section of FIG. As shown in FIGS. 5A and 5B, an insulating layer 28 is formed on a semiconductor substrate 20 such as a silicon substrate. The insulating layer 28 mainly includes, for example, silicon oxide or a low-k material. In the insulating layer 28, wiring 31 is formed in the horizontal direction with respect to the semiconductor substrate 20, and via wiring 35 is formed in the vertical direction. A plurality of wirings 31 are stacked, and an insulating layer 28 is formed between the wirings 31 as an interlayer insulating film. Thus, the wiring 31 and the insulating layer 28 have a multilayer wiring structure. Further, wiring 25 is formed on the insulating layer 28, and bumps 26 are formed on the wiring 25. The via wiring 35 may include a via wiring penetrating each interlayer insulating film of the multilayer wiring and a pad included in each wiring layer between the via wirings. In FIG. 5B, the via wiring 35 is included. Is shown in a simplified manner. The wirings 31 and 25 and the via wiring 35 mainly contain, for example, a metal such as Cu or Al. The bump 26 mainly includes solder such as SnAgCu.

配線２５は、第１配線層２４ａおよび第３配線層２４ｂを含む。配線３１は、第２配線層３０ａ、第４配線層３０ｂおよび配線層３４を含む。ビア配線３５は、ビア配線３６ａから３６ｃを含む。半導体基板２０内に信号回路２２が形成されている。信号回路２２は、例えば図１のＭＵＸ１８およびドライバアンプ１６である。信号回路２２は、半導体基板２０内に形成されたトランジスタと絶縁層２８内に形成された配線を備えている。配線は図示していない。   The wiring 25 includes a first wiring layer 24a and a third wiring layer 24b. The wiring 31 includes a second wiring layer 30a, a fourth wiring layer 30b, and a wiring layer 34. The via wiring 35 includes via wirings 36a to 36c. A signal circuit 22 is formed in the semiconductor substrate 20. The signal circuit 22 is, for example, the MUX 18 and the driver amplifier 16 in FIG. The signal circuit 22 includes a transistor formed in the semiconductor substrate 20 and a wiring formed in the insulating layer 28. The wiring is not shown.

図５（ａ）に示すように、信号回路２２は、例えば４つのバンプ２６ａおよび２６ｃと配線３１を介し電気的に接続されている。バンプ２６ｃは、電源用端子である。バンプ２６ｃのうち一方はグランドに、他方は電源に電気的に接続される。バンプ２６ａには、信号回路２２から信号が出力される。２つのバンプ２６ａには、例えば差動信号が出力される。シングルエンド信号の場合、信号回路２２に電気的に接続されるバンプ２６ａは１つでもよい。バンプ２６ａとバンプ２６ｂとの間には、配線３１により形成されたインダクタＬ０が直列に電気的に接続されている。インダクタＬ０は、図１のインダクタＬ０に対応する。バンプ２６ｂは、信号を外部に出力する出力端子であり、図１の出力端子１４に対応する。   As shown in FIG. 5A, the signal circuit 22 is electrically connected to, for example, four bumps 26a and 26c via wirings 31. The bump 26c is a power supply terminal. One of the bumps 26c is electrically connected to the ground, and the other is electrically connected to the power source. A signal is output from the signal circuit 22 to the bump 26a. For example, differential signals are output to the two bumps 26a. In the case of a single end signal, the number of bumps 26a electrically connected to the signal circuit 22 may be one. An inductor L0 formed by the wiring 31 is electrically connected in series between the bump 26a and the bump 26b. The inductor L0 corresponds to the inductor L0 in FIG. The bump 26b is an output terminal that outputs a signal to the outside, and corresponds to the output terminal 14 of FIG.

図５（ｂ）に示すように、バンプ２６ａおよび２６ｂは、それぞれ第１配線層２４ａおよび第３配線層２４ｂ上に形成されている。配線層３４は、インダクタＬ０に対応する。第１配線層２４ａと信号回路２２とはビア配線３６ｃを介し電気的に接続されている。配線層３４の一端はビア配線３６ａを介し第１配線層２４ａと電気的に接続されている。配線層３４の他端はビア配線３６ｂを介し第３配線層２４ｂと電気的に接続されている。第２配線層３０ａおよび第４配線層３０ｂは、それぞれ第１配線層２４ａおよび第３配線層２４ｂの下方に形成されている。第２配線層３０ａおよび第４配線層３０ｂは、例えば図３（ａ）および図３（ｂ）の配線層３０および３２に相当する。第１配線層２４ａと第２配線層３０ａとは容量結合し、キャパシタＣ１が形成される。キャパシタＣ１は、図１のキャパシタＣ１に対応する。第３配線層２４ｂと第４配線層３０ｂとは容量結合し、キャパシタＣ２が形成される。キャパシタＣ２は、図１のキャパシタＣ２に対応する。信号回路２２から出力された信号は第１配線層２４ａに入力する。第１配線層２４ａは、図１の入力端子１２に対応する。さらに、信号は、インダクタＬ０を含む配線層３４を介し第３配線層２４ｂに入力する。第３配線層２４ｂは、バンプ２６ｂを介し信号を外部に出力する。なお、図１の抵抗Ｒ０は、半導体基板２０内の半導体抵抗、配線３１または薄膜抵抗により形成される。   As shown in FIG. 5B, the bumps 26a and 26b are formed on the first wiring layer 24a and the third wiring layer 24b, respectively. The wiring layer 34 corresponds to the inductor L0. The first wiring layer 24a and the signal circuit 22 are electrically connected via the via wiring 36c. One end of the wiring layer 34 is electrically connected to the first wiring layer 24a via the via wiring 36a. The other end of the wiring layer 34 is electrically connected to the third wiring layer 24b via the via wiring 36b. The second wiring layer 30a and the fourth wiring layer 30b are formed below the first wiring layer 24a and the third wiring layer 24b, respectively. The second wiring layer 30a and the fourth wiring layer 30b correspond to, for example, the wiring layers 30 and 32 in FIGS. 3 (a) and 3 (b). The first wiring layer 24a and the second wiring layer 30a are capacitively coupled to form a capacitor C1. The capacitor C1 corresponds to the capacitor C1 in FIG. The third wiring layer 24b and the fourth wiring layer 30b are capacitively coupled to form a capacitor C2. The capacitor C2 corresponds to the capacitor C2 in FIG. The signal output from the signal circuit 22 is input to the first wiring layer 24a. The first wiring layer 24a corresponds to the input terminal 12 in FIG. Further, the signal is input to the third wiring layer 24b through the wiring layer 34 including the inductor L0. The third wiring layer 24b outputs a signal to the outside via the bump 26b. The resistor R0 in FIG. 1 is formed by a semiconductor resistor in the semiconductor substrate 20, a wiring 31, or a thin film resistor.

実施例１によれば、第１配線層２４ａと、第１配線層２４ａの下方に形成された第２配線層３０ａを設ける。第１配線層２４ａと第２配線層３０ａとを容量結合させる。これにより、図１のキャパシタＣ１を形成することができる。よって、図４のように、第３配線層２４ｂと第４配線層３０ｂとの容量結合により悪化した出力回路１０の反射特性を改善することができる。   According to the first embodiment, the first wiring layer 24a and the second wiring layer 30a formed below the first wiring layer 24a are provided. The first wiring layer 24a and the second wiring layer 30a are capacitively coupled. Thereby, the capacitor C1 of FIG. 1 can be formed. Therefore, as shown in FIG. 4, it is possible to improve the reflection characteristic of the output circuit 10 that has deteriorated due to capacitive coupling between the third wiring layer 24b and the fourth wiring layer 30b.

また、第３配線層２４ｂと第４配線層３０ｂとが上下方向に重なるように形成されるために、図３（ａ）および図３（ｂ）を用い説明したように、寄生容量が増加してしまう。そこで、第１配線層２４ａと第２配線層３０ａとは上下方向に重なるように形成する。これにより、キャパシタＣ２と同程度のキャパシタンスを備えるキャパシタＣ１を形成することができる。   Further, since the third wiring layer 24b and the fourth wiring layer 30b are formed so as to overlap in the vertical direction, as described with reference to FIGS. 3A and 3B, the parasitic capacitance increases. End up. Therefore, the first wiring layer 24a and the second wiring layer 30a are formed so as to overlap in the vertical direction. As a result, the capacitor C1 having the same capacitance as the capacitor C2 can be formed.

第１配線層２４ａ上にバンプ２６ａは形成されていなくともよいが、フリップチップ実装する際の機械的強度を保つため、バンプ２６ａは形成されていることが好ましい。   The bumps 26a do not have to be formed on the first wiring layer 24a, but the bumps 26a are preferably formed in order to maintain mechanical strength when flip-chip mounting is performed.

図１のように、第１配線層２４ａは抵抗Ｒ０を介しグラウンドまたは電源に接続されていることが好ましい。これにより、終端抵抗を形成することができる。   As shown in FIG. 1, the first wiring layer 24a is preferably connected to the ground or the power supply via the resistor R0. Thereby, a termination resistor can be formed.

第１配線層２４ａと第２配線層３０ａとにより形成される容量値と、第３配線層２４ｂと第４配線層３０ｂとにより形成される容量値と、は実質的に同じである。これにより、図４のように、出力端子１４における反射特性を改善することができる。   The capacitance value formed by the first wiring layer 24a and the second wiring layer 30a and the capacitance value formed by the third wiring layer 24b and the fourth wiring layer 30b are substantially the same. Thereby, the reflection characteristic in the output terminal 14 can be improved like FIG.

さらに、図４を参照し、キャパシタＣ１およびＣ２の容量値をＣ、インダクタＬ０のインダクタンスをＬ、出力端子１４から出力される信号の周波数をＦとしたとき、Ｆ＜１／（（２π）×√（（Ｌ／２）×Ｃ））であることが好ましい。これにより、信号の反射特性を改善できる。なお、Ｆは１／（（２π）×√（（Ｌ／２）×Ｃ））の１／５以下、または１／１０以下であることが好ましい。これにより、信号の反射特性をより改善できる。   Further, referring to FIG. 4, when the capacitance value of the capacitors C1 and C2 is C, the inductance of the inductor L0 is L, and the frequency of the signal output from the output terminal 14 is F, F <1 / ((2π) × √ ((L / 2) × C)) is preferable. Thereby, the reflection characteristic of the signal can be improved. Note that F is preferably 1/5 or less of 1 / ((2π) × √ ((L / 2) × C)), or 1/10 or less. Thereby, the reflection characteristic of the signal can be further improved.

図６は、実施例２に係る送信回路の断面を模式的に示した図である。平面図は実施例１の図５（ａ）と同じであり説明を省略する。図６に示すように、第２配線層３０ａが絶縁層２８上に形成され、第１配線層２４ａが絶縁層２８内に形成されている。バンプ２６ａが第２配線層３０ａ上に形成されている。バンプ２６ａは、接地するためのバンプまたは電源用のバンプである。その他の構成は実施例１と同じであり説明を省略する。   FIG. 6 is a schematic diagram illustrating a cross section of the transmission circuit according to the second embodiment. The plan view is the same as FIG. 5A of the first embodiment, and the description is omitted. As shown in FIG. 6, the second wiring layer 30 a is formed on the insulating layer 28, and the first wiring layer 24 a is formed in the insulating layer 28. Bumps 26a are formed on the second wiring layer 30a. The bump 26a is a bump for grounding or a bump for power supply. Other configurations are the same as those of the first embodiment, and the description thereof is omitted.

このように、第２配線層３０ａは第１配線層２４ａの上方に形成されていてもよい。この場合、第２配線層３０ａ上にバンプ２６ａを形成することにより、バンプ２６ａを、信号回路２２に接地電位または電源電位を供給するバンプとして用いることができる。   Thus, the second wiring layer 30a may be formed above the first wiring layer 24a. In this case, the bump 26a can be used as a bump for supplying a ground potential or a power supply potential to the signal circuit 22 by forming the bump 26a on the second wiring layer 30a.

実施例１および２のように、第２配線層３０ａは、第１配線層２４ａの上方または下方に形成されていればよい。   As in the first and second embodiments, the second wiring layer 30a only needs to be formed above or below the first wiring layer 24a.

実施例３は、受信回路の例である。図７は、実施例３に係る受信回路の等価回路図である。図７に示すように、受信回路１００ａは、入力回路１０ｃと信号回路２２ａを備えている。入力回路１０ｃの回路構成は実施例１の図１と同じである。入力回路１０ｃの入力端子１４ａに外部から信号が入力し、出力端子１２ａから信号が信号回路１２ａに出力する。信号回路２２ａはアンプ１６ａを備えている。アンプ１６ａは、入力回路１０ｃから入力した信号を増幅し次段の回路に出力する。   The third embodiment is an example of a receiving circuit. FIG. 7 is an equivalent circuit diagram of the receiving circuit according to the third embodiment. As shown in FIG. 7, the receiving circuit 100a includes an input circuit 10c and a signal circuit 22a. The circuit configuration of the input circuit 10c is the same as that of FIG. A signal is input from the outside to the input terminal 14a of the input circuit 10c, and a signal is output from the output terminal 12a to the signal circuit 12a. The signal circuit 22a includes an amplifier 16a. The amplifier 16a amplifies the signal input from the input circuit 10c and outputs the amplified signal to the next stage circuit.

実施例３のように、図５（ａ）から図６の構造は、入力回路を含む受信回路に適用することもできる。すなわち、図５（ａ）から図６において、第１配線層２４ａは、信号回路２２から信号が入力または信号回路２２から信号が出力すればよい。また、バンプ２６ｂは、外部に信号を出力または外部から信号が入力すればよい。   As in the third embodiment, the structure shown in FIGS. 5A to 6 can be applied to a receiving circuit including an input circuit. That is, in FIGS. 5A to 6, the first wiring layer 24 a only needs to receive a signal from the signal circuit 22 or output a signal from the signal circuit 22. Further, the bump 26b only needs to output a signal to the outside or a signal from the outside.

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

実施例１を含む実施形態に関し、さらに以下の付記を開示する。
付記１：
回路から信号が入力または回路に信号を出力する第１配線層と、前記第１配線層の上方または下方に形成された第２配線層と、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、前記第３配線層下方に形成された第４配線層と、前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、を具備することを特徴とする入力または出力回路。
付記２：
前記第２配線層および前記第４配線層は、接地配線および電源配線の少なくとも一方であることを特徴とする付記１記載の入力または出力回路。
付記３：
前記第１配線層および前記第２配線層のうち上方に形成された一方上にバンプが形成されることを特徴とする付記１または２記載の入力または出力回路。
付記４：
前記第２配線層は、前記第１配線層の上方に形成され、前記第２配線層上に、前記回路に接地電位または電源電位を供給するバンプが形成されることを特徴とする付記１または２項記載の入力または出力回路。
付記５：
一端が前記第１配線層に接続され、他端がグラウンドまたは電源に接続された抵抗を具備することを特徴とする付記１から４のいずれか一項記載の入力または出力回路。
付記６：
前記第１配線層と前記第２配線層とは容量結合されており、前記第３配線と前記第４配線とは容量結合されていることを特徴とする付記１から５のいずれか一項記載の入力または出力回路。
付記７：
前記第１配線層と前記第２配線層とにより形成される容量値と、前記第３配線層と前記第４配線層とにより形成される容量値と、は実質的に同じであることを特徴とする付記６記載の入力または出力回路。
付記８：
前記容量値をＣ、前記インダクタのインダクタンスをＬ、前記信号の周波数をＦとしたとき、Ｆ＜１／（（２π）×√（（Ｌ／２）×Ｃ））であることを特徴とする付記７記載の入力または出力回路。
付記９：
回路が形成された半導体基板と、前記半導体基板上に形成され、前記回路から信号が入力または前記回路に信号を出力する第１配線層と、前記半導体基板上かつ前記第１配線層の上方または下方に形成された第２配線層と、前記半導体基板上に形成され、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、前記半導体基板上かつ前記第３配線層下方に形成された第４配線層と、前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、を具備することを特徴とする受信または送信回路。 Regarding the embodiment including Example 1, the following additional notes are disclosed.
Appendix 1:
A first wiring layer for inputting a signal from the circuit or outputting a signal to the circuit, a second wiring layer formed above or below the first wiring layer, and outputting the signal to the outside or inputting the signal from the outside A third wiring layer on which bumps to be formed are formed; a fourth wiring layer formed below the third wiring layer; and one end and the other end of the first wiring layer and the third wiring layer, respectively, electrically And an inductor connected to the input or output circuit.
Appendix 2:
The input or output circuit according to appendix 1, wherein the second wiring layer and the fourth wiring layer are at least one of a ground wiring and a power wiring.
Appendix 3:
The input or output circuit according to claim 1 or 2, wherein a bump is formed on one of the first wiring layer and the second wiring layer formed above.
Appendix 4:
The second wiring layer is formed above the first wiring layer, and a bump for supplying a ground potential or a power supply potential to the circuit is formed on the second wiring layer. The input or output circuit according to item 2.
Appendix 5:
The input or output circuit according to any one of appendices 1 to 4, further comprising a resistor having one end connected to the first wiring layer and the other end connected to a ground or a power supply.
Appendix 6:
6. The supplementary note 1 to 5, wherein the first wiring layer and the second wiring layer are capacitively coupled, and the third wiring and the fourth wiring are capacitively coupled. Input or output circuit.
Appendix 7:
The capacitance value formed by the first wiring layer and the second wiring layer is substantially the same as the capacitance value formed by the third wiring layer and the fourth wiring layer. The input or output circuit according to appendix 6.
Appendix 8:
F <1 / ((2π) × √ ((L / 2) × C)), where C is the capacitance value, L is the inductance of the inductor, and F is the frequency of the signal. The input or output circuit according to appendix 7.
Appendix 9:
A semiconductor substrate on which a circuit is formed; a first wiring layer which is formed on the semiconductor substrate and receives a signal from the circuit or outputs a signal to the circuit; and on the semiconductor substrate and above the first wiring layer or A second wiring layer formed below, a third wiring layer formed on the semiconductor substrate, on which a bump for outputting the signal to the outside or inputting the signal from the outside is formed, and on the semiconductor substrate And a fourth wiring layer formed below the third wiring layer, and an inductor having one end and the other end electrically connected to the first wiring layer and the third wiring layer, respectively. And receiving or transmitting circuit.

１０ 出力回路
１０ｃ 入力回路
２２、２２ｃ 信号回路
２０ 半導体基板
２４ａ 第１配線層
２４ｂ 第３配線層
２５、３１ 配線
２８ 絶縁層
３０ａ 第２配線層
３０ｂ 第３配線層
３５ ビア配線 DESCRIPTION OF SYMBOLS 10 Output circuit 10c Input circuit 22, 22c Signal circuit 20 Semiconductor substrate 24a 1st wiring layer 24b 3rd wiring layer 25, 31 wiring 28 Insulating layer 30a 2nd wiring layer 30b 3rd wiring layer 35 Via wiring

Claims (6)

回路から信号が入力または回路に信号を出力する第１配線層と、
前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、
外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、
前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、
前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、
を具備し、
前記第１配線層および前記第２配線層のうち上方に形成された一方上に、平面視において前記第１配線層および前記第２配線層と重なるようにバンプが形成されることを特徴とする入力または出力回路。 A first wiring layer that receives signals from the circuit or outputs signals to the circuit;
A second wiring layer formed above or below the first wiring layer so as to overlap the first wiring layer in plan view;
A third wiring layer on which a bump for outputting the signal to the outside or inputting the signal from the outside is formed;
A fourth wiring layer formed below the third wiring layer so as to overlap a region of the third wiring layer where the bump is provided in a plan view;
An inductor having one end and the other end electrically connected to the first wiring layer and the third wiring layer,
Equipped with,
A bump is formed on one of the first wiring layer and the second wiring layer formed above so as to overlap the first wiring layer and the second wiring layer in plan view. Input or output circuit. 回路から信号が入力または回路に信号を出力する第１配線層と、
前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、
外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、
前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、
前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、
を具備し、
前記第２配線層は、前記第１配線層の上方に形成され、前記第２配線層上に、平面視において前記第１配線層および前記第２配線層と重なるように前記回路に接地電位または電源電位を供給するバンプが形成されることを特徴とする入力または出力回路。 A first wiring layer that receives signals from the circuit or outputs signals to the circuit;
A second wiring layer formed above or below the first wiring layer so as to overlap the first wiring layer in plan view;
A third wiring layer on which a bump for outputting the signal to the outside or inputting the signal from the outside is formed;
A fourth wiring layer formed below the third wiring layer so as to overlap a region of the third wiring layer where the bump is provided in a plan view;
An inductor having one end and the other end electrically connected to the first wiring layer and the third wiring layer,
Comprising
The second wiring layer is formed above the first wiring layer, and has a ground potential or a ground potential on the second wiring layer so as to overlap the first wiring layer and the second wiring layer in a plan view. An input or output circuit , wherein a bump for supplying a power supply potential is formed. 回路から信号が入力または回路に信号を出力する第１配線層と、
前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、
外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、
前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、
前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、
を具備し、
一端が前記第１配線層に接続され、他端がグラウンドまたは電源に接続され、前記外部に前記信号を出力または外部から前記信号が入力するバンプの出力インピーダンスまたは入力インピーダンスと同じ抵抗値を有する抵抗を具備することを特徴とする入力または出力回路。 A first wiring layer that receives signals from the circuit or outputs signals to the circuit;
A second wiring layer formed above or below the first wiring layer so as to overlap the first wiring layer in plan view;
A third wiring layer on which a bump for outputting the signal to the outside or inputting the signal from the outside is formed;
A fourth wiring layer formed below the third wiring layer so as to overlap a region of the third wiring layer where the bump is provided in a plan view;
An inductor having one end and the other end electrically connected to the first wiring layer and the third wiring layer,
Comprising
One end is connected to the first wiring layer, the other end is connected to a ground or a power supply, and the resistor has the same resistance value as the output impedance or input impedance of the bump that outputs the signal to the outside or inputs the signal from the outside An input or output circuit comprising: 前記第２配線層および前記第４配線層は、接地配線および電源配線の少なくとも一方であることを特徴とする請求項１から３のいずれか一項記載の入力または出力回路。 The second wiring layer and the fourth wiring layer, the input or output circuit of any one of claims 1 3, characterized in that at least one of the ground lines and power lines. 回路が形成された半導体基板と、
前記半導体基板上に形成され、前記回路から信号が入力または前記回路に信号を出力する第１配線層と、
前記半導体基板上かつ前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、
前記半導体基板上に形成され、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、
前記半導体基板上かつ前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、
前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、
を具備し、
前記第１配線層および前記第２配線層のうち上方に形成された一方上に、平面視において前記第１配線層および前記第２配線層と重なるようにバンプが形成されることを特徴とする受信または送信回路。 A semiconductor substrate on which a circuit is formed;
A first wiring layer which is formed on the semiconductor substrate and receives a signal from the circuit or outputs a signal to the circuit;
A second wiring layer formed on the semiconductor substrate and above or below the first wiring layer so as to overlap the first wiring layer in plan view;
A third wiring layer formed on the semiconductor substrate and on which bumps for outputting the signal to the outside or inputting the signal from the outside are formed;
A fourth wiring layer formed on the semiconductor substrate and below the third wiring layer so as to overlap a region of the third wiring layer in which the bump is provided in a plan view;
An inductor having one end and the other end electrically connected to the first wiring layer and the third wiring layer,
Equipped with,
A bump is formed on one of the first wiring layer and the second wiring layer formed above so as to overlap the first wiring layer and the second wiring layer in plan view. Receive or transmit circuit. 前記信号はマイクロ波であることを特徴とする請求項１から４のいずれか一項記載の入力または出力回路。 The signal input or output circuit of any one of claims 1 to 4, characterized in that the microwave.
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