JP5957375B2 - Phase change memory - Google Patents

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Description

本発明は、電流を素子に流すことにより、相変化による構造変化が引き起こされた結果、電流抵抗値が変化する物質を利用して、情報を記憶し、電気的書き換えが可能な相変化メモリに関する。   The present invention relates to a phase change memory capable of storing information and electrically rewriting using a substance whose current resistance value changes as a result of a structural change caused by a phase change caused by passing a current through an element. .

ＮＡＮＤ型フラッシュメモリにデータを記録する固体ストレージは、高速アクセス、高データ転送レート、低消費電力といった特長を持つことから、次世代のストレージデバイスとして注目されている。固体ストレージの大容量化を目的として、メモリ素子サイズの微細化が進められているが、近い将来、隣接メモリ素子間のカップリングなどによって記憶密度が飽和すると予測され、ＮＡＮＤ型フラッシュメモリに代わる、高速で大容量化が可能な固体ストレージが求められている。   Solid-state storage that records data in a NAND flash memory has attracted attention as a next-generation storage device because it has features such as high-speed access, high data transfer rate, and low power consumption. For the purpose of increasing the capacity of solid-state storage, the memory element size has been reduced, but in the near future it is predicted that the storage density will be saturated due to coupling between adjacent memory elements, etc., replacing NAND flash memory, There is a need for solid-state storage capable of high speed and large capacity.

次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の一つに、記録材料にカルコゲナイド材料を用いた相変化メモリがある。相変化メモリの１素子であるメモリセルの基本構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用して情報を記憶する抵抗変化型メモリである。   As a next-generation solid-state storage, a resistance change type memory has been actively studied, and one of them is a phase change memory using a chalcogenide material as a recording material. The basic structure of a memory cell, which is one element of a phase change memory, is a recording material sandwiched between metal electrodes. The phase change memory is a resistance change type memory that stores information using the fact that recording materials between electrodes have different resistance states.

相変化メモリセルは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料で構成される記録材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、メモリセルの両端に電位差を与え、メモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することで行う。 The phase change memory cell stores information using the fact that the resistance value of a recording material made of a phase change material such as Ge 2 Sb 2 Te 5 is different between an amorphous state and a crystalline state. The resistance is high in the amorphous state and low in the crystalline state. Therefore, reading is performed by applying a potential difference to both ends of the memory cell, measuring the current flowing through the memory cell, and determining the high resistance state / low resistance state of the memory cell.

一方、相変化メモリはＧｅ原子の移動のみで制御可能という理論が最近提唱され、この理論に基づいた相変化メモリとして、ＧｅＴｅとＳｂ２Ｔｅ３を交互に層状に形成した超格子構造で高抵抗の結晶状態と低抵抗の結晶状態を遷移させることが非特許文献１に開示されている。また、この超格子構造の相変化メモリは、従来のＧｅ２Ｓｂ２Ｔｅ５などの相変化材料を用いた相変化メモリと比較して、低電流でのスイッチングが可能であり、低電力化を達成できる。 On the other hand, the theory that the phase change memory can be controlled only by the movement of Ge atoms has recently been proposed. As a phase change memory based on this theory, a superlattice structure in which GeTe and Sb 2 Te 3 are alternately formed in a layered manner has a high resistance. Non-Patent Document 1 discloses that the crystal state and the low-resistance crystal state are transitioned. In addition, this superlattice phase change memory is capable of switching at a lower current and lower power compared to a phase change memory using a phase change material such as conventional Ge 2 Sb 2 Te 5. Can be achieved.

相変化メモリセルの動作電流低減、電力低減は、重要な技術開発要素の一つである。相変化メモリセルの動作電流が低減できると、例えばＭＯＳトランジスタやダイオードなどのメモリセルを選択するスイッチを微細化が可能になり、固体ストレージの高密度化、高速化が可能になる。また相変化メモリセルの動作電力が低減できると、これを用いた固体ストレージをモバイルや家庭用ＰＣなどのストレージクラスメモリ（ＤＲＡＭなどのキャッシュメモリと外部記憶装置の性能ギャップを埋めて、デバイスの性能向上と消費電力低減とを両立することが可能な高速メモリ）に適用した場合、これらのデバイスの消費電力低減に有効である。相変化メモリセルの動作電流、消費電力のうち、データ書換え（特にリセット動作）に要するものは６０％以上であり、このリセット動作に要する電流、電力低減が重要である。   Reducing the operating current and power of phase change memory cells is one of the important technological development elements. If the operating current of the phase change memory cell can be reduced, for example, a switch for selecting a memory cell such as a MOS transistor or a diode can be miniaturized, and the density and speed of solid storage can be increased. In addition, if the operating power of the phase change memory cell can be reduced, solid-state storage using it can be used as a storage class memory for mobile and home PCs (filling the performance gap between a cache memory such as a DRAM and an external storage device). When applied to a high-speed memory capable of achieving both improvement and power consumption reduction, it is effective in reducing the power consumption of these devices. Of the operating current and power consumption of the phase change memory cell, 60% or more is required for data rewriting (especially reset operation), and it is important to reduce the current and power required for this reset operation.

リセット動作は、相変化メモリセルの高抵抗化に対応している。従って、超格子型の相変化メモリセルにおいても、高抵抗化することで、さらなる電力低減が達成可能である。   The reset operation corresponds to the increase in resistance of the phase change memory cell. Therefore, even in the superlattice type phase change memory cell, it is possible to achieve further power reduction by increasing the resistance.

R. E. Simpson 外６名、”Interfacial phase-change memory” Nature Nanotechnology Vol.6 p.501−505 (2011)R. E. Simpson and 6 others, “Interfacial phase-change memory” Nature Nanotechnology Vol.6 p.501-505 (2011)

本発明の目的は、低抵抗状態の抵抗を高めることができる超格子型の相変化メモリを提供することにある。   An object of the present invention is to provide a superlattice type phase change memory capable of increasing the resistance in a low resistance state.

上記課題を解決するための、本発明の一態様の相変化メモリセルは、半導体素子が形成され表面に絶縁膜を有する基板と、
前記基板の上方に設けられた第１の電極と、
前記第１の電極の上方に設けられた第２の電極と、
前記第１の電極と第２の電極との間に挟まれ、Ｓｂ２Ｔｅ３層とＧｅＴｅ層が繰り返し成膜された超格子構造の相変化メモリ層と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第１の電極に接して設けられ、Ｚｒを含むＳｂ２Ｔｅ３層を有することを特徴とする。 In order to solve the above problems, a phase change memory cell of one embodiment of the present invention includes a substrate on which a semiconductor element is formed and an insulating film on a surface thereof,
A first electrode provided above the substrate;
A second electrode provided above the first electrode;
In a phase change memory having a phase change memory layer having a superlattice structure sandwiched between the first electrode and the second electrode and having a Sb 2 Te 3 layer and a GeTe layer formed repeatedly,
The phase change memory layer having a superlattice structure is provided in contact with the first electrode, and has a Sb 2 Te 3 layer containing Zr.

また、第１の電極と、
前記第１の電極の上に、Ｓｂ２Ｔｅ３層とＧｅＴｅ層が繰り返し成膜された超格子構造の相変化メモリ層と、
前記超格子構造の相変化メモリ層の上に形成された第２の電極と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第１の電極に接するＳｂ２Ｔｅ３層と、前記第２の電極に接するＧｅＴｅ層とを有し、
前記Ｓｂ２Ｔｅ３層の少なくとも１層がＺｒを含むことを特徴とする。 A first electrode;
A phase change memory layer having a superlattice structure in which a Sb 2 Te 3 layer and a GeTe layer are repeatedly formed on the first electrode;
A phase change memory having a second electrode formed on the phase change memory layer of the superlattice structure;
The phase change memory layer having the superlattice structure includes an Sb 2 Te 3 layer in contact with the first electrode, and a GeTe layer in contact with the second electrode,
At least one of the Sb 2 Te 3 layers includes Zr.

本発明によれば、低抵抗状態の抵抗を高めることができる超格子型の相変化メモリを提供することができる。   According to the present invention, it is possible to provide a superlattice type phase change memory capable of increasing the resistance in a low resistance state.

本発明の第１の実施例に係る相変化メモリにおける超格子構造を示す断面図である。1 is a cross-sectional view showing a superlattice structure in a phase change memory according to a first embodiment of the present invention. 本発明の第２の実施例に係る相変化メモリにおける超格子構造を示す断面図である。It is sectional drawing which shows the superlattice structure in the phase change memory which concerns on the 2nd Example of this invention. Ｓｂ２Ｔｅ３層にＹＳＺを添加した場合の、Ｓｂ２Ｔｅ３層の抵抗率のＹＳＺ添加量依存性を示した図である。In the case of addition of YSZ to the Sb 2 Te 3 layer is a diagram showing the YSZ amount dependency of the resistivity of the Sb 2 Te 3 layer. 図３Ａにおいて、添加量が０から１０重量％までの拡大図を示す。In FIG. 3A, an enlarged view from 0 to 10% by weight is shown. 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの一構造を示す俯瞰図である。1 is an overhead view showing a structure of a memory array in a phase change memory according to a first example of the present invention; 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（電極形成）を説明するための斜視図である。に示すプロセスフローの斜視図である。It is a perspective view for demonstrating the manufacturing method (electrode formation) of the memory array in the phase change memory based on 1st Example of this invention. It is a perspective view of the process flow shown in FIG. 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（絶縁膜形成後平坦化）を説明するための斜視図である。It is a perspective view for demonstrating the manufacturing method (flattening after insulating film formation) of the memory array in the phase change memory which concerns on 1st Example of this invention. 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（ｐ−ｉ−ｎ積層膜、金属膜、超格子構造の相変化メモリ層を順次形成）を説明するための斜視図である。1 is a perspective view for explaining a method of manufacturing a memory array in a phase change memory according to a first embodiment of the present invention (a p-i-n stacked film, a metal film, and a phase change memory layer having a superlattice structure are sequentially formed); It is. 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（ｐ−ｉ−ｎ積層膜、金属膜、超格子構造の相変化メモリ層を柱状加工）を説明するための斜視図である。1 is a perspective view for explaining a method of manufacturing a memory array in a phase change memory according to a first embodiment of the present invention (a columnar process of a phase change memory layer having a pinned film, a metal film, and a superlattice structure). FIG. It is. 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（絶縁膜形成後平坦化）を説明するための斜視図である。It is a perspective view for demonstrating the manufacturing method (flattening after insulating film formation) of the memory array in the phase change memory which concerns on 1st Example of this invention. 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（金属膜形成）を説明するための斜視図である。It is a perspective view for demonstrating the manufacturing method (metal film formation) of the memory array in the phase change memory based on 1st Example of this invention. 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（図５Ｆにおいて、柱状構造周辺の絶縁膜を透視）を説明するための斜視図である。FIG. 7 is a perspective view for explaining a method for manufacturing a memory array in the phase change memory according to the first example of the present invention (through FIG. 5F, see through the insulating film around the columnar structure); 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（上部電極形成）を説明するための斜視図である。It is a perspective view for demonstrating the manufacturing method (upper electrode formation) of the memory array in the phase change memory based on 1st Example of this invention.

発明者等は、低抵抗状態の低効率を高めるための検討を行った結果、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを交互に積層した超格子構造を有する相変化メモリにおいて、下部電極に接してＳｂ２Ｔｅ３層を形成するとともに、Ｓｂ２Ｔｅ３層にＺｒを添加すればよいことを見出した。本発明は上記知見に基づいて生まれたものである。なお、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを交互に積層した超格子構造を有する相変化メモリのＯＮ／ＯＦＦ抵抗比は３桁程度あるため、低抵抗状態の抵抗を１桁程度高めてもＯＮ／ＯＦＦ状態の読み取りへの影響は無視することができる。 As a result of investigations to increase the low efficiency in the low resistance state, the inventors have contacted the lower electrode in a phase change memory having a superlattice structure in which GeTe layers and Sb 2 Te 3 layers are alternately stacked. It was found that the Sb 2 Te 3 layer is formed and Zr may be added to the Sb 2 Te 3 layer. The present invention was born based on the above findings. In addition, since the ON / OFF resistance ratio of the phase change memory having a superlattice structure in which GeTe layers and Sb 2 Te 3 layers are alternately stacked has about 3 digits, it is ON even if the resistance in the low resistance state is increased by about 1 digit. The influence on reading in the / OFF state can be ignored.

以下、本発明の実施例について図面を用いて説明する。   Embodiments of the present invention will be described below with reference to the drawings.

本発明の第１の実施例について図１、図２、図３Ａ、図３Ｂ、図４、図５Ａ〜図５Ｈを用いて説明する。   A first embodiment of the present invention will be described with reference to FIGS. 1, 2, 3A, 3B, 4, and 5A to 5H.

図１は、本実施例に係る相変化メモリにおける超格子構造の一例を下部電極１００と上部電極１０４とともに示した断面図である。本実施例において、下部電極１００は、例えばタングステンや窒化チタン及びそれらの複合膜からなる。この下部電極１００に接して、Ｚｒを含むＳｂ２Ｔｅ３層１０１が形成されている。ただし、Ｚｒは不安定であるため、Ｚｒを含むＳｂ２Ｔｅ３層は、ＺｒＯ２（ジルコニア）もしくはＹＳＺ（イットリア安定化ジルコニア）を添加することにより作製した。このため、Ｓｂ２Ｔｅ３層中に酸素やＹ（イットリウム）が含まれるが本発明の本質ではない。Ｚｒを含むＳｂ２Ｔｅ３層１０１に接して形成されたＧｅＴｅ層１０２と、ＧｅＴｅ層１０２に接するＳｂ２Ｔｅ３層１０３とが対になって、ＧｅＴｅ層１０２、Ｓｂ２Ｔｅ３層１０３、ＧｅＴｅ層１０２、Ｓｂ２Ｔｅ３層１０３・・、ＧｅＴｅ層１０２、Ｓｂ２Ｔｅ３層１０３と繰り返されたいわゆる超格子構造になっており、上部電極１０４はＳｂ２Ｔｅ３層１０３に接して形成されている。Ｓｂ２Ｔｅ３層１０３は、何らかの別の材料が含まれていなくとも、Ｚｒが含まれていても問題ない。一方、超格子型の相変化メモリの動作原理は、ＧｅＴｅ層中のＧｅ原子の移動により、膜全体が高抵抗状態と低抵抗状態を遷移することであるとされている。この原理によれば、ＧｅＴｅ層には何らかの材料が添加されてしまうと、Ｇｅの動作を阻害してしまうと考えられ、ＧｅＴｅ層は意図的に添加された不純物を含まない層である必要がある。 FIG. 1 is a cross-sectional view showing an example of a superlattice structure in the phase change memory according to the present embodiment, together with a lower electrode 100 and an upper electrode 104. In this embodiment, the lower electrode 100 is made of, for example, tungsten, titanium nitride, or a composite film thereof. An Sb 2 Te 3 layer 101 containing Zr is formed in contact with the lower electrode 100. However, since Zr is unstable, the Sb 2 Te 3 layer containing Zr was prepared by adding ZrO 2 (zirconia) or YSZ (yttria-stabilized zirconia). For this reason, oxygen and Y (yttrium) are contained in the Sb 2 Te 3 layer, but this is not the essence of the present invention. The GeTe layer 102 formed in contact with the Sb 2 Te 3 layer 101 containing Zr and the Sb 2 Te 3 layer 103 in contact with the GeTe layer 102 are paired to form a GeTe layer 102, an Sb 2 Te 3 layer 103, and a GeTe layer. The layer 102, the Sb 2 Te 3 layer 103,..., The GeTe layer 102, and the Sb 2 Te 3 layer 103 have a so-called superlattice structure, and the upper electrode 104 is formed in contact with the Sb 2 Te 3 layer 103. ing. The Sb 2 Te 3 layer 103 does not have any problem even if it does not contain any other material or contains Zr. On the other hand, the principle of operation of the superlattice phase change memory is that the entire film transitions between a high resistance state and a low resistance state due to the movement of Ge atoms in the GeTe layer. According to this principle, if any material is added to the GeTe layer, it is considered that the operation of Ge is hindered, and the GeTe layer needs to be a layer not containing an intentionally added impurity. .

さらに、超格子構造の相変化メモリを成膜するためには、Ｓｂ２Ｔｅ３層及びＧｅＴｅ層の各層を平坦に成膜する必要がある。しかし、発明者等の検討によれば、第一（下部電極）電極に接するＳｂ２Ｔｅ３層１０１は、非常に凝集しやすいことが分かった。膜厚が１ｎｍ未満では、島状に成膜される。一方、２０ｎｍより厚い膜厚では凝集が大きいため、超格子構造を形成することが困難であることが分かった。そのため、第一電極に接するＺｒを含むＳｂ２Ｔｅ３層１０１は、１ｎｍ〜２０ｎｍの膜厚とすることが望ましい。 Further, in order to form a phase change memory having a superlattice structure, it is necessary to form the Sb 2 Te 3 layer and the GeTe layer flatly. However, according to the study by the inventors, it has been found that the Sb 2 Te 3 layer 101 in contact with the first (lower electrode) electrode is very likely to aggregate. When the film thickness is less than 1 nm, the film is formed in an island shape. On the other hand, it was found that it is difficult to form a superlattice structure because aggregation is large at a film thickness greater than 20 nm. Therefore, it is desirable that the Sb 2 Te 3 layer 101 containing Zr in contact with the first electrode has a thickness of 1 nm to 20 nm.

図３Ａは、Ｓｂ２Ｔｅ３層にＹＳＺを添加した場合のＹＳＺ添加量に対する抵抗率の変化を示す。ＹＳＺの添加量が多くなると、抵抗率が大きくなっていることが分かる。また、図３Ｂには、図３Ａにおいて、添加量が０から１０重量％までの拡大図を示した。添加量が５重量％で抵抗率の変化が３桁（１，０００倍）以上、１０重量％では４桁（１０，０００倍）以上変化していることが分かった。ＹＳＺを添加したＳｂ２Ｔｅ３層１０１を用いることで、低抵抗状態の抵抗値を大きくすることができ、結果としてリセット電流の低減につながる。例えば、Ｓｂ２Ｔｅ３層にＺｒを１０重量％添加した場合、従来（未添加）に比し抵抗率が１０倍程度増加する。なお、Ｚｒの添加量Ｙとしては、０重量％＜Ｙ＜２０重量％で使用することができるが、０重量％＜Ｙ＜１０重量％が好ましい。Ｚｒを添加することにより抵抗率が高くなるが、多すぎると抵抗率の変動が大きくなり抵抗値の制御性が悪化する。また、超格子第１層がＳｂ２Ｔｅ３層１０１であることから、上に堆積されるＧｅＴｅ層１０２、Ｓｂ２Ｔｅ３層１０３は１５０℃程度以上の温度で成膜することで結晶成長させることができ、超格子との整合を取りつつ抵抗率を上げることができるため、超格子構造の相変化メモリを実現できる。従って、本実施例１では下部電極１００に接するＳｂ２Ｔｅ３層１０１にＺｒＯ２やＹＳＺを添加した例を挙げたが、さらに上層にあるＳｂ２Ｔｅ３層１０３の一部または全てにＺｒＯ２やＹＳＺを添加することでも抵抗率をコントールできる。また、Ｓｂ２Ｔｅ３層１０１にＺｒＯ２やＹＳＺを添加せず、上層にあるＳｂ２Ｔｅ３層１０３の一部または全部にＺｒＯ２やＹＳＺを添加しても良い。その結果、抵抗率をコントロールすることができ、抵抗値を高く設定することで、リセット電流を低減することができ、ひいては電力削減につながる。また、複数のＳｂ２Ｔｅ３層１０３にＺｒを添加することにより各層への添加量を低減することができるため、各層における結晶性の劣化をより低減することができ、また、隣接するＧｅＴｅ層１０２への添加物の拡散を低減することができる。また、Ｓｂ２Ｔｅ３層１０１にＺｒＯ２やＹＳＺを添加しない場合、下部電極上に、より結晶性の良好なＳｂ２Ｔｅ３層を形成することができる。また、Ｓｂ２Ｔｅ３層の各層へのＺｒ添加量を均一とすることにより、均一な結晶性を有する超格子構造を得ることができる。 FIG. 3A shows the change in resistivity with respect to the amount of YSZ added when YSZ is added to the Sb 2 Te 3 layer. It can be seen that the resistivity increases as the amount of YSZ added increases. FIG. 3B shows an enlarged view of the addition amount from 0 to 10% by weight in FIG. 3A. It was found that when the addition amount was 5% by weight, the change in resistivity was changed by 3 digits (1,000 times) or more, and at 10% by weight, 4 digits (10,000 times) or more. By using the Sb 2 Te 3 layer 101 to which YSZ is added, the resistance value in the low resistance state can be increased, and as a result, the reset current is reduced. For example, when 10% by weight of Zr is added to the Sb 2 Te 3 layer, the resistivity increases by about 10 times compared to the conventional (non-added). The addition amount Y of Zr can be 0% by weight <Y <20% by weight, but preferably 0% by weight <Y <10% by weight. The resistivity is increased by adding Zr. However, if the amount is too large, the variation of the resistivity is increased and the controllability of the resistance value is deteriorated. In addition, since the first superlattice layer is the Sb 2 Te 3 layer 101, the GeTe layer 102 and the Sb 2 Te 3 layer 103 deposited thereon are grown at a temperature of about 150 ° C. or higher. In addition, since the resistivity can be increased while matching with the superlattice, a phase change memory having a superlattice structure can be realized. Therefore, in the first embodiment, an example in which ZrO 2 or YSZ is added to the Sb 2 Te 3 layer 101 in contact with the lower electrode 100 has been described. However, a part or all of the Sb 2 Te 3 layer 103 in the upper layer is added to ZrO 2. The resistivity can also be controlled by adding YSZ. Furthermore, without adding ZrO 2 or YSZ to Sb 2 Te 3 layer 101, some or all of the Sb 2 Te 3 layer 103 in the upper layer may be added ZrO 2 or YSZ. As a result, the resistivity can be controlled, and by setting the resistance value high, the reset current can be reduced, which leads to power reduction. Moreover, since the amount of addition to each layer can be reduced by adding Zr to the plurality of Sb 2 Te 3 layers 103, the deterioration of crystallinity in each layer can be further reduced, and the adjacent GeTe layer Diffusion of the additive into 102 can be reduced. Further, when ZrO 2 or YSZ is not added to the Sb 2 Te 3 layer 101, an Sb 2 Te 3 layer with better crystallinity can be formed on the lower electrode. In addition, by making the Zr addition amount of each of the Sb 2 Te 3 layers uniform, a superlattice structure having uniform crystallinity can be obtained.

図４には、選択素子としてｐｉｎダイオードを持つ本実施例に係る相変化メモリのメモリアレイの一構造の俯瞰図を示した。絶縁膜２０１としては、例えば半導体基板上に形成されたシリコン酸化膜を用いることができる。この絶縁膜の２０１の中に相変化メモリをコントロールするためのＣＭＯＳ等の半導体素子による回路（図示せず）が組まれている。絶縁膜２０１上に形成された電極２０２は、例えばタングステンや窒化チタン及びそれらの複合膜が用いられる。電極２０２は、ＣＭＯＳによる回路と相変化メモリの選択素子とを接続する役割を持つ。電極２０２の上に設けられたｐｉｎダイオード２０３は、選択素子の役割を担う。ｐｉｎダイオード２０３の上にはタングステンなどの金属膜（下部電極）２０４が形成されている。金属膜（下部電極）２０４に接して超格子構造の相変化メモリ層２０５が設けられる。超格子構造の相変化メモリ層２０５は、図１や図２に示したＺｎを添加したＳｂ２Ｔｅ３層１０１及び、その上に形成されたＧｅＴｅ層１０２とＳｂ２Ｔｅ３層１０３との繰り返し積層構造を有する。超格子構造の相変化メモリ層２０５に接して上部電極２０６が形成されている。超格子構造の相変化メモリ層２０５において、第１層がＺｒＯ２またはＹＳＺが添加されたＳｂ２Ｔｅ３層を用いることにより、超格子構造の相変化メモリ層の抵抗値をコントロールすることができ、抵抗値を高く設定することで、リセット電流を低減することができ、ひいては電力削減につながる。
また、図４に示したようなメモリアレイとすることにより高密度化を図ることができる。 FIG. 4 shows an overhead view of one structure of the memory array of the phase change memory according to this embodiment having a pin diode as a selection element. As the insulating film 201, for example, a silicon oxide film formed on a semiconductor substrate can be used. A circuit (not shown) made of a semiconductor element such as a CMOS for controlling the phase change memory is assembled in the insulating film 201. For the electrode 202 formed on the insulating film 201, for example, tungsten, titanium nitride, or a composite film thereof is used. The electrode 202 has a role of connecting a CMOS circuit and a selection element of the phase change memory. The pin diode 203 provided on the electrode 202 serves as a selection element. A metal film (lower electrode) 204 such as tungsten is formed on the pin diode 203. A phase change memory layer 205 having a superlattice structure is provided in contact with the metal film (lower electrode) 204. The phase change memory layer 205 having a superlattice structure includes a Sb 2 Te 3 layer 101 doped with Zn shown in FIGS. 1 and 2, and a GeTe layer 102 and an Sb 2 Te 3 layer 103 formed thereon. It has a laminated structure. An upper electrode 206 is formed in contact with the phase change memory layer 205 having a superlattice structure. In the phase change memory layer 205 with a superlattice structure, the resistance value of the phase change memory layer with a superlattice structure can be controlled by using the Sb 2 Te 3 layer to which ZrO 2 or YSZ is added as the first layer. By setting the resistance value high, the reset current can be reduced, which leads to power reduction.
Further, the memory array as shown in FIG. 4 can be used to increase the density.

以下、本実施例に係る相変化メモリにおけるメモリアレイの製造方法の一例について、図５Ａ〜図５Ｈを用いて説明する。図５Ａ〜図５Ｈは、本実施例に係る相変化メモリにおけるメモリアレイの製造方法を説明するための斜視図である。   Hereinafter, an example of a method for manufacturing a memory array in the phase change memory according to the present embodiment will be described with reference to FIGS. 5A to 5H. 5A to 5H are perspective views for explaining a method of manufacturing a memory array in the phase change memory according to this embodiment.

先ず、シリコン酸化膜などの絶縁膜３０１を準備する。絶縁膜３０１の中には、シリコン基板上に公知技術により作成したＣＭＯＳによる回路などが埋め込まれている。このシリコン酸化膜などの絶縁膜３０１の上に、例えばタングステンなどの高融点金属を堆積後、ドライエッチングなどで加工して図５Ａに示すように電極３０２を形成する。その後、シリコン酸化膜などの絶縁膜をＣＶＤ(Chemical Vapor Depostion)法などで堆積後、ＣＭＰ（Chemical Mechanical Polish）法により平坦化して電極３０２の間に絶縁膜３０３を埋め込む（図５Ｂ）。   First, an insulating film 301 such as a silicon oxide film is prepared. In the insulating film 301, a CMOS circuit or the like prepared by a known technique is embedded on a silicon substrate. On the insulating film 301 such as a silicon oxide film, a high melting point metal such as tungsten is deposited and then processed by dry etching or the like to form an electrode 302 as shown in FIG. 5A. Thereafter, an insulating film such as a silicon oxide film is deposited by a CVD (Chemical Vapor Depostion) method or the like, and then planarized by a CMP (Chemical Mechanical Polish) method to embed the insulating film 303 between the electrodes 302 (FIG. 5B).

次に、図５Ｃに示すように選択スイッチ用の積層膜３０４、超格子構造の相変化メモリ層の下部電極となる金属膜３０５、超格子構造の相変化メモリ層３０６を順次形成する。選択スイッチ用の積層膜３０４は、ボロンドープのシリコン膜、真性層のシリコン膜、リンドープのシリコン膜をＣＶＤ法により順次成膜する。本実施例の場合、選択素子としてｐｉｎダイオードを作製する例を示すが、選択素子の採用は任意である。選択素子を採用する場合、シリコン基板中に作成したダイオード、もしくはＭＯＳトランジスタ、あるいはオボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch)と呼ばれるスイッチ素子でも良く、加工容易性、スイッチ特性の観点から適当なものを採用する。
超格子構造の相変化メモリ層の下部電極となる金属膜３０５は、必要に応じて高速熱処理あるいは低温熱処理などで選択素子用のシリコン積層膜３０４を改質したのち、ＰＶＤ法もしくはＣＶＤ法を用いて成膜する。下部電極となる金属膜３０５は例えばタングステンなどの高融点金属を選択する。
超格子構造の相変化メモリ層３０６は、まずＰＶＤ法やＣＶＤ法などによりＺｒＯ２やＹＳＺが添加されたＳｂ２Ｔｅ３層を形成し、更にＧｅＴｅ層とＳｂ２Ｔｅ３層とを所定回数繰り返し成膜する（図１に示す構造と同一）。 Next, as shown in FIG. 5C, a stacked film 304 for a selection switch, a metal film 305 to be a lower electrode of a superlattice structure phase change memory layer, and a superlattice structure phase change memory layer 306 are sequentially formed. As the laminated film 304 for the selection switch, a boron-doped silicon film, an intrinsic silicon film, and a phosphorus-doped silicon film are sequentially formed by a CVD method. In the case of the present embodiment, an example in which a pin diode is manufactured as the selection element is shown, but the selection element is optional. When the selection element is adopted, a diode created in a silicon substrate, a MOS transistor, or a switch element called an Ovonic Threshold Switch (OTS) may be used, which is suitable from the viewpoint of processability and switch characteristics. adopt.
The metal film 305 serving as the lower electrode of the phase change memory layer having the superlattice structure is modified by using a PVD method or a CVD method after modifying the silicon laminated film 304 for the selective element by a high-speed heat treatment or a low-temperature heat treatment as necessary. To form a film. For the metal film 305 to be the lower electrode, a refractory metal such as tungsten is selected.
The phase change memory layer 306 having a superlattice structure is formed by first forming an Sb 2 Te 3 layer to which ZrO 2 or YSZ is added by a PVD method or a CVD method, and then repeating a GeTe layer and an Sb 2 Te 3 layer a predetermined number of times. A film is formed (same as the structure shown in FIG. 1).

続いて、図５Ｄに示したように、選択スイッチ用の積層膜３０４、超格子構造の相変化メモリ層の下部電極となる金属膜３０５、超格子構造の相変化メモリ層３０６をリソグラフィー工程及びドライエッチング工程などにより柱状に加工する。ここの加工は一括でも分割でも問題ない。なお、選択スイッチ用の積層膜３０４と超格子構造の相変化メモリ層の下部電極となる金属膜３０５とは、超格子構造の相変化メモリ層３０６に対して自己整合的に加工されており、微細化が可能である。   Subsequently, as illustrated in FIG. 5D, the stacked film 304 for the selection switch, the metal film 305 serving as the lower electrode of the phase change memory layer having the superlattice structure, and the phase change memory layer 306 having the superlattice structure are formed in the lithography process and the dry process. It is processed into a columnar shape by an etching process. The processing here can be performed in a batch or divided. Note that the stacked film 304 for the selection switch and the metal film 305 serving as the lower electrode of the phase change memory layer having the superlattice structure are processed in a self-aligned manner with respect to the phase change memory layer 306 having the superlattice structure. Miniaturization is possible.

さらに、図５Ｅに示したようにＣＶＤ法による絶縁膜もしくはスピン塗布により絶縁膜を厚く成膜し、ＣＭＰ法によりこの絶縁膜を削り、平坦化して柱状構造を有する選択スイッチ用の積層膜３０４、超格子構造の相変化メモリ層の下部電極となる金属膜３０５、超格子構造の相変化メモリ層３０６の間に絶縁膜３０７を埋め込む。   Further, as shown in FIG. 5E, a thick insulating film is formed by a CVD method or by spin coating, and the insulating film is shaved and flattened by a CMP method. An insulating film 307 is embedded between the metal film 305 serving as a lower electrode of the phase change memory layer having a superlattice structure and the phase change memory layer 306 having a superlattice structure.

次に、図５Ｆに示したように、タングステンなどの金属膜３０８を成膜する。図５Ｇには、図５Ｆに示した構造において、絶縁膜３０７を透視した場合の構造を示した。引き続き、図５Ｈに示したように金属膜３０８をリソグラフィー工程及びドライエッチング工程などにより加工して上部電極とすれば、選択素子を有する相変化メモリアレイを得ることができる。本相変化メモリアレイは、相変化素子（超格子構造の相変化メモリ層）３０６として、第一層にＺｒＯ２またはＹＳＺが添加されたＳｂ２Ｔｅ３層を有し、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが繰り返し成膜された構成を有し、相変化メモリの低抵抗状態における抵抗率を高く設定することで、リセット電流を低減することができ、ひいては電力削減につながる。すなわち、書き換え電流、動作電力が小さく、書換え耐性（エンデュランス特性）が良好なメモリを得ることができ、その結果、高速、高密度で、動作消費電力を低減できる。また、相変化メモリの加工条件・デザイン変更に対し、簡易に最適化を図ることができる。 Next, as shown in FIG. 5F, a metal film 308 such as tungsten is formed. FIG. 5G shows a structure when the insulating film 307 is seen through in the structure shown in FIG. 5F. Subsequently, as shown in FIG. 5H, if the metal film 308 is processed by a lithography process and a dry etching process to form an upper electrode, a phase change memory array having a selection element can be obtained. This phase change memory array has, as a phase change element (phase change memory layer having a superlattice structure) 306, an Sb 2 Te 3 layer to which ZrO 2 or YSZ is added as a first layer, and a GeTe layer and an Sb 2 Te. By having a structure in which three layers are repeatedly formed and setting the resistivity in a low resistance state of the phase change memory to be high, the reset current can be reduced, which leads to power reduction. That is, a memory having a small rewrite current and operating power and good rewrite endurance (endurance characteristics) can be obtained. As a result, operating power consumption can be reduced at high speed and high density. In addition, it is possible to easily optimize the processing conditions and design changes of the phase change memory.

図５Ａ〜図５Ｈに示す製造方法を用いて作製した相変化メモリデバイスの電気特性を評価したところ、低抵抗状態と高抵抗状態の読み取りへの影響なく低抵抗状態における抵抗を高めることができ、低消費電力化を図ることができた。   When the electrical characteristics of the phase change memory device manufactured using the manufacturing method shown in FIGS. 5A to 5H are evaluated, the resistance in the low resistance state can be increased without affecting the reading of the low resistance state and the high resistance state. Low power consumption was achieved.

以上、本実施例によれば、超格子との格子整合を取りつつ低抵抗状態の抵抗を高めることができ、低消費電力化が可能な超格子型の相変化メモリを提供することができる。また、超格子を構成するＳｂ２Ｔｅ３層へのＺｒの添加量Ｙを０重量％＜Ｙ＜２０重量％とすることにより、より制御性良く低抵抗状態における抵抗値を制御することができる。また、Ｚｒが添加されたＳｂ２Ｔｅ３層の膜厚を１〜２０ｎｍとすることにより、良好な超格子構造を得ることができる。 As described above, according to this embodiment, it is possible to provide a superlattice type phase change memory that can increase the resistance in a low resistance state while maintaining lattice matching with the superlattice and can reduce power consumption. Moreover, the resistance value in the low resistance state can be controlled with better controllability by setting the addition amount Y of Zr to the Sb 2 Te 3 layer constituting the superlattice to be 0 wt% <Y <20 wt%. . Moreover, a favorable superlattice structure can be obtained by setting the film thickness of the Sb 2 Te 3 layer to which Zr is added to 1 to 20 nm.

本発明の第２の実施例について図２を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。   A second embodiment of the present invention will be described with reference to FIG. Note that the matters described in the first embodiment but not described in the present embodiment can be applied to the present embodiment as long as there is no particular circumstance.

図２は、本実施例に係る相変化メモリにおける超格子構造を示す断面図である。本実施例においては、上部電極１０４が接する超格子層はＧｅＴｅ層１０２である。これにより、Ｓｂ２Ｔｅ３層と相性が悪い金属であっても上部電極として用いることができる。 FIG. 2 is a cross-sectional view showing a superlattice structure in the phase change memory according to this embodiment. In this embodiment, the superlattice layer with which the upper electrode 104 is in contact is the GeTe layer 102. Thus, Sb 2 Te 3 layer compatible can be used as the upper electrode even bad metal.

この構造においてもＺｒをＳｂ２Ｔｅ３層に添加することにより、図３Ａや図３Ｂに示したように抵抗率を高めることができる。従って、超格子構造において低抵抗時における抵抗率を高めることができるため、書き換え電流、動作電力が小さく、書換え耐性（エンデュランス特性）が良好なメモリを得ることができ、その結果、高速、高密度で、動作消費電力を低減できる。 Also in this structure, the resistivity can be increased as shown in FIGS. 3A and 3B by adding Zr to the Sb 2 Te 3 layer. Therefore, since the resistivity at the time of low resistance can be increased in the superlattice structure, it is possible to obtain a memory with a small rewrite current and operating power and a good rewrite endurance (endurance characteristic), and as a result, high speed and high density. Thus, the operation power consumption can be reduced.

また、本実施例では超格子の作製を１ステップで実行することが可能となる。即ち、実施例１では、第１ステップとしてＳｂ２Ｔｅ３層を形成後、第２ステップとしてＧｅＴｅ層とＳｂ２Ｔｅ３層とを１セットとした繰り返し形成が行われるが、本実施例では、Ｓｂ２Ｔｅ３層とＧｅＴｅ層を１セットとした繰り返し形成のステップのみとすることができる。
以上、本実施例によれば、実施例１と同様の効果を得ることができる。また、Ｓｂ２Ｔｅ３層と相性の悪い金属を上部電極として用いることができる。 In this embodiment, the superlattice can be manufactured in one step. That is, in Example 1, after forming the Sb 2 Te 3 layer as the first step, the GeTe layer and the Sb 2 Te 3 layer are repeatedly formed as a set as the second step. In this example, Only the step of repeated formation of the Sb 2 Te 3 layer and the GeTe layer as one set can be used.
As described above, according to this embodiment, it is possible to obtain the same effects as those of the first embodiment. In addition, a metal having poor compatibility with the Sb 2 Te 3 layer can be used as the upper electrode.

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。   In addition, this invention is not limited to an above-described Example, Various modifications are included. For example, the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described. Also, a part of the configuration of a certain embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of a certain embodiment. Further, it is possible to add, delete, and replace other configurations for a part of the configuration of each embodiment.

１００…下部電極、１０１…Ｚｒを含むＳｂ２Ｔｅ３層、１０２…ＧｅＴｅ層、１０３…Ｓｂ２Ｔｅ３層、１０４…上部電極、２０１…絶縁膜、２０２…電極、２０３…選択素子としてのｐｉｎダイオード、２０４…金属膜（下部電極）、２０５…第一層にＺｒを含むＳｂ２Ｔｅ３を持つＧｅＴｅ、Ｓｂ２Ｔｅ３超格子構造の相変化メモリ層、２０６…上部電極、３０１…絶縁膜、３０２…金属膜（電極）、３０３…絶縁膜、３０４…ボロンドープのシリコン膜、真性層のシリコン膜、リンドープのシリコン膜の積層膜、３０５…金属膜（下部電極）、３０６…第一層にＺｒを含むＳｂ２Ｔｅ３を持つＧｅＴｅ、Ｓｂ２Ｔｅ３超格子構造の相変化メモリ層、３０７…絶縁膜、３０８…金属膜（上部電極）。 100 ... lower electrode, Sb 2 Te 3 layer comprising 101 ... Zr, 102 ... GeTe layer, 103 ... Sb 2 Te 3 layer, 104 ... upper electrode, 201: insulating film, 202 ... electrode, 203 ... pin as a selection element diode, 204 ... metal film (lower electrode), 205 ... GeTe with Sb 2 Te 3 containing Zr in the first layer, the phase change memory layer of Sb 2 Te 3 superlattice structure, 206 ... upper electrode, 301: insulating film , 302 ... Metal film (electrode), 303 ... Insulating film, 304 ... Boron-doped silicon film, intrinsic silicon film, phosphorus-doped silicon film, 305 ... metal film (lower electrode), 306 ... in the first layer GeTe having Sb 2 Te 3 containing Zr, phase change memory layer of Sb 2 Te 3 superlattice structure, 307... Insulating film, 308... Metal film (upper electrode).

Claims (15)

半導体素子が形成され表面に絶縁膜を有する基板と、
前記基板の上方に設けられた第１の電極と、
前記第１の電極の上方に設けられた第２の電極と、
前記第１の電極と第２の電極との間に挟まれ、Ｓｂ２Ｔｅ３層とＧｅＴｅ層が繰り返し成膜された超格子構造の相変化メモリ層と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第１の電極に接して設けられ、Ｚｒを含むＳｂ２Ｔｅ３層を有することを特徴とする相変化メモリ。 A substrate having a semiconductor element formed thereon and an insulating film on the surface;
A first electrode provided above the substrate;
A second electrode provided above the first electrode;
In a phase change memory having a phase change memory layer having a superlattice structure sandwiched between the first electrode and the second electrode and repeatedly forming a Sb2Te3 layer and a GeTe layer,
The phase change memory layer having a superlattice structure is provided in contact with the first electrode, and has a Sb2Te3 layer containing Zr. 請求項１に記載の相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第２の電極に接して設けられたＳｂ２Ｔｅ３層を有することを特徴とする相変化メモリ。 The phase change memory of claim 1.
The phase change memory layer having a superlattice structure includes an Sb2Te3 layer provided in contact with the second electrode. 請求項１に記載の相変化メモリにおいて、
前記第１の電極と、前記超格子構造の相変化メモリ層とは柱状の構造であることを特徴とする相変化メモリ。 The phase change memory of claim 1.
The phase change memory according to claim 1, wherein the first electrode and the phase change memory layer of the superlattice structure have a columnar structure . 請求項１に記載の相変化メモリにおいて、
前記第１の電極に接して設けられ、Ｚｒを含むＳｂ２Ｔｅ３層の膜厚が１〜２０ｎｍの範囲内であることを特徴とする相変化メモリ。 The phase change memory of claim 1.
A phase change memory, wherein the thickness of an Sb2Te3 layer including Zr provided in contact with the first electrode is in a range of 1 to 20 nm. 請求項１に記載の相変化メモリにおいて、
前記基板と前記第１の電極との間に、選択素子が設けられていることを特徴とする相変化メモリ。 The phase change memory of claim 1.
A phase change memory, wherein a selection element is provided between the substrate and the first electrode. 請求項１に記載の相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、Ｚｒが添加された複数のＳｂ２Ｔｅ３層を有することを特徴とする相変化メモリ。 The phase change memory of claim 1.
The phase change memory layer having a superlattice structure includes a plurality of Sb2Te3 layers to which Zr is added. 請求項１に記載の相変化メモリにおいて、
前記Ｚｒを含むＳｂ２Ｔｅ３層は、Ｚｒの添加量をＹとした場合、
０重量％＜Ｙ＜２０重量％
の範囲の量が添加されていることを特徴とする相変化メモリ。 The phase change memory of claim 1.
In the Sb2Te3 layer containing Zr, when the addition amount of Zr is Y,
0 wt% <Y <20 wt%
A phase change memory characterized in that an amount in the range of is added. 第１の電極と、
前記第１の電極の上に、Ｓｂ２Ｔｅ３層とＧｅＴｅ層が繰り返し成膜された超格子構造の相変化メモリ層と、
前記超格子構造の相変化メモリ層の上に形成された第２の電極と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第１の電極に接するＳｂ２Ｔｅ３層と、前記第２の電極に接するＧｅＴｅ層とを有し、
前記Ｓｂ２Ｔｅ３層の少なくとも１層がＺｒを含むことを特徴とする相変化メモリ。 A first electrode;
A phase change memory layer having a superlattice structure in which an Sb2Te3 layer and a GeTe layer are repeatedly formed on the first electrode;
A phase change memory having a second electrode formed on the phase change memory layer of the superlattice structure;
The phase change memory layer having the superlattice structure includes an Sb2Te3 layer in contact with the first electrode and a GeTe layer in contact with the second electrode.
A phase change memory, wherein at least one of the Sb2Te3 layers includes Zr. 請求項８に記載の相変化メモリにおいて、
前記Ｚｒを含むＳｂ２Ｔｅ３層は、前記第１の電極に接するＳｂ２Ｔｅ３層であることを特徴とする相変化メモリ。 The phase change memory of claim 8.
The phase change memory according to claim 1, wherein the Sb2Te3 layer containing Zr is an Sb2Te3 layer in contact with the first electrode. 請求項８に記載の相変化メモリにおいて、
前記Ｚｒを含むＳｂ２Ｔｅ３層は、前記第１の電極に接するＳｂ２Ｔｅ３層以外のＳｂ２Ｔｅ３層の何れかであることを特徴とする相変化メモリ。 The phase change memory of claim 8.
The phase change memory according to claim 1, wherein the Sb2Te3 layer containing Zr is any one of Sb2Te3 layers other than the Sb2Te3 layer in contact with the first electrode. 請求項８に記載の相変化メモリにおいて、
前記Ｓｂ２Ｔｅ３層の複数の層にＺｒが添加され、当該複数のＳｂ２Ｔｅ３層の、各層への重量％で定義されるＺｒ添加量が均一であることを特徴とする相変化メモリ。 The phase change memory of claim 8.
A phase change memory characterized in that Zr is added to a plurality of layers of the Sb2Te3 layer, and a Zr addition amount defined by weight% of each of the plurality of Sb2Te3 layers is uniform . 請求項８に記載の相変化メモリにおいて、
前記Ｚｒを含むＳｂ２Ｔｅ３層は、１〜２０ｎｍの範囲の膜厚を有することを特徴とする相変化メモリ。 The phase change memory of claim 8.
The phase change memory according to claim 1, wherein the Sb2Te3 layer containing Zr has a thickness in a range of 1 to 20 nm. 請求項８に記載の相変化メモリにおいて、
前記Ｚｒを含むＳｂ２Ｔｅ３層は、Ｚｒの添加量をＹとした場合、
０重量％＜Ｙ＜２０重量％
の範囲の量が添加されていることを特徴とする相変化メモリ。 The phase change memory of claim 8.
In the Sb2Te3 layer containing Zr, when the addition amount of Zr is Y,
0 wt% <Y <20 wt%
A phase change memory characterized in that an amount in the range of is added. 請求項８に記載の相変化メモリにおいて、
前記第１の電極は、選択素子に接続されていることを特徴とする相変化メモリ。 The phase change memory of claim 8.
The phase change memory, wherein the first electrode is connected to a selection element. 請求項１４に記載の相変化メモリにおいて、
前記選択素子と、前記第１の電極と、前記超格子構造の相変化メモリ層とは柱状に加工され、アレイ状に配置されていることを特徴とする相変化メモリ。 The phase change memory of claim 14.
The phase change memory, wherein the selection element, the first electrode, and the phase change memory layer having the superlattice structure are processed in a columnar shape and arranged in an array.
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