JP5943411B2 - Field effect transistor - Google Patents
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Description
本発明は、測定対象を検出する電界効果トランジスタに関する。 The present invention relates to a field effect transistor for detecting a measurement object.
従来、光、熱や気体などの測定対象を精度よく測定するために、測定対象とのわずかな作用でも大きな電流や電圧の出力が得られる電界効果トランジスタなどの様々なセンサが開発されている。 Conventionally, in order to accurately measure a measurement target such as light, heat, or gas, various sensors such as a field effect transistor that can output a large current or voltage even with a slight action with the measurement target have been developed.
例えば、サブミクロンサイズの量子ドットに、ミリ波・遠赤外光を集中するボータイ・アンテナを配置した電界効果トランジスタの一種である単電子トランジスタと、量子ドットへ印可される外部磁場とを備えることで、従来のものより桁違いに感度が高く、かつ高速で動作するミリ波・遠赤外光検出器が開発されている(例えば、特許文献1参照)。 For example, a single-electron transistor that is a kind of field effect transistor in which a bowtie antenna that concentrates millimeter-wave and far-infrared light is arranged on a submicron-sized quantum dot, and an external magnetic field that is applied to the quantum dot Therefore, a millimeter-wave / far-infrared light detector has been developed that has an order of magnitude higher sensitivity than conventional ones and operates at a high speed (for example, see Patent Document 1).
しかしながら、特許文献1のような従来技術では、量子ドットの電子のエネルギー準位間のエネルギー間隔をゲート電極のバイアス電圧などとともに、外部磁場の印可によって制御するために、外部磁場を発生させる装置を単電子トランジスタとは別に配置する必要があり、装置規模が増大してしまう。 However, in the prior art such as Patent Document 1, an apparatus for generating an external magnetic field is used to control the energy interval between the energy levels of the electrons of the quantum dots together with the bias voltage of the gate electrode by applying an external magnetic field. It is necessary to arrange it separately from the single-electron transistor, which increases the device scale.
また、ミリ波・遠赤外光などの測定対象を量子ドットに直接作用させることから、ある程度強いパワーのミリ波・遠赤外光を照射すると、量子ドットの温度が上昇し、電気特性が不安定になり測定対象の検出感度が悪くなる。 In addition, since measurement objects such as millimeter waves and far-infrared light directly act on the quantum dots, irradiation with millimeter-wave and far-infrared light with a certain level of power increases the temperature of the quantum dots, resulting in poor electrical characteristics. It becomes stable and the detection sensitivity of the measurement object becomes worse.
上記従来技術が有する問題に鑑み、本発明の目的は、装置規模を増大させることなく、測定対象の検出感度を高く維持することができる技術を提供することにある。 In view of the problems of the above-described conventional technology, an object of the present invention is to provide a technology capable of maintaining the detection sensitivity of a measurement object high without increasing the device scale.
本発明を例示する電界効果トランジスタの一態様は、半導体基板と、半導体基板上に間隔を空けて形成されるソース領域およびドレイン領域と、絶縁層を介してソース領域およびドレイン領域に隣接するように、半導体基板上に形成されるゲート領域と、ソース領域とドレイン領域との間の領域に向かって突き出るように配置される突起部を用い、ソース領域とドレイン領域との間の静電結合による容量を制御する容量制御部と、を備える。 One embodiment of a field-effect transistor that exemplifies the present invention includes a semiconductor substrate, a source region and a drain region that are formed over the semiconductor substrate with a space therebetween, and an adjacent source region and drain region with an insulating layer interposed therebetween. Capacitance due to electrostatic coupling between the source region and the drain region , using a gate region formed on the semiconductor substrate and a protrusion disposed so as to protrude toward the region between the source region and the drain region A capacity control unit for controlling
また、ソース領域とドレイン領域との間の領域に形成され、ソース領域およびドレイン領域それぞれとトンネル接合して接続される電荷島を備えてもよい。 In addition, a charge island formed in a region between the source region and the drain region and connected to each of the source region and the drain region through a tunnel junction may be provided.
また、容量制御部は、ソース領域とドレイン領域との間の領域と半導体基板面の垂直方向で対向して突起部が一端に配置され、外部からの作用に応じて垂直方向に撓み、容量を変化させる支持部と、支持部の他端が固定され、突起部からソース領域とドレイン領域との間の領域までの距離を設定する距離設定部と、をさらに備えてもよい。 In addition, the capacitance control unit has a protrusion disposed at one end so as to face the region between the source region and the drain region in the vertical direction of the semiconductor substrate surface, and bends in the vertical direction according to the action from the outside. a supporting portion that changes, other end of the support portion is fixed, a distance setting unit for setting a distance to the region between the source region and the drain region from the projections may further comprise a.
また、容量制御部は、ソース領域、ドレイン領域およびゲート領域を含む半導体基板と異なる筐体に配置されてもよい。 In addition, the capacitance control unit may be disposed in a different housing from the semiconductor substrate including the source region, the drain region, and the gate region.
また、容量制御部は、ソース領域、ドレイン領域およびゲート領域を含む半導体基板と同一の基板上に配置されてもよい。 In addition, the capacitance control unit may be disposed on the same substrate as the semiconductor substrate including the source region, the drain region, and the gate region.
本発明を例示する電界効果トランジスタの別の態様は、半導体基板と、半導体基板上に間隔を空けて形成されるソース領域およびドレイン領域と、絶縁層を介してソース領域およびドレイン領域に隣接するように、半導体基板上に形成されるゲート領域と、ソース領域とドレイン領域との間の静電結合による容量を制御する容量制御部と、を備え、容量制御部は、半導体基板のうち、ソース領域、ドレイン領域およびゲート領域と絶縁された領域に形成される溝部と、溝部を橋渡しするように配置され、外部からの作用に応じて半導体基板面の垂直方向に撓み、容量を変化させるワイヤ部と、をさらに備える。 Another aspect of the field effect transistor illustrating the present invention is a semiconductor substrate, a source region and a drain region formed on the semiconductor substrate with a space therebetween, and adjacent to the source region and the drain region through an insulating layer. And a capacitance control unit that controls capacitance due to electrostatic coupling between the source region and the drain region . The capacitance control unit includes a source region of the semiconductor substrate. A groove portion formed in a region insulated from the drain region and the gate region, and a wire portion which is arranged so as to bridge the groove portion and bends in a direction perpendicular to the semiconductor substrate surface in accordance with an external action to change the capacitance , Ru, further comprising: a.
本発明の目的は、装置規模を増大させることなく、測定対象の検出感度を高く維持することができる。 An object of the present invention is to maintain a high detection sensitivity of a measurement object without increasing the apparatus scale.
《一の実施形態》
図1は、一の実施形態に係る電界効果トランジスタの一種である単電子トランジスタの構成を示す。図1(a)〜(c)は、単電子トランジスタを真上(Z軸方向)から見た図、Y軸方向から見た図、図1(a)のY1−Y2間における断面図をそれぞれ示す。図2は、図1に示す領域Aを拡大したものである。
<< One Embodiment >>
FIG. 1 shows a configuration of a single electron transistor which is a kind of field effect transistor according to one embodiment. 1A to 1C are a diagram of a single electron transistor viewed from directly above (Z-axis direction), a diagram viewed from the Y-axis direction, and a cross-sectional view between Y1 and Y2 in FIG. Show. FIG. 2 is an enlarged view of the area A shown in FIG.
本実施形態の単電子トランジスタは、後述する支柱17、ピエゾ素子18、カンチレバー19を除き、従来の単電子トランジスタと同じ構造を有する。すなわち、本実施形態の単電子トランジスタは、SiO2の酸化膜21が形成されたシリコン(Si)の半導体基板22上に、Siのゲート領域10が、酸化膜21上に形成される酸化膜16(絶縁層)を介して、Siのソース領域12およびドレイン領域14とともに形成され配置される。ゲート領域10、ソース領域12、ドレイン領域14それぞれには、ゲート電極11、ソース電極13、ドレイン電極15が形成される。また、単電子トランジスタは、図1および図2に示すように、ソース領域12とドレイン領域14との間に、Siの量子ドット30(電荷島)、およびその量子ドット30の形成の際に形成されるSiのくびれ領域であるトンネル隔壁31s、31dを有する。これにより、ソース領域12とドレイン領域14とは、量子ドット30およびトンネル隔壁31s、31dを介してトンネル接合され、図3の実線で示すように、ソース領域12とドレイン領域14との間で、トンネル障壁31s、31dの容量に応じた間隔でクーロン振動する電流Isdが流れる。
The single-electron transistor of the present embodiment has the same structure as a conventional single-electron transistor except for a
ところで、従来の単電子トランジスタは、上述のように、外部から測定対象を直接量子ドット30に当てて作用させ、量子ドット30に蓄積される電荷量を変化させることにより、電流Isdのピーク位置や、所定の電圧V0での電流Isdの変化量から、測定対象を検出している。しかしながら、量子ドット30に直接測定対象を当てることにより、温度が上昇したり測定対象物が付着したりして、電流Isdのピーク位置や変化量を正確に測定できず、ノイズが増大し、かつ不安定になり検出感度が悪くなる。
By the way, as described above, the conventional single-electron transistor acts by directly applying an object to be measured to the
そこで、本実施形態では、図1に示すように、単電子トランジスタが形成された半導体基板22と同一の基板上の酸化膜20に、L字型の支柱17を配置し、ピエゾ素子18と平板の先端に突起部を有するカンチレバー19とから構成される容量制御部を支柱17に配置する。つまり、本実施形態では、外部からの測定対象を量子ドット30に作用させず、カンチレバー19の平板に作用させて測定対象を検出することにより、検出感度低下の回避を図る。
Therefore, in this embodiment, as shown in FIG. 1, an L-
なお、本実施形態の支柱17には、図1に示すようなL字型に形成され、SiO2などの酸化膜などで表面が絶縁処理されたSiのものが用いられる。しかしながら、絶縁体または絶縁処理された任意の材料および任意の形状のものを支柱17として用いてもよい。
Incidentally, the
また、ピエゾ素子18(距離設定部)は、支柱17に配置されるとともに、カンチレバー19の平板の一端と接続固定される。さらに、ピエゾ素子18の大きさは数ミリメートルであるのに対し、後述するカンチレバー19の突起部の大きさは数マイクロメートルと非常に小さいことから、本実施形態のピエゾ素子18には、カンチレバー19の突起部と量子ドット30との間で静電結合し易いように、例えば、図1(c)に示すようなくさび形の形状を有するものを用いる。そして、ピエゾ素子18は、外部の不図示の直流電源により印可される電圧に応じて伸縮し、カンチレバー19の他端の突起部と量子ドット30との間を所定の距離に設定する。つまり、ピエゾ素子18は、自身が伸縮することにより、クーロン振動する電流Isdのピーク位置を、例えば、図3の実線で示す位置などに設定することができる。なお、本実施形態では、距離設定部としてピエゾ素子18を用いるが、カンチレバー19の突起部と量子ドット30との間の距離を設定できるものであれば何でもよい。また、ピエゾ素子18は、くさび形の形状を有するとしたが、矩形型のものを用いてもよく、その場合、カンチレバー19の平板の形状を、量子ドット30との間で静電結合し易いように適宜変形して配置することが好ましい。
The piezo element 18 (distance setting unit) is disposed on the
一方、カンチレバー19(支持部)は、図1に示すように、例えば、窒化シリコン等で平板と突起部とを有した形状に形成され、表面に金、銀またはアルミニウムなどの金属でコーティングされたものを用いる。また、カンチレバー19の平板は、外部からの測定対象の作用に応じて撓み易いように、小さなバネ定数の値を有するように成形される。なお、突起部は、量子ドット30との間で静電結合し易いように、量子ドット30の大きさと等しい、またはそれよりも小さい曲率半径を有した形状に成形されることが好ましい。そして、カンチレバー19は、図1に示すように、平板の一端がピエゾ素子18のくさび形の傾斜部分に固定され、他端の突起部は量子ドット30とZ軸方向で対向するように配置される。
On the other hand, as shown in FIG. 1, the cantilever 19 (supporting portion) is formed in a shape having a flat plate and a protrusion, for example, with silicon nitride, and the surface is coated with a metal such as gold, silver, or aluminum. Use things. Further, the flat plate of the
図4は、本実施形態の単電子トランジスタの等価回路を示す。つまり、ソース領域12とドレイン領域14とは、図4に示すように、量子ドット30、およびトンネル隔壁31s、31dによるトンネル容量Cs、Cdを介してトンネル接合される。また、ゲート電極11およびカンチレバー19それぞれは、容量CgおよびCmを介して、量子ドット30と静電結合する。そして、ゲート電極11とソース電極13との間に電圧Vsgが印可されるとともに、ソース電極13とカンチレバー19との間に一定の電圧Vmが印可されることにより、量子ドット30の電子のエネルギー準位間のエネルギー間隔が制御される。なお、本実施形態ではCs=Cdとする。
FIG. 4 shows an equivalent circuit of the single electron transistor of this embodiment. That is, as shown in FIG. 4, the
次に、本実施形態の単電子トランジスタの動作について説明する。 Next, the operation of the single electron transistor of this embodiment will be described.
本実施形態の単電子トランジスタは、不図示の外部の直流電源により、ソース電極13とゲート電極11、ドレイン電極15、カンチレバー19との間に電圧Vsg、Vsd、Vmがそれぞれ印可される。同時に、単電子トランジスタのピエゾ素子18には、別の不図示の外部の直流電源により電圧が印可され、所定の電圧V0で電流Isdがピークとなるように、カンチレバー19の突起部と量子ドット30との間の距離を調整設定する。
In the single-electron transistor of this embodiment, voltages Vsg, Vsd, and Vm are applied between the
そして、単電子トランジスタは、カンチレバー19の平板に測定対象を当てて作用させる。測定対象との作用により、カンチレバー19の平板は撓み、カンチレバー19の突起部と量子ドット30との間の距離が変化する。例えば、カンチレバー19の突起部と量子ドット30との間の距離が短くなった場合、容量Cmは増大する。その結果、量子ドット30に蓄積される電荷数が増大し、例えば、図3の一点波線で示すように、電流Isdのピークは初期位置V0から左側にずれる。一方、カンチレバー19の突起部と量子ドット30との間の距離が長くなった場合、容量Cmは減少し、量子ドット30に蓄積される電荷数が減少する。その結果、例えば、図3の波線で示すように、電流Isdのピークは初期位置V0から右側にずれる。
The single-electron transistor is made to act on the flat plate of the
これにより、単電子トランジスタから出力される電流Isdのピーク位置の変化量、または初期位置V0における電流Isdの変化量を、ユーザが測定することにより、測定対象の検出およびその量が分かる。このとき電流の変化量ΔIsdは、初期位置V0における勾配ΔIsd/ΔVが急峻なため、大きな値となり、高感度の検出が可能となる。 As a result, the user can measure the amount of change in the peak position of the current Isd output from the single-electron transistor, or the amount of change in the current Isd at the initial position V 0 , whereby the detection of the measurement object and the amount thereof can be known. At this time, the change amount ΔIsd of the current becomes a large value because the gradient ΔIsd / ΔV at the initial position V 0 is steep, and high sensitivity detection is possible.
このように、本実施形態では、測定対象をカンチレバー19の平板に作用させて撓ませることにより、量子ドット30の温度上昇や測定対象物の付着などを回避しつつ、測定対象の検出感度を高く維持することができる。
As described above, in this embodiment, the measurement target is acted on the flat plate of the
また、支柱17にピエゾ素子18およびカンチレバー19を配置するだけで、量子ドット30の電子のエネルギー準位間のエネルギー間隔を制御することができ、検出器の小型化を図ることができる。
《一の実施形態の変形例》
図5は、本発明の一の実施形態の変形例に係る単電子トランジスタの構成を示す。図5(a)〜(c)は、単電子トランジスタをZ軸方向から見た図、Y軸方向から見た図、図5(a)のY3−Y4間における断面図をそれぞれ示す。なお、本実施形態の単電子トランジスタにおいて、図1に示す一の実施形態の単電子トランジスタの構成要素と同一のものについては、同一の符号を付し詳細な説明を省略する。
Moreover, the energy interval between the energy levels of the electrons of the
<< Modification of one embodiment >>
FIG. 5 shows a configuration of a single electron transistor according to a modification of one embodiment of the present invention. 5A to 5C show a single electron transistor viewed from the Z-axis direction, a diagram viewed from the Y-axis direction, and a cross-sectional view taken along Y3-Y4 in FIG. 5A, respectively. In the single-electron transistor of this embodiment, the same components as those of the single-electron transistor of one embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
本実施形態の単電子トランジスタと一の実施形態のものとの相違点は、ピエゾ素子18とカンチレバー19とから構成される容量制御部が直接半導体基板22の酸化膜20上に配置されることにある。
The difference between the single-electron transistor of this embodiment and that of the one embodiment is that a capacitance control unit composed of the
一方、本実施形態の単電子トランジスタの動作は、図1に示す一の実施形態の単電子トランジスタと同一であり詳細な説明は省略する。 On the other hand, the operation of the single-electron transistor of this embodiment is the same as that of the single-electron transistor of one embodiment shown in FIG.
このように、本実施形態では、測定対象をカンチレバー19の平板に作用させて撓ませることにより、量子ドット30の温度上昇や測定対象物の付着などを回避しつつ、測定対象の検出感度を高く維持することができる。
As described above, in this embodiment, the measurement target is acted on the flat plate of the
また、ピエゾ素子18およびカンチレバー19を配置するだけで、量子ドット30の電子のエネルギー準位間のエネルギー間隔を制御することができ、検出器の小型化を図ることができる。
《他の実施形態》
図6は、他の実施形態に係る単電子トランジスタの構成を示す。図6(a)〜(c)は、単電子トランジスタをZ軸方向から見た図、Y軸方向から見た図、図6(a)のY5−Y6間における断面図をそれぞれ示す。図7は、本実施形態の単電子トランジスタの等価回路を示す。なお、本実施形態の単電子トランジスタにおいて、図1に示す一の実施形態の単電子トランジスタの構成要素と同一のものについては、同一の符号を付し詳細な説明を省略する。
Moreover, the energy interval between the energy levels of the electrons of the
<< Other embodiments >>
FIG. 6 shows a configuration of a single electron transistor according to another embodiment. 6A to 6C show a single electron transistor viewed from the Z-axis direction, a diagram viewed from the Y-axis direction, and a cross-sectional view taken along Y5-Y6 in FIG. 6A, respectively. FIG. 7 shows an equivalent circuit of the single-electron transistor of this embodiment. In the single-electron transistor of this embodiment, the same components as those of the single-electron transistor of one embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
本実施形態の単電子トランジスタと一の実施形態のものとの相違点は、容量制御部が、酸化膜20のうち量子ドット30に近接する領域に形成される溝部40と、その溝部40を橋渡しするように配置されるワイヤ50とで構成されることにある。また、ワイヤ50には電圧が印可されない。
The difference between the single-electron transistor of this embodiment and the one of the embodiments is that the capacitance control unit bridges the
溝部40は、エッチングなどの微細加工によって形成される。なお、溝部40の形状や配置位置、幅や深さ等は、要求される測定対象の検出感度や測定精度に応じて決められることが好ましい。
The
ワイヤ50(ワイヤ部)は、溝部40をY軸方向に橋渡しするように酸化膜20上に配置され、量子ドット30の一部に達する長さを有するナノワイヤやナノチューブなどの導電性のワイヤである。なお、ワイヤ50は、ファンデルワース力で固定される。そして、ワイヤ50は、溝部40を橋渡ししている部分に、外部から測定対象が当てられると撓み、図6(c)に示すように、ワイヤ50の量子ドット30に配置された部分が、Z軸方向に浮き上がる。これにより、図7に示すワイヤ50と量子ドット30との間の容量Cm’が変化する。なお、ゲート領域10や量子ドット30などのSi表面は、酸化膜(不図示)が形成されているため、ワイヤ50と量子ドット30とは互いに絶縁状態にある。
The wire 50 (wire portion) is a conductive wire such as a nanowire or a nanotube that is disposed on the
次に、本実施形態の単電子トランジスタの動作について説明する。なお、上述したように、ワイヤ50には電圧が印可されないことから、検出前に電流Isdがピークとなる位置V0を予め測定し取得しているものとする。
Next, the operation of the single electron transistor of this embodiment will be described. As described above, the
本実施形態の単電子トランジスタは、不図示の外部の直流電源により、ソース電極13とゲート電極11およびドレイン電極15との間に電圧VsgおよびVsdが印可される。そして、単電子トランジスタは、ワイヤ50のうち、溝部40を橋渡ししている部分に、測定対象を当てて作用させる。測定対象との作用により、ワイヤ50の溝部40を橋渡ししている部分は撓み、ワイヤ50の量子ドット30に配置された部分はZ軸方向に浮き上がる。その結果、図6(c)に示すように、例えば、ワイヤ50と量子ドット30との間の距離が変化する。図6(c)に示すように、ワイヤ50と量子ドット30との間の距離が長くなった場合、容量Cm’は減少し、量子ドット30に蓄積される電荷数が減少する。図3の波線で示すように、電流Isdのピークが初期位置V0から右側にずれる。
In the single-electron transistor of this embodiment, voltages Vsg and Vsd are applied between the
これにより、単電子トランジスタから出力される電流Isdのピーク位置の変化量、または初期位置V0における電流Isdの変化量を、ユーザが測定することにより、測定対象の検出およびその量が分かる。 As a result, the user can measure the amount of change in the peak position of the current Isd output from the single-electron transistor, or the amount of change in the current Isd at the initial position V 0 , whereby the detection of the measurement object and the amount thereof can be known.
このように、本実施形態では、測定対象をワイヤ50のうち溝部40を橋渡ししている部分に作用させて撓ませることにより、量子ドット30の温度上昇や測定対象物の付着などを回避しつつ、測定対象の検出感度を高く維持することができる。
As described above, in this embodiment, the measurement target is caused to act on the portion of the
また、溝部40とワイヤ50とを用いるだけで、量子ドット30の電子のエネルギー準位間のエネルギー間隔を制御することができ、検出器の小型化を図ることができる。
《実施形態の補足事項》
(1)上記実施形態では、電界効果トランジスタとして単電子トランジスタを用いたが、本発明はこれに限定されず、他の電界効果トランジスタに対しても本発明を適用することができる。
Moreover, the energy interval between the energy levels of the electrons of the
<< Additional items of embodiment >>
(1) Although the single electron transistor is used as the field effect transistor in the above embodiment, the present invention is not limited to this, and the present invention can be applied to other field effect transistors.
(2)上記一の実施形態では、カンチレバー19の突起部を、量子ドット30の大きさと等しい、またはそれよりも小さい曲率半径を有した形状に成形するとしたが、本発明はこれに限定されない。例えば、カンチレバー19の突起部は、先が尖った形状であってもよいし、突起部の先端に、さらにナノワイヤやナノチューブなどが配置されてもよい。これにより、カンチレバー19がほんの少しの撓んだ場合でも、量子ドット30との容量Cmを大きく変化させることができ、測定対象の検出感度を向上させることができる。
(2) In the above-described one embodiment, the protrusion of the
(3)上記一の実施形態では、容量制御部を構成するピエゾ素子18およびカンチレバー19を、半導体基板22上に設けられた支柱17に配置したが、本発明はこれに限定されない。例えば、図8に示すように、半導体基板22と異なる、単電子トランジスタを覆う筐体に容量制御部を配置してもよい。
(3) In the above-described one embodiment, the
(4)上記他の実施形態では、容量制御部として、溝部40にワイヤ50を配置したが、本発明はこれに限定されない。例えば、図9に示すように、溝部40’を形成すると同時に、エッチングなどの微細加工により、溝部40’を橋渡しするSiの細線を、ワイヤ50’として一体形成してもよい。
(4) In the other embodiments described above, the
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図する。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。 From the above detailed description, features and advantages of the embodiments will become apparent. It is intended that the scope of the claims extend to the features and advantages of the embodiments as described above without departing from the spirit and scope of the right. Further, any person having ordinary knowledge in the technical field should be able to easily come up with any improvements and modifications, and there is no intention to limit the scope of the embodiments having the invention to those described above. It is also possible to use appropriate improvements and equivalents within the scope disclosed in.
10…ゲート領域、11…ゲート電極、12…ソース領域、13…ソース電極、14…ドレイン領域、15…ドレイン電極、16、20、21…酸化膜、17…支柱、18…ピエゾ素子、19…カンチレバー、22…半導体基板、30…量子ドット、31s、31d…トンネル隔壁、40…溝部、50…ワイヤ
DESCRIPTION OF
Claims (6)
前記半導体基板上に間隔を空けて形成されるソース領域およびドレイン領域と、
絶縁層を介して前記ソース領域およびドレイン領域に隣接するように、前記半導体基板上に形成されるゲート領域と、
前記ソース領域と前記ドレイン領域との間の領域に向かって突き出るように配置される突起部を用い、前記ソース領域と前記ドレイン領域との間の静電結合による容量を制御する容量制御部と、
を備えることを特徴とする電界効果トランジスタ。 A semiconductor substrate;
A source region and a drain region formed on the semiconductor substrate at intervals,
A gate region formed on the semiconductor substrate so as to be adjacent to the source region and the drain region via an insulating layer;
A capacitance control unit that controls a capacitance due to electrostatic coupling between the source region and the drain region , using a protrusion disposed so as to protrude toward a region between the source region and the drain region;
A field effect transistor comprising:
前記ソース領域と前記ドレイン領域との間の領域に形成され、前記ソース領域および前記ドレイン領域それぞれとトンネル接合して接続される電荷島を備えることを特徴とする電界効果トランジスタ。 The field effect transistor according to claim 1.
A field effect transistor comprising a charge island formed in a region between the source region and the drain region and connected to each of the source region and the drain region through a tunnel junction.
前記容量制御部は、
前記ソース領域と前記ドレイン領域との間の領域と前記半導体基板面の垂直方向で対向して前記突起部が一端に配置され、外部からの作用に応じて前記垂直方向に撓み、前記容量を変化させる支持部と、
前記支持部の他端が固定され、前記突起部から前記ソース領域と前記ドレイン領域との間の領域までの距離を設定する距離設定部と、をさらに備える
ことを特徴とする電界効果トランジスタ。 The field effect transistor according to claim 1 or 2,
The capacity controller is
The protrusion is disposed at one end so as to face the region between the source region and the drain region in the vertical direction of the semiconductor substrate surface, and bends in the vertical direction according to an external action to change the capacitance. A support part to be
The other end of the support portion is fixed, the field effect transistor further comprising a, a distance setting unit for setting a distance to a region between said from the protrusion source region and the drain region.
前記容量制御部は、前記ソース領域、前記ドレイン領域および前記ゲート領域を含む前記半導体基板と異なる筐体に配置されることを特徴とする電界効果トランジスタ。 The field effect transistor of claim 3,
The field control transistor according to claim 1, wherein the capacitance control unit is disposed in a housing different from the semiconductor substrate including the source region, the drain region, and the gate region.
前記容量制御部は、前記ソース領域、前記ドレイン領域および前記ゲート領域を含む前記半導体基板と同一の基板上に配置されることを特徴とする電界効果トランジスタ。 The field effect transistor of claim 3,
The field control transistor according to claim 1, wherein the capacitance control unit is disposed on the same substrate as the semiconductor substrate including the source region, the drain region, and the gate region.
前記半導体基板上に間隔を空けて形成されるソース領域およびドレイン領域と、
絶縁層を介して前記ソース領域およびドレイン領域に隣接するように、前記半導体基板上に形成されるゲート領域と、
前記ソース領域と前記ドレイン領域との間の静電結合による容量を制御する容量制御部と、を備え、
前記容量制御部は、
前記半導体基板のうち、前記ソース領域、前記ドレイン領域および前記ゲート領域と絶縁された領域に形成される溝部と、
前記溝部を橋渡しするように配置され、外部からの作用に応じて前記半導体基板面の垂直方向に撓み、前記容量を変化させるワイヤ部と、をさらに備える
ことを特徴とする電界効果トランジスタ。 A semiconductor substrate;
A source region and a drain region formed on the semiconductor substrate at intervals,
A gate region formed on the semiconductor substrate so as to be adjacent to the source region and the drain region via an insulating layer;
A capacitance control unit that controls capacitance due to electrostatic coupling between the source region and the drain region,
The capacity controller is
A groove formed in a region insulated from the source region, the drain region, and the gate region of the semiconductor substrate;
A field effect transistor, further comprising: a wire portion that is arranged so as to bridge the groove portion, bends in a direction perpendicular to the surface of the semiconductor substrate according to an external action, and changes the capacitance.
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