JP5895726B2 - Receiver circuit device - Google Patents

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Description

本発明は、一対の信号線を通じて伝送される差動信号を受信する受信回路装置に関する。   The present invention relates to a receiving circuit device that receives a differential signal transmitted through a pair of signal lines.

例えばCAN通信など、差動信号が用いられる2線式の通信における受信回路装置では、受信信号の電位範囲が回路の電源範囲(同相入力範囲)よりも広い場合に入力信号をゲイン圧縮して受信する構成が採用されている(例えば、特許文献1参照)。従来、CAN通信における同相入力範囲は、ISO11898−2により規定されていた。また、CAN通信におけるレセッシブ/ドミナントを判定する閾値は、例えばメーカ認証SPECなどにより規定されている。そのため、従来の受信回路装置は、ISO11898−2により規定された同相入力範囲を満たしつつ、メーカ認証SPECにより規定された閾値をも満たすように、上記ゲインが設定されていた。   For example, in a receiving circuit device in two-wire communication using differential signals such as CAN communication, the input signal is gain-compressed and received when the potential range of the received signal is wider than the circuit power supply range (in-phase input range). The structure which does is employ | adopted (for example, refer patent document 1). Conventionally, the common-mode input range in CAN communication has been defined by ISO11898-2. Further, a threshold value for determining recessive / dominant in CAN communication is defined by, for example, manufacturer authentication SPEC. For this reason, in the conventional receiving circuit device, the gain is set so as to satisfy the in-phase input range defined by ISO11898-2 and also the threshold defined by the manufacturer authentication SPEC.

しかし、ISO11898−5が規格化されたことに伴い、その同相入力範囲は、広くなった。同相入力範囲を広くするためには、圧縮ゲインを大きくすればよいが、ゲインを大きくするとオフセットなどによる誤差要因による閾値のばらつきが大きくなり、メーカ認証SPECを満足することが難しくなる。   However, with the standardization of ISO11898-5, its common-mode input range has become wider. In order to widen the common-mode input range, the compression gain may be increased. However, if the gain is increased, the variation in threshold value due to an error factor due to an offset or the like increases, making it difficult to satisfy the manufacturer certification SPEC.

特開2011−146904号公報JP 2011-146904 A

特許文献1には、入力されるコモンモードの信号レベルに応じて中心バイアス電圧を切り替えることにより、ゲインを変更することなく同相入力範囲を拡大する方法が開示されている。しかし、この方法では、レセシブ電圧にずれが生じてしまうため、CAN通信に用いることができない。   Patent Document 1 discloses a method of expanding the common-mode input range without changing the gain by switching the center bias voltage according to the input common mode signal level. However, this method cannot be used for CAN communication because a recessive voltage occurs.

本発明は上記事情に鑑みてなされたものであり、その目的は、同相入力範囲を従来よりも広げるとともに、少なくとも従来の同相入力範囲においては従来と同等の特性が得られる受信回路装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a receiving circuit device that expands the common-mode input range as compared with the prior art and at least obtains the same characteristics as the conventional one in the conventional common-mode input range. There is.

請求項1に記載の手段によれば、一対の信号線を通じて伝送される差動信号を受信するものであり、圧縮回路、検出回路および入力範囲最適化手段を備えている。圧縮回路は、一方の差動信号が与えられる第1入力端子およびバイアス電圧が与えられるバイアス端子の間の電圧を所定の圧縮ゲインで圧縮した第1圧縮信号を出力する。また、圧縮回路は、他方の差動信号が与えられる第2入力端子およびバイアス端子の間の電圧を圧縮ゲインで圧縮した第2圧縮信号を出力する。検出回路は、第1圧縮信号および第2圧縮信号を入力して差動信号の差電圧を判別するコンパレータを含み、そのコンパレータの出力を差動信号受信信号として出力する。   According to the first aspect of the present invention, the differential signal transmitted through the pair of signal lines is received, and the compression circuit, the detection circuit, and the input range optimization unit are provided. The compression circuit outputs a first compressed signal obtained by compressing a voltage between a first input terminal to which one differential signal is applied and a bias terminal to which a bias voltage is applied with a predetermined compression gain. The compression circuit outputs a second compressed signal obtained by compressing the voltage between the second input terminal to which the other differential signal is applied and the bias terminal with a compression gain. The detection circuit includes a comparator that receives the first compressed signal and the second compressed signal and discriminates a differential voltage between the differential signals, and outputs an output of the comparator as a differential signal reception signal.

このような構成において、差動信号の電位が所定入力範囲から外れる場合には、入力最適化手段が、第1圧縮信号および第2圧縮信号の電位がコンパレータの同相入力範囲内となるように最適化するため、同相入力範囲を所定入力範囲よりも広げることができる。また、差動信号の電位が所定入力範囲内である場合には、所定入力範囲の圧縮ゲインで圧縮された第1圧縮信号および第2圧縮信号に基づいて差電圧の判定が行われる。つまり、所定入力範囲で差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても所定入力範囲と同等の特性が得られる。 In such a configuration, when the potential of the differential signal deviates from the predetermined input range, the input optimization means is optimized so that the potentials of the first compressed signal and the second compressed signal are within the in-phase input range of the comparator. Therefore, the in-phase input range can be expanded beyond the predetermined input range. Further, when the potential of the differential signal is within a predetermined input range, the determination of the difference voltage based on the first compressed signal and the second compressed signal compressed in the compression gain of the predetermined input range is performed. In other words, since the reception of the differential signal is performed at a predetermined input range, the predetermined input range equal characteristics can be obtained for characteristics such as variations in the example threshold.

請求項5に記載の手段によれば、一対の信号線を通じて伝送される差動信号を受信するものであり、圧縮回路および検出回路を備えている。圧縮回路は、一方の差動信号が与えられる第1入力端子およびバイアス電圧が与えられるバイアス端子の間の電圧を所定の圧縮ゲインで圧縮した第1圧縮信号を出力する。また、圧縮回路は、他方の差動信号が与えられる第2入力端子およびバイアス端子の間の電圧を圧縮ゲインで圧縮した第2圧縮信号を出力する。検出回路は、第1コンパレータおよび第2コンパレータを含み、第1コンパレータおよび第2コンパレータの出力のうち、いずれかを差動信号の受信信号として出力する。第1コンパレータは、第1圧縮信号および第2圧縮信号を入力して差動信号の差電圧を判別する。第2コンパレータは、差動信号を入力するとともに入力した信号を所定レベルだけレベルシフトして差動信号の差電圧を判別する。   According to the fifth aspect of the invention, the differential signal transmitted through the pair of signal lines is received, and the compression circuit and the detection circuit are provided. The compression circuit outputs a first compressed signal obtained by compressing a voltage between a first input terminal to which one differential signal is applied and a bias terminal to which a bias voltage is applied with a predetermined compression gain. The compression circuit outputs a second compressed signal obtained by compressing the voltage between the second input terminal to which the other differential signal is applied and the bias terminal with a compression gain. The detection circuit includes a first comparator and a second comparator, and outputs one of the outputs of the first comparator and the second comparator as a reception signal of the differential signal. The first comparator receives the first compressed signal and the second compressed signal and determines a differential voltage between the differential signals. The second comparator receives the differential signal and shifts the input signal by a predetermined level to determine the differential voltage of the differential signal.

このような構成において、検出回路は、差動信号の電位が所定入力範囲内である場合にあっては第1コンパレータの出力を差動信号の受信信号として出力する。すなわち、差動信号の電位が所定入力範囲内である場合、所定入力範囲での圧縮ゲインで圧縮された第1圧縮信号および第2圧縮信号に基づいて差電圧の判定が行われる。従って、所定入力範囲で差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても所定入力範囲での場合と同等の特性が得られる。 In such a configuration, the detection circuit, in the case where the potential of the differential signal is within Tokoro TeiIri force range and outputs an output of the first comparator as a reception signal of the differential signal. That is, when the potential of the differential signal is within Tokoro TeiIri force range, the determination of the difference voltage based on the first compressed signal and the second compressed signal compressed in the compression gain at a predetermined input range is performed. Therefore, since the reception of the differential signal is performed at a predetermined input range, characteristics equivalent to the case of a predetermined input range can be obtained the characteristics of variations in the example threshold.

また、検出回路は、差動信号の電位が所定入力範囲から外れる場合にあっては第2コンパレータの出力を差動信号の受信信号として出力する。このとき、第2コンパレータは、差動信号を例えば自身の同相入力範囲内の信号となるようにレベルシフトすることにより、正常に差電圧の判別を行うことができる。つまり、差動信号の電位が所定入力範囲から外れる場合には、第2コンパレータにより正常に受信動作が行われるため、同相入力範囲を従来入力範囲よりも広げることができる。 The detection circuit outputs the output of the second comparator as a reception signal of the differential signal when the potential of the differential signal is out of the predetermined input range. At this time, the second comparator can normally determine the difference voltage by level-shifting the differential signal so that it becomes a signal within its own in-phase input range, for example. That is, when the potential of the differential signal deviates from the predetermined input range, the reception operation is normally performed by the second comparator, so that the in-phase input range can be expanded beyond the conventional input range.

第1の実施形態を示すもので、受信回路装置の概略構成図1 is a schematic configuration diagram of a receiving circuit device according to a first embodiment. バス通信線の電圧とコンパレータの同相入力電圧との関係を示す図The figure which shows the relation between the voltage of the bus communication line and the common mode input voltage of the comparator 第2の実施形態を示す図1相当図FIG. 1 equivalent diagram showing the second embodiment 図2相当図2 equivalent diagram 第3の実施形態を示す図1相当図FIG. 1 equivalent view showing the third embodiment 図2相当図2 equivalent diagram 第4の実施形態を示す図1相当図FIG. 1 equivalent view showing the fourth embodiment クランプ回路の具体構成を示す図The figure which shows the concrete constitution of the clamp circuit 図2相当図2 equivalent diagram 第5の実施形態を示す図1相当図FIG. 1 equivalent diagram showing the fifth embodiment 図8相当図Equivalent to FIG. 図2相当図2 equivalent diagram 第6の実施形態を示す図1相当図FIG. 1 equivalent view showing the sixth embodiment 図2相当図2 equivalent diagram バス通信線の電圧と入力レベルシフトコンパレータの同相入力電圧との関係を示す図The figure which shows the relation between the voltage of the bus communication line and the common mode input voltage of the input level shift comparator 第7の実施形態を示す図1相当図FIG. 1 equivalent diagram showing a seventh embodiment 図2相当図2 equivalent diagram 図15相当図Figure 15 equivalent 第6の実施形態の変形例を示す図1相当図FIG. 1 equivalent view showing a modification of the sixth embodiment 第7の実施形態の変形例を示す図1相当図FIG. 1 equivalent view showing a modification of the seventh embodiment

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
(第1の実施形態)
以下、第1の実施形態について図1および図2を参照しながら説明する。
図1に示す受信回路装置1は、CAN(Controller Area Network)通信に用いられるものであり、一対のバス通信線BP、BM(信号線に相当)を通じて伝送される差動信号を受信する。受信回路装置1は、一対の差動信号の差電圧(差動成分)を予め規定された閾値と比較し、その比較結果に応じた受信信号を出力する。その受信信号は、受信回路装置1の後段に設けられるCPU(図示せず)に与えられる。この場合、受信回路装置1は、差電圧が閾値以下の場合にはレセッシブ(論理レベル‘1’に相当)と判定し、その判定結果を表す受信信号を出力する。また、受信回路装置1は、差電圧が閾値以上の場合にはドミナント(論理レベル‘0’に相当)と判定し、その判定結果を表す受信信号を出力する。
Hereinafter, a plurality of embodiments of the present invention will be described with reference to the drawings. In each embodiment, substantially the same components are denoted by the same reference numerals and description thereof is omitted.
(First embodiment)
Hereinafter, a first embodiment will be described with reference to FIGS. 1 and 2.
A receiving circuit device 1 shown in FIG. 1 is used for CAN (Controller Area Network) communication, and receives a differential signal transmitted through a pair of bus communication lines BP and BM (corresponding to signal lines). The reception circuit device 1 compares the difference voltage (differential component) between the pair of differential signals with a predetermined threshold value, and outputs a reception signal corresponding to the comparison result. The received signal is given to a CPU (not shown) provided in the subsequent stage of the receiving circuit device 1. In this case, the receiving circuit device 1 determines recessive (corresponding to the logic level “1”) when the difference voltage is equal to or lower than the threshold value, and outputs a received signal representing the determination result. In addition, when the difference voltage is equal to or greater than the threshold, the reception circuit device 1 determines that it is dominant (corresponding to the logic level “0”), and outputs a reception signal indicating the determination result.

受信回路装置1は、第1入力端子P1、第2入力端子P2、バイアス端子P3、出力端子P4、抵抗R1p〜R3p、抵抗R1m〜R3m、コンパレータCP1、CP2、オフセット電圧源2、インバータ回路3、スイッチS1〜S4などを備えている。第1入力端子P1および第2入力端子P2は、それぞれ2線式のバス通信線BPおよびBMに接続されている。バイアス端子P3には、レセッシブ電圧を定める中間電位Vm(バイアス電圧に相当)が与えられる。中間電位Vmは、後述する電源電圧Vccの1/2(=Vcc/2)となっている。   The receiving circuit device 1 includes a first input terminal P1, a second input terminal P2, a bias terminal P3, an output terminal P4, resistors R1p to R3p, resistors R1m to R3m, comparators CP1, CP2, an offset voltage source 2, an inverter circuit 3, Switches S1 to S4 are provided. The first input terminal P1 and the second input terminal P2 are connected to two-wire bus communication lines BP and BM, respectively. An intermediate potential Vm (corresponding to a bias voltage) that determines a recessive voltage is applied to the bias terminal P3. The intermediate potential Vm is ½ (= Vcc / 2) of a power supply voltage Vcc described later.

第1入力端子P1とバイアス端子P3との間には、抵抗R1p〜R3pがこの順に直列に接続されている。抵抗R1p〜R3pは、第1入力端子P1およびバイアス端子P3の間の電圧を所定の圧縮ゲインで圧縮する圧縮ラダー抵抗である。第2入力端子P2とバイアス端子P3との間には、抵抗R1m〜R3mがこの順に直列に接続されている。抵抗R1m〜R3mは、第2入力端子P2およびバイアス端子P3の間の電圧を所定の圧縮ゲインで圧縮する圧縮ラダー抵抗である。詳細は後述するが、抵抗R1p〜R3mは、差動信号の電圧(同相成分)をコンパレータCP1の同相入力範囲内に収めるために設けられている。なお、抵抗R1pとR1mとは同じ抵抗値R1であり、抵抗R2pとR2mとは同じ抵抗値R2であり、抵抗R3pとR3mとは同じ抵抗値R3である。圧縮ゲインは、それら抵抗値R1〜R3に応じて決まる。   Resistors R1p to R3p are connected in series in this order between the first input terminal P1 and the bias terminal P3. The resistors R1p to R3p are compression ladder resistors that compress the voltage between the first input terminal P1 and the bias terminal P3 with a predetermined compression gain. Resistors R1m to R3m are connected in series in this order between the second input terminal P2 and the bias terminal P3. The resistors R1m to R3m are compression ladder resistors that compress the voltage between the second input terminal P2 and the bias terminal P3 with a predetermined compression gain. Although details will be described later, the resistors R1p to R3m are provided to keep the voltage of the differential signal (in-phase component) within the in-phase input range of the comparator CP1. The resistors R1p and R1m have the same resistance value R1, the resistors R2p and R2m have the same resistance value R2, and the resistors R3p and R3m have the same resistance value R3. The compression gain is determined according to the resistance values R1 to R3.

抵抗R1p、R2pの相互接続ノードN1pは、コンパレータCP2の一方の反転入力端子に接続されるとともに、スイッチS2を介してコンパレータCP1の非反転入力端子に接続されている。抵抗R2p、R3pの相互接続ノードN2pは、スイッチS1を介してコンパレータCP1の非反転入力端子に接続されている。   The interconnection node N1p of the resistors R1p and R2p is connected to one inverting input terminal of the comparator CP2, and is connected to the non-inverting input terminal of the comparator CP1 through the switch S2. The interconnection node N2p of the resistors R2p and R3p is connected to the non-inverting input terminal of the comparator CP1 through the switch S1.

抵抗R1m、R2mの相互接続ノードN1mは、コンパレータCP2の他方の反転入力端子に接続されるとともに、スイッチS3およびオフセット電圧源2を介してコンパレータCP1の反転入力端子に接続されている。抵抗R2m、R3mの相互接続ノードN2mは、スイッチS4およびオフセット電圧源2を介してコンパレータCP1の反転入力端子に接続されている。抵抗R3p、R3mの相互接続ノードNbは、バイアス端子P3に接続されている。   The interconnection node N1m of the resistors R1m and R2m is connected to the other inverting input terminal of the comparator CP2, and is connected to the inverting input terminal of the comparator CP1 through the switch S3 and the offset voltage source 2. The interconnection node N2m of the resistors R2m and R3m is connected to the inverting input terminal of the comparator CP1 through the switch S4 and the offset voltage source 2. The interconnection node Nb of the resistors R3p and R3m is connected to the bias terminal P3.

コンパレータCP1は、単一の正の電源電圧Vcc(本実施形態では+5V)の供給を受けて動作する。そのため、コンパレータCP1の同相入力範囲を、0V〜Vccよりも狭い範囲、例えば+1〜+4Vとして、入力段の回路設計(ゲイン設定など)を行う必要がある。コンパレータCP1の出力端子は、出力端子P4に接続されている。コンパレータCP2は、単一の正の電源電圧Vccの供給を受けて動作する。コンパレータCP2の非反転入力端子には、図示しない基準電圧生成回路により生成される基準電圧Vr1(本実施形態では+1V)が与えられている。なお、基準電圧生成回路は、例えばバンドギャップリファレンス回路などにより構成することができる。   The comparator CP1 operates by receiving a single positive power supply voltage Vcc (in this embodiment, + 5V). Therefore, it is necessary to perform circuit design (gain setting, etc.) of the input stage by setting the common-mode input range of the comparator CP1 to a range narrower than 0 V to Vcc, for example, +1 to +4 V. The output terminal of the comparator CP1 is connected to the output terminal P4. Comparator CP2 operates by receiving a single positive power supply voltage Vcc. A reference voltage Vr1 (+ 1V in this embodiment) generated by a reference voltage generation circuit (not shown) is applied to the non-inverting input terminal of the comparator CP2. Note that the reference voltage generation circuit can be configured by a bandgap reference circuit, for example.

コンパレータCP2の出力端子は、インバータ回路3の入力端子に接続されるとともに、スイッチS1、S4の切替端子に接続されている。インバータ回路3の出力端子は、スイッチS2、S3の切替端子に接続されている。スイッチS1〜S4は、切替端子に与えられる信号がHレベル(例えば電源電圧Vccと同等のレベル)になるとONする。また、スイッチS1〜S4は、切替端子に与えられる信号がLレベル(例えば0V)になるとOFFする。このような構成によれば、スイッチS1およびS4と、スイッチS2およびS3とが相補的にON/OFFする。   The output terminal of the comparator CP2 is connected to the input terminal of the inverter circuit 3 and to the switching terminals of the switches S1 and S4. The output terminal of the inverter circuit 3 is connected to the switching terminals of the switches S2 and S3. The switches S1 to S4 are turned on when a signal given to the switching terminal becomes H level (for example, a level equivalent to the power supply voltage Vcc). Further, the switches S1 to S4 are turned off when the signal given to the switching terminal becomes L level (for example, 0 V). According to such a configuration, the switches S1 and S4 and the switches S2 and S3 are turned ON / OFF in a complementary manner.

上記構成において、抵抗R1p〜R3mにより、圧縮回路4が構成される。圧縮回路4は、第1入力端子P1およびバイアス端子P3の間の電圧を所定の圧縮ゲインで圧縮した第1圧縮信号と、第2入力端子P2およびバイアス端子P3の間の電圧を所定の圧縮ゲインで圧縮した第2圧縮信号とを出力する。この場合、ノードN1pまたはN2pから出力される信号が第1圧縮信号に相当する。ノードN1pから出力される第1圧縮信号の圧縮ゲインは、抵抗R1pと、抵抗R2pおよび抵抗R3pの直列合成抵抗との比により定まる第1設定値となる。また、ノードN2pから出力される第1圧縮信号の圧縮ゲインは、抵抗R1pおよび抵抗R2pの直列合成抵抗と、抵抗R3pとの比により定まる第2設定値となる。   In the above configuration, the compression circuit 4 is configured by the resistors R1p to R3m. The compression circuit 4 compresses a voltage between the first input terminal P1 and the bias terminal P3 with a predetermined compression gain and a voltage between the second input terminal P2 and the bias terminal P3 with a predetermined compression gain. And the second compressed signal compressed in step. In this case, the signal output from the node N1p or N2p corresponds to the first compressed signal. The compression gain of the first compression signal output from the node N1p is a first set value determined by the ratio of the resistor R1p and the series combined resistance of the resistor R2p and the resistor R3p. In addition, the compression gain of the first compression signal output from the node N2p is a second set value determined by the ratio of the combined resistance of the resistors R1p and R2p and the resistor R3p.

また、ノードN1mまたはN2mから出力される信号が第2圧縮信号に相当する。ノードN1mから出力される第2圧縮信号の圧縮ゲインは、抵抗R1mと、抵抗R2mおよび抵抗R3mの直列合成抵抗との比により定まる第1設定値となる。また、ノードN2mから出力される第2圧縮信号の圧縮ゲインは、抵抗R1mおよび抵抗R2mの直列合成抵抗と、抵抗R3mとの比により定まる第2設定値となる。なお、第1設定値は、例えば閾値のばらつきなどの特性について従来と同等の特性が得られるような値になっている。一方、第2設定値は、第1設定値よりも高い値となる。   A signal output from the node N1m or N2m corresponds to the second compressed signal. The compression gain of the second compression signal output from the node N1m is a first set value determined by the ratio of the resistor R1m and the series combined resistance of the resistor R2m and the resistor R3m. The compression gain of the second compression signal output from the node N2m is a second set value determined by the ratio of the combined resistance of the resistors R1m and R2m to the resistor R3m. Note that the first set value is a value such that, for example, a characteristic equivalent to the conventional one can be obtained with respect to a characteristic such as a variation in threshold value. On the other hand, the second set value is higher than the first set value.

このような点を踏まえ、以下では、ノードN1pから出力される信号のことを低ゲイン第1圧縮信号とも呼び、ノードN2pから出力される信号のことを高ゲイン第1圧縮信号とも呼ぶことにする。また、ノードN1mから出力される信号のことを低ゲイン第2圧縮信号とも呼び、ノードN2mから出力される信号のことを高ゲイン第2圧縮信号とも呼ぶことにする。   In view of this point, hereinafter, the signal output from the node N1p is also referred to as a low gain first compressed signal, and the signal output from the node N2p is also referred to as a high gain first compressed signal. . A signal output from the node N1m is also referred to as a low gain second compressed signal, and a signal output from the node N2m is also referred to as a high gain second compressed signal.

圧縮回路4を構成する抵抗R1p〜R3mの各抵抗値R1〜R3は、以下の3つの条件を満たすように設定されている。
(1)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−7VのときにノードN1p(ノードN1m)の電圧が+1Vになる。
(2)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+12VのときにノードN1p(ノードN1m)の電圧が+4Vになる。
(3)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−12VのときにノードN2p(ノードN2m)の電圧が+1Vになる。
(4)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+17VのときにノードN2p(ノードN2m)の電圧が+4Vになる。
The resistance values R1 to R3 of the resistors R1p to R3m constituting the compression circuit 4 are set so as to satisfy the following three conditions.
(1) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is −7V, the voltage of the node N1p (node N1m) becomes + 1V.
(2) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is + 12V, the voltage of the node N1p (node N1m) becomes + 4V.
(3) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is −12V, the voltage of the node N2p (node N2m) becomes + 1V.
(4) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is + 17V, the voltage of the node N2p (node N2m) becomes + 4V.

本実施形態では、コンパレータCP1およびオフセット電圧源2により、検出回路5が構成される。検出回路5は、圧縮回路4から与えられる第1圧縮信号および第2圧縮信号に基づいて差動信号の差電圧を判別するものである。その判別に用いられる閾値は、オフセット電圧源2により生成されるオフセット電圧VTH(例えば+0.5〜+0.9V、または、+0.7〜+0.9V)により定められる。   In the present embodiment, the detection circuit 5 is configured by the comparator CP1 and the offset voltage source 2. The detection circuit 5 discriminates the differential voltage between the differential signals based on the first compressed signal and the second compressed signal supplied from the compression circuit 4. The threshold value used for the determination is determined by the offset voltage VTH (for example, +0.5 to +0.9 V or +0.7 to +0.9 V) generated by the offset voltage source 2.

また、本実施形態では、コンパレータCP2、インバータ回路3およびスイッチS1〜S4により、入力範囲最適化手段6が構成される。入力範囲最適化手段6は、差動信号の電位に基づいて、圧縮回路4から検出回路5に与えられる第1圧縮信号および第2圧縮信号の電位が、コンパレータCP1の同相入力範囲内となるように最適化するものである。具体的には、入力範囲最適化手段6は、差動信号の電位(同相成分)が−7V〜+12Vの範囲内である場合にあっては、ノードN1pから出力される低ゲイン第1圧縮信号およびノードN1mから出力される低ゲイン第2圧縮信号をコンパレータCP1に入力する。また、入力範囲最適化手段6は、差動信号の電位が−7Vを下回る場合にあっては、ノードN2pから出力される高ゲイン第1圧縮信号およびノードN2mから出力される高ゲイン第2圧縮信号をコンパレータCP1に入力する。つまり、入力範囲最適化手段6は、圧縮回路4から出力される第1圧縮信号および第2圧縮信号の圧縮ゲインを切り替える(設定する)ゲイン設定手段としての機能を有している。   In the present embodiment, the input range optimizing means 6 is configured by the comparator CP2, the inverter circuit 3, and the switches S1 to S4. Based on the potential of the differential signal, the input range optimization means 6 makes the potential of the first compressed signal and the second compressed signal applied from the compression circuit 4 to the detection circuit 5 fall within the common-mode input range of the comparator CP1. To optimize. Specifically, the input range optimization means 6 is a low-gain first compressed signal output from the node N1p when the potential (in-phase component) of the differential signal is within the range of −7V to + 12V. The low gain second compressed signal output from the node N1m is input to the comparator CP1. The input range optimizing means 6 also applies the high gain first compression signal output from the node N2p and the high gain second compression output from the node N2m when the potential of the differential signal is less than −7V. The signal is input to the comparator CP1. That is, the input range optimization unit 6 has a function as a gain setting unit that switches (sets) the compression gains of the first compressed signal and the second compressed signal output from the compression circuit 4.

上記構成によれば、次のような作用および効果が得られる。
バス通信線BP、BMの差動信号の電位が−7Vを上回る場合、ノードN1pおよびN1mの電圧は、いずれも+1V(=Vr1)を上回る。そのため、コンパレータCP2の出力はLレベルであり、スイッチS1、S4がOFFとなり、スイッチS2、S3がONとなる。つまり、低ゲイン第1圧縮信号および低ゲイン第2圧縮信号がコンパレータCP1に入力される。低ゲイン第1圧縮信号は、第1入力端子P1およびバイアス端子P3の間の電圧(一方の差動信号)を第1設定値の圧縮ゲインで圧縮したものである。また、低ゲイン第2圧縮信号は、第2入力端子P2およびバイアス端子P3の間の電圧(他方の差動信号)を第1設定値の圧縮ゲインで圧縮したものである。
According to the above configuration, the following operations and effects can be obtained.
When the potentials of the differential signals of the bus communication lines BP and BM exceed -7V, the voltages at the nodes N1p and N1m both exceed + 1V (= Vr1). Therefore, the output of the comparator CP2 is at L level, the switches S1 and S4 are turned off, and the switches S2 and S3 are turned on. That is, the low gain first compressed signal and the low gain second compressed signal are input to the comparator CP1. The low gain first compression signal is a voltage (one differential signal) between the first input terminal P1 and the bias terminal P3 compressed with the compression gain of the first set value. Further, the low gain second compressed signal is obtained by compressing the voltage (the other differential signal) between the second input terminal P2 and the bias terminal P3 with the compression gain of the first set value.

一方、バス通信線BP、BMの差動信号の電位が−7Vを下回る場合、ノードN1pおよびN1mの電圧は、いずれも+1V(=Vr1)を下回る。そのため、コンパレータCP2の出力はHレベルであり、スイッチS1、S4がONとなり、スイッチS2、S3がOFFとなる。つまり、高ゲイン第1圧縮信号および高ゲイン第2圧縮信号がコンパレータCP1に入力される。高ゲイン第1圧縮信号は、一方の差動信号を第2設定値の圧縮ゲインで圧縮したものである。また、高ゲイン第2圧縮信号は、他方の差動信号を第2設定値の圧縮ゲインで圧縮したものである。   On the other hand, when the potentials of the differential signals of the bus communication lines BP and BM are lower than −7V, the voltages at the nodes N1p and N1m are both lower than + 1V (= Vr1). Therefore, the output of the comparator CP2 is at the H level, the switches S1 and S4 are turned on, and the switches S2 and S3 are turned off. That is, the high gain first compressed signal and the high gain second compressed signal are input to the comparator CP1. The high gain first compressed signal is a signal obtained by compressing one differential signal with the compression gain of the second set value. The high gain second compressed signal is obtained by compressing the other differential signal with the compression gain of the second set value.

このように、受信回路装置1では、コンパレータCP1に入力される第1圧縮信号および第2圧縮信号が、その同相入力範囲を下回る前に、圧縮回路4における圧縮ゲインが切り替えられる。これにより、図2に示すように、所定入力範囲である従来の入力範囲(例えば、−2V〜+7V、−5V〜+12V)よりも広い入力範囲(−12V〜+12V)の差動信号の受信が可能となる。しかも、差動信号の電位が−7V〜+12Vの範囲である場合、従来と同等の圧縮ゲイン(第1設定値)により圧縮された低ゲイン第1圧縮信号および低ゲイン第2圧縮信号に基づいて、レセッシブ/ドミナントの判定が行われる。つまり、従来と同様に差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても従来と同等の特性が得られる。従って、本実施形態によれば、同相入力範囲を従来よりも広げるとともに、少なくとも従来の同相入力範囲においては従来と同等の特性が得られる。 Thus, in the receiving circuit device 1, the compression gain in the compression circuit 4 is switched before the first compressed signal and the second compressed signal input to the comparator CP1 fall below the in-phase input range. As a result, as shown in FIG. 2, reception of differential signals in an input range (−12 V to +12 V) wider than a conventional input range (for example, −2 V to +7 V, −5 V to +12 V), which is a predetermined input range. It becomes possible. In addition, when the potential of the differential signal is in the range of −7 V to +12 V, based on the low gain first compressed signal and the low gain second compressed signal compressed by the compression gain (first set value) equivalent to the conventional one. A recessive / dominant decision is made. That is, since differential signals are received in the same manner as in the past, for example, characteristics similar to those in the past can be obtained with respect to characteristics such as threshold variation. Therefore, according to the present embodiment, the common-mode input range is expanded as compared with the conventional case, and characteristics equivalent to those of the conventional case can be obtained at least in the conventional common-mode input range.

(第2の実施形態)
以下、本発明の第2の実施形態について図3および図4を参照して説明する。
図3に示す本実施形態の受信回路装置21は、図1に示した第1の実施形態の受信回路装置1に対し、入力範囲最適化手段6に代えて入力範囲最適化手段22を備えている点が異なる。入力範囲最適化手段22は、入力範囲最適化手段6に対し、コンパレータCP2に代えてコンパレータCP3を備えている点が異なる。そして、この変更に伴い、コンパレータCP3の入力に関連する部分の接続も変更されている。
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS.
The receiving circuit device 21 of the present embodiment shown in FIG. 3 includes an input range optimizing unit 22 instead of the input range optimizing unit 6 with respect to the receiving circuit device 1 of the first embodiment shown in FIG. Is different. The input range optimization unit 22 differs from the input range optimization unit 6 in that a comparator CP3 is provided instead of the comparator CP2. With this change, the connection of the part related to the input of the comparator CP3 is also changed.

すなわち、コンパレータCP3の一方の非反転入力端子は、ノードN1pに接続されている。コンパレータCP3の他方の非反転入力端子は、ノードN1mに接続されている。コンパレータCP3の反転入力端子には、基準電圧Vr2が与えられる。基準電圧Vr2は、図示しない基準電圧生成回路により生成されるものであり、本実施形態では+4Vである。   That is, one non-inverting input terminal of the comparator CP3 is connected to the node N1p. The other non-inverting input terminal of the comparator CP3 is connected to the node N1m. A reference voltage Vr2 is applied to the inverting input terminal of the comparator CP3. The reference voltage Vr2 is generated by a reference voltage generation circuit (not shown), and is + 4V in this embodiment.

このような構成によれば、次のような作用および効果が得られる。
バス通信線BP、BMの差動信号の電位が+12Vを下回る場合、ノードN1pおよびN1mの電圧は、いずれも+4V(=Vr2)を下回る。そのため、コンパレータCP3の出力はLレベルであり、スイッチS1、S4がOFFとなり、スイッチS2、S3がONとなる。つまり、低ゲイン第1圧縮信号および低ゲイン第2圧縮信号がコンパレータCP1に入力される。一方、バス通信線BP、BMの差動信号の電位が+12Vを上回る場合、ノードN1pおよびN1mの電圧は、いずれも+4V(=Vr2)を上回る。そのため、コンパレータCP3の出力はHレベルであり、スイッチS1、S4がONとなり、スイッチS2、S3がOFFとなる。つまり、高ゲイン第1圧縮信号および高ゲイン第2圧縮信号がコンパレータCP1に入力される。
According to such a configuration, the following operations and effects can be obtained.
When the potentials of the differential signals of the bus communication lines BP and BM are lower than + 12V, the voltages at the nodes N1p and N1m are both lower than + 4V (= Vr2). Therefore, the output of the comparator CP3 is L level, the switches S1 and S4 are turned off, and the switches S2 and S3 are turned on. That is, the low gain first compressed signal and the low gain second compressed signal are input to the comparator CP1. On the other hand, when the potentials of the differential signals of the bus communication lines BP and BM exceed + 12V, the voltages at the nodes N1p and N1m both exceed + 4V (= Vr2). Therefore, the output of the comparator CP3 is at the H level, the switches S1 and S4 are turned on, and the switches S2 and S3 are turned off. That is, the high gain first compressed signal and the high gain second compressed signal are input to the comparator CP1.

このように、受信回路装置1では、コンパレータCP1に入力される第1圧縮信号および第2圧縮信号が、その同相入力範囲を上回る前に、圧縮回路4における圧縮ゲインが切り替えられる。これにより、図4に示すように、従来の入力範囲(例えば、−2V〜+7V、−7V〜+12V)よりも広い入力範囲(−7V〜+17V)の差動信号の受信が可能となる。しかも、差動信号の電位が−7V〜+12Vの範囲である場合、従来と同等の圧縮ゲイン(第1設定値)により圧縮された低ゲイン第1圧縮信号および低ゲイン第2圧縮信号に基づいて、レセッシブ/ドミナントの判定が行われる。つまり、従来と同様に差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても従来と同等の特性が得られる。従って、本実施形態によっても、第1の実施形態と同様の効果が得られる。   Thus, in the receiving circuit device 1, the compression gain in the compression circuit 4 is switched before the first compressed signal and the second compressed signal input to the comparator CP1 exceed the in-phase input range. As a result, as shown in FIG. 4, it is possible to receive a differential signal in an input range (−7 V to +17 V) wider than a conventional input range (for example, −2 V to +7 V, −7 V to +12 V). In addition, when the potential of the differential signal is in the range of −7 V to +12 V, based on the low gain first compressed signal and the low gain second compressed signal compressed by the compression gain (first set value) equivalent to the conventional one. A recessive / dominant decision is made. That is, since differential signals are received in the same manner as in the past, for example, characteristics similar to those in the past can be obtained with respect to characteristics such as threshold variation. Therefore, the present embodiment can provide the same effects as those of the first embodiment.

(第3の実施形態)
以下、本発明の第3の実施形態について図5および図6を参照して説明する。
図5に示す本実施形態の受信回路装置31は、図1に示した第1の実施形態の受信回路装置1に対し、入力範囲最適化手段6に代えて入力範囲最適化手段32を備えている点が異なる。入力範囲最適化手段32は、コンパレータCP2に代えてコンパレータCP2’を備えている点と、新たにコンパレータCP3’、インバータ回路33、34およびOR回路35を備えている点とが異なる。
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to FIGS.
The receiving circuit device 31 of the present embodiment shown in FIG. 5 includes an input range optimizing unit 32 instead of the input range optimizing unit 6 as compared with the receiving circuit device 1 of the first embodiment shown in FIG. Is different. The input range optimizing unit 32 is different from the comparator CP2 in that it includes a comparator CP2 ′ and a new comparator CP3 ′, inverter circuits 33 and 34, and an OR circuit 35.

コンパレータCP2’の一方の非反転入力端子は、ノードN1pに接続されている。コンパレータCP2’の他方の非反転入力端子は、ノードN1mに接続されている。コンパレータCP2’の反転入力端子には、基準電圧Vr1(第1の実施形態と同様に+1V)が与えられる。コンパレータCP3’の一方の反転入力端子は、ノードN1pに接続されている。コンパレータCP3’の他方の反転入力端子は、ノードN1mに接続されている。コンパレータCP3’の非反転入力端子には、基準電圧Vr2(第2の実施形態と同様に+4V)が与えられる。   One non-inverting input terminal of the comparator CP2 'is connected to the node N1p. The other non-inverting input terminal of the comparator CP2 'is connected to the node N1m. A reference voltage Vr1 (+1 V as in the first embodiment) is applied to the inverting input terminal of the comparator CP2 '. One inverting input terminal of the comparator CP3 'is connected to the node N1p. The other inverting input terminal of the comparator CP3 'is connected to the node N1m. A reference voltage Vr2 (+4 V as in the second embodiment) is applied to the non-inverting input terminal of the comparator CP3 '.

コンパレータCP2’の出力端子は、インバータ回路33の入力端子に接続されている。インバータ回路33の出力端子は、OR回路35の一方の入力端子に接続されている。コンパレータCP3’の出力端子は、インバータ回路34の入力端子に接続されている。インバータ回路34の出力端子は、OR回路35の他方の入力端子に接続されている。OR回路35の出力端子は、インバータ回路3の入力端子に接続されるとともに、スイッチS1、S4の切替端子に接続されている。インバータ回路3の出力端子は、スイッチS2、S3の切替端子に接続されている。   The output terminal of the comparator CP <b> 2 ′ is connected to the input terminal of the inverter circuit 33. The output terminal of the inverter circuit 33 is connected to one input terminal of the OR circuit 35. The output terminal of the comparator CP3 'is connected to the input terminal of the inverter circuit 34. The output terminal of the inverter circuit 34 is connected to the other input terminal of the OR circuit 35. The output terminal of the OR circuit 35 is connected to the input terminal of the inverter circuit 3 and to the switching terminals of the switches S1 and S4. The output terminal of the inverter circuit 3 is connected to the switching terminals of the switches S2 and S3.

このような構成によれば、次のような作用および効果が得られる。
バス通信線BP、BMの差動信号の電位が−7Vを上回り且つ+12Vを下回る場合、ノードN1pおよびN1mの電圧は、いずれも+1V(=Vr1)を上回り且つ+4V(=Vr2)を下回る。そのため、コンパレータCP2’およびCP3’の出力は、いずれもHレベルである。従って、OR回路35の出力がLレベルとなるため、スイッチS1、S4がOFFとなり、スイッチS2、S3がONとなる。つまり、低ゲイン第1圧縮信号および低ゲイン第2圧縮信号がコンパレータCP1に入力される。
According to such a configuration, the following operations and effects can be obtained.
When the potentials of the differential signals of the bus communication lines BP and BM are higher than -7V and lower than + 12V, the voltages of the nodes N1p and N1m are both higher than + 1V (= Vr1) and lower than + 4V (= Vr2). Therefore, the outputs of the comparators CP2 ′ and CP3 ′ are both at the H level. Accordingly, since the output of the OR circuit 35 becomes L level, the switches S1 and S4 are turned off, and the switches S2 and S3 are turned on. That is, the low gain first compressed signal and the low gain second compressed signal are input to the comparator CP1.

一方、バス通信線BP、BMの差動信号の電位が−7Vを下回る場合、ノードN1pおよびN1mの電圧は、いずれも+1V(=Vr1)を下回る。そのため、コンパレータCP2’の出力はLレベルであり、コンパレータCP3’の出力はHレベルである。従って、OR回路35の出力がHレベルとなるため、スイッチS1、S4がONとなり、スイッチS2、S3がOFFとなる。つまり、高ゲイン第1圧縮信号および高ゲイン第2圧縮信号がコンパレータCP1に入力される。   On the other hand, when the potentials of the differential signals of the bus communication lines BP and BM are lower than −7V, the voltages at the nodes N1p and N1m are both lower than + 1V (= Vr1). Therefore, the output of the comparator CP2 'is L level, and the output of the comparator CP3' is H level. Accordingly, since the output of the OR circuit 35 is at the H level, the switches S1 and S4 are turned on and the switches S2 and S3 are turned off. That is, the high gain first compressed signal and the high gain second compressed signal are input to the comparator CP1.

また、バス通信線BP、BMの差動信号の電位が+12Vを上回る場合、ノードN1pおよびN1mの電圧は、いずれも+4V(=Vr2)を上回る。そのため、コンパレータCP2’の出力はHレベルであり、コンパレータCP3’の出力はLレベルである。従って、OR回路35の出力がHレベルとなるため、スイッチS1、S4がONとなり、スイッチS2、S3がOFFとなる。つまり、高ゲイン第1圧縮信号および高ゲイン第2圧縮信号がコンパレータCP1に入力される。   When the potentials of the differential signals of the bus communication lines BP and BM exceed + 12V, the voltages at the nodes N1p and N1m both exceed + 4V (= Vr2). Therefore, the output of the comparator CP2 'is H level, and the output of the comparator CP3' is L level. Accordingly, since the output of the OR circuit 35 is at the H level, the switches S1 and S4 are turned on and the switches S2 and S3 are turned off. That is, the high gain first compressed signal and the high gain second compressed signal are input to the comparator CP1.

このように、受信回路装置1では、コンパレータCP1に入力される第1圧縮信号および第2圧縮信号が、その同相入力範囲を上回る前に、圧縮回路4における圧縮ゲインが切り替えられる。これにより、図6に示すように、従来の入力範囲(例えば、−2V〜+7V、−7V〜+12V)よりも広い入力範囲(−12V〜+17V)の差動信号の受信が可能となる。しかも、差動信号の電位が−7V〜+12Vの範囲である場合、従来と同等の圧縮ゲイン(第1設定値)により圧縮された低ゲイン第1圧縮信号および低ゲイン第2圧縮信号に基づいて、レセッシブ/ドミナントの判定が行われる。つまり、従来と同様に差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても従来と同等の特性が得られる。従って、本実施形態によっても、上記各実施形態と同様の効果が得られる。   Thus, in the receiving circuit device 1, the compression gain in the compression circuit 4 is switched before the first compressed signal and the second compressed signal input to the comparator CP1 exceed the in-phase input range. As a result, as shown in FIG. 6, it is possible to receive a differential signal in an input range (−12 V to +17 V) wider than a conventional input range (for example, −2 V to +7 V, −7 V to +12 V). In addition, when the potential of the differential signal is in the range of −7 V to +12 V, based on the low gain first compressed signal and the low gain second compressed signal compressed by the compression gain (first set value) equivalent to the conventional one. A recessive / dominant decision is made. That is, since differential signals are received in the same manner as in the past, for example, characteristics similar to those in the past can be obtained with respect to characteristics such as threshold variation. Therefore, the present embodiment can provide the same effects as those of the above embodiments.

(第4の実施形態)
以下、本発明の第4の実施形態について図7〜図9を参照して説明する。
図7に示す本実施形態の受信回路装置41は、図1に示した第1の実施形態の受信回路装置1に対し、圧縮回路4に代えて圧縮回路42を備えている点と、入力範囲最適化手段6に代えて入力範囲最適化手段43を備えている点とが異なる。
(Fourth embodiment)
Hereinafter, a fourth embodiment of the present invention will be described with reference to FIGS.
The receiving circuit device 41 according to the present embodiment shown in FIG. 7 is different from the receiving circuit device 1 according to the first embodiment shown in FIG. The difference is that an input range optimizing unit 43 is provided instead of the optimizing unit 6.

圧縮回路42は、抵抗R41p、R42p、R41mおよびR42mにより構成されている。第1入力端子P1とバイアス端子P3との間には、抵抗R41p、R42pがこの順に直列に接続されている。第2入力端子P2とバイアス端子P3との間には、抵抗R41m、R42mがこの順に直列に接続されている。なお、抵抗R41pとR41mとは同じ抵抗値R41であり、抵抗R42pとR42mとは同じ抵抗値R42である。圧縮ゲインは、それら抵抗値R41、R42に応じて決まる。   The compression circuit 42 includes resistors R41p, R42p, R41m, and R42m. Resistors R41p and R42p are connected in series in this order between the first input terminal P1 and the bias terminal P3. Resistors R41m and R42m are connected in series in this order between the second input terminal P2 and the bias terminal P3. The resistors R41p and R41m have the same resistance value R41, and the resistors R42p and R42m have the same resistance value R42. The compression gain is determined according to the resistance values R41 and R42.

抵抗R41p、R42pの相互接続ノードN41pは、コンパレータCP1の非反転入力端子に接続されている。抵抗R41m、R42mの相互接続ノードN41mは、オフセット電圧源2を介してコンパレータCP1の反転入力端子に接続されている。抵抗R42p、R42mの相互接続ノードNbは、バイアス端子P3に接続されている。   The interconnection node N41p of the resistors R41p and R42p is connected to the non-inverting input terminal of the comparator CP1. The interconnection node N41m of the resistors R41m and R42m is connected to the inverting input terminal of the comparator CP1 through the offset voltage source 2. The interconnection node Nb of the resistors R42p and R42m is connected to the bias terminal P3.

圧縮回路42は、第1入力端子P1およびバイアス端子P3の間の電圧を所定の圧縮ゲインで圧縮した第1圧縮信号と、第2入力端子P2およびバイアス端子P3の間の電圧を所定の圧縮ゲインで圧縮した第2圧縮信号とを出力する。この場合、ノードN41pから出力される信号が第1圧縮信号に相当する。ノードN41pから出力される第1圧縮信号の圧縮ゲインは、抵抗R41pと抵抗R42pとの比により定まる第1設定値となる。また、ノードN41mから出力される信号が第2圧縮信号に相当する。ノードN41mから出力される第2圧縮信号の圧縮ゲインは、抵抗R41mと抵抗R42mとの比により定まる第1設定値となる。なお、第1設定値は、例えば閾値のばらつきなどの特性について従来と同等の特性が得られるような値になっている。   The compression circuit 42 compresses a voltage between the first input terminal P1 and the bias terminal P3 with a predetermined compression gain and a voltage between the second input terminal P2 and the bias terminal P3 with a predetermined compression gain. And the second compressed signal compressed in step. In this case, the signal output from the node N41p corresponds to the first compressed signal. The compression gain of the first compression signal output from the node N41p is a first set value determined by the ratio of the resistor R41p and the resistor R42p. Further, the signal output from the node N41m corresponds to the second compressed signal. The compression gain of the second compression signal output from the node N41m is a first set value determined by the ratio of the resistor R41m and the resistor R42m. Note that the first set value is a value such that, for example, a characteristic equivalent to the conventional one can be obtained with respect to a characteristic such as a variation in threshold value.

圧縮回路42を構成する抵抗R41p〜R42mの各抵抗値R41、R42は、以下の2つの条件を満たすように設定されている。
(1)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−5VのときにノードN41p(ノードN41m)の電圧が+1Vになる。
(2)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+12VのときにノードN41p(ノードN41m)の電圧が+4Vになる。
The resistance values R41 and R42 of the resistors R41p to R42m constituting the compression circuit 42 are set so as to satisfy the following two conditions.
(1) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is −5V, the voltage of the node N41p (node N41m) becomes + 1V.
(2) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is + 12V, the voltage of the node N41p (node N41m) becomes + 4V.

入力範囲最適化手段43は、抵抗R43p、R43mおよびクランプ回路44p、44mにより構成されている。抵抗R43pの一方の端子は、ノードN41pに接続されている。抵抗R43pの他方の端子は、クランプ回路44pの出力端子に接続されている。抵抗R43mの一方の端子は、ノードN41mに接続されている。抵抗R43mの他方の端子は、クランプ回路44mの出力端子に接続されている。なお、抵抗R43pとR43mとは同じ抵抗値R43である。   The input range optimizing unit 43 includes resistors R43p and R43m and clamp circuits 44p and 44m. One terminal of the resistor R43p is connected to the node N41p. The other terminal of the resistor R43p is connected to the output terminal of the clamp circuit 44p. One terminal of the resistor R43m is connected to the node N41m. The other terminal of the resistor R43m is connected to the output terminal of the clamp circuit 44m. The resistors R43p and R43m have the same resistance value R43.

クランプ回路44p、44mは、その出力端子の電圧をクランプ電圧VCL(本実施形態では+1V)にクランプするものであり、クランプ手段に相当する。従って、本実施形態の受信回路装置41では、差動信号の電位が−5V(本実施形態では、従来入力範囲の下限値に相当)を下回る場合には、コンパレータCP1に入力される第1圧縮信号および第2圧縮信号の電位が、その同相入力範囲を下回らない値(+1V)にクランプされる。   The clamp circuits 44p and 44m clamp the output terminal voltage to the clamp voltage VCL (+1 V in the present embodiment), and correspond to clamp means. Therefore, in the receiving circuit device 41 of the present embodiment, the first compression input to the comparator CP1 when the potential of the differential signal is less than −5V (corresponding to the lower limit value of the conventional input range in the present embodiment). The potential of the signal and the second compressed signal is clamped to a value (+1 V) that does not fall below the common-mode input range.

クランプ回路44p、44mの具体的な構成は、図8に示すとおりである。図8(a)に示すクランプ回路は、抵抗R44、R45およびトランジスタT41を備えている。抵抗R44およびR45は、例えば+5Vの電源が供給される電源端子P41とグランド端子P42との間に、直列に接続されている。トランジスタT41は、NPN形のバイポーラトランジスタである。トランジスタT41のベースは、抵抗R44およびR45の相互接続ノードN42に接続されている。トランジスタT41のコレクタは、電源端子P41に接続されている。トランジスタT41のエミッタは、クランプ電圧VCLの出力端子となっている。抵抗R44およびR45の各抵抗値は、ノードN42の電圧が+1.7Vとなるように設定されている。   The specific configuration of the clamp circuits 44p and 44m is as shown in FIG. The clamp circuit shown in FIG. 8A includes resistors R44 and R45 and a transistor T41. The resistors R44 and R45 are connected in series between a power supply terminal P41 to which, for example, + 5V power is supplied and a ground terminal P42. The transistor T41 is an NPN bipolar transistor. The base of the transistor T41 is connected to the interconnection node N42 of the resistors R44 and R45. The collector of the transistor T41 is connected to the power supply terminal P41. The emitter of the transistor T41 is an output terminal for the clamp voltage VCL. The resistance values of the resistors R44 and R45 are set such that the voltage at the node N42 is + 1.7V.

図8(b)に示すクランプ回路は、図8(a)の構成に対し、抵抗R46およびトランジスタT42が追加されている。トランジスタT42は、PNP形のバイポーラトランジスタである。トランジスタT42のベースは、ノードN42に接続されている。トランジスタT42のコレクタは、グランド端子P42に接続されている。トランジスタT42のエミッタは抵抗R46を介して電源端子P41に接続されるとともに、トランジスタT41のベースに接続されている。なお、この場合、抵抗R44およびR45の各抵抗値は、ノードN42の電圧が+1Vとなるように設定されている。このような図8(b)の構成によれば、図8(a)の構成に比べ、トランジスタの順方向電圧の温度特性によるクランプ電圧VCLの変動が抑制される。   In the clamp circuit shown in FIG. 8B, a resistor R46 and a transistor T42 are added to the configuration shown in FIG. The transistor T42 is a PNP type bipolar transistor. The base of the transistor T42 is connected to the node N42. The collector of the transistor T42 is connected to the ground terminal P42. The emitter of the transistor T42 is connected to the power supply terminal P41 via the resistor R46, and is connected to the base of the transistor T41. In this case, the resistance values of the resistors R44 and R45 are set so that the voltage at the node N42 becomes + 1V. According to such a configuration of FIG. 8B, fluctuation of the clamp voltage VCL due to the temperature characteristics of the forward voltage of the transistor is suppressed as compared with the configuration of FIG.

図8(c)に示すクランプ回路は、図8(a)の構成に対し、トランジスタT41に代えてOPアンプOP41を備えている点が異なる。OPアンプOP41はボルテージフォロアの形態に接続され、その非反転入力端子はノードN42に接続されている。OPアンプOP41の出力端子は、クランプ電圧VCLの出力端子となっている。なお、この場合も、抵抗R44およびR45の各抵抗値は、ノードN42の電圧が+1Vとなるように設定されている。   The clamp circuit shown in FIG. 8C is different from the configuration shown in FIG. 8A in that an OP amplifier OP41 is provided instead of the transistor T41. The OP amplifier OP41 is connected in the form of a voltage follower, and its non-inverting input terminal is connected to the node N42. The output terminal of the OP amplifier OP41 is an output terminal for the clamp voltage VCL. Also in this case, the resistance values of the resistors R44 and R45 are set such that the voltage at the node N42 is + 1V.

図9に示すように、上記構成の受信回路装置41によれば、差動信号の電位が−5Vを下回る領域(従来における非動作領域)において、第1圧縮信号および第2圧縮信号の同相電圧が+1Vにクランプされる。そのため、コンパレータCP1の入力信号は、その同相入力範囲を下回らない。これにより、従来入力範囲(例えば、−2V〜+7V、−5V〜+12V)よりも広い入力範囲(−12V〜+12V)の差動信号の受信が可能となる。   As shown in FIG. 9, according to the reception circuit device 41 configured as described above, the common-mode voltage of the first compression signal and the second compression signal in the region where the potential of the differential signal is less than −5 V (the conventional non-operation region). Is clamped to + 1V. For this reason, the input signal of the comparator CP1 does not fall below the in-phase input range. As a result, it is possible to receive a differential signal in an input range (−12 V to +12 V) wider than a conventional input range (for example, −2 V to +7 V, −5 V to +12 V).

また、この場合、コンパレータCP1の非反転入力端子の電圧V(+)および反転入力端子の電圧V(−)は、それぞれ下記(1)式および(2)式により表される。ただし、第1入力端子P1の電圧をBPとし、第2入力端子P2の電圧をBMとしている。
V(+)=(BP−VCL)・(R43/(R41+R43))+VCL …(1)
V(−)=VTH+(BM−VCL)・(R43/(R41+R43))+VCL…(2)
In this case, the voltage V (+) at the non-inverting input terminal and the voltage V (−) at the inverting input terminal of the comparator CP1 are expressed by the following equations (1) and (2), respectively. However, the voltage of the first input terminal P1 is BP, and the voltage of the second input terminal P2 is BM.
V (+) = (BP-VCL). (R43 / (R41 + R43)) + VCL (1)
V (-) = VTH + (BM-VCL). (R43 / (R41 + R43)) + VCL (2)

上記(1)式および(2)式と、「V+=V−」とから下記(3)式が導き出される。
BP−BM=VTH・((R1+R3)/R3) …(3)
上記(3)式に示すように、本実施形態のコンパレータCP1は、差動信号の差電圧(差動成分)と所定の閾値VTHと比較し、その比較結果に応じた受信信号を出力する。従って、本実施形態の受信回路装置41は、レセッシブ/ドミナントの判定(検出)を行うことができる。
The following expression (3) is derived from the above expressions (1) and (2) and “V + = V−”.
BP-BM = VTH · ((R1 + R3) / R3) (3)
As shown in the above equation (3), the comparator CP1 of this embodiment compares the differential voltage (differential component) of the differential signal with a predetermined threshold value VTH, and outputs a received signal corresponding to the comparison result. Therefore, the receiving circuit device 41 of this embodiment can perform recessive / dominant determination (detection).

ただし、厳密には、抵抗R42p、R42mを介してバイアス端子P3にも電流が流れることになる。そのため、本実施形態の受信回路装置41は、上記電流が流れる分だけ、精度が低下する(誤差が生じる)が、必要とする規格(例えばISO11898−5)を満足するように、各回路素子の定数を設定すればよい。   However, strictly speaking, a current also flows to the bias terminal P3 via the resistors R42p and R42m. Therefore, the receiving circuit device 41 according to the present embodiment is reduced in accuracy by the amount of the current flowing (an error occurs), but the circuit elements of each circuit element are satisfied so as to satisfy a required standard (for example, ISO11898-5). What is necessary is just to set a constant.

加えて、差動信号の電位が−5V〜+12Vの範囲である場合、従来と同等の圧縮ゲイン(第1設定値)により圧縮された第1圧縮信号および第2圧縮信号に基づいて、レセッシブ/ドミナントの判定が行われる。つまり、従来と同様に差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても従来と同等の特性が得られる。従って、本実施形態によっても、上記各実施形態と同様の効果が得られる。   In addition, when the potential of the differential signal is in the range of −5V to + 12V, the recessive / reverse signal is generated based on the first compressed signal and the second compressed signal compressed by the compression gain (first set value) equivalent to the conventional one. A dominant decision is made. That is, since differential signals are received in the same manner as in the past, for example, characteristics similar to those in the past can be obtained with respect to characteristics such as threshold variation. Therefore, the present embodiment can provide the same effects as those of the above embodiments.

(第5の実施形態)
以下、本発明の第5の実施形態について図10〜図12を参照して説明する。
図10に示す本実施形態の受信回路装置51は、図7に示した第4の実施形態の受信回路装置41に対し、入力範囲最適化手段43に代えて入力範囲最適化手段52を備えている点が異なる。入力範囲最適化手段52は、入力範囲最適化手段43に対し、クランプ回路44p、44mに代えてクランプ回路53p、53mを備えている点が異なる。
(Fifth embodiment)
Hereinafter, a fifth embodiment of the present invention will be described with reference to FIGS.
The receiving circuit device 51 of the present embodiment shown in FIG. 10 is provided with an input range optimizing unit 52 instead of the input range optimizing unit 43 with respect to the receiving circuit device 41 of the fourth embodiment shown in FIG. Is different. The input range optimization unit 52 differs from the input range optimization unit 43 in that it includes clamp circuits 53p and 53m instead of the clamp circuits 44p and 44m.

クランプ回路53p、53mは、その出力端子の電圧をクランプ電圧VCL(本実施形態では+4V)にクランプするものであり、クランプ手段に相当する。従って、本実施形態の受信回路装置51では、差動信号の電位が+12V(従来入力範囲の上限値に相当)を上回る場合には、コンパレータCP1に入力される第1圧縮信号および第2圧縮信号の電位が、その同相入力範囲を上回らない値(+4V)にクランプされる。   The clamp circuits 53p and 53m clamp the output terminal voltage to the clamp voltage VCL (+4 V in this embodiment), and correspond to clamp means. Therefore, in the receiving circuit device 51 of the present embodiment, when the potential of the differential signal exceeds + 12V (corresponding to the upper limit value of the conventional input range), the first compressed signal and the second compressed signal input to the comparator CP1. Is clamped to a value (+ 4V) that does not exceed the common-mode input range.

クランプ回路53p、53mの具体的な構成は、図11に示すとおりである。図11(a)に示すクランプ回路は、抵抗R54、R55およびトランジスタT51を備えている。抵抗R54およびR55は、例えば+5Vの電源が供給される電源端子P51とグランド端子P52との間に、直列に接続されている。トランジスタT51は、PNP形のバイポーラトランジスタである。トランジスタT51のベースは、抵抗R54およびR55の相互接続ノードN52に接続されている。トランジスタT51のコレクタは、グランド端子P52に接続されている。トランジスタT51のエミッタは、クランプ電圧VCLの出力端子となっている。抵抗R54およびR55の各抵抗値は、ノードN52の電圧が+3.3Vとなるように設定されている。   The specific configuration of the clamp circuits 53p and 53m is as shown in FIG. The clamp circuit shown in FIG. 11A includes resistors R54 and R55 and a transistor T51. The resistors R54 and R55 are connected in series between a power supply terminal P51 to which, for example, + 5V power is supplied and a ground terminal P52. The transistor T51 is a PNP bipolar transistor. The base of the transistor T51 is connected to the interconnection node N52 of the resistors R54 and R55. The collector of the transistor T51 is connected to the ground terminal P52. The emitter of the transistor T51 is an output terminal for the clamp voltage VCL. The resistance values of resistors R54 and R55 are set such that the voltage at node N52 is + 3.3V.

図11(b)に示すクランプ回路は、図11(a)の構成に対し、抵抗R56およびトランジスタT52が追加されている。トランジスタT52は、NPN形のバイポーラトランジスタである。トランジスタT52のベースは、ノードN52に接続されている。トランジスタT52のコレクタは、電源端子P51に接続されている。トランジスタT52のエミッタは抵抗R56を介してグランド端子P52に接続されるとともに、トランジスタT51のベースに接続されている。なお、この場合、抵抗R54およびR55の各抵抗値は、ノードN52の電圧が+4Vとなるように設定されている。このような図11(b)の構成によれば、図11(a)の構成に比べ、トランジスタの順方向電圧の温度特性によるクランプ電圧VCLの変動が抑制される。   In the clamp circuit shown in FIG. 11B, a resistor R56 and a transistor T52 are added to the configuration shown in FIG. The transistor T52 is an NPN bipolar transistor. The base of the transistor T52 is connected to the node N52. The collector of the transistor T52 is connected to the power supply terminal P51. The emitter of the transistor T52 is connected to the ground terminal P52 through the resistor R56 and is connected to the base of the transistor T51. In this case, the resistance values of the resistors R54 and R55 are set such that the voltage at the node N52 is + 4V. According to such a configuration of FIG. 11B, fluctuations in the clamp voltage VCL due to the temperature characteristics of the forward voltage of the transistor are suppressed as compared with the configuration of FIG.

図11(c)に示すクランプ回路は、図11(a)の構成に対し、トランジスタT51に代えてOPアンプOP51を備えている点が異なる。OPアンプOP51はボルテージフォロアの形態に接続され、その非反転入力端子は相互接続ノードN52に接続されている。OPアンプOP51の出力端子は、クランプ電圧VCLの出力端子となっている。なお、この場合も、抵抗R54およびR55の各抵抗値は、ノードN52の電圧が+4Vとなるように設定されている。   The clamp circuit shown in FIG. 11C is different from the configuration shown in FIG. 11A in that an OP amplifier OP51 is provided instead of the transistor T51. The OP amplifier OP51 is connected in the form of a voltage follower, and its non-inverting input terminal is connected to the interconnection node N52. The output terminal of the OP amplifier OP51 is an output terminal for the clamp voltage VCL. Also in this case, the resistance values of the resistors R54 and R55 are set such that the voltage at the node N52 is + 4V.

図12に示すように、上記構成の受信回路装置51によれば、差動信号の電位が+12Vを上回る領域(従来における非動作領域)において、第1圧縮信号および第2圧縮信号の同相電圧が+4Vにクランプされる。そのため、コンパレータCP1の入力信号は、その同相入力範囲を上回らない。これにより、従来入力範囲(例えば、−2V〜+7V、−5V〜+12V)よりも広い入力範囲(−5V〜+17V)の差動信号の受信が可能となる。   As shown in FIG. 12, according to the reception circuit device 51 configured as described above, in the region where the potential of the differential signal exceeds +12 V (the conventional non-operation region), the common-mode voltage of the first compressed signal and the second compressed signal is Clamped to + 4V. Therefore, the input signal of the comparator CP1 does not exceed the in-phase input range. As a result, it is possible to receive a differential signal in an input range (−5 V to +17 V) wider than a conventional input range (for example, −2 V to +7 V, −5 V to +12 V).

また、この場合、本実施形態の受信回路装置51は、第4の実施形態の受信回路装置41と同様に、レセッシブ/ドミナントの判定(検出)を行うことができる。加えて、差動信号の電位が−5V〜+12Vの範囲である場合、従来と同等の圧縮ゲイン(第1設定値)により圧縮された第1圧縮信号および第2圧縮信号に基づいて、レセッシブ/ドミナントの判定が行われる。つまり、従来と同様に差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても従来と同等の特性が得られる。従って、本実施形態によっても、上記各実施形態と同様の効果が得られる。   In this case, the receiving circuit device 51 according to the present embodiment can perform recessive / dominant determination (detection) in the same manner as the receiving circuit device 41 according to the fourth embodiment. In addition, when the potential of the differential signal is in the range of −5V to + 12V, the recessive / reverse signal is generated based on the first compressed signal and the second compressed signal compressed by the compression gain (first set value) equivalent to the conventional one. A dominant decision is made. That is, since differential signals are received in the same manner as in the past, for example, characteristics similar to those in the past can be obtained with respect to characteristics such as threshold variation. Therefore, the present embodiment can provide the same effects as those of the above embodiments.

(第6の実施形態)
以下、本発明の第6の実施形態について図13〜図15を参照して説明する。
図13に示す本実施形態の受信回路装置61は、図7に示した第4の実施形態の受信回路装置41に対し、入力範囲最適化手段43が省かれている点と、検出回路5に代えて検出回路62を備えている点とが異なる。
(Sixth embodiment)
Hereinafter, a sixth embodiment of the present invention will be described with reference to FIGS.
The receiving circuit device 61 of this embodiment shown in FIG. 13 is different from the receiving circuit device 41 of the fourth embodiment shown in FIG. Instead, the difference is that a detection circuit 62 is provided.

検出回路62は、検出回路5が備える構成に対し、さらに、AND回路63、入力レベルシフトコンパレータ64および抵抗R61、R62を備えている。なお、本実施形態では、コンパレータCP1が第1コンパレータに相当し、入力レベルシフトコンパレータ64が第2コンパレータに相当する。コンパレータCP1の出力端子は、抵抗R61を介して電源電圧Vccにプルアップされるとともに、AND回路63の一方の入力端子に接続されている。コンパレータCP1は、同相入力範囲外の入力が与えられると、その出力がOPENとなる(非動作状態)。しかし、上記構成によれば、コンパレータCP1が非動作状態のとき、その出力信号がHレベルに固定される。なお、コンパレータCP1として、同相入力範囲外の入力が与えられると出力がHレベルに固定される構成のものを用いる場合、抵抗R61によるプルアップを省略してもよい。   The detection circuit 62 further includes an AND circuit 63, an input level shift comparator 64, and resistors R61 and R62 in addition to the configuration of the detection circuit 5. In the present embodiment, the comparator CP1 corresponds to the first comparator, and the input level shift comparator 64 corresponds to the second comparator. The output terminal of the comparator CP1 is pulled up to the power supply voltage Vcc via the resistor R61 and is connected to one input terminal of the AND circuit 63. When an input outside the in-phase input range is given to the comparator CP1, its output becomes OPEN (non-operating state). However, according to the above configuration, when the comparator CP1 is in a non-operating state, its output signal is fixed at the H level. Note that when the comparator CP1 is configured such that the output is fixed to the H level when an input outside the common-mode input range is applied, the pull-up by the resistor R61 may be omitted.

入力レベルシフトコンパレータ64は、バス通信線BP、BMを通じて伝送される差動信号を入力するとともに、入力した信号を所定レベルだけレベルシフトして差動信号の差電圧を判別するものである。入力レベルシフトコンパレータ64は、コンパレータCP61、バイアス端子P5、抵抗R63p、R63m、R64p、R64m、R65p、R65mおよび電流源65p、65mを備えている。   The input level shift comparator 64 inputs a differential signal transmitted through the bus communication lines BP and BM, and determines the difference voltage between the differential signals by level-shifting the input signal by a predetermined level. The input level shift comparator 64 includes a comparator CP61, a bias terminal P5, resistors R63p, R63m, R64p, R64m, R65p, R65m and current sources 65p, 65m.

バイアス端子P5には、バイアス電圧Vbias(本実施形態では、0V)が与えられる。第1入力端子P1とバイアス端子P5との間には、抵抗R63p、R64pがこの順に直列に接続されている。抵抗R63p、R64pは、第1入力端子P1およびバイアス端子P5の間の電圧を所定の圧縮ゲインで圧縮する圧縮ラダー抵抗である。第2入力端子P2とバイアス端子P5との間には、抵抗R63m、R64mがこの順に直列に接続されている。抵抗R63m、R64mは、第2入力端子P2およびバイアス端子P5の間の電圧を所定の圧縮ゲインで圧縮する圧縮ラダー抵抗である。なお、抵抗R63pとR63mとは同じ抵抗値R63であり、抵抗R64pとR64mとは同じ抵抗値R64である。圧縮ゲインは、それら抵抗値R63、R64に応じて決まる。   A bias voltage Vbias (0 V in this embodiment) is applied to the bias terminal P5. Resistors R63p and R64p are connected in series in this order between the first input terminal P1 and the bias terminal P5. The resistors R63p and R64p are compression ladder resistors that compress the voltage between the first input terminal P1 and the bias terminal P5 with a predetermined compression gain. Resistors R63m and R64m are connected in series in this order between the second input terminal P2 and the bias terminal P5. The resistors R63m and R64m are compression ladder resistors that compress the voltage between the second input terminal P2 and the bias terminal P5 with a predetermined compression gain. The resistors R63p and R63m have the same resistance value R63, and the resistors R64p and R64m have the same resistance value R64. The compression gain is determined according to the resistance values R63 and R64.

抵抗R63p〜R64mの各抵抗値R63、R64は、以下の2つの条件を満たすように設定されている。
(1)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−5Vのときに抵抗R63p、R64pの相互接続ノードN61p(抵抗R63m、R64mの相互接続ノードN61m)の電圧が−2Vになる。
(2)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が−12VのときにノードN61p(ノードN61m)の電圧が−4.8Vになる。
The resistance values R63 and R64 of the resistors R63p to R64m are set so as to satisfy the following two conditions.
(1) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is −5V, the interconnection node N61p of the resistors R63p and R64p (interconnection node N61m of the resistors R63m and R64m) The voltage becomes -2V.
(2) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is −12V, the voltage of the node N61p (node N61m) becomes −4.8V.

ノードN61pは、抵抗R65pを介してコンパレータCP61の非反転入力端子に接続されている。ノードN61mは、抵抗R65mを介してコンパレータCP61の反転入力端子に接続されている。抵抗R64p、R64mの相互接続ノードN62は、バイアス端子P5に接続されている。電流源65pは、電源電圧Vccが供給される電源端子と抵抗R65pのコンパレータCP61側の端子との間に接続されている。これにより、電流源65pは、電源端子から抵抗R65pに向けて一定の電流Ipを流す定電流源として機能する。電流源65mは、電源端子と抵抗R65mのコンパレータCP61側の端子との間に接続されている。これにより、電流源65mは、電源端子から抵抗R65mに向けて一定の電流Imを流す定電流源として機能する。   The node N61p is connected to the non-inverting input terminal of the comparator CP61 through the resistor R65p. The node N61m is connected to the inverting input terminal of the comparator CP61 via the resistor R65m. The interconnection node N62 of the resistors R64p and R64m is connected to the bias terminal P5. The current source 65p is connected between the power supply terminal to which the power supply voltage Vcc is supplied and the terminal on the comparator CP61 side of the resistor R65p. Thereby, the current source 65p functions as a constant current source for flowing a constant current Ip from the power supply terminal toward the resistor R65p. The current source 65m is connected between the power supply terminal and the terminal on the comparator CP61 side of the resistor R65m. Thereby, the current source 65m functions as a constant current source for flowing a constant current Im from the power supply terminal toward the resistor R65m.

このような構成により、コンパレータCP61の非反転入力端子には、ノードN61pの電圧が所定レベルだけ高電位側にレベルシフトされた電圧V(+)が与えられる。また、コンパレータCP61の反転入力端子には、ノードN61mの電圧が所定レベルだけ高電位側にレベルシフトされた電圧V(−)が与えられる。この場合、ノードN61pの電圧BP1およびノードN61mの電圧BM1は、それぞれ下記(4)式および(5)式により表される。
BP1=BP・(R64/(R63+R64)) …(4)
BM1=BM・(R64/(R63+R64)) …(5)
With this configuration, the voltage V (+) obtained by shifting the voltage of the node N61p to the high potential side by a predetermined level is applied to the non-inverting input terminal of the comparator CP61. The voltage V (−) obtained by shifting the voltage of the node N61m to the high potential side by a predetermined level is applied to the inverting input terminal of the comparator CP61. In this case, the voltage BP1 at the node N61p and the voltage BM1 at the node N61m are expressed by the following equations (4) and (5), respectively.
BP1 = BP. (R64 / (R63 + R64)) (4)
BM1 = BM · (R64 / (R63 + R64)) (5)

電圧V(+)および電圧V(−)は、それぞれ下記(6)式および(7)式により表される。ただし、抵抗R63pおよびR64pの並列合成抵抗と、抵抗R63mおよび抵抗R64mの並列合成抵抗とを「R63//R64」で表し、抵抗R65pおよび抵抗R65mの抵抗値をR65pおよびR65mで表す。
V(+)=BP1+Ip・R65p+Ip・(R63//R64) …(6)
V(−)=BM1+Im・R65m+Im・(R63//R64) …(7)
The voltage V (+) and the voltage V (−) are expressed by the following formulas (6) and (7), respectively. However, the parallel combined resistance of the resistors R63p and R64p and the parallel combined resistance of the resistors R63m and R64m are represented by “R63 // R64”, and the resistance values of the resistors R65p and R65m are represented by R65p and R65m.
V (+) = BP1 + Ip.R65p + Ip. (R63 // R64) (6)
V (−) = BM1 + Im · R65m + Im · (R63 // R64) (7)

上記(4)〜(7)式に示すように、レベルシフト設定(シフトする所定レベルの設定)は、Ip、Imの値、R65p、R65mの値などの設定により任意に設定することが可能である。本実施形態では、電圧BP、BMが−5V〜−12Vの範囲である場合(電圧BP1、BM1が−2V〜−4.8Vの範囲である場合)に、コンパレータCP61の入力電圧が+1V〜+4Vの範囲(同相入力範囲)となるように、上記レベルシフト設定が行われている。   As shown in the above equations (4) to (7), the level shift setting (setting of the predetermined level to be shifted) can be arbitrarily set by setting the values of Ip, Im, R65p, R65m, and the like. is there. In the present embodiment, when the voltages BP and BM are in the range of -5V to -12V (when the voltages BP1 and BM1 are in the range of -2V to -4.8V), the input voltage of the comparator CP61 is + 1V to + 4V. The level shift setting is performed so as to be in the range (in-phase input range).

コンパレータCP61は、コンパレータCP1と同様、単一の正の電源電圧Vccの供給を受けて動作する。そのため、コンパレータCP61の同相入力範囲は、コンパレータCP1と同様になる。コンパレータCP61の出力端子は、抵抗R62を介して電源電圧Vccにプルアップされるとともに、AND回路63の他方の入力端子に接続されている。コンパレータCP61は、同相入力範囲外の入力が与えられると、その出力がOPENとなる(非動作状態)。しかし、上記構成によれば、コンパレータCP61が非動作状態のとき、その出力信号がHレベルに固定される。なお、コンパレータCP61として、同相入力範囲外の入力が与えられると出力がHレベルに固定される構成のものを用いる場合、抵抗R62によるプルアップを省略してもよい。AND回路63の出力端子は、出力端子P4に接続されている。   The comparator CP61 operates in response to the supply of a single positive power supply voltage Vcc, similarly to the comparator CP1. Therefore, the common-mode input range of the comparator CP61 is the same as that of the comparator CP1. The output terminal of the comparator CP61 is pulled up to the power supply voltage Vcc via the resistor R62 and is connected to the other input terminal of the AND circuit 63. When an input outside the in-phase input range is given to the comparator CP61, its output becomes OPEN (non-operating state). However, according to the above configuration, when the comparator CP61 is in a non-operating state, its output signal is fixed at the H level. Note that when the comparator CP61 is configured such that the output is fixed to the H level when an input outside the in-phase input range is given, the pull-up by the resistor R62 may be omitted. The output terminal of the AND circuit 63 is connected to the output terminal P4.

入力レベルシフトコンパレータ64(コンパレータCP61)において、差動信号の差電圧の判別に用いられる閾値VTH(オフセット設定)は、電流Ip、Imの値、抵抗R65p、R65mの値により設定することができる。この場合、BP=BM(BP1=BM1)のとき、V(+)+VTH=V(−)となるようにオフセット設定を行えばよい。そのため、例えば、電流Ip、Imの値を互いに等しい値Iとすれば、下記(8)式を満たすように、抵抗R65p、R65mの値を設定することで、閾値VTHを設定することができる。
I・R65p+VTH=I・R65m …(8)
In the input level shift comparator 64 (comparator CP61), the threshold value VTH (offset setting) used to determine the differential voltage of the differential signal can be set by the values of the currents Ip and Im and the values of the resistors R65p and R65m. In this case, when BP = BM (BP1 = BM1), the offset may be set so that V (+) + VTH = V (−). Therefore, for example, if the values of the currents Ip and Im are equal to each other, the threshold value VTH can be set by setting the values of the resistors R65p and R65m so as to satisfy the following equation (8).
I · R65p + VTH = I · R65m (8)

このような構成によれば、次のような作用および効果が得られる。
バス通信線BP、BMの差動信号の電位が−5V〜+12Vの範囲である場合、図14に示すように、ノードN1pおよびN1mの電圧は、いずれも+1V〜+4Vの範囲である。そのため、コンパレータCP1が正常に動作し、その出力信号がAND回路63の一方の入力端子に与えられる。また、このとき、図15に示すように、コンパレータCP61の入力(V(+)、V(−))は、+4Vを上回る。そのため、コンパレータCP61が非動作状態となり、その出力信号はHレベルに固定される。従って、AND回路63の出力信号はコンパレータCP1の出力信号と同等になり、その出力信号が差動信号の受信信号として出力端子P4から出力される。
According to such a configuration, the following operations and effects can be obtained.
When the potentials of the differential signals on the bus communication lines BP and BM are in the range of −5V to + 12V, the voltages at the nodes N1p and N1m are both in the range of + 1V to + 4V as shown in FIG. Therefore, the comparator CP1 operates normally and the output signal is given to one input terminal of the AND circuit 63. At this time, as shown in FIG. 15, the input (V (+), V (−)) of the comparator CP61 exceeds + 4V. For this reason, the comparator CP61 is deactivated, and its output signal is fixed at the H level. Accordingly, the output signal of the AND circuit 63 is equivalent to the output signal of the comparator CP1, and the output signal is output from the output terminal P4 as a differential signal reception signal.

一方、バス通信線BP、BMの差動信号の電位が−5V〜−12Vの範囲である場合、図14に示すように、ノードN1pおよびN1mの電圧は、いずれも+1Vを下回る。そのため、コンパレータCP1が非動作状態となり、その出力信号はHレベルに固定される。また、このとき、図15に示すように、コンパレータCP61の入力(V(+)、V(−))は、+1V〜+4Vの範囲である。そのため、コンパレータCP61が正常に動作し、その出力信号がAND回路63の他方の入力端子に与えられる。従って、AND回路63の出力信号はコンパレータCP61の出力信号と同等になり、その出力信号が差動信号の受信信号として出力端子P4から出力される。   On the other hand, when the potentials of the differential signals of the bus communication lines BP and BM are in the range of −5V to −12V, the voltages at the nodes N1p and N1m are both below + 1V, as shown in FIG. For this reason, the comparator CP1 is inactivated, and its output signal is fixed at the H level. At this time, as shown in FIG. 15, the inputs (V (+), V (−)) of the comparator CP61 are in the range of + 1V to + 4V. Therefore, the comparator CP61 operates normally, and the output signal is given to the other input terminal of the AND circuit 63. Accordingly, the output signal of the AND circuit 63 is equivalent to the output signal of the comparator CP61, and the output signal is output from the output terminal P4 as a differential signal reception signal.

このように、受信回路装置61では、差動信号の電位が−5V〜+12Vの範囲である場合にあっては、コンパレータCP1の出力が差動信号の受信信号として出力され、差動信号の電位が−5V〜−12Vの範囲である場合にあっては、コンパレータCP61の出力が差動信号の受信信号として出力される。これにより、図14および図15に示すように、従来の入力範囲(例えば、−2V〜+7V、−5V〜+12V)よりも広い入力範囲(−12V〜+12V)の差動信号の受信が可能となる。しかも、差動信号の電位が−5V〜+12Vの範囲である場合、従来と同等の圧縮ゲイン(第1設定値)により圧縮された第1圧縮信号および第2圧縮信号に基づいて、レセッシブ/ドミナントの判定が行われる。つまり、従来と同様に差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても従来と同等の特性が得られる。従って、本実施形態によっても、上記各実施形態と同様の効果が得られる。   Thus, in the receiving circuit device 61, when the potential of the differential signal is in the range of −5V to + 12V, the output of the comparator CP1 is output as the received signal of the differential signal, and the potential of the differential signal is Is in the range of −5V to −12V, the output of the comparator CP61 is output as a differential signal. As a result, as shown in FIGS. 14 and 15, it is possible to receive a differential signal in an input range (−12 V to +12 V) wider than a conventional input range (for example, −2 V to +7 V, −5 V to +12 V). Become. In addition, when the potential of the differential signal is in the range of −5 V to +12 V, the recessive / dominant is based on the first compressed signal and the second compressed signal compressed by the compression gain (first set value) equivalent to the conventional one. Is determined. That is, since differential signals are received in the same manner as in the past, for example, characteristics similar to those in the past can be obtained with respect to characteristics such as threshold variation. Therefore, the present embodiment can provide the same effects as those of the above embodiments.

(第7の実施形態)
以下、本発明の第6の実施形態について図16〜図18を参照して説明する。
図16に示す本実施形態の受信回路装置71は、図13に示した第7の実施形態の受信回路装置61に対し、検出回路62に代えて検出回路72を備えている点が異なる。検出回路72は、検出回路62に対し、抵抗R63p〜R64mの各抵抗値の設定と、電流源65p、65mの接続位置および機能とが異なる。
(Seventh embodiment)
Hereinafter, a sixth embodiment of the present invention will be described with reference to FIGS.
The receiving circuit device 71 of the present embodiment shown in FIG. 16 differs from the receiving circuit device 61 of the seventh embodiment shown in FIG. 13 in that a detecting circuit 72 is provided instead of the detecting circuit 62. The detection circuit 72 is different from the detection circuit 62 in setting the resistance values of the resistors R63p to R64m and the connection positions and functions of the current sources 65p and 65m.

抵抗R63p〜R64mの各抵抗値R63、R64は、以下の2つの条件を満たすように設定されている。
(1)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+12Vのときに抵抗R63p、R64pのノードN61p(ノードN61m)の電圧が+6Vになる。
(2)第1入力端子P1(第2入力端子P2)に与えられる差動信号の電圧が+17VのときにノードN61p(ノードN61m)の電圧が+9Vになる。
The resistance values R63 and R64 of the resistors R63p to R64m are set so as to satisfy the following two conditions.
(1) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is + 12V, the voltage of the node N61p (node N61m) of the resistors R63p and R64p becomes + 6V.
(2) When the voltage of the differential signal applied to the first input terminal P1 (second input terminal P2) is + 17V, the voltage of the node N61p (node N61m) becomes + 9V.

電流源65pは、抵抗R65pのコンパレータCP61側の端子と接地電位(0V)が与えられるグランド端子との間に接続されている。これにより、電流源65pは、抵抗R65pからグランド端子に向けて一定の電流Ipを流す定電流源として機能する。電流源65mは、抵抗R65mのコンパレータCP61側の端子とグランド端子との間に接続されている。これにより、電流源65mは、抵抗R65mからグランド端子に向けて一定の電流Imを流す定電流源として機能する。   The current source 65p is connected between a terminal of the resistor R65p on the comparator CP61 side and a ground terminal to which a ground potential (0 V) is applied. Thereby, the current source 65p functions as a constant current source for flowing a constant current Ip from the resistor R65p toward the ground terminal. The current source 65m is connected between the terminal on the comparator CP61 side of the resistor R65m and the ground terminal. Thereby, the current source 65m functions as a constant current source for flowing a constant current Im from the resistor R65m toward the ground terminal.

このような構成により、コンパレータCP61の非反転入力端子には、ノードN61pの電圧が所定レベルだけ低電位側にレベルシフトされた電圧V(+)が与えられる。また、コンパレータCP61の反転入力端子には、ノードN61mの電圧が所定レベルだけ低電位側にレベルシフトされた電圧V(−)が与えられる。この場合、電圧V+および電圧V−は、それぞれ下記(9)式および(10)式により表される。
V(+)=BP1−Ip・R65p−Ip・(R63//R64) …(9)
V(−)=BM1−Im・R65m−Im・(R63//R64) …(10)
With such a configuration, the voltage V (+) obtained by shifting the voltage of the node N61p to the low potential side by a predetermined level is applied to the non-inverting input terminal of the comparator CP61. Further, the voltage V (−) obtained by shifting the voltage of the node N61m to the low potential side by a predetermined level is applied to the inverting input terminal of the comparator CP61. In this case, the voltage V + and the voltage V− are expressed by the following equations (9) and (10), respectively.
V (+) = BP1-Ip.R65p-Ip. (R63 // R64) (9)
V (-) = BM1-Im.R65m-Im. (R63 // R64) (10)

上記(9)および(10)式に示すように、レベルシフト設定は、Ip、Imの値、R65p、R65mの値などの設定により任意に設定することが可能である。本実施形態では、電圧BP、BMが+12V〜+18Vの範囲である場合(電圧BP1、BM1が+6V〜+9Vの範囲である場合)に、コンパレータCP61の入力電圧が+1V〜+4Vの範囲(同相入力範囲)となるように、上記レベルシフト設定が行われている。   As shown in the above formulas (9) and (10), the level shift setting can be arbitrarily set by setting the values of Ip and Im, the values of R65p and R65m, and the like. In this embodiment, when the voltages BP and BM are in the range of + 12V to + 18V (when the voltages BP1 and BM1 are in the range of + 6V to + 9V), the input voltage of the comparator CP61 is in the range of + 1V to + 4V (in-phase input range). ) So that the level shift is set.

入力レベルシフトコンパレータ64(コンパレータCP61)において、差動信号の差電圧の判別に用いられる閾値VTH(オフセット設定)は、電流Ip、Imの値、抵抗R65p、R65mの値により設定することができる。この場合、BP=BM(BP1=BM1)のとき、V(+)+VTH=V(−)となるようにオフセット設定を行えばよい。そのため、例えば、電流Ip、Imの値を互いに等しい値Iとすれば、下記(11)式を満たすように、抵抗R65p、R65mの値を設定することで、閾値VTHを設定することができる。
I・R65p=I・R65m+VTH …(11)
In the input level shift comparator 64 (comparator CP61), the threshold value VTH (offset setting) used to determine the differential voltage of the differential signal can be set by the values of the currents Ip and Im and the values of the resistors R65p and R65m. In this case, when BP = BM (BP1 = BM1), the offset may be set so that V (+) + VTH = V (−). Therefore, for example, if the values of the currents Ip and Im are equal to each other, the threshold value VTH can be set by setting the values of the resistors R65p and R65m so that the following equation (11) is satisfied.
I · R65p = I · R65m + VTH (11)

このような構成によれば、次のような作用および効果が得られる。
バス通信線BP、BMの差動信号の電位が−5V〜+12Vの範囲である場合、図17に示すように、ノードN1pおよびN1mの電圧は、いずれも+1V〜+4Vの範囲である。そのため、コンパレータCP1が正常に動作し、その出力信号がAND回路63の一方の入力端子に与えられる。また、このとき、図18に示すように、コンパレータCP61の入力(V(+)、V(−))は、+1Vを下回る。そのため、コンパレータCP61が非動作状態となり、その出力信号はHレベルに固定される。従って、AND回路63の出力信号はコンパレータCP1の出力信号と同等になり、その出力信号が差動信号の受信信号として出力端子P4から出力される。
According to such a configuration, the following operations and effects can be obtained.
When the potentials of the differential signals of the bus communication lines BP and BM are in the range of −5V to + 12V, the voltages at the nodes N1p and N1m are both in the range of + 1V to + 4V as shown in FIG. Therefore, the comparator CP1 operates normally and the output signal is given to one input terminal of the AND circuit 63. At this time, as shown in FIG. 18, the inputs (V (+), V (−)) of the comparator CP61 are lower than + 1V. For this reason, the comparator CP61 is deactivated, and its output signal is fixed at the H level. Accordingly, the output signal of the AND circuit 63 is equivalent to the output signal of the comparator CP1, and the output signal is output from the output terminal P4 as a differential signal reception signal.

一方、バス通信線BP、BMの差動信号の電位が+12V〜+17Vの範囲である場合、図17に示すように、ノードN1pおよびN1mの電圧は、いずれも+4Vを上回る。そのため、コンパレータCP1が非動作状態となり、その出力信号はHレベルに固定される。また、このとき、図18に示すように、コンパレータCP61の入力(V(+)、V(−))は、+1V〜+4Vの範囲である。そのため、コンパレータCP61が正常に動作し、その出力信号がAND回路63の他方の入力端子に与えられる。従って、AND回路63の出力信号はコンパレータCP61の出力信号と同等になり、その出力信号が差動信号の受信信号として出力端子P4から出力される。   On the other hand, when the potentials of the differential signals of the bus communication lines BP and BM are in the range of + 12V to + 17V, the voltages at the nodes N1p and N1m are both higher than + 4V as shown in FIG. For this reason, the comparator CP1 is inactivated, and its output signal is fixed at the H level. At this time, as shown in FIG. 18, the input (V (+), V (−)) of the comparator CP61 is in the range of + 1V to + 4V. Therefore, the comparator CP61 operates normally, and the output signal is given to the other input terminal of the AND circuit 63. Accordingly, the output signal of the AND circuit 63 is equivalent to the output signal of the comparator CP61, and the output signal is output from the output terminal P4 as a differential signal reception signal.

このように、受信回路装置61では、差動信号の電位が−5V〜+12Vの範囲である場合にあっては、コンパレータCP1の出力が差動信号の受信信号として出力され、差動信号の電位が+12V〜+17Vの範囲である場合にあっては、コンパレータCP61の出力が差動信号の受信信号として出力される。これにより、図17および図18に示すように、従来の入力範囲(例えば、−2V〜+7V、−5V〜+12V)よりも広い入力範囲(−5V〜+17V)の差動信号の受信が可能となる。しかも、差動信号の電位が−5V〜+12Vの範囲である場合、従来と同等の圧縮ゲイン(第1設定値)により圧縮された第1圧縮信号および第2圧縮信号に基づいて、レセッシブ/ドミナントの判定が行われる。つまり、従来と同様に差動信号の受信が行われるため、例えば閾値のばらつきなどの特性についても従来と同等の特性が得られる。従って、本実施形態によっても、上記各実施形態と同様の効果が得られる。   Thus, in the receiving circuit device 61, when the potential of the differential signal is in the range of −5V to + 12V, the output of the comparator CP1 is output as the received signal of the differential signal, and the potential of the differential signal is Is in the range of + 12V to + 17V, the output of the comparator CP61 is output as a differential signal. As a result, as shown in FIGS. 17 and 18, it is possible to receive a differential signal in an input range (−5 V to +17 V) wider than a conventional input range (for example, −2 V to +7 V, −5 V to +12 V). Become. In addition, when the potential of the differential signal is in the range of −5 V to +12 V, the recessive / dominant is based on the first compressed signal and the second compressed signal compressed by the compression gain (first set value) equivalent to the conventional one. Is determined. That is, since differential signals are received in the same manner as in the past, for example, characteristics similar to those in the past can be obtained with respect to characteristics such as threshold variation. Therefore, the present embodiment can provide the same effects as those of the above embodiments.

(その他の実施形態)
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
入力範囲最適化手段6、22、32(ゲイン設定手段)は、第1圧縮信号および第2圧縮信号の圧縮ゲインを2段階に切り替える構成であったが、その切り替えの段数を3段階以上(多段)にしたり、無段階(リニア)に圧縮ゲインを切り替える構成とすることも可能である。
(Other embodiments)
The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
The input range optimizing means 6, 22, 32 (gain setting means) is configured to switch the compression gain of the first compressed signal and the second compressed signal in two stages, but the number of stages of switching is three or more (multistage) ), Or a configuration in which the compression gain is switched steplessly (linearly).

上記各実施形態の受信回路装置におけるバス電圧(バス通信線BP、BMの電圧)とコンパレータCP1の同相入力電圧との関係(相関)は、図2、図4、図6、図9、図12、図14、図17に示すものに限らずともよく、適用する装置の仕様などに応じて適宜変更すればよい。また、バス電圧と入力レベルシフトコンパレータ64の同相入力電圧との関係についても、同様に適宜変更すればよい。   The relationship (correlation) between the bus voltage (the voltages of the bus communication lines BP and BM) and the common-mode input voltage of the comparator CP1 in the receiving circuit device of each of the above embodiments is shown in FIGS. 2, 4, 6, 9, and 12. 14 and 17, and may be changed as appropriate according to the specifications of the device to be applied. Similarly, the relationship between the bus voltage and the common-mode input voltage of the input level shift comparator 64 may be changed as appropriate.

図13に示した受信回路装置61および図16に示した受信回路装置71は、それぞれ図19に示す受信回路装置81および図20に示す受信回路装置91のように変形することもできる。すなわち、図19(図20)に示すように、抵抗R65mとコンパレータCP61の反転入力端子との間にオフセット電圧源82(92)を追加する。この場合、電流Ip、Imの値を互いに同一に設定するとともに、抵抗R65p、R65mの値を互いに同一に設定する。これにより、入力レベルシフトコンパレータ64において、差動信号の差電圧の判別に用いられる閾値は、オフセット電圧源82(92)により生成されるオフセット電圧VTHにより定められる。
本発明は、CAN通信に用いられる受信回路装置に限らず、一対の信号線を通じて伝送される差動信号を受信する受信回路装置全般に適用することができる。
The receiving circuit device 61 shown in FIG. 13 and the receiving circuit device 71 shown in FIG. 16 can be modified as a receiving circuit device 81 shown in FIG. 19 and a receiving circuit device 91 shown in FIG. That is, as shown in FIG. 19 (FIG. 20), an offset voltage source 82 (92) is added between the resistor R65m and the inverting input terminal of the comparator CP61. In this case, the values of the currents Ip and Im are set to be the same, and the values of the resistors R65p and R65m are set to be the same. Thereby, in the input level shift comparator 64, the threshold value used to determine the differential voltage of the differential signal is determined by the offset voltage VTH generated by the offset voltage source 82 (92).
The present invention is not limited to a receiving circuit device used for CAN communication, but can be applied to any receiving circuit device that receives a differential signal transmitted through a pair of signal lines.

図面中、1、21、31、41、51、61、71、81、91は受信回路装置、4、42は圧縮回路、5、62、72は検出回路、6、22、32は入力範囲最適化手段(ゲイン設定手段)、43、52は入力範囲最適化手段、44p、44m、53p、53mはクランプ回路(クランプ手段)、64は入力レベルシフトコンパレータ(第2コンパレータ)、BP、BMはバス通信線(信号線)、CP1はコンパレータ(第1コンパレータ)、P1は第1入力端子、P2は第2入力端子、P3はバイアス端子を示す。   In the drawing, 1, 21, 31, 41, 51, 61, 71, 81, 91 are receiving circuit devices, 4, 42 are compression circuits, 5, 62, 72 are detection circuits, and 6, 22, 32 are optimum input ranges. 43, 52 are input range optimizing means, 44p, 44m, 53p, 53m are clamp circuits (clamp means), 64 is an input level shift comparator (second comparator), and BP, BM are buses. Communication line (signal line), CP1 is a comparator (first comparator), P1 is a first input terminal, P2 is a second input terminal, and P3 is a bias terminal.

Claims (5)

一対の信号線を通じて伝送される差動信号を受信する受信回路装置(1、21、31、41、51)であって、
一方の前記差動信号が与えられる第1入力端子(P1)およびバイアス電圧が与えられるバイアス端子(P3)の間の電圧を所定の圧縮ゲインで圧縮した第1圧縮信号と、他方の前記差動信号が与えられる第2入力端子(P2)および前記バイアス端子(P3)の間の電圧を前記圧縮ゲインで圧縮した第2圧縮信号とを出力する圧縮回路(4、42)と、
前記第1圧縮信号および前記第2圧縮信号を入力して前記差動信号の差電圧を判別するコンパレータ(CP1)を含み、そのコンパレータ(CP1)の出力を前記差動信号の受信信号として出力する検出回路(5)と、
前記差動信号の電位が所定入力範囲から外れる場合に前記第1圧縮信号および前記第2圧縮信号の電位が前記コンパレータの同相入力範囲内となるように最適化する入力範囲最適化手段(6、22、32、43、52)と、
を備えていることを特徴とする受信回路装置。
A receiving circuit device (1, 21, 31, 41, 51) for receiving a differential signal transmitted through a pair of signal lines,
A first compressed signal obtained by compressing a voltage between a first input terminal (P1) to which one of the differential signals is applied and a bias terminal (P3) to which a bias voltage is applied with a predetermined compression gain, and the other differential A compression circuit (4, 42) for outputting a second compressed signal obtained by compressing a voltage between a second input terminal (P2) to which a signal is applied and the bias terminal (P3) with the compression gain;
A comparator (CP1) that receives the first compressed signal and the second compressed signal and discriminates a differential voltage between the differential signals, and outputs an output of the comparator (CP1) as a reception signal of the differential signal. A detection circuit (5);
Input Range optimization means for optimizing such potential is within the common mode input range of the comparator of the first compressed signal and said second compressed signal when the potential of the differential signal is out of Tokoro TeiIri force range ( 6, 22, 32, 43, 52),
A receiving circuit device comprising:
前記入力範囲最適化手段(6、22、32)は、
前記差動信号の電位が前記所定入力範囲内である場合にあっては前記圧縮ゲインを第1設定値に設定し、前記差動信号の電位が前記所定入力範囲から外れる場合にあっては前記圧縮ゲインを前記第1設定値よりも高い第2設定値に設定するゲイン設定手段を備えていることを特徴とする請求項1に記載の受信回路装置。
The input range optimization means (6, 22, 32)
When the potential of the differential signal is within the predetermined input range, the compression gain is set to the first set value, and when the potential of the differential signal is out of the predetermined input range, The receiving circuit device according to claim 1, further comprising gain setting means for setting a compression gain to a second setting value higher than the first setting value.
前記入力範囲最適化手段(43)は、
前記差動信号の電位が前記所定入力範囲を下回る場合にあっては前記第1圧縮信号および前記第2圧縮信号の電位を前記コンパレータ(CP1)の同相入力範囲を下回らない値にクランプするクランプ手段(44p、44m)を備えていることを特徴とする請求項1に記載の受信回路装置。
The input range optimizing means (43)
Clamping means for clamping the potential of the first compressed signal and the second compressed signal to a value that does not fall below the in-phase input range of the comparator (CP1) when the potential of the differential signal is below the predetermined input range. The receiving circuit device according to claim 1, comprising: (44p, 44m).
前記入力範囲最適化手段(52)は、
前記差動信号の電位が前記所定入力範囲を上回る場合にあっては前記第1圧縮信号および前記第2圧縮信号の電位を前記コンパレータ(CP1)の同相入力範囲を上回らない値にクランプするクランプ手段(53p、53m)を備えていることを特徴とする請求項1に記載の受信回路装置。
The input range optimizing means (52)
Clamping means for clamping the potential of the first compressed signal and the second compressed signal to a value not exceeding the in-phase input range of the comparator (CP1) when the potential of the differential signal exceeds the predetermined input range. The receiving circuit device according to claim 1, comprising: (53p, 53m).
一対の信号線を通じて伝送される差動信号を受信する受信回路装置(61、71、81、91)であって、
一方の前記差動信号が与えられる第1入力端子(P1)およびバイアス電圧が与えられるバイアス端子(P3)の間の電圧を所定の圧縮ゲインで圧縮した第1圧縮信号と、他方の前記差動信号が与えられる第2入力端子(P2)および前記バイアス端子(P3)の間の電圧を前記圧縮ゲインで圧縮した第2圧縮信号とを出力する圧縮回路(42)と、
前記第1圧縮信号および前記第2圧縮信号を入力して前記差動信号の差電圧を判別する第1コンパレータ(CP1)および前記差動信号を入力とするとともに入力した信号を所定レベルだけレベルシフトして前記差動信号の差電圧を判別する第2コンパレータ(64)を含み、前記第1コンパレータ(CP1)および前記第2コンパレータ(64)の出力のうちいずれかを前記差動信号の受信信号として出力する検出回路(62、72)と、
を備え、
前記検出回路(62、72)は、
前記差動信号の電位が所定入力範囲内である場合にあっては前記第1コンパレータ(CP1)の出力を前記差動信号の受信信号として出力し、
前記差動信号の電位が前記所定入力範囲から外れる場合にあっては前記第2コンパレータ(64)の出力を前記差動信号の受信信号として出力することを特徴とする受信回路装置。
A receiving circuit device (61, 71, 81, 91) for receiving a differential signal transmitted through a pair of signal lines,
A first compressed signal obtained by compressing a voltage between a first input terminal (P1) to which one of the differential signals is applied and a bias terminal (P3) to which a bias voltage is applied with a predetermined compression gain, and the other differential A compression circuit (42) for outputting a second compressed signal obtained by compressing a voltage between a second input terminal (P2) to which a signal is applied and the bias terminal (P3) with the compression gain;
A first comparator (CP1) that inputs the first compressed signal and the second compressed signal to determine a differential voltage of the differential signal, and inputs the differential signal and shifts the input signal by a predetermined level. A second comparator (64) for determining a differential voltage of the differential signal, and any one of the outputs of the first comparator (CP1) and the second comparator (64) is a reception signal of the differential signal. Detection circuit (62, 72) for outputting as
With
The detection circuit (62, 72)
Wherein in a case the potential of the differential signal is within Tokoro TeiIri force range to an output of said first comparator (CP1) as a received signal of the differential signals,
When the potential of the differential signal deviates from the predetermined input range, an output of the second comparator (64) is output as a reception signal of the differential signal.
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