JP5885692B2 - Semiconductor device - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。   Embodiments described herein relate generally to a semiconductor device.

半導体装置の高速化に伴い、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位の変動による影響を受けやすくなっている。特にデータのＩ／Ｏ信号が電源、グランド、またはその両方の電位変動の影響を受け、Ｉ／Ｏ信号立上り/立下り部分でのバラつきが大きくなっている。そこで、電源やグランドの電位を安定化（強化）または電源−グランド間のインダクタンスを低減する目的で、電源用リード間やグランド（接地）用リード間を金属ワイヤにより電気的に接続することが行われている。また、半導体装置の汎用性を向上させるために、制御信号やＩ／Ｏ信号等のインナーリードの並び順とアウターリードの並び順を変更することが行われている。この場合、パッケージ内において、リード同士を、その間にあるリードを跨ぐように設けた中継用の金属ワイヤで接続することで、電極パッドの並び順とアウターリードの並び順を変えている。   Along with the increase in the speed of semiconductor devices, it is easily affected by fluctuations in the potential of the power supply (Vcc) and ground (Vss). In particular, the I / O signal of data is affected by potential fluctuations of the power supply, the ground, or both, and variation at the rising / falling portions of the I / O signal is large. Therefore, for the purpose of stabilizing (strengthening) the potential of the power supply or ground or reducing the inductance between the power supply and the ground, the power supply leads or the ground (grounding) leads may be electrically connected by metal wires. It has been broken. In order to improve the versatility of the semiconductor device, the arrangement order of inner leads and the arrangement order of outer leads such as control signals and I / O signals are changed. In this case, the arrangement order of the electrode pads and the arrangement order of the outer leads are changed by connecting the leads with a relay metal wire provided so as to straddle the leads between them in the package.

また、近年では、半導体装置の小型化、高密度化が進んでいる。例えば、パッケージ内で半導体チップを積層した半導体装置や半導体チップを大型化した半導体装置がある。しかしながら、このような半導体装置では、半導体チップの占める領域が大きく（広く）なるため、パッケージ内に金属ワイヤを設けるスペースを確保することが難しくなる。また、パッケージ内に金属ワイヤを設けるスペースを確保しようとすると、パッケージが大きなってしまう。   In recent years, semiconductor devices have been reduced in size and density. For example, there are a semiconductor device in which semiconductor chips are stacked in a package and a semiconductor device in which a semiconductor chip is enlarged. However, in such a semiconductor device, since the area occupied by the semiconductor chip is large (wide), it is difficult to secure a space for providing the metal wire in the package. Moreover, if it is going to secure the space which provides a metal wire in a package, a package will become large.

以上のように、小型化、高密度化が進む半導体装置において、インナーリード間を接続することができる半導体装置が求められている。   As described above, there is a demand for a semiconductor device that can connect inner leads in a semiconductor device that is becoming smaller and higher in density.

米国特許出願公開２０１１／２１０４３２号明細書US Patent Application Publication 2011/210432 Specification

本発明は、小型化、高密度化が進む半導体装置において、インナーリード間を接続することができる半導体装置を提供する。   The present invention provides a semiconductor device capable of connecting between inner leads in a semiconductor device that is becoming smaller and higher in density.

本発明の実施形態に係る半導体装置は、インナーリード及びアウターリードを有する複数のリードと、複数のリード上に設けられる半導体チップと、半導体チップと複数のリードとの間に介在し、半導体チップの裏面下においてインナーリード間を電気的に接続するスペーサと、を備える。スペーサは、第１，第２の主面を有し、側面に第１の主面から第２の主面にかけて窪みが設けられた絶縁体と、第１の主面側に設けられた導体層とを備える。インナーリードは、窪みに充填された導電体及び導体層を介して電気的に接続される。 A semiconductor device according to an embodiment of the present invention includes a plurality of leads having inner leads and outer leads, a semiconductor chip provided on the plurality of leads, and interposed between the semiconductor chip and the plurality of leads. And a spacer for electrically connecting the inner leads under the back surface. The spacer has first and second main surfaces, an insulator having a recess formed on the side surface from the first main surface to the second main surface, and a conductor layer provided on the first main surface side With. The inner lead is electrically connected via a conductor and a conductor layer filled in the recess.

実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning an embodiment. 実施形態に係る半導体装置の拡大断面図である。It is an expanded sectional view of the semiconductor device concerning an embodiment. リード基板及びスペーサの拡大平面図である。It is an enlarged plan view of a lead substrate and a spacer. 線分Ｘ−Ｘにおける断面図である。It is sectional drawing in line segment XX. 線分Ｙ−Ｙにおける拡大断面図である。It is an expanded sectional view in line segment YY. 線分Ｚ−Ｚにおける断面図である。It is sectional drawing in line segment ZZ. 実施形態に係る半導体装置の製造方法を示すフローチャートである。4 is a flowchart illustrating a method for manufacturing a semiconductor device according to an embodiment.

以下、図面を参照して、実施形態について詳細に説明する。   Hereinafter, embodiments will be described in detail with reference to the drawings.

（実施形態）
図１は、実施形態に係る半導体装置１００の平面図である。図２は、実施形態に係る半導体装置１００の一部拡大断面図である。この実施形態では、半導体装置１００は、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）型の半導体装置である。 (Embodiment)
FIG. 1 is a plan view of a semiconductor device 100 according to the embodiment. FIG. 2 is a partially enlarged cross-sectional view of the semiconductor device 100 according to the embodiment. In this embodiment, the semiconductor device 100 is a TSOP (Thin Small Outline Package) type semiconductor device.

図１，図２示すように、半導体装置１００は、リード基板１１０と、半導体チップ１２１〜１２４と、スペーサ１３０と、封止樹脂１５０とを備える。なお、図１では、封止樹脂１５０で封止されている半導体チップ１２１〜１２４及びスペーサ１３０を鎖線ではなく実線で記載している。   As shown in FIGS. 1 and 2, the semiconductor device 100 includes a lead substrate 110, semiconductor chips 121 to 124, a spacer 130, and a sealing resin 150. In FIG. 1, the semiconductor chips 121 to 124 and the spacer 130 that are sealed with the sealing resin 150 are indicated by solid lines instead of chain lines.

リード基板１１０は、複数のリード１１１を有する。各リード１１１には、導電性に優れる金属材料、例えば、銅（Ｃｕ）や鉄（Ｆｅ）、ニッケル（Ｎｉ）を用いる。各リード１１１は、封止樹脂１５０内に封止されるインナーリード１１１Ａと、封止樹脂１５０から露出するアウターリード１１１Ｂとを有する。インナーリード１１１Ａは、主に半導体チップ１２１〜１２４の電極パッドとの接続部として機能する。アウターリード１１１Ｂは、外部接続端子として機能する。なお、複数のリード１１１は、位置がずれないように絶縁性の固定テープ（例えば、ポリイミド（Ｐｏｌｙｉｍｉｄｅ））で固定されている。   The lead substrate 110 has a plurality of leads 111. For each lead 111, a metal material having excellent conductivity, for example, copper (Cu), iron (Fe), or nickel (Ni) is used. Each lead 111 includes an inner lead 111 </ b> A sealed in the sealing resin 150 and an outer lead 111 </ b> B exposed from the sealing resin 150. The inner lead 111 </ b> A mainly functions as a connection portion with the electrode pads of the semiconductor chips 121 to 124. The outer lead 111B functions as an external connection terminal. The plurality of leads 111 are fixed by an insulating fixing tape (for example, polyimide) so that the positions are not displaced.

各リード１１１は、電源用（Ｖｃｃ）リード、グランド用（Ｖｓｓ）リード、制御信号用リード、入出力（Ｉ／Ｏ）用リードを含む複数のリードにより構成される。ここで、制御信号用リードには、チップイネーブル（ＣＥ）、ライトイネーブル（ＷＥ）、リードイネーブル（ＲＥ）、コマンドラッチイネーブル（ＣＬＥ）、アドレスラッチイネーブル（ＡＬＥ）、ライトプロテクト（ＷＰ）、レディ／ビジー（Ｒ／Ｂ）、データストローブ信号（ＤＱＳ）、リードライト（ＲＥ）などのリードが含まれる。   Each lead 111 includes a plurality of leads including a power supply (Vcc) lead, a ground (Vss) lead, a control signal lead, and an input / output (I / O) lead. The control signal read includes chip enable (CE), write enable (WE), read enable (RE), command latch enable (CLE), address latch enable (ALE), write protect (WP), ready / Reads such as busy (R / B), data strobe signal (DQS), and read / write (RE) are included.

なお、各リードの並び順は、半導体装置１００を搭載する実装ボードの仕様などによって異なる。   Note that the arrangement order of the leads differs depending on the specifications of the mounting board on which the semiconductor device 100 is mounted.

半導体チップ１２１〜１２４は、例えば、ＮＡＮＤ型フラッシュメモリなどの記憶素子とそのコントローラ素子である。半導体チップ１２１〜１２４の一辺側には、その一辺に沿って並ぶように複数の電極パッド１２１Ｐ〜１２４Ｐがそれぞれ形成されている。各半導体チップ１２１〜１２４は、一辺側に沿って形成された電極パッド１２１Ｐ〜１２４Ｐが露出するように階段状にリード基板１１０上に積層されている。   The semiconductor chips 121 to 124 are, for example, a storage element such as a NAND flash memory and its controller element. On one side of the semiconductor chips 121 to 124, a plurality of electrode pads 121P to 124P are formed so as to be aligned along the one side. Each of the semiconductor chips 121 to 124 is stacked on the lead substrate 110 in a stepped manner so that the electrode pads 121P to 124P formed along one side are exposed.

最下層の半導体チップ１２１は、絶縁性のダイアタッチフィルムＦ等（接着剤フィルム）によりスペーサ１３０上に接着されている。また、半導体チップ１２２〜１２４は、絶縁性のダイアタッチフィルムＦ等（接着剤フィルム）により、それぞれ半導体チップ１２１〜１２３上に接着されている。ダイアタッチフィルムＦには、例えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性の材料で構成を用いる。   The lowermost semiconductor chip 121 is bonded onto the spacer 130 by an insulating die attach film F or the like (adhesive film). The semiconductor chips 122 to 124 are bonded onto the semiconductor chips 121 to 123 with an insulating die attach film F or the like (adhesive film), respectively. For example, the die attach film F is made of a thermosetting or photocurable material mainly composed of polyimide resin, epoxy resin, acrylic resin, or the like.

なお、図２では、半導体チップを４枚積層している。しかし、積層する半導体チップの枚数は４枚に限られない。半導体チップの枚数は、１枚以上であればよい。階段状に積層することにより露出する半導体チップ１２１〜１２４の電極パッド１２１Ｐ〜１２４Ｐは、ＡｕワイヤやＣｕワイヤなどの金属ワイヤＷによりリード１１１のインナーリード１１１Ａと電気的に接続されている。   In FIG. 2, four semiconductor chips are stacked. However, the number of stacked semiconductor chips is not limited to four. The number of semiconductor chips may be one or more. The electrode pads 121P to 124P of the semiconductor chips 121 to 124 exposed by stacking in a staircase shape are electrically connected to the inner leads 111A of the leads 111 by metal wires W such as Au wires and Cu wires.

スペーサ１３０は、リード基板１１０と最下層の半導体チップ１２１の裏面１２１Ｒとの間に介在する。スペーサ１３０の少なくとも１つは、リード基板１１０のインナーリード１１１Ａ間を電気的に接続する。図１では、６つのスペーサ１３０が半導体チップ１２１の裏面１２１Ｒとリード基板１１０と間に存在する。しかし、スペーサ１３０を設ける位置は、図１に示す位置に限られない。例えば、スペーサ１３０を、半導体チップ１２１の裏面１２１Ｒの四隅に配置するようにしてもよい。なお、スペーサ１３０の詳細な構成は、図３〜図６を参照して後述する。   The spacer 130 is interposed between the lead substrate 110 and the back surface 121 </ b> R of the lowermost semiconductor chip 121. At least one of the spacers 130 electrically connects the inner leads 111 </ b> A of the lead substrate 110. In FIG. 1, six spacers 130 exist between the back surface 121 </ b> R of the semiconductor chip 121 and the lead substrate 110. However, the position where the spacer 130 is provided is not limited to the position shown in FIG. For example, the spacers 130 may be arranged at the four corners of the back surface 121R of the semiconductor chip 121. The detailed configuration of the spacer 130 will be described later with reference to FIGS.

封止樹脂１５０は、リード基板１１０、半導体チップ１２１〜１２４及びスペーサ１３０などを封止する。なお、各リード１１１のアウターリード１１１Ｂは、露出した状態で封止樹脂１５０により封止される。   The sealing resin 150 seals the lead substrate 110, the semiconductor chips 121 to 124, the spacer 130, and the like. The outer leads 111B of each lead 111 are sealed with a sealing resin 150 in an exposed state.

（スペーサ１３０の構成）
図３は、リード基板１１０及びスペーサ１３０の拡大平面図である。図４は、図３の線分Ｘ−Ｘにおける断面図である。なお、図３では、半導体チップ１２１〜１２４及び封止樹脂１５０の図示を省略している。また金属ワイヤＷを鎖線で途中まで示している。図４では、スペーサ１３０及び封止樹脂１５０の図示を省略している。また、図５は、図３の線分Ｙ−Ｙにおける拡大断面図である。図６は、図５の線分Ｚ−Ｚにおける断面図である。以下、図３〜図６を参照して、スペーサ１３０の構成を詳細に説明する。 (Configuration of spacer 130)
FIG. 3 is an enlarged plan view of the lead substrate 110 and the spacer 130. 4 is a cross-sectional view taken along line XX in FIG. In FIG. 3, illustration of the semiconductor chips 121 to 124 and the sealing resin 150 is omitted. Further, the metal wire W is shown halfway with a chain line. In FIG. 4, illustration of the spacer 130 and the sealing resin 150 is omitted. FIG. 5 is an enlarged cross-sectional view taken along line YY in FIG. 6 is a cross-sectional view taken along line ZZ in FIG. Hereinafter, the configuration of the spacer 130 will be described in detail with reference to FIGS.

図４に示すように、スペーサ１３０は、粘着層１３１、絶縁層１３２、粘着層１３３を同順に積層した積層体上に、導体層１３４が積層されている。粘着層１３１，１３３には、例えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性の材料を用いる。絶縁層１３２には、絶縁性の材料、例えば、ポリイミド樹脂を用いる。導体層１３４には、電気伝導性の良い材料、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）の薄膜を用いる。また、図３に示すように、導体層１３４は、スペーサ１３０の両側面Ｓ１，Ｓ２に沿って積層されている。導体層１３４は、例えば、銅箔を張付ける事により絶縁層１３２上に形成することができる。   As shown in FIG. 4, in the spacer 130, a conductor layer 134 is laminated on a laminate in which an adhesive layer 131, an insulating layer 132, and an adhesive layer 133 are laminated in the same order. For the adhesive layers 131 and 133, for example, a thermosetting or photo-curing material whose main component is polyimide resin, epoxy resin, acrylic resin, or the like is used. For the insulating layer 132, an insulating material such as a polyimide resin is used. For the conductor layer 134, a material having good electrical conductivity, for example, a thin film of copper (Cu) or aluminum (Al) is used. As shown in FIG. 3, the conductor layer 134 is laminated along both side surfaces S <b> 1 and S <b> 2 of the spacer 130. The conductor layer 134 can be formed on the insulating layer 132 by attaching a copper foil, for example.

図３〜図６に示すように、粘着層１３１、絶縁層１３２、粘着層１３３を積層した積層体には、表面Ｓ３（第１の主面）から裏面Ｓ４（第２の主面）にかけて窪み１３０Ａが設けられている。図３に示す例では、スペーサ１３０の側面Ｓ３，Ｓ４にそれぞれ２つ窪み１２０Ａが設けられている。スペーサ１３０の側面Ｓ１側には、電源用（Ｖｃｃ）リードの位置に窪み１３０Ａが設けられている。スペーサ１３０の側面Ｓ２側には、グランド用（Ｖｓｓ）リードの位置に窪み１３０Ａが設けられている。窪み１３０Ａは側面Ｓ１またはＳ２に達する様に設けられている。また、各窪み１３０Ａには、図５，６に示すように導電体Ｅが充填されている。なお、導電体Ｅは、例えば、導電ペースト（例えば、銀ペーストや銅ペースト）を焼結または硬化させて形成されている。   As shown in FIG. 3 to FIG. 6, the laminated body in which the adhesive layer 131, the insulating layer 132, and the adhesive layer 133 are laminated is depressed from the front surface S 3 (first main surface) to the back surface S 4 (second main surface). 130A is provided. In the example shown in FIG. 3, two recesses 120 </ b> A are provided on the side surfaces S <b> 3 and S <b> 4 of the spacer 130. On the side surface S1 side of the spacer 130, a recess 130A is provided at the position of the power (Vcc) lead. On the side surface S2 side of the spacer 130, a recess 130A is provided at the position of the ground (Vss) lead. The recess 130A is provided so as to reach the side surface S1 or S2. Each recess 130A is filled with a conductor E as shown in FIGS. The conductor E is formed, for example, by sintering or curing a conductive paste (for example, silver paste or copper paste).

つまり、図３に示す例では、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間が、スペーサ１３０の導体層１３４及び窪み１３０に充填されている導電体Ｅにより電気的に接続されている。すなわち、スペーサ１３０は、他のインナーリード１１１Ａを跨いだ状態で、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間を電気的に接続している。   In other words, in the example shown in FIG. 3, the conductor layer 134 and the recess 130 of the spacer 130 are filled between the inner leads 111A of the power supply (Vcc) leads and between the inner leads 111A of the ground (Vss) leads. E is electrically connected. That is, the spacer 130 electrically connects between the inner leads 111A of the power supply (Vcc) leads and between the inner leads 111A of the ground (Vss) leads in a state of straddling the other inner leads 111A.

なお、図３に示す例では、スペーサ１３０は、入出力（Ｉ／Ｏ）用リードを跨いでいる。入出力（Ｉ／Ｏ）用リードの近傍では、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位の影響を受けやすい。このため、図３に示すように、入出力（Ｉ／Ｏ）用のリードの周囲に配置されている電源用（Ｖｃｃ）リード及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間を電気的に接続することが好ましい。しかし、ワイヤ１４０は、他のリード、例えば、制御信号用リードを跨いでもよい。   In the example shown in FIG. 3, the spacer 130 straddles the input / output (I / O) lead. In the vicinity of the input / output (I / O) lead, it is easily affected by the potential of the power supply (Vcc) or the ground (Vss). For this reason, as shown in FIG. 3, the inner leads 111A of the power supply (Vcc) lead and the ground (Vss) lead arranged around the input / output (I / O) lead are electrically connected. It is preferable to do. However, the wire 140 may straddle another lead, for example, a control signal lead.

なお、図３、図４に示す例では、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位を安定化（強化）または電源−グランド間のインダクタンスを低減する目的で、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間をスペーサ１３０で電気的に接続している。しかし、インナーリード１１１Ａの並び順とアウターリード１１１Ｂの並び順を変更する目的で、制御信号用リード及び／又は入出力（Ｉ／Ｏ）用リードのインナーリード１１１Ａ間をスペーサ１３０で電気的に接続するようにしてもよい。   In the example shown in FIG. 3 and FIG. 4, in order to stabilize (strengthen) the potential of the power supply (Vcc) or the ground (Vss) or reduce the inductance between the power supply and the ground, the inner of the power supply (Vcc) lead is used. The spacers 130 electrically connect the leads 111A and the inner leads 111A of the ground (Vss) leads. However, for the purpose of changing the arrangement order of the inner leads 111A and the arrangement order of the outer leads 111B, the inner leads 111A of the control signal leads and / or the input / output (I / O) leads are electrically connected by the spacers 130. You may make it do.

（半導体装置１００の製造）
図７は、半導体装置１００の製造方法を示すフローチャートである。以下、図１〜図７を参照して、半導体装置１００の製造方法について説明する。 (Manufacture of semiconductor device 100)
FIG. 7 is a flowchart showing a method for manufacturing the semiconductor device 100. Hereinafter, a method for manufacturing the semiconductor device 100 will be described with reference to FIGS.

リード基板１１０上の電気的に接続したいインナーリード１１１Ａ上の所定の位置にスペーサ１３０を取り付ける（ステップＳ１０１）。   A spacer 130 is attached to a predetermined position on the inner lead 111A to be electrically connected on the lead substrate 110 (step S101).

次に、スペーサ１３０の側面Ｓ１，Ｓ２に設けられた窪み１３０Ａの位置に導電ペーストを塗布する（ステップＳ１０２）。なお、導電ペーストは、例えば、印刷法により塗布することができる。   Next, a conductive paste is applied to the position of the recess 130A provided in the side surfaces S1 and S2 of the spacer 130 (step S102). The conductive paste can be applied by a printing method, for example.

次に、スペーサ１３０上に半導体チップ１２１〜１２４を階段状に積層する（ステップＳ１０３）。なお、半導体チップ１２１〜１２４の積層には、ダイアタッチフィルム（ＤＡＦ）等の接着剤フィルムを用いる。次に、積層された半導体チップ１２１〜１２４の電極パッド１２１Ｐ〜１２４Ｐ及びリード基板１１０のインナーリード１１１Ａを金属ワイヤＷで電気的に接続する（ステップＳ１０４）。なお、金属ワイヤＷの接続には、既存のワイヤボンディング装置を用いる。   Next, the semiconductor chips 121 to 124 are stacked stepwise on the spacer 130 (step S103). Note that an adhesive film such as a die attach film (DAF) is used for stacking the semiconductor chips 121 to 124. Next, the electrode pads 121P to 124P of the stacked semiconductor chips 121 to 124 and the inner leads 111A of the lead substrate 110 are electrically connected by the metal wires W (step S104). For the connection of the metal wire W, an existing wire bonding apparatus is used.

次に、封止樹脂１５０で、リード基板１１０、半導体チップ１２１〜１２４、スペーサ１３０、金属ワイヤＷなどを封止する（ステップＳ１０５）。次に、封止樹脂１５０から露出しているアウターリード１１１Ｂの曲げ加工や切断加工などを行う（ステップＳ１０６）。   Next, the lead substrate 110, the semiconductor chips 121 to 124, the spacer 130, the metal wire W, and the like are sealed with the sealing resin 150 (step S105). Next, the outer lead 111B exposed from the sealing resin 150 is bent or cut (step S106).

以上のように、半導体装置１００は、半導体チップ１２１の裏面１２１Ｒと複数のリード１１１との間に、インナーリード１１１Ａ間を電気的に接続するスペーサ１３０を備えている。このため、半導体チップ１２１〜１２４を実装する領域の外側に、インナーリード１１１Ａ間を電気的に接続するワイヤを設けるためのスペースがない場合にも、スペーサ１３０によりインナーリード１１１Ａ間を電気的に接続することができる。   As described above, the semiconductor device 100 includes the spacer 130 that electrically connects the inner leads 111 </ b> A between the back surface 121 </ b> R of the semiconductor chip 121 and the plurality of leads 111. Therefore, even when there is no space for providing a wire for electrically connecting the inner leads 111A outside the region where the semiconductor chips 121 to 124 are mounted, the inner leads 111A are electrically connected by the spacer 130. can do.

また、スペーサ１３０上に積層される半導体チップ１２１の裏面１２１Ｒに絶縁層となるダイアタッチフィルムＦを設けている。このため、スペーサ１３０の導体層１３４と半導体チップ１２１が電気的に接触するのを防止することができる。   A die attach film F serving as an insulating layer is provided on the back surface 121R of the semiconductor chip 121 stacked on the spacer 130. Therefore, electrical contact between the conductor layer 134 of the spacer 130 and the semiconductor chip 121 can be prevented.

さらに、導電体Ｅをスペーサ１３０の側面Ｓ１，Ｓ２に設けられた窪み１０３Ａに充填している。このため、スペーサ１３０の窪み１３０Ａ内に気体が滞留しない。この結果、スペーサ１３０をリード基板１１０上に取り付ける際に、導電ペーストが容易に窪み１３０Ａ内に充填される。   Furthermore, the conductor E is filled in the depression 103A provided on the side surfaces S1, S2 of the spacer 130. For this reason, gas does not stay in the recess 130 </ b> A of the spacer 130. As a result, when the spacer 130 is mounted on the lead substrate 110, the conductive paste is easily filled into the recess 130A.

（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 (Other embodiments)
As mentioned above, although several embodiment of this invention was described, the said embodiment is shown as an example and is not intending limiting the range of invention. The above embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications are included in the invention described in the claims and the equivalents thereof as well as included in the scope and gist of the invention.

１００…半導体装置、１１０…リード基板、１１１…リード、１１１Ａ…インナーリード、１１１Ｂ…アウターリード、１２１-１２４…半導体チップ、１２１Ｐ-１２４Ｐ…電極パッド、１２１Ｒ…裏面、１３０…スペーサ、１３１，１３３…粘着層、１３２…絶縁層、１３４…導体層、１３０Ａ…窪み、１５０…封止樹脂、Ｅ…導電体、Ｆ…ダイアタッチフィルム、Ｓ１…表面（第１の主面）、Ｓ２…裏面（第２の主面）、Ｓ３，Ｓ４…側面、Ｗ…金属ワイヤ。   DESCRIPTION OF SYMBOLS 100 ... Semiconductor device, 110 ... Lead board, 111 ... Lead, 111A ... Inner lead, 111B ... Outer lead, 121-124 ... Semiconductor chip, 121P-124P ... Electrode pad, 121R ... Back surface, 130 ... Spacer, 131, 133 ... Adhesive layer, 132 ... insulating layer, 134 ... conductor layer, 130A ... depression, 150 ... sealing resin, E ... conductor, F ... die attach film, S1 ... front surface (first main surface), S2 ... back surface (first) 2 main surface), S3, S4... Side surface, W.

Claims (5)

インナーリード及びアウターリードを有する複数のリードと、
前記複数のリード上に設けられる半導体チップと、
前記半導体チップの裏面全体を覆う絶縁層と、
前記半導体チップと前記複数のリードとの間に介在し、前記半導体チップの裏面下において、前記複数のリードのうち、電源用リードのインナーリード間、接地用リードのインナーリード間及び制御信号用リードのインナーリード間の少なくとも１以上のインナーリード間を他のインナーリードを跨いで電気的に接続するスペーサと、
を備え、
前記スペーサは、
第１，第２の主面を有し、前記第１の主面側に設けられた第１の粘着層と、前記第２の主面側に設けられた第２の粘着層と、前記第１の粘着層と前記第２の粘着層との間に設けられ、かつ側面に前記第１の主面から前記第２の主面にかけて窪みが設けられた絶縁体と、前記第１の主面側に設けられた導体層とを備え、
前記インナーリードは、
前記窪みに充填された導電体及び前記導体層を介して電気的に接続される半導体装置。 A plurality of leads having inner leads and outer leads;
A semiconductor chip provided on the plurality of leads;
An insulating layer covering the entire back surface of the semiconductor chip;
Between the semiconductor chip and the plurality of leads, and below the back surface of the semiconductor chip, among the plurality of leads, between the inner leads of the power supply leads, between the inner leads of the grounding leads, and the control signal leads A spacer for electrically connecting at least one inner lead between the inner leads across the other inner leads;
With
The spacer is
A first adhesive layer provided on the first main surface side; a second adhesive layer provided on the second main surface side; provided between the one of the adhesive layer second adhesive layer, and the recess from the first major surface toward the second major surface is an insulator provided on a side surface, the first major surface A conductor layer provided on the side,
The inner lead is
A semiconductor device electrically connected through the conductor filled in the depression and the conductor layer. インナーリード及びアウターリードを有する複数のリードと、
前記複数のリード上に設けられる半導体チップと、
前記半導体チップと前記複数のリードとの間に介在し、前記半導体チップの裏面下において前記インナーリード間を電気的に接続するスペーサと、
を備え、
前記スペーサは、
第１，第２の主面を有し、側面に前記第１の主面から前記第２の主面にかけて窪みが設けられた絶縁体と、前記第１の主面側に設けられた導体層とを備え、
前記インナーリードは、
前記窪みに充填された導電体及び前記導体層を介して電気的に接続される半導体装置。 A plurality of leads having inner leads and outer leads;
A semiconductor chip provided on the plurality of leads;
A spacer interposed between the semiconductor chip and the plurality of leads, and electrically connecting the inner leads under the back surface of the semiconductor chip;
Bei to give a,
The spacer is
An insulator having first and second main surfaces and a recess provided on a side surface from the first main surface to the second main surface, and a conductor layer provided on the first main surface side And
The inner lead is
A semiconductor device electrically connected through the conductor filled in the depression and the conductor layer . 前記スペーサは、
前記複数のリードのうち、電源用リードのインナーリード間、接地用リードのインナーリード間及び制御信号用リードのインナーリード間の少なくとも１以上のインナーリード間を電気的に接続する請求項２に記載の半導体装置。 The spacer is
3. The at least one inner lead among the plurality of leads is electrically connected between the inner leads of the power supply lead, between the inner leads of the ground lead, and between the inner leads of the control signal lead. Semiconductor device. 前記スペーサは、他のインナーリードを跨いで、前記インナーリード間を電気的に接続している請求項２又は請求項３に記載の半導体装置。   4. The semiconductor device according to claim 2, wherein the spacer straddles another inner lead and electrically connects the inner leads. 5. 前記半導体チップの裏面全体を覆う絶縁層を備える請求項２乃至請求項４のいずれか１項に記載の半導体装置。 The semiconductor device according to any one of claims 2 to 4 comprising an insulating layer which covers the entire back surface of the semiconductor chip.
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