JP5885307B2 - ジョセフソン磁気ランダムアクセスメモリシステムおよび方法 - Google Patents
ジョセフソン磁気ランダムアクセスメモリシステムおよび方法 Download PDFInfo
- Publication number
- JP5885307B2 JP5885307B2 JP2013507965A JP2013507965A JP5885307B2 JP 5885307 B2 JP5885307 B2 JP 5885307B2 JP 2013507965 A JP2013507965 A JP 2013507965A JP 2013507965 A JP2013507965 A JP 2013507965A JP 5885307 B2 JP5885307 B2 JP 5885307B2
- Authority
- JP
- Japan
- Prior art keywords
- hmjjd
- current
- bit
- word
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005291 magnetic effect Effects 0.000 title claims description 74
- 238000000034 method Methods 0.000 title claims description 26
- 230000004044 response Effects 0.000 claims description 24
- 230000005294 ferromagnetic effect Effects 0.000 claims description 16
- 239000003302 ferromagnetic material Substances 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 230000001960 triggered effect Effects 0.000 claims description 5
- 230000001939 inductive effect Effects 0.000 claims description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 11
- 230000008859 change Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000006698 induction Effects 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 238000010397 one-hybrid screening Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002887 superconductor Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
本発明は、例えば、以下を提供する。
(項目1)
行および列に配列される、メモリセルのアレイを含む、ジョセフソン磁気ランダムアクセスメモリ(JMRAM)システムであって、上記メモリセルはそれぞれ、ワード書込ライン上に提供されるワード書込電流およびビット書込ライン上に提供されるビット書込電流に応答して、二値論理-1状態および二値論理-0状態のうちの1つに対応するデジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子(HMJJD)を含み、上記HMJJDはまた、ワード読取ライン上に提供されるワード読取電流およびビット読取ライン上に提供されるビット読取電流に応答して、個別のデジタル状態を出力するように構成される、JMRAMシステム。
(項目2)
上記メモリセルのアレイが、上記アレイの行のそれぞれおよび列のそれぞれに対して、直列に配列されるように、上記ワード書込ラインおよび上記ワード読取ラインは、上記アレイの所与の行内の上記メモリセルのそれぞれに共通であり、上記ビット書込ラインおよび上記ビット読取ラインは、上記アレイの所与の列内の上記メモリセルのそれぞれに共通である、項目1に記載のJMRAM。
(項目3)
所与のメモリセルと関連付けられた上記ワード書込ラインおよび上記ビット書込ラインはそれぞれ、上記HMJJDに磁気結合され、上記ワード書込電流は、データ書込動作の間、上記行の所与の1つ内の上記メモリセルのそれぞれを通して、上記ワード書込ライン上に提供され、上記ビット書込ラインは、それぞれ、上記列の個別の1つと関連付けられる、複数のビット書込ラインを含み、個別の複数のビット書込電流はそれぞれ、上記行の所与の1つ内の上記メモリセルのそれぞれにおける上記二値論理-1状態および上記二値
論理-0状態のうちの1つの記憶に対応する、電流方向を有する、項目1に記載のJM
RAM。
(項目4)
上記ビット読取ラインは、それぞれ、上記列の個別の1つと関連付けられる、複数のビット読取ラインを含み、個別の複数のビット読取電流はそれぞれ、データ読取動作の間、提供される上記ワード読取電流に応答して選択される、上記行の所与の1つ内の上記個別のメモリセルのそれぞれと関連付けられたHMJJDに提供され、上記複数のビット読取ライン上の上記行の所与の1つ内のHMJJDのそれぞれの記憶されたデジタル状態の表示を提供する、項目1に記載のJMRAM。
(項目5)
上記ワード読取電流および上記複数のビット読取電流は、上記二値論理-0状態および
上記二値論理-1状態のうちの1つと関連付けられる、上記デジタル状態を記憶する、前
記行の所与の1つ内の上記メモリセルの各HMJJDをトリガするように協働し、上記記憶されたデジタル状態の表示は、上記複数のビット読取ラインの電圧と関連付けられる、項目4に記載のJMRAM。
(項目6)
上記ワード読取電流の少なくとも一部は、上記メモリセルのそれぞれ内の上記ビット読取電流に追加され、センス電流を生成し、上記行の所与の1つ内の上記メモリセルの各HMJJDは、上記HMJJDと関連付けられた臨界電流に対する上記センス電流の規模に基づいて、トリガされる、項目5に記載のJMRAM。
(項目7)
上記メモリセルのそれぞれ内のHMJJDは、上記行の所与の1つが、上記ワード読取電流によって選択される時の上記二値論理-1状態に対応する第1の規模と、上記第1の
規模を上回る、上記行の所与の1つが、上記ワード読取電流によって選択されない時の上記二値論理-1状態に対応する第2の規模と、上記第2の規模を上回る上記二値論理-0状態に対応する第3の規模と、を有する、関連付けられた臨界電流を有し、上記ビット読取電流は、上記ビット読取電流が、上記二値論理-1状態と関連付けられた上記行の所与の1つ内の上記メモリセルのそれぞれ内のHMJJDをトリガするように、上記第1の規模と上記第2の規模との間の規模を有する、項目4に記載のJMRAM。
(項目8)
上記複数のビット読取電流は、それを通して、上記ワード読取電流が、データ読取動作の間、提供され、上記記憶されたデジタル状態に基づいて、変動する抵抗を有する、上記HMJJDに基づいて、上記複数のビット読取ライン上の上記行の所与の1つ内のHMJJDのそれぞれの上記記憶されたデジタル状態の表示を提供する、上記行の所与の1つ内の個別のメモリセルのそれぞれと関連付けられたHMJJDをトリガするために十分な電流規模を有する、項目4に記載のJMRAM。
(項目9)
上記HMJJDは、少なくとも1つの磁気ジョセフソン接合を含む、項目1に記載のJMRAM。
(項目10)
上記少なくとも1つの磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合を含み、上記HMJJDはさらに、上記対の並列磁気ジョセフソン接合を相互接続し、直接、上記ビット読取ライン上に結合される、離散インダクタを含み、上記離散インダクタは、上記ワード読取ラインに誘導結合され、上記ワード読取電流に応答して、上記HMJJD内に電流を誘導する、項目9に記載のJMRAM。
(項目11)
ジョセフソン磁気ランダムアクセスメモリ(JMRAM)を読み取るための方法であって、
ワードライン上にワード読取電流を生成し、メモリセルのアレイの複数の行の個別の1つを選択するステップであって、上記メモリセルはそれぞれ、デジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子(HMJJD)を含む、ステップと、
上記メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上にビット読取電流を生成するステップと、
上記メモリセルのアレイの複数の列のそれぞれと関連付けられた上記ワード読取電流および上記ビット読取電流に応答して、二値論理-1状態および二値論理-0状態のうちの1つを記憶する、上記複数の行の個別の1つ内の上記メモリセルにおいて、各HMJJDをトリガするステップに基づいて、上記複数の行の個別の1つ内の上記メモリセルのそれぞれから、上記デジタル状態を読み取るステップと、
を含む、方法。
(項目12)
上記デジタル状態を読み取るステップは、メモリセルのアレイの複数の列のそれぞれと関連付けられた上記ビットラインの電圧および電流のうちの1つを測定するステップを含み、上記電圧および上記電流のうちの1つの規模は、上記複数の行の個別の1つ内の上記メモリセルのHMJJDが、上記メモリセルのアレイの複数の列のそれぞれと関連付けられた上記ワード読取電流および上記ビット読取電流に応答してトリガされたかどうかを示す、項目11に記載の方法。
(項目13)
上記ワード読取電流を生成するステップは、直列の上記複数の行の個別の1つ内の上記メモリセルのそれぞれにおける上記ワード読取ライン上に上記ワード読取電流を提供するステップを含み、上記ビット読取電流を生成するステップは、直列の上記複数の列のそれぞれ内の上記メモリセルのそれぞれにおいて、上記メモリセルのそれぞれを通して、上記ビット読取ライン上に上記ビット読取電流を提供するステップを含む、項目11に記載の方法。
(項目14)
上記ビット読取電流を生成するステップは、上記二値論理-1状態を有する、上記複数
の行の個別の1つ内の上記メモリセルのそれぞれのHMJJDと関連付けられた第1の臨界電流規模を上回る規模と、上記二値論理-1状態を有する、上記複数の行の個別の1つ
内にない上記メモリセルのそれぞれのHMJJDと関連付けられた第2の臨界電流未満の規模であって、上記二値論理-0状態を有する、上記複数の行の個別の1つ内の上記メモ
リセルのそれぞれのHMJJDと関連付けられた第3の臨界電流規模未満である、規模とにおいて、上記ビット読取電流を生成するステップを含む、項目11に記載の方法。
(項目15)
上記ワード読取電流を提供し、上記ワード読取ラインに誘導結合される、離散インダクタを介して、上記複数の行の個別の1つ内の上記メモリセルのそれぞれと関連付けられたHMJJD内に電流を誘導するステップと、
上記HMJJD内に、上記電流および上記ビット読取電流の合計である、センス電流を生成するステップと、
上記HMJJDと関連付けられた臨界電流を超えるセンス電流に応じて、上記HMJJDをトリガするステップであって、上記臨界電流は、上記HMJJD内に記憶された上記デジタル状態に基づく、規模を有する、ステップと、
をさらに含む、項目11に記載の方法。
(項目16)
ジョセフソン磁気ランダムアクセスメモリ(JMRAM)アレイであって、
複数のワード書込ラインであって、それぞれ、データ書込動作の間、メモリセルの所与の行を選択する、個別のワード書込電流を伝導するように構成され、上記メモリセルはそれぞれ、ヒステリシス磁気ジョセフソン接合素子(HMJJD)を含む、複数のワード書込ラインと、
複数のビット書込ラインであって、それぞれ、二値論理-0状態および二値論理-1状態のうちの1つに対応するデジタル状態を上記メモリセルの所与の行の各メモリセルと関連付けられたHMJJDに書き込むための個別のビット書込電流を伝導するように構成され、上記HMJJDは、上記複数のワード書込ラインの個別の1つおよび上記複数のビット書込ラインの個別の1つに磁気結合される、複数のビット書込ラインと、
複数のワード読取ラインであって、それぞれ、データ読取動作の間、メモリセルの所与の行を選択する、個別のワード読取電流を伝導するように構成される、複数のワード読取ラインと、
複数のビット読取ラインであって、それぞれ、個別のビット読取電流を伝導するように構成され、上記HMJJDは、上記データ読取動作の間、上記ワード読取電流および上記ビット読取電流に応答して、上記記憶されたデジタル状態の表示を提供する、複数のビット読取ラインと
を含む、JMRAMアレイ。
(項目17)
上記個別のビット読取および上記ワード読取電流は、上記HMJJDをトリガし、上記二値論理-1状態を記憶するHMJJDに基づいて、出力電圧を提供するように構成され
る、項目16に記載のJMRAMアレイ。
(項目18)
上記HMJJDは、上記行の所与の1つが、上記ワード読取電流によって選択される時の上記二値論理-1状態に対応する第1の規模と、上記第1の規模を上回る、上記行の所
与の1つが、上記ワード読取電流によって選択されない時の上記二値論理-1状態に対応
する第2の規模と、上記第2の規模を上回る、上記二値論理-0状態に対応する第3の規
模と、を有する、関連付けられた臨界電流を有し、上記ビット読取電流は、上記ビット読取電流が、上記二値論理-1状態と関連付けられた上記行の所与の1つ内の上記メモリセ
ルのそれぞれにおけるHMJJDをトリガするように、上記第1の規模と上記第2の規模との間の規模を有する、項目16に記載のJMRAMアレイ。
(項目19)
上記HMJJDは、少なくとも1つの磁気ジョセフソン接合を含む、項目16に記載のJMRAMアレイ。
(項目20)
上記少なくとも1つの磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合を含み、上記HMJJDはさらに、上記対の並列磁気ジョセフソン接合を相互接続し、直接、上記複数のビット読取ラインの個別の1つに結合される、離散インダクタを含み、上記離散インダクタは、上記複数のワード読取ラインの個別の1つに誘導結合され、上記個別のワード読取電流に応答して、上記HMJJD内に電流を誘導する、項目19に記載のJMRAMアレイ。
Claims (18)
- 行および列に配列される、メモリセルのアレイを含む、ジョセフソン磁気ランダムアクセスメモリ(JMRAM)システムであって、前記メモリセルはそれぞれ、ヒステリシス磁気ジョセフソン接合素子(HMJJD)を含み、前記HMJJDは、超電導材料の外側層と、一対の磁気ジョセフソン接合間の強磁性材料の複数の内部薄膜層とを含み、前記複数の内部薄膜層は、固定された磁場を有する少なくとも1つの硬強磁性層と、変化し得る磁場を有する少なくとも1つの軟強磁性層とを含み、前記HMJJDは、ワード書込ライン上に提供されるワード書込電流およびビット書込ライン上に提供されるビット書込電流に応答して、二値論理−1状態および二値論理−0状態のうちの1つに対応するデジタル状態を記憶するように構成され、前記HMJJDはまた、ワード読取ライン上に提供されるワード読取電流およびビット読取ライン上に提供されるビット読取電流に応答して、個別のデジタル状態を出力するように構成され、所与のメモリセルと関連付けられた前記ワード書込ラインおよび前記ビット書込ラインのそれぞれは、互いに磁気結合され、かつ、その個別のHMJJDに磁気結合され、前記所与のメモリセルと関連付けられた前記ワード書込ラインおよび前記ビット書込ラインの磁気結合の組み合わせられた磁場が、前記少なくとも1つの硬強磁性層の内部磁場と同一の配向を有する場合に、前記所与のメモリセルのデジタル状態が変化する、JMRAMシステム。
- 前記メモリセルのアレイが、前記アレイの行のそれぞれおよび列のそれぞれに対して、直列に配列されるように、前記ワード書込ラインおよび前記ワード読取ラインは、前記アレイの所与の行内の前記メモリセルのそれぞれに共通であり、前記ビット書込ラインおよび前記ビット読取ラインは、前記アレイの所与の列内の前記メモリセルのそれぞれに共通である、請求項1に記載のJMRAMシステム。
- 前記ワード書込電流は、データ書込動作の間、前記行の所与の1つ内の前記メモリセルのそれぞれを通して、前記ワード書込ライン上に提供され、前記ビット書込ラインは、それぞれ、前記列の個別の1つと関連付けられる、複数のビット書込ラインを含み、個別の複数のビット書込電流はそれぞれ、前記行の所与の1つ内の前記メモリセルのそれぞれにおける前記二値論理−1状態および前記二値論理−0状態のうちの1つの記憶に対応する、電流方向を有する、請求項1に記載のJMRAMシステム。
- 前記ビット読取ラインは、それぞれ、前記列の個別の1つと関連付けられる、複数のビット読取ラインを含み、個別の複数のビット読取電流はそれぞれ、データ読取動作の間、提供される前記ワード読取電流に応答して選択される、前記行の所与の1つ内の前記個別のメモリセルのそれぞれと関連付けられたHMJJDに提供され、前記複数のビット読取ライン上の前記行の所与の1つ内のHMJJDのそれぞれの記憶されたデジタル状態の表示を提供する、請求項1に記載のJMRAMシステム。
- 前記ワード読取電流および前記複数のビット読取電流は、前記二値論理−0状態および前記二値論理−1状態のうちの1つと関連付けられる、前記デジタル状態を記憶する、前記行の所与の1つ内の前記メモリセルの各HMJJDをトリガするように協働し、前記記憶されたデジタル状態の表示は、前記複数のビット読取ラインの電圧と関連付けられる、請求項4に記載のJMRAMシステム。
- 前記ワード読取電流の少なくとも一部は、前記メモリセルのそれぞれ内の前記ビット読取電流に追加され、センス電流を生成し、前記行の所与の1つ内の前記メモリセルの各HMJJDは、前記HMJJDと関連付けられた臨界電流に対する前記センス電流の規模に基づいて、トリガされる、請求項5に記載のJMRAMシステム。
- 前記メモリセルのそれぞれ内のHMJJDは、前記行の所与の1つが、前記ワード読取電流によって選択されるときの前記二値論理−1状態に対応する第1の規模と、前記第1の規模を上回る、前記行の所与の1つが、前記ワード読取電流によって選択されないときの前記二値論理−1状態に対応する第2の規模と、前記第2の規模を上回る前記二値論理−0状態に対応する第3の規模と、を有する、関連付けられた臨界電流を有し、前記ビット読取電流は、前記ビット読取電流が、前記二値論理−1状態と関連付けられた前記行の所与の1つ内の前記メモリセルのそれぞれ内のHMJJDをトリガするように、前記第1の規模と前記第2の規模との間の規模を有する、請求項4に記載のJMRAMシステム。
- 前記複数のビット読取電流は、それを通して、前記ワード読取電流が、データ読取動作の間、提供され、前記記憶されたデジタル状態に基づいて、変動する抵抗を有する、前記HMJJDに基づいて、前記複数のビット読取ライン上の前記行の所与の1つ内のHMJJDのそれぞれの前記記憶されたデジタル状態の表示を提供する、前記行の所与の1つ内の個別のメモリセルのそれぞれと関連付けられたHMJJDをトリガするために十分な電流規模を有する、請求項4に記載のJMRAMシステム。
- 前記一対の磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合であり、前記HMJJDはさらに、前記一対の並列磁気ジョセフソン接合を相互接続し、直接、前記ビット読取ライン上に結合される、離散インダクタを含み、前記離散インダクタは、前記ワード読取ラインに誘導結合され、前記ワード読取電流に応答して、前記HMJJD内に電流を誘導する、請求項1に記載のJMRAMシステム。
- ジョセフソン磁気ランダムアクセスメモリ(JMRAM)を読み取るための方法であって、
ワードライン上にワード読取電流を生成し、メモリセルのアレイの複数の行の個別の1つを選択するステップであって、前記メモリセルはそれぞれ、デジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子(HMJJD)を含み、前記HMJJDは、超電導材料の外側層と、一対の磁気ジョセフソン接合間の強磁性材料の複数の内部薄膜層とを含み、前記複数の内部薄膜層は、固定された磁場を有する少なくとも1つの硬強磁性層と、変化し得る磁場を有する少なくとも1つの軟強磁性層とを含む、ステップと、
前記メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上にビット読取電流を生成するステップと、
前記メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ワード読取電流および前記ビット読取電流に応答して、二値論理−1状態および二値論理−0状態のうちの1つを記憶する、前記複数の行の個別の1つ内の前記メモリセルにおいて、各HMJJDをトリガするステップに基づいて、前記複数の行の個別の1つ内の前記メモリセルのそれぞれから、前記デジタル状態を読み取るステップと
を含み、
前記HMJDDの前記二値論理−1状態および二値論理−0状態は、前記メモリセルと関連付けられたワード書込ライン上のワード書込ライン電流およびビット書込ライン上のビット書込ライン電流の組み合わせられた磁気的影響によって書き込まれ、前記組み合わせられた磁気的影響は、前記HMJDDに近接した位置で互いに平行である前記ワード書込ラインおよび前記ビット書込ラインのそれぞれの一部において提供される、方法。 - 前記デジタル状態を読み取るステップは、メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ビットラインの電圧および電流のうちの1つを測定するステップを含み、前記電圧および前記電流のうちの1つの規模は、前記複数の行の個別の1つ内の前記メモリセルのHMJJDが、前記メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ワード読取電流および前記ビット読取電流に応答してトリガされたかどうかを示す、請求項10に記載の方法。
- 前記ワード読取電流を生成するステップは、直列の前記複数の行の個別の1つ内の前記メモリセルのそれぞれにおける前記ワード読取ライン上に前記ワード読取電流を提供するステップを含み、前記ビット読取電流を生成するステップは、直列の前記複数の列のそれぞれ内の前記メモリセルのそれぞれにおいて、前記メモリセルのそれぞれを通して、前記ビット読取ライン上に前記ビット読取電流を提供するステップを含む、請求項10に記載の方法。
- 前記ビット読取電流を生成するステップは、前記二値論理−1状態を有する、前記複数の行の個別の1つ内の前記メモリセルのそれぞれのHMJJDと関連付けられた第1の臨界電流規模を上回る規模と、前記二値論理−1状態を有する、前記複数の行の個別の1つ内にない前記メモリセルのそれぞれのHMJJDと関連付けられた第2の臨界電流未満の規模であって、前記二値論理−0状態を有する、前記複数の行の個別の1つ内の前記メモリセルのそれぞれのHMJJDと関連付けられた第3の臨界電流規模未満である、規模とにおいて、前記ビット読取電流を生成するステップを含む、請求項10に記載の方法。
- 前記ワード読取電流を提供し、前記ワード読取ラインに誘導結合される、離散インダクタを介して、前記複数の行の個別の1つ内の前記メモリセルのそれぞれと関連付けられたHMJJD内に電流を誘導するステップと、
前記HMJJD内に、前記電流および前記ビット読取電流の合計である、センス電流を生成するステップと、
前記HMJJDと関連付けられた臨界電流を超えるセンス電流に応じて、前記HMJJDをトリガするステップであって、前記臨界電流は、前記HMJJD内に記憶された前記デジタル状態に基づく、規模を有する、ステップと、
をさらに含む、請求項10に記載の方法。 - ジョセフソン磁気ランダムアクセスメモリ(JMRAM)アレイであって、
複数のワード書込ラインであって、それぞれ、データ書込動作の間、メモリセルの所与の行を選択する、個別のワード書込電流を伝導するように構成され、前記メモリセルはそれぞれ、ヒステリシス磁気ジョセフソン接合素子(HMJJD)を含み、前記HMJJDは、超電導材料の外側層と、一対の磁気ジョセフソン接合間の強磁性材料の複数の内部薄膜層とを含み、前記複数の内部薄膜層は、固定された磁場を有する少なくとも1つの硬強磁性層と、変化し得る磁場を有する少なくとも1つの軟強磁性層とを含む、複数のワード書込ラインと、
複数のビット書込ラインであって、それぞれ、二値論理−0状態および二値論理−1状態のうちの1つに対応するデジタル状態を前記メモリセルの所与の行の各メモリセルと関連付けられたHMJJDに書き込むための個別のビット書込電流を伝導するように構成され、前記HMJJDは、前記複数のワード書込ラインの個別の1つおよび前記複数のビット書込ラインの個別の1つに磁気結合され、前記複数のワード書込ラインの個別の1つおよび前記複数のビット書込ラインの個別の1つは、互いに磁気結合され、前記HMJJDと関連付けられた前記複数のワード書込ラインの個別の1つおよび前記複数のビット書込ラインの個別の1つの磁気結合の組み合わせられた磁場が、前記少なくとも1つの硬強磁性層の内部磁場と同一の配向を有する場合に、前記HMJJDのデジタル状態が変化する、複数のビット書込ラインと、
複数のワード読取ラインであって、それぞれ、データ読取動作の間、メモリセルの所与の行を選択する、個別のワード読取電流を伝導するように構成される、複数のワード読取ラインと、
複数のビット読取ラインであって、それぞれ、個別のビット読取電流を伝導するように構成され、前記HMJJDは、前記データ読取動作の間、前記ワード読取電流および前記ビット読取電流に応答して、前記記憶されたデジタル状態の表示を提供する、複数のビット読取ラインと
を含む、JMRAMアレイ。 - 前記個別のビット読取電流および前記ワード読取電流は、前記HMJJDをトリガし、前記二値論理−1状態を記憶するHMJJDに基づいて、出力電圧を提供するように構成される、請求項15に記載のJMRAMアレイ。
- 前記HMJJDは、前記行の所与の1つが、前記ワード読取電流によって選択されるときの前記二値論理−1状態に対応する第1の規模と、前記第1の規模を上回る、前記行の所与の1つが、前記ワード読取電流によって選択されないときの前記二値論理−1状態に対応する第2の規模と、前記第2の規模を上回る、前記二値論理−0状態に対応する第3の規模と、を有する、関連付けられた臨界電流を有し、前記ビット読取電流は、前記ビット読取電流が、前記二値論理−1状態と関連付けられた前記行の所与の1つ内の前記メモリセルのそれぞれにおけるHMJJDをトリガするように、前記第1の規模と前記第2の規模との間の規模を有する、請求項15に記載のJMRAMアレイ。
- 前記一対の磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合であり、前記HMJJDはさらに、前記一対の並列磁気ジョセフソン接合を相互接続し、直接、前記複数のビット読取ラインの個別の1つに結合される、離散インダクタを含み、前記離散インダクタは、前記複数のワード読取ラインの個別の1つに誘導結合され、前記個別のワード読取電流に応答して、前記HMJJD内に電流を誘導する、請求項15に記載のJMRAMアレイ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/771,454 | 2010-04-30 | ||
US12/771,454 US8270209B2 (en) | 2010-04-30 | 2010-04-30 | Josephson magnetic random access memory system and method |
PCT/US2011/030311 WO2011136889A1 (en) | 2010-04-30 | 2011-03-29 | Josephson magnetic random access memory system and method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013529380A JP2013529380A (ja) | 2013-07-18 |
JP5885307B2 true JP5885307B2 (ja) | 2016-03-15 |
Family
ID=44858143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013507965A Active JP5885307B2 (ja) | 2010-04-30 | 2011-03-29 | ジョセフソン磁気ランダムアクセスメモリシステムおよび方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8270209B2 (ja) |
EP (1) | EP2564390B1 (ja) |
JP (1) | JP5885307B2 (ja) |
AU (1) | AU2011245710B2 (ja) |
CA (1) | CA2797908C (ja) |
WO (1) | WO2011136889A1 (ja) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7615385B2 (en) | 2006-09-20 | 2009-11-10 | Hypres, Inc | Double-masking technique for increasing fabrication yield in superconducting electronics |
US8971977B2 (en) * | 2011-01-17 | 2015-03-03 | Hypres, Inc. | Superconducting devices with ferromagnetic barrier junctions |
US9013916B2 (en) * | 2012-05-31 | 2015-04-21 | Northrop Grumman Systems Corporation | Josephson magnetic memory cell system |
WO2014197095A2 (en) * | 2013-03-14 | 2014-12-11 | Andrew Bleloch | Flux latching superconducting memory |
RU2554612C2 (ru) * | 2013-06-17 | 2015-06-27 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Московский государственный университет имени М.В. Ломоносова" (МГУ) | Высокочастотный сверхпроводящий элемент памяти |
US9208861B2 (en) * | 2013-10-01 | 2015-12-08 | Northrop Grumman Systems Corporation | Phase hysteretic magnetic Josephson junction memory cell |
US9460397B2 (en) | 2013-10-04 | 2016-10-04 | Samsung Electronics Co., Ltd. | Quantum computing device spin transfer torque magnetic memory |
US9520180B1 (en) | 2014-03-11 | 2016-12-13 | Hypres, Inc. | System and method for cryogenic hybrid technology computing and memory |
FR3021163A1 (fr) | 2014-05-15 | 2015-11-20 | Thales Sa | Composant electronique a jonction josephson |
CA2952922C (en) * | 2014-07-08 | 2019-05-21 | Northrop Grumman Systems Corporation | Superconductive gate system |
US9780765B2 (en) | 2014-12-09 | 2017-10-03 | Northrop Grumman Systems Corporation | Josephson current source systems and method |
US10650319B2 (en) | 2015-02-06 | 2020-05-12 | Northrop Grumman Systems Corporation | Flux control of qubit under resonant excitation |
US9384827B1 (en) | 2015-03-05 | 2016-07-05 | Northrop Grumman Systems Corporation | Timing control in a quantum memory system |
US9281057B1 (en) | 2015-03-11 | 2016-03-08 | Northrop Grumman Systems Corporation | Phase hysteretic magnetic Josephson junction memory cell |
US9520181B1 (en) * | 2015-09-15 | 2016-12-13 | Northrop Grumman Systems Corporation | Superconducting phase-controlled hysteretic magnetic Josephson junction JMRAM memory cell |
JP6869239B2 (ja) | 2015-11-06 | 2021-05-12 | カーバー サイエンティフィック インコーポレイテッドCarver Scientific, Inc. | 電子エントロピー・メモリデバイス |
US9443576B1 (en) | 2015-11-09 | 2016-09-13 | Microsoft Technology Licensing, Llc | Josephson magnetic random access memory with an inductive-shunt |
WO2017100078A1 (en) | 2015-12-08 | 2017-06-15 | Rambus Inc. | Low power signaling interface |
US9595970B1 (en) * | 2016-03-24 | 2017-03-14 | Northrop Grumman Systems Corporation | Superconducting cell array logic circuit system |
US9613699B1 (en) | 2016-04-22 | 2017-04-04 | Microsoft Technology Licensing, Llc | Memory system with a content addressable superconducting memory |
US9646682B1 (en) | 2016-05-27 | 2017-05-09 | Northrop Grumman Systems Corporation | Reciprocal quantum logic (RQL) sense amplifier |
US9972380B2 (en) * | 2016-07-24 | 2018-05-15 | Microsoft Technology Licensing, Llc | Memory cell having a magnetic Josephson junction device with a doped magnetic layer |
US9812192B1 (en) * | 2016-09-02 | 2017-11-07 | Northrop Grumman Systems Corporation | Superconducting gate memory circuit |
US10178178B2 (en) | 2016-09-21 | 2019-01-08 | Semiconductor Components Industries, Llc | Low power sensor communication using two or fewer wires |
WO2018102598A1 (en) | 2016-12-02 | 2018-06-07 | Carver Scientific, Inc. | Memory device and capacitive energy storage device |
IT201700095994A1 (it) | 2017-08-24 | 2019-02-24 | Consiglio Nazionale Ricerche | Elemento logico a superconduttori |
US10756712B2 (en) | 2017-11-13 | 2020-08-25 | Northrop Grumman Systems Corporation | RQL phase-mode flip-flop |
WO2019096416A1 (en) | 2017-11-18 | 2019-05-23 | Universiteit Leiden | Hybrid superconducting-ferromagnet random access memory element |
US10417136B2 (en) | 2017-12-21 | 2019-09-17 | Northrop Grumman Systems Corporation | Write-through detection for a memory circuit with an analog bypass portion |
US10505095B2 (en) | 2018-01-04 | 2019-12-10 | Government Of The United States Of America, As Represented By The Secretary Of Commerce | Neural member, neural network, and neurological memory |
US10546621B2 (en) * | 2018-06-20 | 2020-01-28 | Microsoft Technology Licensing, Llc | Magnetic josephson junction driven flux-biased superconductor memory cell and methods |
US10447278B1 (en) | 2018-07-17 | 2019-10-15 | Northrop Grumman Systems Corporation | JTL-based superconducting logic arrays and FPGAs |
US10615783B2 (en) | 2018-07-31 | 2020-04-07 | Northrop Grumman Systems Corporation | RQL D flip-flops |
US10554207B1 (en) | 2018-07-31 | 2020-02-04 | Northrop Grumman Systems Corporation | Superconducting non-destructive readout circuits |
US10818346B2 (en) * | 2018-09-17 | 2020-10-27 | Northrop Grumman Systems Corporation | Quantizing loop memory cell system |
US11211117B2 (en) | 2019-01-24 | 2021-12-28 | Northrop Grumman Systems Corporation | Ferrimagnetic/ferromagnetic exchange bilayers for use as a fixed magnetic layer in a superconducting-based memory device |
US10885974B2 (en) | 2019-01-30 | 2021-01-05 | Northrop Grumman Systems Corporation | Superconducting switch |
US10879447B2 (en) | 2019-03-13 | 2020-12-29 | Northrop Grumman Systems Corporation | Repeating alternating multilayer buffer layer |
US11024791B1 (en) | 2020-01-27 | 2021-06-01 | Northrop Grumman Systems Corporation | Magnetically stabilized magnetic Josephson junction memory cell |
US11201608B2 (en) | 2020-04-24 | 2021-12-14 | Northrop Grumman Systems Corporation | Superconducting latch system |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58146092A (ja) * | 1982-02-23 | 1983-08-31 | Nec Corp | ジョセフソン記憶回路 |
JPS6020840B2 (ja) * | 1982-05-14 | 1985-05-23 | 工業技術院長 | 磁束量子記憶型記憶セル |
JP2547588B2 (ja) | 1987-09-09 | 1996-10-23 | 新技術事業団 | 超伝導回路 |
JPH041990A (ja) | 1990-04-18 | 1992-01-07 | Nec Corp | 磁気記憶素子とそのアクセス方法 |
US5640343A (en) | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
JPH10154397A (ja) * | 1996-11-25 | 1998-06-09 | Kokusai Chodendo Sangyo Gijutsu Kenkyu Center | 高温超電導ランダムアクセスメモリ |
US5872731A (en) | 1997-10-10 | 1999-02-16 | Trw Inc. | Multi-state Josephson memory |
US6078517A (en) | 1998-12-04 | 2000-06-20 | Trw Inc. | Superconducting memory cell with directly-coupled readout |
WO2002039509A2 (en) * | 2000-09-27 | 2002-05-16 | Oxxel Oxide Electronics Technology, Inc. | Hybrid oxide heterostructures and devices |
US7505310B2 (en) | 2005-03-14 | 2009-03-17 | Nec Corporation | Method of configuring superconducting random access memory, device structure of the same, and superconducting drive circuit |
US8208288B2 (en) | 2008-03-27 | 2012-06-26 | International Business Machines Corporation | Hybrid superconducting-magnetic memory cell and array |
-
2010
- 2010-04-30 US US12/771,454 patent/US8270209B2/en active Active
-
2011
- 2011-03-29 CA CA2797908A patent/CA2797908C/en active Active
- 2011-03-29 AU AU2011245710A patent/AU2011245710B2/en active Active
- 2011-03-29 WO PCT/US2011/030311 patent/WO2011136889A1/en active Application Filing
- 2011-03-29 JP JP2013507965A patent/JP5885307B2/ja active Active
- 2011-03-29 EP EP11775416.8A patent/EP2564390B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP2564390A4 (en) | 2015-09-09 |
US20110267878A1 (en) | 2011-11-03 |
EP2564390B1 (en) | 2019-02-27 |
WO2011136889A1 (en) | 2011-11-03 |
US8270209B2 (en) | 2012-09-18 |
AU2011245710B2 (en) | 2014-08-21 |
EP2564390A1 (en) | 2013-03-06 |
CA2797908A1 (en) | 2011-11-03 |
CA2797908C (en) | 2016-05-17 |
JP2013529380A (ja) | 2013-07-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5885307B2 (ja) | ジョセフソン磁気ランダムアクセスメモリシステムおよび方法 | |
JP6517982B2 (ja) | 相ヒステリシス磁気ジョセフソン接合メモリセル | |
JP6159881B2 (ja) | フェーズヒステリシス磁気ジョセフソン接合メモリセル | |
JP6047653B2 (ja) | ジョセフソン磁気メモリセルシステム | |
JP6507319B2 (ja) | 超伝導フェーズ制御ヒステリシス磁気ジョセフソン接合jmramメモリセル | |
AU2011245710A1 (en) | Josephson magnetic random access memory system and method | |
JP7015964B2 (ja) | 量子化ループメモリセルシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140603 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150410 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20150511 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20150601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150702 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150917 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151014 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160205 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5885307 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |