JP5871599B2 - Amplifier and multistage amplifier - Google Patents

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Description

本発明は、増幅器及び多段増幅器に関する。   The present invention relates to an amplifier and a multistage amplifier.

信号処理装置等に用いられる増幅器には、用途に応じて種々の特性が要求される。   Various characteristics are required for an amplifier used in a signal processing apparatus or the like depending on the application.

例えば、増幅器には、用途に応じた周波数特性が要求される。そこで、高周波帯域での増幅にはバイポーラトランジスタが用いられていた。しかし、近年では、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの高周波特性が改善され、ＭＯＳトランジスタを備える増幅器も多く生産・使用されている。また、ＭＯＳトランジスタは、消費電力が小さく、小型化が容易であるため、今後も普及が進む傾向にある。   For example, an amplifier is required to have a frequency characteristic corresponding to the application. Therefore, bipolar transistors have been used for amplification in the high frequency band. However, in recent years, the high frequency characteristics of MOS (Metal Oxide Semiconductor) transistors have been improved, and many amplifiers having MOS transistors have been produced and used. In addition, MOS transistors tend to be widely used in the future because of low power consumption and easy miniaturization.

また、増幅器には、信号が入力されてから出力信号が目標値に達するまでの時間（以下、遷移時間という）が短いことが要求される。遷移時間が長い場合には、例えば高速デジタル通信において増幅器の後段に接続されるＣＤＲ（Clock and Data Recovery）回路から出力される信号の波形が歪んでしまう。このため、遷移時間を短縮するための技術が提案されている（例えば、特許文献１を参照）。   The amplifier is required to have a short time (hereinafter referred to as transition time) from when a signal is input until the output signal reaches a target value. When the transition time is long, for example, the waveform of a signal output from a CDR (Clock and Data Recovery) circuit connected to the subsequent stage of the amplifier in high-speed digital communication is distorted. For this reason, the technique for shortening transition time is proposed (for example, refer patent document 1).

特許文献１には、閾値電圧が異なる２個の差動増幅器を切り換えることにより、遷移時間を短縮する回路が開示されている。この回路では、入力信号がハイレベルからローレベルへ遷移する場合には閾値電圧が高い方の差動増幅器が用いられる一方、入力信号がローレベルからハイレベルへ遷移する場合には閾値電圧が低い方の差動増幅器が用いられる。これにより、遷移時間が短縮される。   Patent Document 1 discloses a circuit that shortens the transition time by switching two differential amplifiers having different threshold voltages. In this circuit, the differential amplifier having the higher threshold voltage is used when the input signal transitions from the high level to the low level, while the threshold voltage is low when the input signal transitions from the low level to the high level. One differential amplifier is used. This shortens the transition time.

特開平１１−２０５３９４号公報JP-A-11-205394

特許文献１の回路では、出力信号の立ち上がり・立ち下がり時間は、差動増幅器を構成するトランジスタの特性に依存していた。このため、遷移時間を十分に短縮することができないおそれがあった。   In the circuit of Patent Document 1, the rise / fall time of the output signal depends on the characteristics of the transistors constituting the differential amplifier. For this reason, there was a possibility that the transition time could not be shortened sufficiently.

本発明は、上記の事情に鑑みてなされたもので、ＭＯＳトランジスタを有する増幅器の立ち上がり・立ち下がり時間を短縮することを目的とする。   The present invention has been made in view of the above circumstances, and an object thereof is to shorten the rise and fall times of an amplifier having a MOS transistor.

上記目的を達成するため、本発明の増幅器は、
ソース端子同士が接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなる差動対を有し、多段接続された複数の差動増幅回路と、
前記複数の差動増幅回路のうち、いずれか１個の差動増幅回路の前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのうちの少なくとも一方のゲート端子に入力される入力信号の振幅を増幅する振幅増幅回路と、前記振幅増幅回路から出力された信号の直流電圧を特定の直流電圧に変換するレベルシフト回路とを介して、前記入力信号に応じた電圧を、前記複数の差動増幅回路それぞれの差動対を構成する少なくとも１石のＭＯＳトランジスタのバルク端子に印加することで該ＭＯＳトランジスタに生じる基板バイアス効果を制御して、前記複数の差動増幅回路それぞれの立ち上がり・立ち下がり時間を短縮する電圧印加回路と、
を備える。 In order to achieve the above object, the amplifier of the present invention comprises:
Have a differential pair composed of the first 1MOS transistor and a 2MOS transistor having a source terminal are connected to each other, a plurality of differential amplifier circuits connected in multiple stages,
Amplitude amplification for amplifying the amplitude of an input signal input to at least one gate terminal of the first MOS transistor and the second MOS transistor of any one of the plurality of differential amplifier circuits. The voltage corresponding to the input signal is set to a difference between each of the plurality of differential amplifier circuits via a circuit and a level shift circuit that converts a DC voltage of the signal output from the amplitude amplifier circuit into a specific DC voltage. A voltage for controlling the substrate bias effect generated in the MOS transistor by applying it to the bulk terminal of at least one MOS transistor constituting the moving pair, thereby shortening the rise and fall time of each of the plurality of differential amplifier circuits An application circuit;
Is provided.

本発明によれば、ＭＯＳトランジスタのバルク端子に所定の電圧を印加することで、基板バイアス効果を利用することができる。このため、ＭＯＳトランジスタを有する増幅器の立ち上がり・立ち下がり時間を短縮することができる。   According to the present invention, the substrate bias effect can be utilized by applying a predetermined voltage to the bulk terminal of the MOS transistor. For this reason, the rise / fall time of the amplifier having the MOS transistor can be shortened.

第１の実施形態に係る多段増幅器の構成を示す図である。It is a figure which shows the structure of the multistage amplifier which concerns on 1st Embodiment. 増幅器の構成を示す図である。It is a figure which shows the structure of an amplifier. ゲート端子に印加される入力信号とバルク端子に印加される電圧信号との関係を示す図である。It is a figure which shows the relationship between the input signal applied to a gate terminal, and the voltage signal applied to a bulk terminal. 入力信号と閾値電圧との関係を示す図である。It is a figure which shows the relationship between an input signal and a threshold voltage. 入力信号とドレイン電流との関係を説明するための模式図である。It is a schematic diagram for demonstrating the relationship between an input signal and drain current. 第２の実施形態に係る多段増幅器の構成を示す図である。It is a figure which shows the structure of the multistage amplifier which concerns on 2nd Embodiment. 第３の実施形態に係る多段増幅器の構成を示す図である。It is a figure which shows the structure of the multistage amplifier which concerns on 3rd Embodiment. 第４の実施形態に係る増幅器の構成を示す図である。It is a figure which shows the structure of the amplifier which concerns on 4th Embodiment. ゲート端子に印加される入力信号とバルク端子に印加される電圧信号との関係を示す図である。It is a figure which shows the relationship between the input signal applied to a gate terminal, and the voltage signal applied to a bulk terminal. 電圧印加回路が出力信号を受信する場合を示す図である。It is a figure which shows the case where a voltage application circuit receives an output signal.

以下、本発明の実施形態を、図面を参照しつつ詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（第１の実施形態）
本実施形態に係る多段増幅器１０は、図１に示されるように、入力信号Ｖｉ＋と入力信号Ｖｉ−との差分を増幅して、出力信号Ｖｏ＋と出力信号Ｖｏ−との差分として出力する差動増幅器である。この多段増幅器１０の入力信号Ｖｉ＋、Ｖｉ−及び出力信号Ｖｏ＋、Ｖｏ−は、電圧信号である。多段増幅器１０は、多段接続された複数の増幅器２０と増幅器３０とを有している。 (First embodiment)
As shown in FIG. 1, the multistage amplifier 10 according to the present embodiment amplifies the difference between the input signal Vi + and the input signal Vi− and outputs the difference as the difference between the output signal Vo + and the output signal Vo−. It is an amplifier. The input signals Vi + and Vi− and the output signals Vo + and Vo− of the multistage amplifier 10 are voltage signals. The multistage amplifier 10 has a plurality of amplifiers 20 and amplifiers 30 connected in multiple stages.

増幅器２０は、図２に示されるように、入力信号Ｖｉ１と入力信号Ｖｉ２との差分を増幅して、出力信号Ｖｏ１と出力信号Ｖｏ２との差分として出力する差動増幅器である。この増幅器２０の入力信号Ｖｉ１、Ｖｉ２及び出力信号Ｖｏ１、Ｖｏ２は、電圧信号である。増幅器２０は、差動増幅回路２１及び電圧印加回路２２を有している。   As shown in FIG. 2, the amplifier 20 is a differential amplifier that amplifies the difference between the input signal Vi1 and the input signal Vi2 and outputs the amplified difference as the difference between the output signal Vo1 and the output signal Vo2. The input signals Vi1 and Vi2 and the output signals Vo1 and Vo2 of the amplifier 20 are voltage signals. The amplifier 20 includes a differential amplifier circuit 21 and a voltage application circuit 22.

差動増幅回路２１は、増幅器２０による信号の増幅を行うための回路である。この差動増幅回路２１は、一般的に広く知られている差動増幅回路と同様の構成を有している。   The differential amplifier circuit 21 is a circuit for performing signal amplification by the amplifier 20. The differential amplifier circuit 21 has the same configuration as a generally known differential amplifier circuit.

具体的には、差動増幅回路２１は、抵抗Ｒ１、Ｒ２、ｎ型ＭＯＳトランジスタＴｒ１及びｎ型ＭＯＳトランジスタＴｒ２からなる差動対Ｄｐ、並びに定電流源Ｉｃを有している。なお、以下ではｎ型ＭＯＳトランジスタＴｒ１及びｎ型ＭＯＳトランジスタＴｒ２を、単にトランジスタＴｒ１及びトランジスタＴｒ２と表記する。   Specifically, the differential amplifier circuit 21 includes resistors R1 and R2, a differential pair Dp composed of an n-type MOS transistor Tr1 and an n-type MOS transistor Tr2, and a constant current source Ic. Hereinafter, the n-type MOS transistor Tr1 and the n-type MOS transistor Tr2 are simply referred to as a transistor Tr1 and a transistor Tr2.

トランジスタＴｒ１及びトランジスタＴｒ２のソース端子は、相互に接続されている。また、トランジスタＴｒ１、Ｔｒ２のソース端子に流れる電流の和は、定電流源Ｉｃによって一定となっている。   The source terminals of the transistor Tr1 and the transistor Tr2 are connected to each other. The sum of the currents flowing through the source terminals of the transistors Tr1 and Tr2 is constant by the constant current source Ic.

トランジスタＴｒ１のゲート端子には、入力信号Ｖｉ１の信号電圧が印加される。また、トランジスタＴｒ２のゲート端子には、入力信号Ｖｉ２の信号電圧が印加される。   A signal voltage of the input signal Vi1 is applied to the gate terminal of the transistor Tr1. Further, the signal voltage of the input signal Vi2 is applied to the gate terminal of the transistor Tr2.

トランジスタＴｒ１のドレイン端子には、抵抗Ｒ１を介して電圧ＶＤＤの電源から電流が供給される。このトランジスタＴｒ１のドレイン電圧は、出力信号Ｖｏ１として出力される。また、トランジスタＴｒ２のドレイン端子には、抵抗Ｒ２を介して電圧ＶＤＤの電源から電流が供給される。このトランジスタＴｒ２のドレイン電圧は、出力信号Ｖｏ２として出力される。 A current is supplied to the drain terminal of the transistor Tr1 from the power supply of the voltage V DD via the resistor R1. The drain voltage of the transistor Tr1 is output as the output signal Vo1. Further, a current is supplied to the drain terminal of the transistor Tr2 from the power supply of the voltage V DD via the resistor R2. The drain voltage of the transistor Tr2 is output as the output signal Vo2.

トランジスタＴｒ１、Ｔｒ２のバルク端子は、電圧印加回路２２に接続される。   Bulk terminals of the transistors Tr 1 and Tr 2 are connected to the voltage application circuit 22.

電圧印加回路２２は、入力信号Ｖｉ１、Ｖｉ２を受信し、これらの信号に基づいて、トランジスタＴｒ１、Ｔｒ２のバルク端子に所定の電圧を印加する。電圧印加回路２２は、振幅増幅回路２２１及びレベルシフト回路２２２を有している。   The voltage application circuit 22 receives the input signals Vi1 and Vi2, and applies a predetermined voltage to the bulk terminals of the transistors Tr1 and Tr2 based on these signals. The voltage application circuit 22 includes an amplitude amplification circuit 221 and a level shift circuit 222.

振幅増幅回路２２１は、入力信号Ｖｉ１、Ｖｉ２それぞれの振幅を増幅して、入力信号Ｖｉ１、Ｖｉ２それぞれと同位相の信号をレベルシフト回路２２２へ送信する。振幅増幅回路２２１は、例えば、差動増幅回路から構成される。   The amplitude amplifier circuit 221 amplifies the amplitude of each of the input signals Vi1 and Vi2, and transmits a signal having the same phase as each of the input signals Vi1 and Vi2 to the level shift circuit 222. The amplitude amplifier circuit 221 is composed of, for example, a differential amplifier circuit.

レベルシフト回路２２２は、例えば、ソースフォロワ回路（ドレイン接地増幅回路）を含んで構成される。レベルシフト回路２２２は、振幅増幅回路２２１から送信された信号のバイアス電圧を所定のバイアス電圧に変換して、トランジスタＴｒ１、Ｔｒ２のバルク端子に印加する。   The level shift circuit 222 includes, for example, a source follower circuit (drain ground amplifier circuit). The level shift circuit 222 converts the bias voltage of the signal transmitted from the amplitude amplifying circuit 221 into a predetermined bias voltage and applies it to the bulk terminals of the transistors Tr1 and Tr2.

以上により、トランジスタＴｒ１のバルク端子には、入力信号Ｖｉ１に応じた電圧が印加される。また、トランジスタＴｒ２のバルク端子には、入力信号Ｖｉ２に応じた電圧が印加される。   Thus, a voltage according to the input signal Vi1 is applied to the bulk terminal of the transistor Tr1. A voltage according to the input signal Vi2 is applied to the bulk terminal of the transistor Tr2.

増幅器３０は、差動増幅回路３１及び電圧印加回路２２を有している。増幅器３０及び差動増幅回路３１は、増幅器２０及び差動増幅回路２１と同様の構成を有するが、多段増幅器１０の出力インピーダンスが所定の値になるように設計される。この出力インピーダンスは、例えば５０Ωである。   The amplifier 30 includes a differential amplifier circuit 31 and a voltage application circuit 22. The amplifier 30 and the differential amplifier circuit 31 have the same configuration as the amplifier 20 and the differential amplifier circuit 21, but are designed so that the output impedance of the multistage amplifier 10 becomes a predetermined value. This output impedance is, for example, 50Ω.

続いて、トランジスタＴｒ１、Ｔｒ２それぞれのゲート端子及びバルク端子に印加される電圧信号について説明する。図３には、入力信号Ｖｉ２の位相が入力信号Ｖｉ１の位相と１８０度異なる場合に、ゲート端子及びバルク端子に印加される電圧信号が示されている。   Next, voltage signals applied to the gate terminals and bulk terminals of the transistors Tr1 and Tr2 will be described. FIG. 3 shows voltage signals applied to the gate terminal and the bulk terminal when the phase of the input signal Vi2 is 180 degrees different from the phase of the input signal Vi1.

トランジスタＴｒ１のゲート端子に印加される入力信号Ｖｉ１は、太い実線で示されるように、ハイレベルの電圧ＶＨ及びローレベルの電圧ＶＬへ交互に遷移する。この遷移とほぼ同期して、トランジスタＴｒ１のバルク端子に印加される電圧信号Ｖｉｂ１は、太い実線で示されるように、ハイレベル及びローレベルへ交互に遷移する。 The input signal Vi1 applied to the gate terminal of the transistor Tr1 alternately transitions to a high level voltage VH and a low level voltage VL , as indicated by a thick solid line. Almost in synchronization with this transition, the voltage signal Vib1 applied to the bulk terminal of the transistor Tr1 alternates between a high level and a low level, as indicated by a thick solid line.

ゲート端子にハイレベルの電圧ＶＨが印加されるときに、バルク端子に印加される電圧信号はハイレベルになる。一方、ゲート端子にローレベルの電圧ＶＬが印加されるときに、バルク端子に印加される電圧信号はローレベルになる。 When a high level voltage VH is applied to the gate terminal, the voltage signal applied to the bulk terminal goes high. On the other hand, when a low-level voltage VL is applied to the gate terminal, the voltage signal applied to the bulk terminal is at a low level.

なお、トランジスタＴｒ２のバルク端子に印加される電圧信号Ｖｉｂ２は、太い破線で示されるように、電圧信号Ｖｉｂ１と位相が１８０度異なる信号となる。   The voltage signal Vib2 applied to the bulk terminal of the transistor Tr2 is a signal that is 180 degrees out of phase with the voltage signal Vib1 as indicated by a thick broken line.

このようにバルク端子に印加される電圧が変動すると、基板バイアス効果により、トランジスタＴｒ１、Ｔｒ２の閾値電圧が変動する。   When the voltage applied to the bulk terminal varies in this way, the threshold voltages of the transistors Tr1 and Tr2 vary due to the substrate bias effect.

基板バイアス効果は、ＭＯＳトランジスタのソース−バルク間電圧の変動により、閾値電圧が変動する現象である。この基板バイアス効果によれば、ＭＯＳトランジスタのソース−バルク間電圧が低くなると、閾値電圧は低くなる。一方、ＭＯＳトランジスタのソース−バルク間電圧が高くなると、閾値電圧は高くなる。   The substrate bias effect is a phenomenon in which the threshold voltage fluctuates due to the fluctuation of the source-bulk voltage of the MOS transistor. According to this substrate bias effect, the threshold voltage decreases as the source-bulk voltage of the MOS transistor decreases. On the other hand, the threshold voltage increases as the source-bulk voltage of the MOS transistor increases.

ここで、トランジスタＴｒ１のソース電圧は固定値であり、ソース−バルク間電圧は正の値である。このため、トランジスタＴｒ１のバルク電圧が低くなると、トランジスタＴｒ１のソース−バルク間電圧が高くなる。したがって、トランジスタＴｒ１の閾値電圧は高くなる。   Here, the source voltage of the transistor Tr1 is a fixed value, and the source-bulk voltage is a positive value. For this reason, when the bulk voltage of the transistor Tr1 decreases, the source-bulk voltage of the transistor Tr1 increases. Therefore, the threshold voltage of the transistor Tr1 is increased.

一方、トランジスタＴｒ１のバルク電圧が高くなると、トランジスタＴｒ１の閾値電圧は低くなる。また、トランジスタＴｒ２のバルク電圧及び閾値電圧は、トランジスタＴｒ１のバルク電圧及び閾値電圧と同様の関係にある。   On the other hand, when the bulk voltage of the transistor Tr1 increases, the threshold voltage of the transistor Tr1 decreases. Further, the bulk voltage and threshold voltage of the transistor Tr2 have the same relationship as the bulk voltage and threshold voltage of the transistor Tr1.

続いて、入力信号Ｖｉ１とトランジスタＴｒ１の閾値電圧との関係を、図４を用いて説明する。図４に示される線Ｌａは、バルク端子に一定の電圧が印加された場合の閾値電圧の変化を示している。一定の電圧は、例えばバルク端子とソース端子とが短絡されたときのバルク電圧である。また、線Ｌｂは、電圧印加回路２２によって、図３に示されるように周期的に変化する電圧がバルク端子に印加された場合の閾値電圧の変化を示している。   Next, the relationship between the input signal Vi1 and the threshold voltage of the transistor Tr1 will be described with reference to FIG. A line La shown in FIG. 4 indicates a change in the threshold voltage when a constant voltage is applied to the bulk terminal. The constant voltage is, for example, a bulk voltage when the bulk terminal and the source terminal are short-circuited. A line Lb indicates the change in threshold voltage when the voltage application circuit 22 applies a periodically changing voltage to the bulk terminal as shown in FIG.

入力信号が電圧ＶＬ〜電圧ＶＨの範囲で遷移する場合に、線Ｌａは、電圧ＶＬ２と閾値電圧Ｔ１により規定される点Ｐ１、電圧ＶＢＩＡＳと閾値電圧Ｔ２により規定される点Ｐ２、及び電圧ＶＨ２と閾値電圧Ｔ３により規定される点Ｐ３を通る。 When the input signal transitions in the range of the voltage V L to the voltage V H , the line La has a point P1 defined by the voltage V L2 and the threshold voltage T1, a point P2 defined by the voltage V BIAS and the threshold voltage T2, And a point P3 defined by the voltage VH2 and the threshold voltage T3.

また、入力信号Ｖｉ１が電圧ＶＬ〜電圧ＶＨの範囲で遷移する場合に、線Ｌｂは、電圧ＶＬ２と閾値電圧Ｔ４により規定される点Ｐ４、電圧ＶＢＩＡＳと閾値電圧Ｔ５により規定される点Ｐ５、及び電圧ＶＨ２と閾値電圧Ｔ６により規定される点Ｐ６を通る。なお、線Ｌｂに示されるように、基板バイアス効果によって、入力信号の電圧値が電圧ＶＬ２であるときの閾値電圧は、入力信号の電圧値が電圧ＶＨ２であるときの閾値電圧よりも高い値になっている。 In addition, when the input signal Vi1 transitions in the range of the voltage V L to the voltage V H , the line Lb is defined by the point P4 defined by the voltage V L2 and the threshold voltage T4, the voltage V BIAS and the threshold voltage T5. It passes through point P5 and point P6 defined by voltage V H2 and threshold voltage T6. As indicated by line Lb, the threshold voltage when the voltage value of the input signal is voltage V L2 is higher than the threshold voltage when the voltage value of the input signal is voltage V H2 due to the substrate bias effect. It is a value.

続いて、図４の線Ｌａ及び線Ｌｂそれぞれの場合について、ＭＯＳトランジスタの立ち上がり・立ち下がり特性を、図５の模式図を用いて説明する。図５において、横軸は入力信号を示し、縦軸はＭＯＳトランジスタのドレイン電流を示す。このドレイン電流は、出力信号の信号電圧に対応する電流である。また、図５に示される右上がりの破線Ｄ１〜Ｄ６それぞれは、閾値電圧Ｔ１〜Ｔ６それぞれを固定した場合における入力信号とドレイン電流との関係を示す。   Next, for each of the lines La and Lb in FIG. 4, the rise / fall characteristics of the MOS transistor will be described with reference to the schematic diagram of FIG. 5. In FIG. 5, the horizontal axis represents the input signal, and the vertical axis represents the drain current of the MOS transistor. This drain current is a current corresponding to the signal voltage of the output signal. Moreover, each of the broken lines D1 to D6 rising to the right shown in FIG. 5 indicate the relationship between the input signal and the drain current when the threshold voltages T1 to T6 are fixed.

まず、線Ｌａに示された場合のＭＯＳトランジスタの立ち上がり・立ち下がり特性について説明する。線Ｌａ上の点Ｐ１は、電圧ＶＬ２及び閾値電圧Ｔ１により規定された。したがって、ＭＯＳトランジスタのゲート端子に電圧ＶＬ２が印加された場合のドレイン電流は、入力信号が電圧ＶＬ２であるときに破線Ｄ１で示される値である。この値は、点Ｐ１ｏに示されるように、電流Ｉ１である。 First, the rise / fall characteristics of the MOS transistor in the case indicated by the line La will be described. The point P1 on the line La was defined by the voltage VL2 and the threshold voltage T1. Accordingly, the drain current when the voltage V L2 is applied to the gate terminal of the MOS transistor is a value indicated by the broken line D1 when the input signal is the voltage V L2 . This value is the current I1, as indicated by the point P1o.

点Ｐ１に対応する点Ｐ１ｏと同様に、点Ｐ２、Ｐ３に対応する点Ｐ２ｏ、Ｐ３ｏを求め、これらの点を結んだ線が太線Ｂａである。したがって、入力信号が電圧ＶＬ２〜電圧ＶＨ２間を遷移する場合に、ドレイン電流は、太線Ｂａに示される特性を有する。 Similarly to the point P1o corresponding to the point P1, points P2o and P3o corresponding to the points P2 and P3 are obtained, and a line connecting these points is a thick line Ba. Therefore, when the input signal transitions between the voltage V L2 and the voltage V H2 , the drain current has the characteristics shown by the thick line Ba.

次に、線Ｌｂに示された特性を有するトランジスタＴｒ１の立ち上がり・立ち下がり特性について説明する。線Ｌｂ上の点Ｐ４〜Ｐ６に対応する点Ｐ４ｏ〜Ｐ６ｏを求め、これらの点を結んだ線が太線Ｂｂである。したがって、入力信号Ｖｉ１が電圧ＶＬ２〜電圧ＶＨ２間を遷移する場合に、トランジスタＴｒ１のドレイン電流は、太線Ｂｂに示される特性を有する。 Next, the rising / falling characteristics of the transistor Tr1 having the characteristics indicated by the line Lb will be described. Points P4o to P6o corresponding to the points P4 to P6 on the line Lb are obtained, and the line connecting these points is the thick line Bb. Therefore, when the input signal Vi1 transitions between the voltage V L2 and the voltage V H2 , the drain current of the transistor Tr1 has the characteristics indicated by the thick line Bb.

このように、太線Ｂｂは、太線Ｂａよりも急峻な立ち上がり・立ち下がり特性を有する。また、太線Ｂｂにより示される特性を有するトランジスタＴｒ１と同様に、トランジスタＴｒ２も急峻な立ち上がり・立ち下がり特性を有する。これにより、トランジスタＴｒ１、Ｔｒ２のドレイン電流は、０ｍＡと定電流源Ｉｃにより規制される電流値との間を短時間で遷移し、出力信号Ｖｏ１、Ｖｏ２も短時間で目標値に到達する。   Thus, the thick line Bb has a sharper rising / falling characteristic than the thick line Ba. Similarly to the transistor Tr1 having the characteristics indicated by the thick line Bb, the transistor Tr2 also has steep rise / fall characteristics. As a result, the drain currents of the transistors Tr1 and Tr2 transition between 0 mA and the current value regulated by the constant current source Ic in a short time, and the output signals Vo1 and Vo2 reach the target values in a short time.

以上説明したように、本実施形態に係る増幅器２０は、トランジスタＴｒ１、Ｔｒ２のバルク端子に所定の電圧を印加する電圧印加回路２２を有する。これにより、トランジスタＴｒ１、Ｔｒ２の基板バイアス効果を利用して、増幅器２０の立ち上がり・立ち下がり時間を短縮することができる。   As described above, the amplifier 20 according to the present embodiment includes the voltage application circuit 22 that applies a predetermined voltage to the bulk terminals of the transistors Tr1 and Tr2. Thus, the rise / fall time of the amplifier 20 can be shortened by utilizing the substrate bias effect of the transistors Tr1 and Tr2.

また、入力信号Ｖｉ１、Ｖｉ２がローレベルのときに電圧印加回路２２がバルク端子に印加する電圧は、入力信号Ｖｉ１、Ｖｉ２がハイレベルのときのものよりも低い。これにより、入力信号Ｖｉ１、Ｖｉ２がローレベルのときのトランジスタＴｒ１、Ｔｒ２の閾値電圧は、入力信号Ｖｉ１、Ｖｉ２がハイレベルのときのものよりも高くなる。   The voltage applied to the bulk terminal by the voltage application circuit 22 when the input signals Vi1 and Vi2 are at a low level is lower than that when the input signals Vi1 and Vi2 are at a high level. Thereby, the threshold voltages of the transistors Tr1 and Tr2 when the input signals Vi1 and Vi2 are at the low level are higher than those when the input signals Vi1 and Vi2 are at the high level.

したがって、入力信号Ｖｉ１、Ｖｉ２がハイレベルの電圧ＶＨからローレベルの電圧ＶＬへ遷移するときには閾値電圧が高くなり、ドレイン電流は急峻に立ち下がる。すなわち、出力信号Ｖｏ１、Ｖｏ２は、短時間で立ち上がる。一方、入力信号Ｖｉ１、Ｖｉ２がローレベルの電圧ＶＬからハイレベルの電圧ＶＨへ遷移するときには閾値電圧が低くなり、ドレイン電流は急峻に立ち上がる。すなわち、出力信号Ｖｏ１、Ｖｏ２は、短時間で立ち下がる。 Therefore, when the input signals Vi1 and Vi2 transition from the high level voltage VH to the low level voltage VL , the threshold voltage increases and the drain current falls sharply. That is, the output signals Vo1 and Vo2 rise in a short time. On the other hand, the threshold voltage becomes low when the input signal Vi1, Vi2 is changed from the voltage V L of the low level of the high level to the voltage V H, the drain current rises steeply. That is, the output signals Vo1 and Vo2 fall in a short time.

また、電圧印加回路２２は、振幅増幅回路２２１及びレベルシフト回路２２２を備える。これにより、電圧印加回路２２により受信された信号に基づいて、所望の電圧を生成することができる。   The voltage application circuit 22 includes an amplitude amplification circuit 221 and a level shift circuit 222. Thus, a desired voltage can be generated based on the signal received by the voltage application circuit 22.

また、電圧印加回路２２は、振幅増幅回路２２１として差動増幅回路を備え、レベルシフト回路としてソースフォロワ回路を備える。差動増幅回路及びソースフォロワ回路はともに簡易に組み立て・形成できるため、増幅器２０の設計を容易なものとすることができる。   The voltage application circuit 22 includes a differential amplifier circuit as the amplitude amplifier circuit 221 and a source follower circuit as a level shift circuit. Since both the differential amplifier circuit and the source follower circuit can be easily assembled and formed, the amplifier 20 can be easily designed.

また、多段増幅器１０は、増幅器２０を複数備える。増幅器２０それぞれの立ち上がり・立ち下がり時間が短縮されるため、多段増幅器１０の立ち上がり・立ち下がり時間を短縮することができる。また、増幅器２０それぞれの特性を調整することができる。   The multistage amplifier 10 includes a plurality of amplifiers 20. Since the rise / fall time of each amplifier 20 is shortened, the rise / fall time of the multistage amplifier 10 can be shortened. In addition, the characteristics of each amplifier 20 can be adjusted.

（第２の実施形態）
続いて、第２の実施形態について、上述の第１の実施形態との相違点を中心に説明する。なお、上記実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略又は簡略する。 (Second Embodiment)
Next, the second embodiment will be described focusing on the differences from the first embodiment described above. In addition, about the structure same or equivalent to the said embodiment, while using an equivalent code | symbol, the description is abbreviate | omitted or simplified.

本実施形態に係る多段増幅器１１は、図６に示されるように、増幅器２３、多段接続された複数の増幅器２０、及び増幅器３０を有している。   As shown in FIG. 6, the multistage amplifier 11 according to the present embodiment includes an amplifier 23, a plurality of amplifiers 20 connected in multiple stages, and an amplifier 30.

増幅器２３は、多段接続された複数の差動増幅回路２１、及び電圧印加回路２２を有している。この電圧印加回路２２は、入力信号Ｖｉ＋、Ｖｉ−を受信して、これらの信号に基づく所定の電圧を生成する。そして、電圧印加回路２２は、複数の差動増幅回路２１それぞれのＭＯＳトランジスタのバルク端子に、所定の電圧を印加する。   The amplifier 23 has a plurality of differential amplifier circuits 21 and a voltage application circuit 22 connected in multiple stages. The voltage application circuit 22 receives the input signals Vi + and Vi−, and generates a predetermined voltage based on these signals. The voltage application circuit 22 applies a predetermined voltage to the bulk terminals of the MOS transistors of each of the plurality of differential amplifier circuits 21.

すなわち、増幅器２３は、多段接続された複数の増幅器２０のうち、電圧印加回路２２を共通化したものに等しい。   In other words, the amplifier 23 is equivalent to a common voltage application circuit 22 among a plurality of amplifiers 20 connected in multiple stages.

以上のように構成することにより、多段増幅器１１は、第１の実施形態に係る多段増幅器１０よりも素子数を削減することができ、消費電力を低減することができる。また、集積回路上に小面積の多段増幅器１１を形成することができる。   By configuring as described above, the multistage amplifier 11 can reduce the number of elements and can reduce power consumption as compared with the multistage amplifier 10 according to the first embodiment. Further, the multi-stage amplifier 11 having a small area can be formed on the integrated circuit.

（第３の実施形態）
続いて、第３の実施形態について、上述の第１の実施形態との相違点を中心に説明する。なお、上記実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略又は簡略する。 (Third embodiment)
Subsequently, the third embodiment will be described focusing on differences from the first embodiment described above. In addition, about the structure same or equivalent to the said embodiment, while using an equivalent code | symbol, the description is abbreviate | omitted or simplified.

本実施形態に係る多段増幅器１２は、図７に示されるように、多段差動増幅回路２４、差動増幅回路３１、及び電圧印加回路２２を有している。   As shown in FIG. 7, the multistage amplifier 12 according to the present embodiment includes a multistage differential amplifier circuit 24, a differential amplifier circuit 31, and a voltage application circuit 22.

多段差動増幅回路２４は、多段接続された差動増幅回路２１から構成されている。   The multistage differential amplifier circuit 24 is composed of differential amplifier circuits 21 connected in multiple stages.

電圧印加回路２２は、入力信号Ｖｉ＋、Ｖｉ−を受信する。また、電圧印加回路２２は、複数の差動増幅回路２１及び差動増幅回路３１を構成しているＭＯＳトランジスタのバルク端子に接続され、これらのバルク端子に所定の電圧を印加する。   The voltage application circuit 22 receives input signals Vi + and Vi−. The voltage application circuit 22 is connected to the bulk terminals of the MOS transistors constituting the plurality of differential amplifier circuits 21 and the differential amplifier circuits 31, and applies a predetermined voltage to these bulk terminals.

すなわち、多段増幅器１２は、第１の実施形態に係る多段増幅器１０が有した電圧印加回路２２をすべて共通化した構成を有している。   That is, the multistage amplifier 12 has a configuration in which all the voltage application circuits 22 included in the multistage amplifier 10 according to the first embodiment are shared.

これにより、多段増幅器１２は、素子数を削減することができ、消費電力を低減することができる。また、集積回路上に小面積の多段増幅器１２を形成することができる。   Thereby, the multistage amplifier 12 can reduce the number of elements, and can reduce power consumption. In addition, the multi-stage amplifier 12 having a small area can be formed on the integrated circuit.

（第４の実施形態）
続いて、第４の実施形態について、上述の第１の実施形態との相違点を中心に説明する。なお、上記実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略又は簡略する。 (Fourth embodiment)
Subsequently, the fourth embodiment will be described focusing on differences from the first embodiment described above. In addition, about the structure same or equivalent to the said embodiment, while using an equivalent code | symbol, the description is abbreviate | omitted or simplified.

本実施形態に係る増幅器４０は、図８に示されるように、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４を備える点で、第１の実施形態に係る増幅器２０と相違している。増幅器４０は、差動増幅回路４１及び電圧印加回路４２を有している。   As shown in FIG. 8, the amplifier 40 according to the present embodiment is different from the amplifier 20 according to the first embodiment in that p-type MOS transistors Tr3 and Tr4 are provided. The amplifier 40 includes a differential amplifier circuit 41 and a voltage application circuit 42.

差動増幅回路４１は、差動増幅のための回路構成を有している。具体的には、差動増幅回路４１は、抵抗Ｒ１、Ｒ２、ｐ型ＭＯＳトランジスタＴｒ３及びｐ型ＭＯＳトランジスタＴｒ４からなる差動対Ｄｑ、並びに定電流源Ｉｃを有している。   The differential amplifier circuit 41 has a circuit configuration for differential amplification. Specifically, the differential amplifier circuit 41 includes resistors R1 and R2, a differential pair Dq including a p-type MOS transistor Tr3 and a p-type MOS transistor Tr4, and a constant current source Ic.

ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４のソース端子は、相互に接続されている。また、ｐ型ＭＯＳトランジスタＴｒ３のゲート端子には、入力信号Ｖｉ１の信号電圧が印加される。ｐ型ＭＯＳトランジスタＴｒ４のゲート端子には、入力信号Ｖｉ２の信号電圧が印加される。   The source terminals of the p-type MOS transistors Tr3 and Tr4 are connected to each other. The signal voltage of the input signal Vi1 is applied to the gate terminal of the p-type MOS transistor Tr3. The signal voltage of the input signal Vi2 is applied to the gate terminal of the p-type MOS transistor Tr4.

ｐ型ＭＯＳトランジスタＴｒ３のドレイン電圧は、出力信号Ｖｏ１として出力される。また、ｐ型ＭＯＳトランジスタＴｒ４のドレイン電圧は、出力信号Ｖｏ２として出力される。ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４のバルク端子は、電圧印加回路４２に接続されている。   The drain voltage of the p-type MOS transistor Tr3 is output as the output signal Vo1. The drain voltage of the p-type MOS transistor Tr4 is output as the output signal Vo2. Bulk terminals of the p-type MOS transistors Tr 3 and Tr 4 are connected to the voltage application circuit 42.

電圧印加回路４２は、入力信号Ｖｉ１、Ｖｉ２に基づいて、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４それぞれのバルク端子に所定の電圧を印加する。この電圧印加回路４２は、振幅増幅回路４２１及びレベルシフト回路４２２を有している。   The voltage application circuit 42 applies a predetermined voltage to the bulk terminals of the p-type MOS transistors Tr3 and Tr4 based on the input signals Vi1 and Vi2. The voltage application circuit 42 includes an amplitude amplification circuit 421 and a level shift circuit 422.

振幅増幅回路４２１は、入力信号Ｖｉ１、Ｖｉ２それぞれの振幅を増幅して、入力信号Ｖｉ１、Ｖｉ２それぞれと逆位相の信号をレベルシフト回路４２２へ送信する。   The amplitude amplifying circuit 421 amplifies the amplitude of each of the input signals Vi1 and Vi2, and transmits a signal having a phase opposite to that of each of the input signals Vi1 and Vi2 to the level shift circuit 422.

レベルシフト回路４２２は、振幅増幅回路４２１から送信された信号のバイアス電圧を所定のバイアス電圧に変換して、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４のバルク端子に印加する。   The level shift circuit 422 converts the bias voltage of the signal transmitted from the amplitude amplifier circuit 421 into a predetermined bias voltage and applies it to the bulk terminals of the p-type MOS transistors Tr3 and Tr4.

以上により、ｐ型ＭＯＳトランジスタＴｒ３のバルク端子には、入力信号Ｖｉ１に応じた電圧が印加される。また、ｐ型ＭＯＳトランジスタＴｒ４のバルク端子には、入力信号Ｖｉ２に応じた電圧が印加される。   As described above, a voltage corresponding to the input signal Vi1 is applied to the bulk terminal of the p-type MOS transistor Tr3. A voltage corresponding to the input signal Vi2 is applied to the bulk terminal of the p-type MOS transistor Tr4.

続いて、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４それぞれのゲート端子及びバルク端子に印加される電圧信号について、図９を用いて説明する。図９の上部に示される入力信号Ｖｉ１、Ｖｉ２の推移は、第１の実施形態に係るものと同様である。   Next, voltage signals applied to the gate terminals and bulk terminals of the p-type MOS transistors Tr3 and Tr4 will be described with reference to FIG. The transition of the input signals Vi1 and Vi2 shown in the upper part of FIG. 9 is the same as that according to the first embodiment.

ｐ型ＭＯＳトランジスタＴｒ３のバルク端子に印加される電圧信号Ｖｉｂ３は、図９下部の太い実線で示されるように、ハイレベル及びローレベルへ交互に遷移する。この電圧信号Ｖｉｂ３の位相は、入力信号Ｖｉ１の位相と１８０度異なっている。すなわち、ゲート端子にハイレベルの電圧ＶＨが印加されるときに、バルク端子に印加される電圧信号はローレベルになる。一方、ゲート端子にローレベルの電圧ＶＬが印加されるときに、バルク端子に印加される電圧信号はハイレベルになる。 The voltage signal Vib3 applied to the bulk terminal of the p-type MOS transistor Tr3 alternates between a high level and a low level as indicated by a thick solid line at the bottom of FIG. The phase of the voltage signal Vib3 is 180 degrees different from the phase of the input signal Vi1. That is, when a high level voltage VH is applied to the gate terminal, the voltage signal applied to the bulk terminal is at a low level. On the other hand, when a low-level voltage VL is applied to the gate terminal, the voltage signal applied to the bulk terminal goes high.

なお、ｐ型ＭＯＳトランジスタＴｒ４のバルク端子に印加される電圧信号Ｖｉｂ４は、太い破線で示されるように、電圧信号Ｖｉｂ３と位相が１８０度異なる信号となる。   Note that the voltage signal Vib4 applied to the bulk terminal of the p-type MOS transistor Tr4 is a signal that is 180 degrees out of phase with the voltage signal Vib3, as indicated by a thick broken line.

このようにバルク端子に印加される電圧が変動すると、基板バイアス効果により、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４の閾値電圧が変動する。この変動は、第１の実施形態に係るものと同様となるため、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４は、急峻な立ち上がり・立ち下がり特性を有する。したがって、増幅器４０の立ち上がり・立ち下がり時間を短縮することができる。   When the voltage applied to the bulk terminal varies in this way, the threshold voltage of the p-type MOS transistors Tr3 and Tr4 varies due to the substrate bias effect. Since this variation is the same as that according to the first embodiment, the p-type MOS transistors Tr3 and Tr4 have steep rise / fall characteristics. Therefore, the rise / fall time of the amplifier 40 can be shortened.

以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。   As mentioned above, although embodiment of this invention was described, this invention is not limited by the said embodiment.

例えば、第１の実施形態に係る電圧印加回路２２は、入力信号Ｖｉ１、Ｖｉ２を受信したが、図１０に示されるように、出力信号Ｖｏ１、Ｖｏ２を受信して所定の電圧を生成してもよい。この場合、トランジスタＴｒ１のバルク端子には、出力信号Ｖｏ１に応じた電圧が印加される。また、トランジスタＴｒ２のバルク端子には、入力信号Ｖｉ２に応じた電圧が印加される。そして、増幅器２０は、電圧印加回路２２に正又は負のフィードバックをかけることができ、安定して信号を増幅することができる。   For example, the voltage application circuit 22 according to the first embodiment receives the input signals Vi1 and Vi2, but receives the output signals Vo1 and Vo2 and generates a predetermined voltage as shown in FIG. Good. In this case, a voltage corresponding to the output signal Vo1 is applied to the bulk terminal of the transistor Tr1. A voltage according to the input signal Vi2 is applied to the bulk terminal of the transistor Tr2. The amplifier 20 can apply positive or negative feedback to the voltage application circuit 22 and can stably amplify the signal.

例えば、第２及び第３の実施形態に係る電圧印加回路２２は、入力信号Ｖｉ＋、Ｖｉ−を受信したが、出力信号Ｖｏ＋、Ｖｏ−を受信して所定の電圧を生成してもよい。この場合、安定して信号を増幅することができる。また、第４の実施形態に係る電圧印加回路４２は、入力信号Ｖｉ１、Ｖｉ２に代えて、出力信号Ｖｏ１、Ｖｏ２を受信してもよい。   For example, the voltage application circuit 22 according to the second and third embodiments receives the input signals Vi + and Vi−, but may receive the output signals Vo + and Vo− to generate a predetermined voltage. In this case, the signal can be stably amplified. Further, the voltage application circuit 42 according to the fourth embodiment may receive the output signals Vo1 and Vo2 instead of the input signals Vi1 and Vi2.

例えば、電圧印加回路２２は、差動対Ｄｐを構成する双方のＭＯＳトランジスタのバルク端子に所定の電圧を印加したが、これに限られず、いずれか一方のＭＯＳトランジスタのバルク端子に所定の電圧を印加してもよい。例えば、入力信号Ｖｉ２が接地されている場合には、トランジスタＴｒ１のバルク端子のみに所定の電圧を印加してもよい。この場合、上記実施形態に係る場合よりも配線を削減し、構成を簡略化することができる。   For example, the voltage application circuit 22 applied a predetermined voltage to the bulk terminals of both MOS transistors constituting the differential pair Dp, but is not limited to this, and applies a predetermined voltage to the bulk terminal of one of the MOS transistors. You may apply. For example, when the input signal Vi2 is grounded, a predetermined voltage may be applied only to the bulk terminal of the transistor Tr1. In this case, the number of wirings can be reduced and the configuration can be simplified as compared with the case according to the embodiment.

例えば、差動増幅回路２１、３１、振幅増幅回路２２１、差動増幅回路４１及び振幅増幅回路４２１は、制限増幅回路であってもよい。   For example, the differential amplifier circuits 21 and 31, the amplitude amplifier circuit 221, the differential amplifier circuit 41, and the amplitude amplifier circuit 421 may be limited amplifier circuits.

例えば、第４の実施形態に係る複数の増幅器４０を縦続接続して、多段増幅器を構成してもよい。また、この多段増幅器の電圧印加回路４２を、複数の差動増幅回路４１で共通化してもよい。すなわち、１個の電圧印加回路４２から複数の差動増幅回路４１へ電圧信号が送信される構成としてもよい。   For example, a plurality of amplifiers 40 according to the fourth embodiment may be connected in cascade to form a multistage amplifier. The voltage application circuit 42 of this multistage amplifier may be shared by a plurality of differential amplifier circuits 41. That is, the voltage signal may be transmitted from one voltage application circuit 42 to a plurality of differential amplifier circuits 41.

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。   Various embodiments and modifications can be made to the present invention without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining the present invention, and does not limit the scope of the present invention. That is, the scope of the present invention is shown not by the embodiments but by the claims. Various modifications within the scope of the claims and within the scope of the equivalent invention are considered to be within the scope of the present invention.

本発明の増幅器及び多段増幅器は、急峻な立ち上がり・立ち下がり特性を有する増幅に適している。   The amplifier and multistage amplifier of the present invention are suitable for amplification having steep rise / fall characteristics.

１０、１１、１２ 多段増幅器
２０、２３、３０、４０ 増幅器
２１、３１、４１ 差動増幅回路
２２、４２ 電圧印加回路
２４ 多段差動増幅回路
２２１、４２１ 振幅増幅回路
２２２、４２２ レベルシフト回路
Ｂａ、Ｂｂ 太線
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６ 破線
Ｄｐ、Ｄｑ 差動対
Ｉ１ 電流
Ｉｃ 定電流源
Ｌａ、Ｌｂ 線
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ１ｏ、Ｐ２ｏ、Ｐ３ｏ、Ｐ４ｏ、Ｐ５ｏ、Ｐ６ｏ 点
Ｒ１、Ｒ２ 抵抗
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６ 閾値電圧
Ｔｒ１、Ｔｒ２ トランジスタ
Ｔｒ３、Ｔｒ４ ｐ型ＭＯＳトランジスタ
ＶＢＩＡＳ、ＶＤＤ、ＶＨ、ＶＨ２、ＶＬ、ＶＬ３、ＶＳＳ 電圧
Ｖｉ＋、Ｖｉ−、Ｖｉ１、Ｖｉ２ 入力信号
Ｖｏ＋、Ｖｏ−、Ｖｏ１、Ｖｏ２ 出力信号
Ｖｉｂ１、Ｖｉｂ２、Ｖｉｂ３、Ｖｉｂ４ 電圧信号 10, 11, 12 Multistage amplifier 20, 23, 30, 40 Amplifier 21, 31, 41 Differential amplifier circuit 22, 42 Voltage application circuit 24 Multistage differential amplifier circuit 221, 421 Amplitude amplifier circuit 222, 422 Level shift circuit Ba, Bb Thick line D1, D2, D3, D4, D5, D6 Broken line Dp, Dq Differential pair I1 Current Ic Constant current source La, Lb Line P1, P2, P3, P4, P5, P6, P1o, P2o, P3o, P4o, P5o, P6o Point R1, R2 Resistance T1, T2, T3, T4, T5, T6 Threshold voltage Tr1, Tr2 Transistor Tr3, Tr4 p-type MOS transistors V BIAS , V DD , V H , V H2 , V L , V L3 , V SS voltage Vi +, Vi-, Vi1, Vi2 input signal Vo +, Vo-, Vo1, Vo2 output signal Vib1, Vi 2, Vib3, Vib4 voltage signal

Claims (7)

ソース端子同士が接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなる差動対を有し、多段接続された複数の差動増幅回路と、
前記複数の差動増幅回路のうち、いずれか１個の差動増幅回路の前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのうちの少なくとも一方のゲート端子に入力される入力信号の振幅を増幅する振幅増幅回路と、前記振幅増幅回路から出力された信号の直流電圧を特定の直流電圧に変換するレベルシフト回路とを介して、前記入力信号に応じた電圧を、前記複数の差動増幅回路それぞれの差動対を構成する少なくとも１石のＭＯＳトランジスタのバルク端子に印加することで該ＭＯＳトランジスタに生じる基板バイアス効果を制御して、前記複数の差動増幅回路それぞれの立ち上がり・立ち下がり時間を短縮する電圧印加回路と、
を備える増幅器。 A plurality of differential amplifier circuits having a differential pair composed of a first MOS transistor and a second MOS transistor having source terminals connected to each other and connected in multiple stages;
Amplitude amplification for amplifying the amplitude of an input signal input to at least one gate terminal of the first MOS transistor and the second MOS transistor of any one of the plurality of differential amplifier circuits. The voltage corresponding to the input signal is set to a difference between each of the plurality of differential amplifier circuits via a circuit and a level shift circuit that converts a DC voltage of the signal output from the amplitude amplifier circuit into a specific DC voltage. A voltage for controlling the substrate bias effect generated in the MOS transistor by applying it to the bulk terminal of at least one MOS transistor constituting the moving pair, thereby shortening the rise and fall time of each of the plurality of differential amplifier circuits An application circuit;
An amplifier comprising: ソース端子同士が接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなる差動対を有し、多段接続された複数の差動増幅回路と、  A plurality of differential amplifier circuits having a differential pair composed of a first MOS transistor and a second MOS transistor having source terminals connected to each other and connected in multiple stages;
前記複数の差動増幅回路のうち、いずれか１個の差動増幅回路の前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのうちの少なくとも一方のドレイン端子から出力される出力信号の振幅を反転して増幅する振幅増幅回路と、前記振幅増幅回路から出力された信号の直流電圧を特定の直流電圧に変換するレベルシフト回路とを介して、前記出力信号を反転させた電圧を、前記複数の差動増幅回路それぞれの差動対を構成する少なくとも１石のＭＯＳトランジスタのバルク端子に印加することで該ＭＯＳトランジスタに生じる基板バイアス効果を制御して、前記複数の差動増幅回路それぞれの立ち上がり・立ち下がり時間を短縮する電圧印加回路と、  Among the plurality of differential amplifier circuits, the amplitude of the output signal output from at least one drain terminal of the first MOS transistor and the second MOS transistor of any one of the differential amplifier circuits is inverted and amplified. A voltage obtained by inverting the output signal through the amplitude amplifying circuit and a level shift circuit that converts a DC voltage of the signal output from the amplitude amplifying circuit into a specific DC voltage. The substrate bias effect generated in the MOS transistor is controlled by applying it to the bulk terminal of at least one MOS transistor constituting the differential pair of each circuit, and the rise / fall times of each of the plurality of differential amplifier circuits A voltage application circuit that shortens
を備える増幅器。  An amplifier comprising: 前記電圧印加回路は、前記入力信号がハイレベルのときの閾値電圧が、前記入力信号がローレベルのときの閾値電圧より低くなるように、前記入力信号に応じた電圧を前記バルク端子に印加することで基板バイアス効果を制御する、  The voltage application circuit applies a voltage corresponding to the input signal to the bulk terminal so that a threshold voltage when the input signal is high is lower than a threshold voltage when the input signal is low. To control the substrate bias effect,
請求項１に記載の増幅器。  The amplifier according to claim 1. 前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、
前記電圧印加回路は、前記入力信号がハイレベルのときに前記バルク端子に印加する電圧よりも低い電圧を、前記入力信号がローレベルのときに前記バルク端子に印加する、
請求項１又は３に記載の増幅器。 The first MOS transistor and the second MOS transistor are n-type MOS transistors,
The voltage application circuit applies a voltage lower than a voltage applied to the bulk terminal when the input signal is at a high level to the bulk terminal when the input signal is at a low level;
The amplifier according to claim 1 or 3 . 前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、
前記電圧印加回路は、前記入力信号がハイレベルのときに前記バルク端子に印加する電圧よりも高い電圧を、前記入力信号がローレベルのときに前記バルク端子に印加する、
請求項１又は３に記載の増幅器。 The first MOS transistor and the second MOS transistor are p-type MOS transistors,
The voltage application circuit applies a voltage higher than a voltage applied to the bulk terminal when the input signal is at a high level to the bulk terminal when the input signal is at a low level;
The amplifier according to claim 1 or 3 . 前記振幅増幅回路は、差動増幅により信号の振幅を増幅し、
前記レベルシフト回路は、ソースフォロワ回路を備える、
請求項１から５のいずれか１項に記載の増幅器。 The amplitude amplification circuit amplifies the amplitude of the signal by differential amplification,
The level shift circuit includes a source follower circuit.
The amplifier according to any one of claims 1 to 5 . 請求項１から６のいずれか１項に記載の増幅器を複数備える多段増幅器。
A multistage amplifier comprising a plurality of amplifiers according to any one of claims 1 to 6 .
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