JP5851847B2 - Charge pump circuit, semiconductor integrated circuit - Google Patents

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Description

本発明は、被駆動回路に正負の電圧を供給するチャージ・ポンプ回路、このチャージ・ポンプを駆動する半導体集積回路に関する。   The present invention relates to a charge pump circuit that supplies positive and negative voltages to a driven circuit, and a semiconductor integrated circuit that drives the charge pump.

図１６は、ビデオアンプを駆動する既存のチャージ・ポンプ回路を示した図である。図示したチャージ・ポンプ回路は、単電源、すなわち一つの正電源下で駆動され、グランド終端される抵抗に信号を出力する回路として構成される。このようなチャージ・ポンプ回路は、例えば、特許文献１に開示されている。
図１６に示した既存のチャージ・ポンプ回路は、正電源電圧（図中にＶDDと記す）とグランド電圧（図中にＧＮＤと記す）から負電源電圧（図中にＶEEと記す）を発生させる。そして、正電源と負電源との間で駆動される被駆動回路により、グランド電圧を中心レベルとしてＤＣ（直流）カット用のキャパシタを用いずに直接負荷を駆動し、信号を出力するものである。このようなチャージ・ポンプ回路では、クロック信号の第１の期間においてスイッチング素子１７１、１７３がオンされて、与えられた正電圧とグランド電圧の間にキャパシタＣ1が直接接続される。このとき、キャパシタＣ1には電荷が蓄積される。 FIG. 16 is a diagram showing an existing charge pump circuit for driving a video amplifier. The illustrated charge pump circuit is configured as a circuit that is driven by a single power source, that is, one positive power source, and outputs a signal to a resistor that is ground-terminated. Such a charge pump circuit is disclosed in Patent Document 1, for example.
The existing charge pump circuit shown in FIG. 16 generates a negative power supply voltage (denoted as VEE in the figure) from a positive power supply voltage (denoted as VDD in the figure) and a ground voltage (denoted as GND in the figure). . Then, a driven circuit driven between a positive power source and a negative power source drives a load directly without using a DC (direct current) cut capacitor with the ground voltage as a central level, and outputs a signal. . In such a charge pump circuit, the switching elements 171 and 173 are turned on in the first period of the clock signal, and the capacitor C1 is directly connected between the given positive voltage and the ground voltage. At this time, charges are accumulated in the capacitor C1.

また、クロック信号の第２の期間においてスイッチング素子１７１、１７３がオフされると共に、スイッチング素子１７２、１７４がオンされる。このとき、負の電源電圧を発生する負電圧端子とグランド電圧との間にキャパシタＣ1が直接接続され、蓄積された電荷が転送される。図１６に示したチャージ・ポンプ回路は、この一連の動作を繰り返し行うことによって負の電源電圧を発生させている。   Further, in the second period of the clock signal, the switching elements 171 and 173 are turned off, and the switching elements 172 and 174 are turned on. At this time, the capacitor C1 is directly connected between the negative voltage terminal for generating a negative power supply voltage and the ground voltage, and the accumulated charge is transferred. The charge pump circuit shown in FIG. 16 generates a negative power supply voltage by repeating this series of operations.

特開２００１−３０９４００号公報JP 2001-309400 A

しかしながら、特許文献１に記載された既存のチャージ・ポンプ回路では、ビデオアンプから出力される電圧値に関わらず、負の電源電圧としてほぼ一定の値（−ＶDD）の電圧が出力される。このことから、ビデオアンプは常に２ＶDDの出力電源の幅で動作することになり、ビデオアンプの消費電力が大きくなるという問題がある。
本発明は、このような点に鑑みて行われたものであって、電圧を出力する電源を発生し、発生された電源によって駆動回路を駆動するチャージ・ポンプ回路、このチャージ・ポンプ回路を含む半導体集積回路において、消費電力を削減することに好適なチャージ・ポンプ回路、半導体集積回路を提供することを目的とする。 However, in the existing charge pump circuit described in Patent Document 1, a voltage having a substantially constant value (−VDD) is output as the negative power supply voltage regardless of the voltage value output from the video amplifier. For this reason, the video amplifier always operates with the width of the output power supply of 2VDD, and there is a problem that the power consumption of the video amplifier increases.
The present invention has been made in view of the above points, and includes a charge pump circuit that generates a power source that outputs a voltage and drives a drive circuit with the generated power source, and the charge pump circuit. An object of the present invention is to provide a charge pump circuit and a semiconductor integrated circuit suitable for reducing power consumption in a semiconductor integrated circuit.

以上の課題を解決するため、本発明の一態様のチャージ・ポンプ回路（例えば図１、図２に示したチャージ・ポンプ回路４）は、入力電源（例えば図２に示したＶDD）から電荷を供給し、正の出力電源である正出力電源(例えば図２に示したＶCC)及び負の出力電源である負出力電源(例えば図２に示したＶEE)を生成するチャージ・ポンプ回路であって、第１キャパシタ（例えば図２に示したキャパシタ２０１ａ）と、前記第１キャパシタに直列に接続され得る第２キャパシタ（例えば図２に示したキャパシタ２０１ｂ）と、前記負出力電源から供給された電荷が保持される第３キャパシタ（例えば図２に示したキャパシタ２０１ｃ）と、前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタを電気的に接続または分離するスイッチング回路（例えば図２に示したスイッチング素子２０２ａ〜２０２ｋ）と、を含み、前記スイッチング回路は、前記第１キャパシタの正極側端子に、グランド端子を接続する第１スイッチング素子（例えば図２に示したスイッチング素子２０２e）と、前記第１キャパシタの負極側端子に、前記負出力電源を接続する第２スイッチング素子（例えば図２に示したスイッチング素子２０２f）と、前記第２キャパシタの正極側端子に、グランド端子を接続する第３スイッチング素子（例えば図２に示したスイッチング素子２０２g）と、前記第２キャパシタの負極側端子に、前記負出力電源を接続する第４スイッチング素子（例えば図２に示したスイッチング素子２０２h）と、を含み、前記入力電源によって供給された電荷を前記第１キャパシタに蓄積すると共に、前記第２キャパシタに蓄積された電荷を前記負出力電源に転送する第１の状態と、前記入力電源によって供給された電荷を前記第２キャパシタに蓄積すると共に、前記第１キャパシタに蓄積された電荷を前記負出力電源に転送する第２の状態と、を繰返し形成する第１のモード（例えば図５、１３に示したモード２）から、前記入力電源から供給された電荷が前記第１キャパシタ及び前記第２キャパシタに蓄積される第３の状態と、前記第３の状態において前記第１キャパシタに蓄積された電荷が前記負出力電源に転送されると共に、前記第２キャパシタに蓄積された電荷が前記正出力電源に転送される第４の状態と、前記入力電源から供給された電荷が前記第１キャパシタ及び前記第２キャパシタに蓄積される第５の状態と、前記第５の状態において前記第２キャパシタに蓄積された電荷が前記負出力電源に転送されると共に、前記第１キャパシタに蓄積された電荷が前記正出力電源に転送される第６の状態と、を繰返し形成する第２のモード（例えば図５、１３に示したモード１）に遷移する過程において、前記第１キャパシタと前記第３キャパシタとを並列に接続し、かつ、前記第２キャパシタを前記第３キャパシタと並列に接続する第３のモード（例えば図１３に示したモード３）を形成することを特徴とする。 In order to solve the above problems, a charge pump circuit according to one embodiment of the present invention (for example, the charge pump circuit 4 illustrated in FIGS. 1 and 2) receives charges from an input power supply (for example, VDD illustrated in FIG. 2). A charge pump circuit that supplies and generates a positive output power source (eg, VCC shown in FIG. 2) as a positive output power source and a negative output power source (eg, VEE shown in FIG. 2) as a negative output power source. A first capacitor (for example, capacitor 201a shown in FIG. 2), a second capacitor (for example, capacitor 201b shown in FIG. 2) that can be connected in series to the first capacitor, and a charge supplied from the negative output power source Is switched to electrically connect or disconnect the first capacitor, the second capacitor, and the third capacitor. Circuit (for example, switching elements 202a to 202k illustrated in FIG. 2), and the switching circuit includes a first switching element (for example, illustrated in FIG. 2) that connects a ground terminal to a positive electrode side terminal of the first capacitor. A switching element 202e), a second switching element (for example, the switching element 202f shown in FIG. 2) connected to the negative output power source to the negative terminal of the first capacitor, and a positive terminal of the second capacitor, A third switching element (for example, the switching element 202g shown in FIG. 2) that connects the ground terminal and a fourth switching element (for example, shown in FIG. 2) that connects the negative output power source to the negative electrode side terminal of the second capacitor. Switching element 202h), and stores the electric charge supplied by the input power source in the first capacitor And a first state in which the charge stored in the second capacitor is transferred to the negative output power source, and a charge supplied by the input power source is stored in the second capacitor and stored in the first capacitor. From the first mode (for example, mode 2 shown in FIGS. 5 and 13) in which the second state in which the generated charge is transferred to the negative output power supply is repeatedly formed, the charge supplied from the input power supply is changed to the first state. a third state which is accumulated in the first capacitor and the second capacitor, together with the third charge accumulated in the first capacitor in the state of being transferred to the negative output power, stored in the second capacitor a fourth state in which charges are transferred to the positive output power, a fifth state in which electric charges supplied from the input power is accumulated in the first capacitor and the second capacitor, Serial with the fifth charge accumulated in the second capacitor in the state is transferred to the negative output power, and a sixth state in which the charges accumulated in the first capacitor is transferred to the positive output power, In the process of transitioning to a second mode (for example, mode 1 shown in FIGS. 5 and 13), the first capacitor and the third capacitor are connected in parallel, and the second capacitor is A third mode (for example, mode 3 shown in FIG. 13) connected in parallel with the third capacitor is formed.

本発明の一態様のチャージ・ポンプ回路によれば、前記スイッチング回路が、前記第１キャパシタの正極側端子にグランド端子を接続すると共に、前記第１キャパシタの負極側端子に前記負出力電源を接続し、前記第２キャパシタの正極側端子にグランド端子を接続すると共に前記第２キャパシタの負極側端子に前記負出力電源を接続し、前記第３キャパシタの正極側端子に前記グランド端子を接続すると共に、前記第３キャパシタの負極側端子に前記負出力電源を接続することが望ましい。   According to the charge pump circuit of one aspect of the present invention, the switching circuit connects the ground terminal to the positive terminal of the first capacitor and connects the negative output power source to the negative terminal of the first capacitor. And connecting the ground terminal to the positive terminal of the second capacitor, connecting the negative output power source to the negative terminal of the second capacitor, and connecting the ground terminal to the positive terminal of the third capacitor. The negative output power source is preferably connected to the negative terminal of the third capacitor.

本発明の一態様のチャージ・ポンプ回路によれば、前記第３のモードにおいて、前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタに蓄積されている電荷が平均化され、時間の経過と共に前記負出力電源から供給される電圧の絶対値が前記入力電源から供給される電圧の絶対値と略等しい状態から、前記入力電源から供給される電圧の絶対値の半分と略等しい状態に変化することが望ましい。   According to the charge pump circuit of one embodiment of the present invention, in the third mode, the charges accumulated in the first capacitor, the second capacitor, and the third capacitor are averaged, and with time, The state in which the absolute value of the voltage supplied from the negative output power supply changes from a state substantially equal to the absolute value of the voltage supplied from the input power supply to a state substantially equal to half the absolute value of the voltage supplied from the input power supply. It is desirable.

本発明の一態様の半導体集積回路は、前記請求項１〜４のいずれか１項に記載のチャージ・ポンプ回路を含み、前記正出力電源及び前記負出力電源に基づいて生成された出力信号を負荷に供給することを特徴とする。
本発明の一態様の半導体集積回路によれば、前記出力信号と予め設定されている第１参照電圧とを比較し、比較の結果に基づいて判定信号１を出力するモード検出回路（例えば図１に示したモード検出回路７）と、前記負出力電源から出力される電圧と予め設定されている第２参照電圧とを比較し、比較の結果に基づいて判定信号２を出力する負電圧検出回路（例えば図１に示した負電圧出回路９）と、を含み、前記判定信号１と前記判定信号２の組み合わせ結果により、前記第１のモード、前記第２のモード、前記負出力電源から出力される電圧の絶対値が前記第１のモードにおける絶対値よりも減少する第３モードのいずれかで前記チャージ・ポンプ回路を動作させるように前記スイッチング回路を制御することが望ましい。 A semiconductor integrated circuit according to an aspect of the present invention includes the charge pump circuit according to any one of claims 1 to 4, and outputs an output signal generated based on the positive output power source and the negative output power source. It is characterized by supplying a load.
According to the semiconductor integrated circuit of one embodiment of the present invention, a mode detection circuit (for example, FIG. 1) that compares the output signal with a preset first reference voltage and outputs a determination signal 1 based on the comparison result. And a negative voltage detection circuit that compares the voltage output from the negative output power source with a preset second reference voltage and outputs a determination signal 2 based on the comparison result. (For example, the negative voltage output circuit 9 shown in FIG. 1), and outputs from the first mode, the second mode, and the negative output power source according to the combination result of the determination signal 1 and the determination signal 2 Preferably, the switching circuit is controlled to operate the charge pump circuit in any one of the third modes in which the absolute value of the applied voltage is smaller than the absolute value in the first mode.

上記した発明によれば、チャージ・ポンプ回路において正負の出力電源を発生させることができる。また、このようなチャージ・ポンプ回路を、スイッチング素子とキャパシタとによって構成することができる。さらに、以上のチャージ・ポンプ回路において、正負の出力電源から供給される電圧の絶対値を、入力電圧の半分にし、負荷駆動システムの消費電力を削減することができる。これは、ＶDD×Ｉの入力電力を１／２ＶDD×２Ｉの電力に変換することで、Ｉの入力電流から２Ｉの出力電流を引き出せることから説明される。   According to the above-described invention, positive and negative output power supplies can be generated in the charge pump circuit. Such a charge pump circuit can be constituted by a switching element and a capacitor. Further, in the above charge pump circuit, the absolute value of the voltage supplied from the positive and negative output power supplies can be made half of the input voltage, and the power consumption of the load drive system can be reduced. This is explained by the fact that 2I output current can be drawn from I input current by converting VDD × I input power to 1 / 2VDD × 2I power.

また、上記した発明によれば、さらに、チャージ・ポンプ回路において正負の他の出力電源を生成することができる。また、このようなチャージ・ポンプ回路を、スイッチング素子とキャパシタとによって構成することができる。さらに、以上のチャージ・ポンプ回路において、正負の出力電源から供給される電圧の絶対値を、入力電圧と同じ値にすることができる。このとき、ＶDD×Ｉの入力電力を変換することなくそのまま用いるため、消費電力削減の効果はないが、負電圧生成時に２つのキャパシタの電荷蓄積と電荷転送を相補的に行うため、従来技術のチャージ・ポンプ回路に比べて２倍の電流供給能力を有する。   Further, according to the above-described invention, it is possible to generate other positive and negative output power sources in the charge pump circuit. Such a charge pump circuit can be constituted by a switching element and a capacitor. Further, in the above charge pump circuit, the absolute value of the voltage supplied from the positive and negative output power supplies can be made the same value as the input voltage. At this time, since the input power of VDD × I is used as it is without conversion, there is no effect of reducing power consumption. However, since charge accumulation and charge transfer of the two capacitors are complementarily performed when generating a negative voltage, The current supply capacity is twice that of the charge pump circuit.

また、上記した発明によれば、チャージ・ポンプ回路によって駆動される被駆動回路から負荷へ出力される信号が比較的小さいときには出力電源から供給される電圧値を小さくし、信号が比較的大きいときには出力電源から供給される電圧値をより大きくすることができる。このため、必要に応じて負荷駆動システムの消費電力を切り替えることができる。   Further, according to the above-described invention, when the signal output from the driven circuit driven by the charge pump circuit to the load is relatively small, the voltage value supplied from the output power supply is decreased, and when the signal is relatively large. The voltage value supplied from the output power supply can be further increased. For this reason, the power consumption of a load drive system can be switched as needed.

さらに、上記した発明によれば、出力電源から供給される大小２つの電圧値を切り替える際に、電流が入力電圧を出力する電源の側に向かって逆流することを防ぐことができる。
以上のことから、消費電力を削減することに好適なチャージ・ポンプ回路、半導体集積回路を提供することができる。 Furthermore, according to the above-described invention, when switching between two large and small voltage values supplied from the output power supply, it is possible to prevent the current from flowing backward toward the power supply that outputs the input voltage.
As described above, a charge pump circuit and a semiconductor integrated circuit suitable for reducing power consumption can be provided.

本発明の一実施形態のチャージ・ポンプ回路を含む負荷駆動システムを説明するためのブロック図である。It is a block diagram for demonstrating the load drive system containing the charge pump circuit of one Embodiment of this invention. 図１に示したチャージ・ポンプ回路４の構成をより詳細に示した回路図である。FIG. 2 is a circuit diagram showing the configuration of the charge pump circuit 4 shown in FIG. 1 in more detail. 図１に示したモード検出回路をより具体的に説明するための図である。It is a figure for demonstrating more specifically the mode detection circuit shown in FIG. 図３に示したモード検出回路とは異なるモード検出回路を説明するための図である。It is a figure for demonstrating the mode detection circuit different from the mode detection circuit shown in FIG. 本発明の一実施形態のモード１とモード２との切り替えを説明するための図である。It is a figure for demonstrating switching between the mode 1 and the mode 2 of one Embodiment of this invention. 出力信号の大きさと負荷駆動システムが消費する電流との関係を説明するための図である。It is a figure for demonstrating the relationship between the magnitude | size of an output signal, and the electric current which a load drive system consumes. 図１に示した負電圧検出回路をより具体的に説明するための図である。FIG. 2 is a diagram for more specifically explaining the negative voltage detection circuit shown in FIG. 1. 本発明の一実施形態のモード１におけるチャージ・ポンプ回路の動作状態を説明するための図である。It is a figure for demonstrating the operation state of the charge pump circuit in the mode 1 of one Embodiment of this invention. 本発明の一実施形態のモード１におけるチャージ・ポンプ回路の動作状態を説明するための他の図である。It is another figure for demonstrating the operation state of the charge pump circuit in the mode 1 of one Embodiment of this invention. 本発明の一実施形態の、モード１におけるクロック信号と、チャージ・ポンプ回路に入力されるスイッチ制御信号とを示した図である。It is the figure which showed the clock signal in mode 1 of one Embodiment of this invention, and the switch control signal input into a charge pump circuit. 本発明の一実施形態の、モード２におけるチャージ・ポンプ回路の動作状態を説明するための図である。It is a figure for demonstrating the operation state of the charge pump circuit in the mode 2 of one Embodiment of this invention. 本発明の一実施形態の、モード２におけるクロック信号と、チャージ・ポンプ回路に入力されるスイッチ制御信号とを示した図である。It is the figure which showed the clock signal in mode 2 of one Embodiment of this invention, and the switch control signal input into a charge pump circuit. 本発明の一実施形態の、モード３における負荷駆動システムの動作を説明するための図である。It is a figure for demonstrating operation | movement of the load drive system in the mode 3 of one Embodiment of this invention. 図１２に示したモードの遷移の際の、出力電圧と出力信号の時間変化を説明するための図である。It is a figure for demonstrating the time change of an output voltage and an output signal in the case of the mode transition shown in FIG. 本発明の一実施形態の、モード３におけるチャージ・ポンプ回路の動作状態を説明するための図である。It is a figure for demonstrating the operation state of the charge pump circuit in the mode 3 of one Embodiment of this invention. 本発明の一実施形態の、モード３におけるクロック信号と、チャージ・ポンプ回路に入力されるスイッチ制御信号とを示した図である。It is the figure which showed the clock signal in mode 3 of one Embodiment of this invention, and the switch control signal input into a charge pump circuit. 既存のチャージ・ポンプ回路を示した図である。It is the figure which showed the existing charge pump circuit.

以下、図を参照して本発明の一実施形態のチャージ・ポンプ回路、このチャージ・ポンプを適用した半導体集積回路を説明する。本実施形態では、チャージ・ポンプ回路を、被駆動回路であるアンプ回路に適用し、このアンプ回路によって入力信号を増幅して負荷に供給する負荷駆動システムを構成するものとして説明する。なお、本実施形態のチャージ・ポンプ回路、このチャージ・ポンプ回路を含む負荷駆動システムは、半導体集積回路として構成される。   Hereinafter, a charge pump circuit according to an embodiment of the present invention and a semiconductor integrated circuit to which the charge pump is applied will be described with reference to the drawings. In the present embodiment, the charge pump circuit is applied to an amplifier circuit that is a driven circuit, and an amplifier circuit that amplifies an input signal and supplies it to a load is described. Note that the charge pump circuit of this embodiment and the load driving system including the charge pump circuit are configured as a semiconductor integrated circuit.

（回路構成）
図１は、本実施形態のチャージ・ポンプ回路を含む負荷駆動システム１を説明するためのブロック図である。負荷駆動システム１は、図１に示すように、クロック発生回路２、スイッチ制御回路３、チャージ・ポンプ回路４、アンプ回路５、モード検出回路７、負電圧検出回路９を含んで構成される。負荷６は、被駆動回路５から出力される出力信号が供給される機器である。
チャージ・ポンプ回路４は、キャパシタとスイッチング素子とを用いたチャージ・ポンプ方式によって、正の出力電圧ＶCCと負の出力電圧ＶEEを正の入力電圧ＶDDから生成する機能を有している。このようなチャージ・ポンプ回路４の詳細については後述するものとする。 (Circuit configuration)
FIG. 1 is a block diagram for explaining a load driving system 1 including a charge pump circuit according to the present embodiment. As shown in FIG. 1, the load drive system 1 includes a clock generation circuit 2, a switch control circuit 3, a charge pump circuit 4, an amplifier circuit 5, a mode detection circuit 7, and a negative voltage detection circuit 9. The load 6 is a device to which an output signal output from the driven circuit 5 is supplied.
The charge pump circuit 4 has a function of generating a positive output voltage VCC and a negative output voltage VEE from a positive input voltage VDD by a charge pump system using a capacitor and a switching element. Details of the charge pump circuit 4 will be described later.

なお、本明細書では、「正の出力電源」の語句が、極性が正の出力電圧を出力する電源を指すものとし、この電源から出力される電圧を「正の出力電圧」とする。また、「負の出力電源」の語句が、極性が負の出力電圧を出力する電源を指すものとし、この電源から出力される電圧を「負の出力電圧」とする。また、「正の出力電圧」の電圧値を「ＶCC」とも記し、「負の出力電圧」の電圧値を「ＶEE」とも記す。また、入力電圧を供給する電源を「入力電源」と記し、この電源から入力される電圧を入力電圧、入力電圧の値を「ＶDD」とも記す。   In this specification, the phrase “positive output power supply” refers to a power supply that outputs an output voltage having a positive polarity, and a voltage output from this power supply is referred to as a “positive output voltage”. Further, the phrase “negative output power supply” refers to a power supply that outputs an output voltage having a negative polarity, and a voltage output from this power supply is referred to as “negative output voltage”. The voltage value of “positive output voltage” is also referred to as “VCC”, and the voltage value of “negative output voltage” is also referred to as “VEE”. In addition, a power supply that supplies an input voltage is referred to as an “input power supply”, a voltage input from the power supply is also referred to as an input voltage, and a value of the input voltage is also referred to as “VDD”.

また、本明細書では、電圧値ＶCCの出力電圧を出力する電源を図中に「ＶCC」の符号で示し、電圧値ＶEEの出力電圧を出力する電源を図中に「ＶEE」の符号で示し、電圧値ＶDDの入力電圧を供給する電源を図中に「ＶDD」の符号で示す。また、本明細書において、チャージ・ポンプに出力電圧を出力させることと、チャージ・ポンプに出力電源を発生させることとは、同様の意味を持つ。さらに、実施形態の記載中、適宜「正の出力電圧」、「負の出力電圧」を、単に「出力電圧」とも記す。   Further, in this specification, a power source that outputs an output voltage having a voltage value VCC is indicated by a symbol “VCC” in the drawing, and a power source that outputs an output voltage having a voltage value VEE is indicated by a symbol “VEE” in the drawing. A power supply for supplying an input voltage having a voltage value VDD is indicated by a symbol “VDD” in the figure. In this specification, outputting the output voltage to the charge pump and generating the output power supply to the charge pump have the same meaning. Furthermore, in the description of the embodiments, “positive output voltage” and “negative output voltage” are also simply referred to as “output voltage” as appropriate.

上記した構成のうち、クロック発生回路２は、水晶振動子、セラミック振動子などの振動子を備え、チャージ・ポンプ回路４の有するスイッチング素子のオン、オフを制御する４種類のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を発生する機能を有している。なお、ＣＬＫ１〜ＣＬＫ４は、同じ周期及び同じ振幅の信号であり、ＣＬＫ１から順次ｈｉｇｈとなる。このとき、他の３つの信号は、ｌｏｗとなっている。   In the configuration described above, the clock generation circuit 2 includes a resonator such as a crystal resonator or a ceramic resonator, and has four types of clock signals CLK1 and CLK2 that control on and off of the switching elements of the charge pump circuit 4. , CLK3, and CLK4. CLK1 to CLK4 are signals having the same period and the same amplitude, and sequentially become high from CLK1. At this time, the other three signals are low.

スイッチ制御回路３は、クロック信号ＣＬＫ１〜ＣＬＫ４に基づいてスイッチ制御信号ＳＷ１〜ＳＷ１１を生成し、チャージ・ポンプ回路４に出力する。スイッチ制御信号ＳＷ１〜ＳＷ１１は、チャージ・ポンプ回路４に設けられた複数のスイッチング素子をそれぞれ制御する信号である。また、スイッチ制御回路３には、後述するモード判定信号Ｍが入力される。スイッチ制御回路３は、クロック信号ＣＬＫ１〜ＣＬＫ４とモード判定信号Ｍに基づいて、スイッチのオン、オフを制御するスイッチ制御信号ＳＷ１〜ＳＷ１１をチャージ・ポンプ回路４に供給する。   The switch control circuit 3 generates switch control signals SW1 to SW11 based on the clock signals CLK1 to CLK4 and outputs the switch control signals SW1 to SW11 to the charge pump circuit 4. The switch control signals SW <b> 1 to SW <b> 11 are signals that respectively control a plurality of switching elements provided in the charge pump circuit 4. The switch control circuit 3 receives a mode determination signal M, which will be described later. Based on the clock signals CLK1 to CLK4 and the mode determination signal M, the switch control circuit 3 supplies the charge pump circuit 4 with switch control signals SW1 to SW11 for controlling on / off of the switches.

チャージ・ポンプ回路４は、スイッチの切替えによって出力電圧ＶCC、ＶEEを出力し、出力された出力電圧ＶCC、ＶEEはアンプ回路５に供給される。アンプ回路５は、供給された出力電圧ＶCC、ＶEEと、入力信号ＳIN及びレベル調整電圧Ｖrから出力信号ＳOUTを出力する。出力信号ＳOUTが出力される端子は負荷６に出力される。
また、チャージ・ポンプ回路４は、３つのモードのスイッチング方式によって動作することが可能である。モード検出回路７は、チャージ・ポンプ回路４が動作すべきモードを検出する。このため、モード検出回路７は、出力信号ＳOUT、出力電圧ＶCC、ＶEEを入力し、出力信号ＳOUT、出力電圧ＶCC、ＶEEに基づいてモード判定信号Ｍを生成する。モード判定信号Ｍは、スイッチ制御回路３に入力され、スイッチ制御回路３は、モード判定信号Ｍにしたがってスイッチ制御信号ＳＷ１〜ＳＷ１１を生成する。 The charge pump circuit 4 outputs the output voltages VCC and VEE by switching the switches, and the output voltages VCC and VEE are supplied to the amplifier circuit 5. The amplifier circuit 5 outputs an output signal SOUT from the supplied output voltages VCC and VEE, the input signal SIN and the level adjustment voltage Vr. A terminal from which the output signal SOUT is output is output to the load 6.
Further, the charge pump circuit 4 can be operated by a switching mode of three modes. The mode detection circuit 7 detects a mode in which the charge pump circuit 4 should operate. Therefore, the mode detection circuit 7 receives the output signal SOUT and the output voltages VCC and VEE, and generates the mode determination signal M based on the output signal SOUT and the output voltages VCC and VEE. The mode determination signal M is input to the switch control circuit 3, and the switch control circuit 3 generates switch control signals SW1 to SW11 according to the mode determination signal M.

モード判定信号Ｍがローレベル（以下、ｌｏｗと記す）のとき、チャージ・ポンプ回路４はモード１で動作する。このとき、出力電圧ＶCC、ＶEEの絶対値は入力電圧ＶDDの略半分に等しい。モード判定信号がハイレベル（以下、ｈｉｇｈと記す）のとき、チャージ・ポンプ回路４は、モード２で動作する。このとき出力される出力電圧ＶCC、ＶEEの絶対値は、入力電圧ＶDDに略等しい。   When the mode determination signal M is at a low level (hereinafter referred to as low), the charge pump circuit 4 operates in mode 1. At this time, the absolute values of the output voltages VCC and VEE are substantially equal to half of the input voltage VDD. When the mode determination signal is at a high level (hereinafter referred to as “high”), the charge pump circuit 4 operates in mode 2. The absolute values of the output voltages VCC and VEE output at this time are substantially equal to the input voltage VDD.

ただし、本実施形態は、モード１において、出力電圧ＶCC、ＶEEの絶対値が入力電圧ＶDDの略半分に等しくなる構成に限定されるものではなく、モード１において、出力電圧ＶCC、ＶEEの絶対値がモード２における出力電圧ＶCC、ＶEEの絶対値、あるいは入力電圧ＶDDの絶対値よりも小さくなればよい。
負電圧検出回路９は、負の出力電圧ＶEEを検出してある参照電圧ＶEEｔと比較し、負電圧判定信号をスイッチ制御回路３に出力する。この負電圧判定信号は、ＶEEよりもＶEEｔが低い場合はｌｏｗ、ＶEEよりもＶEEｔが高い場合はｈｉｇｈとなる。そして、モード２による動作中にモード判定信号Ｍがｌｏｗになった場合、チャージ・ポンプ回路４は、モード３で動作する。 However, the present embodiment is not limited to the configuration in which the absolute values of the output voltages VCC and VEE are equal to substantially half of the input voltage VDD in the mode 1, but the absolute values of the output voltages VCC and VEE in the mode 1. Is smaller than the absolute value of the output voltages VCC and VEE in mode 2 or the absolute value of the input voltage VDD.
The negative voltage detection circuit 9 compares the negative output voltage VEE with the detected reference voltage VEEt and outputs a negative voltage determination signal to the switch control circuit 3. This negative voltage determination signal is low when VEEt is lower than VEE, and is high when VEEt is higher than VEE. When the mode determination signal M becomes low during the operation in mode 2, the charge pump circuit 4 operates in mode 3.

アンプ回路５は、ＯＰアンプ（operational amplifier）を含んで構成される反転増幅回路であって、反転入力端子（図中に「−」の記号を付して示す）に入力された入力信号ＳINと、非反転入力端子（図中に「＋」の記号を付して示す）に入力されたオフセット電圧のレベル調整電圧Ｖrとの差分の信号を反転増幅した出力信号ＳOUTを出力する機能を有している。   The amplifier circuit 5 is an inverting amplifier circuit including an OP amplifier (operational amplifier), and includes an input signal SIN input to an inverting input terminal (indicated by a symbol “−” in the drawing). Has a function of outputting an output signal SOUT obtained by inverting and amplifying a signal of a difference from the level adjustment voltage Vr of the offset voltage input to a non-inverting input terminal (indicated by a symbol “+” in the drawing) ing.

負荷６は、アンプ回路５から出力される出力信号ＳOUTによって駆動される被駆動回路である。負荷６としては、例えばスピーカやヘッドホン等が該当する。このとき、入力信号ＳINは音声入力信号である。また、負荷６には、スピーカやヘッドホン等を駆動するバッファ回路等も該当する。
図２は、図１に示したチャージ・ポンプ回路４の構成をより詳細に示した回路図である。図２に示したチャージ・ポンプ回路４は、キャパシタ２０１ａ〜２０１ｃと、スイッチング素子２０２ａ〜２０２ｋとを含んで構成される。また、図２中にＶDDを付して示した端子は入力電圧ＶDDと接続されている端子である。ＶCCを付して示した端子は正の出力電圧ＶCCと接続されている端子であり、ＶEEを付して示した端子は負の出力電圧ＶEEと接続されている端子である。 The load 6 is a driven circuit that is driven by the output signal SOUT output from the amplifier circuit 5. As the load 6, for example, a speaker, a headphone, or the like is applicable. At this time, the input signal SIN is an audio input signal. Further, the load 6 corresponds to a buffer circuit for driving a speaker, headphones, or the like.
FIG. 2 is a circuit diagram showing in more detail the configuration of the charge pump circuit 4 shown in FIG. The charge pump circuit 4 shown in FIG. 2 includes capacitors 201a to 201c and switching elements 202a to 202k. Further, the terminals indicated by VDD in FIG. 2 are terminals connected to the input voltage VDD. The terminals indicated with VCC are terminals connected to the positive output voltage VCC, and the terminals indicated with VEE are terminals connected to the negative output voltage VEE.

本実施形態では、入力電源と接続されている端子を端子ＶDD、正の出力電圧を出力する端子を端子ＶCC、負の出力電圧を出力する端子を端子ＶEEとして以降の説明をする。また、端子ＶDDと「接続されている」とは、入力電圧ＶDDと電気的に接続されていることを意味し、端子ＶCCと「接続されている」とは、出力電圧ＶCCと電気的に接続されていることを意味する。さらに、端子ＶEEと「接続されている」とは、出力電圧ＶEEと電気的に接続されていることを意味している。   In the present embodiment, the following description will be made assuming that the terminal connected to the input power supply is the terminal VDD, the terminal that outputs the positive output voltage is the terminal VCC, and the terminal that outputs the negative output voltage is the terminal VEE. Further, “connected” to the terminal VDD means that it is electrically connected to the input voltage VDD, and “connected” to the terminal VCC means that it is electrically connected to the output voltage VCC. Means that Furthermore, “connected” to the terminal VEE means that it is electrically connected to the output voltage VEE.

本実施形態では、スイッチング素子２０２ｄ〜２０２ｉをＮチャンネル型のＭＯＳトランジスタによって構成しているが、本実施形態はＮチャンネル型のＭＯＳトランジスタによってスイッチング素子２０２ｄ〜２０２ｉを構成することに限定されるものでなく、Ｐチャンネル型のＭＯＳトランジスタを使ってスイッチング素子２０２ｄ〜２０２ｉを構成することも可能である。   In the present embodiment, the switching elements 202d to 202i are configured by N-channel MOS transistors, but the present embodiment is limited to configuring the switching elements 202d to 202i by N-channel MOS transistors. Alternatively, the switching elements 202d to 202i can be configured using P-channel MOS transistors.

また、本実施形態では、スイッチング素子２０２ａ〜２０２ｃ、２０２ｊ、２０２ｋをＰチャンネル型のＭＯＳトランジスタによって構成している。しかし、本実施形態はＰチャンネル型のＭＯＳトランジスタによってスイッチング素子２０２ａ〜２０２ｃ、２０２ｊ、２０２ｋを構成することに限定されるものでなく、Ｎチャンネル型のＭＯＳトランジスタを使ってスイッチング素子２０２ａ〜２０２ｃ、２０２ｊ、２０２ｋを構成することも可能である。   In the present embodiment, the switching elements 202a to 202c, 202j, and 202k are configured by P-channel MOS transistors. However, the present embodiment is not limited to the configuration of the switching elements 202a to 202c, 202j, and 202k using P-channel MOS transistors, and the switching elements 202a to 202c, 202j using N-channel MOS transistors. 202k can also be configured.

キャパシタ２０１ａの正極側の端子はスイッチング素子２０２ａ、スイッチング素子２０２ｅのドレイン端子にそれぞれ電気的に接続され、スイッチング素子２０２ａのソース端子は端子ＶDDに接続され、スイッチング素子２０２ｅのソース端子はグランドＧＮＤに電気的に接続されている。
また、キャパシタ２０１ａの負極側の端子は、スイッチング素子２０２ｂのソース端子とスイッチング素子２０２ｆ及びスイッチング素子２０２ｉのドレイン端子にそれぞれ電気的に接続され、スイッチング素子２０２ｂのドレイン端子は端子ＶCCに接続されている。スイッチング素子２０２ｆのソース端子は端子ＶEEに接続され、スイッチング素子２０２ｉのソース端子はグランドＧＮＤに電気的に接続されている。 The positive terminal of the capacitor 201a is electrically connected to the drain terminal of the switching element 202a and the switching element 202e, the source terminal of the switching element 202a is connected to the terminal VDD, and the source terminal of the switching element 202e is electrically connected to the ground GND. Connected.
Further, the negative terminal of the capacitor 201a is electrically connected to the source terminal of the switching element 202b and the drain terminals of the switching element 202f and the switching element 202i, and the drain terminal of the switching element 202b is connected to the terminal VCC. . The source terminal of the switching element 202f is connected to the terminal VEE, and the source terminal of the switching element 202i is electrically connected to the ground GND.

キャパシタ２０１ｂの正極側の端子は、スイッチング素子２０２ｃ、２０２ｇ、２０２ｊのドレイン端子にそれぞれ電気的に接続されている。スイッチング素子２０２ｃのソース端子は端子ＶCCに接続され、スイッチング素子２０２ｇのソース端子はグランドＧＮＤに電気的に接続され、スイッチング素子２０２ｊのソース端子は端子ＶDDに接続されている。   The positive terminal of the capacitor 201b is electrically connected to the drain terminals of the switching elements 202c, 202g, and 202j. The source terminal of the switching element 202c is connected to the terminal VCC, the source terminal of the switching element 202g is electrically connected to the ground GND, and the source terminal of the switching element 202j is connected to the terminal VDD.

キャパシタ２０１ｂの負極側の端子は、スイッチング素子２０２ｄ、２０２ｈのドレイン端子にそれぞれ電気的に接続され、スイッチング素子２０２ｄのソース端子はグランドＧＮＤに電気的に接続され、スイッチング素子２０２ｈのソース端子は端子ＶEEに接続されている。
キャパシタ２０１ｃの正極側の端子は、グランドＧＮＤに電気的に接続され、負極側の端子は、端子ＶEEに接続されている。スイッチング素子２０２ｋのソース端子は端子ＶDDに接続され、そのドレイン端子は端子ＶCCに接続されている。なお、グランドＧＮＤの電位はグランド電位（０[Ｖ]）に保たれている。 The negative electrode side terminal of the capacitor 201b is electrically connected to the drain terminals of the switching elements 202d and 202h, the source terminal of the switching element 202d is electrically connected to the ground GND, and the source terminal of the switching element 202h is the terminal VEE. It is connected to the.
The positive terminal of the capacitor 201c is electrically connected to the ground GND, and the negative terminal is connected to the terminal VEE. The switching element 202k has a source terminal connected to the terminal VDD and a drain terminal connected to the terminal VCC. The potential of the ground GND is kept at the ground potential (0 [V]).

図３（ａ）は、図１に示したモード検出回路７の構成をより具体的に説明するための図である。モード検出回路７は、減算回路７０１ａ、７０１ｂ、コンパレータ回路７０２ａ、７０２ｂ、ＯＲ回路７０３を備えている。そして、減算回路７０１ａで正の出力電圧ＶCCとアンプ回路５の出力信号ＳOUTの差分電圧を検出する。また、減算回路７０１ｂで出力信号ＳOUTと負の出力電圧ＶEEの差分電圧を検出する。さらに、コンパレータ回路７０２ａ、７０２ｂを用いてそれぞれの差分電圧を予め設定されている参照電圧と比較する。   FIG. 3A is a diagram for more specifically explaining the configuration of the mode detection circuit 7 shown in FIG. The mode detection circuit 7 includes subtraction circuits 701a and 701b, comparator circuits 702a and 702b, and an OR circuit 703. Then, the subtraction circuit 701a detects the differential voltage between the positive output voltage VCC and the output signal SOUT of the amplifier circuit 5. Further, the subtraction circuit 701b detects a differential voltage between the output signal SOUT and the negative output voltage VEE. Further, each differential voltage is compared with a preset reference voltage using the comparator circuits 702a and 702b.

ＯＲ回路７０３は、コンパレータ回路７０２ａ、７０２ｂによって検出された２つの比較結果を演算し、どちらかの差分電圧が所定の参照電圧を下回ったときにモード判定信号Ｍをｌｏｗからｈｉｇｈに切り替える。モード検出回路７における負の出力電圧ＶEE、正の出力電圧ＶCCとアンプ回路５からの出力信号ＳOUTとの関係を、図３（ｂ）に示す。図３（ｂ）に示した例では、負の出力電圧ＶEE、正の出力電圧ＶCCと出力信号ＳOUTの差分電圧を参照電圧と比較しているが、出力信号ＳOUTの電圧を直接参照電圧と比較することも可能である。   The OR circuit 703 calculates the two comparison results detected by the comparator circuits 702a and 702b, and switches the mode determination signal M from low to high when one of the differential voltages falls below a predetermined reference voltage. FIG. 3B shows the relationship between the negative output voltage VEE and the positive output voltage VCC in the mode detection circuit 7 and the output signal SOUT from the amplifier circuit 5. In the example shown in FIG. 3B, the negative output voltage VEE, the differential voltage between the positive output voltage VCC and the output signal SOUT is compared with the reference voltage, but the voltage of the output signal SOUT is directly compared with the reference voltage. It is also possible to do.

図４（ａ）は、出力信号ＳOUTの電圧を直接参照電圧と比較する場合のモード検出回路７の構成をより具体的に示す図である。図４（ａ）に示したモード検出回路７は、減算回路８０１ａ、８０１ｂ、コンパレータ回路８０２ａ、８０２ｂ、ＯＲ回路８０３を備えている。そして、減算回路８０１ａでグランド電圧ＧＮＤとアンプ回路５の出力信号ＳOUTの差分電圧を検出する。また、減算回路８０１ｂで出力信号ＳOUTとグランド電圧ＧＮＤの差分電圧を検出する。さらに、コンパレータ回路８０２ａ、８０２ｂを用いてそれぞれの差分電圧を予め設定されている参照電圧と比較する。   FIG. 4A is a diagram more specifically showing the configuration of the mode detection circuit 7 when the voltage of the output signal SOUT is directly compared with the reference voltage. The mode detection circuit 7 shown in FIG. 4A includes subtraction circuits 801a and 801b, comparator circuits 802a and 802b, and an OR circuit 803. Then, the subtraction circuit 801a detects the differential voltage between the ground voltage GND and the output signal SOUT of the amplifier circuit 5. Further, the subtraction circuit 801b detects the differential voltage between the output signal SOUT and the ground voltage GND. Further, each differential voltage is compared with a preset reference voltage using the comparator circuits 802a and 802b.

ＯＲ回路８０３は、コンパレータ回路８０２ａ、８０２ｂによって検出された２つの比較結果を演算し、どちらかの差分電圧が所定の参照電圧を上回ったときにモード判定信号Ｍをｌｏｗからｈｉｇｈに切り替える。モード検出回路７におけるグランド電圧ＧＮＤとアンプ回路５からの出力信号ＳOUTとの関係を、図４（ｂ）に示す。
以上説明した負荷駆動システム１では、モード検出回路７が、正の出力電圧ＶCC、負の出力電圧ＶEE、出力信号ＳOUTを検出し、出力信号ＳOUTの振幅が小さく、モード１で問題なく動作可能な範囲ではチャージ・ポンプ回路４をモード１で動作させる。一方、出力信号ＳOUTの振幅が大きく、モード１で動作させると出力信号ＳOUTがクリップする等の不具合が生じる範囲ではチャージ・ポンプ回路４をモード２で動作させる。 The OR circuit 803 calculates the two comparison results detected by the comparator circuits 802a and 802b, and switches the mode determination signal M from low to high when one of the differential voltages exceeds a predetermined reference voltage. FIG. 4B shows the relationship between the ground voltage GND in the mode detection circuit 7 and the output signal SOUT from the amplifier circuit 5.
In the load driving system 1 described above, the mode detection circuit 7 detects the positive output voltage VCC, the negative output voltage VEE, and the output signal SOUT, and the amplitude of the output signal SOUT is small, so that it can operate without any problem in mode 1. In the range, the charge pump circuit 4 is operated in the mode 1. On the other hand, the charge pump circuit 4 is operated in the mode 2 within a range where the amplitude of the output signal SOUT is large and the output signal SOUT is clipped when operated in the mode 1.

このような動作により、本実施形態のチャージ・ポンプ回路４は、出力信号ＳOUTの状態に応じてモード１とモード２とを自動で切り替えることができる。このことから、チャージ・ポンプ回路４で発生する正の出力電圧ＶCC及び負の出力電圧ＶEEは、出力信号ＳOUTを問題なく出力できるように、図５のように適時変化するようになる。
図６は、出力信号ＳOUTの大きさと負荷駆動システムが消費する電流ＩDDとの関係を、上記したモード１、モード２とで比較して示す図である。被駆動回路（アンプ回路５）は、モード１ではＶDDの電圧幅で動作するのに対し、モード２では２ＶDDの電圧幅で動作する。このため、モード１ではモード２での消費電流の半分しか消費しないことになる。これは、モード１ではＶDD×Iの入力電力を１／２ＶDD×２Ｉの電力に変換することで、入力電流Ｉから２Ｉの出力電流を引き出せることによって説明される。 With such an operation, the charge pump circuit 4 of the present embodiment can automatically switch between the mode 1 and the mode 2 in accordance with the state of the output signal SOUT. From this, the positive output voltage VCC and the negative output voltage VEE generated in the charge pump circuit 4 change as shown in FIG. 5 so that the output signal SOUT can be output without any problem.
FIG. 6 is a diagram showing the relationship between the magnitude of the output signal SOUT and the current IDD consumed by the load driving system in the mode 1 and the mode 2 described above. The driven circuit (amplifier circuit 5) operates with a voltage width of VDD in mode 1, while operating with a voltage width of 2VDD in mode 2. For this reason, in mode 1, only half of the current consumption in mode 2 is consumed. This is explained by the fact that, in mode 1, the input current of VDD × I is converted to the power of 1 / 2VDD × 2I, so that the output current of 2I can be drawn from the input current I.

つまり、モード１は、負荷駆動システムの消費電力をモード２に対して半減することが可能となる。このため、本実施形態では、モード１で問題なく動作可能な範囲では、できるだけモード１で動作させることにより、負荷駆動システムの消費電力を削減することが可能となる。
図７（ａ）は、図１に示した負電圧検出回路９の構成をより具体的に説明するための図である。負電圧検出回路９は、コンパレータ回路１６０１を備えており、負の出力電圧ＶEEを予め設定されている参照電圧ＶEEｔと比較する。負電圧検出回路９におけるグランド電圧ＧＮＤ、負の出力電圧ＶEE、参照電圧ＶEEｔ間の関係を、図７（ｂ）に示す。図７（ｂ）に示した例では、出力電圧ＶEEが時間と共に上昇しているが、出力電圧ＶEEが参照電圧ＶEEｔを越えると、負電圧検出回路９の出力である負電圧判定信号がｌｏｗとなる。負電圧判定信号ｌｏｗの出力により、チャージ・ポンプ回路４は、モード１に遷移する。
また、チャージ・ポンプ回路４は、モード３での動作中、負の出力電圧ＶEEよりも参照電圧ＶEEｔが低くなる前に出力信号ＳOUTの振幅が大きくなってモード判定信号Ｍがｈｉｇｈになった場合、再びモード２に遷移する。 That is, mode 1 can halve the power consumption of the load drive system compared to mode 2. For this reason, in the present embodiment, it is possible to reduce the power consumption of the load driving system by operating in the mode 1 as much as possible within the range in which the mode 1 can operate without any problem.
FIG. 7A is a diagram for more specifically explaining the configuration of the negative voltage detection circuit 9 shown in FIG. The negative voltage detection circuit 9 includes a comparator circuit 1601 and compares the negative output voltage VEE with a preset reference voltage VEEt. FIG. 7B shows the relationship among the ground voltage GND, the negative output voltage VEE, and the reference voltage VEEt in the negative voltage detection circuit 9. In the example shown in FIG. 7B, the output voltage VEE increases with time, but when the output voltage VEE exceeds the reference voltage VEEt, the negative voltage determination signal that is the output of the negative voltage detection circuit 9 is low. Become. The charge pump circuit 4 transitions to mode 1 in response to the output of the negative voltage determination signal low.
Further, when the charge pump circuit 4 operates in the mode 3, the amplitude of the output signal SOUT becomes large and the mode determination signal M becomes high before the reference voltage VEEt becomes lower than the negative output voltage VEE. Transition to mode 2 again.

（動作）
次に、本実施形態のチャージ・ポンプ回路４の動作を、モード１と、モード２と、モード３とに分けて説明する。
・モード１
図８−１、８−２は、モード１におけるチャージ・ポンプ回路４の動作状態を説明するための図である。図９は、モード１におけるクロック信号ＣＬＫ１〜４と、チャージ・ポンプ回路に入力されるスイッチ制御信号ＳＷ１〜ＳＷ１１とを示した図である。ＳＷ１〜ＳＷ１１はそれぞれスイッチング素子２０２ａ〜２０２ｋの制御信号に対応しており、ｈｉｇｈのときにスイッチがＯＮを、ＬｏｗのときにスイッチがＯＦＦしていることを表す。図示したように、クロック信号ＣＬＫ１〜４は全て位相が異なるパルス信号である。 (Operation)
Next, the operation of the charge pump circuit 4 of the present embodiment will be described separately for mode 1, mode 2, and mode 3.
・ Mode 1
FIGS. 8A and 8B are diagrams for explaining the operation state of the charge pump circuit 4 in the mode 1. FIG. 9 is a diagram showing clock signals CLK1 to CLK4 in mode 1 and switch control signals SW1 to SW11 inputted to the charge pump circuit. SW1 to SW11 correspond to the control signals of the switching elements 202a to 202k, respectively, and indicate that the switch is ON when high and the switch is OFF when low. As illustrated, the clock signals CLK1 to CLK4 are all pulse signals having different phases.

スイッチ制御信号ＳＷ１〜ＳＷ８のうち、スイッチ制御信号ＳＷ１、ＳＷ２は同相のパルス信号であり、スイッチ制御信号ＳＷ３、ＳＷ４は同相のパルス信号である。また、スイッチ制御信号ＳＷ５、ＳＷ６は同相のパルス信号であり、スイッチ制御信号ＳＷ７、ＳＷ８は同相のパルス信号である。さらに、スイッチ制御信号ＳＷ１、ＳＷ２とスイッチ制御信号ＳＷ５、ＳＷ６は差動対をなし、スイッチ制御信号ＳＷ３、ＳＷ４とスイッチ制御信号ＳＷ７、ＳＷ８は差動対をなす。スイッチ制御信号ＳＷ９、ＳＷ１０、ＳＷ１１は常に一定の値を有する信号であり、全て常にｌｏｗである。   Of the switch control signals SW1 to SW8, the switch control signals SW1 and SW2 are in-phase pulse signals, and the switch control signals SW3 and SW4 are in-phase pulse signals. The switch control signals SW5 and SW6 are in-phase pulse signals, and the switch control signals SW7 and SW8 are in-phase pulse signals. Further, the switch control signals SW1 and SW2 and the switch control signals SW5 and SW6 form a differential pair, and the switch control signals SW3 and SW4 and the switch control signals SW7 and SW8 form a differential pair. The switch control signals SW9, SW10, and SW11 are signals that always have a constant value, and are all always low.

図８−１（ａ）は、クロックＣＬＫ１がｈｉｇｈのときのスイッチング素子２０２ａ〜２０２ｋのオン、オフの状態を示した図であり、図８−１（ｂ）は、クロックＣＬＫ２がｈｉｇｈのときのスイッチング素子２０２ａ〜２０２ｋのオン、オフの状態を示した図である。図８−２（ｃ）は、クロックＣＬＫ３がｈｉｇｈのときのスイッチング素子２０２ａ〜２０２ｋのオン、オフの状態を示した図であり、図８−２（ｄ）は、クロックＣＬＫ４がｈｉｇｈのときのスイッチング素子２０２ａ〜２０２ｋのオン、オフの状態を示した図である。ただし、図８−１、８−２では、スイッチング素子を構成するＭＯＳトランジスタの極性は図３において説明したとおりである。   FIG. 8-1 (a) is a diagram illustrating the on / off states of the switching elements 202a to 202k when the clock CLK1 is high. FIG. 8-1 (b) is a diagram when the clock CLK2 is high. It is the figure which showed the state of ON and OFF of switching element 202a-202k. FIG. 8-2 (c) is a diagram showing the on / off states of the switching elements 202a to 202k when the clock CLK3 is high. FIG. 8-2 (d) is a diagram when the clock CLK4 is high. It is the figure which showed the state of ON and OFF of switching element 202a-202k. However, in FIGS. 8A and 8B, the polarity of the MOS transistor constituting the switching element is as described in FIG.

図示したように、クロック発生回路２から出力されるクロック信号ＣＬＫ１がｈｉｇｈのとき、チャージ・ポンプ回路４において、スイッチング素子２０２ａ〜２０２ｄがオンされ、スイッチング素子２０２ｅ〜２０２ｋがオフされる。このとき、端子ＶDD−スイッチング素子２０２ａ−キャパシタ２０１ａ−スイッチング素子２０２ｂ−スイッチング素子２０２ｃ−キャパシタ２０１ｂ−スイッチング素子２０２ｄ−ＧＮＤのパスが構成されて、直列に接続されたキャパシタ２０１ａ、２０１ｂが充電される。   As illustrated, when the clock signal CLK1 output from the clock generation circuit 2 is high, in the charge pump circuit 4, the switching elements 202a to 202d are turned on and the switching elements 202e to 202k are turned off. At this time, a path of terminal VDD-switching element 202a-capacitor 201a-switching element 202b-switching element 202c-capacitor 201b-switching element 202d-GND is formed, and capacitors 201a and 201b connected in series are charged.

また、クロック信号ＣＬＫ２がｈｉｇｈのとき、チャージ・ポンプ回路４において、スイッチング素子２０２ｃ〜２０２ｆがオンされ、スイッチング素子２０２ａ、２０２ｂ、２０２ｇ〜２０２ｋがオフされる。このとき、ＧＮＤ−スイッチング素子２０２ｅ−キャパシタ２０１ａ−スイッチング素子２０２ｆ−キャパシタ２０１ｃ−ＧＮＤの閉ループが構成され、キャパシタ２０１ａに蓄積された電荷がキャパシタ２０１ｃへと転送される。このとき、出力電圧ＶCCの電圧はキャパシタ２０１ｂによって保持される。   When the clock signal CLK2 is high, in the charge pump circuit 4, the switching elements 202c to 202f are turned on, and the switching elements 202a, 202b, and 202g to 202k are turned off. At this time, a closed loop of GND-switching element 202e-capacitor 201a-switching element 202f-capacitor 201c-GND is configured, and the electric charge accumulated in capacitor 201a is transferred to capacitor 201c. At this time, the voltage of the output voltage VCC is held by the capacitor 201b.

クロック信号ＣＬＫ３がｈｉｇｈのとき、チャージ・ポンプ回路４においては、スイッチング素子２０２ａ〜２０２ｄがオンされ、スイッチング素子２０２ｅ〜２０２ｋがオフされる。このとき、クロック信号ＣＬＫ１がｈｉｇｈの場合と同様に、端子ＶDD−スイッチング素子２０２ａ−キャパシタ２０１ａ−スイッチング素子２０２ｂ−スイッチング素子２０２ｃ−キャパシタ２０１ｂ−スイッチング素子２０２ｄ−ＧＮＤのパスが構成され、キャパシタ２０１ａ、２０１ｂが充電される。   When the clock signal CLK3 is high, in the charge pump circuit 4, the switching elements 202a to 202d are turned on and the switching elements 202e to 202k are turned off. At this time, as in the case where the clock signal CLK1 is high, a path of terminal VDD−switching element 202a−capacitor 201a−switching element 202b−switching element 202c−capacitor 201b−switching element 202d−GND is formed, and capacitors 201a and 201b are formed. Is charged.

クロック信号ＣＬＫ４がｈｉｇｈのとき、チャージ・ポンプ回路４において、スイッチング素子２０２ａ、２０２ｂ、２０２ｇ、２０２ｈがオンされ、スイッチング素子２０２ｃ〜２０２ｆ、スイッチング素子２０２ｉ〜２０２ｋがオフされる。このとき、ＧＮＤ−スイッチング素子２０２ｇ−キャパシタ２０１ｂ−スイッチング素子２０２ｈ−キャパシタ２０１ｃ−ＧＮＤの閉ループが構成され、キャパシタ２０１ｂに蓄積された電荷がキャパシタ２０１ｃへと転送される。このとき、出力電圧ＶCCの電圧はキャパシタ２０１ａによって保持される。   When the clock signal CLK4 is high, in the charge pump circuit 4, the switching elements 202a, 202b, 202g, and 202h are turned on, and the switching elements 202c to 202f and the switching elements 202i to 202k are turned off. At this time, a closed loop of GND-switching element 202g-capacitor 201b-switching element 202h-capacitor 201c-GND is formed, and the electric charge accumulated in capacitor 201b is transferred to capacitor 201c. At this time, the voltage of the output voltage VCC is held by the capacitor 201a.

なお、以上の説明において、スイッチング素子２０２ｂ、２０２ｄ、２０２ｆ、２０２ｈ、２０２ｉは、負電圧領域でパスをオン、オフするために適切にレベルシフトされて用いられる。
上記した４状態の切り替えを、クロック信号ＣＬＫ１〜ＣＬＫ４の切り替えタイミングに応じて繰り返し、継続して行うことにより、本実施形態は、グランド端子ＧＮＤと端子ＶCCとの間に、入力電圧ＶDDと同じ極性であって、かつ値が入力電圧ＶDDの略半分の電圧と同じレベルの電圧を出力する電源を発生させることができる。また、グランド端子ＧＮＤと端子ＶEEとの間に、入力電圧ＶDDと極性が反対であって、かつ値が入力電圧ＶDDの略半分の電圧を出力する電源を発生させることができる。 In the above description, the switching elements 202b, 202d, 202f, 202h, and 202i are used after being appropriately level-shifted to turn on and off the path in the negative voltage region.
By repeating the switching of the four states described above according to the switching timing of the clock signals CLK1 to CLK4, and continuously performing this, the present embodiment has the same polarity as the input voltage VDD between the ground terminal GND and the terminal VCC. In addition, it is possible to generate a power supply that outputs a voltage whose value is substantially the same level as the voltage that is approximately half the input voltage VDD. In addition, a power supply can be generated between the ground terminal GND and the terminal VEE, which is opposite in polarity to the input voltage VDD and outputs a voltage whose value is approximately half of the input voltage VDD.

・モード２
次に、本実施形態のチャージ・ポンプ回路で行われるモード２の動作を説明する。
図１０は、モード２におけるチャージ・ポンプ回路４の動作状態を説明するための図である。図１０（ａ）はクロック信号ＣＬＫ１またはクロック信号ＣＬＫ３がｈｉｇｈのときのスイッチング素子２０２ａ〜２０２ｋのオン、オフの状態を示している。図１０（ｂ）はクロック信号ＣＬＫ２またはクロック信号ＣＬＫ４がｈｉｇｈのときのスイッチング素子２０２ａ〜２０２ｋのオン、オフの状態を示している。図１０では、スイッチング素子を構成するＭＯＳトランジスタの極性は図３において説明したとおりである。 ・ Mode 2
Next, the operation of mode 2 performed by the charge pump circuit of this embodiment will be described.
FIG. 10 is a diagram for explaining the operating state of the charge pump circuit 4 in mode 2. In FIG. FIG. 10A shows the on / off states of the switching elements 202a to 202k when the clock signal CLK1 or the clock signal CLK3 is high. FIG. 10B shows the on / off states of the switching elements 202a to 202k when the clock signal CLK2 or the clock signal CLK4 is high. In FIG. 10, the polarity of the MOS transistor constituting the switching element is as described in FIG.

図１１は、モード２におけるクロック信号ＣＬＫ１〜ＣＬＫ４と、チャージ・ポンプ回路４に入力されるスイッチ制御信号ＳＷ１〜ＳＷ１１と、を示した図である。ＳＷ１〜ＳＷ１１はそれぞれスイッチング素子２０２ａ〜２０２ｋの制御信号に対応しており、ｈｉｇｈのときにスイッチがＯＮを、ｌｏｗのときにスイッチがＯＦＦしていることを表す。図１１に示したクロック信号ＣＬＫ１〜ＣＬＫ４は、図９に示したクロック信号ＣＬＫ１〜ＣＬＫ４と同じである。ただし、モード２では、スイッチ制御回路３がクロックＣＬＫ１〜ＣＬＫ４に基づいて出力するスイッチ制御信号ＳＷ１〜ＳＷ１１がモード１と相違する。   FIG. 11 is a diagram showing clock signals CLK1 to CLK4 in mode 2 and switch control signals SW1 to SW11 input to the charge pump circuit 4. SW1 to SW11 correspond to the control signals of the switching elements 202a to 202k, respectively, and indicate that the switch is ON when high and the switch is OFF when low. The clock signals CLK1 to CLK4 shown in FIG. 11 are the same as the clock signals CLK1 to CLK4 shown in FIG. However, in mode 2, the switch control signals SW1 to SW11 output from the switch control circuit 3 based on the clocks CLK1 to CLK4 are different from those in mode 1.

つまり、モード２のスイッチ制御信号ＳＷ１〜ＳＷ１１のうち、スイッチ制御信号ＳＷ４〜ＳＷ６、スイッチ制御信号ＳＷ１０は同位相の信号であり、スイッチ制御信号ＳＷ１、スイッチ制御信号７〜９は同位相の信号である。そして、スイッチ制御信号ＳＷ４〜ＳＷ６、ＳＷ１０と、スイッチ制御信号ＳＷ１、スイッチ制御信号ＳＷ７〜ＳＷ９とは差動対をなす。スイッチ制御信号ＳＷ２、ＳＷ３、ＳＷ１１は全て一定の値を有する信号であり、ＳＷ２とＳＷ３は常にｌｏｗ、ＳＷ１１は常にｈｉｇｈである。   That is, among the switch control signals SW1 to SW11 in mode 2, the switch control signals SW4 to SW6 and the switch control signal SW10 are in-phase signals, and the switch control signal SW1 and the switch control signals 7 to 9 are in-phase signals. is there. The switch control signals SW4 to SW6 and SW10 and the switch control signal SW1 and switch control signals SW7 to SW9 form a differential pair. The switch control signals SW2, SW3 and SW11 are all signals having a constant value, SW2 and SW3 are always low, and SW11 is always high.

このようなモード２では、クロック信号ＣＬＫ１またはＣＬＫ３がｈｉｇｈのとき、スイッチング素子２０２ａ、スイッチング素子２０２ｇ〜２０２ｉ、スイッチング素子２０２ｋがオンされ、スイッチング素子２０２ｂ〜２０２ｆ、スイッチング素子２０２ｊがオフされる。
また、クロック信号ＣＬＫ２またはＣＬＫ４がｈｉｇｈのとき、スイッチング素子２０２ｄ〜２０２ｆ、スイッチング素子２０２ｊ、２０２ｋがオンされ、スイッチング素子２０２ａ〜２０２ｃ、２０２ｇ〜２０２ｉがオフされる。ただし、スイッチング素子２０２ｂ、２０２ｄ、２０２ｆ、２０２ｈ、２０２ｉは負電圧領域でパスをオン、オフするために適切にレベルシフトされて用いられる。 In such mode 2, when the clock signal CLK1 or CLK3 is high, the switching element 202a, the switching elements 202g to 202i, and the switching element 202k are turned on, and the switching elements 202b to 202f and the switching element 202j are turned off.
When the clock signal CLK2 or CLK4 is high, the switching elements 202d to 202f and the switching elements 202j and 202k are turned on, and the switching elements 202a to 202c and 202g to 202i are turned off. However, the switching elements 202b, 202d, 202f, 202h, and 202i are used after being appropriately level-shifted to turn on and off the path in the negative voltage region.

モード２のチャージ・ポンプ回路は、スイッチング素子２０２ａ、スイッチング素子２０２ｇ〜２０２ｉがオンのとき、端子ＶDD−スイッチング素子２０２ａ−キャパシタ２０１ａ−スイッチング素子２０２ｉ−ＧＮＤのパスが構成される。このとき、キャパシタ２０１ａが充電される。
また、スイッチング素子２０２ａ、スイッチング素子２０２ｇ〜２０２ｉがオンのとき、ＧＮＤ−スイッチング素子２０２ｇ−キャパシタ２０１ｂ−スイッチング素子２０２ｈ−キャパシタ２０１ｃ−ＧＮＤの閉ループが構成される。このとき、キャパシタ２０１ｂに蓄積された電荷がキャパシタ２０１ｃへと転送される。 In the mode 2 charge pump circuit, when the switching element 202a and the switching elements 202g to 202i are on, a path of terminal VDD−switching element 202a−capacitor 201a−switching element 202i−GND is configured. At this time, the capacitor 201a is charged.
When the switching element 202a and the switching elements 202g to 202i are on, a closed loop of GND-switching element 202g-capacitor 201b-switching element 202h-capacitor 201c-GND is configured. At this time, the electric charge accumulated in the capacitor 201b is transferred to the capacitor 201c.

また、スイッチング素子２０２ｄ〜２０２ｆ、スイッチング素子２０２ｊがオンのとき、端子ＶDD−スイッチング素子２０２ｊ−キャパシタ２０１ｂ−スイッチング素子２０２ｄ−ＧＮＤのパスが構成されてキャパシタ２０１ｂが充電される。さらに、スイッチング素子２０２ｄ〜２０２ｆ、スイッチング素子２０２ｊがオンのとき、ＧＮＤ−スイッチング素子２０２ｅ−キャパシタ２０１ａ−スイッチング素子２０２ｆ−キャパシタ２０１ｃ−ＧＮＤの閉ループが構成される。このとき、キャパシタ２０１ａに蓄積された電荷はキャパシタ２０１ｃへと転送される。   When the switching elements 202d to 202f and the switching element 202j are turned on, a path of terminal VDD−switching element 202j−capacitor 201b−switching element 202d−GND is formed, and the capacitor 201b is charged. Further, when switching elements 202d to 202f and switching element 202j are on, a closed loop of GND-switching element 202e-capacitor 201a-switching element 202f-capacitor 201c-GND is formed. At this time, the electric charge accumulated in the capacitor 201a is transferred to the capacitor 201c.

また、スイッチング素子２０２ｋは常にオンしており、端子ＶDD−スイッチング素子２０２ｋ−端子ＶCCのパスが構成され、端子ＶCCは端子ＶDDと略同電位となる。
モード２では、以上の２状態を、クロック信号ＣＬＫ１〜ＣＬＫ４の切り替えタイミングに応じて繰り返し、継続して行うことによってグランド端子ＧＮＤと端子ＶCCとの間に、入力電圧ＶDDと同じ極性であって、かつ値が入力電圧ＶDDと略同じレベルの電圧を出力する電源を発生させることができる。また、グランド端子ＧＮＤと端子ＶEEとの間に、入力電圧ＶDDと極性が反対であって、かつ値が入力電圧ＶDDと略同じレベルの電圧を出力する電源を発生させることができる。このとき、キャパシタ２０１ａとキャパシタ２０１ｂとが相補的に動作することで、本実施形態は、図１６に示した従来技術のチャージ・ポンプ回路に比べて電流供給能力が大きいチャージ・ポンプ回路４を提供することができる。 Further, the switching element 202k is always on, and a path of terminal VDD-switching element 202k-terminal VCC is formed, and the terminal VCC has substantially the same potential as the terminal VDD.
In mode 2, the above two states are repeated according to the switching timing of the clock signals CLK1 to CLK4 and are continuously performed so that the same polarity as that of the input voltage VDD is established between the ground terminal GND and the terminal VCC. In addition, it is possible to generate a power supply that outputs a voltage whose value is substantially the same level as the input voltage VDD. Further, it is possible to generate a power supply that outputs a voltage having a polarity opposite to that of the input voltage VDD and having a value substantially equal to the input voltage VDD between the ground terminal GND and the terminal VEE. At this time, the capacitor 201a and the capacitor 201b operate in a complementary manner, so that the present embodiment provides the charge pump circuit 4 having a larger current supply capability than the conventional charge pump circuit shown in FIG. can do.

また、上記したモード１とモード２において各状態が順次繰り返されることにより、本実施形態のチャージ・ポンプ回路４には、出力電圧ＶCC、ＶEEが発生する。特にモード１における出力電圧ＶCC、ＶEEとモード２における出力電圧ＶEEは上昇と下降がバランスする電圧領域で微小な上下を繰り返す。しかし、発生した出力電圧ＶCC、ＶEEの微小な上下は、チャージ・ポンプ回路４が適切な容量値のキャパシタ２０１ａ〜２０１ｃを備えることによって吸収することができる。   Further, by sequentially repeating each state in the above-described mode 1 and mode 2, the output voltages VCC and VEE are generated in the charge pump circuit 4 of the present embodiment. In particular, the output voltages Vcc and VEE in mode 1 and the output voltage VEE in mode 2 repeat a slight up and down in a voltage region where the rise and fall are balanced. However, minute fluctuations in the generated output voltages VCC and VEE can be absorbed by the charge pump circuit 4 including capacitors 201a to 201c having appropriate capacitance values.

なお、キャパシタ２０１ａ〜２０１ｃの適切な容量値はチャージ・ポンプ回路４によって駆動される負荷６の大きさ等に依存して決まり、一般に、０．０１[μＦ]〜１００[μＦ]、好ましくは０．１[μＦ]〜１０[μＦ]、より好ましくは略１[μＦ]となる。
図１に示したアンプ回路５は、チャージ・ポンプ回路４で生成されると共に供給される正の出力電圧ＶCCと負の出力電圧ＶEEとによって駆動される。駆動により、アンプ回路５は、入力信号ＳINを、レベル調整電圧Ｖrを中心に反転増幅し、グランド電圧（０[Ｖ]）中心の出力信号ＳOUTを出力する。この構成によって、出力信号ＳOUTをグランド電圧の上下の電圧範囲にわたって出力し、負荷６を十分に駆動できるものとなる。 Appropriate capacitance values of the capacitors 201a to 201c are determined depending on the size of the load 6 driven by the charge pump circuit 4, and are generally 0.01 [μF] to 100 [μF], preferably 0. .1 [μF] to 10 [μF], more preferably approximately 1 [μF].
The amplifier circuit 5 shown in FIG. 1 is driven by a positive output voltage VCC and a negative output voltage VEE generated and supplied by the charge pump circuit 4. By driving, the amplifier circuit 5 inverts and amplifies the input signal SIN around the level adjustment voltage Vr, and outputs an output signal SOUT centered on the ground voltage (0 [V]). With this configuration, the output signal SOUT is output over a voltage range above and below the ground voltage, and the load 6 can be sufficiently driven.

・モード３
上記したように、負荷駆動システムをモード１とモード２だけで動作させると、モード２からモード１へ遷移した直後、正の出力電圧ＶCCが低くなり、被駆動回路が正常に動作しない場合がある。さらに、モード２からモード１へ遷移した直後、入力電圧ＶDD側に向かって電流が逆流する場合がある。これは、モード１ではキャパシタ２０１ａ〜２０１ｃの各電圧が入力電圧ＶDDの略半分になるが、モード２ではキャパシタ２０１ａ〜２０１ｃの各電圧が入力電圧ＶDDと略等しくなるために起こる現象である。 ・ Mode 3
As described above, when the load driving system is operated only in the mode 1 and the mode 2, the positive output voltage VCC decreases immediately after the transition from the mode 2 to the mode 1, and the driven circuit may not operate normally. . Furthermore, immediately after the transition from mode 2 to mode 1, the current may flow backward toward the input voltage VDD. This is a phenomenon that occurs in mode 1 because each voltage of capacitors 201a-201c is approximately half of input voltage VDD, but in mode 2, each voltage of capacitors 201a-201c is approximately equal to input voltage VDD.

例えば、モード２からモード１へ遷移した直後に、キャパシタ２０１ａ〜２０１ｃの各電圧が入力電圧ＶDDと略等しいままモード１の動作をさせたとする。この場合、図８−２（ｄ）に示したように、クロックＣＬＫ４がｈｉｇｈのとき、正の出力電圧ＶCCは略０Ｖとなり、被駆動回路の正の電源電圧が確保できず、正常な動作ができない恐れがある。
また、図８−１（ａ）と図８−２（ｃ）に示すように、クロックＣＬＫ１またはクロックＣＬＫ３がｈｉｇｈのとき、キャパシタ２０１ａとキャパシタ２０１ｂが入力電圧ＶDDとグランドＧＮＤ間に直列に接続されることで、２つのキャパシタの合計電圧は入力電圧ＶDDの２倍と略等しい値になる。このとき、合計電圧が入力電圧ＶDDを越えることから、入力電圧ＶDDに電流の逆流が起こる恐れがある。 For example, immediately after the transition from mode 2 to mode 1, the operation of mode 1 is performed while the voltages of the capacitors 201a to 201c are substantially equal to the input voltage VDD. In this case, as shown in FIG. 8-2 (d), when the clock CLK4 is high, the positive output voltage VCC is substantially 0V, and the positive power supply voltage of the driven circuit cannot be secured, and normal operation is performed. There is a fear that it cannot be done.
Further, as shown in FIGS. 8-1 (a) and 8-2 (c), when the clock CLK1 or the clock CLK3 is high, the capacitor 201a and the capacitor 201b are connected in series between the input voltage VDD and the ground GND. As a result, the total voltage of the two capacitors becomes approximately equal to twice the input voltage VDD. At this time, since the total voltage exceeds the input voltage VDD, a reverse current may occur in the input voltage VDD.

一般的に、入力電圧ＶDDを生成する電源回路（ＤＣ／ＤＣコンバータなど）は、電流を外部に供給するように設計されているため、電流を引き込むことには適していない。このため、出力電圧を供給する回路は、大きい電流を引き込む場合に異常発熱して破損する可能性がある。このような現象は、モード２からモード１への遷移においてのみ懸念され、モード１からモード２への遷移においては問題となることはない。   Generally, a power supply circuit (such as a DC / DC converter) that generates an input voltage VDD is designed to supply current to the outside, and is not suitable for drawing current. For this reason, the circuit that supplies the output voltage may be damaged due to abnormal heat generation when a large current is drawn. Such a phenomenon is concerned only at the transition from mode 2 to mode 1, and does not cause a problem at the transition from mode 1 to mode 2.

モード３は、上記した懸念点を防ぐため、モード２からモード１へ遷移する場合の中間のモードとなる。モード３では、図３に示したキャパシタ２０１ａ〜２０１ｃを放電させることで、各キャパシタの電圧を、入力電圧ＶDDと略等しい状態から減少させることができる。また、モード３では、各キャパシタの電圧が入力電圧ＶDDの半分と略等しい状態になったことを検知した後にモード１に遷移させることで、チャージ・ポンプ回路４を正常にモード１で動作させることができ、上記のような懸念点を防ぐことが可能となる。   Mode 3 is an intermediate mode when transitioning from mode 2 to mode 1 to prevent the above-mentioned concerns. In mode 3, by discharging the capacitors 201a to 201c shown in FIG. 3, the voltage of each capacitor can be decreased from a state substantially equal to the input voltage VDD. In mode 3, it is detected that the voltage of each capacitor is substantially equal to half of the input voltage VDD, and then the mode is shifted to mode 1 so that the charge pump circuit 4 operates normally in mode 1. It is possible to prevent the above concerns.

図１２（ａ）、（ｂ）は、モード３における負荷駆動システムの動作を説明するための図である。図１２（ａ）は、モード１、モード２、モード３の遷移状態を説明するための図である。図１２（ｂ）は、モード判定信号Ｍと負電圧判定信号の関係を示した表である。図１２（ｂ）に示した表から分かるように、モード判定信号Ｍがｈｉｇｈのときは、負電圧判定信号によらず負荷駆動システムの動作モードはモード２となる。モード判定信号Ｍがｌｏｗであって、かつ、負電圧判定信号がｌｏｗのときに負荷駆動システムの動作モードがモード１となり、モード判定信号Ｍがｌｏｗであって、かつ、負電圧判定信号がｈｉｇｈのとき、動作モードがモード３となる。   12A and 12B are diagrams for explaining the operation of the load driving system in mode 3. FIG. FIG. 12A is a diagram for explaining the transition states of mode 1, mode 2, and mode 3. FIG. FIG. 12B is a table showing the relationship between the mode determination signal M and the negative voltage determination signal. As can be seen from the table shown in FIG. 12B, when the mode determination signal M is high, the operation mode of the load drive system is mode 2 regardless of the negative voltage determination signal. When the mode determination signal M is low and the negative voltage determination signal is low, the operation mode of the load driving system is mode 1, the mode determination signal M is low, and the negative voltage determination signal is high. In this case, the operation mode is mode 3.

モード１からモード２への遷移は、図１２（ａ）に示した遷移ａのみによって起こるが、モード２からモード１への遷移は、遷移ｃと遷移ｄの二段階によって起こる。このため、モード２からモード１への遷移は、モード３を経由して起こることになる。つまり、モード２において、出力信号ＳOUTの振幅が小さくなってモード判定信号Ｍがｈｉｇｈからｌｏｗになると、図１２（ａ）の遷移ｃのように、チャージ・ポンプ回路４は、中間のモードとしてモード３に遷移する。その後、負の出力電圧ＶEEが参照電圧ＶEEｔよりも高くなって負電圧判定信号がｈｉｇｈからｌｏｗになると、遷移ｄのように、モード１に遷移する。   The transition from mode 1 to mode 2 occurs only by transition a shown in FIG. 12A, but the transition from mode 2 to mode 1 occurs by two stages, transition c and transition d. For this reason, the transition from mode 2 to mode 1 occurs via mode 3. That is, in mode 2, when the amplitude of the output signal SOUT decreases and the mode determination signal M changes from high to low, the charge pump circuit 4 is set to the intermediate mode as shown in transition c of FIG. Transition to 3. After that, when the negative output voltage VEE becomes higher than the reference voltage VEEt and the negative voltage determination signal changes from high to low, the mode 1 is shifted as in the transition d.

モード２からモード３に遷移する直前のモード２において、チャージ・ポンプ回路４は、クロック信号ＣＬＫ１〜ＣＬＫ４のうちのどのクロック信号によって生じる状態でも、問題なく動作することができる。また、モード３からモード１に遷移した直後のモード１において、チャージ・ポンプ回路４は、クロック信号ＣＬＫ１〜ＣＬＫ４のうちのどのクロック信号によって生じる状態でも、問題なく動作することができる。   In the mode 2 immediately before the transition from the mode 2 to the mode 3, the charge pump circuit 4 can operate without any problem even in a state caused by any of the clock signals CLK1 to CLK4. Further, in the mode 1 immediately after the transition from the mode 3 to the mode 1, the charge pump circuit 4 can operate without any problem even in a state caused by any of the clock signals CLK1 to CLK4.

図１３は、図１２に示したモードの遷移の際の、正の出力電圧ＶCC、負の出力電圧ＶEE、出力信号ＳOUTの時間変化を説明するための図である。図１３から明らかなように、モード３における正の出力電圧ＶCCは入力電圧ＶDDと略同じであるが、出力電圧ＶEEは時間の経過と共に上昇する。これは、被駆動回路から負電源側に流れ込む電流によるものであり、この電流の大きさによって出力電圧ＶEEが上昇するスピードは変化する。つまり、負電源側に流れ込む電流が大きければ出力電圧ＶEEの上昇は速くなり、負電源側に流れ込む電流が小さければ出力電圧ＶEEの上昇は遅くなる。   FIG. 13 is a diagram for explaining temporal changes in the positive output voltage VCC, the negative output voltage VEE, and the output signal SOUT at the time of the mode transition shown in FIG. As is apparent from FIG. 13, the positive output voltage VCC in mode 3 is substantially the same as the input voltage VDD, but the output voltage VEE increases with time. This is due to the current flowing from the driven circuit to the negative power supply side, and the speed at which the output voltage VEE rises varies depending on the magnitude of this current. That is, if the current flowing into the negative power supply side is large, the output voltage VEE increases rapidly, and if the current flowing into the negative power supply side is small, the output voltage VEE increases slowly.

図１４は、モード３におけるチャージ・ポンプ回路４の動作状態を説明するための図である。図１４は、スイッチング素子２０２ａ〜２０２ｋのオン、オフの状態を示している。図１４中に示したスイッチング素子を構成するＭＯＳトランジスタの極性は、図２において説明したとおりである。モード３では、図１４から明らかなように、キャパシタ２０１ａとキャパシタ２０１ｃとが並列になっていて、キャパシタ２０１ｂとキャパシタ２０１ｃとが並列になっている。   FIG. 14 is a diagram for explaining the operating state of charge pump circuit 4 in mode 3. In FIG. FIG. 14 shows the on / off states of the switching elements 202a to 202k. The polarities of the MOS transistors constituting the switching elements shown in FIG. 14 are as described in FIG. In mode 3, as is apparent from FIG. 14, the capacitor 201a and the capacitor 201c are in parallel, and the capacitor 201b and the capacitor 201c are in parallel.

図１５は、モード３におけるクロック信号ＣＬＫ１〜４と、チャージ・ポンプ回路に入力されるスイッチ制御信号ＳＷ１〜ＳＷ１１とを示した図である。ＳＷ１〜ＳＷ１１は、それぞれスイッチング素子２０２ａ〜２０２ｋの制御信号に対応しており、ｈｉｇｈのときにスイッチがＯＮを、ｌｏｗのときにスイッチがＯＦＦしていることを表す。
図１５に示したクロック信号ＣＬＫ１〜ＣＬＫ４は、図９に示したクロック信号ＣＬＫ１〜ＣＬＫ４と同じである。ただし、モード３では、スイッチ制御回路３がクロック信号ＣＬＫ１〜ＣＬＫ４に基づいて出力するスイッチ制御信号ＳＷ１〜ＳＷ１１がクロック信号ＣＬＫ１〜４には依存せず固定である。このような点で、モード３は、モード１、モード２と相違する。つまり、モード３において、スイッチ制御信号ＳＷ１〜ＳＷ１１は、全て一定の値を有する信号である。具体的には、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ９、ＳＷ１０は常にｌｏｗ、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ１１は常にｈｉｇｈである。 FIG. 15 is a diagram showing clock signals CLK1 to CLK4 in mode 3 and switch control signals SW1 to SW11 input to the charge pump circuit. SW1 to SW11 correspond to the control signals of the switching elements 202a to 202k, respectively, and indicate that the switch is ON when high and the switch is OFF when low.
The clock signals CLK1 to CLK4 shown in FIG. 15 are the same as the clock signals CLK1 to CLK4 shown in FIG. However, in mode 3, the switch control signals SW1 to SW11 output from the switch control circuit 3 based on the clock signals CLK1 to CLK4 are fixed without depending on the clock signals CLK1 to CLK4. In this respect, mode 3 is different from mode 1 and mode 2. That is, in mode 3, the switch control signals SW1 to SW11 are all signals having a constant value. Specifically, SW1, SW2, SW3, SW4, SW9, and SW10 are always low, and SW5, SW6, SW7, SW8, and SW11 are always high.

このようなモード３では、クロック信号ＣＬＫ１〜ＣＬＫ４によらず、スイッチング素子２０２ｅ〜２０２ｈ、スイッチング素子２０２ｋがオンされ、スイッチング素子２０２ａ〜２０２ｄ、スイッチング素子２０２ｉ〜２０２ｊがオフされる。ただし、スイッチング素子２０２ｂ、２０２ｄ、２０２ｆ、２０２ｈ、２０２ｉは負電圧領域でパスをオン、オフするために適切にレベルシフトされて用いられる。   In such mode 3, regardless of the clock signals CLK1 to CLK4, the switching elements 202e to 202h and the switching element 202k are turned on, and the switching elements 202a to 202d and the switching elements 202i to 202j are turned off. However, the switching elements 202b, 202d, 202f, 202h, and 202i are used after being appropriately level-shifted to turn on and off the path in the negative voltage region.

モード３では、チャージ・ポンプ回路のスイッチング素子２０２ｅ〜２０２ｈが常にオンすることから、ＧＮＤ−スイッチング素子２０２ｅ−キャパシタ２０１ａ−スイッチング素子２０２ｆ−キャパシタ２０１ｃ−ＧＮＤの閉ループが構成されると同時に、ＧＮＤ−スイッチング素子２０２ｇ−キャパシタ２０１ｂ−スイッチング素子２０２ｈ−キャパシタ２０１ｃ−ＧＮＤの閉ループが構成される。このとき、キャパシタ２０１ａに蓄積された電荷がキャパシタ２０１ｃへと転送されると同時に、キャパシタ２０１ｂに蓄積された電荷がキャパシタ２０１ｃへと転送され、キャパシタ２０１ａ〜２０１ｃの電圧は略等しくなる。   In mode 3, since the switching elements 202e to 202h of the charge pump circuit are always turned on, a GND-switching element 202e-capacitor 201a-switching element 202f-capacitor 201c-GND is closed. A closed loop of element 202g-capacitor 201b-switching element 202h-capacitor 201c-GND is formed. At this time, the charge accumulated in the capacitor 201a is transferred to the capacitor 201c, and at the same time, the charge accumulated in the capacitor 201b is transferred to the capacitor 201c, and the voltages of the capacitors 201a to 201c become substantially equal.

また、スイッチング素子２０２ｋは常にオンしており、端子ＶDD−スイッチング素子２０２ｋ−端子ＶCCのパスが構成され、端子ＶCCは端子ＶDDと略同電位となる。
モード３では、以上の状態を、クロック信号ＣＬＫ１〜ＣＬＫ４によらず維持することによってグランド端子ＧＮＤと端子ＶCCとの間に、入力電圧ＶDDと同じ極性であって、かつ値が入力電圧ＶDDと略同じレベルの電圧を出力する電源を発生させることができる。また、グランド端子ＧＮＤと端子ＶEEとの間に、入力電圧ＶDDと極性が反対であって、かつ値が入力電圧ＶDDと略同じレベルの電圧を出力する電源を発生させることができる。 Further, the switching element 202k is always on, and a path of terminal VDD-switching element 202k-terminal VCC is formed, and the terminal VCC has substantially the same potential as the terminal VDD.
In mode 3, the above state is maintained regardless of the clock signals CLK1 to CLK4, so that the same polarity as that of the input voltage VDD is present between the ground terminal GND and the terminal VCC, and the value is substantially the same as the input voltage VDD. A power supply that outputs the same level of voltage can be generated. Further, it is possible to generate a power supply that outputs a voltage having a polarity opposite to that of the input voltage VDD and having a value substantially equal to the input voltage VDD between the ground terminal GND and the terminal VEE.

このとき、被駆動回路からの電流が負の出力電圧ＶEEを供給する電源に流れ込むことによって、各キャパシタの電圧は時間の経過と共に減少し、負の出力電圧ＶEEが上昇する。負の出力電圧ＶEEの絶対値で考えると、時間の経過と共に負の出力電圧ＶEEの絶対値が入力電圧ＶDDと略等しい状態から減少する方向に変化する。このとき、負電圧検出回路を用いて、負の出力電圧ＶEEがある参照電圧ＶEEｔを越えるのを検知することで、参照電圧ＶEEｔを越えたところでモード１に遷移させることができる。この参照電圧は、−１／２ＶDDにすることが好ましいが、他の電圧でも問題なく動作させることができる。   At this time, the current from the driven circuit flows into the power supply that supplies the negative output voltage VEE, so that the voltage of each capacitor decreases with time and the negative output voltage VEE increases. Considering the absolute value of the negative output voltage VEE, the absolute value of the negative output voltage VEE changes from a state substantially equal to the input voltage VDD with a lapse of time. At this time, by using the negative voltage detection circuit to detect that the negative output voltage VEE exceeds a certain reference voltage VEEt, it is possible to shift to mode 1 when the reference voltage VEEt is exceeded. The reference voltage is preferably -1 / 2VDD, but other voltages can be used without any problem.

また、モード３において、再びモード２に遷移したとき、遷移した直後のモード２の状態は、クロック信号ＣＬＫ１〜ＣＬＫ４のうちのどの状態でも問題なく動作することができる。
また、上記実施形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。 Further, when the mode 3 is changed again to the mode 2 in the mode 3, the state of the mode 2 immediately after the change can operate without any problem in any of the clock signals CLK1 to CLK4.
The above embodiments are preferable specific examples of the present invention, and various technically preferable limitations are given. However, the scope of the present invention is described in particular in the above description to limit the present invention. As long as there is no, it is not restricted to these forms. In the drawings used in the above description, for convenience of illustration, the vertical and horizontal scales of members or parts are schematic views different from actual ones.

また、本発明は上記実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。   Further, the present invention is not limited to the above-described embodiment, and modifications, improvements, and the like within the scope that can achieve the object of the present invention are included in the present invention.

本発明は、被駆動回路を駆動して負荷に電力を供給するチャージ・ポンプ回路であって、消費電力の削減が望まれる構成に係るものであれば、どのようなチャージ・ポンプ回路及び、それを駆動するための半導体集積回路にも適用することができる。   The present invention relates to a charge pump circuit that drives a driven circuit and supplies power to a load, and any charge pump circuit, and any charge pump circuit, as long as it relates to a configuration in which power consumption is desired to be reduced. The present invention can also be applied to a semiconductor integrated circuit for driving.

１ 負荷駆動システム
２ クロック発生回路
３ スイッチ制御回路
４ チャージ・ポンプ回路
５ アンプ回路
６ 負荷
７ モード検出回路
９ 負電圧検出回路
１７１〜１７４ スイッチング素子
２０１ａ〜２０１ｃ キャパシタ
２０２ａ〜２０２ｋ スイッチング素子
７０１ａ、７０１ｂ、８０１ａ、８０１ｂ 減算回路
７０２ａ，７０２ｂ, ８０２ａ，８０２ｂ, １６０１ コンパレータ回路
７０３，８０３ ＯＲ回路 DESCRIPTION OF SYMBOLS 1 Load drive system 2 Clock generation circuit 3 Switch control circuit 4 Charge pump circuit 5 Amplifier circuit 6 Load 7 Mode detection circuit 9 Negative voltage detection circuit 171-174 Switching element 201a-201c Capacitor 202a-202k Switching element 701a, 701b, 801a 801b Subtraction circuits 702a, 702b, 802a, 802b, 1601 Comparator circuits 703, 803 OR circuit

Claims (5)

入力電源から電荷を供給し、正の出力電源である正出力電源及び負の出力電源である負出力電源を生成するチャージ・ポンプ回路であって、
第１キャパシタと、
前記第１キャパシタに直列に接続され得る第２キャパシタと、
前記負出力電源から供給された電荷が保持される第３キャパシタと、
前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタを電気的に接続または分離するスイッチング回路と、を含み、
前記スイッチング回路は、前記第１キャパシタの正極側端子に、グランド端子を接続する第１スイッチング素子と、前記第１キャパシタの負極側端子に、前記負出力電源を接続する第２スイッチング素子と、前記第２キャパシタの正極側端子に、グランド端子を接続する第３スイッチング素子と、前記第２キャパシタの負極側端子に、前記負出力電源を接続する第４スイッチング素子と、を含み、
前記入力電源によって供給された電荷を前記第１キャパシタに蓄積すると共に、前記第２キャパシタに蓄積された電荷を前記負出力電源に転送する第１の状態と、前記入力電源によって供給された電荷を前記第２キャパシタに蓄積すると共に、前記第１キャパシタに蓄積された電荷を前記負出力電源に転送する第２の状態と、を繰返し形成する第１のモードから、
前記入力電源から供給された電荷が前記第１キャパシタ及び前記第２キャパシタに蓄積される第３の状態と、前記第３の状態において前記第１キャパシタに蓄積された電荷が前記負出力電源に転送されると共に、前記第２キャパシタに蓄積された電荷が前記正出力電源に転送される第４の状態と、前記入力電源から供給された電荷が前記第１キャパシタ及び前記第２キャパシタに蓄積される第５の状態と、前記第５の状態において前記第２キャパシタに蓄積された電荷が前記負出力電源に転送されると共に、前記第１キャパシタに蓄積された電荷が前記正出力電源に転送される第６の状態と、を繰返し形成する第２のモードに遷移する過程において、
前記第１キャパシタと前記第３キャパシタとを並列に接続し、かつ、前記第２キャパシタを前記第３キャパシタと並列に接続する第３のモードを形成することを特徴とするチャージ・ポンプ回路。 A charge pump circuit that supplies electric charge from an input power source and generates a positive output power source that is a positive output power source and a negative output power source that is a negative output power source,
A first capacitor;
A second capacitor that may be connected in series with the first capacitor;
A third capacitor for holding electric charge supplied from the negative output power source;
A switching circuit that electrically connects or disconnects the first capacitor, the second capacitor, and the third capacitor;
The switching circuit includes: a first switching element that connects a ground terminal to a positive terminal of the first capacitor; a second switching element that connects the negative output power source to a negative terminal of the first capacitor; A third switching element that connects a ground terminal to the positive terminal of the second capacitor; and a fourth switching element that connects the negative output power source to the negative terminal of the second capacitor;
The first state in which the electric charge supplied by the input power source is accumulated in the first capacitor and the electric charge accumulated in the second capacitor is transferred to the negative output power source, and the electric charge supplied by the input power source is From the first mode of repeatedly forming the second state of accumulating in the second capacitor and transferring the electric charge accumulated in the first capacitor to the negative output power source,
Transfer to a third state and said third electric charge accumulated in the first capacitor in the state of the negative output power charge supplied from the input power is accumulated in the first capacitor and the second capacitor while it is the fourth state in which the second charge stored in the capacitor is transferred to the positive output power, the charge supplied from the input power is accumulated in the first capacitor and the second capacitor a fifth state, the conjunction fifth charge accumulated in the second capacitor in the state is transferred to the negative output power, the charges accumulated in the first capacitor is transferred to the positive output power in the process of transition to a second mode for forming repeated with the sixth state, and
A charge pump circuit comprising: a third mode in which the first capacitor and the third capacitor are connected in parallel, and the second capacitor is connected in parallel with the third capacitor. 前記スイッチング回路は、
前記第１キャパシタの正極側端子にグランド端子を接続すると共に、前記第１キャパシタの負極側端子に前記負出力電源を接続し、前記第２キャパシタの正極側端子にグランド端子を接続すると共に前記第２キャパシタの負極側端子に前記負出力電源を接続し、前記第３キャパシタの正極側端子に前記グランド端子を接続すると共に、前記第３キャパシタの負極側端子に前記負出力電源を接続することを特徴とする請求項１に記載のチャージ・ポンプ回路。 The switching circuit is
A ground terminal is connected to a positive terminal of the first capacitor, a negative output power source is connected to a negative terminal of the first capacitor, a ground terminal is connected to a positive terminal of the second capacitor, and the first terminal Connecting the negative output power source to the negative terminal of the second capacitor, connecting the ground terminal to the positive terminal of the third capacitor, and connecting the negative output power source to the negative terminal of the third capacitor. 2. The charge pump circuit according to claim 1, wherein 前記第３のモードにおいて、
前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタに蓄積されている電荷が平均化され、時間の経過と共に前記負出力電源から供給される電圧の絶対値が、前記入力電源から供給される電圧の絶対値と略等しい状態から、前記入力電源から供給される電圧の絶対値の半分と略等しい状態に変化することを特徴とする請求項１又は２に記載のチャージ・ポンプ回路。 In the third mode,
The electric charges accumulated in the first capacitor, the second capacitor, and the third capacitor are averaged, and the absolute value of the voltage supplied from the negative output power supply is supplied from the input power supply over time. 3. The charge pump circuit according to claim 1, wherein the charge pump circuit changes from a state substantially equal to the absolute value of the voltage to a state substantially equal to half of the absolute value of the voltage supplied from the input power supply. 前記請求項１〜３のいずれか１項に記載のチャージ・ポンプ回路を含み、前記正出力電源及び前記負出力電源に基づいて生成された出力信号を負荷に供給することを特徴とする半導体集積回路。 Wherein comprises a charge pump circuit according to any one of claims 1 to 3, the semiconductor integrated, characterized in that providing an output signal generated on the basis of the positive output power source and the negative output power to a load circuit. 前記出力信号と予め設定されている第１参照電圧とを比較し、比較の結果に基づいて判定信号１を出力するモード検出回路と、
前記負出力電源から出力される電圧と予め設定されている第２参照電圧とを比較し、比較の結果に基づいて判定信号２を出力する負電圧検出回路と、
を含み、
前記判定信号１と前記判定信号２の組み合わせ結果により、
前記第１のモード、前記第２のモード、前記負出力電源から出力される電圧の絶対値が前記第１のモードにおける絶対値よりも減少する第３モードのいずれかで前記チャージ・ポンプ回路を動作させるように前記スイッチング回路を制御することを特徴とする請求項４に記載の半導体集積回路。 A mode detection circuit that compares the output signal with a preset first reference voltage and outputs a determination signal 1 based on a result of the comparison;
A negative voltage detection circuit that compares a voltage output from the negative output power source with a preset second reference voltage and outputs a determination signal 2 based on a result of the comparison;
Including
According to the combination result of the determination signal 1 and the determination signal 2,
The charge pump circuit in any one of the first mode, the second mode, and a third mode in which an absolute value of a voltage output from the negative output power source is smaller than an absolute value in the first mode. The semiconductor integrated circuit according to claim 4 , wherein the switching circuit is controlled to operate.
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