JP5839593B2

JP5839593B2 - Peak hold circuit

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Publication number: JP5839593B2
Application number: JP2012266379A
Authority: JP
Inventors: 美濃谷　直志; 直志美濃谷; 森村　浩季; 浩季森村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2012-12-05
Filing date: 2012-12-05
Publication date: 2016-01-06
Anticipated expiration: 2032-12-05
Also published as: JP2014112786A

Description

本発明は、ピークホールド回路に関するものである。 The present invention relates to a peak hold circuit.

信号のピーク値を検出しその値を保持するピークホールド回路が計測等の分野で使用されている。従来のピークホールド回路を図２３に示す。電圧比較回路でピークホールド回路の出力電圧V_OUTと入力電圧V_INを比較し、V_OUT＜V_INの時に電圧比較器の出力電圧が高電位となってNMOSトランジスタMn1がオンとなる。この時に正電源電圧から負電源電圧に向かって移動する電荷が容量C1に蓄積されV_OUTが増加する。V_OUT≧V_INの場合では電圧比較器の出力電圧が低電位となって、NMOSトランジスタMn1がオフとなる。この場合では容量C1に蓄積される電荷が増加も減少もしないためV_OUTが保持される。 A peak hold circuit that detects a peak value of a signal and holds the value is used in the field of measurement and the like. A conventional peak hold circuit is shown in FIG. The voltage comparison circuit compares the output voltage V _OUT of the peak hold circuit with the input voltage V _IN , and when V _OUT <V _IN , the output voltage of the voltage comparator becomes high and the NMOS transistor Mn1 is turned on. At this time, charges moving from the positive power supply voltage toward the negative power supply voltage are accumulated in the capacitor C1, and _VOUT increases. When V _OUT ≧ V _IN , the output voltage of the voltage comparator becomes low potential, and the NMOS transistor Mn1 is turned off. In this case, V _OUT is held because the charge accumulated in the capacitor C1 does not increase or decrease.

従来のピークホールド回路で小振幅信号のピークを取得する場合では、電圧増幅回路を使用して所望のV_outが得られるまで信号を増幅する必要があった。例えばピークホールド回路の出力V_outをADコンバータに入力する場合では、V_outの変化ΔV_outがADコンバータの分解能以上になるように電圧増幅回路のゲインを設定する必要がある。トランジスタを使用した電圧増幅回路では出力が電源電圧に近づくほど抑圧されるため、ピーク値が抑圧される問題がある。 In the case where the peak of a small amplitude signal is acquired by a conventional peak hold circuit, it is necessary to amplify the signal until a desired V _out is obtained using a voltage amplifier circuit. For example in the case of inputting the output V _out of the peak hold circuit AD converter changes [Delta] V _out of V _out it is required to set the gain of the voltage amplifying circuit to be equal to or greater than the resolution of the AD converter. In a voltage amplification circuit using a transistor, since the output is suppressed as it approaches the power supply voltage, the peak value is suppressed.

また、電圧比較器の入力でのピーク値の抑圧の防止も重要である。信号の周波数が高いほど電圧増幅回路の出力は抑圧されるため、高周波信号のピーク値を取得するのは難しい。高周波動作に適した微細加工技術で製作されたトランジスタは電源電圧の低電圧化を伴うため電圧増幅回路の出力の抑圧が顕著になる。 It is also important to prevent peak value suppression at the input of the voltage comparator. Since the output of the voltage amplification circuit is suppressed as the signal frequency is higher, it is difficult to obtain the peak value of the high-frequency signal. Since a transistor manufactured by a microfabrication technique suitable for high-frequency operation is accompanied by a reduction in the power supply voltage, the suppression of the output of the voltage amplifier circuit becomes remarkable.

平井他，“パルス方式3D Imaging LADARの開発”，第27回レーザセンシングシンポジウム，PB-9，2009年9月，［ｏｎｌｉｎｅ］、［平成２４年１１月１２日検索］、インターネット＜ＵＲＬ：http://www-lidar.nies.go.jp/LRSJ/27thLSS/27th_papers/PB-9.pdf＞Hirai et al., “Development of Pulsed 3D Imaging LADAR”, 27th Laser Sensing Symposium, PB-9, September 2009, [online], [November 12, 2012 search], Internet <URL: http: //www-lidar.nies.go.jp/LRSJ/27thLSS/27th_papers/PB-9.pdf>

本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、小振幅信号のピークを取得可能なピークホールド回路を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a peak hold circuit capable of acquiring a peak of a small amplitude signal.

上記の課題を解決するために、第１の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を増加させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、予め設定したしきい値以上の入力電圧信号V_inを電流信号I_inに変換するベースクリッパ型高トランスコンダクタンス電圧電流変換回路と、前記ベースクリッパ型高トランスコンダクタンス電圧電流変換回路に前記しきい値を与えるしきい値設定回路と、前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≧I_outの時には前記スイッチをオンにする電圧を出力しI_in＜I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路とを備えることを特徴とする。 In order to solve the above problems, the first aspect of the present invention is a peak hold circuit that detects and outputs a peak of an input signal, and is turned on when the output voltage is increased and turned off when the output voltage is held. A switch for storing the charge when increasing the output voltage and holding the charge when holding the output voltage, and discharging the charge stored in the capacitor by a reset signal to an initial state. a reset switch to return, a base clipper-type high transconductance voltage-current conversion circuit for converting the threshold value or more input voltage signal V _in which is set in advance in the current signal I _in, the base clipper-type high transconductance voltage-current conversion circuit a threshold setting circuit for providing the threshold, low transconductance voltage-current converting the output voltage into a current signal I _out The conversion circuit and the current signal I _in as an input, and the current signal I _out as a reference, the voltage for turning on the switch is output when I _in ≧ I _out , and the switch is turned off when I _in <I _out And a current input comparison circuit for outputting a voltage.

第２の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、予め設定したしきい値以下の入力電圧信号V_inを電流信号I_inに変換するベースクリッパ型高トランスコンダクタンス電圧電流変換回路と、前記ベースクリッパ型高トランスコンダクタンス電圧電流変換回路に前記しきい値を与えるしきい値設定回路と、前記出力電圧を電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路と、前記電流信号I_inを入力とし前記電流信号I_outを基準としてI_in≦I_outの時には前記スイッチをオンにする電圧を出力しI_in＞I_outの時には前記スイッチをオフにする電圧を出力する電流入力比較回路とを備えることを特徴とする。 According to a second aspect of the present invention, there is provided a peak hold circuit for detecting and outputting a peak of an input signal, a switch that is turned on when the output voltage is decreased and turned off when the output voltage is held, and the output voltage A capacitor for storing charge when reducing and holding the output voltage when holding the output voltage; a reset switch for discharging the charge stored in the capacitor by a reset signal and returning to the initial state; threshold providing a base clipper-type high transconductance voltage-current conversion circuit for converting an input voltage signal V _in the following threshold into a current signal I _in, the threshold to the base clipper-type high transconductance voltage-current conversion circuit a setting circuit, and a low transconductance voltage-current conversion circuit for converting the output voltage into a current signal I _out, the current signal I _in A current input comparator circuit for outputting a voltage for turning off the switch when the output voltage to turn on the switch I _in> I _out when the I _in ≦ I _out based on the said current signal I _out as input It is characterized by providing.

第３の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を増加せるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を増加させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、予め設定した正のしきい値以上の入力電圧信号と基準の電圧を比較して前記入力電圧信号が前記基準の電圧以上の時に前記スイッチをオンにする電圧を出力し前記入力電圧信号が前記基準の電圧よりも小さい時に前記スイッチをオフにする電圧を出力するベースクリッパ入力電圧比較回路と、前記ベースクリッパ入力電圧比較回路に前記しきい値を与えるしきい値設定回路と、前記出力電圧を減衰させて前記ベースクリッパ入力電圧比較回路の前記基準の電圧として出力する出力−負電源間電圧減衰回路とを備えることを特徴とする。 According to a third aspect of the present invention, there is provided a peak hold circuit for detecting and outputting a peak of an input signal, a switch that is turned on when the output voltage is increased and turned off when the output voltage is held, and the output voltage A capacitor for accumulating electric charge when increasing and holding the electric charge accumulated when holding the output voltage, a reset switch for discharging the electric charge accumulated in the capacitor by a reset signal and returning it to the initial state, and a preset positive than the voltage of the input voltage signal to output a voltage to turn on the switch the reference when the input voltage signal and a reference the input voltage signal by comparing the voltage of the higher voltage of the reference of the above threshold threshold giving a base clipper input voltage comparing circuit for outputting a voltage for turning off the switch when small, the threshold value to the base clipper input voltage comparing circuit Characterized in that it comprises a negative power supply voltage attenuation circuit - and value setting circuit, it attenuates the output voltage output for outputting a voltage of the reference of the base clipper input voltage comparing circuit.

第４の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるスイッチと、前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、予め設定した負のしきい値以下の入力電圧信号と基準の電圧を比較して前記入力電圧信号が前記基準の電圧以下の時に前記スイッチをオンにする電圧を出力し前記入力電圧信号が前記基準の電圧よりも大きい時に前記スイッチをオフにする電圧を出力するベースクリッパ入力電圧比較回路と、前記ベースクリッパ入力電圧比較回路に前記しきい値を与えるしきい値設定回路と、前記出力電圧を減衰させて前記ベースクリッパ入力電圧比較回路の前記基準の電圧として出力する正電源−出力間電圧減衰回路とを備えることを特徴とする。 A fourth aspect of the present invention is a peak hold circuit that detects and outputs a peak of an input signal, and is a switch that is turned on when the output voltage is decreased and turned off when the output voltage is held, and the output voltage A capacitor for storing charge when reducing and holding the output voltage when holding the output voltage, a reset switch for discharging the charge stored in the capacitor by a reset signal and returning to the initial state, and a preset negative than the voltage of the input voltage signal to output a voltage to turn on the switch the reference when the input voltage signal is less than the voltage of the reference by comparing the following input voltage signal and the reference voltage threshold of a base clipper input voltage comparing circuit for outputting a voltage for turning off the switch when large, the give a threshold to the base clipper input voltage comparing circuit And an outputting voltage attenuation circuit - and have value setting circuit, a positive power supply wherein the output voltage is attenuated and outputs as a voltage of the reference of the base clipper input voltage comparing circuit.

第５の本発明は、入力信号のピークを検出し出力するピークホールド回路であって、出力電圧を減少させるときにオンになり前記出力電圧を保持する時にオフになるNMOSトランジスタMn1と、前記出力電圧を減少させるときに電荷を蓄積し前記出力電圧を保持する時に蓄積した電荷を保持する容量と、リセット信号により前記容量に蓄積された電荷を放電させて初期状態に戻すリセットスイッチと、入力電圧信号が減少した時にドレイン−ソース間のコンダクタンスが小さくなり電流が流れにくくなるNMOSトランジスタMniと、しきい値以上のピーク値を取得するために前記NMOSトランジスタMniのゲートにバイアス電圧を与えるしきい値設定回路と、前記出力電圧を電流に変換するNMOSトランジスタMnrefおよび抵抗Rcと、自身のドレイン−ソース間のコンダクタンスと前記NMOSトランジスタMniのドレイン−ソース間のコンダクタンスとの比で前記NMOSトランジスタMn1を制御する電圧を出力するPMOSトランジスタMpcと、前記出力電圧から変換された電流に基づいて前記PMOSトランジスタMpcのコンダクタンスを制御するPMOSトランジスタMpmと、前記NMOSトランジスタMn1を制御する電圧のレベルシフトとして動作するNMOSトランジスタMnbおよび抵抗Rbとを備え、前記入力電圧信号に対する前記NMOSトランジスタMniのコンダクタンスの変化よりも前記出力電圧に対する前記PMOSトランジスタMpcのコンダクタンスの変化が小さいことを特徴とする。 The fifth aspect of the present invention is a peak hold circuit for detecting and outputting a peak of an input signal, which is turned on when the output voltage is decreased and turned off when the output voltage is held, and the output A capacitor for accumulating electric charge when reducing the voltage and holding the electric charge accumulated when holding the output voltage, a reset switch for discharging the electric charge accumulated in the capacitor by a reset signal and returning to the initial state, and an input voltage NMOS transistor Mni whose drain-source conductance becomes small when the signal decreases and current does not flow easily, and a threshold value for applying a bias voltage to the gate of NMOS transistor Mni in order to obtain a peak value above the threshold value Setting circuit, NMOS transistor Mnref and resistor Rc for converting the output voltage into a current, and its own drain-source connection A PMOS transistor Mpc that outputs a voltage for controlling the NMOS transistor Mn1 based on a ratio of a conductance and a drain-source conductance of the NMOS transistor Mni, and a conductance of the PMOS transistor Mpc based on a current converted from the output voltage A PMOS transistor Mpm for controlling the NMOS transistor Mn1, an NMOS transistor Mnb that operates as a level shift of a voltage for controlling the NMOS transistor Mn1, and a resistor Rb, and the output voltage rather than a change in conductance of the NMOS transistor Mni with respect to the input voltage signal. The change in conductance of the PMOS transistor Mpc with respect to is small .

本発明によれば、小振幅信号のピークを取得可能なピークホールド回路を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the peak hold circuit which can acquire the peak of a small amplitude signal can be provided.

本発明にかかる第１の実施形態のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of 1st Embodiment concerning this invention. 図１のピークホールド回路のタイミングチャートである。It is a timing chart of the peak hold circuit of FIG. 出力−負電源間電圧減衰回路の一例を示す図である。It is a figure which shows an example of the voltage attenuation circuit between an output and a negative power supply. 第１の実施形態の変形例のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of the modification of 1st Embodiment. 図４のピークホールド回路のタイミングチャートである。6 is a timing chart of the peak hold circuit of FIG. 正電源−出力間電圧減衰回路の一例を示す図である。It is a figure which shows an example of the voltage attenuation circuit between a positive power supply and an output. 本発明にかかる第２の実施形態のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of 2nd Embodiment concerning this invention. 図７のピークホールド回路のタイミングチャートである。It is a timing chart of the peak hold circuit of FIG. 電流入力比較回路、高トランスコンダクタンス電圧電流変換回路および低トランスコンダクタンス電圧電流変換回路の一例を示す図である。It is a figure which shows an example of a current input comparison circuit, a high transconductance voltage current conversion circuit, and a low transconductance voltage current conversion circuit. 第２の実施形態の変形例のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of the modification of 2nd Embodiment. 図１０のピークホールド回路のタイミングチャートである。It is a timing chart of the peak hold circuit of FIG. 本発明にかかる第３の実施形態のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of 3rd Embodiment concerning this invention. 図１２のピークホールド回路のタイミングチャートである。It is a timing chart of the peak hold circuit of FIG. 電流入力比較回路、ベースクリッパ型高トランスコンダクタンス電圧電流変換回路および低トランスコンダクタンス電圧電流変換回路との一例を示す図である。It is a figure which shows an example of a current input comparison circuit, a base clipper type high transconductance voltage current conversion circuit, and a low transconductance voltage current conversion circuit. 第３の実施形態の変形例のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of the modification of 3rd Embodiment. 図１５のピークホールド回路のタイミングチャートである。16 is a timing chart of the peak hold circuit of FIG. 本発明にかかる第４の実施形態のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of 4th Embodiment concerning this invention. 図１７のピークホールド回路のタイミングチャートである。It is a timing chart of the peak hold circuit of FIG. 第４の実施形態の第１変形例のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of the 1st modification of 4th Embodiment. 図１９のピークホールド回路のタイミングチャートである。20 is a timing chart of the peak hold circuit of FIG. 第４の実施形態の第２変形例のピークホールド回路を示す図である。It is a figure which shows the peak hold circuit of the 2nd modification of 4th Embodiment. 図２１のピークホールド回路のタイミングチャートである。It is a timing chart of the peak hold circuit of FIG. 従来のピークホールド回路を示す図である。It is a figure which shows the conventional peak hold circuit.

以下、本発明の実施形態にかかるピークホールド回路について図面を参照して説明する。 Hereinafter, a peak hold circuit according to an embodiment of the present invention will be described with reference to the drawings.

〔第１の実施形態〕
図１に本発明にかかる第１の実施形態を示す。本ピークホールド回路は、出力電圧V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、V_inを入力としV_inが基準の電圧以上の時にMn1をオンにする電圧を出力しV_inが基準の電圧より小さい時にMn1をオフにする電圧を出力する電圧比較器１と、V_outを減衰させて電圧比較器１の基準の電圧として出力する出力−負電源間電圧減衰回路２と、で構成される。 [First Embodiment]
FIG. 1 shows a first embodiment according to the present invention. This peak hold circuit is turned on when the output voltage _Vout is increased and turned off when _Vout is held, and the charge hold when _Vout is increased and accumulated when holding _Vout . a capacitor C1 that holds the charges, to turn on the reset switch RSW back to to discharge the charge accumulated in the C1 and the initial state by a reset signal RST, the Mn1 when V _in is equal to or higher than the reference voltage as input V _in a voltage comparator 1 outputs a voltage to turn off the Mn1 when outputs a voltage V _in less than the voltage of the reference, attenuates the V _out is output as the reference voltage of the voltage comparator 1 outputs - negative power supply between Voltage attenuating circuit 2.

図１ではスイッチMn1をNMOSトランジスタで記載している。
以下で特に断らない限り電圧とは負電源間電圧を基準とした電圧のことを示す。 In FIG. 1, the switch Mn1 is described as an NMOS transistor.
Unless otherwise specified below, the voltage refers to a voltage based on the voltage between the negative power supplies.

図２のタイミングチャートを用いて動作を説明する。V_inの初期値は負電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは負電圧電源と等電位となっている。V_inが増加すると電圧比較器１の基準の電圧V_refがV_inと等しくなるまで電圧比較器はMn1をオンにする電圧を出力する。これに伴いC1に電荷が蓄積されV_outが増加する。V_refは出力−負電源間電圧減衰回路２の減衰率に従ってV_outを減衰させた電圧であるため、V_outはV_inよりも大きい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが減少し始めるとV_refのほうがV_inよりも大きくなるため電圧比較器１はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inのピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。出力−負電源間電圧減衰回路２の減衰率を大きくすれば小振幅のV_inに対して大きなV_outが得られる。 The operation will be described with reference to the timing chart of FIG. The initial value of V _in is a negative voltage power supply and the equal potential. In the initial state, no charge is accumulated in C1, and _Vout is equipotential with the negative voltage power supply. Reference voltage V _ref of the voltage comparator 1 If V _in increases the voltage comparator until equal to V _in and outputs a voltage to turn on the Mn1. Along with this, charges are accumulated in C1 and _Vout increases. Since V _ref is a voltage obtained by attenuating V _out according to the attenuation factor of the output-negative power supply voltage attenuating circuit 2, V _out is larger than V _in . Therefore, than the amplitude of the V _in Okoseru the change ΔV _out of large output. When V _in begins to decrease, V _ref becomes larger than V _in , so that the voltage comparator 1 outputs a voltage for turning off Mn1. At this time, V _out is to hold the front of the potential V _in begins to decrease. Voltage corresponding to the peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored. Output - large V _out is obtained for the negative supply voltage attenuator circuit 2 of V _in the small-amplitude by increasing the attenuation factor.

出力−負電源間電圧減衰回路２は図３に示すRa1とRa2による抵抗分割でも実現できる。このとき減衰率はRa2/(Ra1+Ra2)で設定できる。図３では、電圧比較器１を演算増幅器としている。 The output-negative power supply voltage attenuating circuit 2 can also be realized by resistance division by Ra1 and Ra2 shown in FIG. At this time, the attenuation factor can be set by Ra2 / (Ra1 + Ra2). In FIG. 3, the voltage comparator 1 is an operational amplifier.

このように本実施形態のピークホールド回路を用いれば、ピーク値の抑圧が生じる電源電圧近傍の電圧信号を出力・入力する必要がない。したがって、小振幅のV_inのピーク値がV_inの振幅と比較してV_outの大きな変化ΔV_outがピーク値の抑圧を受けずに得られる。 As described above, when the peak hold circuit of this embodiment is used, it is not necessary to output and input a voltage signal in the vicinity of the power supply voltage in which suppression of the peak value occurs. Therefore, large changes [Delta] V _out of V _out compared peak value of the small amplitude of the V _in is the amplitude of the V _in is obtained without the suppression of the peak value.

上記の説明において、V_inの初期値を負電源電圧と同じとしたが電圧比較器１の出力がMn1をオフにする電圧であればV_inの初期値は負電源電圧でなくてもよい。
図１ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。 In the above description, the initial value of the same as the but if the voltage output of the voltage comparator 1 is off the Mn1 V _in the initial value of V _in the negative supply voltage may not be negative supply voltage.
Although an NMOS transistor is used for Mn1 in FIG. 1, a PMOS transistor may be used.

〔第１の実施形態の変形例〕
図１ではC1を負電源電圧側に接続しMn1を正電源電圧側に接続しているが、図４の変形例に示すようにC1を正電源電圧側に接続しMn1を負電源電圧側に接続してもよい。この場合では、正電源−出力間電圧減衰回路３を使用し、リセットスイッチRSWを正電源電圧とV_outの間に接続する。Mn1はV_outを減少させる時にオンとしV_outを保持させる時にオフとする。正電源−出力間電圧減衰回路３は正電源電圧とV_out間の電圧を減衰させる回路であり、その出力V_refはV_outよりも正電源電圧に近い。また、電圧比較回路ではV_inがV_ref未満の時にMn1をオンにする電圧を出力し、V_inがV_refより大きい時にMn1をオフにする電圧を出力する。 [Modification of First Embodiment]
In FIG. 1, C1 is connected to the negative power supply voltage side and Mn1 is connected to the positive power supply voltage side. However, as shown in the modification of FIG. 4, C1 is connected to the positive power supply voltage side and Mn1 is connected to the negative power supply voltage side. You may connect. In this case, the positive power supply-output voltage attenuating circuit 3 is used, and the reset switch RSW is connected between the positive power supply voltage and _Vout . Mn1 is turned on when V _out is decreased and turned off when V _out is held. The positive power supply-output voltage attenuating circuit 3 is a circuit for attenuating the voltage between the positive power supply voltage and _Vout , and its output _Vref is closer to the positive power supply voltage than _Vout . Also, the V _in the voltage comparator circuit outputs a voltage to turn on the Mn1 when less than V _ref, V _in and outputs a voltage to turn off the Mn1 at greater than V _ref.

本変形例の動作を図５のタイミングチャートを用いて説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではV_outは正電圧電源と等電位となっておりC1に電荷は蓄積されていない。V_inが減少すると電圧比較器１の基準の電圧V_refがV_inと等しくなるまで電圧比較器１はMn1をオンにする電圧を出力する。これに伴いC1に電荷が蓄積されV_outが減少する。V_refは出力−正電源間電圧減衰回路の減衰率に従ってV_outを正電源電圧側に減衰させた電圧であるため、V_outはV_inよりも小さい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが増加し始めるとV_refのほうがV_inよりも小さくなるため電圧比較器１はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。正電源−出力間電圧減衰回路３の減衰率を大きくすれば小振幅のV_inに対して大きなΔV_outが得られる。 The operation of this modification will be described with reference to the timing chart of FIG. The initial value of V _in is a positive voltage power supply and the equal potential. In the initial state, _Vout is equipotential with the positive voltage power supply, and no charge is accumulated in C1. When V _in decreases, the voltage comparator 1 outputs a voltage for turning on Mn1 until the reference voltage V _ref of the voltage comparator 1 becomes equal to V _in . Along with this, charges are accumulated in C1 and _Vout decreases. V _ref is output - for the V _out is the voltage obtained by attenuating the positive supply voltage side in accordance with the attenuation factor of the positive power supply voltage attenuation circuit, V _out is smaller than V _in. Therefore, than the amplitude of the V _in Okoseru the change ΔV _out of large output. When V _in starts to increase, V _ref becomes smaller than V _in , so that the voltage comparator 1 outputs a voltage for turning off Mn1. At this time, V _out is to hold the front of the potential V _in begins to decrease. Voltage corresponding to the negative peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored. Positive Power - large [Delta] V _out relative to the output between a small amplitude if a large attenuation rate of voltage decay circuit 3 V _in is obtained.

正電源−出力間電圧減衰回路３は図６に示すRa1とRa2による抵抗分割でも実現できる。このとき減衰率はRa2/(Ra1+Ra2)で設定できる。図６では、電圧比較器１を演算増幅器としている。
また、図４ではMn1のスイッチにNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。 The positive power supply-output voltage attenuating circuit 3 can also be realized by resistance division by Ra1 and Ra2 shown in FIG. At this time, the attenuation factor can be set by Ra2 / (Ra1 + Ra2). In FIG. 6, the voltage comparator 1 is an operational amplifier.
In FIG. 4, an NMOS transistor is used for the switch of Mn1, but a PMOS transistor may be used.

〔第２の実施形態〕
図７に本発明にかかる第２の実施形態を示す。本ピークホールド回路は、V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、入力電圧信号V_inを電流信号I_inに変換する高トランスコンダクタンス電圧電流変換回路４と、出力電圧信号V_outを電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路５と、I_inを入力としI_outを基準としてI_in≧I_outの時にはMn1をオンにする電圧を出力しI_in＜I_outの時にはMn1をオフにする電圧を出力する電流入力比較回路６と、で構成される。
図７ではスイッチMn1をNMOSトランジスタで記載している。 [Second Embodiment]
FIG. 7 shows a second embodiment according to the present invention. This peak hold circuit turns on when V _out is increased and turns off when V _out is held, and Mn1 that accumulates charges when V _out is increased and charges accumulated when V _out is held. a capacitor C1 that holds the reset switch RSW back to to discharge the charge accumulated in the C1 and the initial state by a reset signal RST, the high transconductance voltage-current conversion circuit for converting an input voltage signal V _in the current signal I _in 4 when a low transconductance voltage-current converter 5 for converting the output voltage signal V _out to the current signal I _out, a voltage to turn Mn1 when the I _in ≧ I _out based on the I _out as input I _in output The current input comparator 6 outputs a voltage for turning off Mn1 when I _in <I _out .
In FIG. 7, the switch Mn1 is described as an NMOS transistor.

高トランスコンダクタンス電圧電流変換回路４と低トランスコンダクタンス電圧電流変換回路５では、それぞれV_inとV_outを電流I_inとI_outに変換する。このとき、I_outとV_outの比I_out/V_outはI_inとV_inの比I_in/V_inより小さくなるように設計する。また、I_outの最大値が電流入力比較回路６の入力の最大値以下になるように設計すれば、V_inやI_inの飽和が原因でピークが抑制されることはない。V_outが最大の時にI_outも最大値をとるため、V_outが最大値で飽和している時にはI_outも飽和する。本実施形態ではI_inとI_outが等しくなるまでV_outが増加し、I_inが増加する時I_outも増加する。I_out/V_outの方が小さいためV_inやI_inが飽和する前にV_outとI_outが飽和する。したがって、V_inやI_inの飽和が原因でピークが抑制されることはない。 The high transconductance voltage / current conversion circuit 4 and the low transconductance voltage / current conversion circuit 5 convert V _in and V _out into currents I _in and I _out , respectively. In this case, the ratio I _out / V _out of I _out and V _out is designed to be smaller than the ratio I _in / V _in the I _in and V _in. Also, if designed so that the maximum value of I _out is less than or equal to the maximum value of the input current input comparator circuit 6, it does not peak because saturation of V _in and I _in can be suppressed. Since V _out takes the maximum value also I _out at the maximum, when the V _out is saturated at a maximum value I _out is also saturated. In this embodiment, V _out increases until I _in becomes equal to I _out, and when I _in increases, I _out also increases. Since I _out / V _out is smaller, V _out and I _out are saturated before V _in and I _in are saturated. Thus, saturation of the V _in and I _in is not the peak is suppressed due.

図８を用いて動作を説明する。V_inの初期値は負電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは負電圧電源と等電位となっている。V_inが増加すると高トランスコンダクタンス電圧電流変換回路４によりI_inも増加する。I_in=I_outとなるまで電流入力比較回路６はMn1をオンにする電圧を出力する。このときV_outも増加するのでC1に電荷が蓄積される。I_out/V_outはI_in/V_inより小さいため、V_outはV_inよりも大きい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが減少し始めるとI_outのほうがI_inよりも大きくなるため電流入力比較回路６はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inのピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。 The operation will be described with reference to FIG. The initial value of V _in is a negative voltage power supply and the equal potential. In the initial state, no charge is accumulated in C1, and _Vout is equipotential with the negative voltage power supply. When V _in increases, I _in also increases by the high transconductance voltage-current conversion circuit 4. The current input comparison circuit 6 outputs a voltage for turning on Mn1 until I _in = I _out . At this time, _Vout also increases, so charge is accumulated in C1. Since I _out / V _out is smaller than I _in / V _in , V _out is larger than V _in . Therefore, than the amplitude of the V _in Okoseru the change ΔV _out of large output. When V _in starts to decrease, I _out becomes larger than I _in , so that the current input comparison circuit 6 outputs a voltage for turning off Mn1. At this time, V _out is to hold the front of the potential V _in begins to decrease. Voltage corresponding to the peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored.

高トランスコンダクタンス電圧電流変換回路４は図９に示すように演算増幅器とNMOSトランジスタMcsn1と抵抗R1で形成できる。演算増幅器とMcsn1によりR1にはVinと等しい電圧が印加される。R1に流れる電流と同じ電流が電流入力比較器に入力される。低トランスコンダクタンス電圧電流変換回路５は演算増幅器、NMOSトランジスタMcsn2、抵抗R2、カレントミラーで形成される。演算増幅器とMcsn2によりR2にはVinと等しい電圧が印加される。カレントミラーによりR2に流れる電流と同じ電流が電流入力比較器に入力される。このとき所望のV_outを得るためにR2をR1より大きくして、低トランスコンダクタンス電圧電流変換回路５のトランスコンダクタンスを高トランスコンダクタンス電圧電流変換回路のトランスコンダクタンスよりも低くする。 As shown in FIG. 9, the high transconductance voltage-current conversion circuit 4 can be formed by an operational amplifier, an NMOS transistor Mcsn1, and a resistor R1. A voltage equal to Vin is applied to R1 by the operational amplifier and Mcsn1. The same current that flows through R1 is input to the current input comparator. The low transconductance voltage-current conversion circuit 5 is formed by an operational amplifier, an NMOS transistor Mcsn2, a resistor R2, and a current mirror. A voltage equal to Vin is applied to R2 by the operational amplifier and Mcsn2. The same current that flows through R2 is input to the current input comparator by the current mirror. At this time, in order to obtain a desired V _out , R2 is made larger than R1, and the transconductance of the low transconductance voltage-current conversion circuit 5 is made lower than the transconductance of the high transconductance voltage-current conversion circuit.

電流入力比較回路６は例えば、NMOSトランジスタMsbn1、Msbn2、PMOSトランジスタMsbp1、Msbp2で形成される。なお、リセットスイッチRSWは図示省略されている。 The current input comparison circuit 6 is formed by, for example, NMOS transistors Msbn1 and Msbn2 and PMOS transistors Msbp1 and Msbp2. Note that the reset switch RSW is not shown.

上記の説明において、V_inの初期値を負電源電圧と同じとしたが電流入力比較回路６の出力がMn1をオフにする電圧であればV_inの初期値は負電源電圧でなくてもよい。
図７ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。 In the above description, the initial value of the voltage at long if V _in which output turns off the Mn1 of although the initial value of V _in the same as the negative power supply voltage current input comparator circuit 6 may not be negative supply voltage .
Although an NMOS transistor is used for Mn1 in FIG. 7, a PMOS transistor may be used.

〔第２の実施形態の変形例〕
図７ではC1を負電源電圧側に接続しMn1を正電源電圧側に接続しているが、図１０に示す変形例のようにC1を正電源電圧側に接続しMn1を負電源電圧側に接続してもよい。この場合ではリセットスイッチRSWを正電源電圧とV_outの間に接続する。Mn1はV_outを減少させる時にオンとしV_outを保持させる時にオフとする。また、電流入力比較回路６はI_in＞I_outの時にはMn1をオフにする電圧を出力しI_in≦I_outの時にはMn1をオンにする電圧を出力する。 [Modification of Second Embodiment]
In FIG. 7, C1 is connected to the negative power supply voltage side and Mn1 is connected to the positive power supply voltage side. However, as in the modification shown in FIG. 10, C1 is connected to the positive power supply voltage side and Mn1 is connected to the negative power supply voltage side. You may connect. In this case, the reset switch RSW is connected between the positive power supply voltage and _Vout . Mn1 is turned on when V _out is decreased and turned off when V _out is held. The current input comparison circuit 6 outputs a voltage for turning off Mn1 when I _in > I _out , and outputs a voltage for turning on Mn1 when I _in ≦ I _out .

図１１を用いて変形例の動作を説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは正電圧電源と等電位となっている。V_inが減少すると高トランスコンダクタンス電圧電流変換回路４によりI_inも減少する。I_in=I_outとなるまで電流入力比較回路６はMn1をオンにする電圧を出力する。このときV_outも減少するのでC1に電荷が蓄積される。I_out/V_outはI_in/V_inより小さいため、V_outはV_inよりも小さい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが増加し始めるとI_outのほうがI_inよりも小さくなるため電流入力比較回路６はMn1をオフにする電圧を出力する。このときV_outはV_inが増加し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。 The operation of the modification will be described with reference to FIG. The initial value of V _in is a positive voltage power supply and the equal potential. In the initial state, no charge is accumulated in C1, and _Vout is equipotential with the positive voltage power supply. When V _in decreases, I _in also decreases by the high transconductance voltage-current conversion circuit 4. The current input comparison circuit 6 outputs a voltage for turning on Mn1 until I _in = I _out . At this time, _Vout also decreases, so charge is accumulated in C1. Since I _out / V _out is smaller than I _in / V _in , V _out is smaller than V _in . Therefore, than the amplitude of the V _in Okoseru the change ΔV _out of large output. When V _in starts to increase, I _out becomes smaller than I _in , so that the current input comparison circuit 6 outputs a voltage for turning off Mn1. At this time, V _out is to hold the front of the potential V _in begins to increase. Voltage corresponding to the negative peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored.

また、図１０ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。 In FIG. 10, an NMOS transistor is used for Mn1, but a PMOS transistor may be used.

〔第３の実施形態〕
図１２に本発明にかかる第３の実施形態を示す。本ピークホールド回路は、V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、予め設定したしきい値以上の入力電圧信号V_inを電流信号I_inに変換するベースクリッパ型高トランスコンダクタンス電圧電流変換回路７と、ベースクリッパ型高トランスコンダクタンス電圧電流変換回路７にしきい値を与えるしきい値設定回路８と、出力電圧信号V_outを電流信号I_outに変換する低トランスコンダクタンス電圧電流変換回路９と、I_inを入力としI_outを基準としてI_in≧I_outの時にはMn1をオンにする電圧を出力しI_in＜I_outの時にはMn1をオフにする電圧を出力する電流入力比較回路１０と、で構成される。
図１２ではスイッチMn1をNMOSトランジスタで記載している。 [Third Embodiment]
FIG. 12 shows a third embodiment according to the present invention. This peak hold circuit turns on when V _out is increased and turns off when V _out is held, and Mn1 that accumulates charges when V _out is increased and charges accumulated when V _out is held. a capacitor C1 that holds, converts to discharge the charges accumulated in C1 by the reset signal RST and a reset switch RSW to return to the initial state, the input voltage signal V _in the above threshold set in advance in the current signal I _in a base clipper-type high transconductance voltage-current conversion circuit 7, the threshold setting circuit 8 which gives a threshold based clipper-type high transconductance voltage-current conversion circuit 7 converts the output voltage signal V _out to the current signal I _out Oh and low transconductance voltage-current conversion circuit 9, a Mn1 when the output voltage to turn on the Mn1 when the I _in ≧ I _out on the basis of the I _out and enter the I _{_in} I _in <I _out A current input comparator circuit 10 which outputs a voltage to, in constructed.
In FIG. 12, the switch Mn1 is described as an NMOS transistor.

ベースクリッパ型高トランスコンダクタンス電圧電流変換回路７以外の動作は図３に示した第２の実施形態と同じである。I_out/V_outをI_in/V_inより小さくなるように設計し、I_outの最大値が電流入力比較回路１０の入力の最大値以下になるように設計すれば、V_inやI_inの飽和が原因でピークが抑制されることはない。 Operations other than the base clipper type high transconductance voltage-current conversion circuit 7 are the same as those of the second embodiment shown in FIG. If I _out / V _out is designed to be smaller than I _in / V _in and designed so that the maximum value of I _out is less than or equal to the maximum value of the input of the current input comparison circuit 10, V _in and I _in Peaks are not suppressed due to saturation.

図１３を用いて動作を説明する。V_inの初期値は負電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは負電圧電源と等電位となっている。V_inが増加してもしきい値以下であればI_inは変化しない。V_inがしきい値以上になるとベースクリッパ型高トランスコンダクタンス電圧電流変換回路７によりI_inも増加する。I_in=I_outとなるまで電流入力比較回路１０はMn1をオンにする電圧を出力する。このときV_outも増加するのでC1に電荷が蓄積される。I_out/V_outはI_in/V_inより小さいため、V_outはV_inよりも大きい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが減少し始めるとI_outのほうがI_inよりも大きくなるため電流入力比較回路１０はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inのピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。 The operation will be described with reference to FIG. The initial value of V _in is a negative voltage power supply and the equal potential. In the initial state, no charge is accumulated in C1, and _Vout is equipotential with the negative voltage power supply. Even if V _in increases, I _in does not change if it is below the threshold. When V _in becomes equal to or higher than the threshold value, I _in is also increased by the base clipper type high transconductance voltage-current conversion circuit 7. The current input comparison circuit 10 outputs a voltage for turning on Mn1 until I _in = I _out . At this time, _Vout also increases, so charge is accumulated in C1. Since I _out / V _out is smaller than I _in / V _in , V _out is larger than V _in . Therefore, than the amplitude of the V _in Okoseru the change ΔV _out of large output. When V _in starts to decrease, I _out becomes larger than I _in , so that the current input comparison circuit 10 outputs a voltage for turning off Mn1. At this time, V _out is to hold the front of the potential V _in begins to decrease. Voltage corresponding to the peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored.

このように本実施形態のピークホールド回路を用いれば、ピーク値の抑圧が生じる電源電圧近傍の電圧信号を出力・入力する必要がない。したがって、小振幅のV_inのピーク値がV_inの振幅と比較してV_outの大きな変化ΔV_outがピーク値の抑圧を受けずに得られる。また、本実施形態によりしきい値以上のピーク値を取得することが可能となる。 As described above, when the peak hold circuit of this embodiment is used, it is not necessary to output and input a voltage signal in the vicinity of the power supply voltage in which suppression of the peak value occurs. Therefore, large changes [Delta] V _out of V _out compared peak value of the small amplitude of the V _in is the amplitude of the V _in is obtained without the suppression of the peak value. In addition, according to the present embodiment, a peak value that is equal to or greater than a threshold value can be acquired.

ベースクリッパ型高トランスコンダクタンス電圧電流変換回路７は図１４に示すように高トランスコンダクタンス電圧電流変換回路（図９を参照のこと）の前段にダイオードと抵抗Rbで構成されるベースクリッパ回路を挿入することで形成できる。抵抗Rbのダイオードと接続されていいない他方の端子にしきい値設定回路８の出力を接続する。なお、リセットスイッチRSWは図示省略されている。 As shown in FIG. 14, the base clipper type high transconductance voltage / current converter circuit 7 has a base clipper circuit composed of a diode and a resistor Rb inserted before the high transconductance voltage / current converter circuit (see FIG. 9). Can be formed. The output of the threshold setting circuit 8 is connected to the other terminal not connected to the diode of the resistor Rb. Note that the reset switch RSW is not shown.

上記の説明において、V_inの初期値を負電源電圧と同じとしたが電流入力比較回路１０の出力がMn1をオフにする電圧であればV_inは負電源電圧でなくてもよい。
また、図１２ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。 In the above description, V _in when the voltage output turn off Mn1 same as the but current input comparator circuit 10 with negative supply voltage the initial value of V _in may not be negative supply voltage.
In FIG. 12, an NMOS transistor is used for Mn1, but a PMOS transistor may be used.

〔第３の実施形態の変形例〕
図１２ではC1を負電源電圧側に接続しMn1を正電源電圧側に接続しているが、図１５に示す変形例のようにC1を正電源電圧側に接続しMn1を負電源電圧側に接続してもよい。この場合ではリセットスイッチRSWを正電源電圧とV_outの間に接続する。Mn1はV_outを減少させる時にオンとしV_outを保持させる時にオフとする。また、電流入力比較回路１０はI_in≦I_outの時にはMn1をオンにする電圧を出力しI_in＞I_outの時にはMn1をオフにする電圧を出力する。 [Modification of Third Embodiment]
In FIG. 12, C1 is connected to the negative power supply voltage side and Mn1 is connected to the positive power supply voltage side. However, as in the modification shown in FIG. 15, C1 is connected to the positive power supply voltage side and Mn1 is connected to the negative power supply voltage side. You may connect. In this case, the reset switch RSW is connected between the positive power supply voltage and _Vout . Mn1 is turned on when V _out is decreased and turned off when V _out is held. The current input comparison circuit 10 outputs a voltage for turning on Mn1 when I _in ≦ I _out , and outputs a voltage for turning off Mn1 when I _in > I _out .

図１６を用いて変形例の動作を説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは正電圧電源と等電位となっている。V_inが減少してもしきい値より大きければI_inは変化しない。V_inがしきい値以下になるとベースクリッパ型高トランスコンダクタンス電圧電流変換回路７によりI_inも増加する。I_in=I_outとなるまで電流入力比較回路１０はMn1をオンにする電圧を出力する。このときV_outも減少するのでC1に電荷が蓄積される。I_out/V_outはI_in/V_inより小さいため、V_outはV_inよりも小さい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが増加し始めるとI_outのほうがI_inよりも小さくなるため電流入力比較回路１０はMn1をオフにする電圧を出力する。このときV_outはV_inが増加し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。 The operation of the modification will be described with reference to FIG. The initial value of V _in is a positive voltage power supply and the equal potential. In the initial state, no charge is accumulated in C1, and _Vout is equipotential with the positive voltage power supply. Even if V _in decreases, I _in does not change if it is greater than the threshold value. When V _in falls below the threshold value, I _in is also increased by the base clipper type high transconductance voltage-current conversion circuit 7. The current input comparison circuit 10 outputs a voltage for turning on Mn1 until I _in = I _out . At this time, _Vout also decreases, so charge is accumulated in C1. Since I _out / V _out is smaller than I _in / V _in , V _out is smaller than V _in . Therefore, than the amplitude of the V _in Okoseru the change ΔV _out of large output. When V _in starts increasing, I _out becomes smaller than I _in , so that the current input comparison circuit 10 outputs a voltage for turning off Mn1. At this time, V _out is to hold the front of the potential V _in begins to increase. Voltage corresponding to the negative peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored.

また、図１５ではMn1にNMOSトランジスタ使用したがPMOSトランジスタを使用してもよい。 In FIG. 15, an NMOS transistor is used for Mn1, but a PMOS transistor may be used.

〔第４の実施形態〕
図１７に本発明にかかる第４の実施形態を示す。本ピークホールド回路では、出力電圧V_outを増加させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを増加させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すスイッチと、予め設定した正のしきい値以上の入力電圧信号V_inと基準の電圧を比較してV_inが基準の電圧以上の時にMn1をオンにする電圧を出力しV_inが基準の電圧よりも小さい時にMn1をオフにする電圧を出力するベースクリッパ入力電圧比較回路１１と、ベースクリッパ入力電圧比較回路１１にしきい値を与えるしきい値設定回路１２と、V_outを減衰させてベースクリッパ入力電圧比較回路１１の基準の電圧として出力する出力−負電源間電圧減衰回路１３と、で構成される。
図１７ではスイッチMn1をＮＭＯＳトランジスタで記載している。 [Fourth Embodiment]
FIG. 17 shows a fourth embodiment according to the present invention. In this peak hold circuit, the switch Mn1 that is turned on when the output voltage _Vout is increased and turned off when _Vout is held, and the charge is accumulated when _Vout is increased and accumulated when _Vout is held. compared with the capacitance C1 of retaining charges, and a switch back to discharge the charges accumulated in C1 by a reset signal RST to the initial state, the voltage of the preset positive threshold or more input voltage signal V _in and the reference a base clipper input voltage comparing circuit 11 for outputting a voltage to turn off the Mn1 when V _in is output a voltage to turn on the Mn1 when the above reference voltage V _in is less than the voltage of the reference to the base clipper a threshold setting circuit 12 to provide a threshold to the input voltage comparing circuit 11, the output attenuates the V _out is output as the voltage of the reference base clipper input voltage comparing circuit 11 - and the negative power supply voltage attenuation circuit 13 in, It is made.
In FIG. 17, the switch Mn1 is described as an NMOS transistor.

図１８を用いて動作を説明する。V_inの初期値は負電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは負電圧電源と等電位となっている。V_inが増加してもしきい値より小さければベースクリッパ入力電圧比較回路１１の出力はMn1をオフにする電圧を出力し続けV_outは変化しない。V_inがしきい値以上になるとベースクリッパ入力電圧比較回路１１の出力はMn1をオンにする電圧を出力する。これに伴いC1に電荷が蓄積されV_outが増加する。基準の電圧は出力−負電源間電圧減衰回路１３の減衰率に従ってV_outを減衰させた電圧であるため、V_outはV_inよりも大きい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが減少し始めると基準の電圧のほうがV_inよりも大きくなるためベースクリッパ入力電圧比較回路１１はMn1をオフにする電圧を出力する。このときV_outはV_inが減少し始める前の電位を保持する。この動作によりV_inのピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。 The operation will be described with reference to FIG. The initial value of V _in is a negative voltage power supply and the equal potential. In the initial state, no charge is accumulated in C1, and _Vout is equipotential with the negative voltage power supply. Even if V _in increases, if it is smaller than the threshold value, the output of the base clipper input voltage comparison circuit 11 continues to output a voltage for turning off Mn1, and V _out does not change. If V _in is equal to or greater than the threshold value output base clipper input voltage comparator circuit 11 outputs a voltage to turn on the Mn1. Along with this, charges are accumulated in C1 and _Vout increases. Standard voltage output - for a voltage obtained by attenuating the V _out according attenuation rate of the negative power supply voltage attenuation circuit 13, V _out is greater than V _in. Therefore, than the amplitude of the V _in Okoseru the change ΔV _out of large output. Base clipper input voltage comparing circuit 11 because more is greater than V _in the the reference voltage V _in begins to decrease the output voltage to turn off the Mn1. At this time, V _out is to hold the front of the potential V _in begins to decrease. Voltage corresponding to the peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored.

〔第４の実施形態の第１の変形例〕
図１９に本発明にかかる第４の実施形態の第１の変形例を示す。本ピークホールド回路では、出力電圧V_outを減少させるときにオンになりV_outを保持する時にオフになるスイッチMn1と、V_outを減少させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すスイッチと、予め設定した負のしきい値以下の入力電圧信号V_inと基準の電圧を比較してV_inが基準の電圧以下の時にMn1をオンにする電圧を出力しV_inが基準の電圧よりも大きい時にMn1をオフにする電圧を出力するベースクリッパ入力電圧比較回路１４と、ベースクリッパ入力電圧比較回路１４にしきい値を与えるしきい値設定回路１５と、V_outを減衰させてベースクリッパ入力電圧比較回路１４の基準の電圧として出力する正電源−出力間電圧減衰回路１６と、で構成される。
図１９ではスイッチMn1をNMOSトランジスタで記載している。 [First Modification of Fourth Embodiment]
FIG. 19 shows a first modification of the fourth embodiment according to the present invention. In this peak hold circuit, the switch Mn1 that is turned on when the output voltage _Vout is decreased and turned off when _Vout is held, and the charge is accumulated when _Vout is decreased and accumulated when _Vout is held. compared with the capacitance C1 of retaining charges, and switches back to the initial state by discharging the charges accumulated in C1 by a reset signal RST, the voltage of the negative threshold below the input voltage signal V _in and the reference set in advance a base clipper input voltage comparing circuit 14 for outputting a voltage to turn off the Mn1 when V _in is output a voltage to turn on the Mn1 when: the reference voltage V _in is higher than the voltage of the reference to the base clipper a threshold setting circuit 15 to provide a threshold to the input voltage comparing circuit 14, the positive power attenuates the V _out is output as the voltage of the reference base clipper input voltage comparator circuit 14 - and an output voltage attenuation circuit 16 in, It is made.
In FIG. 19, the switch Mn1 is described as an NMOS transistor.

図２０を用いて動作を説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは正電圧電源と等電位となっている。V_inが減少してもしきい値より大きければベースクリッパ入力電圧比較回路１４の出力はMn1をオフにする電圧を出力し続けV_outは変化しない。V_inがしきい値以下になるとベースクリッパ入力電圧比較回路１４の出力はMn1をオンにする電圧を出力する。これに伴いC1に電荷が蓄積されV_outが減少する。基準の電圧は正電源−出力間電圧減衰回路の減衰率に従ってV_outを正電源電圧側に減衰させた電圧であるため、V_outはV_inよりも小さい。したがって、V_inの振幅よりも大きな出力の変化ΔV_outを起こせる。V_inが増加し始めると基準の電圧のほうがV_inよりも小さくなるためベースクリッパ入力電圧比較回路１４はMn1をオフにする電圧を出力する。このときV_outはV_inが増加し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。 The operation will be described with reference to FIG. The initial value of V _in is a positive voltage power supply and the equal potential. In the initial state, no charge is accumulated in C1, and _Vout is equipotential with the positive voltage power supply. Even if V _in decreases, if it is larger than the threshold value, the output of the base clipper input voltage comparison circuit 14 continues to output a voltage for turning off Mn1, and V _out does not change. If V _in is below the threshold the output of the base clipper input voltage comparator circuit 14 outputs a voltage to turn on the Mn1. Along with this, charges are accumulated in C1 and _Vout decreases. Voltage of the reference is a positive supply - for a voltage obtained by attenuating the V _out to the positive supply voltage side in accordance with the attenuation factor of the output voltage attenuation circuit, V _out is smaller than V _in. Therefore, than the amplitude of the V _in Okoseru the change ΔV _out of large output. Base clipper input voltage comparator circuit 14 to become smaller than the better the V _in the the reference voltage V _in starts to increase outputs a voltage to turn off the Mn1. At this time, V _out is to hold the front of the potential V _in begins to increase. Voltage corresponding to the negative peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored.

〔第４の実施形態の第２の変形例〕
図２１に本発明にかかる第４の実施形態の第２の変形例を示す。本ピークホールド回路では、出力電圧V_outを減少させるときにオンになりV_outを保持する時にオフになるNMOSトランジスタMn1と、V_outを減少させるときに電荷を蓄積しV_outを保持する時に蓄積した電荷を保持する容量C1と、リセット信号RSTによりC1に蓄積された電荷を放電させて初期状態に戻すリセットスイッチRSWと、しきい値以上のピーク値を取得するためにMniのゲートにバイアス電圧を与えるしきい値設定回路１７と、V_inが減少した時にドレイン−ソース間のコンダクタンスが小さくなり電流が流れにくくなるNMOSトランジスタMniと、V_outを電流に変換するNMOSトランジスタMnrefおよび抵抗Rcと、前記V_outから変換された電流からPMOSトランジスタMpcのコンダクタンスを制御するMpmと、自身のドレイン−ソース間のコンダクタンスとMniのドレイン−ソース間のコンダクタンスとの比でMn1を制御する電圧を出力するMpcと、レベルシフトとして動作するNMOSトランジスタMnbおよびRbと、で構成される。 [Second Modification of Fourth Embodiment]
FIG. 21 shows a second modification of the fourth embodiment according to the present invention. In this peak hold circuit, the NMOS transistor Mn1 that is turned on when the output voltage _Vout is decreased and turned off when the _Vout is held, the charge is accumulated when the _Vout is decreased, and is accumulated when the _Vout is held. The capacitor C1 that holds the generated charge, the reset switch RSW that discharges the charge accumulated in C1 by the reset signal RST and returns it to the initial state, and the bias voltage at the gate of Mni to obtain the peak value above the threshold a threshold setting circuit 17 to provide a drain when V _in is decreased - and NMOS transistors Mnref and resistor Rc converting the NMOS transistor Mni the conductance between the source is less likely current flows smaller, the V _out in the current, wherein the Mpm for controlling the conductance of the PMOS transistor Mpc from the transformed current from V _out, its drain - drain conductance and Mni between source - Seo Mpc that outputs a voltage that controls Mn1 by the ratio of the conductance between the transistors and NMOS transistors Mnb and Rb that operate as level shifts.

以下で特に断らないがきりトランジスタのドレイン−ソース間のコンダクタンスをコンダクタンスと記述する。 In the following description, the conductance between the drain and the source of the transistor is described as conductance, although not particularly specified.

MpcとMniは比較回路を構成する。初期状態ではMpcのコンダクタンスよりMniのコンダクタンスが大きくなるように設定する。Mniのドレイン電流のゲート−ソース間電圧依存性に基づいて、初期状態においてRcに流れる電流よりも大きなドレイン電流が流れるようにしきい値設定回路の出力によりゲート−ソース間電圧を設定する。V_inが小さくなるとMniのコンダクタンスが小さくなり、Mpcのコンダクタンスと同程度になるとV_cmpが変化しはじめる。V_cmpとV_outの間にNMOSが２段接続されているため、V_cmpがNMOSトランジスタのしきい値の２倍以上になるまでV_outは変化しない。上記の動作によりNMOSトランジスタのしきい値以外にしきい値設定回路の出力のしきい値を用いて、V_inが減少してもV_outが応答しないV_inの範囲を設定できる。 Mpc and Mni constitute a comparison circuit. In the initial state, the Mni conductance is set larger than the Mpc conductance. Based on the gate-source voltage dependence of the drain current of Mni, the gate-source voltage is set by the output of the threshold setting circuit so that a drain current larger than the current flowing through Rc flows in the initial state. As V _in becomes smaller, the conductance of Mni becomes smaller, and when it becomes the same as the conductance of Mpc, V _cmp begins to change. Since NMOS between V _cmp and V _out are connected two-stage, V _out is not changed until the V _cmp is more than 2 times the threshold value of the NMOS transistor. Using a threshold value of the output of the threshold setting circuit in addition to the threshold of the NMOS transistor by the above operation, V _out even V _in is reduced can be set to a range of V _in does not respond.

図２２を用いて動作を説明する。V_inの初期値は正電圧電源と等電位とする。また、初期状態ではC1に電荷は蓄積されてなくV_outは正電圧電源と等電位となっている。V_inが減少してもしきい値より大きければMniのコンダクタンスは減少するがV_gがMn1のしきい値以下であるためV_outは変化しない。V_inがしきい値以下になるとV_gがMn1のしきい値を超えV_outが減少する。V_outが減少するとRcに流れる電流が小さくなりMcpのコンダクタンスが小さくなる。V_gがMn1のしきい値より小さくなるまでV_outは減少する。ここでV_inに対するMniのコンダクタンスの変化よりもV_outに対するMpcのコンダクタンスの変化を小さく設計することにより、小振幅のV_inに対して大きなV_outの変化ΔV_outが得られる。V_inが増加し始めるとMniのコンダクタンスが大きくなるためV_cmpが小さくなり、V_gはMn1のしきい値より小さくなる。このときV_outはV_inが増加し始める前の電位を保持する。この動作によりV_inの負のピーク値に対応した電圧が出力される。リセット信号RSTが高電位になるとC1から電荷が放出され初期状態に戻る。 The operation will be described with reference to FIG. The initial value of V _in is a positive voltage power supply and the equal potential. In the initial state, no charge is accumulated in C1, and _Vout is equipotential with the positive voltage power supply. Even if V _in decreases, the conductance of Mni decreases if it is greater than the threshold, but V _out does not change because V _g is less than the threshold of Mn1. When V _in falls below the threshold value, V _g exceeds the threshold value of Mn1 and V _out decreases. When V _out decreases, the current flowing through Rc decreases and the conductance of Mcp decreases. V _out decreases until V _g becomes smaller than the threshold value of Mn1. Here By design a small change in the conductance of Mpc for V _out than the change in conductance of Mni for V _in, the change [Delta] V _out large V _out is obtained for the small-amplitude V _in. V _in is smaller V _cmp for the conductance of Mni increases and starts to increase, V _g is smaller than the threshold value of Mn1. At this time, V _out is to hold the front of the potential V _in begins to increase. Voltage corresponding to the negative peak value of V _in this operation is output. When the reset signal RST becomes a high potential, charges are released from C1 and the initial state is restored.

１…電圧比較器
２、１３…出力−負電源間電圧減衰回路
３、１６…正電源−出力間電圧減衰回路
４…高トランスコンダクタンス電圧電流変換回路
５、９…低トランスコンダクタンス電圧電流変換回路
６…電流入力比較回路
７…ベースクリッパ型高トランスコンダクタンス電圧電流変換回路
８、１２、１５、１７…しきい値設定回路
１０…電流入力比較回路
１１、１４…ベースクリッパ入力電圧比較回路
Mn1…スイッチ
RST…リセットスイッチ
C1…容量
Mni、Mnref、Mnb…NMOSトランジスタ
Mpc、Mpm…PMOSトランジスタ
Rb、Rc…抵抗 DESCRIPTION OF SYMBOLS 1 ... Voltage comparator 2, 13 ... Output-negative power supply voltage attenuation circuit 3, 16 ... Positive power supply-output voltage attenuation circuit 4 ... High transconductance voltage current conversion circuit 5, 9 ... Low transconductance voltage current conversion circuit 6 ... Current input comparison circuit 7 ... Base clipper type high transconductance voltage / current conversion circuit 8, 12, 15, 17 ... Threshold setting circuit 10 ... Current input comparison circuit 11, 14 ... Base clipper input voltage comparison circuit
Mn1 ... switch
RST ... Reset switch
C1 capacity
Mni, Mnref, Mnb ... NMOS transistors
Mpc, Mpm ... PMOS transistor
Rb, Rc ... resistance

Claims

A peak hold circuit that detects and outputs a peak of an input signal,
A switch that is turned on when increasing the output voltage and turned off when holding the output voltage;
A capacity for accumulating charge when increasing the output voltage and holding the accumulated charge when holding the output voltage;
A reset switch for discharging the charge accumulated in the capacitor by a reset signal and returning it to an initial state;
A base clipper-type high transconductance voltage-current conversion circuit for converting a predetermined input voltage signal V _in the above thresholds and a current signal I _in,
A threshold setting circuit for giving the threshold to the base clipper type high transconductance voltage-current conversion circuit;
A low transconductance voltage-current conversion circuit for converting the output voltage into a current signal _Iout ;
And outputs a voltage for turning off the switch when the current signal at the time of I _in ≧ I _out based on the said current signal I _out as input I _in output a voltage for turning on the switch I _in <I _out A peak hold circuit comprising: a current input comparison circuit.

A peak hold circuit that detects and outputs a peak of an input signal,
A switch that is turned on when the output voltage is decreased and turned off when the output voltage is held;
A capacity for storing charge when decreasing the output voltage and holding the stored charge when holding the output voltage;
A reset switch for discharging the charge accumulated in the capacitor by a reset signal and returning it to an initial state;
A base clipper-type high transconductance voltage-current conversion circuit for converting an input voltage signal V _in below the threshold set in advance in the current signal I _in,
A threshold setting circuit for giving the threshold to the base clipper type high transconductance voltage-current conversion circuit;
A low transconductance voltage-current conversion circuit for converting the output voltage into a current signal _Iout ;
And outputs a voltage for turning off the switch when the output voltage to turn on the switch when the I _in ≦ I _out based on the said current signal I _out as an input the current signal I _{_in} I _in> I _out A peak hold circuit comprising: a current input comparison circuit.

A peak hold circuit that detects and outputs a peak of an input signal,
A switch that is turned on when increasing the output voltage and turned off when holding the output voltage;
A capacity for accumulating charge when increasing the output voltage and holding the accumulated charge when holding the output voltage;
A reset switch for discharging the charge accumulated in the capacitor by a reset signal and returning it to an initial state;
It outputs a voltage the input voltage signal by comparing the preset positive threshold or more input voltage signal and the reference voltage to turn on the switch when the over voltage of the reference the input voltage signal is the reference A base clipper input voltage comparison circuit that outputs a voltage to turn off the switch when the voltage is smaller than
A threshold setting circuit for providing said threshold value to said base clipper input voltage comparing circuit,
A peak hold circuit comprising: an output-negative power supply voltage attenuation circuit that attenuates the output voltage and outputs the attenuated output voltage as the reference voltage of the base clipper input voltage comparison circuit.

A peak hold circuit that detects and outputs a peak of an input signal,
A switch that is turned on when the output voltage is decreased and turned off when the output voltage is held;
A capacity for storing charge when decreasing the output voltage and holding the stored charge when holding the output voltage;
A reset switch for discharging the charge accumulated in the capacitor by a reset signal and returning it to an initial state;
Negative threshold below the input voltage signal and a reference the input voltage signal to output a voltage to turn on the switch the reference when said input voltage signal by comparing the voltage of less than or equal to the voltage of the reference of the preset A base clipper input voltage comparison circuit that outputs a voltage to turn off the switch when the voltage is greater than
A threshold setting circuit for providing said threshold value to said base clipper input voltage comparing circuit,
A peak hold circuit comprising: a positive power supply-output voltage attenuating circuit that attenuates the output voltage and outputs the attenuated output voltage as the reference voltage of the base clipper input voltage comparison circuit.

A peak hold circuit that detects and outputs a peak of an input signal,
An NMOS transistor Mn1 that is turned on when the output voltage is decreased and turned off when the output voltage is held;
A capacity for storing charge when decreasing the output voltage and holding the stored charge when holding the output voltage;
A reset switch for discharging the charge accumulated in the capacitor by a reset signal and returning it to an initial state;
An NMOS transistor Mni in which the conductance between the drain and the source is reduced when the input voltage signal decreases, and the current does not flow easily.
A threshold setting circuit for applying a bias voltage to the gate of the NMOS transistor Mni in order to obtain a peak value equal to or higher than the threshold;
An NMOS transistor Mnref and a resistor Rc for converting the output voltage into a current;
A PMOS transistor Mpc that outputs a voltage for controlling the NMOS transistor Mn1 based on a ratio between its drain-source conductance and the drain-source conductance of the NMOS transistor Mni;
A PMOS transistor Mpm for controlling the conductance of the PMOS transistor Mpc based on a current converted from the output voltage;
And a NMOS transistor Mnb and resistor Rb operates as a level shift of the voltage for controlling the NMOS transistor Mn1,
The peak hold circuit, wherein a change in conductance of the PMOS transistor Mpc with respect to the output voltage is smaller than a change in conductance of the NMOS transistor Mni with respect to the input voltage signal .