JP5822791B2 - Fourier transform circuit, information processing apparatus, Fourier transform method, and Fourier transform program - Google Patents

Fourier transform circuit, information processing apparatus, Fourier transform method, and Fourier transform program Download PDF

Info

Publication number
JP5822791B2
JP5822791B2 JP2012137867A JP2012137867A JP5822791B2 JP 5822791 B2 JP5822791 B2 JP 5822791B2 JP 2012137867 A JP2012137867 A JP 2012137867A JP 2012137867 A JP2012137867 A JP 2012137867A JP 5822791 B2 JP5822791 B2 JP 5822791B2
Authority
JP
Japan
Prior art keywords
unit
value
calculation
fourier transform
stage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012137867A
Other languages
Japanese (ja)
Other versions
JP2014002588A (en
Inventor
鈴木　弘一
弘一 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2012137867A priority Critical patent/JP5822791B2/en
Publication of JP2014002588A publication Critical patent/JP2014002588A/en
Application granted granted Critical
Publication of JP5822791B2 publication Critical patent/JP5822791B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、フーリエ変換回路、情報処理装置、フーリエ変換方法およびフーリエ変換プログラムに関するものである。   The present invention relates to a Fourier transform circuit, an information processing apparatus, a Fourier transform method, and a Fourier transform program.

従来のＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）演算回路は、例えば特許文献１に開示されている。
特許文献１が開示する技術は、下位ビットの切り捨てによる演算精度の劣化を抑えるために、バタフライ演算の入力系列の最大値に基づいてバタフライ演算の出力系列をビットシフトし、バタフライ演算のループの最終回において逆のビットシフトを行う、というものである。 A conventional FFT (Fast Fourier Transform) arithmetic circuit is disclosed in Patent Document 1, for example.
In the technique disclosed in Patent Document 1, the output sequence of the butterfly computation is bit-shifted based on the maximum value of the input sequence of the butterfly computation in order to suppress the degradation of computation accuracy due to the truncation of the lower bits, and the final loop of the butterfly computation loop The reverse bit shift is performed at each time.

特開２００２−２８８１５１号公報JP 2002-288151 A

従来のＦＦＴ演算回路を様々なシステムに適用する場合、システムによって必要な最小分解能が異なるため、例えばシステムが必要とする最小分解能がＦＦＴ演算回路が演算可能な最小分解能より低い場合も発生することが考えられる。
しかし、従来のＦＦＴ演算回路では、システムの最小分解能において演算結果が全ての０になる場合であっても最終ステージまで演算し続けるため余計な電力を消費してしまう、という課題があった。 When the conventional FFT arithmetic circuit is applied to various systems, the minimum resolution required by the system differs. For example, the minimum resolution required by the system may be lower than the minimum resolution that can be calculated by the FFT arithmetic circuit. Conceivable.
However, the conventional FFT operation circuit has a problem in that extra power is consumed because the operation continues until the final stage even when the operation result is all zero at the minimum resolution of the system.

本発明は、上記のような課題を解決するためになされたもので、余計な電力消費を削減するＦＦＴ演算回路を実現することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to realize an FFT arithmetic circuit that reduces unnecessary power consumption.

本発明のフーリエ変換回路は、
所定の値として最小指標値を記憶する最小指標値記憶部と、
入力値が入力される入力部と、
前記入力部に入力された入力値を用いてフーリエ変換のステージ演算を所定のステージ回数実行し、フーリエ変換のステージ演算を実行する毎に演算値を算出すると共に算出した演算値を演算値記憶部に記憶するステージ演算部と、
前記ステージ演算部がフーリエ変換のステージ演算を実行する毎に、前記ステージ演算部によって算出された演算値に基づいて、前記ステージ演算部がフーリエ変換のステージ演算を前記所定のステージ回数実行した場合に算出する演算値の範囲を予測して予測指標値を算出する予測指標値算出部と、
前記ステージ演算部がフーリエ変換のステージ演算を実行する毎に、前記予測指標値算出部によって算出された予測指標値と前記最小指標値記憶部に記憶された最小指標値との関係により前記ステージ演算の停止を判定する予測指標値判定部と、
前記予測指標値判定部の判定結果が前記ステージ演算の停止を示す場合、前記ステージ演算部と前記演算値記憶部との少なくともいずれかを停止させるステージ演算停止部とを備える。 The Fourier transform circuit of the present invention is
A minimum index value storage unit that stores a minimum index value as a predetermined value;
An input unit for inputting an input value;
The Fourier transform stage calculation is performed a predetermined number of times using the input value input to the input unit, and the calculated value is calculated every time the Fourier transform stage calculation is performed, and the calculated calculated value is stored in the calculated value storage unit. A stage calculation unit to store in
Each time the stage calculation unit executes a Fourier transform stage calculation, the stage calculation unit executes the Fourier transform stage calculation a predetermined number of times based on the calculation value calculated by the stage calculation unit. A prediction index value calculation unit that calculates a prediction index value by predicting a range of calculation values to be calculated;
Each time the stage calculation unit performs a Fourier transform stage calculation, the stage calculation is performed according to the relationship between the prediction index value calculated by the prediction index value calculation unit and the minimum index value stored in the minimum index value storage unit. A prediction index value determination unit for determining stoppage of
And a stage calculation stop unit that stops at least one of the stage calculation unit and the calculation value storage unit when the determination result of the prediction index value determination unit indicates the stop of the stage calculation.

本発明によれば、例えば、ＦＦＴ演算回路による余計な電力消費を削減することができる。   According to the present invention, for example, unnecessary power consumption by the FFT operation circuit can be reduced.

実施の形態１における情報処理装置２００の構成図。1 is a configuration diagram of an information processing device 200 according to Embodiment 1. FIG. 実施の形態１におけるＦＦＴ演算回路１００の機能構成図。FIG. 3 is a functional configuration diagram of the FFT operation circuit 100 according to the first embodiment. 実施の形態１における停止判定部１５０の機能構成図。2 is a functional configuration diagram of a stop determination unit 150 according to Embodiment 1. FIG. 実施の形態１におけるＦＦＴ演算回路１００のＦＦＴ演算処理を示すフローチャート。4 is a flowchart showing FFT calculation processing of the FFT calculation circuit 100 according to the first embodiment. 実施の形態１における停止判定処理（Ｓ１４０）を示すフローチャート。5 is a flowchart showing stop determination processing (S140) in the first embodiment. 実施の形態１における増加ビット数テーブル１０７を示す図。FIG. 5 shows an increased bit number table 107 in the first embodiment. 実施の形態１における情報処理装置２００のハードウェア資源の一例を示す図。2 is a diagram illustrating an example of hardware resources of the information processing apparatus 200 according to Embodiment 1. FIG.

実施の形態１．
ＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）演算回路による余計な電力消費を削減する形態について説明する。 Embodiment 1 FIG.
A mode of reducing unnecessary power consumption by an FFT (Fast Fourier Transform) arithmetic circuit will be described.

図１は、実施の形態１における情報処理装置２００の構成図である。
実施の形態１における情報処理装置２００の構成について、図１に基づいて説明する。 FIG. 1 is a configuration diagram of an information processing apparatus 200 according to the first embodiment.
The configuration of the information processing apparatus 200 according to Embodiment 1 will be described with reference to FIG.

情報処理装置２００は、高速フーリエ変換演算または高速逆フーリエ変換演算（以下、「フーリエ変換」または「ＦＦＴ」という）を含んだ情報処理を実行する装置である。情報処理の種類は問わない。   The information processing apparatus 200 is an apparatus that executes information processing including a fast Fourier transform operation or a fast inverse Fourier transform operation (hereinafter referred to as “Fourier transform” or “FFT”). The type of information processing does not matter.

情報処理装置２００は、情報処理部２１０、フーリエ変換部２２０およびＦＦＴ演算回路１００（フーリエ変換回路の一例）を備える。
情報処理部２１０は、何らかの情報処理を実行するための機能構成である。フーリエ変換を実行する必要がある場合、情報処理部２１０は、フーリエ変換の入力データ（複数の入力値）をフーリエ変換部２２０に出力し、フーリエ変換部２２０から出力されるフーリエ変換の出力データ（複数の出力値）を入力する。
フーリエ変換部２２０は、フーリエ変換を実行するための機能構成である。フーリエ変換部２２０は、情報処理部２１０から出力された入力系列に対するフーリエ変換をＦＦＴ演算回路１００を用いて実行し、ＦＦＴ演算回路１００を用いて得られたフーリエ変換の出力系列を情報処理部２１０に出力する。
ＦＦＴ演算回路１００は、フーリエ変換を実行する電子回路である。ＦＦＴ演算回路１００の詳細については別途説明する。 The information processing apparatus 200 includes an information processing unit 210, a Fourier transform unit 220, and an FFT operation circuit 100 (an example of a Fourier transform circuit).
The information processing unit 210 has a functional configuration for executing some information processing. When the Fourier transform needs to be executed, the information processing unit 210 outputs the Fourier transform input data (a plurality of input values) to the Fourier transform unit 220 and outputs the Fourier transform output data (from the Fourier transform unit 220). Multiple output values).
The Fourier transform unit 220 has a functional configuration for executing Fourier transform. The Fourier transform unit 220 performs a Fourier transform on the input sequence output from the information processing unit 210 using the FFT operation circuit 100, and uses the Fourier transform output sequence obtained using the FFT operation circuit 100 as the information processing unit 210. Output to.
The FFT operation circuit 100 is an electronic circuit that performs Fourier transform. Details of the FFT operation circuit 100 will be described separately.

情報処理部２１０によって処理することが可能な数値の範囲は、ハードウェアまたはソフトウェアによって制限されている。
ＦＦＴ演算回路１００の演算結果が情報処理部２１０によって処理することが可能な最小値（例えば「２−３」）より小さな値（例えば「２−４」）である場合、情報処理部２１０は、演算結果が「０」であるものとして情報処理を行うものとする。
以下、情報処理部２１０によって処理することが可能な最小値（最小分解能）（以下、「システム最小値」という）に関する情報を「最小値情報」という。 The range of numerical values that can be processed by the information processing unit 210 is limited by hardware or software.
When the calculation result of the FFT operation circuit 100 is a value (for example, “2 −4 ”) smaller than the minimum value (for example, “2 −3 ”) that can be processed by the information processing unit 210, the information processing unit 210 Information processing is performed assuming that the calculation result is “0”.
Hereinafter, information regarding the minimum value (minimum resolution) (hereinafter referred to as “system minimum value”) that can be processed by the information processing unit 210 is referred to as “minimum value information”.

図２は、実施の形態１におけるＦＦＴ演算回路１００の機能構成図である。
実施の形態１におけるＦＦＴ演算回路１００の機能構成について、図２に基づいて説明する。 FIG. 2 is a functional configuration diagram of the FFT operation circuit 100 according to the first embodiment.
A functional configuration of the FFT operation circuit 100 according to the first embodiment will be described with reference to FIG.

ＦＦＴ演算回路１００（フーリエ変換回路の一例）は、ステージ演算部１１０（ステージ演算部の一例）と、ＲＡＭ部１２０（入力部、演算値記憶部の一例）と、最大桁検出部１３０と、シフト制御部１４０とを備える。
ＦＦＴ演算回路１００は、さらに、停止判定部１５０（最小指標値記憶部、予測指標値算出部、予測指標値判定部、ステージ演算停止部、予測増加量記憶部の一例）と、クリップ部１６０（演算結果出力部の一例）とを備える。 The FFT operation circuit 100 (an example of a Fourier transform circuit) includes a stage operation unit 110 (an example of a stage operation unit), a RAM unit 120 (an example of an input unit and an operation value storage unit), a maximum digit detection unit 130, and a shift. And a control unit 140.
The FFT operation circuit 100 further includes a stop determination unit 150 (an example of a minimum index value storage unit, a prediction index value calculation unit, a prediction index value determination unit, a stage calculation stop unit, and a predicted increase storage unit) and a clip unit 160 ( An example of a calculation result output unit).

ＲＡＭ部１２０（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＦＦＴ演算回路１００に入力される入力データ１０１（入力系列ともいう）を記憶する。入力データ１０１は複数の入力値を含む。
また、ＲＡＭ部１２０は、ステージ演算部１１０から出力される演算結果データ１０２を記憶する。演算結果データ１０２は複数の演算値を含む。 A RAM unit 120 (RAM: Random Access Memory) stores input data 101 (also referred to as an input series) input to the FFT operation circuit 100. The input data 101 includes a plurality of input values.
The RAM unit 120 also stores calculation result data 102 output from the stage calculation unit 110. The calculation result data 102 includes a plurality of calculation values.

ステージ演算部１１０は、ＲＡＭ部１２０から入力データ１０１または前回の演算結果データ１０２を読み込む。
ステージ演算部１１０は、読み込んだデータに対してフーリエ変換のステージ演算を実行し、ステージ演算の演算結果データ１０２を出力する。このとき、ステージ演算部１１０は、後述する前回のシフト制御情報１０４に応じて各演算値のビットシフトを行う。 The stage calculation unit 110 reads the input data 101 or the previous calculation result data 102 from the RAM unit 120.
The stage calculation unit 110 performs a stage calculation of Fourier transform on the read data, and outputs calculation result data 102 of the stage calculation. At this time, the stage calculation unit 110 performs a bit shift of each calculation value according to the previous shift control information 104 described later.

最大桁検出部１３０は、ステージ演算部１１０から出力される演算結果データ１０２を入力し、入力した演算結果データ１０２に含まれる複数の演算値それぞれの絶対値の桁数を算出し、算出した桁数のうち最大の桁数を演算結果データ１０２の最大桁１０３として出力する。なお、最大桁の算出は、演算値の絶対値の最大値を算出してから、その桁数を最大桁としてもよい。   The maximum digit detection unit 130 receives the calculation result data 102 output from the stage calculation unit 110, calculates the number of digits of the absolute value of each of the plurality of calculation values included in the input calculation result data 102, and calculates the calculated digit The maximum number of digits is output as the maximum digit 103 of the operation result data 102. The maximum digit may be calculated after calculating the maximum value of the absolute value of the calculated value and then using the maximum number of digits.

シフト制御部１４０は、最大桁検出部１３０から出力される最大桁１０３を入力し、入力した最大桁１０３に基づいて次のステージのシフト制御情報１０４を生成し、生成したシフト制御情報１０４を出力する。
シフト制御情報１０４は、演算値のビット列をシフトするシフト数（以下、「シフトビット数」という）に関する情報を示す。 The shift control unit 140 receives the maximum digit 103 output from the maximum digit detection unit 130, generates shift control information 104 for the next stage based on the input maximum digit 103, and outputs the generated shift control information 104 To do.
The shift control information 104 indicates information regarding the number of shifts (hereinafter referred to as “shift bit number”) for shifting the bit string of the operation value.

停止判定部１５０は、最大桁検出部１３０から出力される最大桁１０３、シフト制御部１４０から出力されるシフト制御情報１０４およびＦＦＴ演算回路１００に入力される最小値情報１０９に基づいて、ステージ演算部１１０のステージ演算を停止するか否かを判定する。
ステージ演算部１１０のステージ演算を停止する場合、停止判定部１５０は、停止信号１０５を出力する。 The stop determination unit 150 performs stage calculation based on the maximum digit 103 output from the maximum digit detection unit 130, the shift control information 104 output from the shift control unit 140, and the minimum value information 109 input to the FFT operation circuit 100. It is determined whether to stop the stage calculation of the unit 110.
When stopping the stage calculation of the stage calculation unit 110, the stop determination unit 150 outputs a stop signal 105.

クリップ部１６０は、所定のステージ数だけステージ演算を実行したステージ演算部１１０から出力される演算結果データ１０２を入力する。クリップ部１６０は、入力した演算結果データ１０２を後述するステージ指数（図示省略）に基づいたシフトを行ってから出力データ１０６として出力する。
但し、停止判定部１５０から停止信号１０５が出力された場合、クリップ部１６０は、所定の出力値「０（ゼロ）」を出力データ１０６として出力する。この場合、クリップ部１６０は、情報処理装置２００が出力データ１０６を受け取ることができるように、出力データ１０６の出力タイミングを必要に応じて調整する。 The clip unit 160 receives the calculation result data 102 output from the stage calculation unit 110 that has executed the stage calculation for a predetermined number of stages. The clip unit 160 shifts the input calculation result data 102 based on a stage index (not shown), which will be described later, and then outputs it as output data 106.
However, when the stop signal 105 is output from the stop determination unit 150, the clip unit 160 outputs a predetermined output value “0 (zero)” as the output data 106. In this case, the clip unit 160 adjusts the output timing of the output data 106 as necessary so that the information processing apparatus 200 can receive the output data 106.

図３は、実施の形態１における停止判定部１５０の機能構成図である。
実施の形態１における停止判定部１５０の機能構成について、図３に基づいて説明する。 FIG. 3 is a functional configuration diagram of the stop determination unit 150 according to the first embodiment.
The functional configuration of the stop determination unit 150 according to Embodiment 1 will be described with reference to FIG.

停止判定部１５０は、残ステージカウンタ部１５１、増加ビット算出部１５２（予測増加量記憶部の一例）、ステージ指数管理部１５３、最終値予測部１５４（予測指標値算出部の一例）および比較判定部１５５（最小指標値記憶部、予測指標値判定部、ステージ演算停止部の一例）を備える。   The stop determination unit 150 includes a remaining stage counter unit 151, an increase bit calculation unit 152 (an example of a predicted increase amount storage unit), a stage index management unit 153, a final value prediction unit 154 (an example of a prediction index value calculation unit), and a comparison determination. Unit 155 (an example of a minimum index value storage unit, a predicted index value determination unit, and a stage calculation stop unit).

残ステージカウンタ部１５１は、ステージ演算部１１０によるステージ演算の実行回数を所定のステージ数から差し引いた値、を残りステージ数として算出する。   The remaining stage counter unit 151 calculates a value obtained by subtracting the number of executions of the stage calculation by the stage calculation unit 110 from the predetermined number of stages as the number of remaining stages.

増加ビット算出部１５２は、残ステージカウンタ部１５１によって算出された残りステージ数に基づいて、ステージ演算部１１０が所定のステージ数のステージ演算を実行した場合の演算量の増加し得るビット数を算出する。
以下、増加ビット算出部１５２によって算出されるビット数を「増加ビット数」という。 Based on the number of remaining stages calculated by the remaining stage counter unit 151, the increase bit calculation unit 152 calculates the number of bits that can increase the amount of calculation when the stage calculation unit 110 executes a stage calculation of a predetermined number of stages. To do.
Hereinafter, the number of bits calculated by the increase bit calculation unit 152 is referred to as “increase bit number”.

ステージ指数管理部１５３は、シフト制御情報１０４を入力し、入力したシフト制御情報１０４が示すシフトビット数に基づいて演算値の指数値を算出する。
以下、ステージ指数管理部１５３によって算出される指数値を「ステージ指数」という。 The stage index management unit 153 receives the shift control information 104, and calculates the exponent value of the calculated value based on the number of shift bits indicated by the input shift control information 104.
Hereinafter, the index value calculated by the stage index management unit 153 is referred to as a “stage index”.

最終値予測部１５４は、最大桁１０３を入力し、入力した最大桁１０３と増加ビット算出部１５２によって算出された増加ビット数とステージ指数管理部１５３によって算出されたステージ指数とに基づいて最終ステージ最大値を算出する。
最終ステージ最大値は、ステージ演算部１１０が所定のステージ数のステージ演算を実行した場合に算出される演算値の最大値に関する値である。 The final value predicting unit 154 receives the maximum digit 103, the final stage based on the input maximum digit 103, the increased bit number calculated by the increased bit calculating unit 152, and the stage index calculated by the stage index managing unit 153. Calculate the maximum value.
The final stage maximum value is a value related to the maximum value of calculation values calculated when the stage calculation unit 110 executes stage calculation for a predetermined number of stages.

比較判定部１５５は、最小値情報１０９を入力し、入力した最小値情報１０９が表すシステム最小値と最終値予測部１５４によって算出された最終ステージ最大値とを比較し、比較結果に基づいてステージ演算を停止するか否かを判定する。
ステージ演算を停止する場合、比較判定部１５５は、停止信号１０５を出力する。 The comparison determination unit 155 receives the minimum value information 109, compares the system minimum value represented by the input minimum value information 109 with the final stage maximum value calculated by the final value prediction unit 154, and determines the stage based on the comparison result. It is determined whether to stop the calculation.
When stopping the stage calculation, the comparison determination unit 155 outputs a stop signal 105.

図４は、実施の形態１におけるＦＦＴ演算回路１００のＦＦＴ演算処理を示すフローチャートである。
実施の形態１におけるＦＦＴ演算回路１００のＦＦＴ演算処理（フーリエ変換方法の一例）について、図４に基づいて説明する。 FIG. 4 is a flowchart showing the FFT operation processing of the FFT operation circuit 100 according to the first embodiment.
An FFT operation process (an example of a Fourier transform method) of the FFT operation circuit 100 according to the first embodiment will be described with reference to FIG.

Ｓ１０１において、ＲＡＭ部１２０は、ＦＦＴ演算回路１００に入力された入力データ１０１を記憶する。入力データ１０１は複数の入力値を含む。
Ｓ１０１の後、Ｓ１０２に進む。 In S <b> 101, the RAM unit 120 stores the input data 101 input to the FFT operation circuit 100. The input data 101 includes a plurality of input values.
After S101, the process proceeds to S102.

Ｓ１０２において、ステージ演算部１１０は、ＲＡＭ部１２０から入力データ１０１を読み込む。
ステージ演算部１１０は、読み込んだ入力データ１０１に含まれる複数の入力値を用いてフーリエ変換のステージ演算を実行して複数の演算値を算出し、算出した複数の演算値を含んだ演算結果データ１０２を出力する。
ＲＡＭ部１２０は、ステージ演算部１１０から出力された演算結果データ１０２を記憶する。 In S <b> 102, the stage calculation unit 110 reads the input data 101 from the RAM unit 120.
The stage calculation unit 110 performs a Fourier transform stage calculation using a plurality of input values included in the read input data 101 to calculate a plurality of calculation values, and calculation result data including the calculated plurality of calculation values 102 is output.
The RAM unit 120 stores the calculation result data 102 output from the stage calculation unit 110.

例えば、ステージ演算部１１０は、「２」を基数とするバタフライ演算（以下、「基数「２」のバタフライ演算」という）を行う。
Ｓ１０２の後、Ｓ１１０に進む。 For example, the stage calculation unit 110 performs a butterfly calculation using “2” as a radix (hereinafter referred to as “butterfly calculation with a radix“ 2 ””).
It progresses to S110 after S102.

Ｓ１１０において、最大桁検出部１３０は、ステージ演算部１１０から出力された演算結果データ１０２を入力する。
最大桁検出部１３０は、演算結果データ１０２に含まれる複数の演算値それぞれの絶対値の桁数を算出し、算出した桁数のうち最大の桁数を演算結果データ１０２の最大桁１０３として出力する。なお、最大桁の算出は、演算値の絶対値の最大値を算出してから、その桁数を最大桁としてもよい。
例えば、絶対値が最も大きい演算値が「７」である場合、演算値「７」は２進数表現では３ビットの値「１１１」であるため、２進数表現における最大桁１０３は「３」である。
Ｓ１１０の後、Ｓ１２０に進む。 In S110, the maximum digit detection unit 130 receives the calculation result data 102 output from the stage calculation unit 110.
The maximum digit detection unit 130 calculates the number of digits of each of the plurality of calculation values included in the calculation result data 102 and outputs the maximum number of digits among the calculated number of digits as the maximum digit 103 of the calculation result data 102. To do. The maximum digit may be calculated after calculating the maximum value of the absolute value of the calculated value and then using the maximum number of digits.
For example, when the calculated value having the largest absolute value is “7”, the calculated value “7” is the 3-bit value “111” in the binary number representation, and therefore the maximum digit 103 in the binary number representation is “3”. is there.
It progresses to S120 after S110.

Ｓ１２０において、シフト制御部１４０は、最大桁検出部１３０から出力された最大桁１０３を入力し、入力した最大桁１０３に基づいてシフトビット数を算出する。例えば、シフト制御部１４０は、次回のステージ演算で桁あふれが発生しないようなシフトビット数を算出する。最大桁１０３に基づいてシフトビット数を算出する方法は、例えば、特許文献１に開示されている。
シフト制御部１４０は、算出したシフトビット数を示すシフト制御情報１０４を生成し、生成したシフト制御情報１０４を出力する。
Ｓ１２０の後、Ｓ１３０に進む。 In S <b> 120, the shift control unit 140 receives the maximum digit 103 output from the maximum digit detection unit 130 and calculates the number of shift bits based on the input maximum digit 103. For example, the shift control unit 140 calculates the number of shift bits so that overflow does not occur in the next stage calculation. A method for calculating the number of shift bits based on the maximum digit 103 is disclosed in Patent Document 1, for example.
The shift control unit 140 generates shift control information 104 indicating the calculated number of shift bits, and outputs the generated shift control information 104.
It progresses to S130 after S120.

Ｓ１３０において、停止判定部１５０は、最大桁検出部１３０から出力された最大桁１０３を入力する。
停止判定部１５０は、最大桁１０３と最小値情報１０９とに基づいてステージ演算を停止するか否かを判定する。
最小値情報１０９はＦＦＴ演算回路１００に入力され、停止判定部１５０はＦＦＴ演算回路１００に入力された最小値情報１０９を予め記憶しておくものとする。
ステージ演算を停止する場合、停止判定部１５０は停止信号１０５を出力する。
停止判定処理（Ｓ１３０）の詳細については、別途説明する。
Ｓ１３０の後、Ｓ１４０に進む。 In S <b> 130, the stop determination unit 150 inputs the maximum digit 103 output from the maximum digit detection unit 130.
The stop determination unit 150 determines whether to stop the stage calculation based on the maximum digit 103 and the minimum value information 109.
The minimum value information 109 is input to the FFT operation circuit 100, and the stop determination unit 150 stores the minimum value information 109 input to the FFT operation circuit 100 in advance.
When stopping the stage calculation, the stop determination unit 150 outputs a stop signal 105.
Details of the stop determination process (S130) will be described separately.
It progresses to S140 after S130.

Ｓ１４０において、クリップ部１６０は、停止判定部１５０から停止信号１０５が出力されたか否かを判定する。
停止信号１０５が出力された場合（ＹＥＳ）、Ｓ１７０に進む。
停止信号１０５が出力されなかった場合（ＮＯ）、Ｓ１５０に進む。 In S140, the clip unit 160 determines whether or not the stop signal 105 is output from the stop determination unit 150.
When the stop signal 105 is output (YES), the process proceeds to S170.
When the stop signal 105 is not output (NO), the process proceeds to S150.

Ｓ１５０において、クリップ部１６０は、ステージ演算部１１０が所定のステージ数のステージ演算を実行したか否かを判定する。
例えば、クリップ部１６０は、ステージ演算部１１０が演算結果データ１０２を出力した回数をカウントし、カウントした回数を所定のステージ数と比較する。カウントした回数が所定のステージ演算と同じ値である場合、ステージ演算部１１０は所定のステージ数のステージ演算を実行したことになる。
所定のステージ数は、実行するＦＦＴ点数に応じて定められる。所定のステージ数は予め記憶してもよいし、実行するＦＦＴ点数に応じて算出してもよい。
ステージ演算部１１０が所定のステージ数のステージ演算を実行したか否かの判定は、クリップ部１６０の代わりに停止判定部１５０が行ってもよい。
ステージ演算部１１０が所定のステージ数のステージ演算を実行した場合（ＹＥＳ）、Ｓ１８０に進む。
ステージ演算部１１０が所定のステージ数のステージ演算を実行していない場合（ＮＯ）、Ｓ１６０に進む。 In S150, the clip unit 160 determines whether or not the stage calculation unit 110 has performed stage calculation for a predetermined number of stages.
For example, the clip unit 160 counts the number of times the stage calculation unit 110 outputs the calculation result data 102, and compares the counted number with a predetermined number of stages. If the counted number is the same value as the predetermined stage calculation, the stage calculation unit 110 has executed a predetermined number of stage calculations.
The predetermined number of stages is determined according to the number of FFT points to be executed. The predetermined number of stages may be stored in advance or may be calculated according to the number of FFT points to be executed.
The determination of whether or not the stage calculation unit 110 has performed a predetermined number of stages may be performed by the stop determination unit 150 instead of the clip unit 160.
If the stage calculation unit 110 has performed a stage calculation for a predetermined number of stages (YES), the process proceeds to S180.
When the stage calculation unit 110 has not performed the stage calculation for the predetermined number of stages (NO), the process proceeds to S160.

Ｓ１６０において、ステージ演算部１１０は、ＲＡＭ部１２０から演算結果データ１０２を読み込む。
ステージ演算部１１０は、読み込んだ演算結果データ１０２に含まれる複数の演算値を用いてフーリエ変換のステージ演算（Ｓ１０２参照）を実行して新たな複数の演算値を算出し、算出した新たな複数の演算値を含んだ演算結果データ１０２を出力する。
ＲＡＭ部１２０は、ステージ演算部１１０から出力された演算結果データ１０２を記憶する。
Ｓ１６０の後、Ｓ１１０に戻る。 In S160, the stage calculation unit 110 reads the calculation result data 102 from the RAM unit 120.
The stage calculation unit 110 performs a Fourier transform stage calculation (see S102) using a plurality of calculation values included in the read calculation result data 102, calculates a plurality of new calculation values, and calculates the new plurality of calculated values. The calculation result data 102 including the calculated value is output.
The RAM unit 120 stores the calculation result data 102 output from the stage calculation unit 110.
After S160, the process returns to S110.

Ｓ１７０において、ステージ演算部１１０およびＲＡＭ部１２０は動作を停止する。つまり、ステージ演算部１１０は、所定のステージ数のステージ演算を実行していない場合であってもステージ演算の実行を終了し、以降の残りのステージ演算を実行しない。但し、ステージ演算部１１０とＲＡＭ部１２０とのいずれか一方だけが停止してもよい。また、ＲＡＭ部が複数のＲＡＭを備えている場合、一部のＲＡＭだけが動作を停止してもよい。
クリップ部１６０は、全ての出力値が「０（ゼロ）」である出力データ１０６を出力する。
Ｓ１７０により、ＦＦＴ演算処理は終了する。 In S170, the stage calculation unit 110 and the RAM unit 120 stop operating. That is, the stage calculation unit 110 ends the execution of the stage calculation and does not execute the remaining stage calculations thereafter even if the stage calculation for the predetermined number of stages is not executed. However, only one of the stage calculation unit 110 and the RAM unit 120 may be stopped. Further, when the RAM unit includes a plurality of RAMs, only some of the RAMs may stop operating.
The clip unit 160 outputs the output data 106 in which all output values are “0 (zero)”.
By S170, the FFT operation processing is terminated.

Ｓ１８０において、クリップ部１６０は、ステージ演算部１１０から最後に出力された演算結果データ１０２（所定のステージ数のステージ演算が実行されたときの演算結果データ１０２）に対して停止判定部１５０によって最後に算出されたステージ指数に基づいたシフトを行い、シフトした演算結果データ１０２を出力データ１０６として出力する。
Ｓ１８０により、ＦＦＴ演算処理は終了する。 In S <b> 180, the clip unit 160 causes the stop determination unit 150 to end the calculation result data 102 (the calculation result data 102 when the stage calculation of a predetermined number of stages is executed) last output from the stage calculation unit 110. A shift based on the calculated stage index is performed, and the shifted calculation result data 102 is output as output data 106.
By S180, the FFT calculation process is terminated.

図５は、実施の形態１における停止判定処理（Ｓ１３０）を示すフローチャートである。
実施の形態１における停止判定処理（Ｓ１３０）について、図５に基づいて説明する。 FIG. 5 is a flowchart showing the stop determination process (S130) in the first embodiment.
The stop determination process (S130) in the first embodiment will be described with reference to FIG.

Ｓ１３１において、残ステージカウンタ部１５１は、ステージ演算部１１０によるステージ演算の実行回数を所定のステージ数から差し引いた値、を残りステージ数として算出する。
残ステージカウンタ部１５１は、クリップ部１６０と同様に、所定のステージ数を算出してもよいし、予め記憶してもよい（図４のＳ１５０参照）。
残りステージ数は、所定のステージ数からステージ演算毎に１減ずることで算出してもよい。
Ｓ１３１の後、Ｓ１３２に進む。 In S131, the remaining stage counter unit 151 calculates, as the remaining stage number, a value obtained by subtracting the number of stage calculations performed by the stage calculating unit 110 from a predetermined number of stages.
Similar to the clip unit 160, the remaining stage counter unit 151 may calculate a predetermined number of stages or store it in advance (see S150 in FIG. 4).
The remaining number of stages may be calculated by subtracting 1 from the predetermined number of stages for each stage calculation.
After S131, the process proceeds to S132.

Ｓ１３２において、増加ビット算出部１５２は、Ｓ１３１で算出された残りステージ数に対応する増加ビット数を増加ビット数テーブル１０７から取得する。   In S <b> 132, the increased bit calculation unit 152 acquires the increased bit number corresponding to the remaining stage number calculated in S <b> 131 from the increased bit number table 107.

図６は、実施の形態１における増加ビット数テーブル１０７を示す図である。
増加ビット数テーブル１０７は、残りステージ数と増加ビット数とを対応付けたデータである。 FIG. 6 is a diagram showing the increased bit number table 107 in the first embodiment.
The increased bit number table 107 is data in which the number of remaining stages is associated with the increased number of bits.

増加ビット数は、残りステージ数に基づいて算出される値である。
例として基数「２」のバタフライ演算を行う場合の増加ビット数の算出例を示す。 The increased number of bits is a value calculated based on the number of remaining stages.
As an example, an example of calculating the increased number of bits when performing a radix “2” butterfly operation is shown.

まず、基数「２」のバタフライ演算の演算式（１）を示す。式（１）で使用している符号の意味は以下の通りである。
「Ｘ’」「Ｙ’」は、バタフライ演算の出力値（演算値）である。
「Ｘ」「Ｙ」は、バタフライ演算の入力値（または演算値）である。
「Ｎ」は、ＦＦＴの点数である。
「ｋ」は、０から（（Ｎ／２）−１）の整数である。例えば、「Ｎ＝１６」の場合、「ｋ＝０，１，・・・，７」である。 First, the calculation formula (1) for the radix “2” butterfly calculation is shown. The meanings of the symbols used in equation (1) are as follows.
“X ′” and “Y ′” are output values (calculation values) of the butterfly calculation.
“X” and “Y” are input values (or calculation values) of the butterfly calculation.
“N” is the FFT score.
“K” is an integer from 0 to ((N / 2) −1). For example, when “N = 16”, “k = 0, 1,..., 7”.

Figure 0005822791
Figure 0005822791

上記の式（１）の出力値「Ｘ’」「Ｙ’」は実数成分「Ｘ’Ｒ」「Ｙ’Ｒ」と虚数成分「Ｘ’Ｉ」「Ｙ’Ｉ」とを用いて以下の式（２）で表すことができる。
式（２）において「ｊ」は虚数単位である。また、「ＸＲ」「ＹＲ」は入力値の実数成分であり、「ＸＩ」「ＹＩ」は入力値の虚数成分である。 The output values “X ′” and “Y ′” in the above equation (1) are expressed by the following equations using real component “X ′ R ” “Y ′ R ” and imaginary component “X ′ I ” “Y ′ I ”. (2).
In Expression (2), “j” is an imaginary unit. “X R ” and “Y R ” are real number components of the input value, and “X I ” and “Y I ” are imaginary number components of the input value.

Figure 0005822791
Figure 0005822791

１回のステージ演算で算出される出力値「Ｘ’」「Ｙ’」（上記式（２）参照）の範囲は、上記式（２ａ）より、ステージ演算の入力値の範囲の（１＋√２）倍と計算できる。「√２」は２の平方根を意味する。
増加ビット数は、（１＋√２）を残りステージ数ｎだけ累乗して（１＋√２）ｎを算出し、「２」を底にした（１＋√２）ｎの対数値「ｌｏｇ２（（１＋√２）ｎ）」を算出し、算出した対数値の小数点以下を切り上げて算出される。 The range of output values “X ′” and “Y ′” (see the above formula (2)) calculated by one stage calculation is (1 + √2) of the input value range of the stage calculation from the above formula (2a). ) Can be calculated as double. “√2” means the square root of 2.
The number of increased bits is (1 + √2) raised to the power of the remaining number of stages n to calculate (1 + √2) n , and the logarithmic value “log 2 (( 1 + √2) n ) ”is calculated, and the calculated logarithmic value is calculated by rounding up after the decimal point.

例えば、残りステージ数が「３」である場合、増加ビット数は「４」である（以下の式（３）参照）。
ｃｅｉｌｉｎｇ（Ｘ）はＸの切り上げを意味する。 For example, when the number of remaining stages is “3”, the increased number of bits is “4” (see Expression (3) below).
Ceiling (X) means rounding up X.

Figure 0005822791
Figure 0005822791

増加ビット算出部１５２は、図６に示すような増加ビット数テーブル１０７を記憶する代わりに、増加ビット数を演算で算出してもよい。   The increase bit calculation unit 152 may calculate the increase bit number by calculation instead of storing the increase bit number table 107 as shown in FIG.

図５に戻り、停止判定処理（Ｓ１３０）の説明を続ける。
Ｓ１３２の後、Ｓ１３３に進む。 Returning to FIG. 5, the description of the stop determination process (S130) will be continued.
It progresses to S133 after S132.

Ｓ１３３において、最終値予測部１５４は、最大桁１０３を入力し、最大桁１０３と増加ビット数とステージ指数とを用いて最終ステージ最大値を算出する。
最終ステージ最大値Ｍは、例えば「Ｍ＝Ｂ＋ｒ＋Ｃ」で算出する。ここで、「Ｂ」は増加ビット数であり、「ｒ」は最大桁１０３であり、「Ｃ」はステージ指数である。
例えば、増加ビット数Ｂが「４」、最大桁ｒが「２」、ステージ指数Ｃが「−１０」である場合、最終ステージ最大値Ｍは「４（＝４＋２＋（−１０））」となる。
Ｓ１３３の後、Ｓ１３４に進む。 In S133, the final value predicting unit 154 inputs the maximum digit 103, and calculates the final stage maximum value using the maximum digit 103, the increased number of bits, and the stage index.
The final stage maximum value M is calculated by, for example, “M = B + r + C”. Here, “B” is the increased number of bits, “r” is the maximum digit 103, and “C” is the stage index.
For example, when the increment bit number B is “4”, the maximum digit r is “2”, and the stage index C is “−10”, the final stage maximum value M is “4 (= 4 + 2 + (− 10))”. .
It progresses to S134 after S133.

Ｓ１３４において、比較判定部１５５は、最小値情報１０９を入力し、入力した最小値情報１０９が示す値ｍとＳ１４４で算出された最終ステージ最大値Ｍとを比較する。
最小値情報１０９は例えばシステム最小値Ｔに対して「Ｔ＝２ｍ」を満たす値ｍ、つまり、「２」を底とするシステム最小値Ｔの指数値ｍとする。
最終ステージ最大値Ｍが最小値情報１０９の値ｍ以上である場合（ＹＥＳ）、Ｓ１３６に進む。
最終ステージ最大値Ｍが最小値情報１０９の値ｍより小さい場合（ＮＯ）、Ｓ１３５に進む。 In S134, the comparison determination unit 155 inputs the minimum value information 109, and compares the value m indicated by the input minimum value information 109 with the final stage maximum value M calculated in S144.
The minimum value information 109 is, for example, a value m that satisfies “T = 2 m ” with respect to the system minimum value T, that is, an index value m of the system minimum value T with “2” as the base.
When the final stage maximum value M is greater than or equal to the value m of the minimum value information 109 (YES), the process proceeds to S136.
When the final stage maximum value M is smaller than the value m of the minimum value information 109 (NO), the process proceeds to S135.

Ｓ１３５において、比較判定部１５５は停止信号１０５を出力する。
Ｓ１３５の後、Ｓ１３６に進む。 In S135, the comparison determination unit 155 outputs the stop signal 105.
After S135, the process proceeds to S136.

Ｓ１３６において、ステージ指数管理部１５３は、シフト制御情報１０４を入力し、入力したシフト制御情報１０４が示すシフトビット数に基づいて演算値の指数値（ステージ指数）を算出する。
ステージ指数Ｃは、Ｖ’を演算値の真の値、ＶをＲＡＭ部に格納する値とし、例えば「Ｖ’＝Ｖ＊２Ｃ」で表される数とする。
Ｓ１３６により、停止判定処理（Ｓ１３０）は終了する。 In S136, the stage index management unit 153 inputs the shift control information 104, and calculates an exponent value (stage index) of the calculated value based on the number of shift bits indicated by the input shift control information 104.
For the stage index C, V ′ is a true value of the operation value, V is a value stored in the RAM unit, and is a number represented by “V ′ = V * 2 C ”, for example.
With S136, the stop determination process (S130) ends.

図４および図５においてＦＦＴ演算処理を便宜上、フローチャートの形式で説明したが、各要素の処理タイミングは図４および図５に示したような逐次処理に限定されるものではなく，適宜並列処理を行ってもよい。   In FIG. 4 and FIG. 5, the FFT operation processing has been described in the form of a flowchart for the sake of convenience. However, the processing timing of each element is not limited to the sequential processing as shown in FIG. 4 and FIG. You may go.

ＦＦＴ演算回路１００は、図４および図５に基づいて説明したＦＦＴ演算処理により、途中のステージ演算で以降のステージ演算が不要であること（最終ステージ最大値Ｍ＜最小値情報１０９の値ｍ）を検出し、ステージ演算を停止することができる。
これにより、不要なステージ演算が省略され、消費電力の削減および処理時間の短縮を図ることができる。 The FFT operation circuit 100 does not require any subsequent stage operation in the intermediate stage operation by the FFT operation processing described with reference to FIGS. 4 and 5 (the final stage maximum value M <the value m of the minimum value information 109). Can be detected and the stage operation can be stopped.
Thereby, unnecessary stage calculation is omitted, and power consumption and processing time can be reduced.

図７は、実施の形態１における情報処理装置２００のハードウェア資源の一例を示す図である。
図７において、情報処理装置２００（コンピュータの一例）は、ＣＰＵ９０１（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を備えている。ＣＰＵ９０１は、バス９０２を介してＲＯＭ９０３、ＲＡＭ９０４、通信ボード９０５（通信装置）、ディスプレイ９１１（表示装置）、キーボード９１２、マウス９１３、ドライブ９１４、磁気ディスク装置９２０などのハードウェアデバイスと接続され、これらのハードウェアデバイスを制御する。ドライブ９１４は、ＦＤ（Ｆｌｅｘｉｂｌｅ Ｄｉｓｋ Ｄｒｉｖｅ）、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記憶媒体を読み書きする装置である。
ＲＯＭ９０３、ＲＡＭ９０４、磁気ディスク装置９２０およびドライブ９１４は記憶装置の一例である。キーボード９１２、マウス９１３および通信ボード９０５は入力装置の一例である。ディスプレイ９１１および通信ボード９０５は出力装置の一例である。 FIG. 7 is a diagram illustrating an example of hardware resources of the information processing apparatus 200 according to the first embodiment.
In FIG. 7, the information processing apparatus 200 (an example of a computer) includes a CPU 901 (Central Processing Unit). The CPU 901 is connected to hardware devices such as a ROM 903, a RAM 904, a communication board 905 (communication device), a display 911 (display device), a keyboard 912, a mouse 913, a drive 914, and a magnetic disk device 920 via a bus 902. Control hardware devices. The drive 914 is a device that reads and writes a storage medium such as an FD (Flexible Disk Drive), a CD (Compact Disc), and a DVD (Digital Versatile Disc).
The ROM 903, the RAM 904, the magnetic disk device 920, and the drive 914 are examples of storage devices. A keyboard 912, a mouse 913, and a communication board 905 are examples of input devices. The display 911 and the communication board 905 are examples of output devices.

通信ボード９０５は、有線または無線で、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネット、電話回線などの通信網に接続している。   The communication board 905 is wired or wirelessly connected to a communication network such as a LAN (Local Area Network), the Internet, or a telephone line.

磁気ディスク装置９２０には、ＯＳ９２１（オペレーティングシステム）、プログラム群９２２、ファイル群９２３が記憶されている。   The magnetic disk device 920 stores an OS 921 (operating system), a program group 922, and a file group 923.

プログラム群９２２には、実施の形態において「〜部」として説明する機能を実行するプログラムが含まれる。プログラム（例えば、フーリエ変換プログラム）は、ＣＰＵ９０１により読み出され実行される。すなわち、プログラムは、「〜部」としてコンピュータを機能させるものであり、また「〜部」の手順や方法をコンピュータに実行させるものである。   The program group 922 includes programs that execute the functions described as “units” in the embodiments. A program (for example, a Fourier transform program) is read and executed by the CPU 901. That is, the program causes the computer to function as “to part”, and causes the computer to execute the procedures and methods of “to part”.

ファイル群９２３には、実施の形態において説明する「〜部」で使用される各種データ（入力、出力、判定結果、計算結果、処理結果など）が含まれる。   The file group 923 includes various data (input, output, determination result, calculation result, processing result, etc.) used in “˜part” described in the embodiment.

実施の形態において構成図およびフローチャートに含まれている矢印は主としてデータや信号の入出力を示す。
フローチャートなどに基づいて説明する実施の形態の処理はＣＰＵ９０１、記憶装置、入力装置、出力装置などのハードウェアを用いて実行される。 In the embodiment, arrows included in the configuration diagrams and flowcharts mainly indicate input and output of data and signals.
The processing of the embodiment described based on the flowchart and the like is executed using hardware such as the CPU 901, a storage device, an input device, and an output device.

実施の形態において「〜部」として説明するものは「〜回路」、「〜装置」、「〜機器」であってもよく、また「〜ステップ」、「〜手順」、「〜処理」であってもよい。すなわち、「〜部」として説明するものは、ファームウェア、ソフトウェア、ハードウェアまたはこれらの組み合わせのいずれで実装されても構わない。   In the embodiment, what is described as “to part” may be “to circuit”, “to apparatus”, and “to device”, and “to step”, “to procedure”, and “to processing”. May be. That is, what is described as “to part” may be implemented by any of firmware, software, hardware, or a combination thereof.

ＦＦＴ演算回路１００は本実施の形態で説明したものに限らない。
例えば、クリップ部１６０にてシフトを行う際に丸めを行う場合は、クリップ部１６０における丸めによる桁上りの影響を加味し、例えば最終ステージ最大値Ｍを「Ｍ＝Ｂ＋ｒ＋Ｃ＋１」で算出して判定を行ってもよい。
また、本実施の形態では基数２の場合の判定の例を記載したが、基数が２以外のバタフライ演算を行う場合も同様に１ステージの範囲増加分を残りステージ数で累乗することで同様の判定を行うことができる。またクリップ部１６０は、停止信号１０５が出力された場合に「０」以外の値（例えば、システム最小値）を出力しても構わない。 The FFT operation circuit 100 is not limited to that described in this embodiment.
For example, when rounding is performed when the clip unit 160 shifts, the final stage maximum value M is calculated by, for example, “M = B + r + C + 1” in consideration of the carry effect due to rounding in the clip unit 160. You may go.
In the present embodiment, an example of determination in the case of radix 2 is described. However, when performing a butterfly operation other than radix 2, the same increase in the range of one stage is raised by the number of remaining stages. Judgment can be made. The clip unit 160 may output a value other than “0” (for example, the system minimum value) when the stop signal 105 is output.

実施の形態１において、例えば、以下のようなフーリエ変換回路（ＦＦＴ演算回路１００）について説明した。括弧内に実施の形態１で用いた要素名を記す。
フーリエ変換回路は、最小指標値記憶部（比較判定部１５５）と、入力部（ＲＡＭ部１２０）と、ステージ演算部（ステージ演算部１１０）と、予測指標値算出部（最終値予測部１５４）と、予測指標値判定部（比較判定部１５５）と、ステージ演算停止部（比較判定部１５５）とを備える。
最小指標値記憶部は、所定の値として最小指標値（最小値情報１０９）を記憶する。
入力部は、入力値（入力データ１０１）が入力される。
ステージ演算部は、前記入力部に入力された入力値を用いてフーリエ変換のステージ演算を所定のステージ回数実行し、フーリエ変換のステージ演算を実行する毎に演算値（演算結果データ１０２）を算出すると共に算出した演算値を演算値記憶部（ＲＡＭ部１２０）に記憶する。
予測指標値算出部は、前記ステージ演算部がフーリエ変換のステージ演算を実行する毎に、前記ステージ演算部によって算出された演算値に基づいて、前記ステージ演算部がフーリエ変換のステージ演算を前記所定のステージ回数実行した場合に算出する演算値の範囲を予測して予測指標値（最終ステージ最大値）を算出する。
予測指標値判定部は、前記ステージ演算部がフーリエ変換のステージ演算を実行する毎に、前記予測指標値算出部によって算出された予測指標値と前記最小指標値記憶部に記憶された最小指標値との関係により前記ステージ演算の停止を判定する。
ステージ演算停止部は、前記予測指標値判定部の判定結果が前記ステージ演算の停止を示す場合、前記ステージ演算部と前記演算値記憶部との少なくともいずれかを停止させる。 In the first embodiment, for example, the following Fourier transform circuit (FFT operation circuit 100) has been described. The element names used in Embodiment 1 are written in parentheses.
The Fourier transform circuit includes a minimum index value storage unit (comparison / determination unit 155), an input unit (RAM unit 120), a stage calculation unit (stage calculation unit 110), and a predicted index value calculation unit (final value prediction unit 154). And a prediction index value determination unit (comparison determination unit 155) and a stage calculation stop unit (comparison determination unit 155).
The minimum index value storage unit stores a minimum index value (minimum value information 109) as a predetermined value.
An input value (input data 101) is input to the input unit.
The stage calculation unit performs a Fourier transform stage calculation a predetermined number of times using the input value input to the input unit, and calculates a calculation value (calculation result data 102) each time the Fourier transform stage calculation is executed. In addition, the calculated calculation value is stored in the calculation value storage unit (RAM unit 120).
The prediction index value calculation unit is configured so that the stage calculation unit performs the Fourier transform stage calculation based on the calculation value calculated by the stage calculation unit each time the stage calculation unit executes the Fourier transform stage calculation. The prediction index value (final stage maximum value) is calculated by predicting the range of the calculation value calculated when the number of stages is executed.
The prediction index value determination unit is configured such that the prediction index value calculated by the prediction index value calculation unit and the minimum index value stored in the minimum index value storage unit each time the stage calculation unit executes a stage calculation of Fourier transform. The stop of the stage calculation is determined based on the relationship.
The stage calculation stop unit stops at least one of the stage calculation unit and the calculation value storage unit when the determination result of the prediction index value determination unit indicates the stop of the stage calculation.

１００ ＦＦＴ演算回路、１０１ 入力データ、１０２ 演算結果データ、１０３ 最大桁、１０４ シフト制御情報、１０５ 停止信号、１０６ 出力データ、１０７ 増加ビット数テーブル、１０９ 最小値情報、１１０ ステージ演算部、１２０ ＲＡＭ部、１３０ 最大桁検出部、１４０ シフト制御部、１５０ 停止判定部、１５１ 残ステージカウンタ部、１５２ 増加ビット算出部、１５３ ステージ指数管理部、１５４ 最終値予測部、１５５ 比較判定部、１６０ クリップ部、２００ 情報処理装置、２１０ 情報処理部、２２０ フーリエ変換部、９０１ ＣＰＵ、９０２ バス、９０３ ＲＯＭ、９０４ ＲＡＭ、９０５ 通信ボード、９１１ ディスプレイ、９１２ キーボード、９１３ マウス、９１４ ドライブ、９２０ 磁気ディスク装置、９２１ ＯＳ、９２２ プログラム群、９２３ ファイル群。   100 FFT operation circuit, 101 input data, 102 operation result data, 103 maximum digit, 104 shift control information, 105 stop signal, 106 output data, 107 increment bit number table, 109 minimum value information, 110 stage operation unit, 120 RAM unit 130 maximum digit detection unit, 140 shift control unit, 150 stop determination unit, 151 remaining stage counter unit, 152 increment bit calculation unit, 153 stage index management unit, 154 final value prediction unit, 155 comparison determination unit, 160 clip unit, 200 Information processing device, 210 Information processing unit, 220 Fourier transform unit, 901 CPU, 902 bus, 903 ROM, 904 RAM, 905 communication board, 911 display, 912 keyboard, 913 mouse, 914 drive, 920 magnetic disk Click system, 921 OS, 922 program group, 923 files.

Claims (10)

所定の値として最小指標値を記憶する最小指標値記憶部と、
入力値が入力される入力部と、
前記入力部に入力された入力値を用いてフーリエ変換のステージ演算を所定のステージ回数実行し、フーリエ変換のステージ演算を実行する毎に演算値を算出すると共に算出した演算値を演算値記憶部に記憶するステージ演算部と、
前記ステージ演算部がフーリエ変換のステージ演算を実行する毎に、前記ステージ演算部によって算出された演算値に基づいて、前記ステージ演算部がフーリエ変換のステージ演算を前記所定のステージ回数実行した場合に算出する演算値の範囲を予測して予測指標値を算出する予測指標値算出部と、
前記ステージ演算部がフーリエ変換のステージ演算を実行する毎に、前記予測指標値算出部によって算出された予測指標値と前記最小指標値記憶部に記憶された最小指標値との関係により前記ステージ演算の停止を判定する予測指標値判定部と、
前記予測指標値判定部の判定結果が前記ステージ演算の停止を示す場合、前記ステージ演算部と前記演算値記憶部との少なくともいずれかを停止させるステージ演算停止部と
を備えることを特徴とするフーリエ変換回路。 A minimum index value storage unit that stores a minimum index value as a predetermined value;
An input unit for inputting an input value;
The Fourier transform stage calculation is performed a predetermined number of times using the input value input to the input unit, and the calculated value is calculated every time the Fourier transform stage calculation is performed, and the calculated calculated value is stored in the calculated value storage unit. A stage calculation unit to store in
Each time the stage calculation unit executes a Fourier transform stage calculation, the stage calculation unit executes the Fourier transform stage calculation a predetermined number of times based on the calculation value calculated by the stage calculation unit. A prediction index value calculation unit that calculates a prediction index value by predicting a range of calculation values to be calculated;
Each time the stage calculation unit performs a Fourier transform stage calculation, the stage calculation is performed according to the relationship between the prediction index value calculated by the prediction index value calculation unit and the minimum index value stored in the minimum index value storage unit. A prediction index value determination unit for determining stoppage of
And a stage calculation stop unit that stops at least one of the stage calculation unit and the calculation value storage unit when the determination result of the prediction index value determination unit indicates the stop of the stage calculation. Conversion circuit. 前記フーリエ変換回路は、さらに、
前記予測指標値判定部の判定結果が前記ステージ演算の停止を示す場合、予め決められた出力値を出力する演算結果出力部を備える
ことを特徴とする請求項１記載のフーリエ変換回路。 The Fourier transform circuit further includes:
The Fourier transform circuit according to claim 1, further comprising a calculation result output unit that outputs a predetermined output value when the determination result of the prediction index value determination unit indicates that the stage calculation is stopped. 前記演算結果出力部は前記出力値としてゼロを出力することを特徴とする請求項２記載のフーリエ変換回路。   The Fourier transform circuit according to claim 2, wherein the calculation result output unit outputs zero as the output value. 前記予測指標値算出部は、前記ステージ演算部がフーリエ変換のステージ演算を実行した実行回数を前記所定のステージ回数から差し引いた値に相当する残りステージ数と前記ステージ演算部によって算出された演算値とに基づいて前記予測指標値を算出する
ことを特徴とする請求項１から請求項３いずれかに記載のフーリエ変換回路。 The prediction index value calculation unit includes the number of remaining stages corresponding to a value obtained by subtracting the number of executions of the stage calculation of the Fourier transform performed by the stage calculation unit from the predetermined number of stages and the calculation value calculated by the stage calculation unit. The Fourier transform circuit according to any one of claims 1 to 3, wherein the prediction index value is calculated based on: 前記フーリエ変換回路は、さらに、ステージ回数と演算値の予測増加量とを対応付けた予測増加量記憶部を備え、
前記予測指標値算出部は、前記残りステージ数と同じステージ回数に対応付けられた演算値の予測増加量を前記予測増加量記憶部から取得し、取得した演算値の予測増加量と前記ステージ演算部によって算出された演算値とに基づいて前記予測指標値を算出する
ことを特徴とする請求項４記載のフーリエ変換回路。 The Fourier transform circuit further includes a predicted increase amount storage unit that associates the number of stages with the predicted increase amount of the operation value,
The predicted index value calculation unit acquires a predicted increase amount of a calculation value associated with the same number of stages as the number of remaining stages from the predicted increase amount storage unit, and acquires the predicted increase amount of the calculated value and the stage calculation The Fourier transform circuit according to claim 4, wherein the prediction index value is calculated based on the calculated value calculated by the unit. 前記予測増加量記憶部は、前記演算値の予測増加量として増加桁数を記憶し、
前記予測指標値算出部は、前記残りステージ数と同じステージ回数に対応付けられた増加桁数と前記演算値の桁数とに基づいて予測桁数を前記予測指標値として算出する
ことを特徴とする請求項５記載のフーリエ変換回路。 The predicted increase amount storage unit stores an increased number of digits as a predicted increase amount of the calculated value,
The prediction index value calculation unit calculates a prediction digit number as the prediction index value based on an increased number of digits associated with the same number of stages as the number of remaining stages and a number of digits of the calculation value. The Fourier transform circuit according to claim 5. 前記予測増加量記憶部は、１＋√２（√２は２の平方根）をステージ回数だけ累乗した値について、２を底とする対数値の小数点以下を切り上げた値を前記予測増加量として記憶する
ことを特徴とする請求項５または請求項６記載のフーリエ変換回路。 The predicted increase amount storage unit stores, as the predicted increase amount, a value obtained by rounding up the decimal point of the logarithmic value with 2 as the base for a value obtained by raising 1 + √2 (√2 is the square root of 2) by the number of stages. 7. The Fourier transform circuit according to claim 5, wherein the Fourier transform circuit is provided. 前記ステージ演算部は、前記予測指標値と前記最小指標値とが所定の大小関係を示す場合に前記ステージ演算を停止させると判定する
ことを特徴とする請求項１から請求項７いずれかに記載のフーリエ変換回路。 The stage calculation unit determines to stop the stage calculation when the predicted index value and the minimum index value indicate a predetermined magnitude relationship. 8. Fourier transform circuit. 前記ステージ演算部は、基数２のバタフライ演算を行う
ことを特徴とする請求項１から請求項８いずれかに記載のフーリエ変換回路。 The Fourier transform circuit according to claim 1, wherein the stage calculation unit performs a radix-2 butterfly calculation. 請求項１から請求項９いずれかに記載のフーリエ変換回路を備えた情報処理装置。   An information processing apparatus comprising the Fourier transform circuit according to claim 1.
JP2012137867A 2012-06-19 2012-06-19 Fourier transform circuit, information processing apparatus, Fourier transform method, and Fourier transform program Expired - Fee Related JP5822791B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012137867A JP5822791B2 (en) 2012-06-19 2012-06-19 Fourier transform circuit, information processing apparatus, Fourier transform method, and Fourier transform program

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012137867A JP5822791B2 (en) 2012-06-19 2012-06-19 Fourier transform circuit, information processing apparatus, Fourier transform method, and Fourier transform program

Publications (2)

Publication Number Publication Date
JP2014002588A JP2014002588A (en) 2014-01-09
JP5822791B2 true JP5822791B2 (en) 2015-11-24

Family

ID=50035702

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012137867A Expired - Fee Related JP5822791B2 (en) 2012-06-19 2012-06-19 Fourier transform circuit, information processing apparatus, Fourier transform method, and Fourier transform program

Country Status (1)

Country Link
JP (1) JP5822791B2 (en)

Also Published As

Publication number Publication date
JP2014002588A (en) 2014-01-09

Similar Documents

Publication Publication Date Title
JP7331303B2 (en) Artificial Neural Network Training with Flexible Floating-Point Tensors
JP6111543B2 (en) Method and apparatus for extracting similar sub time series
US10983773B2 (en) Technologies for translation cache management in binary translation systems
CN107357642B (en) Calculation task adjusting method and device
US20190340099A1 (en) System resource component utilization
US20160292234A1 (en) Method and system for searching in a distributed database
CN111489830A (en) Method and device for predicting epidemic situation data in sections, medium and electronic equipment
US20130275812A1 (en) Determining root cause
US10296290B2 (en) Digital signal processor
JP6345346B2 (en) Analysis apparatus, analysis method, and analysis program
JP5822791B2 (en) Fourier transform circuit, information processing apparatus, Fourier transform method, and Fourier transform program
WO2020059073A1 (en) Information processing device, method, and program
JP2020201646A (en) Arithmetic processing device, control method, and control program
JP6464980B2 (en) Program, information processing apparatus and information processing method
US11216275B1 (en) Converting floating point data into integer data using a dynamically adjusted scale factor
US10459689B2 (en) Calculation of a number of iterations
JP2018160165A (en) Image processor, image processing method and program
CN112099759A (en) Numerical value processing method, device, processing equipment and computer readable storage medium
JP2017228223A (en) Signal processor
KR101084581B1 (en) Method and Apparatus for Operating of Fixed-point Exponential Function, and Recording Medium thereof
WO2018150588A1 (en) Information processing device, information processing method, and information processing program
CN112163185A (en) FFT/IFFT operation device and FFT/IFFT operation method based on the same
JP7353539B2 (en) Steady range determination system, steady range determination method, and steady range determination program
GB2596473A (en) Risk calculation device, risk calculation program, and risk calculation method
WO2018167940A1 (en) Information processing device, information processing method, and information processing program

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151006

R150 Certificate of patent or registration of utility model

Ref document number: 5822791

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees