JP5820252B2

JP5820252B2 - Array antenna

Info

Publication number: JP5820252B2
Application number: JP2011261723A
Authority: JP
Inventors: 文則酒井; 三夫牧本
Original assignee: Sakura Tech Corp
Current assignee: Sakura Tech Corp
Priority date: 2011-11-30
Filing date: 2011-11-30
Publication date: 2015-11-24
Anticipated expiration: 2031-11-30
Also published as: JP2013115700A

Description

本発明はアレイアンテナに関する。特に、ＵＷＢ（Ultra Wide Band）レーダ等に使用するアレイアンテナであって、ビーム方向を２次元に走査可能であり、低コストでＩＣ化が可能なＵＷＢ電子走査アレイアンテナに関する。 The present invention relates to an array antenna. In particular, the present invention relates to an array antenna used for a UWB (Ultra Wide Band) radar or the like, which can scan the beam direction two-dimensionally and can be integrated into an IC at a low cost.

ＵＷＢレーダは従来のレーダと異なり広帯域信号を扱うため、従来手法でのアンテナビーム走査は困難であったが、最近になってＵＷＢレーダに適した画期的な手法が提案されている（特許文献１）。 Unlike conventional radars, UWB radars handle wideband signals, and antenna beam scanning with conventional methods has been difficult. Recently, however, an innovative method suitable for UWB radars has been proposed (Patent Literature). 1).

特許文献１記載の発明では、電子走査アレイアンテナを構成する複数のアンテナ素子のそれぞれに、従来の移相器の代わりに、インパルス発生器を接続していた。そして、前記各アンテナ素子に接続されている各インパルス発生器への送信トリガ時間・タイミングを変化させ、これによって、等価的にアンテナから放射される電波の位相を変化させていた。また、送信トリガの繰返し間隔を変化させることによりアレイアンテナから放射されるビームの方向を制御していた。各アンテナ素子に接続されている各インパルス発生器への送信トリガタイミングを変化させる手段としては、送信トリガパルスの周波数を変化させる方式や、パルスポジションを変化させる方式を採用していた。例えば、インパルス発生タイミングをコントロールするため、送信トリガを各アンテナ素子間に接続した遅延線を介してアレイ片端から供給する構成にしていた。送信トリガの繰返し間隔が変わると、各アンテナ素子へ供給される送信トリガは、遅延線を通る数に比例して遅れる。これを利用しビーム方向を変化させたものである。遅延線と各アンテナ素子に接続しているインパルス発生器を使い、送信トリガ間隔を変化させてビームを制御する簡単な構成で、かつ、低コストに、ＵＷＢアレイアンテナのビーム制御回路を実現することができた。また、パルスポジションを変化させた送信トリガパルスを遅延線に送り込み、各素子の送信トリガが所望のタイミングとなった時にスイッチをＯＮしてインパルス発生器を作動させビームを制御する方式にしていた。これによって、簡単な構成で、かつ、低コストでＵＷＢアレイアンテナのビーム制御回路を実現させた。 In the invention described in Patent Document 1, an impulse generator is connected to each of a plurality of antenna elements constituting an electronic scanning array antenna instead of a conventional phase shifter. Then, the transmission trigger time / timing to each impulse generator connected to each antenna element is changed, thereby changing the phase of the radio wave radiated from the antenna equivalently. Further, the direction of the beam emitted from the array antenna is controlled by changing the repetition interval of the transmission trigger. As means for changing the transmission trigger timing to each impulse generator connected to each antenna element, a method of changing the frequency of the transmission trigger pulse or a method of changing the pulse position has been adopted. For example, in order to control the impulse generation timing, the transmission trigger is supplied from one end of the array via a delay line connected between the antenna elements. If the repetition interval of the transmission trigger is changed, the transmission trigger supplied to each antenna element is delayed in proportion to the number passing through the delay line. Using this, the beam direction is changed. To realize a beam control circuit for a UWB array antenna with a simple configuration that uses a delay line and an impulse generator connected to each antenna element to control the beam by changing the transmission trigger interval and at a low cost. I was able to. Further, a transmission trigger pulse with a changed pulse position is sent to the delay line, and when the transmission trigger of each element reaches a desired timing, the switch is turned on to operate the impulse generator to control the beam. As a result, a beam control circuit for a UWB array antenna was realized with a simple configuration and at a low cost.

この特許文献１記載の発明の一例を図１３に示す。電子走査アレイアンテナを構成する複数のアンテナ素子１２０５〜１２０８のそれぞれにインパルス発生器１２０１〜１２０４が接続されている。トリガ発生器（不図示）に複数の遅延線１２１３〜１２１５が直列に接続され、他方に終端器１２１６が配備されている。トリガ発生器（不図示）に複数の遅延線１２１３〜１２１５が直列に接続されている配線の異なる位置に各インパルス発生器１２０１〜１２０４が接続されている。送信トリガを各アンテナ素子１２０５〜１２０８に接続した遅延線１２１３〜１２１５を介してアレイの片端から供給する。これによって、各インパルス発生器１２０１〜１２０４からのインパルス発生タイミングがコントロールされている。図示のように、トリガ周波数を変えることでアンテナ素子１２０５〜１２０８から放射されるインパルス波１２０９〜１２１２の発射タイミングを制御してビーム方向を走査するものである。 An example of the invention described in Patent Document 1 is shown in FIG. Impulse generators 1201 to 1204 are connected to each of a plurality of antenna elements 1205 to 1208 constituting the electronic scanning array antenna. A plurality of delay lines 1213 to 1215 are connected in series to a trigger generator (not shown), and a terminator 1216 is provided on the other side. The impulse generators 1201 to 1204 are connected to different positions of the wiring where a plurality of delay lines 1213 to 1215 are connected in series to a trigger generator (not shown). A transmission trigger is supplied from one end of the array via delay lines 1213 to 1215 connected to the antenna elements 1205 to 1208. Thereby, the impulse generation timing from each of the impulse generators 1201 to 1204 is controlled. As shown in the drawing, the beam timing is scanned by controlling the emission timing of the impulse waves 1209 to 1212 radiated from the antenna elements 1205 to 1208 by changing the trigger frequency.

これは回路構成が簡単で、ビーム制御も容易で、低コスト化可能という特徴を有していた。しかし、ビーム走査が１次元なので高分解能を要求されるシステムに適用することが簡単ではなかった。また、さらなる空間分解能の改善のために１次元を含む２次元ビーム走査が可能な方式が求められる場合があった。 This has the characteristics that the circuit configuration is simple, the beam control is easy, and the cost can be reduced. However, since the beam scanning is one-dimensional, it is not easy to apply to a system that requires high resolution. In addition, in order to further improve the spatial resolution, a method capable of two-dimensional beam scanning including one dimension may be required.

しかし２次元ビーム走査を可能とするためには、回路規模が増大して高コストになりＩＣ化が容易でないなど改善すべき点がある。 However, in order to enable two-dimensional beam scanning, there is a point to be improved, for example, the circuit scale increases, the cost increases, and it is not easy to make an IC.

国際公開第ＷＯ２０１０／０６４７２３号公報International Publication No. WO2010 / 064723 特開２０１０−２８８２７３号公報JP 2010-288273 A

本発明は、ＵＷＢレーダに使用するアレイアンテナであって、ビーム方向を１次元を含む２次元に走査可能であり、低コストでＩＣ化が可能なＵＷＢ電子走査アレイアンテナを提供することを目的にしている。 An object of the present invention is to provide an UWB electronic scanning array antenna which is an array antenna used for UWB radar, which can scan the beam direction in two dimensions including one dimension, and can be integrated at low cost. ing.

請求項１記載の発明は、
２次元のＸ−Ｙ平面のＸ軸、Ｙ軸にそれぞれ２乃至複数個のＸ軸アレイ、Ｙ軸アレイが配列され、当該Ｘ軸アレイ、Ｙ軸アレイの交点にそれぞれ対応するアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）が配置されていて、
当該各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を制御する、前記Ｘ軸アレイの制御情報であるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイの制御情報であるＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）が、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるＵＷＢ電子走査アレイアンテナであって、
前記ＵＷＢ電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力を受けて各Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に対応する遅延時間信号を生成する情報加算回路が前記電圧制御遅延回路に配備されていて、
前記任意のアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている前記各インパルス発生器には当該情報加算回路から出力される前記遅延時間信号がトリガ信号としてそれぞれ入力される
ことを特徴としたＵＷＢ電子走査アレイアンテナ
である。 The invention described in claim 1
X axis of the two-dimensional the X-Y plane, respectively 2 to a plurality of X-axis array in a Y-axis, Y-axis array are arranged, the X-axis array, the array antenna elements Aij corresponding respectively to the intersections of the Y-axis array ( i = 1 to m, j = 1 to n) are arranged,
X-axis array control information Xi (i = 1 to m), which is control information of the X-axis array, and the Y-axis array for controlling each array antenna element Aij (i = 1 to m, j = 1 to n) Y-axis array control information Yj (j = 1 to n), which is control information of the above, is transmitted via an impulse generator connected to each of the array antenna elements Aij (i = 1 to m, j = 1 to n). A UWB electronic scanning array antenna with a beam direction controlled in two dimensions,
The UWB electronic scanning array antenna comprises a voltage controlled delay circuit;
X-axis array control information Xi (i = 1-m) and Y-axis array control information Yj (j = 1-n) for any array antenna element Aij (i = 1-m, j = 1-n) An information adding circuit that receives an input and generates a delay time signal corresponding to each X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) is the voltage control delay circuit. Deployed on
The delay time signal output from the information adding circuit is input as a trigger signal to each impulse generator connected to the arbitrary array antenna element Aij (i = 1 to m, j = 1 to n). This is a UWB electronic scanning array antenna.

請求項２記載の発明は、
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力をそれぞれ受けてそれぞれに対応しているアナログ電圧を発生させる第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器と、
当該第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器の出力を加算するアナログ加算器と、
当該アナログ加算器からの出力を入力として受け、入力された電圧に比例した第一の遅延時間信号を生成し、外部から入力される第一のトリガパルスに対応させて前記生成した第一の遅延時間信号を前記インパルス発生器に出力する第一の電圧制御遅延回路と
を備えていると共に、
前記第一の電圧制御遅延回路に外部から入力される前記第一のトリガパルスは、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 2
The information adding circuit includes:
X-axis array control information Xi (i = 1-m) and Y-axis array control information Yj (j = 1-n) for any array antenna element Aij (i = 1-m, j = 1-n) A first digital-to-analog converter and a second digital-to-analog converter, each receiving an input and generating an analog voltage corresponding thereto;
An analog adder for adding the outputs of the first digital-analog converter and the second digital-analog converter;
The output from the analog adder is received as an input, a first delay time signal proportional to the input voltage is generated, and the generated first delay is made corresponding to the first trigger pulse input from the outside. A first voltage controlled delay circuit for outputting a time signal to the impulse generator, and
The first trigger pulse input from the outside to the first voltage control delay circuit is an impulse generator connected to each array antenna element Aij (i = 1 to m, j = 1 to n). The UWB electronic scanning array antenna according to claim 1, wherein the UWB electronic scanning array antenna is input simultaneously to each of the first voltage-controlled delay circuits provided for each of the first voltage-controlled delay circuits.

請求項３記載の発明は、
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中のいずれか一方を受けて対応しているアナログ電圧を発生させる第三のデジタル−アナログ変換器及び、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中の他方を受けて対応しているアナログ電圧を発生させる第四のデジタル−アナログ変換器と、
前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力のどちらか一方を入力として受ける第二の電圧制御遅延回路と、前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力の他方を入力として受ける第三の電圧制御遅延回路と
を備えており、
前記第二の電圧制御遅延回路及び前記第三の電圧制御遅延回路は、いずれも、入力された電圧に比例した遅延時間信号を生成するものであって、前記第二の電圧制御遅延回路あるいは、前記第三の電圧制御遅延回路の中のどちらか一方が、外部から入力される第二のトリガパルスに対応させて生成した第二の遅延時間信号を他方の電圧制御遅延回路に出力し、
当該他方の電圧制御遅延回路は、前記第三のデジタル−アナログ変換器あるいは前記第四のデジタル−アナログ変換器からの出力の中の他方による入力電圧に比例させて生成した第三の遅延時間信号を、前記第二の遅延時間信号を第三のトリガパルス信号として、前記インパルス発生器に出力するものであって、
前記第二のトリガパルスが、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備されて、前記第二の遅延時間信号を出力する前記第二の電圧制御遅延回路あるいは前記第三の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ
である。 The invention described in claim 3
The information adding circuit includes:
Input of the X-axis array control information Xi (i = 1 to m) to any array antenna element Aij (i = 1 to m, j = 1 to n), or the Y-axis array control information Yj (j = 1 to n) a third digital-analog converter that receives one of the inputs and generates a corresponding analog voltage, and inputs of the X-axis array control information Xi (i = 1 to m) Or a fourth digital-analog converter that receives the other of the inputs of the Y-axis array control information Yj (j = 1 to n) and generates a corresponding analog voltage;
A second voltage-controlled delay circuit receiving as an input either the output from the third digital-analog converter or the output from the fourth digital-analog converter; and the third digital-analog conversion And a third voltage controlled delay circuit receiving the other of the output from the output device or the output from the fourth digital-analog converter as an input,
Each of the second voltage control delay circuit and the third voltage control delay circuit generates a delay time signal proportional to the input voltage, and the second voltage control delay circuit or Either one of the third voltage control delay circuits outputs a second delay time signal generated corresponding to a second trigger pulse input from the outside to the other voltage control delay circuit,
The other voltage-controlled delay circuit is a third delay time signal generated in proportion to an input voltage by the other of the outputs from the third digital-analog converter or the fourth digital-analog converter. Output the second delay time signal as a third trigger pulse signal to the impulse generator,
The second trigger pulse is provided for each impulse generator connected to each array antenna element Aij (i = 1 to m, j = 1 to n), and the second delay time signal is provided. 2. The UWB electronic scanning array antenna according to claim 1, wherein the second voltage controlled delay circuit and the third voltage controlled delay circuit are simultaneously input to each of the second voltage controlled delay circuit and the third voltage controlled delay circuit.

請求項４記載の発明は、
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報であって、
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）とＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）とを加算するデジタル情報加算回路と、
当該デジタル情報加算回路からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成し、外部から入力される第四のトリガパルスに対応させて前記生成した第四の遅延時間信号を前記インパルス発生器に出力する第一のプログラマブル遅延回路と
を備えており、
前記第一のプログラマブル遅延回路に外部から入力される前記第四のトリガパルスは、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一のプログラマブル遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 4
The X-axis array control information Xi (i = 1 to m) and the Y-axis array control information Yj (j = 1 to n) are both digital control information,
The information adding circuit includes:
X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) for any array antenna element Aij (i = 1 to m, j = 1 to n) A digital information adding circuit for adding
The output from the digital information adding circuit is received as an input, a fourth delay time signal is generated based on the input, and the generated fourth delay time corresponding to a fourth trigger pulse input from the outside A first programmable delay circuit for outputting a signal to the impulse generator,
The fourth trigger pulse input from the outside to the first programmable delay circuit is for each impulse generator connected to each array antenna element Aij (i = 1 to m, j = 1 to n). 2. The UWB electronic scanning array antenna according to claim 1, wherein the UWB electronic scanning array antenna is simultaneously input to each of the first programmable delay circuits respectively disposed in the first and second programmable delay circuits.

請求項５記載の発明は、
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報であって、
前記情報加算回路は、第二のプログラマブル遅延回路と第三のプログラマブル遅延回路とを備えており、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の一方は、任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中のいずれか一方を受けて対応する第五の遅延時間信号を生成し、外部から入力される第五のトリガパルスに対応させて前記生成した第五の遅延時間信号を前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の他方に出力し、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の他方は、任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中の他方を受けて対応する第六の遅延時間信号を生成し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方から出力されてきた前記第五の遅延時間信号を第六のトリガパルス信号として、前記生成された第五の遅延時間信号を前記インパルス発生器に出力するものであって、
前記第五のトリガパルスが、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備されていて前記第五の遅延時間信号を出力する前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 5
The X-axis array control information Xi (i = 1 to m) and the Y-axis array control information Yj (j = 1 to n) are both digital control information,
The information adding circuit includes a second programmable delay circuit and a third programmable delay circuit,
One of the second programmable delay circuit or the third programmable delay circuit is configured such that the X-axis array control information Xi (i = 1) for any array antenna element Aij (i = 1 to m, j = 1 to n). To m) or the Y-axis array control information Yj (j = 1 to n) is received to generate a corresponding fifth delay time signal, which is input from the outside. Outputting the generated fifth delay time signal corresponding to a fifth trigger pulse to the other of the second programmable delay circuit or the third programmable delay circuit;
The other of the second programmable delay circuit and the third programmable delay circuit is the X-axis array control information Xi (i) for any array antenna element Aij (i = 1 to m, j = 1 to n). = 1 to m) or the other of the inputs of the Y-axis array control information Yj (j = 1 to n) to generate a corresponding sixth delay time signal, and the second programmable The fifth delay time signal output from one of the delay circuit or the third programmable delay circuit is used as a sixth trigger pulse signal, and the generated fifth delay time signal is supplied to the impulse generator. Output,
The fifth trigger pulse is provided for each impulse generator connected to each array antenna element Aij (i = 1 to m, j = 1 to n), and the fifth delay time signal is provided. 2. The UWB electronic scanning array antenna according to claim 1, wherein each of the second programmable delay circuit and the third programmable delay circuit that outputs a signal is input simultaneously.

請求項６記載の発明は、
前記電圧制御遅延回路は１チップＣＭＯＳ・ＩＣに集積化されていることを特徴とした請求項１乃至請求項５のいずれか一項記載のＵＷＢ電子走査アレイアンテナ
である。 The invention described in claim 6
The UWB electronic scanning array antenna according to any one of claims 1 to 5, wherein the voltage control delay circuit is integrated in a one-chip CMOS IC.

請求項７記載の発明は、
２次元のＸ−Ｙ平面のＸ軸、Ｙ軸にそれぞれ２乃至複数個のＸ軸アレイ、Ｙ軸アレイが配列され、当該Ｘ軸アレイ、Ｙ軸アレイの交点にそれぞれ対応するアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）が配置されていて、
当該各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を制御する、前記Ｘ軸アレイの制御情報であるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイの制御情報であるＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）が、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるＵＷＢ電子走査アレイアンテナであって、
前記ＵＷＢ電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又はＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の中のどちらか一方に基づいて対応している第一の時間遅延パルス列情報Ｔｘｉ（ｉ＝１〜ｍ）またはＴｙｊ（ｊ＝１〜ｎ）を生成する第一の遅延パルス発生回路と、
前記第一の時間遅延パルス列情報Ｔｘｉ（ｉ＝１〜ｍ）またはＴｙｊ（ｊ＝１〜ｎ）を入力信号として用い、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又はＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の中の他方に基づいて第二の時間遅延パルス列情報Ｔｘｉ＋Ｔｙｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を生成し、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されている前記各インパルス発生器への第七のトリガ信号として出力する第二の遅延パルス発生回路と
が前記電圧制御遅延回路に配備されていることを特徴とするＵＷＢ電子走査アレイアンテナ
である。 The invention described in claim 7
X axis of the two-dimensional the X-Y plane, respectively 2 to a plurality of X-axis array in a Y-axis, Y-axis array are arranged, the X-axis array, the array antenna elements Aij corresponding respectively to the intersections of the Y-axis array ( i = 1 to m, j = 1 to n) are arranged,
X-axis array control information Xi (i = 1 to m), which is control information of the X-axis array, and the Y-axis array for controlling each array antenna element Aij (i = 1 to m, j = 1 to n) Y-axis array control information Yj (j = 1 to n), which is control information of the above, is transmitted via an impulse generator connected to each of the array antenna elements Aij (i = 1 to m, j = 1 to n). A UWB electronic scanning array antenna with a beam direction controlled in two dimensions,
The UWB electronic scanning array antenna comprises a voltage controlled delay circuit;
X-axis array control information Xi (i = 1-m) or Y-axis array control information Yj (j = 1-n) for any array antenna element Aij (i = 1-m, j = 1-n) A first delay pulse generation circuit for generating first time delay pulse train information Txi (i = 1 to m) or Tyj (j = 1 to n) corresponding to either one of them,
Using the first time delay pulse train information Txi (i = 1 to m) or Tyj (j = 1 to n) as an input signal, the X axis array control information Xi (i = 1 to m) or Y axis array control Based on the other of the information Yj (j = 1 to n), second time delay pulse train information Txi + Tyj (i = 1 to m, j = 1 to n) is generated, and each array antenna element Aij (i = 1 to m, j = 1 to n) are provided in the voltage control delay circuit, and a second delay pulse generation circuit that outputs as a seventh trigger signal to each of the impulse generators. This is a UWB electronic scanning array antenna.

請求項８記載の発明は、
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいてデジタル−アナログ変換してアナログ電圧を発生させ、
前記発生されたアナログ電圧の信号を、前記各インパルス発生器に対してそれぞれ配備されていて、電圧で遅延時間を制御する機能を有し、かつ外部トリガ信号で動作する電圧制御遅延回路に入力し、
前記それぞれの外部トリガ信号に、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に対応する時間遅延パルス列を用いることを特徴とした請求項７記載のＵＷＢ電子走査アレイアンテナ
である。 The invention described in claim 8
Based on the X-axis array control information Xi (i = 1 to m) and the Y-axis array control information Yj (j = 1 to n), digital-to-analog conversion is performed to generate an analog voltage,
The generated analog voltage signal is input to each of the impulse generators and is input to a voltage control delay circuit having a function of controlling a delay time by voltage and operating by an external trigger signal. ,
A time delay pulse train corresponding to the X-axis array control information Xi (i = 1 to m) or the Y-axis array control information Yj (j = 1 to n) is used for each external trigger signal. The UWB electronic scanning array antenna according to claim 7.

請求項９記載の発明は、
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいて遅延時間を生成するデジタル制御プログラマブル遅延回路の入力に、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいて生成したパルス列を用いることを特徴とした請求項７記載のＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 9
The X-axis array is input to a digitally-controlled programmable delay circuit that generates a delay time based on the X-axis array control information Xi (i = 1 to m) or the Y-axis array control information Yj (j = 1 to n). The UWB electronic scanning array antenna according to claim 7, wherein a pulse train generated based on the control information Xi (i = 1 to m) or the Y-axis array control information Yj (j = 1 to n) is used. .

請求項１０記載の発明は、
Ｘ軸アレイ又はＹ軸アレイの制御パルス列を、電圧制御ＣＭＯＳリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成するとともに、
前記電圧制御ＣＭＯＳリング発振器をＰＬＬ回路に構成し、その発振周波数をアレイ制御情報に基づいて制御する
ことを特徴とした請求項９記載のＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 10 is:
A control pulse train of the X-axis array or the Y-axis array is generated by using respective outputs of a plurality of inverter units connected in series constituting the voltage-controlled CMOS ring oscillator,
The UWB electronic scanning array antenna according to claim 9, wherein the voltage-controlled CMOS ring oscillator is configured as a PLL circuit, and the oscillation frequency is controlled based on array control information.

請求項１１記載の発明は、
前記電圧制御遅延回路は１チップＣＭＯＳ・ＩＣに集積化されていることを特徴とした請求項７乃至請求項１０のいずれか一項記載のＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 11
The UWB electronic scanning array antenna according to any one of claims 7 to 10, wherein the voltage control delay circuit is integrated in a one-chip CMOS IC.

請求項１２記載の発明は、
アレイアンテナの各素子にインパルス発生器の代わりに相関検波回路またはサンプリング回路を接続してその入力とし、各素子に入力される受信信号を受信トリガ信号で相関検波、または、サンプリングを行うアレイアンテナの構成をとり、
受信トリガ信号としてインパルス発生器を用い、受信トリガ間隔を変えることによりアレイアンテナの受信ビーム方向を制御することを特徴とした請求項１乃至１１いずれか一項記載のＵＷＢ電子走査アレイアンテナを用いた受信用ＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 12
Connected to each element of the array antenna is a correlation detection circuit or sampling circuit instead of the impulse generator and used as an input. The received signal input to each element is used for correlation detection or sampling with the reception trigger signal. Take the configuration
The UWB electronic scanning array antenna according to any one of claims 1 to 11, wherein an impulse generator is used as a reception trigger signal, and a reception beam direction of the array antenna is controlled by changing a reception trigger interval. It is a UWB electronic scanning array antenna for reception.

請求項１３記載の発明は、
前記電圧制御遅延回路を電源電圧で遅延時間が変化するＣＭＯＳインバータで構成するとともに、
前記ＣＭＯＳインバータと同一あるいは類似した製造プロセスで作成したＣＭＯＳインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得る
ことを特徴とした請求項２、３又は８記載のＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 13
The voltage controlled delay circuit is composed of a CMOS inverter whose delay time varies with the power supply voltage,
The UWB according to claim 2, 3 or 8, wherein correction information of the voltage controlled delay circuit is obtained by monitoring an oscillation frequency of a CMOS inverter ring oscillator created by a manufacturing process identical or similar to the CMOS inverter. An electronic scanning array antenna.

請求項１４記載の発明は、
前記インパルス発生器において、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力する
ことを特徴とした請求項１乃至１３のいずれか一項記載のＵＷＢ電子走査アレイアンテナ
である。 The invention according to claim 14
14. The UWB electronic scanning array according to claim 1, wherein a delay time compensation circuit is separately provided in the impulse generator, and a trigger signal is input to the impulse generator via the delay time compensation circuit. It is an antenna.

本発明によれば、ＵＷＢレーダに使用するアレイアンテナであって、ビーム方向を１次元を含む２次元に走査可能であり、低コストでＩＣ化が可能なＵＷＢ電子走査アレイアンテナを提供することができる。 According to the present invention, there is provided an array antenna used for UWB radar, which can scan a beam direction in two dimensions including one dimension, and can be made into an IC at a low cost. it can.

（ａ）本発明の実施形態におけるアレイアンテナの配置を説明する概略図、（ｂ）本発明のアレイアンテナの構成の概要を示す図。(A) Schematic explaining arrangement | positioning of array antenna in embodiment of this invention, (b) The figure which shows the outline | summary of a structure of the array antenna of this invention. （ａ）本発明の一実施例の構成概要を示す図、（ｂ）図２（ａ）図示のアレイアンテナの動作説明（タイミングチャート）を示す図。(A) The figure which shows the structure outline | summary of one Example of this invention, (b) The figure which shows operation | movement description (timing chart) of the array antenna shown to Fig.2 (a). （ａ）本発明の他の実施例の構成概要を示す図、（ｂ）図３（ａ）図示のアレイアンテナの動作説明（タイミングチャート）を示す図。(A) The figure which shows the structure outline | summary of the other Example of this invention, (b) The figure which shows operation | movement description (timing chart) of the array antenna shown to Fig.3 (a). 本発明の更に他の実施例の構成概要を示す図。The figure which shows the structure outline | summary of the further another Example of this invention. 本発明の更に他の実施例の構成概要を示す図。The figure which shows the structure outline | summary of the further another Example of this invention. （ａ）本発明の更に他の実施例におけるＸ軸アレイのパルス列を示す図、（ｂ）本発明の更に他の実施例の構成概要を示す図、（ｃ）図６（ａ）、（ｂ）図示のアレイアンテナの動作説明（タイミングチャート）を示す図。(A) The figure which shows the pulse train of the X-axis array in the further another Example of this invention, (b) The figure which shows the structure outline | summary of the further another Example of this invention, (c) FIG. 6 (a), (b) FIG. 3 is a diagram showing an operation description (timing chart) of the illustrated array antenna. ＣＭＯＳ回路を利用して本発明のアレイアンテナに採用される電圧制御遅延回路を構成する一例を示す図。The figure which shows an example which comprises the voltage control delay circuit employ | adopted as the array antenna of this invention using a CMOS circuit. ＣＭＯＳ回路を利用して本発明のアレイアンテナに採用されるプログラマブル遅延回路を構成する一例を示す図。The figure which shows an example which comprises the programmable delay circuit employ | adopted as the array antenna of this invention using a CMOS circuit. ＣＭＯＳインバータ・リング発振回路を利用して本発明のアレイアンテナに採用される電圧制御遅延回路を構成する一例を示す図。The figure which shows an example which comprises the voltage control delay circuit employ | adopted as the array antenna of this invention using a CMOS inverter ring oscillation circuit. 本発明の更に他の実施例の構成概要を示す図であって、時間（あるいは位相）補正回路を含む一例を示す図。FIG. 10 is a diagram showing a schematic configuration of still another embodiment of the present invention, and shows an example including a time (or phase) correction circuit. 本発明の更に他の実施例において、Ｘ軸アレイの制御パルス生成回路を示す図。The figure which shows the control pulse generation circuit of an X-axis array in the further another Example of this invention. 本発明の更に他の実施例の構成概要を示す図であって、受信アレイアンテナの一例を示す図。It is a figure which shows the structure outline | summary of other Example of this invention, Comprising: The figure which shows an example of a receiving array antenna. 従来のＵＷＢ電子走査アレイアンテナの説明図。Explanatory drawing of the conventional UWB electronic scanning array antenna.

本発明のＵＷＢ電子走査アレイアンテナの一実施形態を図１に示す。 One embodiment of the UWB electronic scanning array antenna of the present invention is shown in FIG.

アレイアンテナは図１（ａ）に示すようにＸ−Ｙ平面の２次元配列とし、Ｘ軸に１乃至複数個、Ｙ軸に１乃至複数個の配列を持つ。そして、それぞれの交点に対応するアレイアンテナ素子Ａ_ｉｊ（i＝１〜ｍ、ｊ＝１〜ｎ）が配置されている（図１（ｂ））。Ｘ軸、Ｙ軸のアレイ制御情報をそれぞれＸ_ｉ（i＝１〜ｍ）、Ｙ_ｊ（ｊ＝１〜ｎ）とし、対応する交点に配置されている、符号１０５で示す、アレイアンテナ素子Ａ_ｉｊ（i＝１〜ｍ、ｊ＝１〜ｎ）を、前記制御情報に基づき制御するものである。 The array antenna has a two-dimensional array on the XY plane as shown in FIG. 1A, and has one or more arrays on the X axis and one or more arrays on the Y axis. And array antenna element _Aij (i = 1-m, j = 1-n) corresponding to each intersection is arrange | positioned (FIG.1 (b)). The array antenna element A, indicated by reference numeral 105, is arranged at the corresponding intersections, where the array control information of the X axis and Y axis is X _i (i = 1 to _m ) and Y _j (j = 1 to n), respectively. _ij (i = 1 to m, j = 1 to n) is controlled based on the control information.

各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）には、図１（ｂ）に示すようにそれぞれインパルス発生器１０４が接続されている。各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を制御するＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）が各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるＵＷＢ電子走査アレイアンテナである。 An impulse generator 104 is connected to each array antenna element Aij (i = 1 to m, j = 1 to n) as shown in FIG. X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) for controlling each array antenna element Aij (i = 1 to m, j = 1 to n) The UWB electronic scanning array antenna is provided via an impulse generator connected to each of the array antenna elements Aij (i = 1 to m, j = 1 to n), and the beam direction is controlled in two dimensions.

図１（ｂ）は、本発明のアレイアンテナにおける符号１０５で示すアンテナ素子Ａ_ｉｊの制御方法の基本的な考え方を示している。 FIG. 1B shows a basic concept of a method for controlling the antenna element A _ij indicated by reference numeral 105 in the array antenna of the present invention.

Ｘ軸アレイi番目のＸ軸アレイ制御情報Ｘ_ｉおよびＹ軸アレイj番目のＹ軸アレイ制御情報Ｙ_ｊは、情報加算回路である時間（位相）情報加算回路１０３の入力端子１０１、１０２から入力される。そして、それぞれの情報が加算処理されて、基準となる時間あるいは位相よりシフトされた信号として出力される。 The X axis array i-th X axis array control information X _i and the Y axis array j th Y axis array control information Y _j are input from the input terminals 101 and 102 of the time (phase) information addition circuit 103 which is an information addition circuit. Is done. Each information is subjected to addition processing and output as a signal shifted from a reference time or phase.

すなわち、時間（位相）情報加算回路１０３で、任意のアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対するＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力を受け、各Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に対応する遅延時間信号あるいは遅延位相信号が生成される。 That is, the X-axis array control information Xi (i = 1 to m) and the Y-axis array control for an arbitrary array antenna element Aij (i = 1 to m, j = 1 to n) in the time (phase) information adding circuit 103. A delay time signal or delay corresponding to each X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) is received upon receiving information Yj (j = 1 to n). A phase signal is generated.

そして、時間（位相）情報加算回路１０３からの前述した出力信号（遅延時間信号あるいは遅延位相信号）は、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）で制御されるアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されているインパルス発生器１０４にトリガ信号として入力される。これによって、符号１０５で示すアンテナ素子Ａ_ｉｊからＸ_ｉとＹ_ｊに対応した時間あるいは位相制御されたインパルス波が発射される。 The output signal (delay time signal or delayed phase signal) from the time (phase) information adding circuit 103 is the X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) is input as a trigger signal to the impulse generator 104 connected to the array antenna element Aij (i = 1 to m, j = 1 to n) controlled. As a result, a time- or phase-controlled impulse wave corresponding to X _i and Y _j is emitted from the antenna element A _ij denoted by reference numeral 105.

このようにして２次元アレイアンテナ配列それぞれのアンテナ素子の時間制御あるいは位相制御が独立に行えるため、アンテナビームの制御が容易にかつ、高い自由度で実現可能となる。 In this way, since the time control or phase control of each antenna element of the two-dimensional array antenna array can be performed independently, the antenna beam can be easily controlled with a high degree of freedom.

以下、添付図面を参照して本発明の好ましい実施例を説明する。前述した実施形態及び以下の各実施例に対応する図面において共通する要素には共通する符号などを用い、それらの重複した説明は可能な範囲で省略している。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. In the drawings corresponding to the above-described embodiments and the following examples, common reference numerals are used for common elements, and redundant description thereof is omitted as far as possible.

本発明のＵＷＢ電子走査アレイアンテナの構成の一例を図２に示す。 An example of the configuration of the UWB electronic scanning array antenna of the present invention is shown in FIG.

この実施例は、Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）をデジタル−アナログ変換（ＤＡＣ）したのち、アナログ情報加算器にて加算し、電圧で制御できる電圧制御遅延回路を経てインパルス発生器のトリガ信号を生成するものである。なお、本明細書、図面において「デジタル−アナログ変換」あるいは「デジタル-アナログ変換器」若しくは「デジタル-アナログ変換回路」を「ＤＡＣ」と表すことがある。 In this embodiment, X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) are digital-analog converted (DAC) and then added by an analog information adder. The trigger signal of the impulse generator is generated through a voltage control delay circuit that can be controlled by voltage. In the present specification and drawings, “digital-analog conversion”, “digital-analog converter” or “digital-analog conversion circuit” may be expressed as “DAC”.

符号１０５で示すアンテナ素子Ａ_ｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）は第一のデジタル-アナログ変換器であるＤＡＣ２０１、第二のデジタル-アナログ変換器であるＤＡＣ２０２の入力端子１０１、１０２にそれぞれ入力され、それぞれに対応しているアナログ電圧Ｖ_ｘｉ、Ｖ_ｙｊに変換される。こうして出力されるアナログ電圧Ｖ_ｘｉ、Ｖ_ｙｊはアナログ情報加算器２０３で電圧加算されＶ_ｘｉ＋Ｖ_ｙｊとなり、第一の電圧制御遅延回路である電圧制御遅延回路２０４に入力される。 The X-axis array control information Xi (i = 1 to m) and the Y-axis array control information Yj (j = 1 to n) of the antenna element A _ij denoted by reference numeral 105 are the first digital-analog converter DAC 201, The signals are input to the input terminals 101 and 102 of the DAC 202, which is a second digital-analog converter, and converted into analog voltages V _xi and V _yj corresponding to the input terminals 101 and 102, respectively. The analog voltages V _xi and V _yj output in this way are added by the analog information adder 203 to become V _xi + V _yj and input to the voltage control delay circuit 204 which is the first voltage control delay circuit.

電圧制御遅延回路２０４は入力される電圧Ｖ_ｘｉ＋Ｖ_ｙｊに比例した第一の遅延時間信号を生成し、外部トリガパルス入力端子２０５から入力される第一のトリガパルスに対応させて、前記生成した第一の遅延時間信号をインパルス発生器１０４に出力する回路である。すなわち、電圧制御遅延回路２０４は入力される電圧Ｖ_ｘｉ＋Ｖ_ｙｊに比例した第一の遅延時間信号を生成すると共に、外部トリガパルス入力端子２０５から入力される第一のトリガパルスに対して必要とする時間遅れを発生させる機能を有している。 The voltage control delay circuit 204 generates a first delay time signal proportional to the input voltage V _xi + V _yj and generates the first delay time signal corresponding to the first trigger pulse input from the external trigger pulse input terminal 205. This is a circuit for outputting the first delay time signal to the impulse generator 104. That is, the voltage control delay circuit 204 generates a first delay time signal proportional to the input voltage V _xi + V _yj and is necessary for the first trigger pulse input from the external trigger pulse input terminal 205. It has a function to generate a time delay.

ＤＡＣ２０１、ＤＡＣ２０２から出力されるアナログ電圧Ｖ_ｘｉ、Ｖ_ｙｊに対応する遅延パルス列をＴ_ｘｉ、Ｔ_ｙｊとし、第一のトリガパルスの入力時間を図２(ｂ)に示すようにＴ＝０とする。このとき、電圧制御遅延回路２０４はその出力にＴ_ｘｉ＋Ｔ_ｙｊの時間遅れのパルスを発生する。このパルスはインパルス発生器１０４に入力されインパルスを生成し、図２（ｂ）に示すようにＴ＝Ｔ_ｘｉ＋Ｔ_ｙｊのタイミングでアンテナ素子Ａ_ｉｊ１０５から発射される。 Delay pulse trains corresponding to the analog voltages V _xi and V _yj output from the DAC 201 and the DAC 202 are T _xi and T _yj, and the input time of the first trigger pulse is T = 0 as shown in FIG. . At this time, the voltage control delay circuit 204 generates a pulse with a time delay of T _xi + T _yj at its output. This pulse is input to the impulse generator 104 to generate an impulse, and is emitted from the antenna element A _ij 105 at a timing of T = T _xi + T _yj as shown in FIG.

通常、インパルス発生器１０４のあとには帯域通過フィルタ（非図示）が挿入されて、帯域制限されたインパルス波として出力されるが、本実施例ではインパルス発生器１０４に帯域制限機能も有しているものとしている。 Usually, a band-pass filter (not shown) is inserted after the impulse generator 104 and outputted as a band-limited impulse wave. In this embodiment, the impulse generator 104 also has a band-limiting function. It is supposed to be.

本実施例では、符号１０５で示すアンテナ素子Ａ_ｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）についてのみ説明したが、各インパルス発生器１０４に対してそれぞれ配備されている電圧制御遅延回路２０４に入力されるトリガパルスは、すべての電圧制御遅延回路２０４に同時（Ｔ＝０）に入力される。これによって、すべてのアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数ｍ＝１あるいはｎ＝１の場合、Ｘ軸あるいはＹ軸のみの１次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって１次元走査、２次元走査のいずれにも対応することができる。 In the present embodiment, only the antenna element A _ij denoted by reference numeral 105 (i = 1 to m, j = 1 to n) has been described, but the voltage control delay circuit 204 provided for each impulse generator 104 is provided. The trigger pulse input to is input to all voltage control delay circuits 204 simultaneously (T = 0). Thereby, it is possible to perform time control of impulse waves emitted from all antenna elements Aij (i = 1 to m, j = 1 to n). The impulse wave thus emitted is spatially synthesized and propagates in the required beam direction. When the number of arrays m = 1 or n = 1, it represents a one-dimensional array with only the X-axis or Y-axis, but it is obvious that antenna control is possible even in this case. Any of two-dimensional scanning can be supported.

本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図３に示す。 Another example of the configuration of the UWB electronic scanning array antenna of the present invention is shown in FIG.

この実施例は、電圧で制御できる電圧制御遅延回路を２個用意し、それぞれにアンテナ素子Ａ_ｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）を入力して時間加算するものである。 In this embodiment, two voltage control delay circuits that can be controlled by voltage are prepared, and X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1) of the antenna element _Aij are respectively provided. ~ N) are input and the time is added.

実施例１において第一の電圧制御遅延回路である電圧制御遅延回路２０４のダイナミックレンジが小さい時や、電圧と時間遅延関係のリニアリティが良好でない場合に有効となる。 This is effective when the dynamic range of the voltage control delay circuit 204, which is the first voltage control delay circuit in the first embodiment, is small, or when the linearity of the voltage and time delay relationship is not good.

符号１０５で表すアンテナ素子Ａ_ｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）は、第三のデジタル-アナログ変換器であるＤＡＣ２０１ａ、第四のデジタル-アナログ変換器であるＤＡＣ２０１ｂでそれぞれアナログ電圧Ｖ_ｘｉ、Ｖ_ｙｊに変換される。そして、それぞれ、第二の電圧制御遅延回路である電圧制御遅延回路２０４ａ、第三の電圧制御遅延回路である電圧制御遅延回路２０４ｂへの制御信号となる。電圧制御遅延回路２０４ａ及び電圧制御遅延回路２０４ｂは、いずれも、入力された電圧に比例した遅延時間信号を生成するものである。 The X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) of the antenna element A _ij represented by reference numeral 105 are DAC 201a which is a third digital-analog converter, The DAC 201b, which is a fourth digital-analog converter, converts the analog voltages to V _xi and V _yj , respectively. The control signals are supplied to a voltage control delay circuit 204a, which is a second voltage control delay circuit, and a voltage control delay circuit 204b, which is a third voltage control delay circuit, respectively. Each of the voltage control delay circuit 204a and the voltage control delay circuit 204b generates a delay time signal proportional to the input voltage.

図３図示の実施形態では、電圧制御遅延回路２０４ａは、ＤＡＣ２０１ａからの出力Ｖ_ｘｉを入力として受け取る。一方、電圧制御遅延回路２０４ｂは、ＤＡＣ２０１ｂからの出力Ｖ_ｙｊを入力として受け取る。 In the embodiment shown in FIG. 3, the voltage controlled delay circuit 204a receives the output V _xi from the DAC 201a as an input. On the other hand, the voltage control delay circuit 204b receives the output V _yj from the DAC 201b as an input.

電圧制御遅延回路２０４ｂは、ＤＡＣ２０１ｂからの入力電圧Ｖ_ｙｊに比例させて第二の遅延時間信号を生成する。そして、電圧制御遅延回路２０４ｂは、この生成した第二の遅延時間信号を、入力端子２０５を介して外部から入力される第二のトリガパルスを第二のトリガパルス信号として、他方の電圧制御遅延回路である電圧制御遅延回路２０４ａに出力する。 The voltage control delay circuit 204b generates a second delay time signal in proportion to the input voltage V _yj from the DAC 201b. Then, the voltage control delay circuit 204b uses the generated second delay time signal as the second trigger pulse signal from the outside via the input terminal 205, and the other voltage control delay. It outputs to the voltage control delay circuit 204a which is a circuit.

第二の電圧制御遅延回路である電圧制御遅延回路２０４ａは、第三のデジタル-アナログ変換器であるＤＡＣ２０１ａからの入力電圧Ｖ_ｘｉに比例させて第三の遅延時間信号を生成する。そして、電圧制御遅延回路２０４ａは、前記第三の電圧制御遅延回路ある電圧制御遅延回路２０４ｂからの第二の遅延時間信号を第三のトリガパルス信号として、前記のように生成した第三の遅延時間信号をインパルス発生器１０４に出力する。 The voltage control delay circuit 204a as the second voltage control delay circuit generates a third delay time signal in proportion to the input voltage V _xi from the DAC 201a as the third digital-analog converter. Then, the voltage control delay circuit 204a uses the second delay time signal from the voltage control delay circuit 204b as the third voltage control delay circuit as a third trigger pulse signal to generate the third delay as described above. The time signal is output to the impulse generator 104.

なお、以下に説明するように、上記とは構成を逆にすることもできる。第二の電圧制御遅延回路である電圧制御遅延回路２０４ａが、第三のデジタル-アナログ変換器であるＤＡＣ２０１ａからの入力電圧Ｖ_ｘｉに比例させて第二の遅延時間信号を生成する。そして、電圧制御遅延回路２０４ａが、入力端子２０５を介して外部から入力される第二のトリガパルスを第二のトリガパルス信号として、前記のように生成した第二の遅延時間信号を、他方の電圧制御遅延回路である電圧制御遅延回路２０４ｂに出力する。第三の電圧制御遅延回路である電圧制御遅延回路２０４ｂは、第四のデジタル-アナログ変換器であるＤＡＣ２０１ｂからの入力電圧Ｖ_ｙｊに比例させて第三の遅延時間信号を生成する。電圧制御遅延回路２０４ｂは、前記第二の電圧制御遅延回路である電圧制御遅延回路２０４ａからの第二の遅延時間信号を第三のトリガパルス信号として、前記のように生成した第三の遅延時間信号を、インパルス発生器１０４に出力するものである。 As will be described below, the configuration can be reversed from the above. The voltage control delay circuit 204a as the second voltage control delay circuit generates a second delay time signal in proportion to the input voltage V _xi from the DAC 201a as the third digital-analog converter. Then, the voltage control delay circuit 204a uses the second trigger pulse input from the outside via the input terminal 205 as the second trigger pulse signal, and the second delay time signal generated as described above is used as the other delay time signal. It outputs to the voltage control delay circuit 204b which is a voltage control delay circuit. The voltage control delay circuit 204b as the third voltage control delay circuit generates a third delay time signal in proportion to the input voltage V _yj from the DAC 201b as the fourth digital-analog converter. The voltage control delay circuit 204b uses the second delay time signal from the voltage control delay circuit 204a as the second voltage control delay circuit as a third trigger pulse signal, and generates the third delay time as described above. The signal is output to the impulse generator 104.

この実施例でも、符号１０５で示すアンテナ素子Ａ_ｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）についてのみ説明したが、電圧制御遅延回路２０４ｂあるいは２０４ａに対して入力端子２０５を介して外部から入力される第二のトリガパルスはすべての電圧制御遅延回路２０４ｂあるいは２０４ａに同時（Ｔ＝０）に入力される。これにより、すべてのアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数ｍ＝１あるいはｎ＝１の場合、Ｘ軸あるいはＹ軸のみの１次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって１次元走査、２次元走査のいずれにも対応することができる。 Also in this embodiment, only the antenna element A _ij (reference numeral 105) (i = 1 to m, j = 1 to n) has been described. However, the voltage control delay circuit 204b or 204a is externally connected to the voltage control delay circuit 204b or 204a. The input second trigger pulse is input to all voltage control delay circuits 204b or 204a simultaneously (T = 0). Thereby, it is possible to perform time control of impulse waves emitted from all antenna elements Aij (i = 1 to m, j = 1 to n). The impulse wave thus emitted is spatially synthesized and propagates in the required beam direction. When the number of arrays m = 1 or n = 1, it represents a one-dimensional array with only the X-axis or Y-axis, but it is obvious that antenna control is possible even in this case. Any of two-dimensional scanning can be supported.

例えば、符号１０５で示される各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器１０４ごとにそれぞれ配備されて、第二の遅延時間信号を出力する第二、第三の電圧制御遅延回路である電圧制御遅延回路２０４ａあるいは２０４ｂのそれぞれに対して前記第二のトリガパルスが、同時（Ｔ＝０）に入力される。 For example, a second delay time signal is output for each impulse generator 104 connected to each array antenna element Aij (i = 1 to m, j = 1 to n) indicated by reference numeral 105. The second trigger pulse is input simultaneously (T = 0) to each of the voltage control delay circuits 204a and 204b, which are the second and third voltage control delay circuits.

すなわち、この実施例では、第二、第三の電圧制御遅延回路である電圧制御遅延回路２０４ａあるいは２０４ｂは直列に接続され、初段に入力されるトリガパルスの出力が次段のトリガパルスとなって、図３（ｂ）のタイミングチャートに示すように時間加算を行うことができる。 That is, in this embodiment, the voltage control delay circuit 204a or 204b as the second and third voltage control delay circuits are connected in series, and the output of the trigger pulse input to the first stage becomes the trigger pulse of the next stage. The time addition can be performed as shown in the timing chart of FIG.

この遅延パルスがトリガとなり、インパルス発生器１０４に入力されインパルスを生成し、図３（ｂ）に示すようにＴ＝Ｔ_ｘｉ＋Ｔ_ｙｊのタイミングでアンテナ素子Ａ_ｉｊ１０５から発射される。 This delay pulse becomes a trigger and is input to the impulse generator 104 to generate an impulse, which is emitted from the antenna element A _ij 105 at a timing of T = T _xi + T _yj as shown in FIG.

本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図４に示す。 Another example of the configuration of the UWB electronic scanning array antenna of the present invention is shown in FIG.

実施例１および実施例２がアナログ的な制御を行うのに対し、本実施例は、デジタル制御プログラマブル遅延線を用いてすべてデジタル的に制御しようとするものである。すなわち、実施例１などにおけるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報である場合の実施例１（図２）で説明したＵＷＢ電子走査アレイアンテナに対応するものである。 Whereas the first and second embodiments perform analog control, this embodiment is intended to control all digitally using a digitally-controlled programmable delay line. That is, the first embodiment in which the X-axis array control information Xi (i = 1 to m) and the Y-axis array control information Yj (j = 1 to n) in the first embodiment are digital control information (FIG. 2). This corresponds to the UWB electronic scanning array antenna described in (1).

実施例１（図２）におけるアナログ情報加算器２０３の代わりにデジタル情報の加算機能を有するデジタル情報加算器４０１を用いてプログラマブル遅延線を制御し、入力されるトリガパルスに遅延時間を与えて出力する。 A programmable delay line is controlled by using a digital information adder 401 having a digital information addition function instead of the analog information adder 203 in the first embodiment (FIG. 2), and a delay time is given to an input trigger pulse for output. To do.

実施例１（図２）における電圧制御遅延回路２０４の代わりに第一のプログラマブル遅延回路であるプログラマブル遅延回路４０２が採用されている。プログラマブル遅延回路４０２は、デジタル情報加算器４０１からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成する。そして、プログラマブル遅延回路４０２は、外部トリガパルス入力端子２０５を介して外部から入力される第四のトリガパルスに対応させて、前記生成した第四の遅延時間信号を、インパルス発生器１０４に出力する。 Instead of the voltage control delay circuit 204 in the first embodiment (FIG. 2), a programmable delay circuit 402 which is a first programmable delay circuit is employed. The programmable delay circuit 402 receives the output from the digital information adder 401 as an input, and generates a fourth delay time signal based on the input. Then, the programmable delay circuit 402 outputs the generated fourth delay time signal to the impulse generator 104 in correspondence with the fourth trigger pulse input from the outside via the external trigger pulse input terminal 205. .

本実施例でも、符号１０５で示すアンテナ素子Ａ_ｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）についてのみ説明したが、各インパルス発生器１０４に対してそれぞれ配備されているプログラマブル遅延回路４０２に入力されるトリガパルスは、すべてのプログラマブル遅延回路４０２に同時（Ｔ＝０）に入力される。これによって、すべてのアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数ｍ＝１あるいはｎ＝１の場合、Ｘ軸あるいはＹ軸のみの１次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって１次元走査、２次元走査のいずれにも対応することができる。 Also in the present embodiment, only the antenna element A _ij indicated by reference numeral 105 (i = 1 to m, j = 1 to n) has been described. However, the programmable delay circuit 402 provided for each impulse generator 104 is provided in each case. The input trigger pulse is input to all the programmable delay circuits 402 simultaneously (T = 0). Thereby, it is possible to perform time control of impulse waves emitted from all antenna elements Aij (i = 1 to m, j = 1 to n). The impulse wave thus emitted is spatially synthesized and propagates in the required beam direction. When the number of arrays m = 1 or n = 1, it represents a one-dimensional array with only the X-axis or Y-axis, but it is obvious that antenna control is possible even in this case. Any of two-dimensional scanning can be supported.

本実施例においてアレイアンテナを制御する場合には４から５ｂｉｔ程度のプログラマブル遅延線で実現可能である。すべての動作、タイミングチャートは実施例１（図２）と同様であるので説明は省略する。 When the array antenna is controlled in this embodiment, it can be realized by a programmable delay line of about 4 to 5 bits. Since all operations and timing charts are the same as those in the first embodiment (FIG. 2), description thereof is omitted.

本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図５に示す。 Another example of the configuration of the UWB electronic scanning array antenna of the present invention is shown in FIG.

本実施例は、実施例２の方式をデジタル的に行うものであり、デジタル制御プログラマブル遅延線を用いてすべてデジタル的に制御しようとするものである。すなわち、実施例２におけるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報である場合の実施例２（図３）で説明したＵＷＢ電子走査アレイアンテナに対応するものである。 In the present embodiment, the system of the second embodiment is performed digitally, and all the digital control is attempted using a digitally controlled programmable delay line. That is, Example 2 (FIG. 3) in which both X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) in Example 2 are digital control information. This corresponds to the UWB electronic scanning array antenna described in (1).

この実施例は、実施例２で使用されていた電圧制御遅延回路２０４ａ、２０４ｂに変えて、２個のプログラマブル遅延回路５０１、５０２を採用し、それぞれにアンテナ素子Ａ_ｉｊのＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）、Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）を入力して時間加算している。 In this embodiment, two programmable delay circuits 501 and 502 are employed instead of the voltage control delay circuits 204a and 204b used in the second embodiment, and Y-axis array control information Yj of the antenna element A _{ij is provided} for each. (J = 1 to n), X axis array control information Xi (i = 1 to m) is input and time is added.

符号１０５で表すアンテナ素子Ａ_ｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）は、第三のプログラマブル遅延回路であるプログラマブル遅延回路５０２、第二のプログラマブル遅延回路であるプログラマブル遅延回路５０１に入力される。 X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) of the antenna element A _ij represented by reference numeral 105 are programmable delay circuits 502 that are third programmable delay circuits. Are input to a programmable delay circuit 501 which is a second programmable delay circuit.

図５図示の実施形態では、プログラマブル遅延回路５０１は、入力端子１０２からＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力を受ける。 In the embodiment shown in FIG. 5, the programmable delay circuit 501 receives Y-axis array control information Yj (j = 1 to n) from the input terminal 102.

プログラマブル遅延回路５０１は、入力されたＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に比例させて第五の遅延時間信号を生成する。そして、プログラマブル遅延回路５０１は、入力端子２０５を介して外部から入力される第五のトリガパルスを第五のトリガパルス信号として、前記のように生成した第五の遅延時間信号を、他方のプログラマブル遅延回路であるプログラマブル遅延回路５０２に出力する。 The programmable delay circuit 501 generates a fifth delay time signal in proportion to the input Y-axis array control information Yj (j = 1 to n). Then, the programmable delay circuit 501 uses the fifth trigger pulse signal input from the outside via the input terminal 205 as the fifth trigger pulse signal, and generates the fifth delay time signal generated as described above as the other programmable time signal. It outputs to the programmable delay circuit 502 which is a delay circuit.

第三のプログラマブル遅延回路であるプログラマブル遅延回路５０２は、入力端子１０１から入力を受けたＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）に比例させて第六の遅延時間信号を生成する。そして、プログラマブル遅延回路５０２は、前記第二のプログラマブル遅延回路であるプログラマブル遅延回路５０１からの第五の遅延時間信号を第六のトリガパルス信号として、前記のように生成した第六の遅延時間信号を、インパルス発生器１０４に出力する。 The programmable delay circuit 502 as the third programmable delay circuit generates a sixth delay time signal in proportion to the X-axis array control information Xi (i = 1 to m) received from the input terminal 101. Then, the programmable delay circuit 502 uses the fifth delay time signal from the programmable delay circuit 501 as the second programmable delay circuit as a sixth trigger pulse signal to generate the sixth delay time signal as described above. Is output to the impulse generator 104.

ここでも、以下に説明するように、上記とは構成を逆にすることができる。第三のプログラマブル遅延回路であるプログラマブル遅延回路５０２が、入力端子１０１から入力を受けたＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）に比例させて第五の遅延時間信号を生成する。プログラマブル遅延回路５０２は、入力端子２０５を介して外部から入力される第五のトリガパルスを第五のトリガパルス信号として、前記のように生成した第五の遅延時間信号を他方のプログラマブル遅延回路であるプログラマブル遅延回路５０１に出力する。第二のプログラマブル遅延回路であるプログラマブル遅延回路５０１は、入力端子１０２から入力されたＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に比例させて第六の遅延時間信号を生成する。そして、プログラマブル遅延回路５０１は、前記第三のプログラマブル遅延回路であるプログラマブル遅延回路５０２からの第五の遅延時間信号を第五のトリガパルス信号として、前記のように生成した第六の遅延時間信号を、インパルス発生器１０４に出力するものである。 Again, as described below, the configuration can be reversed. A programmable delay circuit 502, which is a third programmable delay circuit, generates a fifth delay time signal in proportion to the X-axis array control information Xi (i = 1 to m) received from the input terminal 101. The programmable delay circuit 502 uses the fifth trigger pulse signal as the fifth trigger pulse signal input from the outside via the input terminal 205 and the fifth delay time signal generated as described above by the other programmable delay circuit. This is output to a certain programmable delay circuit 501. The programmable delay circuit 501 as the second programmable delay circuit generates a sixth delay time signal in proportion to the Y-axis array control information Yj (j = 1 to n) input from the input terminal 102. The programmable delay circuit 501 uses the fifth delay time signal from the programmable delay circuit 502, which is the third programmable delay circuit, as the fifth trigger pulse signal, and generates the sixth delay time signal as described above. Is output to the impulse generator 104.

この実施例でも、符号１０５で示すアンテナ素子Ａ_ｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）についてのみ説明したが、プログラマブル遅延回路５０１あるいは５０２に対して入力端子２０５を介して外部から入力される第五のトリガパルスはすべてのプログラマブル遅延回路５０１あるいは５０２に同時（Ｔ＝０）に入力される。これによって、すべてのアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数ｍ＝１あるいはｎ＝１の場合、Ｘ軸あるいはＹ軸のみの１次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって１次元走査、２次元走査のいずれにも対応することができる。 Also in this embodiment, only the antenna element A _ij indicated by reference numeral 105 (i = 1 to m, j = 1 to n) has been described. However, the programmable delay circuit 501 or 502 is input from the outside via the input terminal 205. The fifth trigger pulse is input to all the programmable delay circuits 501 or 502 simultaneously (T = 0). Thereby, it is possible to perform time control of impulse waves emitted from all antenna elements Aij (i = 1 to m, j = 1 to n). The impulse wave thus emitted is spatially synthesized and propagates in the required beam direction. When the number of arrays m = 1 or n = 1, it represents a one-dimensional array with only the X-axis or Y-axis, but it is obvious that antenna control is possible even in this case. Any of two-dimensional scanning can be supported.

例えば、符号１０５で示される各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器１０４ごとにそれぞれ配備されて、第五、第六の遅延時間信号を出力する第二、第三のプログラマブル遅延回路であるプログラマブル遅延回路５０１あるいは５０２のそれぞれに対して、前記第五のトリガパルスが、同時（Ｔ＝０）に入力される。 For example, a fifth delay time and a sixth delay time are provided for each impulse generator 104 connected to each array antenna element Aij (i = 1 to m, j = 1 to n) indicated by reference numeral 105. The fifth trigger pulse is input simultaneously (T = 0) to each of the programmable delay circuits 501 or 502 that are the second and third programmable delay circuits that output signals.

すなわち、この実施例では、第二、第三のプログラマブル遅延回路であるプログラマブル遅延回路５０１あるいは５０２は直列に接続され、初段に入力されるトリガパルスの出力が次段のトリガパルスとなる。 That is, in this embodiment, the programmable delay circuit 501 or 502 as the second and third programmable delay circuits are connected in series, and the output of the trigger pulse input to the first stage becomes the trigger pulse of the next stage.

この遅延パルスがトリガとなり、インパルス発生器１０４に入力されインパルスを生成し、Ｔ＝Ｔ_ｘｉ＋Ｔ_ｙｊのタイミングでアンテナ素子Ａ_ｉｊ１０５から発射される。 This delay pulse becomes a trigger and is input to the impulse generator 104 to generate an impulse, which is emitted from the antenna element A _ij 105 at a timing of T = T _xi + T _yj .

実施例２におけるデジタル-アナログ変換器２０１ａ、２０１ｂ、電圧制御遅延回路２０４ａ、２０４ｂに代えて、プログラマブル遅延回路５０１、５０２を用いてアンテナ素子Ａ_ｉｊ１０５の制御情報Ｘ_ｉ、Ｙ_ｊを直接制御して遅延時間を生成するものである。すべての動作、タイミングチャートは実施例２と同様であるので説明は省略する。 Instead of the digital-analog converters 201a and 201b and the voltage control delay circuits 204a and 204b in the second embodiment, the control information X _i and Y _j of the antenna element A _ij 105 is directly controlled using the programmable delay circuits 501 and 502. To generate a delay time. Since all operations and timing charts are the same as those in the second embodiment, description thereof is omitted.

本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図６に示す。 Another example of the configuration of the UWB electronic scanning array antenna of the present invention is shown in FIG.

前述した特許文献１に提案されている方式によりＵＷＢ電子走査アレイアンテナの１次元走査方式を実現することができる。これは、Ｘ軸アレイに対応するパルス列Ｔ_ｘｉ（ｉ＝１〜ｍ）を生成する手段を提供するものである。 The one-dimensional scanning method of the UWB electronic scanning array antenna can be realized by the method proposed in Patent Document 1 described above. This provides a means for generating a pulse train T _xi (i = 1 to m) corresponding to the X-axis array.

この実施例では、前述した特許文献１に提案されている方式を土台にして、ＵＷＢ電子走査アレイアンテナの１次元走査方式を２次元走査に拡張するものである。 In this embodiment, the one-dimensional scanning method of the UWB electronic scanning array antenna is extended to two-dimensional scanning based on the method proposed in Patent Document 1 described above.

図６（ａ）に示すようにＸ軸アレイのパルス列が生成されているものとする。 Assume that an X-axis array pulse train is generated as shown in FIG.

図６（ｂ）は本実施例の回路構成である。実施例１〜実施例４と同様に、符号１０５で表す各アンテナ素子Ａ_ｉｊに対してそれぞれインパルス発生器１０４が接続されている。 FIG. 6B shows a circuit configuration of this embodiment. Similar to the first to fourth embodiments, an impulse generator 104 is connected to each antenna element A _ij represented by reference numeral 105.

符号１０５で表すアンテナ素子Ａ_ｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）は、遅延パルス発生回路６０１、６０２に、それぞれ、入力端子１０１、１０２を介して入力される。 X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) of antenna element A _ij represented by reference numeral 105 are input to delay pulse generation circuits 601 and 602, respectively. It is input via terminals 101 and 102.

遅延パルス発生回路６０１は、入力されたＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）に比例させて遅延時間信号Ｔ_ｘｉを生成する。そして、遅延パルス発生回路６０１は、入力端子２０５を介して外部から入力されるトリガパルスをトリガパルス信号として、前記のように生成した遅延時間信号Ｔ_ｘｉを、他方の遅延パルス発生回路６０２に出力する。 Delay pulse generating circuit 601 is proportional to the input X-axis array control information Xi (i = 1~m) generates a delay time signal _{T xi} with. Then, the delay pulse generation circuit 601 outputs the delay time signal T _xi generated as described above to the other delay pulse generation circuit 602 using a trigger pulse input from the outside via the input terminal 205 as a trigger pulse signal. To do.

遅延パルス発生回路６０２は、入力端子１０２から入力を受けたＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に比例させて遅延時間信号Ｔ_ｙｊを生成する。そして、遅延パルス発生回路６０２は、前記の遅延パルス発生回路６０１からの遅延時間信号Ｔ_ｘｉをトリガパルス信号として、前記のように生成した遅延時間信号Ｔ_ｙｊを、インパルス発生器１０４に出力する。 The delay pulse generation circuit 602 generates a delay time signal T _yj in proportion to the Y-axis array control information Yj (j = 1 to n) received from the input terminal 102. Then, the delay pulse generation circuit 602 outputs the delay time signal T _yj generated as described above to the impulse generator 104 using the delay time signal T _xi from the delay pulse generation circuit 601 as a trigger pulse signal.

このように、遅延パルス発生回路６０１はＸ軸アレイの制御情報Ｘ_ｉで制御され、入力端子２０５を介して外部から入力されるトリガパルスのタイミングにＴ_ｘｉの時間遅延を生成する機能を持っている。 As described above, the delay pulse generation circuit 601 is controlled by the X-axis array control information X _i and has a function of generating a time delay of T _xi at the timing of the trigger pulse input from the outside via the input terminal 205. Yes.

また、遅延パルス発生回路６０２はＹ軸アレイの制御情報Ｙ_ｊで制御され、Ｘ軸アレイの遅延情報Ｘ_ｉに対応したＴ_ｘｉのタイミングを持つ入力パルスにＴ_ｙｊの時間遅延を生成する機能を持っている。 The delay pulse generation circuit 602 is controlled by Y-axis array control information Y _j and has a function of generating a time delay of T _yj for an input pulse having a timing of T _xi corresponding to the delay information X _i of the X-axis array. have.

図６（ｃ）は各回路のタイミングチャートを示している。この回路を適用することでＵＷＢ電子走査アレイアンテナの１次元走査機能を２次元走査に容易に拡張できる。 FIG. 6C shows a timing chart of each circuit. By applying this circuit, the one-dimensional scanning function of the UWB electronic scanning array antenna can be easily extended to two-dimensional scanning.

なお、遅延パルス発生回路６０１、６０２の詳細な説明は省略したが、前述したプログラマブル遅延回路４０２やＤＡＣ機能を持つ電圧制御遅延回路２０４などが適用可能である。 Although a detailed description of the delay pulse generation circuits 601 and 602 is omitted, the above-described programmable delay circuit 402, the voltage control delay circuit 204 having a DAC function, and the like can be applied.

なお本実施例ではＸ軸アレイを２次元に拡張する場合を示したが、Ｙ軸アレイを２次元に拡張することも可能である。 In this embodiment, the X-axis array is extended to two dimensions, but the Y-axis array can be extended to two dimensions.

また、前記において、構成を逆にすることもできる。Ｙ軸アレイの制御情報Ｙ_ｊで制御される遅延パルス発生回路６０２が、入力端子２０５を介して外部から入力されるトリガパルスのタイミングにＴ_ｙｊの時間遅延を生成する機能を持ち、Ｘ軸アレイの制御情報Ｘ_ｉで制御される遅延パルス発生回路６０１が、Ｙ軸アレイの遅延情報Ｙ_ｊに対応したＴ_ｙｊのタイミングを持つ入力パルスにＴ_ｘｉの時間遅延を生成する機能を持っているようにするものである。 In the above, the configuration can be reversed. The delay pulse generation circuit 602 controlled by the control information Y _j of the Y axis array has a function of generating a time delay of T _yj at the timing of the trigger pulse input from the outside via the input terminal 205, and the X axis array The delay pulse generation circuit 601 controlled by the control information X _i of FIG. 5 has a function of generating a time delay of T _xi for an input pulse having a timing of T _yj corresponding to the delay information Y _j of the Y-axis array. It is to make.

本発明のＵＷＢ電子走査アレイアンテナを構成する基本回路の他の例を図７〜９に基づいて説明する。 Another example of the basic circuit constituting the UWB electronic scanning array antenna of the present invention will be described with reference to FIGS.

実施例１などで採用されていた電圧制御遅延回路はＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を利用して構成することができる。ＣＭＯＳ回路は特許文献２にあるように従来から知られているものである。 The voltage control delay circuit employed in the first embodiment or the like can be configured using a complementary metal oxide semiconductor (CMOS) circuit. The CMOS circuit is conventionally known as disclosed in Patent Document 2.

図７はＣＭＯＳインバータを用いた電圧制御遅延回路の基本回路を示す図である。 FIG. 7 is a diagram showing a basic circuit of a voltage controlled delay circuit using a CMOS inverter.

インバータ７０１、７０２を用い、電源電圧Ｖ_ＤＤを変えることで入力端子７０３に入力されるパルスの時間を変化させた出力を出力端子７０４で得ることができる。これは入力端子７０５から入力されるＶ_ＤＤにより電流を制御し出力容量（内部寄生容量）を充電する時間を変化させることが可能であるからである。遅延時間は電圧を上げると短くなる。遅延時間をさらに大きくするには多段構成にしたり、外部負荷容量７０６を装荷したりすればよい。 An output in which the time of a pulse input to the input terminal 703 is changed by changing the power supply voltage V _DD using the inverters 701 and 702 can be obtained at the output terminal 704. This is because it is possible to change the time for charging the output capacitance (internal parasitic capacitance) by controlling the current by V _DD inputted from the input terminal 705. The delay time decreases with increasing voltage. To further increase the delay time, a multistage configuration or an external load capacity 706 may be loaded.

なお、電圧制御遅延回路の方式は、TDC(Time to Digital Converter)技術の応用としてこの他にも多くの手法があり、本発明に適用可能である。 The voltage control delay circuit has many other methods as an application of the TDC (Time to Digital Converter) technique, and is applicable to the present invention.

図８はプログラマブル遅延回路の回路例を示す。この回路もＣＭＯＳインバータを用いた回路で構成でき、インバータ８０１、８０２と抵抗Ｒ８０３、スイッチを有する容量Ｃ_０８０４、Ｃ_１８０５、Ｃ_２８０６、・・・、Ｃ_ｎ８０７で構成される。制御端子８０８から入力されるスイッチ切り替え信号でＣＲ回路の容量値を切り替えて、入力端子８０９から入力される信号の遅延時間を制御して出力端子８１０に出力する。アレイアンテナの場合は前述したように制御ｂｉｔ数は５ｂｉｔもあれば十分である。 FIG. 8 shows a circuit example of a programmable delay circuit. This circuit can also be configured by a circuit using a CMOS inverter, and includes inverters 801 and 802, a resistor R803, and capacitors C ₀ 804, C ₁ 805, C ₂ 806,..., C _n 807 having switches. The capacitance value of the CR circuit is switched by a switch switching signal input from the control terminal 808, and the delay time of the signal input from the input terminal 809 is controlled and output to the output terminal 810. In the case of an array antenna, it is sufficient if the number of control bits is 5 bits as described above.

なお、本実施例では抵抗Ｒを固定、容量Ｃを切り替えることにしたが、固定容量、可変抵抗であっても同一の機能を実現することが可能である。 In this embodiment, the resistor R is fixed and the capacitor C is switched. However, the same function can be realized even with a fixed capacitor and a variable resistor.

図９は時間補正回路、あるいは遅延時間モニタにしばしば用いられるＣＭＯＳインバータリング発振器の基本構成を示す。これはインバータ９０１〜９０４を用いた正帰還発振器であって、出力９０５の信号を入力に帰還する構成をとる。このときの発振周波数をＦ（Ｈｚ）、インバータの数Ｎとし、すべて同一特性とみなすとインバータ単体の時間遅れτ(Ｓｅｃ)は、τ＝１/（Ｎ・Ｆ）で与えられる。これによりインバータの特性が容易にモニタでき、電圧制御遅延回路の特性補正に適用できる。 FIG. 9 shows a basic structure of a CMOS inverter ring oscillator often used for a time correction circuit or a delay time monitor. This is a positive feedback oscillator using inverters 901 to 904 and has a configuration in which the signal of the output 905 is fed back to the input. Assuming that the oscillation frequency at this time is F (Hz) and the number of inverters is N and all have the same characteristics, the time delay τ (Sec) of the inverter alone is given by τ = 1 / (N · F). Thereby, the characteristics of the inverter can be easily monitored and can be applied to the correction of the characteristics of the voltage control delay circuit.

本実施例の基本回路によって、上述した実施形態や、実施例１〜実施例５に採用されていたすべての回路をＣＭＯＳインバータを用いた回路で構成することができる。これは回路のＩＣ化が容易であるとともに、集積化による低コスト化、特性バラつきの低減、補償が可能であることを示している。 With the basic circuit of this example, all the circuits employed in the above-described embodiment and Examples 1 to 5 can be configured by circuits using CMOS inverters. This indicates that the circuit can be easily made into an IC, and that the cost can be reduced by integration, the characteristic variation can be reduced, and the compensation can be achieved.

本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図１０に示す。実施例１〜実施例４と同様に、符号１０５で表す各アンテナ素子Ａ_ｉｊに対して、それぞれインパルス発生器１０４が接続されている。 Another example of the configuration of the UWB electronic scanning array antenna of the present invention is shown in FIG. As in the first to fourth embodiments, an impulse generator 104 is connected to each antenna element A _ij represented by reference numeral 105.

アンテナ素子の正確な時間あるいは位相制御を行って、アンテナビームを制御する場合、用いるデバイスの時間のバラつき、温度変動、あるいはデバイス間の配線の時間遅延などが発生することは避けられない。このため時間（位相）補正回路は必須である。 When the antenna beam is controlled by performing accurate time or phase control of the antenna element, it is inevitable that variations in time of devices used, temperature fluctuations, or time delays in wiring between devices occur. For this reason, a time (phase) correction circuit is essential.

本実施例は、インパルス発生器１０４の入力の前に時間（位相）補正回路１００１を設け、これを補正信号入力端子１００２からの信号で制御する方式を示している。時間（位相）補正回路１００１は前述した電圧制御遅延回路２０４やプログラマブル遅延回路４０１ａにも適用できる。また補正情報としては図９におけるＣＭＯＳインバータリング発振器のデータも温度、特性バラツキの情報として用いることができる。これによりアレイアンテナのシステムとしての安定動作が実現可能となる。 In this embodiment, a time (phase) correction circuit 1001 is provided before the input of the impulse generator 104, and this is controlled by a signal from the correction signal input terminal 1002. The time (phase) correction circuit 1001 can also be applied to the voltage control delay circuit 204 and the programmable delay circuit 401a described above. As the correction information, the data of the CMOS inverter ring oscillator in FIG. 9 can also be used as information on temperature and characteristic variations. As a result, stable operation as a system of the array antenna can be realized.

本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図１１に示す。 Another example of the configuration of the UWB electronic scanning array antenna of the present invention is shown in FIG.

この実施例では、Ｘ軸アレイ又はＹ軸アレイの制御パルス列を、電圧制御ＣＭＯＳリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成する。そして、前記電圧制御ＣＭＯＳリング発振器をＰＬＬ回路に構成し、その発振周波数をアレイ制御情報に基づいて制御することによって高精度、高安定な制御を実現するものである。 In this embodiment, the control pulse train of the X axis array or the Y axis array is generated by using the outputs of the plurality of inverter units connected in series constituting the voltage controlled CMOS ring oscillator. The voltage controlled CMOS ring oscillator is configured as a PLL circuit, and the oscillation frequency is controlled based on the array control information, thereby realizing highly accurate and highly stable control.

図６（ｃ）を用いて説明した実施例５の方式によるＸ軸又はＹ軸アレイのパルス列は電圧制御型のＣＭＯＳリング発振器で安定的に生成可能となる。 An X-axis or Y-axis array pulse train according to the method of the fifth embodiment described with reference to FIG. 6C can be stably generated by a voltage-controlled CMOS ring oscillator.

図１１において、ＣＭＯＳインバータ９０１ａ〜９０４ａ及び９０１ｂ〜９０４ｂは直列に接続されａ、ｂ一組で遅延ユニットを形成している。ＣＭＯＳインバータ９０４ｂの出力はＣＭＯＳインバータ９０１ａの入力に帰還されリング発振器を構成している。 In FIG. 11, CMOS inverters 901a to 904a and 901b to 904b are connected in series and a set of a and b forms a delay unit. The output of the CMOS inverter 904b is fed back to the input of the CMOS inverter 901a to form a ring oscillator.

なお本実施例では遅延ユニットは２個のインバータで示したが、インバータの個数は２個に限定されるものではなく、要求される遅延時間に対応して最適な個数を選定すればよい。 In this embodiment, the delay unit is shown as two inverters, but the number of inverters is not limited to two, and an optimum number may be selected according to the required delay time.

各インバータの電源電圧は共通化され電圧Ｖ_ＤＤにより各遅延ユニットの遅延時間が制御され、その結果としてリング発振器の発振周波数が制御可能となる。またＣＭＯＳインバータ９０４ｂの出力は分周器１１０１にも入力される。そして、その出力は位相検波器（ＰＤ）１１０３に入力され、比較周波数発振器（Ｒｅｆ．Ｏｓｃ．）１１０２の信号と位相比較される。位相比較後、その出力は低域通過フィルタ（ＬＰＦ）１１０４を経てリング発振器の制御電圧Ｖ_ＤＤを生成するＰＬＬ（位相同期回路）を構成する。このようにしてリング発振器の発振周波数の安定化を図っている。 The power supply voltage of each inverter is shared, and the delay time of each delay unit is controlled by the voltage V _DD . As a result, the oscillation frequency of the ring oscillator can be controlled. The output of the CMOS inverter 904b is also input to the frequency divider 1101. The output is input to a phase detector (PD) 1103 and phase-compared with a signal of a comparison frequency oscillator (Ref. Osc.) 1102. After phase comparison, the output passes through a low-pass filter (LPF) 1104 to form a PLL (phase synchronization circuit) that generates the control voltage V _DD of the ring oscillator. In this way, the oscillation frequency of the ring oscillator is stabilized.

リング発振器の発振周波数は、比較周波数発振器１１０２の周波数を固定する場合は図１１に示すように制御回路１１０５の信号で分周器１１０１の分周比を変えることにより高安定に制御可能となる。また、分周比を固定にする場合は比較周波数発振器１１０２の周波数を変えることにより高安定に制御可能となる。 When the frequency of the comparative oscillator 1102 is fixed, the oscillation frequency of the ring oscillator can be controlled with high stability by changing the frequency division ratio of the frequency divider 1101 with the signal from the control circuit 1105 as shown in FIG. Further, when the frequency division ratio is fixed, the frequency can be controlled with high stability by changing the frequency of the comparative frequency oscillator 1102.

リング発振器の各遅延ユニットの出力はＡＮＤゲート１１０７〜１１０９の一つの入力となっていて、送信ゲート信号により必要とするタイミングでＸ軸又はＹ軸アレイのパルス列Ｘ_１、Ｘ_２、・・・、Ｘ_ｍを生成することができる。このような構成をとることにより、高精度で温度特性の良好な１次元制御パルス列が実現できる。これを実施例５で説明した方式に適用することで２次元アレイに拡張できる。 The output of each delay unit of the ring oscillator is one input of AND gates 1107 to 1109, and the pulse train X ₁ , X ₂ ,. it can generate X _m. By adopting such a configuration, a one-dimensional control pulse train with high accuracy and good temperature characteristics can be realized. By applying this to the method described in the fifth embodiment, it can be expanded to a two-dimensional array.

電圧制御遅延回路を電源電圧で遅延時間が変化するＣＭＯＳインバータで構成し、前記電圧制御遅延回路のバラつき、温度変化に伴う特性変動を補償するため、ＣＭＯＳインバータと同一あるいは類似した製造プロセスで作成したＣＭＯＳインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得るようにしたものである。 The voltage control delay circuit is composed of a CMOS inverter whose delay time varies with the power supply voltage, and is manufactured by the same or similar manufacturing process as that of the CMOS inverter in order to compensate for variations in the voltage control delay circuit and characteristic variations accompanying temperature changes. The correction information of the voltage control delay circuit is obtained by monitoring the oscillation frequency of the CMOS inverter ring oscillator.

ＣＭＯＳ特性は、製造プロセス、例えば、９０ｎｍプロセス、６５ｎｍプロセスなどで遅延特性、温度特性が大幅に異なる。そこで、補償回路に適用するには理想的には、同一チップ内に組み込むことが望ましい。しかし、外付けになる場合には、ＣＭＯＳインバータと同一の製造プロセス、あるいは類似した製造プロセスで作成したＣＭＯＳインバータリング発振器を用い、当該ＣＭＯＳインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得ることにより、前記電圧制御遅延回路のバラつき、温度変化に伴う特性変動を補償することができる。 As for the CMOS characteristics, delay characteristics and temperature characteristics are greatly different in a manufacturing process such as a 90 nm process and a 65 nm process. Therefore, it is ideally incorporated in the same chip for application to a compensation circuit. However, when it is externally attached, the voltage control delay is obtained by monitoring the oscillation frequency of the CMOS inverter ring oscillator using a CMOS inverter ring oscillator created by the same manufacturing process as the CMOS inverter or a similar manufacturing process. By obtaining the correction information of the circuit, it is possible to compensate for variations in the voltage control delay circuit and characteristic variations accompanying temperature changes.

本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図１２に示す。 Another example of the configuration of the UWB electronic scanning array antenna of the present invention is shown in FIG.

これまで説明したＵＷＢ電子走査アレイアンテナはすべて送信アンテナを想定したものであるが、受信アンテナとしても適用可能である。 All the UWB electronic scanning array antennas described so far are assumed to be transmitting antennas, but can also be applied as receiving antennas.

図１２において、インパルス発生器１０４でＸ_ｉ、Ｙ_ｊに対応したインパルスを発生する手法は送信アンテナと全く同一であるので説明を省略する。 In FIG. 12, the method of generating impulses corresponding to X _i and Y _j by the impulse generator 104 is exactly the same as that of the transmission antenna, and thus the description thereof is omitted.

受信アンテナ素子Ａ_ｉｊ１０５からの受信信号は相関検波器１２０１に入力され、インパルス発生器１０４からの信号は相関検波器１２０１のサンプリング信号として入力され、出力端子１２０２から相関検波された信号を得ることができる。 A received signal from the receiving antenna element A _ij 105 is input to the correlation detector 1201, a signal from the impulse generator 104 is input as a sampling signal of the correlation detector 1201, and a correlation detected signal is obtained from the output terminal 1202. Can do.

すべての受信アンテナ素子Ａ_ｉｊ１０５を制御することで受信時のアンテナビームの走査が可能となる。 By controlling all the receiving antenna elements A _ij 105, it is possible to scan the antenna beam during reception.

図１２では時間制御を時間（位相）情報加算回路１０３で行う例となっているが、そのほかにも実施例1〜実施例６までの方式が適用可能である。 FIG. 12 shows an example in which time control is performed by the time (phase) information adding circuit 103, but other methods of the first to sixth embodiments are applicable.

以上、添付図面を参照して本発明の好ましい実施形態を説明したが、本発明はかかる実施形態に限定されるものではなく、特許請求の範囲の記載から把握される技術的範囲において種々の形態に変更可能である。 The preferred embodiments of the present invention have been described above with reference to the accompanying drawings. However, the present invention is not limited to such embodiments, and various forms are possible within the technical scope grasped from the description of the claims. Can be changed.

例えば、上述した実施の形態、実施例などにおけるインパルス発生器において、遅延回路のバラつきおよび回路接続部の伝搬遅延を補償するため、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力するようにすることができる。 For example, in the impulse generators in the above-described embodiments, examples, etc., in order to compensate for delay circuit variation and circuit connection propagation delay, a delay time compensation circuit is provided separately, and a trigger signal is transmitted via the delay time compensation circuit. It can be input to the impulse generator.

また、上述した実施形態、各実施例におけるＵＷＢ電子走査アレイアンテナの電圧制御遅延回路を１チップＣＭＯＳ・ＩＣに集積化することができる。この場合、システム要求に応じて、電圧制御遅延回路を構成するプログラマグル遅延回路、リング発信器、遅延時間補償回路、インパルス発信器などの中から回路を適宜選択してＩＣに組み込むことができる。この組み合わせは多種多様になる。 In addition, the voltage-controlled delay circuit of the UWB electronic scanning array antenna in each of the embodiments and examples described above can be integrated in a one-chip CMOS IC. In this case, according to the system requirements, a circuit can be appropriately selected from a programmable delay circuit, a ring oscillator, a delay time compensation circuit, an impulse oscillator, and the like constituting the voltage controlled delay circuit and incorporated in the IC. There are many different combinations.

１０１、１０２入力端子
１０３時間（位相）情報加算回路
１０４インパルス発生器
１０５アンテナ素子
２０１、２０２デジタル−アナログ変換回路（ＤＡＣ）
２０３アナログ情報加算器
２０４電圧制御遅延回路
２０５外部トリガパルス入力端子
４０１デジタル情報加算回路
４０２プログラマブル遅延回路
６０１、６０２遅延パルス発生回路
７０１、７０２、８０１、８０２、９０１〜９０４ＣＭＯＳインバータ
７０３、８０９入力端子
７０４、８１０出力端子
７０５入力端子（電源電圧）
７０６外部付加容量
８０３抵抗
８０４〜８０７容量
８０８制御端子
９０５出力端子（ＣＭＯＳインバータリング発振器端子）
９０６入力端子（ＣＭＯＳインバータリング発振器入力端子）
１００１時間（位相）補正回路
１００２補正信号入力端子
１１０１分周器
１１０２比較周波数発振器（Ｒｅｆ．Ｏｓｃ．）
１１０３位相検波器（ＰＤ）
１１０４低域通過フィルタ（ＬＰＦ）
１１０５制御回路
１１０６送信ゲート信号発生器
１１０７〜１１０９ＡＮＤゲート
１２０１相関検波器
１２０２相関検波器出力 101, 102 Input terminal 103 Time (phase) information addition circuit 104 Impulse generator 105 Antenna element 201, 202 Digital-analog conversion circuit (DAC)
203 Analog information adder 204 Voltage control delay circuit 205 External trigger pulse input terminal 401 Digital information adder circuit 402 Programmable delay circuit 601 602 Delay pulse generation circuit 701 702 801 802 901-904 CMOS inverter 703 809 input terminal 704, 810 Output terminal 705 Input terminal (power supply voltage)
706 External additional capacity 803 Resistance 804 to 807 Capacity 808 Control terminal 905 Output terminal (CMOS inverter ring oscillator terminal)
906 input terminal (CMOS inverter ring oscillator input terminal)
1001 Time (phase) correction circuit 1002 Correction signal input terminal 1101 Frequency divider 1102 Comparison frequency oscillator (Ref. Osc.)
1103 Phase detector (PD)
1104 Low pass filter (LPF)
1105 Control circuit 1106 Transmission gate signal generator 1107 to 1109 AND gate 1201 Correlation detector 1202 Correlation detector output

Claims

X axis of the two-dimensional the X-Y plane, respectively 2 to a plurality of X-axis array in a Y-axis, Y-axis array are arranged, the X-axis array, the array antenna elements Aij corresponding respectively to the intersections of the Y-axis array ( i = 1 to m, j = 1 to n) are arranged,
X-axis array control information Xi (i = 1 to m), which is control information of the X-axis array, and the Y-axis array for controlling each array antenna element Aij (i = 1 to m, j = 1 to n) Y-axis array control information Yj (j = 1 to n), which is control information of the above, is transmitted via an impulse generator connected to each of the array antenna elements Aij (i = 1 to m, j = 1 to n). A UWB electronic scanning array antenna with a beam direction controlled in two dimensions,
The UWB electronic scanning array antenna comprises a voltage controlled delay circuit;
X-axis array control information Xi (i = 1-m) and Y-axis array control information Yj (j = 1-n) for any array antenna element Aij (i = 1-m, j = 1-n) An information adding circuit that receives an input and generates a delay time signal corresponding to each X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) is the voltage control delay circuit. Deployed on
The delay time signal output from the information adding circuit is input as a trigger signal to each impulse generator connected to the arbitrary array antenna element Aij (i = 1 to m, j = 1 to n). A UWB electronic scanning array antenna, characterized in that

The information adding circuit includes:
X-axis array control information Xi (i = 1-m) and Y-axis array control information Yj (j = 1-n) for any array antenna element Aij (i = 1-m, j = 1-n) A first digital-to-analog converter and a second digital-to-analog converter, each receiving an input and generating an analog voltage corresponding thereto;
An analog adder for adding the outputs of the first digital-analog converter and the second digital-analog converter;
The output from the analog adder is received as an input, a first delay time signal proportional to the input voltage is generated, and the generated first delay is made corresponding to the first trigger pulse input from the outside. A first voltage controlled delay circuit for outputting a time signal to the impulse generator, and
The first trigger pulse input from the outside to the first voltage control delay circuit is an impulse generator connected to each array antenna element Aij (i = 1 to m, j = 1 to n). The UWB electronic scanning array antenna according to claim 1, wherein the UWB electronic scanning array antenna is simultaneously input to each of the first voltage control delay circuits provided for each of the first voltage control delay circuits.

The information adding circuit includes:
Input of the X-axis array control information Xi (i = 1 to m) to any array antenna element Aij (i = 1 to m, j = 1 to n), or the Y-axis array control information Yj (j = 1 to n) a third digital-analog converter that receives one of the inputs and generates a corresponding analog voltage, and inputs of the X-axis array control information Xi (i = 1 to m) Or a fourth digital-analog converter that receives the other of the inputs of the Y-axis array control information Yj (j = 1 to n) and generates a corresponding analog voltage;
A second voltage-controlled delay circuit receiving as an input either the output from the third digital-analog converter or the output from the fourth digital-analog converter; and the third digital-analog conversion And a third voltage controlled delay circuit receiving the other of the output from the output device or the output from the fourth digital-analog converter as an input,
Each of the second voltage control delay circuit and the third voltage control delay circuit generates a delay time signal proportional to the input voltage, and the second voltage control delay circuit or Either one of the third voltage control delay circuits outputs a second delay time signal generated corresponding to a second trigger pulse input from the outside to the other voltage control delay circuit,
The other voltage-controlled delay circuit is a third delay time signal generated in proportion to an input voltage by the other of the outputs from the third digital-analog converter or the fourth digital-analog converter. Output the second delay time signal as a third trigger pulse signal to the impulse generator,
The second trigger pulse is provided for each impulse generator connected to each array antenna element Aij (i = 1 to m, j = 1 to n), and the second delay time signal is provided. The UWB electronic scanning array antenna according to claim 1, wherein the UWB electronic scanning array antenna is simultaneously input to each of the second voltage controlled delay circuit or the third voltage controlled delay circuit that outputs a signal.

The X-axis array control information Xi (i = 1 to m) and the Y-axis array control information Yj (j = 1 to n) are both digital control information,
The information adding circuit includes:
X-axis array control information Xi (i = 1 to m) and Y-axis array control information Yj (j = 1 to n) for any array antenna element Aij (i = 1 to m, j = 1 to n) A digital information adding circuit for adding
The output from the digital information adding circuit is received as an input, a fourth delay time signal is generated based on the input, and the generated fourth delay time corresponding to a fourth trigger pulse input from the outside A first programmable delay circuit for outputting a signal to the impulse generator,
The fourth trigger pulse input from the outside to the first programmable delay circuit is for each impulse generator connected to each array antenna element Aij (i = 1 to m, j = 1 to n). The UWB electronic scanning array antenna according to claim 1, wherein the UWB electronic scanning array antenna is simultaneously input to each of the first programmable delay circuits respectively provided in the first and second delay circuits.

The X-axis array control information Xi (i = 1 to m) and the Y-axis array control information Yj (j = 1 to n) are both digital control information,
The information adding circuit includes a second programmable delay circuit and a third programmable delay circuit,
One of the second programmable delay circuit or the third programmable delay circuit is configured such that the X-axis array control information Xi (i = 1) for any array antenna element Aij (i = 1 to m, j = 1 to n). To m) or the Y-axis array control information Yj (j = 1 to n) is received to generate a corresponding fifth delay time signal, which is input from the outside. Outputting the generated fifth delay time signal corresponding to a fifth trigger pulse to the other of the second programmable delay circuit or the third programmable delay circuit;
The other of the second programmable delay circuit and the third programmable delay circuit is the X-axis array control information Xi (i) for any array antenna element Aij (i = 1 to m, j = 1 to n). = 1 to m) or the other of the inputs of the Y-axis array control information Yj (j = 1 to n) to generate a corresponding sixth delay time signal, and the second programmable The fifth delay time signal output from one of the delay circuit or the third programmable delay circuit is used as a sixth trigger pulse signal, and the generated fifth delay time signal is supplied to the impulse generator. Output,
The fifth trigger pulse is provided for each impulse generator connected to each array antenna element Aij (i = 1 to m, j = 1 to n), and the fifth delay time signal is provided. 2. The UWB electronic scanning array antenna according to claim 1, wherein the UWB electronic scanning array antenna is simultaneously input to each of one of the second programmable delay circuit and the third programmable delay circuit that outputs a signal.

6. The UWB electronic scanning array antenna according to claim 1, wherein the voltage control delay circuit is integrated in a one-chip CMOS IC.

X axis of the two-dimensional the X-Y plane, respectively 2 to a plurality of X-axis array in a Y-axis, Y-axis array are arranged, the X-axis array, the array antenna elements Aij corresponding respectively to the intersections of the Y-axis array ( i = 1 to m, j = 1 to n) are arranged,
X-axis array control information Xi (i = 1 to m), which is control information of the X-axis array, and the Y-axis array for controlling each array antenna element Aij (i = 1 to m, j = 1 to n) Y-axis array control information Yj (j = 1 to n), which is control information of the above, is transmitted via an impulse generator connected to each of the array antenna elements Aij (i = 1 to m, j = 1 to n). A UWB electronic scanning array antenna with a beam direction controlled in two dimensions,
The UWB electronic scanning array antenna comprises a voltage controlled delay circuit;
X-axis array control information Xi (i = 1-m) or Y-axis array control information Yj (j = 1-n) for any array antenna element Aij (i = 1-m, j = 1-n) A first delay pulse generation circuit for generating first time delay pulse train information Txi (i = 1 to m) or Tyj (j = 1 to n) corresponding to either one of them,
Using the first time delay pulse train information Txi (i = 1 to m) or Tyj (j = 1 to n) as an input signal, the X axis array control information Xi (i = 1 to m) or Y axis array control Based on the other of the information Yj (j = 1 to n), second time delay pulse train information Txi + Tyj (i = 1 to m, j = 1 to n) is generated, and each array antenna element Aij (i = 1 to m, j = 1 to n) are provided in the voltage control delay circuit, and a second delay pulse generation circuit that outputs as a seventh trigger signal to each of the impulse generators. A UWB electronic scanning array antenna.

Based on the X-axis array control information Xi (i = 1 to m) and the Y-axis array control information Yj (j = 1 to n), digital-to-analog conversion is performed to generate an analog voltage,
The generated analog voltage signal is input to each of the impulse generators and is input to a voltage control delay circuit having a function of controlling a delay time by voltage and operating by an external trigger signal. ,
A time delay pulse train corresponding to the X-axis array control information Xi (i = 1 to m) or the Y-axis array control information Yj (j = 1 to n) is used for each external trigger signal. 8. The UWB electronic scanning array antenna according to claim 7.

The X-axis array is input to a digitally-controlled programmable delay circuit that generates a delay time based on the X-axis array control information Xi (i = 1 to m) or the Y-axis array control information Yj (j = 1 to n). 8. The UWB electronic scanning array antenna according to claim 7, wherein a pulse train generated based on the control information Xi (i = 1 to m) or the Y-axis array control information Yj (j = 1 to n) is used.

A control pulse train of the X-axis array or the Y-axis array is generated by using respective outputs of a plurality of inverter units connected in series constituting the voltage-controlled CMOS ring oscillator,
The UWB electronic scanning array antenna according to claim 9, wherein the voltage-controlled CMOS ring oscillator is configured as a PLL circuit, and the oscillation frequency is controlled based on array control information.

11. The UWB electronic scanning array antenna according to claim 7, wherein the voltage control delay circuit is integrated in a one-chip CMOS IC.

Connected to each element of the array antenna is a correlation detection circuit or sampling circuit instead of the impulse generator and used as an input. The received signal input to each element is used for correlation detection or sampling with the reception trigger signal. Take the configuration
The UWB electronic scanning array antenna according to any one of claims 1 to 11, wherein an impulse generator is used as a reception trigger signal, and a reception beam direction of the array antenna is controlled by changing a reception trigger interval. UWB electronic scanning array antenna for reception.

The voltage controlled delay circuit is composed of a CMOS inverter whose delay time varies with the power supply voltage,
The UWB according to claim 2, 3 or 8, wherein correction information of the voltage controlled delay circuit is obtained by monitoring an oscillation frequency of a CMOS inverter ring oscillator created by a manufacturing process identical or similar to the CMOS inverter. Electronic scanning array antenna.

14. The UWB electronic scanning array according to claim 1, wherein a delay time compensation circuit is separately provided in the impulse generator, and a trigger signal is input to the impulse generator via the delay time compensation circuit. antenna.